KR20070101243A - 고속 및 저전력 에스램 매크로 구조 및 방법 - Google Patents

고속 및 저전력 에스램 매크로 구조 및 방법 Download PDF

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KR20070101243A
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Abstract

본 발명은 로직회로와 출력 구동부를 포함하는 집적회로 내의 누설 전류를 조정할 수 있는 방법 및 회로를 제공하는 것이다.
본 발명은 로직 트랜지스터(예를 들면, 로직회로, 래치, 및/또는 출력단)가 하나 또는 하나 이상의 조정가능한 소스 트랜지스터를 통하여 전원이 인가되는 집적회로 장치에서 누설 전력을 감소시키기 위해 고안된 회로 및 방법에 관한 것이다. 예를 들면, 본 발명에 따른 회로는 집적회로 장치 내에 선택적으로 전원을 공급하는 적어도 하나의 소스 트랜지스터(예를 들면, 전원, 접지, 또는 전원과 접지)를 구비하고 있다. 소스 트랜지스터의 상태를 변경하기 위한 수단은, 로직 트랜지스터를 턴 온 하기 전에 소스 트랜지스터를 턴 온 하기 위한 및/또는 로직 트랜지스터를 턴 오프 한 후에 소스 트랜지스터를 턴 오프 하기 위한 집적 회로의 동작모드에서의 변화에 대응하여, 동작한다. 일 측면에서, 로직 트랜지스터를 턴 오프 하기 전에 존재하는 딜레이는, 짧은 시간 동안 불필요하게 소스 트랜지스터를 턴 온 및 오프 하는 것에 의해 발생하는 전력 소비를 감소시키기 위해 충분하게 길어 질 수 있다.
누설 전류, 전력 소비, 딜레이, 집적회로, 소스 트랜지스터

Description

고속 및 저전력 에스램 매크로 구조 및 방법{HIGH SPEED AND LOW POWER SRAM MACRO ARCHITECTURE AND METHOD}
본 발명은 일반적으로 반도체 논리회로, 상세하게는 저전력 SRAM(Static Radom Access Memory) 회로에 관한 것이다.
SRAM은 전원이 공급되는 동안 데이터를 저장하는 전자 데이터 저장 부품이다. SRAM은 전자 부품으로서 일반적으로 널리 이용되고, 고성능 장치로서 뿐만 아니라 특히 손에 가지고 다니거나 휴대에 적합하다. 휴대폰과 같은 휴대하거나 손에 가지고 다니는 장치에서, SRAM은, 복잡성이 낮고 강인한 데이터 저장성능을 갖추고 있는, 보조 회로가 따로 필요없는 안정적인 데이터 저장장치이다.
그러나, 공정 기술의 진보에 따라 트랜지스터의 크기가 소형화됨에 따라, 턴 오프 트랜지스터의 누설 전류가 상당히 증가하고 있다. 그래서, 누설 전류에서 기인한 정전력 소비전력이 전체 소비전력의 큰 부분을 차지하게 되고, VLSI의 설계에 심각한 문제를 야기한다. 누설 전류를 감소시키는데 사용되는 현존 기술 중에 하나는 도 1 및 도 2에 도시된 바와 같이, 출력 단계와 같이(구동회로, 또는 구동회로부), 장치에 전원을 공급하는 전원 및/또는 접지 소스 트랜지스터를 이용하는 것이다. 이 소스 트랜지스터는 턴 오프 되어 전원을 차단 및/또는 출력단에 접지되어 누설 전류를 상당히 감소시킨다. 소스 트랜지스터의 사용은 누설 전류를 감소시키는 실용적인 방법이다. 대기모드와 같은 동작모드에서, 소스 트랜지스터는 턴 오프 되어 있고, 반면, 정상 동작모드에서는 턴 인 되어 있다.
그러나, 속도의 저하, 과도한 소비전력, 데이터 정보의 안전한 유지 등의 문제를 유발시키지 않고 소스 트랜지스터를 이용한 설계를 하는 것에는 주의 깊게 고려한 문제들이 있다.
칩 동작모드가 대기모드에서(이 때 소스 트랜지스터는 턴 오프 상태) 정상 동작모드로 변경될 때, 소스 트랜지스터를 이용한 설계에서 주의해야 하는 것이다, 소스 트랜지스터는 안정되지 않은 전원과 접지에 의해 오 동작을 할 수 있다.
소스 트랜지스터를 이용한 설계상의 또 다른 문제는 소스 트랜지스터의 빈번한 스위칭에 기인한 것으로, 전원의 절감을 위한 불 충분한 시간동안의 턴 오프이다. 큰 소스 트랜지스터의 게이트 커패시턴스의 충전 및 방전의 결과, 상당한 전력이 불필요하게 소비된다.
이러한 단점은 SRAM 회로에서 나타나고, 정도는 덜 하지만 다른 메모리 회로 더 일반적으로는 디지털 로직회로를 포함하는 여러 개의 집적회로에서도 나타난다.
따라서, 데이터 또는 동작상의 무결성을 유지하면서, SRAM과 같은 디지털 회로의 정전력 소비를 감소시키는 시스템과 방법의 필요성이 존재한다. 이러한 필요성은, 전에 개발된 누설 전류를 감소시키는 방법 및 회로의 단점을 극복한 본 발명에 의해 충족될 것이다.
본 발명은 고속도 저 전력 로직회로를 구현하는 방법과 장치에 관한 것이다. 더 상세하게는 SRAM과 같은 메모리 장치에 관한 것이다.
예를 들면, 매크로 구조에 관한 것으로, SRAM 장치 내의 주어진 억세스 속도에서 각 셀의 대기 및 동작 소비전력을 감소시키는 것이다. 본 발명에 따른 신규한 회로는 집적회로를 포함하는 여러개의 디지털 로직에 적용될 수 있다. 그리고, 다음과 같이 구성될 수 있다. (1) 대기/정지 및 정상모드 사이의 스위칭에도 불구하고 적절한 회로 동작이 가능한 빠른 인에이블 소스 트랜지스터 수단, (2) 정상 및 대기/정지 모드 사이의 스위칭에도 불구하고 적절한 저 전력 회로 동작이 가능한 느린 디스에이블 소스 트랜지스터 수단, (3) 스위칭 소비전력을 감소시키는 늦은 디스에이블 시간 주기를 늘리는 것, (4) 셀의 전류 누설을 감소시키기 위한 VSB 역 바이어스 설계. 본 발명은 각각 분리해서 이용되는 신규한 구성에 의해 구현될 수 있다, 또는 본 발명의 기술적 사상에서 출발하지 않는 것으로서, 여기에서 기술된 것과 종래의 일반적인 기술로 알려진 것을 조합하는 것에 의해서도 구현될 수 있다.
이 회로와 방법은 정상적인 회로 동작을 유지하면서, 누설 동작을 감소시킨다. 본 발명에 따른 신규한 특징이 SRAM 메모리 장치에 적용되면 메모리의 면적이 약 20% 감소될 수 있으며, 메모리 속도는 약 25% 증가되고, 누설전류도 크기가 약 한 단계 감소될 수 있다.
본 발명은 로직회로와 출력 구동부를 포함하는 집적회로 내의 누설 전류를 조정할 수 있는 방법 및 회로를 제공하는 것이다. 일 실시예는 SRAM과 같은 메모리 장치의 각각의 셀 내에서 반복되는 매크로 구조를 도시한 것이다.
공급되는 전원을 조정하는 소스 트랜지스터를 이용하는 경우, 메모리 억세스 또는 로직의 동작과 같은 정상적인 동작에 이르기 전에 소스 트랜지스터 또는 트랜지스터부를 작동시키는 것이 바람직하다는 것이 본 발명에 따른 결론이다. 따라서, 도 1 및 2의 MPL11, MNL11, MPL12 및 MNL12 같은 로직 회로의 트랜지스터에 대한 전원과 접지의 전위는 칩이 정상 동작모드에 들어가기 전에 안정되어야 한다.
본 발명은 다음에 기술되는 것에 한정되지 않고, 여러가지 방법에 의해 구현될 수 있다.
본 발명에 따른 일 실시예는 다음을 포함한 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로로서 기술 될 수 있다. 즉, 본 발명은, (a) 로직 트랜지스터를 가진 집적회로 부품에 선택적으로 전원을 공급하기 위해 구성된 적어도 하나의 소스 트랜지스터, 전원, 접지 또는 전원과 접지의 조합; 그리고 (b) 로직 트랜지스터를 턴 온 하기 전에 위의 소스 트랜지스터를 턴 온 하기 위한 집적회로 장치의 동작모드의 변경에 대응하여, 위의 소스 트랜지스터의 상태를 조정하기 위한 수단을 포함한다.
로직 트랜지스터는 래치(예을 들면, 메모리 회로의 부분), 출력단 등을 포함할 수 있다. 소스 트랜지스터는 집적회로 내의 출력단, 래치 또는 래치와 출력단의 조합에 전원을 공급한다. 소스 트랜지스터의 상태를 조정하기 위한 수단은 선택 신호를 수신하고, 첫번째 경로 딜레이를 통해 소스 트랜지스터에 선택 신호를 전달하고, 두번째 경로 딜레이를 통해 로직 트랜지스터에 선택 신호를 전달하는 회로를 포함한다. 여기서 로직 트랜지스터를 동작시키기 전에 소스 전원을 안정화 시키기 위해, 첫번째 경로 딜레이는 두번째 경로 딜레이보다 작다. 선택 신호는 칩 선택 신호 또는 블록 선택 신호를 포함할 수 있다.
일 실시예에 따르면 소스 트랜지스터의 상태를 조정하기 위한 수단은 장치의 로직 트랜지스터 전에 위의 소스 트랜지스터를 작동시키기 위하여 비동기 및 동기 신호 사이의 타이밍 차이를 이용하기 위한 회로를 포함한다.
이 비동기 신호는 양의 장치 셋업 타임에 대응하여 동기 신호 전에 도달하도록 구성된다. 일 실시예에 따르면 비동기 신호는 칩 선택 신호 또는 블록 선택 신호를 포함하고, 동기 신호는 클록 신호 또는 이 클록에 동기된 신호를 포함한다. 비동기 신호는 첫번째 로직 그룹의 소스 트랜지스터의 상태를 조정하기 위한 본 발명에 따라 이용될 수 있고, 동기 신호는 두번째 또는 다음의 로직 그룹의 소스 트랜지스터의 상태를 조정하기 위해 적용된다.
일 실시예에 따르면, 소스 트랜지스터의 상태를 조정하기 위한 수단은, 저 전원 비동작 전압 레벨과 정상 장치동작을 유지하기에 충분한 전압 레벨 사이에 소스 전원를 조정하기 위한 회로를 포함한다. 일 실시예에서 회로는 출력 레벨이 기준 전압에 의해 조정되고, 동작 상태가 장치 선택신호 또는 블록 선택신호에 의해 결정되는 오차 증폭기를 포함한다.
일 실시예에서 수단은 로직 트랜지스터가 턴 오프 된 후에 타임 주기의 일 조건 아래 소스 트랜지스터를 유지하는 회로로서 제공된다. 바람직한 실시예로서 이 타임 주기는 온 및 오프 사이의 소스 트랜지스터의 불 필요하게 빈번한 스위칭을 제한함으로써 추가적인 전원 절약을 제공하기에 충분하다. 위의 일 조건에 대해 소스 트랜지스터의 유지를 위한 수단은, 동작 선택신호를 수신하자 마자 소스 트랜지스터를 동작시키고, 선택신호가 비동작 신호를 리턴한 후에 원하는 타임 주기 동안 소스 트랜지스터의 비동작을 딜레이 시키기 위해 구성된 회로를 포함할 수 있다. 일 실시예에서 선택신호는 칩 선택 또는 블록 선택신호를 포함할 수 있다.
본 발명에 따른 일 실시예는 집적회로 부품 내의 소스 트랜지스터를 조정하기 위한 회로로서 기술 될 수 있다. 즉, 본 발명은, (a) 로직 트랜지스터를 가진 집적회로 장치에 선택적으로 전원을 공급하기 위해 구성된 적어도 하나의 소스 트랜지스터, 전원, 접지 또는 전원과 접지의 조합; 그리고 (b) 로직 트랜지스터를 턴 오프 한 후에 소스 트랜지스터를 턴 온 하고 소정의 타임 주기(딜레이 주기) 동안 소스 트랜지스터를 그 상태로 유지하기 위한 집적회로 장치의 동작모드의 변경에 대응하여, 소스 트랜지스터의 상태를 조정하기 위한 수단을 포함한다.
일 실시예에 따르면 위의 딜레이 주기는 소비 전력을 감소시키고, 소스 트랜지스터의 게이트 커패시턴스의 지나치게 빈번한 충전 및 방전으로부터 생기는 불필요한 낭비를 막을 수 있는 충분한 기간으로 설정된다.
본 발명에 따른 일 실시예는, 집적회로 장치 내의 소스 전압을 조정하기 위한 회로로서 기술 될 수 있다. 즉, 본 발명은, (a) 억세스 모드에서 읽기와 쓰기를 위해 억세스될 수 있는 이진 상태를 보유하며 연결된 적어도 두개의 로직 트랜지스터를 구비한 래치 회로; (b) 가상의 소스 전위가 유지될 수 있는 전원 또는 접지에 적어도 하나의 소스 연결; 및 (c) 로직 트랜지스터에 억세스 하기 전에 정상 장치읽기 및 쓰기 억세스를 지원하기 위한 것으로, 저전력 비동작 전압 레벨로부터 정상 억세스 전압 레벨로 소스 연결을 구동하는 수단을 포함한다.
일 실시예에서, 저전력 비동작모드는 데이터 유지 기능을 가지거나 가지지 않는 것으로 구현된 대기 또는 비동작모드를 포함한다.
일 실시에서 래치는 (a) 첫번째 인버터의 출력이 두번째 인버터의 입력에 연결되는 적어도 두개의 CMOS 인버터; (b) 두번째 인버터의 출력은 두번째 인버터의 입력에 연결되고; (c) 첫번째 및 두번째 인버터의 PMOS 트랜지스터의 소스들은 주어진 첫번째 노드에 연결되고; 및 (d) 첫번째 및 두번째 인버터의 NMOS 트랜지스터의 소스들은 주어진 두번째 노드에 연결된다. 이 실시예의 하나의 모드에서 소스 연결은 첫번째 또는 두번째 노드에 연결되고, 여기서 교차 노드, 첫번째 또는 두번째는, 전원 소스 또는 전원 소스 트랜지스터에 연결되거나, 접지 소스 또는 접지 소스 트랜지스터에 연결된다.
일 실시예에 따르면, 소스 연결을 구동하는 수단은 집적회로 동작모드에 대응하여 첫번째 노드의 전위를 다양하게 하도록 구성된다. 일 실시예에 따르면, 소스 연결을 구동하는 수단은 입력된 기준 전압에 대응하여 소스 연결의 전위를 조정하도록 구성된 증폭기(예를 들면, 오차감지, 차동, 비교 등)를 포함할 수 있다. 바람직한 실시예의 특징으로서 기준 전압은 동적 또는 정적으로 프로그램된다.
위의 실시예에 의하면, 첫번째 억세스 경로는 첫번째 인버터의 출력에 연결되거나, 두번째 억세스 경로는 두번째 인버터 출력에 연결된다. 또는 첫번째 및 두번째 억세스 경로는 첫번째 및 두번째 인버터의 출력에 첫번째 및 두번째 인버터의 출력에 각각 연결된다. 위의 실시예에 따르면, 억세스 경로는 정상 억세스 모드가 아닌(예를 들면, 전원이 없는 상태, 비동작모드 상태 등) 적어도 하나의 모드에서 주소 정보의 변경에 관계없이 억세스 경로를 턴 오프하는 주소 선택회로에 의해 조정된다. 일 실시예에 따라 억세스 경로는 주어진 타임 기간이 경과한 후 주소 변경이 없으면 턴 오프 된다. 일 실시예에 따르면 소스 연결은 억세스 경로의 상태에 따라 조정된다.
일 실시예에서, 추가적인 래치회로는 억세스 경로가 턴 오프 될 때, 주소 정보를 저장하는 구성이 포함되고, 억세스 경로 게이트가 턴 온 될 때, 이 래치회로로부터 주소 정보를 수신하는 구성이 포함된다.
본 발명에 따른 일 실시예는 집적회로 장치에서 저전력 동작을 조정하는 방법이다. 즉, 본 발명에 따른 일 실시예는 (a) 첫번째 선택 신호를 감지하는 것; (b) 첫번째 선택 신호의 수신에 대응하여, 집적회로 내의 출력단, 래치 또는 출력단과 래치의 조합에 전원을 공급하는 소스 트랜지스터를 동작시키는 것; 및 (c) 소스 트랜지스터를 구동시킨 후에 집적회로 내의 로직 트랜지스터를 동작시키는 것; (d) 여기서 소스 트랜지스터의 전원을 안정화시키기 위해 소스 트랜지스터를 동작시키는 것과 로직 트랜지스터를 동작시키는 것 사이에 충분한 딜레이를 제공하는 것을 포함한다.
일 실시예는 로직 트랜지스터를 정지시킨 후에 집적회로 내의 소스 트랜지스터를 정지시키는 것을 더 포함한다. 일 실시예에 따르면, 회로가 동작하는 동안 전원 안정에 대한 손실을 막기 위하여 충분한 딜레이 기간이 로직 트랜지스터를 정지시키는 것과 소스 트랜지스터를 정지시키는 것 사이에 제공된다. 일 실시예에 따르면, 충분한 딜레이 기간이 소스 트랜지스터의 온 및 오프의 빈번한 스위칭으로부터 일어나는 동작 전원 손실을 줄이기 위해 로직 트랜지스터의 정지와 소스 트랜지스터 정지 사이에 도입된다.
본 발명에 따른 일 실시예는 빠른 인에이블 및 늦은 디스에이블 소스 트랜지스터 조정회로를 구비한 고속 및 저전력 SRAM 매크로 구조이다. 일 실시예에 따르면, 회로는 대기모드에서의 빈번한 전이에 기인한 과도 소비전력을 피하기 위하여 딜레이를 가지고 소스 트랜지스터를 디스에이블하는 수단을 포함할 수 있다. 일 실시예에 의하면 회로는 동작모드에서 칩 선택신호에 의해 소스 트랜지스터의 빠르고 즉각적인 인에이블을 위한 수단을 포함할 수 있다. 일 실시예에 따르면 회로는 대기모드에서 가상 소스 노드를 약 0.1 볼트 내지 0.2 볼트로 올리는 역 바이어스 수단을 포함한다. 일 실시예에 따르면 회로는 동작 주기에서 타이밍 마진을 가지는 소스 트랜지스터의 빠른 인에이블을 위한 수단을 포함한다. 일 실시예에 따르면 회로는 딜레이 후 소스 트랜지스터의 늦은 디스에이블을 위한 수단을 포함한다. 이 실시예에 따른 하나의 모드에서, 늦은 디스에이블 수단의 딜레이 기간은 게이트 커패시턴스의 충전 및 방전에 대응하여 추가적인 전력이 소비되는 것을 막기 위하여 충분한 길이로 제공된다.
본 발명에 따른 일 실시예는 소스 트랜지스터를 조정하는 고속 및 저전력 SRAM 매크로 구조이다. 즉, 본 발명에 따른 일 실시예는, 대기모드에서 빈번한 전원의 전이에 기인한 과도 소비전력을 피하기 위하여 주어진 딜레이 후에 소스 트랜지스터를 디스에이블하는 수단; 및 동작모드에서 칩 선택신호에 의해 소스 트랜지스터의 빠르고 즉각적인 인에이블을 위한 수단을 포함한다. 일 실시예에 따르면 수단은 대기모드에서 가상 소스노드를 대략 0.1 볼트 내지 0.2 볼트로 올리는 것으로 제공된다.
본 발명에 따른 일 실시예는 소스 트랜지스터를 조정하는 고속 및 저전력 SRAM 매크로 구조이다. 즉, 본 발명에 따른 일 실시예는,
동작 주기에서 타이밍 마진을 가지는 소스 트랜지스터의 빠른 인에이블을 위한 수단; 및 딜레이 후 소스 트랜지스터의 늦은 디스에이블을 위한 수단을 포함한다. 일 실시예에 따르면 수단은 대기모드에서 가상 소스노드를 대략 0.1 볼트 내지 0.2 볼트로 올리는 것으로 제공된다.
본 발명에 따른 일 실시예는 고속 및 저전력 SRAM 동작을 위한 소스 트랜지스터를 조정하는 방법이다. 즉, 본 발명에 따른 일 실시예는 대기모드에서 빈번한 전원의 전이에 기인한 과도 소비전력을 피하기 위하여 소스 트랜지스터를 소정의 딜레이를 가지고 디스에이블하는 것; 및 동작모드에서 칩 선택신호에 의해 소스 트랜지스터의 빠르고 즉각적인 인에이블을 제공하는 것을 포함한다. 일 실시예에 따르면 역 바이어스가 대기모드에서 가상 소스노드를 대략 0.1 볼트 내지 0.2 볼트로 올린다.
본 발명에 따른 일 실시예는 고속 및 저전력 SRAM 동작을 위한 소스 트랜지스터를 조정하는 방법이다. 즉, 본 발명에 따른 일 실시예는 동작 주기에서 타이밍 마진을 가지는 소스 트랜지스터의 빠른 인에이블을 하는 것; 및 딜레이 후 소스 트랜지스터의 늦은 디스에이블을 하는 것을 포함한다. 일 실시예에 따르면 역 바이어스가 대기모드에서 가상 소스노드를 대략 0.1 볼트 내지 0.2 볼트로 올린다.
본 발명은 다음에 기술되는 것에 반드시 한정되는 것은 아니며, 본 발명의 기술 사상의 범위를 벗어나지 않는 한 다양한 변형이 가능하다.
본 발명의 하나의 측면은 소스 트랜지스터 상태를 변경함에 따라 낮은 누설 로직 회로를 제공하는 것이다.
본 발명의 다른 측면은 로직, 정적메모리, 동적메모리 등을 포함하는 디지털 집적회로에 이용될 수 있는 낮은 누설 조정회로 및 방법을 제공하는 것이다.
본 발명의 다른 측면은 고속 및 저전력 SRAM 매크로 구조를 제공하는 것이다.
본 발명의 다른 측면은 추가적인 전력 소비를 막기 위해 딜레이에 대응하여 소스 트랜지스터가 디스에이블 되는 SRAM 구조이다.
본 발명의 다른 측면은 소스 트랜지스터 또는 트랜지스터부가 정상 동작모드에 들어가는 회로에 앞서 동작되는 SRAM 구조이다.
본 발명의 다른 측면은 가상 소스 노드의 역 바이어스를 제공하는 SRAM 구조이다.
본 발명의 다른 측면은 다른 동작모드에 따라 조정되는 전원 및/또는 접지 소스 트랜지스터를 가지는 로직 회로이다.
본 발명의 다른 측면은 동일한 입력에 의해 조정되지만 다른 경로 딜레이에 따르는 전원 및/또는 접지 소스 트랜지스터를 가지는 로직 회로이다.
본 발명의 다른 측면은 칩 디스에이블 신호 또는 블록 디스에이블 신호인 입력 신호를 가지는 로직 회로이다.
본 발명의 다른 측면은 입력 신호가 칩 디스에이블 신호 또는 블록 디스에이블 신호인 로직 회로이다.
본 발명의 다른 측면은 소스 트랜지스터 조정신호가 보다 긴 경로 딜레이에 대응하는 로직 회로이다.
본 발명의 다른 측면은 소스 트랜지스터 또는 트랜지스터부가 비동기 및 동기 신호 사이의 타이밍 차이를 이용하여 턴 오프 되는 로직 회로이다.
본 발명의 다른 측면은 동기 신호(예를 들면, 양의 셋업 타임을 가지는) 보다 빨리 도착하는 비동기 신호에 대응하여 소스 트랜지스터가 조정되는 로직 회로이다.
본 발명의 다른 측면은 비동기 신호가 칩 디스에이블 신호 또는 블록 디스에이블 신호인 로직 회로이다.
본 발명의 다른 측면은 동기 신호가 클록 신호 또는 클록에 동기된 신호인 로직 회로이다.
본 발명의 다른 측면은 만약 하나 이상의 소스 트랜지스터(또는 한 세트의 소스 트랜지스터)가 있다면, 소스 트랜지스터는 그룹화 되어 첫번째 그룹은 첫번째 비동기 신호에 의해 조정되고 두번째 그룹은 첫번째 동기 신호에 의해 조정된다.
본 발명의 다른 측면은 첫번째 동기 신호보다 더 빨리 도착하는 첫번째 비동기 신호를 가지는 로직 회로이다.
본 발명의 다른 측면은 첫번째 인버터의 출력이 두번째 인버터의 입력에 연결되고, 두번째 인버터의 출력이 두번째 인버터의 입력에 연결되고, 첫번째 및 두번째 인버터의 PMOS 트랜지스터의 소스들은 특정된 첫번째 노드에 연결되고, 첫번째 및 두번째 인버터의 NMOS 트랜지스터의 소스들은 특정 두번째 노드에 연결되고, 전원 또는 전원 소스 트랜지스터는 첫번째 노드에 연결되고, 접지 또는 접지 소스 트랜지스터는 두번째 노드에 연결되는 두개의 CMOS 인버터를 포함하는 로직 회로이다.
본 발명의 다른 측면은, 첫번째 노드의 전위가 동작모드에 대응해서 다양한 CMOS 로직 회로이다.
본 발명의 다른 측면은, 정상 동작 모드와는 다른 모드에서 첫번째 노드의 전위는 정상모드에서 보다 낮은 CMOS 로직 회로이다.
본 발명의 다른 측면은 정상 억세스 모드와는 다른 모드가 데이터의 보유가 있거나 없는 상태에서 구현된 대기 또는 비동작모드를 포함하는 CMOS 로직 회로이다.
본 발명의 다른 측면은 두번째 노드의 전위가 동작모드에 대응해서 다양한 CMOS 로직 회로이다.
본 발명의 다른 측면은, 정상모드와는 다른 모드에서 두번째 노드의 전위가 정상모드에서 보다 높은 CMOS 로직 회로이다.
본 발명의 다른 측면은 전원 소스 트랜지스터가 PMOS, NMOS 또는 PMOS와 NMOS 트랜지스터의 조합인 CMOS 로직 회로이다.
본 발명의 다른 측면은 접지 소스 트랜지스터가 PMOS, NMOS 또는 PMOS와 NMOS 트랜지스터의 조합인 CMOS 로직 회로이다.
본 발명의 다른 측면은 전원 소스 트랜지스터의 게이트 전위가 동작모드에 대응해서 다양하게 되는 CMOS 로직 회로이다.
본 발명의 다른 측면은 NMOS 전원 소스 트랜지스터의 게이트 전위가 정상 억세스 모드의 전위보다 더 높게 되는 CMOS 로직 회로이다.
본 발명의 다른 측면은, 정상모드와는 다른 모드에서, NMOS 전원 소스 트랜지스터의 게이트 전위가 소정 레벨과 같거나 보다 작은 또는 정상 억세스 모드에서 보다 작은 특정 레벨인 CMOS 로직 회로이다.
본 발명의 다른 측면은 정상 억세스 모드와는 다른 모드가 데이터의 보유가 있거나 없는 상태에서 대기 또는 비동작모드를 포함하는 CMOS 로직 회로이다.
본 발명의 다른 측면은 PMOS 접지 소스 트랜지스터의 게이트 전위는 정상 억세스 모드의 접지 레벨 보다 낮은 CMOS 로직 회로이다.
본 발명의 다른 측면은, 회로가 정상 억세스 모드와 다른 모드에 있는 동안, PMOS 접지 소스 트랜지스터의 게이트 전위는 접지 레벨과 같거나 보다 높은 또는 정상모드에서 보다 높은 특정 레벨인 CMOS 로직 회로이다. .
본 발명의 다른 측면은 정상 억세스 모드와는 다른 모드가 데이터의 보유가 있거나 없는 상태의 대기 또는 비동작모드를 포함하는 CMOS 로직 회로이다.
본 발명의 다른 측면은 NMOS 전원 소스 트랜지스터의 게이트 전위가 기준 전압 및 오차 감지 증폭기에 의해 조정되는 CMOS 로직 회로이다.
본 발명의 다른 측면은 동적 또는 정적으로 프로그램된 기준 전압을 가진 CMOS 로직 회로이다.
본 발명의 다른 측면은, 정상 억세스 모드와는 다른 모드에 있는 동안, PMOS 전원 소스 트랜지스터의 게이트 전위는 조정되어 첫번째 노드의 전위가 정상 억세스 모드의 전위보다 작게되는 CMOS 로직 회로이다.
본 발명의 다른 측면은 PMOS 전원 소스 트랜지스터의 게이트 전위가 정상 억세스 모드에서 보다 높게되는 CMOS 로직 회로이다.
본 발명의 다른 측면은 PMOS 전원 소스 트랜지스터의 게이트 전위가 기준 전압 및 오차 감지 증폭기에 의해 조정되는 CMOS 로직 회로이다.
본 발명의 다른 측면은 NMOS 전원 소스 트랜지스터의 게이트 전위가 기준 전압 및 오차 감지 증폭기에 의해 조정되는 CMOS 로직 회로이다.
본 발명의 또 다른 측면은 종래의 집적 회로의 제조 기술을 이용하여 구현될 수 있는 정적 소비전력을 감소시키는 방법을 제공하는 것이다.
본 발명의 또 다른 측면은 다음에 기술되는 명세서의 부분에서 구체화 될 것이다. 여기서 본 발명에 따른 바람직한 실시예가 설명된다.
본 발명은 설명을 목적으로 도시한 다음의 도면을 통하여 보다 더 자세히 이해될 것이다.
도 1은 대기모드 중의 누설 전류를 감소시키기 위하여 접지 및 소스 트랜지 스터를 가진 종래의 MTCMOS 회로의 개략도이고,
도 2는 대기모드 중의 누설 전류를 감소시키기 위하여 접지 및 소스 트랜지스터를 가진 종래의 자기 역 바이어스 회로의 개략도이고,
도 3은 대기모드 중의 누설 전류를 감소시키기 위하여 접지 및 소스 트랜지스터를 가진 CMOS 래치회로의 개략도이고,
도 4는 본 발명의 소스 트랜지스터의 빠른 인에이블 및 늦은 디스에이블의 조합을 보여주는 일 측면에 따른 소스 트랜지스터를 이용한 회로의 개략도이고,
도 5는 본 발명의 일 측면에 따른 도 3에 도시된 회로의 타이밍도이고,
도 6은 NMOS 접지 소스 트랜지스터의 이용을 보여주는 본 발명의 일 측면에 따른 소스 트랜지스터를 이용한 회로의 개략도이고,
도 7은 조정된 두개 그룹의 로직을 보여주는 본 발명의 일 측면에 따른 소스 트랜지스터의 그룹화를 이용한 회로의 개략도이다.
본 발명은 도 3 내지 도 7에 도시된 장치와 같이 구현된다.
여기에서 기술된 기본 개념으로부터 출발하지 않더라도, 본 발명의 장치는 구성 및 상세한 장치에 의해 다양하게 마련될 수 있고, 본 발명의 방법은 특정 단계 및 순서에 의해 다양하게 마련될 수 있다
도 3은 본 발명의 일 측면에 따른 소스 트랜지스터가 종래의 CMOS 래치에 의해 공급된 전원을 조정하기 위해 이용되는 것을 도시한 것이다. 소스 트랜지스터가 동작하는 경우, 래치는 데이터 정보를 저장 및 유지할 수 있다.
그러나, 소스 트랜지스터가 턴 오프 할 때 문제가 발생한다. 왜냐하면 많은 경우에 전원이 장치에 공급되는 동안 래치가 데이터 비트를 유지하는 것이 바람직하기 때문이다. 본 발명은 일반적으로 래치, 메모리 및 로직 회로의 소스 트랜지스터의 상태를 조정하는 방법 및 회로에 관한 것이다.
본 발명의 원리 중의 하나는 소스 트랜지스터의 빠른 인에이블이 로직 회로의 오작동을 피하는데 장점이 있다는 것이다. 이러한 원리는 소스 트랜지스터에 빠른 인에이블을 제공하기 위한 장치 및 방법 그리고 다른 관련된 방법으로 나타난다. 일 실시예로서, 신호 및 회로의 경로 뿐만 아니라 다른 조정신호의 사용 등에 다른 딜레이가 제공된다.
도 4는 예로서 타이밍 신호를 도시한 도 5와 함께, 주소 경로가 다른 신호 딜레이를 가지는 일 실시예를 보여주는 것이다.
도 4에 도시된 바에 따르면, 인버터(INV31)는 집적회로에 내장된 부품보다 보통 더 큰 경우로서 높은 누설전류를 발생시킨다. 전원 소스 트랜지스터(MPS31)는 누설 전류를 억제하기 위해 (INV31)의 PMOS 소스 트랜지스터에 더해진다. 일 실시예는 도 2(MNS12) 도시된 NMOS 소스 트랜지스터에 의해 마련될 수 있다. 칩 선택 신호(CS)가 인에이블 되는 경우(도 5에 도시된 로우 인에이블 신호) 노드 A는 로우가 되고 소스 트랜지스터(MPS31)는 턴 온 된다.
칩 선택 신호는 주소 버퍼가 주소(ABUF)를 수신하도록 또 다른 경로를 가진다. 수신된 주소는 프리디코드 되고 노드 C는 타임 딜레이 후에 하이가 된다. 프리차지 신호(PPRE)는 정적 전류경로를 제거하기 위하여 노드 C가 하이가 되기 전에 디스에이블 된다. (MNL31), (MNL32) 및 (MNL33)의 모든 게이트 신호가 하이가 된 경우, 노드 D는 방전되어 로우가 된다. 노드 D의 낮은 전위가 (INV31)의 PMOS 트랜지스터를 턴 온 하고 출력 노드(OUT31)를 하이로 만든다.
노드 D가 로우가 되어 (INV31)의 PMOS 트랜지스터가 턴 온 되기 전에, (INV31)의 전원 라인은 안정되어야 하고 그래서, 전원 소스 트랜지스터(MPS31)는 노드 D가 로우가 되기 전에 턴 온 되어야 한다. 이러한 회로의 구현에 있어, 전원 소스 트랜지스터(MPS31)는, 동일한 신호의 사용에 의해 조정되어 인에이블 되지만 다른 신호 딜레이(예를 들면, 짧은 신호 딜레이)를 가지기 때문에, (MPS31)은 인버터 회로(INV31)의 오 동작을 일으키지 않도록 더 빨리 턴 온 될 수 있어야 한다. 도 5에 도시된 바와 같이, 적당히 소스 트랜지스터를 조정하기 위해서, 신호 A와 신호 C 사이에 타이밍 마진(TM1)이 있다.
소스 트랜지스터 동작을 조정하기 위한 또 다른 방법은 칩 상의 다른 형태의 신호를 이용하는 것이다. 예를 들면, 셋업 타임 마진을 가진 클록 전에 칩 선택(CS)과 같은 비동기 신호가 칩에 입력된다. 그래서, 비록 주소와 같은 다른 입력이 클록과 같은 동기 신호의 상승 에지 또는 하강 에지에서 포착되더라도, 칩 선택과 같은 비동기 신호의 빠른 도달에 연관된 정보가 소스 트랜지스터를 턴 온 하는데 사용될 수 있다.
도 4 및 도 5는 전원 소스 트랜지스터의 불 필요한 인에이블 및 디스에이블을 막는 방법을 보여준다. 부 적당한 전원이 회로가 전원 트랜지스터를 지나치게 빈번하게 인에이블 및 디스에이블 하는 경우 부 적당한 전력이 소비될 수 있다, 이 것은, 예를 들면 소스 트랜지스터가 연속적인 억세스 사이에서 정지된 경우에 발생될 수 있다. 입력 커패시터의 충전과 방전에 대응하는 빈번한 정지에 대응하여 추가적인 전력이 소비된다.
이러한 단점을 극복하기 위하여, 본 발명의 일 측면은, 디스에이블 신호가 동작하는 것(예를 들면, 칩 선택이 정지 상태인 경우)에도 불구하고, 딜레이 후 소스 트랜지스터에 디스에이블 신호를 제공한다. 예를 들면, 도 4의 실시예로서, 비록 칩 선택신호(CS)가 하이가 되더라도, 노드 A의 전위는 딜레이 회로(예를 들면, 도 4에서 표시된 '딜레이') 또는 소스 트랜지스터로부터 전원의 안정을 보장하기 위한 충분한 신호 딜레이를 도입하는 다른 수단에 대응하는 것과 같은 바라는 신호 딜레이(예를 들면, 100 μs) 후에, 노드 A의 전위는 하이가 된다.
주어진 예에서는 칩 선택 신호가 정지 상태가 된 후에 짧은 기간 동안 소스 트랜지스터가 온 상태로 남도록 하기 위한 충분한 딜레이가 보장된다. 딜레이에 의해 결정되는 것으로서, 상대적인 정지 기간 동안, 소스 트랜지스터는 다시 오프로 스위칭되고, 그래서 커패시터의 충전 및 방전과 연관된 전력 손실을 감소시킨다.
소스 트랜지스터가 로직 회로에 충분한 전류를 제공할 만큼의 크기이기 때문에, 게이트 커패시턴스의 충전과 방전에 기인한 전력소비는 중요한 요소이다. 그래서, (CS)가 소스 트랜지스터의 스위칭 오프의 조건에서 딜레이 기간 동안 로우로 되지 않기 때문에, 딜레이의 사용은 칩이 실질적으로 대기모드에 있도록 보장한다.
딜레이는 다른 신호 등의 변수 또는 수신치에 대응하여 정적, 프로그램 가능한 또는 덜 바람직한 것인 든지 원하는 방법으로 발생될 수 있다. 전력소비를 감소 시키기 위해서, 딜레이에 대한 최적의 기간은 회로, 그것의 채용 장치 및 사용에 따라 달라진다. 본 발명의 일 측면은 사용자에게 특정한 구현의 최적화를 가능하게 할 수 있는 프로그램 가능한 딜레이 기간을 제공한다. 예를 들면, 딜레이는 퓨즈를 절단하는 것에 의해 프로그램될 수 있다.
본 발명의 또 다른 측면에서, 누설 전류는 소스 트랜지스터를 더하고 속도 딜레이를 도입하는 것 없이 조정하는 종래의 CMOS 래치와 같은 래치회로를 통해 감소 될 수 있다. 도 3은 NMOS 전원 소스 트랜지스터 및 PMOS 접지 소스 트랜지스터를 구비한 CMOS 래치를 도시한 것이다. CMOS 래치에서 저장된 데이터가 유지될 필요가 없는 경우에는, 예에서의 (MNS2) 및 (MPS2)와 같은 소스 트랜지스터는 누설 경로를 제거하기 위해 스위치 오프 될 수 있다.
그러나, CMOS 래치에 저장된 데이터가 유지되어야 하는 경우에는, 소스 트랜지스터는 스위치 오프 될 수 없다. 본 발명의 일측면에 따르면, NMOS 및 PMOS 소스 트랜지스터(MNS2 및 MPS2)의 게이트 전위는 정상동작 동안 제공되는 것 보다 다른 전압 레벨을 제공하도록 조정될 수 있다.
예를 들면, NMOS 소스 트랜지스터(MNS2)의 게이트 전위는 VDD(>VDD) 보다 큰 상승된 전압으로부터 VDD(=VDD)까지 변경될 수 있고, 그리고 PMOS 소스 트랜지스터(MPS2)의 게이트 전위는 VSS(<VSS) 보다 낮은 상승된 전압으로부터 VSS(=VSS) 까지 변경될 수 있다.
그래서, 가상 전압NNX(VVDD2 및 VVSS2)의 전위는 각각 VDD-Vtn(MNS2) 및 Vtp(MPS2)가 된다. 여기서, Vtn(MNS2) 및 Vtp(MPS2)는 각각 (MNS2)및 (MPS2)의 문턱 전압이다.
VVDD2 및 VVSS2의 변경된 전위 레벨은 CMOS 래치 트랜지스터의 문턱 전압을 증가시킬 수 있다. 예를 들면, (MPL21) 및 (MPL22)의 벌크-소스 전압은 Vtn(MNS2)에 의해 낮아지고, (MNL21) 및 (MNL22)의 소스-벌크 전압은 Vtp(MPS2)에 의해 각각 증가된다. 이러한 전압 변경의 방법을 이용하는 것은 CMOS 래치 트랜지스터의 문턱전압을 증가시키는 결과를 초래할 수 있고, 그래서 CMOS 래치를 통해 흐르는 누설전류가 억제될 수 있다.
도 6은 SRAM 셀 내에 NMOS 접지 소스 트랜지스터(MNS51)를 구비한 로직회로의 또 다른 실시예를 도시한 것이다.
유사한 회로가 DRAM의 비트라인 감지 증폭기에 대해서 이용될 수 있다. 이러한 구현을 통해서, 가상 접지전위(VVSS5)는 기준전압(VREF) 및 오차 감지 증폭기(AMP5)와 같은 증폭기에 의해 임의로 조정될 수 있다. 그래서, 접지 전위는 장치 모드의 변경에 대응하여 동작 및 비동작 로직회로 모드 사이에서 스위치 되는데, 예를 들면, 칩 선택(CS) 또는 블록 선택 신호와 같은 선택신호에 의해 동작되는 것이다. 기준 전압 레벨은 퓨즈 선택과 같은 다른 방법에 의해서 설정될 수 있다. 이러한 기술의 장점은 가상 접지레벨(VVSS5)의 조정가능성이다. 유사한 구조는 래치에 가상 VDD 전위를 조정하도록 대체적 또는 추가적으로 구현될 수 있다.
도 3에서 도시된 CMOS 래치에서, 가상 전원 및 접지 레벨은 NMOS 및 PMOS 소 스 트랜지스터의 문턱 전압에 의해 결정되고, 조정가능하지는 않다. 이러한 레벨은 온도, 동작 전압 등과 같은 칩 동작조건에 민감하고, 제조 공정의 변동에도 민감하다. 예를 들면, MOS 트랜지스터의 문턱전압은 온도가 증가할 때 감소한다. 그래서, 온도가 증가할 때 실제 및 가상 전원과 접지 레벨 사이의 차이는 감소한다.
대조적으로, 본 발명의 이러한 측면은, 도 6에 도시된 바와 같이 효과적인 누설 억제를 제공한다. 왜냐하면 가상 전원과 접지 레벨이 Vref 레벨에 대응하여 조정될 수 있기 때문이다. 다수의 기술이 기준 레벨을 적당히 조정 및 프로그램하는 방법을 채택할 수 있다. 접지 소스 트랜지스터(MNS51)의 상태는 회로에 의해 조정될 수 있는데, 억세스(즉, 읽기) 속도의 감소를 막기위해 워드 라인(WL)의 인에이블 전에 턴 온 되게 하기 위함이다. 더구나, 도 4에 도시된 바와 같은 칩 선택(CS)과 같은 조정 신호를 사용하는 것에 의하여 특정 딜레이 후에, 접지 소스 트랜지스터가 턴 오프 될 수 있다.
Vref의 레벨은 의도한 동작 온도, 전압 및 회로 수행 특성에 대응하여 주어진 제품에 따라 설정된다. 칩 선택신호(CS)가 로우가 될 때, 노드(A51)는 하이(또는 보다 빠른 읽기 속도를 위한 (MNS51)의 전류 구동능력을 증가시키기 위하여 VDD 보다 높은 전압)가 되고, (MNS51)를 턴 온 시킨다. 워드 라인(WL)이 하이가 될 때, 비트 라인(BL 또는 BL선)은 CMOS 래치에 저장된 데이터에 따라 방전되고 정상 읽기 또는 다른 억세스 동작이 수행될 수 있다.
본 발명에 따른 딜레이된 소스 트랜지스터의 정지는 동작을 완료한 후에 충분히 긴 기간동안 비동작 상태에 있는 칩에 대응하여 선택적으로 적용될 수 있다.
전원 절약이 늘어나지 않을 짧은 시간동안, 불 필요하게 소스 트랜지스터의 턴 오프를 감소시킬 때, 또는, 그렇지 않다면 보다 적은 시간과 비교되는 전력 소비를 감소시키기 위해서 제품 및 동작에 기초하여, 시간의 길이는 충분하게 고려될 수 있다.
예를 들면, 메모리 셀이 읽기 동작을 수행한 후에 긴 시간동안 억세스 되지 않은 후에, 칩 선택신호(CS)는 하이로 되지 않고 워드 라인은 인에이블 된 상태를 유지한다. 이 경우에, 워드 라인이 하이가 되기 때문에, 통과 게이트 트랜지스터(MNL53, MNL54)가 턴 온 된다.
따라서, 비트 라인의 부하(여기서는, 미 도시)로부터 SRAM 셀의 풀 다운 트랜지스터(MNL51 또는 MNL52) 까지의 누설 전류는 CMOS 래치의 누설 전류에 더해진다. 그래서, 이 경우에, 신호 또는 신호의 조합에 의해 결정되는 특정 딜레이가 발생한 후에, 워드 라인 레벨의 로우 로의 전이 및 워드 라인의 정보는 레지스터에 저장될 수 있고, 접지 소스 트랜지스터(MNS51)가 가상 접지 전위(VVss5)를 올리기 위해 조정된다. 새로운 동작이 시작할 때, 노드(A52, A53)의 전위 레벨은 리프레시되고, 워드 라인을 턴 온 및 소스 트랜지스터를 조정하는 것에 의해 전에 상태로 재 저장될수 있다.
도 6에 도시된 실시예는 첫번째 인버터의 출력이 두번째 인버터의 입력에 연결되고, 두번째 인버터의 출력이 두번째 인버터의 입력에 연결되는 두개의 CMOS 인버터를 포함하는 회로를 보여준다. 첫번째 및 두번째 인버터의 PMOS 트랜지스터의 소스는 특정 첫번째 노드에 연결되고, 첫번째 및 두번째 인버터의 NMOS 트랜지스터 의 소스는 특정 두번째 노드에 연결된다. 전원 또는 전원 소스는 첫번째 노드에 연결되고, 접지 또는 접지 소스 트랜지스터는 두번째 노드에 연결된다. 첫번째 억세스 경로(즉, 읽기 또는 쓰기)는 첫번째 인버터의 출력에 연결된다. 그리고/또는 두번째 억세스 경로는 두번째 인버터의 출력에 연결된다.
일 실시예에 따른 회로의 억세스 경로는 바람직하게는 주소 정보를 가지고 있는 회로에 의해 조정된다, 반면, 정상 억세스 정보와는 다른 모드에서, 억세스 경로는 주소 정보의 변경에 관계없이 턴 오프 되고, 주소 정보는 어디에서든지 보유된다. 하나의 모드에서 억세스 경로는 특정 기간 동안 주소의 변경이 없을 때 턴 오프 되고, 억세스 경로를 조정하는 회로에서 전원 및/또는 소스 트랜지스터는 턴 오프 된다.
일 실시예에서 주소 정보는 어디에서든지 저장되고 억세스 경로 게이트는 특정 딜레이 후 또는 주어진 조정 신호에 대응해서 턴 오프 될 수 있다. 첫번째 노드의 전위는 정상 억세스 모드의 전위보다 낮은 주어진 값으로 낮추어 지고, 두번째 노드의 전위는 정상 억세스 모드의 전위보다 높은 주어진 레벨로 상승된다.
억세스 경로 게이트는 또 다른 조정 신호 또는 명령에 의해 턴 온 되고, 첫번째 및 두번째 노드의 전위는 정상 억세스 모드 레벨로 회복된다. 하나의 모드에서 억세스 경로 게이트는 전원 및/또는 접지 소스 트랜지스터를 조정하는 회로에 의해 조정되고, 여기서 소스 트랜지스터는 억세스 경로 게이트의 상태에 대응해서 변경된다. 하나의 모드에서 전원 및/또는 접지 소스 트랜지스터는 억세스 경로 게이트가 턴 오프 되는 경우 턴 오프 된다.
일 실시예서, 회로는 억세스 경로 게이트가 턴 오프 될 때 주소 정보를 저장하는 래치를 포함하고, 주소 정보는 억세스 경로 게이트가 턴 온 될 때 이 래치로부터 회복된다. 하나의 모드에서, 정상 억세스 모드와 달리, 억세스 경로는 정상 모드에서 보다 더 빨리 턴 오프 되고, 주소는 어디에서든지 저장된다. 그리고 억세스 경로 게이트가 특정 조정 신호 또는 명령에 의해 턴 온 될 때 저장된 주소 정보는 사용된다.
도 7은 소스 트랜지스터의 그룹화에 대한 일 실시예를 도시한 것이다. 그룹화의 이용은 전원이 회로의 타이밍에 대응해서 인가되므로, 회로 동작에 불안정을 일으키는 것 없이 전체 전원의 사용이 감소 될 수 있다. 실시예와 같이, 본 발명의 회로는 각각의 그룹에 대해서 소스 트랜지스터를 조정하는 비동기 및 동기 신호의 사용을 보여준다. 그러나, 다른 메카니즘은 각 그룹(즉, 딜레이, 비동기 및/또는 동기 신호의 딜레이 오프셋 등)에 대응하는 소스 트랜지스터를 조정하기 위해 사용될 수 있다. 첫번째 로직 그룹은 비동기 정보 및/또는 조정신호에 대응해서 (소스 조정회로 1)에 의해 조정되는 소스 트랜지스터(MNSG1(전원 소스) 및 MPSG1(접지 소스))로 구현된다. 두번째 로직 그룹은 동기 정보 및/또는 조정신호에 대응해서 (소스 조정회로 2)에 의해 조정되는 소스 트랜지스터(MNSG2(전원 소스) 및 MPSG2(접지 소스))로 구현된다. 간단 예로 첫번째 로직 그룹은 입력 신호를 수신하고 두번째 로직그룹을 통해 전달되는 출력을 발생한다.
동기 신호 보다 먼저 도달하는 비동기 신호를 이용하는 하나의 장점은 소스 트랜지스터의 빠른 동작을 제공하고 이를 통해 로직 동작의 타이밍 마진을 제공하 는 것이다. 비동기 신호의 도달은 예측될 수 없는 것이고, 더 나아가 비동기 신호의 상태는 칩이 비동작 또는 대기 모드에 있을 때 변경될 수 있다.
다른 로직 그룹(즉, 도 7의 로직 그룹2) 전에 인에이블되는 로직 그룹(즉, 도 7의 로직 그룹 1)에 대해서, (MNSG1 및 MPSG1)와 같은 소스 트랜지스터의 상태는 빠른 인에이블을 위한 비동기 정보로부터 조정되는 조정 회로(즉, 소스 조정회로 1)에 의해 변경된다. 회로의 배치는 두번째 로직 그룹에 추가적인 타이밍 마진을 제공하고, 여기서 소스 트랜지스터는 동기 정보 및/또는 조정신호의 조합에 대응해서 작동될 수 있다. 이 예에서 소스 트랜지스터는 유효한 작동을 수행하기 시작하는 칩에 대응해서 두번째 단계 로직에만 전원을 공급한다.
소스 트랜지스터는 두개 이상의 그룹으로 그룹화될 수 있고, 방법은 단일의 소스 트랜지스터 그리고 도시된 바와 같은 두개의 전원 및 접지 소스 트랜지스터를 사용하는 것에 의해 구현된다.
비록 위에서 기술한 것이 상세한 내용을 포함하고 있지만, 이것은 본 발명의 범위를 한정하기 위한 것은 아니고, 본 발명에 따른 바람직한 실시예를 설명하기 위한 것에 불과하다. 그래서 본 발명의 범위는 당업자에 의해 자명한 다른 실시예를 포함한다. 그리고 본 발명의 범위는 첨부된 청구항에 의해서만 한정된다. 만약 명확히 기술되지 않았다면, 청구항 내의 단수로 표현된 구성은 "하나 및 오직 하나"를 의도한 것은 아니고, 오히려 "하나 또는 하나 이상"을 의도한 것이다. 위에서 기술된 바람직한 실시예의 구성과 유사한 모든 구조적 및 기능적 구성은 명백히 본 발명에 속하는 것이고, 본 발명의 청구항에 의해 포함되도록 의도된 것이다. 더 구나, 장치 또는 방법이 본 발명이 해결하고자 하는 각 및 모든 문제를 구현하는데 필수적인 것은 아니고, 본 발명의 청구항에 포함되는 것이 필수적인 것도 아니다. 게다가, 구성 또는 방법이 청구항에서 명확하게 나타나 있는지와 무관하게 본 발명에서 개시하는 구성 또는 방법은 공개를 의도한 것은 아니다. 구성요소가 "하는 수단"과 같은 구절을 사용하여 명확히 기술되지 않은 것이라면, 청구항의 어떤 구성요소도 35 U.S.C. 112의 16 번째 문단의 조항에 따라 해석되지 않는다.

Claims (30)

  1. 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로에 있어서,
    로직 트랜지스터를 가진 집적회로 장치에 선택적으로 전원을 공급하기 위해 구성된 적어도 하나의 소스 트랜지스터, 전원, 접지, 또는 전원과 접지의 조합; 및
    상기 로직 트랜지스터를 턴 온 하기 전에 상기 소스 트랜지스터를 턴 온 하기 위한 집적회로 장치의 동작모드의 변경에 대응하여, 상기 소스 트랜지스터의 상태를 조정하기 위한 수단을 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  2. 제1항에 있어서,
    상기 로직 트랜지스터는 래치 또는 출력단을 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  3. 제1항에 있어서,
    상기 소스 트랜지스터는 상기 집적회로 장치 내의 출력단, 래치, 또는 래치와 출력단의 조합에 전원을 공급하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  4. 제1항에 있어서,
    상기 소스 트랜지스터의 상태를 조정하기 위한 수단은,
    선택 신호를 수신하고, 첫번째 경로 딜레이를 통해 상기 소스 트랜지스터에 상기 선택 신호를 전달하고, 두번째 경로 딜레이를 통해 상기 로직 트랜지스터에 상기 선택 신호를 전달하는 회로를 포함하고,
    상기 로직 트랜지스터를 동작시키기 전에 소스 전원을 안정화 시키기 위해, 상기 첫번째 경로 딜레이는 상기 두번째 경로 딜레이보다 작은 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  5. 제4항에 있어서,
    상기 선택 신호는 칩 선택 신호 또는 블록 선택 신호를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  6. 제1항에 있어서,
    상기 소스 트랜지스터의 상태를 조정하기 위한 수단은,
    상기 로직 트랜지스터 전에 상기 소스 트랜지스터를 작동시키기 위하여 비동기 및 동기 신호 사이의 타이밍 차이를 이용하기 위한 회로를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  7. 제6항에 있어서,
    상기 비동기 신호는 양의 장치셋업 타임에 대응하여 동기 신호 전에 도달하 도록 구성되는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  8. 제6항에 있어서,
    상기 비동기 신호는 칩 선택 신호 또는 블록 선택 신호를 포함하고, 상기 동기 신호는 클록 신호 또는 상기 클록에 동기된 신호를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  9. 제6항에 있어서,
    상기 비동기 신호는 첫번째 로직 그룹의 소스 트랜지스터의 상태를 조정하기 위해 적용되고,
    상기 동기 신호는 두번째 또는 다음의 로직 그룹의 소스 트랜지스터의 상태를 조정하기 위해 적용되는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  10. 제1항에 있어서,
    상기 소스 트랜지스터의 상태를 조정하기 위한 수단은,
    저전력 비동작 전압 레벨과 정상 장치동작을 유지하기에 충분한 전압 레벨 사이에서 소스 전원를 조정하기 위한 회로를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로
  11. 제10항에 있어서,
    상기 회로는, 출력 레벨이 기준 전압에 의해 조정되고, 동작 상태가 장치 선택 신호 또는 블록 선택 신호에 의해 결정되는 오차 증폭기를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로
  12. 제1항에 있어서,
    상기 로직 트랜지스터가 턴 오프 된 후에 타임 주기의 일 조건 아래 소스 트랜지스터를 유지하는 회로를 더 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  13. 제12항에 있어서,
    상기 일 조건 아래 소스 트랜지스터를 유지하는 회로는,
    동작 선택 신호를 수신하자 마자 상기 소스 트랜지스터를 동작시키고, 상기 선택 신호가 비동작 신호를 리턴한 후에 원하는 타임 주기 동안 상기 소스 트랜지스터의 비동작을 딜레이 시키기 위해 구성된 회로를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  14. 제13항에 있어서,
    상기 선택 신호는 칩 선택 또는 블록 선택 신호를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  15. 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로에 있어서,
    로직 트랜지스터를 가진 집적회로 장치에 선택적으로 전원을 공급하기 위해 구성된 적어도 하나의 소스 트랜지스터를 포함하고,
    상기 소스 트랜지스터는 전원 소스 트랜지스터, 접지 소스 트랜지스터, 또는 전원 소스 트랜지스터와 접지 소스 트랜지스터 양자의 조합으로 구성되고,
    상기 로직 트랜지스터를 턴 오프 한 후에 상기 소스 트랜지스터를 턴 온 하고 소정의 타임 주기 동안 소스 트랜지스터를 온 상태로 유지하기 위한 집적회로 장치의 동작모드의 변경에 대응하여, 상기 소스 트랜지스터의 상태를 조정하기 위한 수단을 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 트랜지스터를 조정하기 위한 회로.
  16. 집적회로 장치 내의 소스 전압을 조정하기 위한 회로에 있어서,
    억세스 모드에서 읽기와 쓰기를 위해 억세스될 수 있는, 이진 상태를 보유하며 연결된 적어도 두개의 로직 트랜지스터를 구비한 래치 회로;
    가상의 소스 전위가 유지될 수 있는 전원 또는 접지에 적어도 하나의 소스 연결; 및
    저전력 비동작 전압 레벨로부터 정상 억세스 전압 레벨로 상기 소스 연결을 구동하는 수단을 포함하고,
    상기 정상 억세스 전압 레벨은 장치 내의 정상 장치읽기 및 쓰기 억세스를 지원하기 위해 구성되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  17. 제16항에 있어서,
    상기 저전력 비동작모드는 데이터 유지 기능을 가지거나 가지지 않는 것으로 구현된 대기 또는 비동작모드를 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  18. 제16항에 있어서,
    상기 래치 회로는,
    첫번째 인버터의 출력이 두번째 인버터의 입력에 연결되는 적어도 두개의 CMOS 인버터를 포함하고,
    상기 두번째 인버터의 출력은 상기 두번째 인버터의 입력에 연결되고,
    상기 첫번째 및 상기 두번째 인버터의 PMOS 트랜지스터의 소스들은 주어진 첫번째 노드에 연결되며,
    상기 첫번째 및 상기 두번째 인버터의 NMOS 트랜지스터의 소스들은 주어진 두번째 노드에 연결되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  19. 제16항에 있어서,
    상기 소스 연결은, 첫번째 또는 두번째 노드에 연결되고, 여기서 교차 노드, 첫번째 또는 두번째는, 전원 소스 또는 전원 소스 트랜지스터에 연결되거나, 접지 소스 또는 접지 소스 트랜지스터에 연결되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  20. 제16항에 있어서,
    상기 소스 연결을 구동하는 수단은 집적회로 동작모드에 대응하여 첫번째 노드의 전위를 다양하게 하도록 구성되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  21. 제20항에 있어서,
    상기 소스 연결을 구동하는 수단은 입력된 기준 전압에 대응하여 상기 소스 연결의 전위를 조정하도록 구성된 증폭기를 포함하고,
    상기 기준 전압은 동적 또는 정적으로 프로그램되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  22. 제16항에 있어서,
    첫번째 억세스 경로는 첫번째 인버터의 출력에 연결되거나, 두번째 억세스 경로는 두번째 인버터 출력에 연결되거나, 또는 첫번째 및 두번째 억세스 경로는 첫번째 및 두번째 인버터의 출력에 첫번째 및 두번째 인버터의 출력에 각각 연결되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  23. 제16항에 있어서,
    상기 억세스 경로는 정상 억세스 모드가 아닌 적어도 하나의 모드에서 동작할 때, 주소 정보의 변경에 관계없이 상기 억세스 경로를 턴 오프 하는 주소 선택회로에 의해 조정되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  24. 제16항에 있어서,
    상기 억세스 경로는 주어진 타임 기간이 경과 한 후 주소 변경이 없으면 턴 오프 되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  25. 제16항에 있어서,
    상기 소스 연결은 상기 억세스 경로의 상태에 따라 조정되는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  26. 제16항에 있어서,
    상기 억세스 경로가 턴 오프 될 때, 주소 정보를 저장하고, 상기 억세스 경 로 게이트가 턴 온 될 때 자신으로부터 주소 정보를 수신하도록 구성되는 래치 회로를 더 포함하는 것을 특징으로 하는 집적회로 장치 내의 소스 전압을 조정하기 위한 회로.
  27. 집적회로 장치에서 저전력 동작을 조정하는 방법에 있어서,
    첫번째 선택 신호를 감지하는 단계;
    상기 첫번째 선택 신호의 수신에 대응하여, 집적회로 내의 출력단, 래치 또는 출력단과 래치의 조합에 전원을 공급하는 소스 트랜지스터를 동작시키는 단계; 및
    상기 소스 트랜지스터를 구동시킨 후에 집적회로 내의 로직 트랜지스터를 동작시키는 단계를 포함하고,
    상기 소스 트랜지스터의 전원을 안정화시키기 위해 상기 소스 트랜지스터를 동작시키는 것과 상기 로직 트랜지스터를 동작시키는 것 사이에 소정의 딜레이를 제공하는 것을 특징으로 하는 집적회로 장치에서 저전력 동작을 조정하는 방법.
  28. 제27항에 있어서,
    상기 로직 트랜지스터를 정지시킨 후에 상기 집적회로 내의 상기 소스 트랜지스터를 정지시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로 장치에서 저전력 동작을 조정하는 방법.
  29. 제28항에 있어서,
    전원 안정에 대한 손실을 막기 위하여 상기 로직 트랜지스터를 정지시키는 것과 상기 소스 트랜지스터를 정지시키는 것 사이에 소정의 딜레이가 제공되는 것을 특징으로 하는 집적회로 장치에서 저전력 동작을 조정하는 방법.
  30. 제28항에 있어서,
    상기 소스 트랜지스터의 온 및 오프의 빈번한 스위칭으로부터 일어나는 동작 전원 손실을 줄이기 위해 로직 트랜지스터와 소스 트랜지스터의 정지 사이에 소정의 딜레이가 도입되는 단계를 더 포함하는 것을 특징으로 하는 집적회로 장치에서 저전력 동작을 조정하는 방법.
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