JP2009543267A - 低電圧で読出／書込動作を行うメモリを有する集積回路 - Google Patents

Abstract

低電圧読出／書込動作を行う集積回路。この集積回路は、プロセッサ（１０）と、行および列の形に配置され、プロセッサ（１０）と結合している複数のメモリセル（２２）とを含むことができる。この場合、メモリセルの行は、ワード線、およびワード線と結合しているすべてのメモリセルを含み、メモリセルの列は、ビット線、およびビット線と結合しているすべてのメモリセルを含む。この集積回路は、さらに、第１の電力供給電圧を受け取るための第１の電力供給電圧端子（Ｖ_ＤＤ）を含む。この場合、第１の電力供給電圧は、プロセッサ（１０）に電力を供給するためのものであり、第１の電力供給電圧（Ｖ_ＤＤ）は、複数のメモリセルの第１のアクセス動作中に、複数のメモリセル（２２）に電力を供給するためのものである。この集積回路は、さらに、第１の電力供給電圧より高い第２の電力供給電圧を受け取るための第２の電力供給電圧端子（ＡＶ_ＤＤ）を含むことができる。この場合、第２の電力供給電圧は、複数のメモリセル（２２）の第２のアクセス動作中に、複数のメモリセル（２２）に電力を供給するためのものである。

Description

本発明は、概して、回路に関し、特に、低電圧で読出／書込動作を行うメモリを有する集積回路に関する。

新しい世代の集積回路は、電力消費を低減するために、ますますより低い供給電圧を使用するようになっている。しかし、集積回路に内蔵されているメモリに読出／書込を行うためにより低い供給電圧を使用すると、メモリ・ビットセルの性能が劣化する。例を挙げて説明すると、より低い供給電圧を使用すると、ビットセルの読出／書込マージンが低減する。読出／書込マージンを維持するために、従来、回路の設計者はより高い供給電圧をどうしても使用しなければならなかった。すなわち、許容できる読出／書込マージンを有するために、ビットセルが必要とする最低供給電圧は全集積回路の供給電圧となり、その結果、電力消費が大きくなる。

ビットセルの読出／書込マージンを改善することができれば、集積回路に対してより低い供給電圧を使用することができる。通常、ビットセルの読出／書込マージンは、ビットセルのサイズを増大することにより改善することができる。しかし、そうすると、ビットセルの占有する面積が増大し、メモリが占有する面積も増大することになる。

それ故、ビットセルのサイズを増大することなしに、低電圧読出／書込動作を行うメモリを有する集積回路が求められている。

添付の図面を参照すれば、本発明をよりよく理解することができるし、当業者には、その多数の目的、機能および利点をよりよく理解することができるだろう。
当業者であれば、図の要素は図を分かりやすく、見やすくするためのものであり、縮尺は必ずしも正確なものでないことを理解することができるだろう。例えば、本発明の実施形態を分かりやすくするために、図面のある要素の寸法は、他の要素より誇張してある。

本発明を実行するためのモードについては、以下にさらに詳細に説明する。この説明は、本発明を制限するものではない。
一態様においては、本発明は、低電圧読出／書込動作を行う集積回路を提供する。この集積回路は、プロセッサと、行および列に配置されプロセッサと結合している複数のメモリセルとを含む。この場合、メモリセルの行は、ワード線、およびワード線と結合しているすべてのメモリセルを含む。メモリセルの列は、ビット線、およびビット線と結合しているすべてのメモリセルを含む。

この集積回路は、さらに、第１の電力供給電圧を受け取るための第１の電力供給電圧ノードと、第２の電力供給電圧を受け取るための第２の電力供給ノードとを含むことができる。第１の電力供給電圧は、プロセッサに電力を供給するためのものであり、第１の電力供給電圧は、複数のメモリセルの第１のアクセス動作中に、複数のメモリセルのすべてにまたは複数のメモリセルのうちの少なくとも１つに電力を供給するためのものである。第１の電力供給電圧または第２の電力供給電圧は、複数のメモリセルの第２のアクセス動作中に、複数のメモリセルに電力を供給するためのものである。

他の態様においては、集積回路は、複数の各メモリセルが、メモリセル電力供給電圧を受け取るための電力供給電圧ノードを含んでいる行および列の形に配置されている複数のメモリセルを含む。この場合、メモリセルの行は、ワード線、およびワード線と結合しているすべてのメモリセルを含んでいる。メモリセルの列は、真のおよび／または補足のビット線、およびビット線と結合しているすべてのメモリセルを含む。この集積回路は、さらに、複数の各メモリセルの電力供給電圧ノードと結合しているメモリセル電力供給多重化回路、書込動作中メモリセルの選択した列の電力供給電圧ノードに、第１の電力供給電圧を供給するためのメモリセル電力供給多重化回路、書込動作中にすべての選択されなかった列の電力供給電圧ノードに第１の電力供給電圧より高い第２の電力供給電圧を供給するためのメモリセル電力供給多重化回路を含むことができる。集積回路は、さらに、複数の各メモリセルの電力供給電圧ノードに結合している放電回路を含むことができる。この放電回路は、書込動作の第１の部分中に、メモリセルの選択した列のメモリセル供給電圧端末上の電圧を、第１の電力供給電圧から第１の電力供給電圧より低い所定の電圧に変更するためのものである。

さらに他の態様においては、本発明は、集積回路メモリにアクセスするための方法を提供する。この方法は、それぞれが、電力供給電圧ノード、および記憶ノードとビット線の間に結合しているアクセス・トランジスタを有する複数のメモリセルを提供するステップを含むことができる。この方法は、さらに、第１の電力供給電圧を受け取るステップを含むことができる。この方法は、さらに、第１の電力供給電圧より高い第２の電力供給電圧を受け取るステップを含むことができる。この方法は、さらに、書込動作中メモリセルの選択した列の電力供給電圧ノードに供給するために、第１の電力供給電圧を選択するステップを含むことができる。この方法は、さらに、書込動作中メモリセルの選択しなかった列の電力供給電圧ノードに供給するために、第２の電力供給電圧を選択するステップを含むことができる。この方法は、さらに、書込動作の最初の部分中にメモリセルの選択した列の電力供給電圧ノードを、第１の電力供給電圧から第１の電力供給電圧より低い所定の電圧に放電するステップを含むことができる。

さらに他の態様においては、本発明は、集積回路メモリにアクセスするための方法を提供する。この方法は、それぞれが、電力供給電圧ノード、および記憶ノードとビット線の間に結合しているアクセス・トランジスタを有する複数のメモリセルを提供するステップを含むことができる。この方法は、さらに、電力供給電圧を受け取るステップを含むことができる。この方法は、さらに、書込動作中メモリセルの選択した列の電力供給電圧ノードに供給するために、電力供給電圧を選択するステップを含むことができる。この方法は、さらに、書込動作の最初の部分中にメモリセルの選択した列の電力供給電圧ノードを、電力供給電圧から第１の電力供給電圧より高い所定の電圧に充電するステップを含むことができる。

図１を参照すると、この図は、本発明の一実施形態によるメモリを含む例示としての集積回路の図を示す。例を挙げて説明すると、集積回路１０は、ＣＰＵ１４と結合しているメモリ１２を含むことができる。メモリ１２およびＣＰＵ１４は、Ｖ_ＤＤ電圧端子を介して電圧の供給を受けることができる。さらに、メモリ１２は、ＡＶ_ＤＤ電圧端子を介して他の電圧の供給を受けることができる。それ故、Ｖ_ＤＤ電圧端子は、ＣＰＵに対する動作電圧を供給するために使用することができる。ＡＶ_ＤＤ電圧端子は、メモリ１２のビットセル・アレイのようなメモリ１２の少なくとも一部に電圧を供給するために使用することができる。各ビットセルは、書込マージンおよび読出マージンを有することができ、書込マージンは、読出マージンよりもかなり大きいものであってもよい。例を挙げて説明すると、ビットセルは、スタティック・ランダム・アクセス・メモリセルであってもよい。Ｖ_ＤＤ電圧端子は、集積回路１０に対する外部ピンまたは接続部であってもよい。ＡＶ_ＤＤ電圧端子は、また、集積回路１０に対するもう１つの外部ピンまたは接続部であってもよい。別の方法としては、ＡＶ_ＤＤ電圧端子は、集積回路１０内に位置するものであってもよい。それ故、この端子に供給される電圧は、集積回路１０内で発生することができる。ＡＶ_ＤＤ電圧端子に供給される電圧は、例えば、充電ポンプにより発生することができる。ＡＶ_ＤＤ電圧端子に供給される電圧は、また、ＲＣネットワークと接続している位相ロック・ループ（ＰＬＬ）電圧から発生することもできる。これら電圧を発生するための他の手段も使用することもできる。さらに、図１は、１つのメモリおよび１つのＣＰＵしか図示していないが、集積回路１０は、追加のメモリおよび／またはＣＰＵを含むことができる。さらに、集積回路１０は、集積回路１０の動作のために必要な追加の構成要素を含むことができる。メモリ１２は、キャッシュとして実施することができる。メモリ１２は、また、スタティックＲＡＭのようなスタンドアロン・メモリとして実施することもできる。

図２は、本発明の一実施形態による図１のメモリの例示としての一部の図面を示す。メモリ１２の一部２０は、ビットセル・アレイ２２、行デコーダ２４および列論理ブロック２６を含むことができる。行デコーダ２４および列論理ブロック２６は、ビットセル・アレイ２２のビットセル３０のようなビットセルから／へデータの読出／書込を行うために使用することができる。行デコーダ２４は、例えば、ＣＰＵ１４から行アドレス（ＲＯＷ＿ＡＤＤＲ）信号を受信することができる。列論理ブロック２６は、列アドレス（ＣＯＬ＿ＡＤＤＲ）信号、読出／書込（Ｒ／Ｗ）信号、および列選択（ＣＯＬ＿ＳＥＬ）信号のような種々の信号を受信することができる。行デコーダ２４および列論理ブロック２６は、追加の信号を含むことができる。列論理ブロック２６は、例えば、ＣＰＵ１４からデータ（ＤＡＴＡ）を提供することもできるし、および／またはデータ（ＤＡＴＡ）を受信することもできる。メモリの一部２０のビットセル３０および他の類似のビットセルには、ワード線ＷＬ０〜ＷＬｎおよびビット線ＢＬ０〜ＢＬｎおよびＢＬＢ０〜ＢＬＢｎを使用してアクセスすることができる。例を挙げて説明すると、ビットセル３０のようなビットセルは、メモリの一部２０の一部として行および列の形に配列される。ビットセルの各列は、列論理ブロック２６と結合することができる。ビットセルの各列は、さらに、ビットセル電圧マルチプレクサ（ＢＶＭ）３２と結合することができる。それ故、メモリの一部２０内の列と同じ数のＢＶＭ２８を含むことができる。各ＢＶＭ３２は、ビットセルの対応する列に電圧を結合することができる。それ故、例えば、ＢＶＭｓ、ＢＶＭ０、ＢＶＭ１およびＢＶＭｎは、それぞれ電圧端子Ｖ_{ＤＤＢＩＴ０}、Ｖ_{ＤＤＢＩＴ１}およびＶ_{ＤＤＢＩＴｎ}に電圧を結合することができる。各ＢＶＭ３２は、さらに、Ｖ_ＤＤ電圧端子およびＡＶ_ＤＤ電圧端子に対応する電圧を受け取ることができる。制御信号をベースとする各ＢＶＭ３２は、Ｖ_ＤＤ電圧端子に結合している電圧またはその対応するＶ_{ＤＤＢＩＴ}端子へのＡＶ_ＤＤ電圧端子と結合している電圧を結合することができる。それ故、ＢＶＭｓ２８を使用して、（書込動作のような）特定の動作中に、特定の列をＶ_ＤＤ電圧端子と結合することができ、一方、他の列をＡＶ_ＤＤ電圧端子と結合することができる。各ＢＶＭ３２は、ＢＶＭ制御ブロック３４から制御信号を受信することができる。ＢＶＭ制御ブロック３４は、また、Ｖ_ＤＤ電圧端子およびＡＶ_ＤＤ電圧端子に対応する電圧、読出／書込（Ｒ／Ｗ）信号、および列選択（ＣＯＬ＿ＳＥＬ）信号を受信することもできる。

書込動作中、ＢＶＭｓ２８は、書込中の列に対応するＶ_{ＤＤＢＩＴ}端子が、プロセッサに供給している電圧とほぼ等しい電圧、すなわち、Ｖ_ＤＤ電圧端子に供給中の電圧から、ダイオードと接続しているｐ−ＭＯＳトランジスタに対応するしきい値電圧を差し引いた電圧に切り替わるように、ＢＶＭ制御装置３４により制御することができる。一方、ビットセル・アレイ２２の書込が行われていない他の列のＶ_{ＤＤＢＩＴ}端子は、ＡＶ_ＤＤ電圧端子に供給中の電圧に結合される。別の方法としては、書込中の列に対応するＶ_{ＤＤＢＩＴ}端子は、Ｖ_ＤＤ電圧端子に供給中の電圧に維持することができる。一方、ビットセル・アレイ２２の書込が行われていない他の列のＶ_{ＤＤＢＩＴ}端子は、ＡＶ_ＤＤ電圧端子に供給中の電圧に切り替わることができる。書込のために選択されなかった列は、アサートしたワード線と結合しているビットセルを含むことに留意されたい。実際には、これらのビットセルの記憶ノードは、予め充電したビット線に曝され、それにより疑似読出動作を誘起する。それ故、Ｖ_{ＤＤＢＩＴ}端子がより高いＡＶ_ＤＤに切り替わることにより、これらのビットセルの読出マージンおよびその堅牢性が改善される。何故なら、プロセッサ電圧供給Ｖ_ＤＤが低くなるからである。読出動作中、ビットセル・アレイ２２のすべての列に対応するＶ_{ＤＤＢＩＴ}端子を、Ｖ_ＤＤ電圧端子に供給中の電圧からＡＶ_ＤＤ電圧端子へ供給中の電圧に切り替えることができる。スタンバイ・モード中、ビットセル・アレイ２２のすべての列に対応するＶ_{ＤＤＢＩＴ}端子を、Ｖ_ＤＤ電圧に供給中の電圧からダイオードに接続しているｐ−ＭＯＳトランジスタのしきい値電圧を差し引いたものに切り替えることができる。当業者であれば、ＢＶＭ制御装置３４を、本明細書に記載する明細とは異なる方法で、ＢＶＭｓ２８の行動を修正する追加の入力信号を受信するように、さらに構成することができることを理解することができるだろう。例えば、Ｖ_{ＤＤＢＩＴ}端子のＡＶ_ＤＤ電圧端子への切替を、プロセッサＶ_ＤＤ電圧が、あるレベル以上である場合には、ビットセルが、そのＶ_{ＤＤＢＩＴ}端子のところでもっと高いＡＶ_ＤＤ電圧を必要としないような、十分堅牢なものになるように動作不能にすることができる。別の方法としては、ビットセルの堅牢性をもっと完全なものにすることができるように、この切替をできないようにすることができる。

図３は、本発明の一実施形態によるビットセルの例示としての実施態様の図面を示す。例示としてのビットセル３０は、６つのトランジスタ・セルとして実施することができる。例を挙げて説明すると、図３に示すように、ビットセル３０は、その電流端子のうちの１つがビット線ＢＬに結合し、またその制御端子がワード線ＷＬに結合しているパス・トランジスタ３６を含むことができる。ビットセル３０は、さらに、その電流端子のうちの１つがビット線ＢＬＢに結合し、またその制御端子がワード線ＷＬに結合している他のパス・トランジスタ３８を含むことができる。ビットセル３０は、さらに、Ｖ_{ＤＤＢＩＴ}電圧端子と結合しているその電流端子のうちの１つを含むプルダウン・トランジスタ４０を含むことができる（Ｖ_{ＤＤＢＩＴ}端子は、Ｖ_{ＤＤＢＩＴ０}、Ｖ_{ＤＤＢＩＴ１}、およびＶ_{ＤＤＢＩＴｎ}のようなＶ_{ＤＤＢＩＴ}端子のうちの任意のものであってもよい）。ビットセル３０は、さらに、Ｖ_{ＤＤＢＩＴ}電圧端子と結合しているその電流端子のうちの１つを含む他のプルアップ・トランジスタ４２を含むことができる。ビット・セル３０は、さらに、接地電圧Ｖ_{ＳＳＢＩＴ}端子と結合しているその電流端子のうちの１つを含むプルダウン・トランジスタ４４を含むことができる。ビット・セル３０は、さらに、電圧Ｖ_{ＳＳＢＩＴ}端子と結合しているその電流端子のうちの１つを含む他のプルダウン・トランジスタ４６を含むことができる。図３の場合には、ビットセル３０は、６つのトランジスタを使用して実施されているが、ビットセル３０は、例えば、８つのトランジスタのようなもっと多くのトランジスタを使用して実施することもできる。

ビットセル３０は、ビットセル３０に書込が行われているのかまたはビットセル３０から読出が行われているのかにより、Ｖ_{ＤＤＢＩＴ}電圧端子およびＶ_{ＳＳＢＩＴ}電圧端子を介して異なる供給電圧を受け取ることができるので、ビットセル３０を含むトランジスタのコンダクタンスをよりよい性能を発揮することができるように調整することができる。例を挙げて説明すると、ビットセルの読出動作中、Ｖ_{ＤＤＢＩＴ}電圧端子は、Ａ_ＶＤＤ電圧端子に供給中の電圧と結合され、ビットセルの書込動作中は、Ｖ_{ＤＤＢＩＴ}電圧端子は、Ｖ_ＤＤ端子に供給中の電圧またはこの電圧より低いしきい値電圧と結合される。例を挙げて説明すると、パス・トランジスタ３６のコンダクタンスβ_ＰＧは、ビットセル３０が、書込動作中、Ｖ_ＤＤ電圧端子と結合している電圧またはこの電圧より低いしきい値電圧を受け取ることができるように構成されているか否かにより、プルアップ・トランジスタ４０のコンダクタンスβ_ＰＵに対して異なるように設定することができる。例えば、コンダクタンス比β_ＰＧ／β_ＰＵは、ビットセル３０が書込動作中、Ｖ_ＤＤ電圧端子と結合している電圧を受け取ることができるように構成されている場合には、増大することができる。同様に、パス・トランジスタ３８およびプルアップ・トランジスタ４２に対応するコンダクタンス比β_ＰＧ／β_ＰＵも増大することができる。プルダウン・トランジスタ４４および４６のような他のトランジスタのコンダクタンスも、必要に応じて調整することができる。例えば、プルダウン・トランジスタ４４および４６のコンダクタンスβ_ＰＤを、書込マージンを改善するために低減することができる。しかし、このことは、読出マージンにも悪影響を与えない。何故なら、読出動作中、より高いＡ_ＶＤＤ電圧端子にＶ_{ＤＤＢＩＴ}電圧端子が結合しているので、読出マージンが改善されるからである。すなわち、読出動作中、より高いＡ_ＶＤＤ電圧端子にＶ_{ＤＤＢＩＴ}電圧端子が結合しているために読出マージンが改善されるので、ビットセルの設計者が、書込マージンも同様に改善することができるからである。他の利点を達成するために、トランジスタのコンダクタンス値を他の方法で設定することができる。例を挙げて説明すると、トランジスタのコンダクタンス値を設定することにより、場合によっては、メモリセルの書込マージンを、読出マージンよりかなり大きくすることができる。例えば、書込マージンを、書込マージンと読出マージンとのバランスがとれている場合より少なくとも２０％大きくなるようにすることができる。このことは、メモリセル・プルアップ・トランジスタに対するメモリセル・アクセス・トランジスタのコンダクタンス比を設定することにより達成することができる。別の方法としては、場合によっては、メモリセルの読出マージンを書込マージンよりかなり大きくすることができる。

図４は、本発明の一実施形態によるビットセル電圧マルチプレクサの例示としての実施態様の図面を示す。例を挙げて説明すると、ビットセル電圧マルチプレクサ（ＢＶＭ）３２は、ＮＯＲゲート５０、レベル・シフタ５２、ＮＡＮＤゲート５４、インバータ５６、ｐ−ＭＯＳトランジスタ５８、６０、６２、ｎ−ＭＯＳトランジスタ６４、およびＮＯＲゲート６５を使用して実施することができる。Ｖ_ＤＤ電圧端子と結合しているＮＯＲゲート５０は、列選択（ＣＯＬＳＥＬＢ）信号、および書込イネーブル（ＷＲＥＮＢ）信号を受信することができる。ＡＶ_ＤＤ電圧端子と結合しているレベル・シフタ５２は、ＮＯＲゲート５０の出力をＶＤＤ電圧レベルからＡＶ_ＤＤ電圧レベルにシフトするために使用することができる。信号処理のこの段階ではレベルをシフトする必要はない。何故なら、このシフトは、例えば、ＢＶＭ制御装置３４の一部である他の段階で行うことができるからである。書込動作中、書込中の列に対応するＶ_{ＤＤＢＩＴ}端子をＶ_ＤＤ電圧端子と結合することができ、一方、ビットセル・アレイ２２の書込が行われていない他の列のＶ_{ＤＤＢＩＴ}端子をＡＶ_ＤＤ電圧端子に切り替えることができる。ＢＶＭ３２の動作の場合、書込動作中、信号ＣＯＬＳＥＬＢおよびＷＲＥＮＢは両方とも、書込を行う列を選択するために論理ローになっている。この場合、ＮＯＲゲート５０は、高ＶＤＤ＿ＥＮ信号を発生する。レベル・シフタ５２は、２つの出力、すなわちＶＤＤ＿ＥＮ信号のレベルをシフトすることにより発生したＶＤＤ＿ＥＮ＿ＬＳ、およびＶＤＤ＿ＥＮ信号を反転し、レベル・シフトすることにより発生したＡＶＤＤ＿ＥＮ＿ＬＳ信号を発生する。ＶＤＤ＿ＥＮ＿ＬＳ信号は、ＮＡＮＤゲート５４に供給された場合に、ｐ−ＭＯＳトランジスタ５８のゲートのところで低レベル信号を発生するので、対応するＶ_{ＤＤＢＩＴ}端子は、Ｖ_ＤＤ電圧端子に接続する。信号ＣＯＬＳＥＬＢは、書込が行われていないこれらの列に対して、論理ハイである。そのため、ＮＯＲゲート５０の出力は、低ＶＤＤ＿ＥＮ信号を発生する。それ故、これらの列に対応するＶ_{ＤＤＢＩＴ}端子は、Ｖ_ＤＤ電圧端子からＡＶ_ＤＤ電圧端子へと切り替わる。

別の方法としては、書込動作中、書込中の列に対応するＶ_{ＤＤＢＩＴ}端子は、Ｖ_ＤＤ電圧端子のところの電圧からダイオードに接続しているｐ−ＭＯＳトランジスタ６２に対応するしきい値電圧を差し引いたものにほぼ等しい電圧に切り替わり、一方、ビットセル・アレイ２２の他の列のＶ_{ＤＤＢＩＴ}端子は、ＡＶ_ＤＤ電圧端子と結合する。このことは、トランジスタ５８をオフにするＮＡＮＤゲート５４の出力のところのハイ信号となるＮＡＮＤゲート５４の他の入力のところの低いスタンバイＳＴＤＢＹＢ信号をアサートすることにより達成することができる。書込動作の一部としての図４について引き続き説明すると、書込中の列に対応するＶ_{ＤＤＢＩＴ}端子がＶ_ＤＤ電圧端子と結合している電圧から、ダイオードと接続しているｐ−ＭＯＳトランジスタ６２に対応するしきい値電圧を差し引いたものとほぼ等しい電圧に切り替わると、アースと結合しているｎ−ＭＯＳトランジスタ６４がオンになり、Ｖ_{ＤＤＢＩＴ}端子のところの電圧が放電され、そのため、元の電圧（プロセッサおよびメモリの他の列と結合している電圧）から、Ｖ_ＤＤ電圧端子と結合している電圧からダイオードと接続しているｐ−ＭＯＳトランジスタ６２に対応するしきい値電圧を差し引いたものに等しい電圧への遷移が、ビットセル漏洩により行われる遷移より迅速に行われる。例を挙げて説明すると、ｎ−ＭＯＳトランジスタ６４は、ＮＯＲゲート６５の出力からそのゲート信号を受信することができ、ＮＯＲゲート６５は、ＡＶＤＤ＿ＥＮ＿ＬＳ信号および書込パルス（ＷＲ＿ＰＵＬＳＥＢ）信号を受信することができる。ＮＯＲゲート６５の出力は、ｎ−ＭＯＳトランジスタ６４が導通状態のままでいる所定の時間の間アサートされたままである。当業者であれば、ＮＯＲゲート６５の出力の正確な電圧レベルが、Ｖ_{ＤＤＢＩＴ}端子がプルダウンされる速度を決定し、出力のパルス幅が、Ｖ_{ＤＤＢＩＴ}電圧が低減する大きさを決定することを理解することができるだろう。それ故、電圧レベルまたはｎ−ＭＯＳトランジスタ６４のゲートに信号が結合されている時間を、本発明の上記実施形態により変更することができる。ＮＯＲゲート６５がアサートされたままでいなければならない時間は、Ｖ_{ＤＤＢＩＴ}端子のキャパシタンスおよびｎ−ＭＯＳトランジスタ６４のコンダクタンスのような特性に依存する。これらの特性は、製造プロセスの変動の影響を受けるので、ある実施形態は、集積回路が製造された後でパルス幅を調整することができる追加の外部トリミング信号を含む。

図４について引き続き説明すると、読出動作中、ビットセル・アレイ２２のすべての列に対応するＶ_{ＤＤＢＩＴ}端子を、Ｖ_ＤＤ電圧端子と結合している電圧から、ＡＶ_ＤＤ電圧端子と結合している電圧に切り替えることができる。例を挙げて説明すると、このことは、信号ＷＲＥＮＢを（読出動作に対応する）ハイにし、それ故、ＮＯＲゲート５０に低ＶＤＤ＿ＥＮ信号を発生させ、それ故、ＡＶＤＤ＿ＥＮ＿ＬＳ信号をハイにすることにより達成することができる。高ＡＶＤＤ＿ＥＮ＿ＬＳ信号は、インバータ５６により反転した場合、トランジスタ６０をオンにし、その結果、対応するＶ_{ＤＤＢＩＴ}端子は、ＡＶ_ＤＤ電圧端子と結合している電圧に切り替えられる。それ故、トランジスタ６０は、特定の列と結合している電圧をブーストするためのブースト回路として機能することができる。各ＢＶＭ３２は、読出動作中、ＢＶＭのうちの１つを参照しながら説明するように、このブースト動作を行うことができる。

スタンバイ・モード中、ビットセル・アレイ２２のすべての列に対応するＶ_{ＤＤＢＩＴ}端子は、Ｖ_ＤＤ電圧端子と結合している電圧からダイオードと接続しているｐ−ＭＯＳトランジスタ６２のしきい値電圧を差し引いたものに切り替えることができる。それは、ＮＡＮＤゲート５４の他の入力のところでスタンバイＳＴＡＮＢＹ信号をアサートすることにより、トランジスタ５８をオフにするＮＡＮＤゲート５４の出力のところの信号がハイになるからであり、トランジスタ６０がオフになり、Ｖ_{ＤＤＢＩＴ}端子が、Ｖ_ＤＤ電圧端子と結合している電圧から、ダイオードに接続しているｐ−ＭＯＳトランジスタ６２に対応するしきい値電圧を差し引いたものとほぼ等しい電圧に切り替わるからである。別の方法としては、および／または追加として、スタンバイ・モード中、Ｖ_ＤＤ電圧端子と結合している電源とは異なる電源およびＡＶ_ＤＤ電圧端子を使用することができる。図４は、Ｖ_{ＤＤＢＩＴ}端子のところで異なる電圧を入手するための構成要素の特定の配置を示しているが、同様に、Ｖ_{ＤＤＢＩＴ}端子のところで異なる電圧を入手するために構成要素の他の配置を使用することもできる。当業者であれば、さらに、図４は、メモリ・アレイに対する動作の読出、書込およびスタンバイ・モードを含む完全な電圧切替の解決方法を示していることを理解することができるだろう。しかし、図４の要素の一部だけを含む他の電圧切替解決方法も、本発明のある実施形態により実施することができることも理解されたい。

図５は、本発明の一実施形態による図３のビットセルの読出動作のための（電圧対時間）の例示としてのタイミング図６０を示す。例を挙げて説明すると、ビットセル３０の動作の一部として、Ｖ_{ＤＤＢＩＴ}端子と結合している電圧を、Ｖ_ＤＤ電圧端子と結合している電圧から、ＡＶ_ＤＤ電圧端子と結合している電圧に切り替えるためにクロック６２の半サイクルを使用することができる。クロック・サイクルのこの部分は、クロック・スキームの電圧ブースト部分として図示してある。それ故、例えば、Ｖ_{ＤＤＢＩＴ}端子と結合している電圧を、（Ｖ_ＤＤ電圧端子と結合している電圧が０．８ボルトに設定されたものと仮定して）０．８ボルトから、（ＡＶ_ＤＤ電圧端子と結合している電圧が１．１ボルトに設定されたものと仮定して）１．１ボルトに切り替えることができる。図５に示すように、クロック６２の立ち上がり縁部を、Ｖ_{ＤＤＢＩＴ}端子のところの電圧６４を、Ｖ_ＤＤ電圧端子と結合している電圧から、ＡＶ_ＤＤ電圧端子と結合している電圧への切替をトリガするために使用することができる。クロック６２の立ち下がり縁部を、読出動作を行う目的でワード線信号ＷＬ６６をアサートするために使用することもできる。ＢＬ／ＢＬＢ信号６８は、それに応じて応答することができる。図６は、本発明の一実施形態による図３のビットセルの書込動作のための例示としてのタイミング図８０（電圧対時間）を示す。ビットセル３０の動作の一部として、Ｖ_{ＤＤＢＩＴ}端子と結合している電圧を、Ｖ_ＤＤ電圧端子と結合している電圧から、ＡＶ_ＤＤ電圧端子と結合している電圧に切り替えるために、クロック８２の半サイクルを使用することができる。クロック・サイクルのこの部分は、クロック・スキームの電圧ブースト／低減部分８４として図示してある。書込のために選択した列は、Ｖ_ＤＤ電圧端子と同じ電圧またはそれより低い電圧と結合しているそのＶ_{ＤＤＢＩＴ}端子を有する。選択しなかった列は、ＡＶ_ＤＤ電圧端子にブーストしたそのＶ_{ＤＤＢＩＴ}端子を有する。それ故、例えば、Ｖ_{ＤＤＢＩＴ}端子と結合している電圧８８を、（Ｖ_ＤＤ電圧端子と結合している電圧が０．８ボルトに設定されたものと仮定して）０．８ボルトから、（ＡＶ_ＤＤ電圧端子と結合している電圧が１．１ボルトに設定されたものと仮定して）１．１ボルトに切り替えることができる。書込動作中、クロック８２の立ち上がり縁部は、また、書込パルス（ＷＲＩＴＥ ＰＵＬＳＥ）信号９０をトリガする。アサートしたＷＲＩＴＥ ＰＵＬＳＥ信号９０は、Ｖ_{ＤＤＢＩＴ}電圧端子と結合している電圧を、Ｖ_ＤＤ電圧端子と結合している電圧から、Ｖ_ＤＤ電圧端子と結合している電圧から、ダイオードと接続しているｐ−ＭＯＳトランジスタ（例えば、図４のｐ−ＭＯＳトランジスタ６２など）のしきい値電圧を差し引いたものに切り替える。例を挙げて説明すると、Ｖ_{ＤＤＢＩＴ}端子のところの電圧は、０．８ボルトから０．６７５ボルトに切り替えることができる。クロック８２の立ち下がり縁部も、ビットセル３０に論理０が書き込まれているのか、論理１が書き込まれているのかに基づいて、アサートされているワード線ＷＬ信号９４、およびアサート解除中のＢＬまたはＢＬＢ信号９６になることができる。

図７に示すように、ビットセル３０の書込マージンも、Ｖ_{ＳＳＢＩＴ}端子に修正した接地供給電圧を供給することにより改善することができる。例を挙げて説明すると、ビットセルの列１０２に対応する書込動作中、書込イネーブル信号（ＷＲＥＮＢ）信号は、ｎ−ＭＯＳトランジスタ１０４をオフにすることができる。これにより、Ｖ_{ＳＳＢＩＴ}端子のところの電圧は、ｎ−ＭＯＳトランジスタ１０６のしきい値電圧に変化する。Ｖ_{ＳＳＢＩＴ}端子のところの電圧は、ＮＡＮＤゲート１１０を使用して、ｐ−ＭＯＳトランジスタ１１２をオンにすることにより、ｎ−ＭＯＳトランジスタ１０６のしきい値電圧に迅速にプルすることができる。図では、ＮＡＮＤゲートは、ＣＯＬＳＥＬおよびＷＲ＿ＰＵＬＳＥを受信している。信号ＣＯＬＳＥＬおよびＷＲ＿ＰＵＬＳＥをアサートすると、ｐ−ＭＯＳトランジスタ１１２がオンになり、それにより、そうでない場合にはビットセル漏洩により行うよりは、迅速にＶ_{ＳＳＢＩＴ}端子をｎ−ＭＯＳトランジスタ１０６のしきい値電圧にプルアップすることができる。ＮＡＮＤゲート１１０の出力は、ｐ−ＭＯＳトランジスタ１１２が導通状態のままである所定の時間の間アサート解除されたままである。当業者であれば、ＮＡＮＤゲート１１０の出力の正確な電圧レベルが、Ｖ_{ＳＳＢＩＴ}端子がプルダウンされる速度を決定し、出力のパルス幅が、Ｖ_{ＳＳＢＩＴ}電圧が増大する大きさを決定することを理解することができるだろう。それ故、本発明の実施形態によれば、電圧レベルまたはｐ−ＭＯＳトランジスタ１１２のゲートに信号が結合されている時間を変更することができる。ＮＡＮＤゲート１１０がアサート解除されたままでいなければならない時間は、Ｖ_{ＳＳＢＩＴ}端子のキャパシタンスおよびｐ−ＭＯＳトランジスタ１１２のコンダクタンスのような特性に依存する。これらの特性は、製造プロセスの変動の影響を受けるので、一実施形態は、集積回路が製造された後でパルス幅を調整することができる追加の外部トリミング信号を含む。図７は、Ｖ_{ＳＳＢＩＴ}端子のところで（実質的にゼロ電圧である）アースより高い電圧を入手するための構成要素の特定の配置を示しているが、Ｖ_{ＳＳＢＩＴ}端子のところでもっと高い電圧を入手するために構成要素の他の配置を使用することもできる。図７の信号ＷＲＥＮＢは、列１０２内のビットセルの漏洩が削減されるようにスタンバイ・モード中にアサート解除することができることに留意されたい。

今まで特定の実施形態を参照しながら本発明を説明してきたが、通常の当業者であれば、添付の特許請求の範囲に記載する本発明の範囲から逸脱することなしに、種々の修正および変更を行うことができることを理解することができるだろう。それ故、本明細書および図面は、例示としてのものであって、本発明を制限するものでないと解釈すべきであり、すべてのこのような修正は、本発明の範囲に含まれる。

特定の実施形態を参照しながら、今まで利益、他の利点および問題の解決方法を説明してきた。しかし、利益、利点、問題の解決方法、および利益、利点、または問題の解決方法をもたらす、またはより顕著なものにする任意の要素を、任意のまたはすべての請求項の重要な、必要な、または本質的な機能または要素であると解釈すべきではない。本明細書で使用する場合、「備える」「備えている」またはその任意の他の派生語は、非排他的に内容物をカバーするためのものであるので、要素のリストを含むプロセス、方法、物品または装置は、これらの要素だけを含んでいるのではなく、リストに明示されていないまたはこのようなプロセス、方法、物品または装置に固有な他の要素を含むことができる。

本発明の一実施形態によるメモリを有する例示としての集積回路図。 本発明の一実施形態による図１のメモリの例示としての一部の図面。 本発明の一実施形態によるビットセルの例示としての実施態様の図面。 本発明の一実施形態によるビットセル電圧マルチプレクサの例示としての実施態様の図面。 本発明の一実施形態による図３のビットセルの読出動作のための例示としてのタイミング図。 本発明の一実施形態による図３のビットセルの書込動作のための例示としてのタイミング図。 本発明の一実施形態によるビットセルの書込マージンを改善するための例示としての回路図。

Claims (22)

1. プロセッサと、
   行および列の形に配置され、前記プロセッサと結合している複数のメモリセルであって、メモリセルの行が、ワード線、および同ワード線と結合しているすべてのメモリセルを含み、メモリセルの列が、ビット線、および同ビット線と結合しているすべての前記メモリセルを含む複数のメモリセルと、
   第１の電力供給電圧を受け取るための第１の電力供給電圧ノードと、第２の電力供給電圧を受け取るための第２の電力供給ノードとを備え、前記第１の電力供給電圧が、前記プロセッサに電力を供給するためのものであり、前記第１の電力供給電圧が、前記複数のメモリセルの第１のアクセス動作中に、前記複数のメモリセルのすべてまたは前記複数のメモリセルのうちの少なくとも１つに電力を供給するためのものであり、前記第１の電力供給電圧または前記第２の電力供給電圧が、前記複数のメモリセルの第２のアクセス動作中に、前記複数のメモリセルに電力を供給するためのものである集積回路。
2. 前記第１のアクセス動作が、書込動作であり、前記第２のアクセス動作が、読出動作である請求項１に記載の集積回路。
3. 前記複数の各メモリセルが、書込マージンおよび読出マージンを有し、前記書込マージンが、前記読出マージンよりもかなり大きい請求項１に記載の集積回路。
4. 前記メモリセル・プルアップ・トランジスタに対して前記メモリセル・アクセス・トランジスタのコンダクタンス比を設定することにより、前記書込マージンを前記読出マージンよりかなり大きくする請求項３に記載の集積回路。
5. 前記第１の電力供給ノードと結合している第１の入力と、前記第２の電力供給ノードと結合している第２の入力と、前記複数のメモリセルのうちの少なくとも１つと結合している出力とを備える多重化回路をさらに備える請求項１に記載の集積回路。
6. 前記多重化回路が、前記複数のメモリセルのスタンバイ・モード中に、前記複数のメモリセルに前記第１の電力供給電圧よりも低い電圧を供給する請求項５に記載の集積回路。
7. 各メモリセルのメモリセル供給電圧ノードと結合し、前記第１のアクセス動作の第１の部分中にメモリセルの選択した列のための前記メモリセル供給電圧端子上の電圧を前記第１の電力供給電圧より低い所定の電圧に低減するための放電回路をさらに備える請求項１に記載の集積回路。
8. 前記所定の電圧が、前記第１の電力供給電圧からしきい値電圧降下を差し引いたものと等しい請求項７に記載の集積回路。
9. 各メモリセルのメモリセル供給電圧ノードと結合し、前記第２のアクセス動作の第１の部分中に、前記メモリセル供給電圧端子上の電圧を、前記第１の電力供給電圧から前記第２の電力供給電圧に増大するための電圧ブースト回路をさらに備える請求項１に記載の集積回路。
10. それぞれが、メモリセル電力供給電圧を受け取るための電力供給電圧ノードを含む行および列の形に配置されている複数のメモリセルであって、メモリセルの行が、ワード線、および前記ワード線と結合しているメモリセルのすべてを含み、メモリセルの列が、ビット線、および前記ビット線と結合しているメモリセルのすべてを含む複数のメモリセルと、
    前記複数のメモリセルのそれぞれの前記電力供給電圧ノードと結合し、書込動作の第１の部分中に、選択した複数のメモリセルの前記メモリセル供給電圧端子上の電圧を前記第１の電力供給電圧から前記第１の電力供給電圧より低い所定の電圧に変更するための放電回路と、
    を備える集積回路。
11. 前記複数の各メモリセルの前記電力供給電圧ノードと結合し、第１の電力供給電圧を、前記書込動作中にメモリセルの前記選択した列の前記電力供給電圧ノードに供給するためのものであって、前記第１の電力供給電圧より高い第２の電力供給電圧を、前記書込動作中にすべての前記選択しなかった列の前記電力供給電圧ノードに供給するメモリセル電力供給多重化回路をさらに備える請求項１０に記載の集積回路。
12. 前記所定の電圧が、前記第１の電力供給電圧からしきい値電圧降下を差し引いたものと等しい請求項１０に記載の集積回路。
13. 前記複数の各メモリセルが、書込マージンおよび読出マージンを有し、前記書込マージンが、前記読出マージンよりもかなり大きい請求項１０に記載の集積回路。
14. 前記メモリセル・プルアップ・トランジスタに対して、前記メモリセル・アクセス・トランジスタのコンダクタンス比を設定することにより、前記書込マージンを前記読出マージンよりかなり大きくする請求項１３に記載の集積回路。
15. 前記メモリセル電力供給多重化回路が、前記ビット線の第１の端部の近くに位置し、列論理回路が、前記ビット線の第２の端部の近くに位置する請求項１１に記載の集積回路。
16. 集積回路メモリにアクセスするための方法であって、
    それぞれが、電力供給電圧ノード、および記憶ノードとビット線の間に結合しているアクセス・トランジスタを有する複数のメモリセルを提供するステップと、
    第１の電力供給電圧を受け取るステップと、
    前記第１の電力供給電圧より高い第２の電力供給電圧を受け取るステップと、
    書込動作中、メモリセルの選択した列の前記電力供給電圧ノードに供給するための前記第１の電力供給電圧を選択するステップと、
    前記書込動作中、メモリセルの選択しなかった列の前記電力供給電圧ノードに供給するために、前記第２の電力供給電圧を選択するステップと、
    前記書込動作の第１の部分中に、メモリセルの前記選択した列の前記電力供給電圧ノードを、前記第１の電力供給電圧から前記第１の電力供給電圧より低い所定の電圧に放電するステップと、
    を含む方法。
17. メモリセルの前記選択した列の前記電力供給電圧ノードを放電するステップが、プルダウン・トランジスタを使用して達成され、前記プルダウン・トランジスタと結合している信号の電圧レベルが、放電速度を決定し、前記プルダウン・トランジスタに結合している前記信号の調整可能なパルス幅が、放電量を決定する請求項１６に記載の方法。
18. 前記集積回路メモリの読出動作中に、前記複数のメモリセルの前記電力供給電圧ノードに供給するための前記第２の電力供給電圧を選択するステップをさらに含む請求項１６に記載の方法。
19. 集積回路メモリにアクセスするための方法であって、
    それぞれが、電力供給電圧ノード、および記憶ノードとビット線の間に結合しているアクセス・トランジスタを有する複数のメモリセルを提供するステップと、
    電力供給電圧を受け取るステップと、
    書込動作中に、メモリセルの選択した複数のメモリセルの前記電力供給電圧ノードに供給するための前記電力供給電圧を選択するステップと、
    前記書込動作の第１の部分中に、メモリセルの前記選択した列の前記電力供給電圧ノードを、前記電力供給電圧から、前記第１の電力供給電圧より高い電圧に充電するステップと、
    を含む方法。
20. 前記所定の電圧が、接地電位より高いしきい値電圧と等しい請求項１９に記載の方法。
21. 前記メモリセル・トランジスタのコンダクタンス比を設定することにより、前記複数のメモリセルの読出マージンを前記複数のメモリセルの書込マージンよりかなり大きくする請求項１９に記載の方法。
22. メモリセルの前記選択した列の前記電力供給電圧ノードを充電するステップが、プルアップ・トランジスタを使用して達成され、前記プルアップ・トランジスタと結合している信号の電圧レベルが、充電速度を決定し、前記プルアップ・トランジスタに結合している前記信号の調整可能なパルス幅が、充電量を決定する請求項１９に記載の方法。

Images