JP3818873B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3818873B2 JP3818873B2 JP2001192711A JP2001192711A JP3818873B2 JP 3818873 B2 JP3818873 B2 JP 3818873B2 JP 2001192711 A JP2001192711 A JP 2001192711A JP 2001192711 A JP2001192711 A JP 2001192711A JP 3818873 B2 JP3818873 B2 JP 3818873B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- voltage
- discharge
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置等の不揮発性半導体記憶装置に関し、より詳細には、高電圧発生回路の内部において高電圧が印加されることによる耐圧ストレスを軽減させることができる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ装置は、電気的な書き込み機能および消去機能を備えており、書き込み動作および消去動作を行うために必要となる高電圧を発生する高電圧発生回路（以下、ポンプ回路と称する）が内蔵されていることが多い。
【０００３】
以下に、このような従来のフラッシュメモリ装置について、図３に基づいて説明する。従来のフラッシュメモリ装置は、図３に示すように、それぞれが同様の構成にあった複数のメモリブロックＢ１、Ｂ２、・・・を有している。各メモリブロックＢ１、Ｂ２、・・・は、多数のメモリセルＳからなるメモリアレイＭ１をそれぞれ有しており、メモリアレイＭ１は、各メモリセルＳを選択するために互いに交差（ここでは直交）して設けられた複数のワード線ＷＬおよび複数のビット線ＢＬが設けられている。各ワード線ＷＬはメモリセルＳのゲートに接続され、各ビット線ＢＬはメモリセルＳのドレインに接続されている。また、ワード線ＷＬには外部から入力される行アドレスによっていずれかのワード線ＷＬを選択する行デコーダＸＤが接続され、ビット線ＢＬには外部から入力される列アドレスによっていずれかのビット線ＢＬを選択する列デコーダＹＤが接続されている。さらに、メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を供給するために、各メモリブロックＢ１、Ｂ２、・・・にはポンプ回路ＰＶ１およびポンプ回路ＰＶ２がそれぞれ接続されている。第１のポンプ回路ＰＶ１から発生される電圧は、各メモリブロックにおける行デコーダＸＤにそれぞれ供給され、第２のチャージポンプ回路ＰＶ２から発生される電圧は、各メモリブロックにおける列デコーダＹＤにそれぞれ供給される。なお、以下の説明では複数のブロックとしてＢ１とＢ２との２つのブロックを有する場合を例に挙げて説明するが、ブロック数は２つに限定されるものではなく、３つ以上であってもよい。
【０００４】
上記フラッシュメモリ装置において、各メモリブロッグにおけるメモリアレイに対してデータの書き込みを行う場合には、第１のポンプ回路ＰＶ１からは例えば１２Ｖの電圧が発生され、選択されたブロックの行デコーダＸＤを介して所定のワード線ＷＬに電圧が供給される。また、第２のポンプ回路ＰＶ２からは例えば６Ｖの電圧が発生され、選択されたブロックの列デコーダＹＤを介して所定のビット線ＢＬに電圧が供給される。これによって、各ワード線ＷＬとビット線ＢＬとの交差部に配置されたメモリセルＳにデータが書き込まれる。
【０００５】
以下に、上記ポンプ回路ＰＶ１およびポンプ回路ＰＶ２の構成について、図４（ａ）に基づいて説明する。各ポンプ回路ＰＶ１およびＰＶ２は同様の構成になっており、一般に、複数段（ｎ段）の基本ポンプセルを有している。各基本ポンプセルは、図４（ａ）に示すように、一対のキャパシタｃ１およびｃ２、ｃ３およびｃ４、・・・、ｃｍおよびｃｎと、一対のトランジスタｓ１およびｔ１、ｓ２およびｔ２、・・・、ｓｎおよびｔｎとをそれぞれ有している。
【０００６】
第１段の基本ポンプセルにおける一方のキャパシタｃ２は昇圧用キャパシタとなっており、昇圧用キャパシタｃ２は、一方の電極にクロック信号ＣＬＫ２が入力され、他方の電極が当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されると共に一方のトランジスタｓ１のゲートに接続されており、ノードｃｈｇ１を昇圧させるようになっている。第１の基本ポンプセルに設けられた一方のトランジスタｔ１はイコライズ用トランジスタとなっており、イコライズ用トランジスタｔ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインが当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されており、ノードｃｈｇ１をノードＮ１と同電位まで充電させるためのスイッチとして機能するようになっている。第１段の基本ポンプセルに設けられたトランジスタｓ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインがノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を充電させるようになっている。第１段の基本ポンプセルに設けられたキャパシタｃ１は、一方の電極にクロック信号ＣＬＫ１が入力され、他方の電極はノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を昇圧させるようになっている。他の格段の基本ポンプセルも、前段の基本ポンプセルおよび後段の基本ポンプセルそれぞれに対して、同様に接続されている。最終段の基本ポンプセルの出力側ノードｃｈｇｎは、電流の逆流を防止するための逆流防止用トランジスタｔｅのソースと接続されており、逆流防止用トランジスタｔｅのゲートは、最終段の基本ポンプセルと逆流防止用トランジスタｔｅとを接続するノードＮ２に接続されている。
【０００７】
このような構成の昇圧ポンプ回路において、昇圧動作時には、図５に示すように、第１の基本ポンプセルにおける２つのキャパシタｃ１およびｃ２に対して互いに逆位相であるクロック信号ＣＬＫ１およびＣＬＫ２が各々入力され、次段の基本ポンプセルにおけるキャパシタｃ３およびｃ４に対しては、互いに逆位相であると共に前段の基本ポンプセルのキャパシタｃ１およびｃ２と逆位相であるクロック信号ＣＬＫ３およびＣＬＫ４が各々入力される。次段の基本ポンプセル以降は同様に、一対のキャパシタに対して互いに逆位相であると共に前段の基本ポンプセルと同一機能を有する一対のキャパシタと逆位相であるクロック信号が各々入力され、最終段の基本ポンプセルのキャパシタｃｍ、ｃｎにはクロック信号ＣＬＫｍ、ＣＬＫｎが入力される。これらのクロック信号ＣＬＫ１〜ＣＬＫｎは、図４（ｂ）に示す公知のクロック駆動回路ＣｌｏｃｋＤｒｉｖｅｒによって生成され、クロック駆動回路はポンプ回路を活性化するための活性化信号Ｐｕｍｐ Ｅｎａｂｌｅ信号により制御される。
【０００８】
例えば、電源電圧から初期電位としてＶｃｃが入力され、クロック信号として図５に示すようなＶｃｃとＶｓｓとの間で変化する信号が入力された場合を考える。まず、図５のＡ点においてクロック信号ＣＬＫ２がＶｃｃになっていると、トランジスタｓ１のゲート電圧がキャパシタｃ２を介してＣＬＫ２によりＶｃｃに昇圧されてトランジスタｓ１が導通状態となり、イコライズ用トランジスタｔ１のゲート電圧（ノードｔｒｇ１）がＶｃｃに充電される。
【０００９】
次に、図５のＢ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｃｃになると、ノードｔｒｇ１がキャパシタｃ１を介してクロック信号ＣＬＫ１により、２Ｖｃｃに昇圧される。これにより、イコライズ用トランジスタｔ１が導通状態となり、ノードｔｒｇ１とノードｃｈｇ１との電位差である初期電位Ｖｃｃがノードｃｈｇ１に充電される。
【００１０】
次に、図５のＣ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｓｓになると、イコライズ用トランジスタｔ１は非導通状態となる。このとき、クロック信号ＣＬＫ２はＶｃｃであるので、ノードｃｈｇ１がキャパシタｃ２を介してクロック信号ＣＬＫ２により、２Ｖｃｃに昇圧される。また、クロック信号ＣＬＫ３はＶｃｃであるので、ノードｔｒｇ２がキャパシタｃ３を介してクロック信号ＣＬＫ３により昇圧されてイコライズ用トランジスタｔ２が導通状態となり、ノードｃｈｇ１の電位２Ｖｃｃがノードｃｈｇ２に充電される。
【００１１】
次に、図５のＤ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ３がＶｓｓになると、イコライズ用トランジスタｔ２は非導通状態となる。このとき、クロック信号ＣＬＫ４はＶｃｃであるので、ノードｃｈｇ２がキャパシタｃ４を介してクロック信号ＣＬＫ２により３Ｖｃｃに昇圧される。このようにして、基本ポンプセルの１段毎にノードｃｈｇ１からノードｃｈｇｎまで昇圧動作が繰り返され、最終段のノードｃｈｇｎから電流の逆流を防止するための逆流防止用トランジスタｔｅを経て、出力ｏｕｔから高電圧が出力される。
【００１２】
【発明が解決しようとする課題】
フラッシュメモリ装置が書き込み動作または消去動作を行うために、クロック駆動回路に対するＰｕｍｐ ｅｎａｂｌｅ信号によりポンプ回路が動作しているときには、基本ポンプセルの各ノードｃｈｇ１〜ｃｈｇｎおよびノードｔｒｇ１〜ｔｒｇｎは、後段になる程、高電圧が常時チャージされる。
【００１３】
従来のフラッシュメモリ装置において、電圧がノードにチャージされると、電圧を低くする（ディスチャージする）ための電気的な経路が無いため、各基本ポンプセルを構成する各トランジスタおよび各キャパシタは、高電圧によるストレスが高くなる。例えば、トランジスタが構成される基板とトランジスタのゲートとの接合部における電気的耐圧または基板とトランジスタのソース・ドレインとの接合部における電気的耐圧、或いはキャパシタを構成する絶縁膜に印加される絶対電位差による電気的耐圧等によって、ポンプ回路自身の動作信頼性に悪影響が生じ、動作特性が悪化する。その結果、ポンプ回路の昇圧動作時に所望の出力電圧まで到達することが不可能となり、または必要な出力電流が得られなくなって、メモリセルに対する読み出し、書き込みおよび消去動作特性が悪化するという問題がある。
【００１４】
本発明は、このような従来技術の課題を解決するためになされたものであり、ポンプ回路の動作が停止されるときに、ポンプ回路内の各ノードにチャージされた電荷をディスチャージさせて、ポンプ回路に対する高電圧によるストレスを減らし、動作信頼性を向上させることができる不揮発性半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルからなるメモリアレイと、該メモリセルを選択するために該メモリセルに接続されると共に互いに交差して設けられた複数のワード線および複数のビット線と、外部から入力されたアドレスによって該ワード線を選択する行デコーダおよび該ビット線を選択する列デコーダとを含む複数のメモリブロックと、該メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を、該行デコーダおよび該列デコーダを介して該メモリアレイに供給するための少なくとも１つの高電圧発生回路とを備え、該高電圧発生回路は複数段の基本ポンプセルから構成され、該基本ポンプセルは、電圧を昇圧するための昇圧用キャパシタと、前段の電圧を後段に接続するためのイコライズ用トランジスタと、該イコライズ用トランジスタのゲート電圧を昇圧するためのキャパシタと、前段の電圧を該イコライズ用トランジスタのゲート電圧に接続するためのトランジスタとを有する不揮発性半導体記憶装置において、該高電圧発生回路の内部で高電圧となるノードに接続され、該高電圧発生回路を停止する際に、該ノードを電源電圧以下の電位にディスチャージするディスチャージ回路と、該ディスチャージ回路を制御する制御回路とを備えており、そのことにより上記目的が達成される。
【００１６】
前記ディスチャージ回路は、前記イコライズ用トランジスタのドレインと前記昇圧用キャパシタの一方の電極との接続点、および該イコライズ用トランジスタのゲート電極に接続されていてもよい。
【００１７】
前記ディスチャージ回路は、前記イコライズ用トランジスタのゲート電極に接続されていてもよい。
【００１８】
前記ディスチャージ回路は、前記高電圧発生回路の出力部に接続されていてもよい。
【００１９】
前記制御回路は、複数のディスチャージ回路を同時に制御するものであってもよい。
【００２０】
前記制御回路は、前記ディスチャージ回路を制御するための制御信号を遅延させる遅延回路を有し、該遅延回路からの出力信号によって前記イコライズ用トランジスタのゲート電極に接続されたディスチャージ回路を制御するものであってもよい。
【００２１】
以下に、本発明の作用について説明する。
【００２２】
本発明にあっては、ポンプ回路の内部で高電圧となる各ノードに対して、電源電圧Ｖｃｃ以下の低電圧にディスチャージするために、ディスチャージ用トランジスタ等によって構成されるディスチャージ回路が接続される。そして、例えばフラッシュメモリ装置がスタンバイ状態であるときなど、ポンプ回路が停止されるときに、ディスチャージ用トランジスタを制御して導通状態とさせ、高電圧となっているノードの電荷を低電圧側に接続することによって、当該ノードが電源電圧以下の電位にディスチャージされる。ポンプ回路を再動作させるときには、ディスチャージ用トランジスタを制御して非導通状態とさせることにより、当該ノードが昇圧される。このようにディスチャージ回路を制御することにより、高電圧によるストレスを緩和して、ポンプ回路の動作信頼性を向上させることができる。
【００２３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２４】
（実施形態１）
図１は、本実施形態１の不揮発性半導体記憶装置におけるポンプ回路の構成を示す回路図である。
【００２５】
このポンプ回路は、図３に示すフラッシュメモリ装置においてポンプ回路ＰＶ１およびポンプ回路ＰＶ２等として用いられるものであり、それぞれが複数段（ｎ段）の基本ポンプセルを有している。各基本ポンプセルは、図１（ａ）に示すように、一対のキャパシタｃ１およびｃ２、ｃ３およびｃ４、・・・、ｃｍおよびｃｎと、一対のトランジスタｓ１およびｔ１、ｓ２およびｔ２、・・・、ｓｎおよびｔｎとをそれぞれ有している。
【００２６】
第１段の基本ポンプセルにおける一方のキャパシタｃ２は昇圧用キャパシタとなっており、昇圧用キャパシタｃ２は、一方の電極にクロック信号ＣＬＫ２が入力され、他方の電極が当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されると共に一方のトランジスタｓ１のゲートに接続されており、ノードｃｈｇ１を昇圧させるようになっている。第１の基本ポンプセルに設けられた一方のトランジスタｔ１はイコライズ用トランジスタとなっており、イコライズ用トランジスタｔ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインが当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されており、ノードｃｈｇ１をノードＮ１と同電位まで充電させるためのスイッチとして機能するようになっている。第１段の基本ポンプセルに設けられたトランジスタｓ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインがノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を充電させるようになっている。第１段の基本ポンプセルに設けられたキャパシタｃ１は、一方の電極にクロック信号ＣＬＫ１が入力され、他方の電極はノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を昇圧させるようになっている。他の格段の基本ポンプセルも、前段の基本ポンプセルおよび後段の基本ポンプセルそれぞれに対して、同様に接続されている。最終段の基本ポンプセルの出力側ノードｃｈｇｎは、電流の逆流を防止するための逆流防止用トランジスタｔｅのソースと接続されており、逆流防止用トランジスタｔｅのゲートは、最終段の基本ポンプセルと逆流防止用トランジスタｔｅとを接続するノードＮ２に接続されている。
【００２７】
上記構成に加えて、本実施形態１においては、図１（ａ）に示すように、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｃｈｇｄ１、ｃｈｇｄ２、・・・、ｃｈｇｄｎが、イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのドレインと昇圧用キャパシタｃ２、ｃ４、・・・、ｃｎの一方の電極との接続点に接続されたノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎにそれぞれ接続されている。また、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｔｒｇｄ１１、ｔｒｇｄ２、・・・、ｔｒｇｄｎが、イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのゲート電極に接続されたノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎにそれぞれ接続されている。さらに、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｏｕｔｄが、ポンプ回路の出力ノードｏｕｔに接続されている。
【００２８】
ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｔｇ１、ｔｒｇｄ２、ｃｈｒｇ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄのゲート電極は、図１（ｂ）に示すディスチャージ制御回路ＤｉｓｃｈａｒｇｅＬｏｇｉｃにそれぞれ接続され、ディスチャージ制御回路からゲート電圧ＤＩＳ１が入力される。
【００２９】
なお、本明細書において、Ｖｃｃ以下の低電位は、イコライズ用トランジスタｔ１のソースまたはドレインに発生される昇圧電位（例えば１２Ｖ）と基板電位（例えば０Ｖ）との間の高電圧によって、トランジスタに特性劣化が生じない程度の電位であればよく、例えば、メモリセル以外の周辺ロジック回路に供給される電源電圧以下の電位に設定される。
【００３０】
このような構成の昇圧ポンプ回路において、昇圧動作時には、図５に示すように、第１の基本ポンプセルにおける２つのキャパシタｃ１およびｃ２に対して互いに逆位相であるクロック信号ＣＬＫ１およびＣＬＫ２が各々入力され、次段の基本ポンプセルにおけるキャパシタｃ３およびｃ４に対しては、互いに逆位相であると共に前段の基本ポンプセルのキャパシタｃ１およびｃ２と逆位相であるクロック信号ＣＬＫ３およびＣＬＫ４が各々入力される。次段の基本ポンプせる以降は同様に、一対のキャパシタに対して互いに逆位相であると共に前段の基本ポンプセルと同一機能を有する一対のキャパシタと逆位相であるクロック信号が各々入力され、最終段の基本ポンプセルのキャパシタｃｍ、ｃｎにはクロック信号ＣＬＫｍ、ＣＬＫｎが入力される。これらのクロック信号ＣＬＫ１〜ＣＬＫｎは、図１（ｂ）に示す公知のクロック駆動回路Ｃｌｏｃｋ Ｄｒｉｖｅｒによって生成され、クロック駆動回路はポンプ回路を活性化するための活性化信号Ｐｕｍｐ Ｅｎａｂｌｅ信号により制御される。
【００３１】
例えば、電源電圧から初期電位としてＶｃｃが入力され、クロック信号として図５に示すようなＶｃｃとＶｓｓとの間で変化する信号が入力された場合を考える。まず、図５のＡ点においてクロック信号ＣＬＫ２がＶｃｃになっていると、トランジスタｓ１のゲート電圧がキャパシタｃ２を介してＣＬＫ２によりＶｃｃに昇圧されてトランジスタｓ１が導通状態となり、イコライズ用トランジスタｔ１のゲート電圧（ノードｔｒｇ１）がＶｃｃに充電される。
【００３２】
次に、図５のＢ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｃｃになると、ノードｔｒｇ１がキャパシタｃ１を介してクロック信号ＣＬＫ１により、２Ｖｃｃに昇圧される。これにより、イコライズ用トランジスタｔ１が導通状態となり、ノードｔｒｇ１とノードｃｈｇ１との電位差である初期電位Ｖｃｃがノードｃｈｇ１に充電される。
【００３３】
次に、図５のＣ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｓｓになると、イコライズ用トランジスタｔ１は非導通状態となる。このとき、クロック信号ＣＬＫ２はＶｃｃであるので、ノードｃｈｇ１がキャパシタｃ２を介してクロック信号ＣＬＫ２により、２Ｖｃｃに昇圧される。また、クロック信号ＣＬＫ３はＶｃｃであるので、ノードｔｒｇ２がキャパシタｃ３を介してクロック信号ＣＬＫ３により昇圧されてイコライズ用トランジスタｔ２が導通状態となり、ノードｃｈｇ１の電位２Ｖｃｃがノードｃｈｇ２に充電される。
【００３４】
次に、図５のＤ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ３がＶｓｓになると、イコライズ用トランジスタｔ２は非導通状態となる。このとき、クロック信号ＣＬＫ４はＶｃｃであるので、ノードｃｈｇ２がキャパシタｃ４を介してクロック信号ＣＬＫ２により３Ｖｃｃに昇圧される。このようにして、基本ポンプセルの１段毎にノードｃｈｇ１からノードｃｈｇｎまで昇圧動作が繰り返され、最終段のノードｃｈｇｎから電流の逆流を防止するための逆流防止用トランジスタｔｅを経て、出力ｏｕｔから高電圧が出力される。
【００３５】
上記ポンプ回路が動作しているときには、ディスチャージ制御回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄに対して、ゲート電圧ＤＩＳ１としてＶｃｃ以下の電圧が与えられ、各ディスチャージ用トランジスタは非導通状態となる。この場合には、ポンプ回路内の各ノードｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔｒｇｎ、ｃｈｇｎおよびｏｕｔはディスチャージされない。
【００３６】
また、例えばフラッシュメモリ装置がスタンバイ状態となったとき等、ポンプ回路が停止されたときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が非活性状態となって、クロック駆動回路から各キャパシタに入力されるクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、・・・、ＣＬＫｍ、ＣＬＫｎが停止される。そして、ディスチャージ制御回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１が、各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧から各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧に遷移され、各ディスチャージ用トランジスタは導通状態となる。これにより、上記ポンプ回路の昇圧動作により高電圧となっているポンプ回路内の各ノードｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔｒｇｎ、ｃｈｇｎおよびｏｕｔが、Ｖｃｃ以下の電位にディスチャージされる。
【００３７】
さらに、例えばフラッシュメモリ装置が書き込み動作を開始する場合等、ポンプ回路が再動作するときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が活性状態となって、ディスチャージ制御回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１が、各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧から各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧に遷移され、各ディスチャージ用トランジスタは非導通状態となる。その後、クロック駆動回路から各キャパシタにクロック信号が入力され、昇圧動作が問題無く行われる。
【００３８】
（実施形態２）
図２は、本実施形態２の不揮発性半導体記憶装置におけるポンプ回路の構成を示す回路図である。
【００３９】
このポンプ回路において、基本ポンプセルの構成は図１に示す実施形態１のポンプ回路と同じであるが、各ディスチャージ用トランジスタが接続されている位置が実施形態１とは異なっている。
【００４０】
本実施形態２においては、図２（ａ）に示すように、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎが、イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのゲート電極に接続されたノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎにそれぞれ接続されている。また、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｏｕｔｄが、ポンプ回路の出力ノードｏｕｔに接続されている。
【００４１】
ディスチャージ用トランジスタｏｕｔｄのゲート電極は、図２（ｂ）に示すディスチャージ制御回路Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃにそれぞれ接続され、ディスチャージ制御回路からゲート電圧ＤＩＳ１が入力される。また、ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎのゲート電極は、ディスチャージ制御回路Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃに接続された遅延回路Ｄｅｌａｙ Ｌｏｇｉｃにそれぞれ接続され、ディスチャージ制御回路からの出力を遅延させたゲート電圧ＤＩＳ２が入力される。
【００４２】
上記ポンプ回路が動作しているときには、ディスチャージ制御回路および遅延回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎおよびｏｕｔｄに対して、ゲート電圧ＤＩＳ１およびＤＩＳ２として各ディスチャージ用トランジスタを非導通状態にするＶｃｃ以下の電圧が与えられているため、各ディスチャージ用トランジスタは非導通状態となる。この場合には、ポンプ回路内の各ノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎおよびｏｕｔはディスチャージされない。
【００４３】
また、例えばフラッシュメモリ装置がスタンバイ状態となったとき等、ポンプ回路が停止されたときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が非活性状態となって、クロック駆動回路から各キャパシタに入力されるクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、・・・、ＣＬＫｍ、ＣＬＫｎが停止される。そして、まず、ディスチャージ制御回路から各ディスチャージ用トランジスタｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１が、ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧からディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧に遷移され、ディスチャージ用トランジスタｏｕｔｄは導通状態となる。このときには、各イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのゲート電圧ｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎは高電圧状態のまま保持されている。このため、ディスチャージ用トランジスタｏｕｔｄが導通状態となると、高電圧となっているポンプ回路内の各ノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎは、逆流防止用トランジスタｔｅを介して逆流防止用トランジスタｔｅの両端電圧が電流逆流状態になるまで、ディスチャージ用トランジスタｏｕｔｄによってディスチャージされる。このようにしてノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎがディスチャージされると、ディスチャージ制御回路の出力が遅延回路によって遅延され、各ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎに対して与えられるゲート電圧ＤＩＳ２が、各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧から各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧に遷移され、各ディスチャージ用トランジスタは導通状態となる。これにより、高電圧となっている残りのノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎが、Ｖｃｃ以下の電位にディスチャージされる。
【００４４】
本実施形態２によれば、ゲート電圧ＤＩＳ１が出力される期間とＤＩＳ２が出力される期間とに時間差を設けてディスチャージ動作を分散させることによって、実施形態１に比べてディスチャージ用トランジスタが接続されるノードを少なくしても、ポンプセル間の各ノードをディスチャージさせることができる。従って、ディスチャージ用トランジスタの個数を減らして、回路規模を小さくすることができる。
【００４５】
例えば、図２（ｂ）に示すように、キャパシタ容量と、ディスチャージ用トランジスタが駆動可能な電流（電流能力）とに基づいて遅延時間を算出し、算出された遅延時間を生成するための遅延回路Ｄｅｌａｙ Ｌｏｇｉｃをディスチャージ制御回路に接続させることにより、ゲート電圧ＤＩＳ１が出力される期間とゲート電圧ＤＩＳ２が出力される期間とに時間差を設けることができる。
【００４６】
上記遅延時間は、例えば以下のようにして算出することができる。ここでは、ディスチャージ用トランジスタｏｕｔｄを介して出力ノードｏｕｔから例えば０Ｖまで、各ノードをディスチャージする場合を例に挙げて説明する。ディスチャージ用トランジスタｏｕｔｄが駆動可能な電流をＩとし、各ノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎの容量をｃ１、ｃ２、・・・、ｃｎとし、各ノードの充電電圧をｖ１、ｖ２、・・・、ｖｎとすると、放電時間は、
（ｃ１ｖ１＋ｃ２ｖ２＋・・・＋ｃｎｖｎ）÷Ｉ
と算出される。これを遅延時間Δｔとして、その遅延時間Δｔが経過した後に、残りの各ノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎをディスチャージさせることができる。
【００４７】
さらに、例えばフラッシュメモリ装置が書き込み動作を開始する場合等、ポンプ回路が再動作するときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が活性状態となって、ディスチャージ制御回路および遅延回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎおよびｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１およびＤＩＳ２が、各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧から各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧に遷移され、各ディスチャージ用トランジスタは非導通状態となる。その後、クロック駆動回路から各キャパシタにクロック信号が入力され、昇圧動作が問題無く行われる。なお、この場合には、ゲート電圧ＤＩＳ１が出力される期間とゲート電圧ＤＩＳ２が出力される期間との時間差を設ける必要はなく、上記クロック信号が入力されるまでに、ゲート電圧ＤＩＳ１およびＤＩＳ２が共に各ディスチャージ用トランジスタを非導通状態にさせる電圧に遷移されていればよい。
【００４８】
【発明の効果】
以上詳述したように、本発明によれば、ポンプ回路が停止されるときに、ポンプ回路内の各ノードにチャージされた電荷をディスチャージさせて、ポンプ回路に対する高電圧によるストレスを減らし、不揮発性半導体記憶装置における動作の信頼性を向上させることができる。これにより、従来の不揮発性半導体記憶装置において問題となっていた、書き込みおよび消去動作時に必要とされる高電圧によるポンプ回路へのストレスを緩和して、メモリセルに対する読み出し、書き込みおよび消去動作特性の悪化を防ぎ、不揮発性半導体記憶装置における動作の信頼性を向上させることができる。
【００４９】
さらに、ノードに対してディスチャージを行うタイミングに時間差を設けてディスチャージ動作を分散させることにより、ディスチャージ回路の負荷を軽減することができる。これにより、ディスチャージ回路の規模を小さくすることができるため、不揮発性半導体記憶装置の小型化を図ることができる。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、実施形態１の不揮発性半導体記憶装置におけるポンプ回路の概略構成を示す回路図である。
【図２】（ａ）および（ｂ）は、実施形態２の不揮発性半導体記憶装置におけるポンプ回路の概略構成を示す回路図である。
【図３】一般的なフラッシュメモリ装置の構成を示すブロック図である。
【図４】（ａ）および（ｂ）は、従来の不揮発性半導体記憶装置におけるポンプ回路の概略構成を示す回路図である。
【図５】一般的なポンプ回路における昇圧動作を説明するためのタイミングチャートである。
【符号の説明】
ＣＬＫ１〜ＣＬＫｎ クロック信号
ＤＩＳ１、ＤＩＳ２ ゲート電圧
ｃ１、・・・、ｃｍ キャパシタ
ｃ２、・・・、ｃｎ 昇圧用キャパシタ
ｓ１、ｓ２、・・・、ｓｎ トランジスタ
ｔ１、ｔ２、・・・、ｔｎ イコライズ用トランジスタ
ｔｅ 逆流防止用トランジスタ
ｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎ、ｏｕｔｄ ディスチャージ用トランジスタ
ｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔｒｇｎ、ｃｈｇｎ、Ｎ１、Ｎ２ ノード
ｏｕｔ 出力ノード
Ｖｃｃ 電源電圧
Ｃｌｏｃｋ Ｄｒｉｖｅｒ クロック駆動回路
Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃ ディスチャージ制御回路
Ｄｅｌａｙ Ｌｏｇｉｃ 遅延回路
ＰＶ１、ＰＶ２ 昇圧回路
Ｂ１、メモリブロック
ＢＬ ビット線
Ｍ１ メモリアレイ
Ｓ メモリセル
ＰＶ１、ＰＶ２ チャージポンプ回路
ＷＬ ワード線
ＸＤ 行デコーダ
ＹＤ 列デコーダ
【発明の属する技術分野】
本発明は、フラッシュメモリ装置等の不揮発性半導体記憶装置に関し、より詳細には、高電圧発生回路の内部において高電圧が印加されることによる耐圧ストレスを軽減させることができる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ装置は、電気的な書き込み機能および消去機能を備えており、書き込み動作および消去動作を行うために必要となる高電圧を発生する高電圧発生回路（以下、ポンプ回路と称する）が内蔵されていることが多い。
【０００３】
以下に、このような従来のフラッシュメモリ装置について、図３に基づいて説明する。従来のフラッシュメモリ装置は、図３に示すように、それぞれが同様の構成にあった複数のメモリブロックＢ１、Ｂ２、・・・を有している。各メモリブロックＢ１、Ｂ２、・・・は、多数のメモリセルＳからなるメモリアレイＭ１をそれぞれ有しており、メモリアレイＭ１は、各メモリセルＳを選択するために互いに交差（ここでは直交）して設けられた複数のワード線ＷＬおよび複数のビット線ＢＬが設けられている。各ワード線ＷＬはメモリセルＳのゲートに接続され、各ビット線ＢＬはメモリセルＳのドレインに接続されている。また、ワード線ＷＬには外部から入力される行アドレスによっていずれかのワード線ＷＬを選択する行デコーダＸＤが接続され、ビット線ＢＬには外部から入力される列アドレスによっていずれかのビット線ＢＬを選択する列デコーダＹＤが接続されている。さらに、メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を供給するために、各メモリブロックＢ１、Ｂ２、・・・にはポンプ回路ＰＶ１およびポンプ回路ＰＶ２がそれぞれ接続されている。第１のポンプ回路ＰＶ１から発生される電圧は、各メモリブロックにおける行デコーダＸＤにそれぞれ供給され、第２のチャージポンプ回路ＰＶ２から発生される電圧は、各メモリブロックにおける列デコーダＹＤにそれぞれ供給される。なお、以下の説明では複数のブロックとしてＢ１とＢ２との２つのブロックを有する場合を例に挙げて説明するが、ブロック数は２つに限定されるものではなく、３つ以上であってもよい。
【０００４】
上記フラッシュメモリ装置において、各メモリブロッグにおけるメモリアレイに対してデータの書き込みを行う場合には、第１のポンプ回路ＰＶ１からは例えば１２Ｖの電圧が発生され、選択されたブロックの行デコーダＸＤを介して所定のワード線ＷＬに電圧が供給される。また、第２のポンプ回路ＰＶ２からは例えば６Ｖの電圧が発生され、選択されたブロックの列デコーダＹＤを介して所定のビット線ＢＬに電圧が供給される。これによって、各ワード線ＷＬとビット線ＢＬとの交差部に配置されたメモリセルＳにデータが書き込まれる。
【０００５】
以下に、上記ポンプ回路ＰＶ１およびポンプ回路ＰＶ２の構成について、図４（ａ）に基づいて説明する。各ポンプ回路ＰＶ１およびＰＶ２は同様の構成になっており、一般に、複数段（ｎ段）の基本ポンプセルを有している。各基本ポンプセルは、図４（ａ）に示すように、一対のキャパシタｃ１およびｃ２、ｃ３およびｃ４、・・・、ｃｍおよびｃｎと、一対のトランジスタｓ１およびｔ１、ｓ２およびｔ２、・・・、ｓｎおよびｔｎとをそれぞれ有している。
【０００６】
第１段の基本ポンプセルにおける一方のキャパシタｃ２は昇圧用キャパシタとなっており、昇圧用キャパシタｃ２は、一方の電極にクロック信号ＣＬＫ２が入力され、他方の電極が当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されると共に一方のトランジスタｓ１のゲートに接続されており、ノードｃｈｇ１を昇圧させるようになっている。第１の基本ポンプセルに設けられた一方のトランジスタｔ１はイコライズ用トランジスタとなっており、イコライズ用トランジスタｔ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインが当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されており、ノードｃｈｇ１をノードＮ１と同電位まで充電させるためのスイッチとして機能するようになっている。第１段の基本ポンプセルに設けられたトランジスタｓ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインがノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を充電させるようになっている。第１段の基本ポンプセルに設けられたキャパシタｃ１は、一方の電極にクロック信号ＣＬＫ１が入力され、他方の電極はノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を昇圧させるようになっている。他の格段の基本ポンプセルも、前段の基本ポンプセルおよび後段の基本ポンプセルそれぞれに対して、同様に接続されている。最終段の基本ポンプセルの出力側ノードｃｈｇｎは、電流の逆流を防止するための逆流防止用トランジスタｔｅのソースと接続されており、逆流防止用トランジスタｔｅのゲートは、最終段の基本ポンプセルと逆流防止用トランジスタｔｅとを接続するノードＮ２に接続されている。
【０００７】
このような構成の昇圧ポンプ回路において、昇圧動作時には、図５に示すように、第１の基本ポンプセルにおける２つのキャパシタｃ１およびｃ２に対して互いに逆位相であるクロック信号ＣＬＫ１およびＣＬＫ２が各々入力され、次段の基本ポンプセルにおけるキャパシタｃ３およびｃ４に対しては、互いに逆位相であると共に前段の基本ポンプセルのキャパシタｃ１およびｃ２と逆位相であるクロック信号ＣＬＫ３およびＣＬＫ４が各々入力される。次段の基本ポンプセル以降は同様に、一対のキャパシタに対して互いに逆位相であると共に前段の基本ポンプセルと同一機能を有する一対のキャパシタと逆位相であるクロック信号が各々入力され、最終段の基本ポンプセルのキャパシタｃｍ、ｃｎにはクロック信号ＣＬＫｍ、ＣＬＫｎが入力される。これらのクロック信号ＣＬＫ１〜ＣＬＫｎは、図４（ｂ）に示す公知のクロック駆動回路ＣｌｏｃｋＤｒｉｖｅｒによって生成され、クロック駆動回路はポンプ回路を活性化するための活性化信号Ｐｕｍｐ Ｅｎａｂｌｅ信号により制御される。
【０００８】
例えば、電源電圧から初期電位としてＶｃｃが入力され、クロック信号として図５に示すようなＶｃｃとＶｓｓとの間で変化する信号が入力された場合を考える。まず、図５のＡ点においてクロック信号ＣＬＫ２がＶｃｃになっていると、トランジスタｓ１のゲート電圧がキャパシタｃ２を介してＣＬＫ２によりＶｃｃに昇圧されてトランジスタｓ１が導通状態となり、イコライズ用トランジスタｔ１のゲート電圧（ノードｔｒｇ１）がＶｃｃに充電される。
【０００９】
次に、図５のＢ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｃｃになると、ノードｔｒｇ１がキャパシタｃ１を介してクロック信号ＣＬＫ１により、２Ｖｃｃに昇圧される。これにより、イコライズ用トランジスタｔ１が導通状態となり、ノードｔｒｇ１とノードｃｈｇ１との電位差である初期電位Ｖｃｃがノードｃｈｇ１に充電される。
【００１０】
次に、図５のＣ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｓｓになると、イコライズ用トランジスタｔ１は非導通状態となる。このとき、クロック信号ＣＬＫ２はＶｃｃであるので、ノードｃｈｇ１がキャパシタｃ２を介してクロック信号ＣＬＫ２により、２Ｖｃｃに昇圧される。また、クロック信号ＣＬＫ３はＶｃｃであるので、ノードｔｒｇ２がキャパシタｃ３を介してクロック信号ＣＬＫ３により昇圧されてイコライズ用トランジスタｔ２が導通状態となり、ノードｃｈｇ１の電位２Ｖｃｃがノードｃｈｇ２に充電される。
【００１１】
次に、図５のＤ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ３がＶｓｓになると、イコライズ用トランジスタｔ２は非導通状態となる。このとき、クロック信号ＣＬＫ４はＶｃｃであるので、ノードｃｈｇ２がキャパシタｃ４を介してクロック信号ＣＬＫ２により３Ｖｃｃに昇圧される。このようにして、基本ポンプセルの１段毎にノードｃｈｇ１からノードｃｈｇｎまで昇圧動作が繰り返され、最終段のノードｃｈｇｎから電流の逆流を防止するための逆流防止用トランジスタｔｅを経て、出力ｏｕｔから高電圧が出力される。
【００１２】
【発明が解決しようとする課題】
フラッシュメモリ装置が書き込み動作または消去動作を行うために、クロック駆動回路に対するＰｕｍｐ ｅｎａｂｌｅ信号によりポンプ回路が動作しているときには、基本ポンプセルの各ノードｃｈｇ１〜ｃｈｇｎおよびノードｔｒｇ１〜ｔｒｇｎは、後段になる程、高電圧が常時チャージされる。
【００１３】
従来のフラッシュメモリ装置において、電圧がノードにチャージされると、電圧を低くする（ディスチャージする）ための電気的な経路が無いため、各基本ポンプセルを構成する各トランジスタおよび各キャパシタは、高電圧によるストレスが高くなる。例えば、トランジスタが構成される基板とトランジスタのゲートとの接合部における電気的耐圧または基板とトランジスタのソース・ドレインとの接合部における電気的耐圧、或いはキャパシタを構成する絶縁膜に印加される絶対電位差による電気的耐圧等によって、ポンプ回路自身の動作信頼性に悪影響が生じ、動作特性が悪化する。その結果、ポンプ回路の昇圧動作時に所望の出力電圧まで到達することが不可能となり、または必要な出力電流が得られなくなって、メモリセルに対する読み出し、書き込みおよび消去動作特性が悪化するという問題がある。
【００１４】
本発明は、このような従来技術の課題を解決するためになされたものであり、ポンプ回路の動作が停止されるときに、ポンプ回路内の各ノードにチャージされた電荷をディスチャージさせて、ポンプ回路に対する高電圧によるストレスを減らし、動作信頼性を向上させることができる不揮発性半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルからなるメモリアレイと、該メモリセルを選択するために該メモリセルに接続されると共に互いに交差して設けられた複数のワード線および複数のビット線と、外部から入力されたアドレスによって該ワード線を選択する行デコーダおよび該ビット線を選択する列デコーダとを含む複数のメモリブロックと、該メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を、該行デコーダおよび該列デコーダを介して該メモリアレイに供給するための少なくとも１つの高電圧発生回路とを備え、該高電圧発生回路は複数段の基本ポンプセルから構成され、該基本ポンプセルは、電圧を昇圧するための昇圧用キャパシタと、前段の電圧を後段に接続するためのイコライズ用トランジスタと、該イコライズ用トランジスタのゲート電圧を昇圧するためのキャパシタと、前段の電圧を該イコライズ用トランジスタのゲート電圧に接続するためのトランジスタとを有する不揮発性半導体記憶装置において、該高電圧発生回路の内部で高電圧となるノードに接続され、該高電圧発生回路を停止する際に、該ノードを電源電圧以下の電位にディスチャージするディスチャージ回路と、該ディスチャージ回路を制御する制御回路とを備えており、そのことにより上記目的が達成される。
【００１６】
前記ディスチャージ回路は、前記イコライズ用トランジスタのドレインと前記昇圧用キャパシタの一方の電極との接続点、および該イコライズ用トランジスタのゲート電極に接続されていてもよい。
【００１７】
前記ディスチャージ回路は、前記イコライズ用トランジスタのゲート電極に接続されていてもよい。
【００１８】
前記ディスチャージ回路は、前記高電圧発生回路の出力部に接続されていてもよい。
【００１９】
前記制御回路は、複数のディスチャージ回路を同時に制御するものであってもよい。
【００２０】
前記制御回路は、前記ディスチャージ回路を制御するための制御信号を遅延させる遅延回路を有し、該遅延回路からの出力信号によって前記イコライズ用トランジスタのゲート電極に接続されたディスチャージ回路を制御するものであってもよい。
【００２１】
以下に、本発明の作用について説明する。
【００２２】
本発明にあっては、ポンプ回路の内部で高電圧となる各ノードに対して、電源電圧Ｖｃｃ以下の低電圧にディスチャージするために、ディスチャージ用トランジスタ等によって構成されるディスチャージ回路が接続される。そして、例えばフラッシュメモリ装置がスタンバイ状態であるときなど、ポンプ回路が停止されるときに、ディスチャージ用トランジスタを制御して導通状態とさせ、高電圧となっているノードの電荷を低電圧側に接続することによって、当該ノードが電源電圧以下の電位にディスチャージされる。ポンプ回路を再動作させるときには、ディスチャージ用トランジスタを制御して非導通状態とさせることにより、当該ノードが昇圧される。このようにディスチャージ回路を制御することにより、高電圧によるストレスを緩和して、ポンプ回路の動作信頼性を向上させることができる。
【００２３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２４】
（実施形態１）
図１は、本実施形態１の不揮発性半導体記憶装置におけるポンプ回路の構成を示す回路図である。
【００２５】
このポンプ回路は、図３に示すフラッシュメモリ装置においてポンプ回路ＰＶ１およびポンプ回路ＰＶ２等として用いられるものであり、それぞれが複数段（ｎ段）の基本ポンプセルを有している。各基本ポンプセルは、図１（ａ）に示すように、一対のキャパシタｃ１およびｃ２、ｃ３およびｃ４、・・・、ｃｍおよびｃｎと、一対のトランジスタｓ１およびｔ１、ｓ２およびｔ２、・・・、ｓｎおよびｔｎとをそれぞれ有している。
【００２６】
第１段の基本ポンプセルにおける一方のキャパシタｃ２は昇圧用キャパシタとなっており、昇圧用キャパシタｃ２は、一方の電極にクロック信号ＣＬＫ２が入力され、他方の電極が当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されると共に一方のトランジスタｓ１のゲートに接続されており、ノードｃｈｇ１を昇圧させるようになっている。第１の基本ポンプセルに設けられた一方のトランジスタｔ１はイコライズ用トランジスタとなっており、イコライズ用トランジスタｔ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインが当該基本ポンプセルと後段の基本ポンプセルとを接続するノードｃｈｇ１に接続されており、ノードｃｈｇ１をノードＮ１と同電位まで充電させるためのスイッチとして機能するようになっている。第１段の基本ポンプセルに設けられたトランジスタｓ１は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接続され、ドレインがノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を充電させるようになっている。第１段の基本ポンプセルに設けられたキャパシタｃ１は、一方の電極にクロック信号ＣＬＫ１が入力され、他方の電極はノードｔｒｇ１においてイコライズ用トランジスタｔ１のゲートに接続されており、イコライズ用トランジスタｔ１のゲート電圧を昇圧させるようになっている。他の格段の基本ポンプセルも、前段の基本ポンプセルおよび後段の基本ポンプセルそれぞれに対して、同様に接続されている。最終段の基本ポンプセルの出力側ノードｃｈｇｎは、電流の逆流を防止するための逆流防止用トランジスタｔｅのソースと接続されており、逆流防止用トランジスタｔｅのゲートは、最終段の基本ポンプセルと逆流防止用トランジスタｔｅとを接続するノードＮ２に接続されている。
【００２７】
上記構成に加えて、本実施形態１においては、図１（ａ）に示すように、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｃｈｇｄ１、ｃｈｇｄ２、・・・、ｃｈｇｄｎが、イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのドレインと昇圧用キャパシタｃ２、ｃ４、・・・、ｃｎの一方の電極との接続点に接続されたノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎにそれぞれ接続されている。また、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｔｒｇｄ１１、ｔｒｇｄ２、・・・、ｔｒｇｄｎが、イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのゲート電極に接続されたノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎにそれぞれ接続されている。さらに、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｏｕｔｄが、ポンプ回路の出力ノードｏｕｔに接続されている。
【００２８】
ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｔｇ１、ｔｒｇｄ２、ｃｈｒｇ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄのゲート電極は、図１（ｂ）に示すディスチャージ制御回路ＤｉｓｃｈａｒｇｅＬｏｇｉｃにそれぞれ接続され、ディスチャージ制御回路からゲート電圧ＤＩＳ１が入力される。
【００２９】
なお、本明細書において、Ｖｃｃ以下の低電位は、イコライズ用トランジスタｔ１のソースまたはドレインに発生される昇圧電位（例えば１２Ｖ）と基板電位（例えば０Ｖ）との間の高電圧によって、トランジスタに特性劣化が生じない程度の電位であればよく、例えば、メモリセル以外の周辺ロジック回路に供給される電源電圧以下の電位に設定される。
【００３０】
このような構成の昇圧ポンプ回路において、昇圧動作時には、図５に示すように、第１の基本ポンプセルにおける２つのキャパシタｃ１およびｃ２に対して互いに逆位相であるクロック信号ＣＬＫ１およびＣＬＫ２が各々入力され、次段の基本ポンプセルにおけるキャパシタｃ３およびｃ４に対しては、互いに逆位相であると共に前段の基本ポンプセルのキャパシタｃ１およびｃ２と逆位相であるクロック信号ＣＬＫ３およびＣＬＫ４が各々入力される。次段の基本ポンプせる以降は同様に、一対のキャパシタに対して互いに逆位相であると共に前段の基本ポンプセルと同一機能を有する一対のキャパシタと逆位相であるクロック信号が各々入力され、最終段の基本ポンプセルのキャパシタｃｍ、ｃｎにはクロック信号ＣＬＫｍ、ＣＬＫｎが入力される。これらのクロック信号ＣＬＫ１〜ＣＬＫｎは、図１（ｂ）に示す公知のクロック駆動回路Ｃｌｏｃｋ Ｄｒｉｖｅｒによって生成され、クロック駆動回路はポンプ回路を活性化するための活性化信号Ｐｕｍｐ Ｅｎａｂｌｅ信号により制御される。
【００３１】
例えば、電源電圧から初期電位としてＶｃｃが入力され、クロック信号として図５に示すようなＶｃｃとＶｓｓとの間で変化する信号が入力された場合を考える。まず、図５のＡ点においてクロック信号ＣＬＫ２がＶｃｃになっていると、トランジスタｓ１のゲート電圧がキャパシタｃ２を介してＣＬＫ２によりＶｃｃに昇圧されてトランジスタｓ１が導通状態となり、イコライズ用トランジスタｔ１のゲート電圧（ノードｔｒｇ１）がＶｃｃに充電される。
【００３２】
次に、図５のＢ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｃｃになると、ノードｔｒｇ１がキャパシタｃ１を介してクロック信号ＣＬＫ１により、２Ｖｃｃに昇圧される。これにより、イコライズ用トランジスタｔ１が導通状態となり、ノードｔｒｇ１とノードｃｈｇ１との電位差である初期電位Ｖｃｃがノードｃｈｇ１に充電される。
【００３３】
次に、図５のＣ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ１がＶｓｓになると、イコライズ用トランジスタｔ１は非導通状態となる。このとき、クロック信号ＣＬＫ２はＶｃｃであるので、ノードｃｈｇ１がキャパシタｃ２を介してクロック信号ＣＬＫ２により、２Ｖｃｃに昇圧される。また、クロック信号ＣＬＫ３はＶｃｃであるので、ノードｔｒｇ２がキャパシタｃ３を介してクロック信号ＣＬＫ３により昇圧されてイコライズ用トランジスタｔ２が導通状態となり、ノードｃｈｇ１の電位２Ｖｃｃがノードｃｈｇ２に充電される。
【００３４】
次に、図５のＤ点においてクロック信号の位相が反転され、クロック信号ＣＬＫ３がＶｓｓになると、イコライズ用トランジスタｔ２は非導通状態となる。このとき、クロック信号ＣＬＫ４はＶｃｃであるので、ノードｃｈｇ２がキャパシタｃ４を介してクロック信号ＣＬＫ２により３Ｖｃｃに昇圧される。このようにして、基本ポンプセルの１段毎にノードｃｈｇ１からノードｃｈｇｎまで昇圧動作が繰り返され、最終段のノードｃｈｇｎから電流の逆流を防止するための逆流防止用トランジスタｔｅを経て、出力ｏｕｔから高電圧が出力される。
【００３５】
上記ポンプ回路が動作しているときには、ディスチャージ制御回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄに対して、ゲート電圧ＤＩＳ１としてＶｃｃ以下の電圧が与えられ、各ディスチャージ用トランジスタは非導通状態となる。この場合には、ポンプ回路内の各ノードｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔｒｇｎ、ｃｈｇｎおよびｏｕｔはディスチャージされない。
【００３６】
また、例えばフラッシュメモリ装置がスタンバイ状態となったとき等、ポンプ回路が停止されたときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が非活性状態となって、クロック駆動回路から各キャパシタに入力されるクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、・・・、ＣＬＫｍ、ＣＬＫｎが停止される。そして、ディスチャージ制御回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１が、各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧から各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧に遷移され、各ディスチャージ用トランジスタは導通状態となる。これにより、上記ポンプ回路の昇圧動作により高電圧となっているポンプ回路内の各ノードｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔｒｇｎ、ｃｈｇｎおよびｏｕｔが、Ｖｃｃ以下の電位にディスチャージされる。
【００３７】
さらに、例えばフラッシュメモリ装置が書き込み動作を開始する場合等、ポンプ回路が再動作するときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が活性状態となって、ディスチャージ制御回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１が、各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧から各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧に遷移され、各ディスチャージ用トランジスタは非導通状態となる。その後、クロック駆動回路から各キャパシタにクロック信号が入力され、昇圧動作が問題無く行われる。
【００３８】
（実施形態２）
図２は、本実施形態２の不揮発性半導体記憶装置におけるポンプ回路の構成を示す回路図である。
【００３９】
このポンプ回路において、基本ポンプセルの構成は図１に示す実施形態１のポンプ回路と同じであるが、各ディスチャージ用トランジスタが接続されている位置が実施形態１とは異なっている。
【００４０】
本実施形態２においては、図２（ａ）に示すように、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎが、イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのゲート電極に接続されたノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎにそれぞれ接続されている。また、Ｖｃｃ以下の低電位がソースに接続されたディスチャージ用トランジスタｏｕｔｄが、ポンプ回路の出力ノードｏｕｔに接続されている。
【００４１】
ディスチャージ用トランジスタｏｕｔｄのゲート電極は、図２（ｂ）に示すディスチャージ制御回路Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃにそれぞれ接続され、ディスチャージ制御回路からゲート電圧ＤＩＳ１が入力される。また、ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎのゲート電極は、ディスチャージ制御回路Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃに接続された遅延回路Ｄｅｌａｙ Ｌｏｇｉｃにそれぞれ接続され、ディスチャージ制御回路からの出力を遅延させたゲート電圧ＤＩＳ２が入力される。
【００４２】
上記ポンプ回路が動作しているときには、ディスチャージ制御回路および遅延回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎおよびｏｕｔｄに対して、ゲート電圧ＤＩＳ１およびＤＩＳ２として各ディスチャージ用トランジスタを非導通状態にするＶｃｃ以下の電圧が与えられているため、各ディスチャージ用トランジスタは非導通状態となる。この場合には、ポンプ回路内の各ノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎおよびｏｕｔはディスチャージされない。
【００４３】
また、例えばフラッシュメモリ装置がスタンバイ状態となったとき等、ポンプ回路が停止されたときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が非活性状態となって、クロック駆動回路から各キャパシタに入力されるクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、・・・、ＣＬＫｍ、ＣＬＫｎが停止される。そして、まず、ディスチャージ制御回路から各ディスチャージ用トランジスタｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１が、ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧からディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧に遷移され、ディスチャージ用トランジスタｏｕｔｄは導通状態となる。このときには、各イコライズ用トランジスタｔ１、ｔ２、・・・、ｔｎのゲート電圧ｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎは高電圧状態のまま保持されている。このため、ディスチャージ用トランジスタｏｕｔｄが導通状態となると、高電圧となっているポンプ回路内の各ノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎは、逆流防止用トランジスタｔｅを介して逆流防止用トランジスタｔｅの両端電圧が電流逆流状態になるまで、ディスチャージ用トランジスタｏｕｔｄによってディスチャージされる。このようにしてノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎがディスチャージされると、ディスチャージ制御回路の出力が遅延回路によって遅延され、各ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎに対して与えられるゲート電圧ＤＩＳ２が、各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧から各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧に遷移され、各ディスチャージ用トランジスタは導通状態となる。これにより、高電圧となっている残りのノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎが、Ｖｃｃ以下の電位にディスチャージされる。
【００４４】
本実施形態２によれば、ゲート電圧ＤＩＳ１が出力される期間とＤＩＳ２が出力される期間とに時間差を設けてディスチャージ動作を分散させることによって、実施形態１に比べてディスチャージ用トランジスタが接続されるノードを少なくしても、ポンプセル間の各ノードをディスチャージさせることができる。従って、ディスチャージ用トランジスタの個数を減らして、回路規模を小さくすることができる。
【００４５】
例えば、図２（ｂ）に示すように、キャパシタ容量と、ディスチャージ用トランジスタが駆動可能な電流（電流能力）とに基づいて遅延時間を算出し、算出された遅延時間を生成するための遅延回路Ｄｅｌａｙ Ｌｏｇｉｃをディスチャージ制御回路に接続させることにより、ゲート電圧ＤＩＳ１が出力される期間とゲート電圧ＤＩＳ２が出力される期間とに時間差を設けることができる。
【００４６】
上記遅延時間は、例えば以下のようにして算出することができる。ここでは、ディスチャージ用トランジスタｏｕｔｄを介して出力ノードｏｕｔから例えば０Ｖまで、各ノードをディスチャージする場合を例に挙げて説明する。ディスチャージ用トランジスタｏｕｔｄが駆動可能な電流をＩとし、各ノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎの容量をｃ１、ｃ２、・・・、ｃｎとし、各ノードの充電電圧をｖ１、ｖ２、・・・、ｖｎとすると、放電時間は、
（ｃ１ｖ１＋ｃ２ｖ２＋・・・＋ｃｎｖｎ）÷Ｉ
と算出される。これを遅延時間Δｔとして、その遅延時間Δｔが経過した後に、残りの各ノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎをディスチャージさせることができる。
【００４７】
さらに、例えばフラッシュメモリ装置が書き込み動作を開始する場合等、ポンプ回路が再動作するときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が活性状態となって、ディスチャージ制御回路および遅延回路から各ディスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎおよびｏｕｔｄに対して与えられるゲート電圧ＤＩＳ１およびＤＩＳ２が、各ディスチャージ用トランジスタを導通状態にさせるＶｃｃ以上の電圧から各ディスチャージ用トランジスタを非導通状態にさせるＶｃｃ未満の電圧に遷移され、各ディスチャージ用トランジスタは非導通状態となる。その後、クロック駆動回路から各キャパシタにクロック信号が入力され、昇圧動作が問題無く行われる。なお、この場合には、ゲート電圧ＤＩＳ１が出力される期間とゲート電圧ＤＩＳ２が出力される期間との時間差を設ける必要はなく、上記クロック信号が入力されるまでに、ゲート電圧ＤＩＳ１およびＤＩＳ２が共に各ディスチャージ用トランジスタを非導通状態にさせる電圧に遷移されていればよい。
【００４８】
【発明の効果】
以上詳述したように、本発明によれば、ポンプ回路が停止されるときに、ポンプ回路内の各ノードにチャージされた電荷をディスチャージさせて、ポンプ回路に対する高電圧によるストレスを減らし、不揮発性半導体記憶装置における動作の信頼性を向上させることができる。これにより、従来の不揮発性半導体記憶装置において問題となっていた、書き込みおよび消去動作時に必要とされる高電圧によるポンプ回路へのストレスを緩和して、メモリセルに対する読み出し、書き込みおよび消去動作特性の悪化を防ぎ、不揮発性半導体記憶装置における動作の信頼性を向上させることができる。
【００４９】
さらに、ノードに対してディスチャージを行うタイミングに時間差を設けてディスチャージ動作を分散させることにより、ディスチャージ回路の負荷を軽減することができる。これにより、ディスチャージ回路の規模を小さくすることができるため、不揮発性半導体記憶装置の小型化を図ることができる。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、実施形態１の不揮発性半導体記憶装置におけるポンプ回路の概略構成を示す回路図である。
【図２】（ａ）および（ｂ）は、実施形態２の不揮発性半導体記憶装置におけるポンプ回路の概略構成を示す回路図である。
【図３】一般的なフラッシュメモリ装置の構成を示すブロック図である。
【図４】（ａ）および（ｂ）は、従来の不揮発性半導体記憶装置におけるポンプ回路の概略構成を示す回路図である。
【図５】一般的なポンプ回路における昇圧動作を説明するためのタイミングチャートである。
【符号の説明】
ＣＬＫ１〜ＣＬＫｎ クロック信号
ＤＩＳ１、ＤＩＳ２ ゲート電圧
ｃ１、・・・、ｃｍ キャパシタ
ｃ２、・・・、ｃｎ 昇圧用キャパシタ
ｓ１、ｓ２、・・・、ｓｎ トランジスタ
ｔ１、ｔ２、・・・、ｔｎ イコライズ用トランジスタ
ｔｅ 逆流防止用トランジスタ
ｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎ、ｏｕｔｄ ディスチャージ用トランジスタ
ｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔｒｇｎ、ｃｈｇｎ、Ｎ１、Ｎ２ ノード
ｏｕｔ 出力ノード
Ｖｃｃ 電源電圧
Ｃｌｏｃｋ Ｄｒｉｖｅｒ クロック駆動回路
Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃ ディスチャージ制御回路
Ｄｅｌａｙ Ｌｏｇｉｃ 遅延回路
ＰＶ１、ＰＶ２ 昇圧回路
Ｂ１、メモリブロック
ＢＬ ビット線
Ｍ１ メモリアレイ
Ｓ メモリセル
ＰＶ１、ＰＶ２ チャージポンプ回路
ＷＬ ワード線
ＸＤ 行デコーダ
ＹＤ 列デコーダ
Claims (4)
- 複数のメモリセルからなるメモリアレイと、該メモリセルのそれぞれを選択するために互いに交差して設けられて各交差部毎に該メモリセルのそれぞれに接続された複数のワード線および複数のビット線と、外部から入力されたアドレスによって該ワード線のそれぞれを選択する行デコーダおよび該ビット線のそれぞれを選択する列デコーダとを含む複数のメモリブロックと、
前記各メモリアレイの前記メモリセルに対してデータの書き込みまたは消去を行う際に、必要な電圧を、入力される電源電圧の昇圧によって生成して、前記行デコーダおよび前記列デコーダを介して前記各メモリアレイにそれぞれ供給する少なくとも１つの高電圧発生回路とを備え、
該高電圧発生回路は、それぞれが入力される電圧を昇圧して出力する複数段の基本ポンプセルを有しており、
該基本ポンプセルのそれぞれは、クロックパルスが与えられる第１キャパシタと、ソースに前段の電圧が入力され、前記第１キャパシタがドレインに接続されて該ドレインの電圧を後段に出力するイコライズ用の第１トランジスタと、前記クロックパルスと逆位相のクロックパルスが与えられて該イコライズ用トランジスタのゲートに接続された第２キャパシタと、ソースに前段の電圧が与えられドレインに前記第１トランジスタのゲートが接続されゲートに前記第１キャパシタが接続された第２トランジスタとを有する不揮発性半導体記憶装置において、
前記高電圧発生回路は、最終段の前記基本ポンプセルの出力がソースおよびゲートに与えられた逆流防止用の第３トランジスタを有しており、
前記各基本ポンプセルにおける前記第２トランジスタのドレインを前記電源電圧以下の電位にディスチャージする第１ディスチャージ回路と、前記第３トランジスタのドレインを、前記電源電圧以下の電位にディスチャージする第２ディスチャージ回路と、
前記高電圧発生回路が停止する際に、前記第１ディスチャージ回路および前記第２ディスチャージ回路を動作させる制御信号を出力する制御回路とを備えていることを特徴とする不揮発性半導体記憶装置。 - 前記各基本ポンプセルにおける前記第１トランジスタのドレインを、前記電源電圧以下の電位にディスチャージする第３ディスチャージ回路をさらに有する、請求項１に記載の不揮発性半導体記憶装置。
- 前記制御回路から出力される前記制御信号は、前記第１ディスチャージ回路および前記第２ディスチャージ回路とともに、前記第３ディスチャージ回路にも与えられる、請求項２に記載の不揮発性半導体記憶装置。
- 前記制御回路から出力される前記制御信号は、前記第１ディスチャージ回路に直接与えられるとともに、遅延回路を介して前記第２ディスチャージ回路に与えられる、請求項１に記載の不揮発性半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192711A JP3818873B2 (ja) | 2001-06-26 | 2001-06-26 | 不揮発性半導体記憶装置 |
| US10/183,659 US6738292B2 (en) | 2001-06-26 | 2002-06-25 | Nonvolatile semiconductor storage device |
| KR10-2002-0035951A KR100470888B1 (ko) | 2001-06-26 | 2002-06-26 | 비휘발성 반도체 기억 장치 |
| DE60221466T DE60221466T2 (de) | 2001-06-26 | 2002-06-26 | Nichtflüchtige Halbleiterspeicheranordnung |
| EP02254482A EP1278202B1 (en) | 2001-06-26 | 2002-06-26 | Nonvolatile semiconductor storage device |
| TW091114015A TWI270080B (en) | 2001-06-26 | 2002-06-26 | Nonvolatile semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192711A JP3818873B2 (ja) | 2001-06-26 | 2001-06-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007075A JP2003007075A (ja) | 2003-01-10 |
| JP3818873B2 true JP3818873B2 (ja) | 2006-09-06 |
Family
ID=19031125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001192711A Expired - Lifetime JP3818873B2 (ja) | 2001-06-26 | 2001-06-26 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6738292B2 (ja) |
| EP (1) | EP1278202B1 (ja) |
| JP (1) | JP3818873B2 (ja) |
| KR (1) | KR100470888B1 (ja) |
| DE (1) | DE60221466T2 (ja) |
| TW (1) | TWI270080B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100936790B1 (ko) * | 2003-04-29 | 2010-01-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| ATE420486T1 (de) | 2004-09-14 | 2009-01-15 | Dialog Semiconductor Gmbh | Abschaltvorrichtung für ladungspumpeschaltung |
| JP2006252708A (ja) * | 2005-03-11 | 2006-09-21 | Elpida Memory Inc | 半導体記憶装置における電圧発生方法及び半導体記憶装置 |
| ITMI20060744A1 (it) * | 2006-04-13 | 2007-10-14 | St Microelectronics Srl | Regolatore di tensione con switch di scarica a basso rumore per memorie non volatili,in particolare per scaricare word lines da tensioni negative. |
| US7292495B1 (en) * | 2006-06-29 | 2007-11-06 | Freescale Semiconductor, Inc. | Integrated circuit having a memory with low voltage read/write operation |
| KR100809337B1 (ko) | 2006-09-06 | 2008-03-05 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 구동 방법 |
| US7793172B2 (en) * | 2006-09-28 | 2010-09-07 | Freescale Semiconductor, Inc. | Controlled reliability in an integrated circuit |
| US7629831B1 (en) * | 2006-10-11 | 2009-12-08 | Altera Corporation | Booster circuit with capacitor protection circuitry |
| US7688656B2 (en) * | 2007-10-22 | 2010-03-30 | Freescale Semiconductor, Inc. | Integrated circuit memory having dynamically adjustable read margin and method therefor |
| JP2011118967A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 半導体記憶装置および昇圧回路 |
| CN102497265B (zh) | 2011-11-24 | 2014-03-12 | 飞天诚信科技股份有限公司 | 一种脉冲光信号识别的方法及装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168174A (en) * | 1991-07-12 | 1992-12-01 | Texas Instruments Incorporated | Negative-voltage charge pump with feedback control |
| US5627488A (en) * | 1994-06-23 | 1997-05-06 | Kabushiki Kaisha Toshiba | Delay circuit, oscillation circuit and semiconductor memory device |
| JP3377148B2 (ja) * | 1994-11-30 | 2003-02-17 | 旺宏電子股▲ふん▼有限公司 | 電圧出力装置およびその動作方法 |
| US5818289A (en) * | 1996-07-18 | 1998-10-06 | Micron Technology, Inc. | Clocking scheme and charge transfer switch for increasing the efficiency of a charge pump or other circuit |
| US5852576A (en) * | 1997-02-28 | 1998-12-22 | Advanced Micro Devices, Inc. | High voltage NMOS pass gate for integrated circuit with high voltage generator and flash non-volatile memory device having the pass gate |
| US5982223A (en) * | 1997-06-20 | 1999-11-09 | Integrated Silicon Solution, Inc. | Charge pump system with improved programming current distribution |
| KR100280456B1 (ko) * | 1998-03-27 | 2001-02-01 | 김영환 | 반도체 차지 펌프 회로 |
| US6255896B1 (en) * | 1999-09-27 | 2001-07-03 | Intel Corporation | Method and apparatus for rapid initialization of charge pump circuits |
| KR20010065157A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 고전압 발생기 |
| EP1124314B1 (fr) * | 2000-02-09 | 2009-01-07 | EM Microelectronic-Marin SA | Dispositif électronique de pompe de charge |
| US6249458B1 (en) * | 2000-06-22 | 2001-06-19 | Xilinx, Inc. | Switching circuit for transference of multiple negative voltages |
| US6366158B1 (en) * | 2000-12-27 | 2002-04-02 | Intel Corporation | Self initialization for charge pumps |
| JP2002208290A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | チャージポンプ回路およびこれを用いた不揮発性メモリの動作方法 |
| JP2002261239A (ja) * | 2001-02-28 | 2002-09-13 | Sharp Corp | 不揮発性半導体メモリ装置の昇圧回路 |
| US6424570B1 (en) * | 2001-06-26 | 2002-07-23 | Advanced Micro Devices, Inc. | Modulated charge pump with uses an analog to digital converter to compensate for supply voltage variations |
-
2001
- 2001-06-26 JP JP2001192711A patent/JP3818873B2/ja not_active Expired - Lifetime
-
2002
- 2002-06-25 US US10/183,659 patent/US6738292B2/en not_active Expired - Lifetime
- 2002-06-26 TW TW091114015A patent/TWI270080B/zh not_active IP Right Cessation
- 2002-06-26 DE DE60221466T patent/DE60221466T2/de not_active Expired - Lifetime
- 2002-06-26 EP EP02254482A patent/EP1278202B1/en not_active Expired - Lifetime
- 2002-06-26 KR KR10-2002-0035951A patent/KR100470888B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100470888B1 (ko) | 2005-03-10 |
| JP2003007075A (ja) | 2003-01-10 |
| EP1278202B1 (en) | 2007-08-01 |
| TWI270080B (en) | 2007-01-01 |
| EP1278202A3 (en) | 2004-06-16 |
| US6738292B2 (en) | 2004-05-18 |
| EP1278202A2 (en) | 2003-01-22 |
| DE60221466D1 (de) | 2007-09-13 |
| KR20030011243A (ko) | 2003-02-07 |
| US20030012073A1 (en) | 2003-01-16 |
| DE60221466T2 (de) | 2008-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3580693B2 (ja) | チャージ・ポンプ回路 | |
| US5432469A (en) | Method and apparatus for a two phase bootstrap charge pump | |
| JP4242006B2 (ja) | チャージポンプ回路およびそれを用いた不揮発性半導体記憶装置 | |
| JP4843376B2 (ja) | 電源回路 | |
| JP2010130781A (ja) | チャージポンプ回路及びこれを備える半導体記憶装置 | |
| JP6588116B2 (ja) | レベルシフタ | |
| JP2008269727A (ja) | 昇圧回路、半導体記憶装置およびその駆動方法 | |
| JP3818873B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3179848B2 (ja) | 半導体記憶装置 | |
| US6243297B1 (en) | Semiconductor storage device | |
| JP2000331489A (ja) | 半導体装置及びマイクロコンピュータ | |
| US6191642B1 (en) | Charge pump circuit | |
| JPH07234265A (ja) | テスト電位転送回路およびこれを用いた半導体記憶装置 | |
| US6532177B1 (en) | Low voltage charge pump apparatus and method | |
| JP6756590B2 (ja) | 昇圧回路及びそれを備えた不揮発性メモリ | |
| US8264274B2 (en) | Non-volatile memory device and charge pump circuit for the same | |
| JP2001085633A (ja) | 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置 | |
| JP4405530B2 (ja) | 電源回路 | |
| JPH10257756A (ja) | 昇圧回路及び降圧回路 | |
| JPH1069796A (ja) | 高速試験機能付半導体集積回路 | |
| JPH04192196A (ja) | 不揮発性半導体記憶装置 | |
| JP2011216136A (ja) | 半導体集積回路装置 | |
| JP5384012B2 (ja) | Ｅｅｐｒｏｍおよびそれを用いた電子機器 | |
| JP4895815B2 (ja) | 半導体装置及びワード線昇圧方法 | |
| JP2001243780A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060613 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060613 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3818873 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |