KR100280456B1 - 반도체 차지 펌프 회로 - Google Patents

Abstract

본 발명은 이를테면 플래시 EEPROM의 소거나 프로그램에 필요한 높은 전압을 제공하기 위한 것으로 특히 낮은 전압을 받아 필요한 높은 전압을 생성하는 차지 펌프 회로에 관한 것이다. 이러한 회로는 복수의 단으로 구성되며, 각각의 단은 반도체 기판 내의 소자 형성을 위한 각각의 제1 도전형의 웰 내에 별도의 제2 도전의 웰에 형성된 것으로서, 게이트, 드레인 및 게이트 단자를 가지며, 이 게이트와 소스가 서로 접속되고, 다음 단에 직렬로 접속된 트랜지스터, 이 트랜지스터의 드레인에 접속된 저장 캐패시터, 펌프될 전압을 받는 소스, 이 소스에 접속된 게이트 및 제1 단의 트랜지스터의 소스에 접속된 드레인을 갖는 또 다른 전달 트랜지스터로 구성되고, 기수번째 단의 캐패시터는 제1 클럭 신호를 받으며, 우수번째 단의 캐패시터는 상기 제1 클럭과 다른 페이즈를 갖는 제2 클럭을 받으며, 제2 도전형의 웰들은 플로팅 상태에 있도록 함으로써 높은 출력 전압을 제공할 수 있게 한다.

Description

반도체 차지 펌프 회로

본 발명은 차지 펌프 회로에 관한 것으로, 특히 차지 펌프 회로의 트랜지스터가 형성되는 웰(well)을 플로팅 상태로 둠으로서 보다 높은 출력 전압을 제공할 수 있도록 한 반도체 차지 펌프 회로에 관한 것이다.

컴퓨터 사용이 일반화됨에 따라 컴퓨터 사용에 따른 전력소비량을 감소시키기 위해서 전압 레벨을 낮추고 이 상태에서 회로가 동작하게 함으로써 낮은 전압에서도 회로가 동작하게 하는 시스템이 제공되고 있다. 이러한 컴퓨터를 보다 개선된 것으로 교체할 때, BIOS를 쉽게 교체하기 위해서 플래시 EEPROM이 사용될 수 있다. 그런데 플래시 EEPROM의 사용에 있어서는 이를테면 12볼트나 필요로 하므로 이를 위해서 낮은 전압으로부터 높은 전압을 만들어 내는 차지 펌프 회로가 사용된다.

도 1은 종래의 차지 펌프 회로를 도시한 회로도이다. 도시된 바와 같이, 종래의 회로(1)는 다이오드로 동작되게 접속된 MOS 트랜지스터(NM1-NM4) 및 이들 트랜지스터간에 병렬로 접속된 캐패시터(C1-C4)가 직렬로 접속된 4단(stage) 차지 펌프 회로이다. 제1 클럭 신호(CLK1)는 제1 및 제3 캐패시터(C1 및 C3)의 일측에 접속되고, 제2 클럭 신호(CLK2)는 제2 및 제4 캐패시터(C2 및 C4)의 일측에 접속된다. 제1 및 제3 캐패시터(C1 및 C3)의 타측은 각각의 노드(n1 및 n3)에 접속되고, 제2 및 제4 캐패시터(C2 및 C4)의 타측은 각각의 노드(n2 및 n4)에 접속된다. 차징 트랜지스터(NM5)의 드레인 및 게이트는 전원(V_DD)에 접속되고, 소스는 제1 노드(n1)에 접속된다. 이러한 구성의 종래의 차지 펌프 회로(1)는 높은 출력전압(V_PP)을 제공한다. 또한 상기 차징 트랜지스터(NM5) 및 제1 내지 제4 MOS 트랜지스터(NM1-NM4)들은 동일한 기판 접지 전위(V_SS)에 접속된다.

이러한 종래의 차지 펌프 회로(1)는 다음과 같이 동작하여 레벨이 상승된 높은 출력전압을 제공한다.

차지 펌프 회로(1)는 차징 MOS 트랜지스터(NM5)의 동작에 의해서 제1 노드(n1)의 전위는 입력전압(V_DD)에서 트랜지스터(NM5)의 임계(threshold) 전압을 뺀 V_DD-Vth의 전압 레벨로 상승된다. 따라서, 제1 클럭 신호(CLK1)가 전원레벨과 동일한 Vclk 전위를 갖고 입력될 때, 제1 노드(n1)의 전위가 더욱 상승하여 2V_DD-Vth의 전위 레벨로 된다. 그러면 다이오드로 작용하는 제1 MOS 트랜지스터(NM1)이 턴온하여 제2 노드의 전위는 2V_DD-2Vth가 되고, 이러한 동작이 서로 중첩되지 않는 두개의 페이즈(phase) 클럭 신호(CLK1, CLK2)에 의해서 마지막 단까지 계속되어 출력으로서 V_PP는

V_PP= [ V_DD+ n(Vclk - Vth) ] - Vth

로 된다. 이 예에서 n은 4이며, Vclk-Vth는 각 단마다 발생되는 전압이고, 상기 식에서 마지막 항의 -Vth는 최종 단에서 항상 발생되는 임계 전압 강하를 나타낸다.

이와 같이 도 1의 회로 구성에 관련하여 상기 식으로 표현될 수 있는 출력 전압(V_PP)으로부터 알 수 있듯이, 각 단마다 전압 강하되는 Vth가 최종 출력 전압의 레벨을 제한되는 요인으로 작용한다.

더욱이 최종 출력단에서 또한 발생되는 Vth만큼의 전압 강하 크기도 적지않다.

더욱이, 이러한 회로를 반도체 웨이퍼를 통해 물리적으로 실현할 때, 기준 접지 전위(Vss)에 모든 단의 MOS 트랜지스터가 접속되므로, 기판 효과(body effect)에 의해서 최종 출력 전압(V_PP)이 낮아질 수 있다. 따라서, 낮은 V_CC응용에서는 사용이 불가능하게 되는 문제가 발생한다.

상기 식으로부터 차지 펌프 회로의 최종 출력 전압의 전위 레벨을 결정하는 인자로서 각 MOS 트랜지스터의 전압 강하의 크기와 기판 효과를 가능한한 감소시키는 것이 바람직함을 알 수 있다.

한편, 이러한 종래의 차지 펌프 회로가 개시된 종래의 예로서, 마이클 에이. 반 버스커크에게 허여된 미국 특허 제5,291,446호; 케리 디. 태드로우에게 허여된 제5,422,586호; 및 같은 발명자에게 허여된 제5,524,266호 등을 참조할 수 있다.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 기존의 차지 펌프 회로의 출력 전압의 레벨을 결정하는 인자로서 임계 전위를 낮추도록 기판 효과를 소거함으로서, 보다 개선된 반도체 차지 펌프 회로를 제공하는 것이다.

상기한 본 발명의 목적에 관련하여, 다이오드로 동작되도록 접속된 MOS 트랜지스터의 임계 전압을 보다 낮출 수 있도록 이 MOS 트랜지스터가 형성되는 분리된 기판의 전위를 플로팅(floating) 상태로 하여 구성된 낮은 임계 전압의 다이오드 접속 MOS 트랜지스터 소자가 본 발명에서 제공된다.

이러한 발명의 목적에 따라, 본 발명의 차지 펌프 회로는 저전압을 받아 높은 전압을 제공하도록 복수의 단을 포함하는 차지 펌프 회로에 있어서, 상기 각각의 단은 반도체 기판 내의 소자 형성을 위한 각각의 제1 도전형의 웰 내에 또 다른 제2 도전의 웰에 형성된 것으로서, 게이트, 드레인 및 게이트 단자를 가지며, 상기 게이트와 소스가 서로 접속되고, 다음 단에 직렬로 접속된 전달 트랜지스터; 상기 전달 트랜지스터의 상기 드레인에 접속된 저장 캐패시터; 펌프될 전압을 받는 소스, 이 소스에 접속된 게이트 및 상기 제1 단의 트랜지스터의 소스에 접속된 드레인을 갖는 또 다른 전달 트랜지스터를 포함하며, 상기 기수번째 단의 캐패시터는 제1 클럭 신호를 받으며, 상기 우수번째 단의 캐패시터는 상기 제1 클럭과 다른 페이즈를 갖는 제2 클럭을 받으며, 상기 트랜지스터들이 형성되는 제2 도전형의 웰은 플로팅 상태에 있는 것을 특징으로 한다.

본 발명의 또 다른 특징에 따라서, 반도체 기판 내의 복수의 제1 도전형의 웰 내에 별도로 마련한 각각의 제2 도전형의 웰; 상기 각각의 제2 도전형 웰에 형성된 것으로 게이트, 드레인, 소스 영역을 갖는 제1 도전형의 트랜지스터; 상기 드레인에 일측에 접속된 복수의 저장 캐패시터를 포함하고, 상기 각각의 트랜지스터의 소스는 상기 게이트에 접속되고, 입력 전압을 받으며; 상기 각각의 캐패시터와 상기 각각의 트랜지스터의 드레인간 접속점은 인접한 제2 도전형 웰 내의 또 다른 트랜지스터의 소스에 접속되며; 상기 복수의 캐패시터 중 기수번째 캐패시터는 제1 클럭을 받는 또 다른 단자를 가지며, 우수번째의 캐패시터는 제1 클럭과 중첩하지 않는 제2 클럭을 받으며, 상기 트랜지스터가 형성된 각각의 웰은 플로팅 상태이며; 상기 제1 도전형 웰은 전원 혹은 트랜지스터의 봉입전압으로 바이어스되어, 상기 각각의 트랜지스터의 소스에 입력되는 전압이 각각의 트랜지스터에 접속된 캐패시터가 받는 클럭에 의해 전달된 전압과 함께 상기 입력 전압보다 높은 출력을 제공하도록 된 것을 특징으로 하는 반도체 차지 펌프 장치가 또한 제공된다.

본 발명의 상기한 목적, 특징 및 효과는 첨부한 도면을 사용하여 설명한 다음의 상세한 설명으로부타 보다 명백히 이해될 것이다.

도 1은 종래의 차지 펌프 회로도.

도 2는 본 발명의 바람직한 실시예에 따른 차지 펌프 회로를 실현한 웨이퍼 단면도.

도 3은 본 발명에 따른 차지 펌프 회로도.

도 4(a) 및 도 4(b)는 종래의 차지 펌프 회로와 본 발명의 차지 펌프 회로의 출력 레벨을 각각 비교하기 위해 나타낸 동작 파형도.

도 5(a) 및 도 5(b)는 종래의 차지 펌프 회로와 본 발명의 차지 펌프 회로의 출력 레벨을 각각 비교하기 위해 나타낸 동작 파형도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

11 : MOS 트랜지스터 12 : N-웰

13 : P-웰 14 : 소스

15 : 드레인 16 : 게이트

C1-C4 : 캐패시터

본 발명에서 제공하는 차지 펌프 회로는 인가된 전압이 출력에 전달되게 하는 전달 트랜지스터의 형성에 있어서, 본 발명의 목적을 달성하기 위해서, 이 전달 트랜지스터가 형성되는 반도체 기판 내에 형성된 웰(well)은 플로팅 상태로 두어 기판 효과가 거의 없도록 함으로써, 전달 트랜지스터의 임계 전압을 낮추도록 한다.

이러한 본 발명의 전달 트랜지스터에 관련하여 이를 물리적으로 실현한 경우의 바람직한 실시예를 도 2에 도시하였다. 이하, 도 2를 참조하여 본 발명의 동작원리를 설명한다.

도 2에 도시한 바와 같이, 본 발명에서 채용한 전달 MOS 트랜지스터(11)는 예를 들면 P형 기판(10) 내에 형성된 N-웰(12) 내에 또 다른 P-웰(13)을 독립된, 혹은 분리된 하나의 기판으로 하여 이에 형성된다.

상기 N-웰(12)들은 모두 반도체 기판 내에 형성되는 소자들에 대한 기준 접지 전위로서 동일한 전위에 있도록 접속되는 한편, 각각의 N-웰(12) 내에 형성된 또 다른 P-웰(13)들은 플로팅 상태에 있도록 하기 위해 다른 영역들과 전혀 접속되지 않는 점에 유념한다.

이러한 P-웰(13)은 도 2와 같은 단면을 갖는 반도체 장치를 형성한 후, 금속 공정에서 P-웰(13)에 접속되는 도전 라인이 없도록 함으로써, 전기적으로 보아 플로팅 상태에 있게 하는 것이다.

도 2에 도시된 바와 같은 MOS 트랜지스터의 형성은 본 발명에서 N-웰(12) 내에 별도로 P-웰이 형성된 점을 제외하고 기존의 방식으로 형성될 수 있으므로, 이에 대한 자세한 설명은 생략하겠으나, 소스와 드레인(14, 15), 게이트(16) 영역을 형성한 후에 금속 공정을 통해 게이트(16)와 소스(14)는 전원(V_DD)을 받도록 접속되고, 드레인(15)은 예를 들면 도 1에 도시한 바와 같은 캐패시터의 일측에 접속되도록 공정이 수행된다.

도 2의 전달 MOS 트랜지스터(11)가 형성되는 분리된 P-웰(13)은 이를 내포하고 있는 N-웰(12) 내에 형성되어 있기 때문에, 이들 웰간에 PN 졍션이 형성되어, 전위차에 따라 전하의 흐름이 발생될 수 있다. 본 발명에서는 이러한 현상을 방지하기 위해서, N-웰(12)들을 전원(V_DD) 혹은 전달 MOS 트랜지스터(11)의 봉입 (built-in) 전위(Vbiv)로 바이어스 되도록 한다. 따라서, 플로팅된 P-웰(13)과 N-웰(12)간의 순방향 바이어스가 걸리는 것을 방지함으로써, 전하가 N-웰쪽으로 누설되는 것을 방지하도록 한다.

종래의 기술인 도 1에 도시한 바와 같은 MOS 트랜지스터들은 기판 접지 전위(V_SS)에 모두 접속되게 하고 있어, 기판 효과에 따라 이들 MOS 트랜지스터의 임계전압에 영향을 미치고 있다. 이에 따라 앞에서 언급하였듯이, 보다 높은 차지 펌프 회로 출력을 얻는데 영향을 미치고 있는데, 본 발명에서는 이러한 점을 해소한다.

본 발명에서는 PN 졍션에서 어느 한쪽이 플로팅 상태에 있으면 플로팅된 영역은 다른 한쪽(본 발명의 경우 소스나 드레인)과 거의 동일한 전위를 가진다. 그러나, 최악의 경우로서 약간의 누설전하를 고려하여 봉입전위(Vbiv)를 가질 수 있으나, 기존의 Vth보다는 상당히 낮은 것이다.

기판 효과는 소스와 기판 간의 전위차에 의해서 기판 쪽으로 누설 전하가 발생하여 이에 따라 소자의 임계 전압을 상승시키는 것이나, 본 발명과 같이 구성함으로써, 기판 효과가 제거되고, 따라서 소자가 갖는 임계 전압의 크기를 대폭적으로 감소시킬 수 있고, 이에 따라 기존보다 높은 출력 전압이 나타나게 할 수 있는 것이다.

이러한 동작 특성을 갖는, 플로팅된 웰 내에 형성된 전달 MOS 트랜지스터의 소스(14) 측에 전원(V_DD)이 인가되면 PN 졍션에 의해서, 플로팅 된 P-웰(13)에 전원이 전달되고, 이 P-웰(13)에 형성된 드레인(15)과의 PN 졍션에 의해서 드레인(15)에 상기 전달된 V_DD혹은 V_DD-Vbiv의 전위가 전달된다. Vbiv가 어느 정도 존재한다고 가정하고, 이때 제1 클럭신호(CLK1)이 인가되면 캐패시터의 전위와 가산되어 2V_DD-Vbiv로서 다음 단의 소스측에 전달된다.

도 2의 반도체 장치에 관련하여 대응하는 회로도를 도 3에 회로도로서 도시하였다. 본 발명에 따른 차지 펌프 회로는 도 3에 도시한 바와 같이, 소스, 드레인 및 게이트 단자를 가지며 소스가 게이트에 접속된 MOS 트랜지스터(11-1 내지 11-4) 및 이들 트랜지스터간에 병렬로 접속된 캐패시터(C1-C4)가 복수로 직렬로 접속된 차지 펌프 회로이다. 제1 클럭 신호(CLK1)는 제1 및 제3 캐패시터(C1 및 C3)의 일측에 접속되고, 제2 클럭 신호(CLK2)는 제2 및 제4 캐패시터(C2 및 C4)의 일측에 접속된다. 제1 및 제3 캐패시터(C1 및 C3)의 타측은 각각의 노드(a 및 c)에 접속되고, 제2 및 제4 캐패시터(C2 및 C4)의 타측은 각각의 노드(b 및 d)에 접속된다. 차징 트랜지스터(11-5)의 드레인 및 게이트는 전원(V_DD)에 접속되고, 소스는 제1 노드(a)에 접속된다. 상기 차징 트랜지스터(11-5) 및 제1 내지 제4 MOS 트랜지스터(11-1 내지 11-4)들은 모두 플로팅 상태로 둔다.

이러한 구성의 본 발명에 따른 차지 펌프 회로(20)는 앞에서 도 2에 관련하여 설명한 동작원리에 따라 높은 출력전압(V_PP1)을 제공한다. 도면에서는 4단 구성이 도시되어 있으나, 구체적인 수치로 본 발명이 한정되는 것은 아니다.

다음에 회로의 동작에 대해서 설명한다.

도면에서 보아 좌측에 놓인 첫 번째 단에서 분리된 P-웰(13)의 바이어스 조건에 따라 전원(V_DD)에서 PN 졍션에 의한 봉입 전압(Vbiv)만큼 강하된 전압이 제1 노드(a)에 전달된다. 이 때, 제1 클럭 신호(CLK1)가 이를테면 0V에서 V_DD만큼 증가할 때 저장 캐패시터(C1)에 의해서 동시에 V_DD만큼 제1 노드의 전위가 상승한다. 그러므로 전달된 전위와 더불어 제1 노드에 나타나는 결과적인 전위 레벨은 2V_DD-Vbiv가 된다.

두 번째 단에서, 분리된 P-웰의 바이어스에 따라, 상기 전달된 2V_DD-Vbiv 전압은 다시 Vbiv만큼 강하되고 이 전압은 제2 노드(b)에 전달된다. 이렇게 전달된 제2 노드(b)의 전압은 제2 클럭 신호(CLK2)가 0V에서 V_DD만큼 증가할 때, 동시에 V_DD만큼 증가하고, 따라서 제2 노드는 3V_DD-2Vbiv로 된다.

이와 같은 과정은 그 후속단에 걸쳐 순착적으로 클럭에 의해 발생되어 최종 출력은 소망하는 높은 전압이 된다. 이 최종 출력은 식으로 표현하면 다음과 같다.

V_PP1= V_DD+ n(V_DD- Vbiv) - Vbiv

여기서, n은 단의 수, V_DD-Vbiv는 각 단에서 발생하는 소자의 전압 강하, 상기 식에서 마지막 항의 -Vbiv는 최종 출력단에서 발생하는 전압강하를 각각 나타낸다.

물리적으로 차지 펌프 회로를 실현했을 때, Vbiv는 대략 1V 정도가 된다. 따라서, 5단으로 구성하였을 때, V_DD가 3V이면 출력전압으로서 13V정도를 갖게 된다. 이것은 기존의 차지 펌프 회로서 기판효과에 기인하여 실체 Vth가 2V 가까이 되기 때문에, V_DD가 3V이고 동일 단수를 채용한 경우 출력은 6 내지 7V로 나타나 본 발명과 비교될 수 있다.

도 4 및 도 5는 V_DD가 3.7V인 경우와 2.6V인 경우, 본 발명에 따른 회로의 출력과 기존 회로의 출력을 서로 비교한 것이다. 도 4(b)에서 본 발명의 경우는 V_PP1으로서 약 13.5V가 얻어진 반면, 기존의 회로의 경우에는 도 4(a)와 같이 약 8.4V로 나타났다. V_DD가 2.6V인 경우를 나타낸 도 5에서, 본 발명의 경우는 도 5(b)와 같이 V_PP1이 약 8.9V로 나타났으며, 종래의 경우는 도 5(a)와 같이 약 4.7V로 나타나, 이와 같이 본 발명에서는 기존의 경우보다 향상된 높은 출력전압을 제공할 수 있는 것이다.

이상 설명한 바와 같이, 본 발명의 차지 펌프 회로는 종래의 회로보다 높은 출력을 제공하며, 물리적으로 실현시 기존의 공정을 크게 복잡하게 하지 않고 쉽게 달성할 수 있고, 종래와 동일 출력 전압의 경우 단수를 줄일 수 있어 레이아웃 면적을 줄일 수 있는 효과가 있고, 더욱이, 컴퓨터 장치에서 중요한 파워 소비면에서 효과적이다.

Claims (7)

1. 저전압을 받아 높은 전압을 제공하도록 복수의 단을 포함하는 차지 펌프 회로에 있어서, 상기 각각의 단은 반도체 기판 내의 소자 형성을 위한 각각의 제1 도전형의 웰 내에 또 다른 제2 도전의 웰에 형성된 것으로서, 게이트, 드레인 및 소스 단자를 가지며, 상기 게이트와 소스가 서로 접속되고, 다음 단에 직렬로 접속된 전달 트랜지스터;

   상기 전달 트랜지스터의 상기 드레인에 접속된 저장 캐패시터;

   펌프될 전압을 받는 소스, 이 소스에 접속된 게이트 및 상기 제1 단의 트랜지스터의 소스에 접속된 드레인을 갖는 또 다른 전달 트랜지스터를 포함하며,

   상기 기수번째 단의 캐패시터는 제1 클럭 신호를 받으며, 상기 우수번째 단의 캐패시터는 상기 제1 클럭과 중첩되지 않는 다른 페이즈를 갖는 제2 클럭 신호를 받으며,

   상기 트랜지스터들이 형성되는 제2 도전형의 웰은 플로팅 상태에 있는 것을 특징으로 하는 차지 펌프 회로.
2. 제 1 항에 있어서, 상기 제1 도전형의 웰과 상기 제2 도전형의 웰간 역방향 바이어스를 위해서 상기 제1 도전형 웰은 전원에 접속된 것을 특징으로 하는 차지 펌프 회로.
3. 제 1 항에 있어서, 상기 제1 도전형의 웰과 상기 제2 도전형의 웰간 역방향 바이어스를 위해서 상기 제1 도전형 웰은 상기 트랜지스터의 봉입전위로 바이어스된 것을 특징으로 하는 차지 펌프 회로.
4. 제 2 항 혹은 제 3 항에 있어서, 상기 제1 도전형은 N형이며 제2 도전형은 P형인 것을 특징으로 하는 차지 펌프 회로.
5. 제 1 항에 있어서, 상기 회로는 메모리 소자로서 플래시 EEPROM의 소거 및 프로그램에 필요한 전압을 제공하도록 상기 메모리 소자에 동작적으로 결합되는 것을 특징으로 하는 차지 펌프 회로.
6. 반도체 기판 내의 복수의 제1 도전형의 웰 내에 별도로 마련한 각각의 제2 도전형의 웰;

   상기 각각의 제2 도전형 웰에 형성된 것으로 게이트, 드레인, 소스 영역을 갖는 제1 도전형의 트랜지스터; 및

   상기 드레인에 일측이 접속된 복수의 저장 캐패시터를 포함하고,

   상기 각각의 트랜지스터의 소스는 상기 게이트에 접속되고, 입력 전압을 받으며;

   상기 각각의 캐패시터와 상기 각각의 트랜지스터의 드레인간 접속점은 인접한 제2 도전형 웰 내의 또 다른 트랜지스터의 소스에 접속되며;

   상기 복수의 캐패시터 중 기수번째 캐패시터는 제1 클럭을 받는 또 타측 단자를 가지며, 우수번째의 캐패시터는 제1 클럭과 중첩하지 않는 제2 클럭을 받는 타측을 가지며,

   상기 트랜지스터가 형성된 각각의 웰은 플로팅 상태이며;

   상기 제1 도전형 웰은 전원 혹은 트랜지스터의 봉입전압으로 바이어스되어,

   상기 각각의 트랜지스터의 소스에 입력되는 전압이 각각의 트랜지스터에 접속된 캐패시터가 받는 클럭에 의해 전달된 전압과 함께 상기 입력 전압보다 높은 출력을 제공하도록 된 것을 특징으로 하는 반도체 차지 펌프 장치.
7. 제 6 항에 있어서, 상기 장치의 출력은 플래시 EEPROM의 소거 및 프로그램에 필요한 전압을 제공하도록 상기 메모리 소자에 동작적으로 결합되는 것을 특징으로 하는 반도체 차지 펌프 장치.