JP4405530B2 - 電源回路 - Google Patents

Description

本発明は、電源電圧を昇圧する昇圧回路を備えた電源回路に関するものである。

従来、例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、昇圧回路により電源電圧を昇圧して供給する電源回路を備える。

例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、電源電圧よりも高い電圧を必要とする。そのため、そのような半導体記憶装置は、電源電圧を昇圧する昇圧回路と、その電圧を設定電圧に維持する電圧検知回路と、を備える。

該昇圧回路は、ＭＯＳトランジスタと容量とが直列に接続され、容量の一端を互いに相補のＣＬＫ信号およびＣＬＫＢ信号で接続され、電源電圧を昇圧する。

また、該電圧検知回路は、分圧回路と、比較増幅器とを備え、昇圧回路出力端子と接地電圧とが該分圧回路を介して直列接続されている。該分圧回路が出力するモニタ電圧と、基準電圧とを比較増幅器にて比較する。

該電圧検知回路の検知レベルを変更する一例として、該分圧回路の分圧抵抗の接続点から、ソースを接地電圧とした複数のｎ型ＭＯＳトランジスタが接続されており、それらのゲートにはそれぞれ選択信号が入力される。

該選択信号によって、昇圧回路出力の設定電圧を決められる。昇圧回路出力が設定電圧より低い場合には該モニタ電圧が基準電圧よりも低くなり、比較増幅器は出力を例えば“Ｈｉｇｈ”に切り替える。この出力により該昇圧回路を活性化状態とし、CLK／CLKB信号により昇圧回路出力を昇圧させる。

逆に、昇圧回路出力が設定電圧より高い場合には、モニタ電圧が基準電圧よりも高くなり、比較増幅器の出力を例えば“Ｌｏｗ”に切り替える。この出力により、昇圧回路を非活性化状態として、CLK／CLKB信号を遮断して該昇圧回路の昇圧動作と停止させる。

以上のように、電源検知回路が昇圧回路を活性化・非活性化させることにより、昇圧回路出力を設定電圧近傍に維持することができる。

ところで、以上のような昇圧動作において、この出力電圧は常に一定電圧にとどまることはなく、設定電圧近傍で振動する。この現象をリップルと呼び、このリップルは、分圧抵抗の抵抗値に基づくRC時定数、比較増幅器の動作遅延および昇圧回路の昇圧能力により増減する。分圧抵抗の抵抗値が大きい場合、比較増幅器の動作遅延が大きい場合および昇圧回路の昇圧能力が大きい場合、このリップルは増大する。

ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルが大きいと、例えば、書き込みセルのＶｔｈ分布が広がり、また、非選択セルへの誤書き込みしたりするなどする。したがって、リップルは小さいほうが望ましい。

そこで、従来、リップルを小さくするために、昇圧回路の出力に抵抗および容量を有するフィルタ回路を設けていた。昇圧回路の出力がこのフィルタ回路を介して負荷に供給される際、このフィルタ回路によりリップルが低減される。

しかし、このリップル制御と昇圧速度に関して以下に示す２点の問題点がある。

１点目は、この抵抗および容量の値を決定する際、大きくすればリップルが小さくなる反面、昇圧速度が遅くなってしまうという問題が発生する。これまでは、リップルの大きさと昇圧速度のトレードオフを考慮して設計がなされていた。

２点目として、リップルの大小、昇圧速度は負荷の容量の大小に依存するという問題もある。負荷の容量が小さい場合は、昇圧速度が速い反面、リップルは大きくなり、負荷の容量が大きい場合は、昇圧速度が遅くなる反面、リップルは小さくなる。

ここで、従来の電源回路には、電源から供給された電圧を昇圧し、出力電圧を生成する複数の昇圧回路と、出力電圧をモニタし、昇圧回路の活性化／不活性化を指示するための信号を出力するためのコンパレータと、このコンパレータの出力（ＯＳＣ制御動作を行う電圧）が入力され、該昇圧回路を昇圧動作させるためクロックを出力する可変周波数発振器と、を備えるものがある（例えば、特許文献１参照。）。

この従来の電源回路は、昇圧回路の出力電圧に基づいてクロックの周波数を制御し、該出力電圧のリップルを低減する。

しかし、上記従来技術は、昇圧回路の出力に設けられたフィルタ回路を制御することにより、出力電圧の設定電圧への復帰速度を向上しつつ、リップルを低減するものではない。
特開２００３−２４２７９０号公報

本発明は、出力電圧の設定電圧への復帰速度を向上しつつ、リップルを低減することが可能な電源回路を提供することを目的とする。

本発明の一態様に係る実施例に従った電源回路は、
出力端子から設定電圧を出力する電源回路であって、
電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記昇圧回路が出力する電圧を検知し、前記昇圧回路の活性化を制御する信号を出力する電圧検知回路と、
前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有するフィルタ回路 と、を備えることを特徴とする。

本発明に係る電源回路によれば、出力電圧の設定電圧への復帰速度を向上しつつ、リップルを低減することができる。

以下、本発明に係る実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。また、図２は、図１の電源回路に適用される昇圧回路の一例を示す図である。また、図３は、図１に示す電源回路に適用されるフィルタ回路の一例を示す図である。

図１に示すように、電源回路１００は、設定電圧Ｖｓｅｔを出力するための出力端子１と、電源ＶＣＣから供給された電圧を昇圧し出力端子１に出力する昇圧回路２と、この昇圧回路２が出力する電圧ＶＰＰを検知し、昇圧回路２の活性化を制御する信号を出力する電圧検知回路３と、昇圧回路２の出力と出力端子１との間に接続された可変抵抗を有するフィルタ回路４と、このフィルタ回路４の出力と出力端子１との間に接続されたスイッチ回路５と、を備える。

出力端子１には、負荷６が接続される。

負荷６には、ＮＡＮＤセル、 ＮＯＲセル、 ＤＩＮＯＲセル、 ＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置や、電源ＶＣＣよりも昇圧された電圧が要求される回路などが含まれる。

スイッチ回路５は、例えば、ＭＯＳトランジスタで構成される。このＭＯＳトランジスタのゲートに入力される信号によりオン/オフされるようになっている。これにより、昇圧回路２から負荷６への電圧の供給が制御される。

昇圧回路２は、例えば、図２に示すように、基準クロックＣＬＫＩＮおよび活性化信号Ｓ２が入力され、クロック信号ＣＬＫを出力するＡＮＤ回路２ｋと、クロック信号ＣＬＫが入力され、反転したクロック信号ＣＬＫＢを出力するインバータ回路２ａと、を有する。

さらに、昇圧回路２は、電源電圧ＶＣＣにソースが接続され、このソースとゲートとが接続されたＭＯＳトランジスタ２ｂと、このＭＯＳトランジスタ２ｂのドレインと出力端子１との間に直列にされソースとゲートとが接続されたＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆと、このＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆのソースにそれぞれ接続されたコンデンサ２ｇないしコンデンサ２ｊと、を有する。

ここで、クロック信号ＣＬＫが、コンデンサ２ｇ、２ｉに入力されるとともに、インバータ回路２ａの出力が、コンデンサ２ｈ、２ｊに接続されている。これにより、例えば、活性化信号Ｓ２（ここでは、“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）が昇圧回路２に入力されることにより、ＭＯＳトランジスタ２ｃないし２ｆがそれぞれ交互に動作し、コンデンサ２ｇないし２ｊが順次充電され昇圧される。そして、この昇圧された電圧が電圧ＶＰＰとして出力される。

なお、既述のように、この昇圧回路２の昇圧動作性能を向上させるにはコンデンサ２ｇないしコンデンサ２ｊの容量を大きくすることにより達成可能である。また、図２で示された昇圧回路２は例示的なものであり、本実施例に適用される昇圧回路は、活性化信号Ｓ２に基づいて電源電圧ＶＣＣを昇圧して出力するものであればよい。

また、図１に示すように、電圧検知回路３は、分圧回路７と、第１の比較増幅器８と、第２の比較増幅器９と、を有する。

分圧回路７は、昇圧回路２の出力に一端が接続され、抵抗値Ｒ１を有する第１の分圧抵抗７ａと、この第１の分圧抵抗７ａの他端に一端が接続され、抵抗値Ｒ２を有する第２の分圧抵抗７ｂと、この第２の分圧抵抗７ｂの他端に一端が接続されるとともに接地に他端が接続され、抵抗値Ｒ３を有する第３の分圧抵抗７ｃと、を有する。

この分圧回路７は、昇圧回路２から出力される電圧ＶＰＰを第１の分圧比（Ｒ２＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して第１のモニタ電圧ＶＭＯＮ１を出力する。さらに、分圧回路７は、昇圧回路２から出力される電圧ＶＰＰを第１の分圧比よりも小さい第２の分圧比（Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して第２のモニタ電圧ＶＭＯＮ２を出力するようになっている。

第１の比較増幅器８は、反転入力端子に第１のモニタ電圧ＶＭＯＮ１が入力され、非反転入力端子に基準電圧Ｖｒｅｆが入力され、出力がフィルタ回路４に接続されている。すなわち、この第１の比較増幅器８は、基準電圧Ｖｒｅｆと第１のモニタ電圧ＶＭＯＮ１とを比較して、第１のモニタ電圧ＶＭＯＮ１が基準電圧Ｖｒｅｆよりも高い場合には抵抗調整信号Ｓ１（ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”）を出力するようになっている。一方、第１の比較増幅器８は、第１のモニタ電圧ＶＭＯＮ１が基準電圧Ｖｒｅｆよりも低い場合には抵抗調整信号Ｓ１の出力を停止（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”を出力）するようになっている。

第２の比較増幅器９は、反転入力端子に第２のモニタ電圧ＶＭＯＮ２が入力され、非反転入力端子に基準電圧Ｖｒｅｆが入力され、出力が昇圧回路２に接続されている。

すなわち、第２の比較増幅器９は、基準電圧Ｖｒｅｆと第２のモニタ電圧ＶＭＯＮ２とを比較して、第２のモニタ電圧ＶＭＯＮ２が基準電圧Ｖｒｅｆよりも低い場合には活性化信号Ｓ２（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）を出力するようになっている。一方、第２の比較増幅器９は、第２のモニタ電圧ＶＭＯＮ２が基準電圧Ｖｒｅｆよりも高い場合には活性化信号Ｓ２の出力を停止（ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”を出力）するようになっている。

ここで、フィルタ回路４は、図３に示すように、例えば、可変抵抗を構成する、第１の抵抗４ａと、第２の抵抗４ｂと、スイッチ素子であるＭＯＳトランジスタ４ｃと、を有する。なお、第１の抵抗４ａ、第２の抵抗４ｂの抵抗値をそれぞれ、Ｒ、Ｒ０とする。

昇圧回路２の出力とスイッチ回路５との間に、第１の抵抗４ａとＭＯＳトランジスタ４ｃとが並列に接続されている。また、昇圧回路２の出力とスイッチ回路５との間に、第１の抵抗４ａと第２の抵抗４ｂとが直列に接続されている。

また、フィルタ回路４は、第１、第２の抵抗４ａ、４ｂの端部に、寄生容量４ｄ、４ｅ、４ｆを有する。

なお、フィルタ回路４の特性を調整するために、第１、第２の抵抗４ａ、４ｂの端部に容量を付加してもよい。この場合、第１、第２の抵抗４ａ、４ｂの端部と該容量との間にスイッチ素子を設けて、必要に応じて該容量を電気的に絶縁するようにしてもよい。

フィルタ回路４は、抵抗調整信号Ｓ１（ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”）がＭＯＳトランジスタ４ｃのゲートに入力されることによりオフし、可変抵抗の抵抗値がＲ０から（Ｒ０＋Ｒ）に、すなわち、抵抗値が増加するように調整されるようになっている。

なお、第１の比較増幅器８から抵抗調整信号Ｓ１が出力されない状態では、第１の比較増幅器８から出力された“Ｈｉｇｈ”レベルの信号すなわち論理“１”がゲートに入力されることによりＭＯＳトランジスタ４ｃがオンする。これにより、可変抵抗の抵抗値が（Ｒ０＋Ｒ）からＲ０に、すなわち、可変抵抗の抵抗値が減少するように調整されるようになっている。

ここで、以上のような構成を有する電源回路１００の昇圧動作について説明する。

図４は、実施例１に係る電源回路の出力端子から負荷に電圧を供給する場合における、該出力端子から出力される電圧および昇圧回路から出力される電圧と、時間と、の関係を示す図である。

まず、電圧検知回路３は、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｓｅｔ未満であることを検知した場合は、昇圧回路２を活性化するための活性化信号Ｓ２（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）を出力する。

これにより、昇圧回路２が活性化状態になり、昇圧動作を開始し、電圧ＶＰＰが設定電位Ｖｓｅｔまで上昇する（時間ｔ０）。

そして、スイッチ回路５が信号Ｓ３に応じてオンすると、フィルタ回路４の出力と負荷６とが導通し、出力端子１の出力電圧Ｖｏｕｔが上昇する（時間ｔ１）。

そして、電圧検知回路３は、昇圧回路２が出力する電圧ＶＰＰが、設定電圧Ｖｓｅｔよりも低く設定された抵抗調整電圧Ｖ１未満であることを検知した場合は、可変抵抗の抵抗値を増加させるための抵抗調整信号Ｓ１を出力しない。

すなわち、昇圧回路２により昇圧動作を開始した当初は、電圧ＶＰＰが低いため抵抗調整信号Ｓ１が出力されず、ＭＯＳトランジスタ４ｃがオンする。これにより、可変抵抗の抵抗値がＲ０に（抵抗値が小さく）なり、出力端子１における出力電圧Ｖｏｕｔの昇圧速度を速くすることができる。

一方、電圧検知回路３は、昇圧回路２が出力する電圧ＶＰＰが、該抵抗調整電圧Ｖ１以上であることを検知した場合は、抵抗調整信号Ｓ１（ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”）を出力する（時間ｔ２〜）。

すなわち、電圧ＶＰＰが抵抗調整電圧Ｖ１以上になると、第１の比較増幅器８から抵抗調整信号Ｓ１が出力され、ＭＯＳトランジスタ４ｃがオフする。これにより、可変抵抗の抵抗値がＲ０＋Ｒ１に（抵抗値が大きく）なり、出力端子１における出力電圧Ｖｏｕｔのリップルを抑制する効果を向上させることができる。

そして、電圧検知回路３は、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｓｅｔ以上であることを検知した場合は、活性化信号Ｓ２の出力を停止（ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”を出力）する。

これにより、昇圧回路２が非活性化状態になり、昇圧動作を停止し、電圧ＶＰＰが下降する（時間ｔ３〜ｔ４）。

そして、電圧検知回路３は、再び、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｓｅｔ未満であることを検知した場合は、活性化信号Ｓ２を再び出力する。

これにより、昇圧回路２が、再び、活性化状態になり、昇圧動作を開始し、電圧ＶＰＰが上昇する（時間ｔ４〜ｔ５）。

以降は、電圧検知回路３および昇圧回路２の同様の動作が繰り返される。

図４に示すように、リップルは設定電圧Ｖｓｅｔ近傍における振動であることから、昇圧動作を開始した当初設定電圧Ｖｓｅｔに向かって昇圧動作を行っている際は、該リップルを考慮する必要はない。したがって、その場合はフィルタ回路４の可変抵抗の抵抗値を減少させて、昇圧速度を重視する。

一方、設定電圧Ｖｓｅｔ近傍では、フィルタ回路４の可変抵抗の抵抗値を増加させてリップルを低減する。

ここで、以上のような構成・機能を有する電源回路１００をＮＡＮＤ型フラッシュメモリに適用した一例について説明する。

図５は、本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。

図５に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置２００には、メモリ手段としてのメモリセルアレイ２０１に対して、データ書き込み、読み出しを行うためのビット線制御回路２０２が設けられている。

ビット線制御回路２０２は、データ入出力バッファ２０６に接続されている。また、ビット線制御回路２０２は、アドレスバッファ２０４からのアドレス信号を受けるカラムデコーダ２０３の出力を入力として受ける。

また、メモリセルアレイ２０１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ２０５が設けられ、メモリセルアレイ２０１が形成されるｐ型基板（又はｐ型ウェル）の電圧を制御するための基板電圧制御回路２０７が設けられている。

さらに、半導体記憶装置２００は、クロック生成回路２０８、本実施例に係る電源回路１００を備える。

電源回路１００は、出力電圧ＶＰＰをメモリセルアレイ２０１の読み出し／書き込み／消去時にビット線制御回路２０２、ロウデコーダ２０５、基板電圧制御回路２０７に供給する。

電源回路１００は、既述のように、リップルが低減された出力電圧ＶＰＰを上記回路構成に供給することができる。

以上の構成を有する半導体記憶装置２００によれば、例えば、ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルを低減し、書き込みセルのＶｔｈ分布が狭まり、また、非選択セルへの誤書き込みなどを低減することができる。

以上のように、本実施例に係る電源回路によれば、出力電圧の設定電圧への復帰速度を向上しつつ、リップルを低減することができる。

実施例１では、昇圧回路の出力に応じて、フィルタ回路の可変抵抗の抵抗値を調整する構成について述べた。

本実施例では、出力端子に接続された負荷の大きさに応じて、フィルタ回路の可変抵抗の抵抗値を調整する構成について述べる。

図６は、本発明の一態様である実施例２に係る電源回路３００の要部構成を示す図である。また、図７は、図６に示す電源回路に適用されるフィルタ回路の一例を示す図である。

なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図６に示すように、電源回路３００は、設定電圧Ｖｓｅｔを出力するための第１の出力端子３０１ａと、設定電圧Ｖｓｅｔを出力するための第２の出力端子３０１ｂと、を備える。

また、電源回路３００は、電源ＶＣＣから供給された電圧を昇圧し、第１、第２の出力端子３０１ａ、３０１ｂに出力する昇圧回路２と、この昇圧回路２が出力する電圧ＶＰＰを検知し、昇圧回路２の活性化を制御する信号を出力する電圧検知回路３０３と、昇圧回路２の出力と第１、第２の出力端子３０１ａ、３０１ｂとの間に接続された可変抵抗を有するフィルタ回路３０４と、を備える。

また、電源回路３００は、フィルタ回路３０４の出力と第１の出力端子３０１ａとの間に接続された第１のスイッチ回路３０５ａと、フィルタ回路３０４の出力と第２の出力端子３０１ｂとの間に接続された第２のスイッチ回路３０５ｂと、を備える。

第１の出力端子３０１ａには、第１の負荷３０６ａが接続される。

第１の出力端子３０１ａには、第１の負荷３０６ａよりも容量が大きい第２の負荷３０６ｂが接続される。

第１、第２の負荷３０６ａ、３０６ｂには、ＮＡＮＤセル、 ＮＯＲセル、 ＤＩＮＯＲセル、 ＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置や、電源ＶＣＣよりも昇圧された電圧が要求される回路などが含まれる。

第１のスイッチ回路３０５ａは、例えば、ＭＯＳトランジスタで構成される。このＭＯＳトランジスタのゲートに入力される第１の切換信号Ｓ３０１によりオン/オフされるようになっている。これにより、昇圧回路２から第１の負荷３０６ａへの電圧の供給が制御される。

第２のスイッチ回路３０５ｂは、例えば、ＭＯＳトランジスタで構成される。このＭＯＳトランジスタのゲートに入力される第２の切換信号Ｓ３０２によりオン/オフされるようになっている。これにより、昇圧回路２から第２の負荷３０６ｂへの電圧の供給が制御される。

なお、本実施例では、第１の切換信号Ｓ１が“Ｈｉｇｈ”レベルのとき第２の切換信号Ｓ２が“Ｌｏｗ”レベルであり、第１の切換信号Ｓ１が“Ｌｏｗ”レベルのとき第２の切換信号Ｓ２が“Ｈｉｇｈ”レベルとなる。すなわち、第１のスイッチ回路３０５ａと第２のスイッチ回路３０５ｂとは、オン/オフが相補的に切り換えられるものとする。

また、電圧検知回路３０３は、分圧回路３０７と、比較増幅器９と、を有する。

分圧回路３０７は、昇圧回路２の出力に一端が接続され、抵抗値Ｒ３０１を有する第１の分圧抵抗３０７ａと、この分圧抵抗３０７ａの他端に一端が接続されるとともに接地に他端が接続され、抵抗値Ｒ３０２を有する第２の分圧抵抗３０７ｂと、を有する。

この分圧回路３０７は、昇圧回路２から出力される電圧ＶＰＰを分圧比（Ｒ３０２）/（Ｒ３０１＋Ｒ３０２）で分圧してモニタ電圧ＶＭＯＮを出力するようになっている。

比較増幅器３０９は、反転入力端子にモニタ電圧ＶＭＯＮが入力され、非反転入力端子に基準電圧Ｖｒｅｆが入力され、出力が昇圧回路２に接続されている。

すなわち、比較増幅器３０９は、基準電圧Ｖｒｅｆとモニタ電圧ＶＭＯＮとを比較して、モニタ電圧ＶＭＯＮが基準電圧Ｖｒｅｆよりも低い場合には活性化信号Ｓ２（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）を出力するようになっている。一方、比較増幅器３０９は、モニタ電圧ＶＭＯＮが基準電圧Ｖｒｅｆよりも高い場合には活性化信号Ｓ２の出力を停止（ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”を出力）するようになっている。

ここで、フィルタ回路３０４は、図７に示すように、例えば、可変抵抗を構成する、第１の抵抗３０４ａと、第２の抵抗３０４ｂと、第３の抵抗３０４ｃと、スイッチ素子である第１のＭＯＳトランジスタ４ｄと、第２のＭＯＳトランジスタ４ｅと、を有する。

なお、第１の抵抗３０４ａ、第２の抵抗３０４ｂ、第３の抵抗３０４ｃの抵抗値をそれぞれ、Ｒ３０３、Ｒ３０４、Ｒ３０５とする。また、抵抗値Ｒ３０３＜抵抗値Ｒ３０４とする。

昇圧回路２の出力と第１、第２のスイッチ回路３０５ａ、３０５ｂとの間に、第１の抵抗３０４ａと第１のＭＯＳトランジスタ３０４ｄとが並列に接続されている。また、昇圧回路２の出力と第１、第２のスイッチ回路３０５ａ、３０５ｂとの間に、第２の抵抗３０４ｂと第２のＭＯＳトランジスタ３０４ｅとが並列に接続されている。また、昇圧回路２の出力と第１、第２のスイッチ回路３０５ａ、３０５ｂとの間に、第１の抵抗３０４ａ、第２の抵抗３０４ｂ、および第３の抵抗３０４ｃが直列に接続されている。

また、フィルタ回路３０４は、第１ないし第３の抵抗３０４ａ〜３０４ｃの端部に、寄生容量３０４ｆ、３０４ｇ、３０４ｈ、３０４ｉを有する。

なお、フィルタ回路３０４の特性を調整するために、第１ないし第３の抵抗３０４ａ〜３０４ｃの端部に容量を付加してもよい。この場合、第１ないし第３の抵抗３０４ａ〜３０４ｃの端部と該容量との間にスイッチ素子を設けて、必要に応じて該容量を電気的に絶縁するようにしてもよい。

ここで、容量が大きい第２の負荷３０６ｂに電圧を供給する場合は、昇圧速度は遅くなるが、供給される電圧のリップルは小さくなる。そのため、フィルタ回路３０４の可変抵抗の抵抗値は小さくてもよいと考えられる。

一方、容量が小さい第１の負荷３０６ａに電圧を供給する場合は、昇圧速度は速くなるが、供給される電圧のリップルは大きくなる。そのため、フィルタ回路３０４の可変抵抗の抵抗値は大きくする必要があると考えられる。

そこで、第１の切換信号Ｓ３０１を“Ｌｏｗ”、第２の切換信号Ｓ３０２が“Ｈｉｇｈ”に制御して、第１のスイッチ回路３０５ａおよび第１のＭＯＳトランジスタ３０４ｄがオフし、第２のスイッチ回路３０５ｂおよび第２のＭＯＳトランジスタ３０４ｅがオンする。これにより、第２の負荷３０６ｂに電圧が供給されるとともに、可変抵抗の抵抗値が（Ｒ３０３＋Ｒ３０５）に、すなわち、抵抗値が減少するように調整されるようになっている。

一方、第１の切換信号Ｓ３０１が“Ｈｉｇｈ”であり、第２の切換信号Ｓ３０２が“Ｌｏｗ”であるとき、第１のスイッチ回路３０５ａおよび第１のＭＯＳトランジスタ３０４ｄがオンし、第２のスイッチ回路３０５ｂおよび第２のＭＯＳトランジスタ３０４ｅがオフする。これにより、第１の負荷３０６ａに電圧が供給されるとともに、可変抵抗の抵抗値が（Ｒ３０４＋Ｒ３０５）に、すなわち、抵抗値が増加するように調整されるようになっている。

このように、本実施例においては、フィルタ回路は、出力端子に接続され電圧が供給される負荷の容量が小さい場合には、可変抵抗の抵抗値を大きく設定する。一方、フィルタ回路は、出力端子に接続され電圧が供給される負荷の容量が大きい場合には、可変抵抗の抵抗値を小さく設定する。

以上のように制御することで、昇圧速度を落とすことなく、負荷の容量によるリップルの増大を抑えることが可能となる。

ここで、図８は、実施例２に係る電源回路の出力端子から容量が小さい負荷に電圧を供給する場合における、該出力端子から出力される電圧および昇圧回路から出力される電圧と、時間と、の関係を示す図である。

負荷の容量が小さい場合、リップルが大きくなる可能性がある。しかし、フィルタ回路の可変抵抗の抵抗値を大きく設定することにより、リップルの増大を抑えることができる。負荷の容量が小さいので昇圧速度は速いため、抵抗値を大きくして遅延量を増加させても問題ないと考えられる。

また、図９は、実施例２に係る電源回路の出力端子から容量が大きい負荷に電圧を供給する場合における、該出力端子から出力される電圧および昇圧回路から出力される電圧と、時間と、の関係を示す図である。

負荷の容量が大きい場合、リップルは小さくなる。そこで、フィルタ回路の可変抵抗の抵抗値を小さく設定することにより、昇圧速度を上げることが可能となる。既述のように、リップルは小さいので、抵抗値を小さくすることによるリップル増大は問題ないレベルとなると考えられる。

以上のように、本実施例に係る電源回路によれば、出力電圧の設定電圧への復帰速度を向上しつつ、リップルを低減することができる。

なお、本実施例２に係る電源回路３００についても、実施例１と同様に、図５に示す半導体記憶装置２００に適用することができる。

また、本実施例２においては、負荷が２つの場合について、相補的に切り換えて電圧が供給される場合について説明したが、２つ同時に電圧を供給してもよい。また、３つ以上の負荷を接続しそれぞれに電圧を供給するようにしてもよい。

本発明の一態様である実施例１に係る電源回路の要部構成を示す図である。 図１の電源回路に適用される昇圧回路の一例を示す図である。 図１に示す電源回路に適用されるフィルタ回路の一例を示す図である。 実施例１に係る電源回路の出力端子から負荷に電圧を供給する場合における、該出力端子から出力される電圧および昇圧回路から出力される電圧と、時間と、の関係を示す図である。 本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。 本発明の一態様である実施例２に係る電源回路３００の要部構成を示す図である。 図７は、図６に示す電源回路に適用されるフィルタ回路の一例を示す図である。 実施例２に係る電源回路の出力端子から容量が小さい負荷に電圧を供給する場合における、該出力端子から出力される電圧および昇圧回路から出力される電圧と、時間と、の関係を示す図である。 実施例２に係る電源回路の出力端子から容量が大きい負荷に電圧を供給する場合における、該出力端子から出力される電圧および昇圧回路から出力される電圧と、時間と、の関係を示す図である。

符号の説明

１ 出力端子
２ 昇圧回路
２ａ インバータ回路
２ｂ、２ｃ、２ｄ、２ｅ、２ｆ ＭＯＳトランジスタ
２ｇ、２ｈ、２ｉ、２ｊ 容量
２ｋ ＡＮＤ回路
３ 電圧検知回路
４ フィルタ回路
４ａ 第１の抵抗
４ｂ 第２の抵抗
４ｃ ＭＯＳトランジスタ
４ｄ、４ｅ、４ｆ 寄生容量
５ スイッチ回路
６ 負荷
７ 分圧回路
７ａ 第１の分圧抵抗
７ｂ 第２の分圧抵抗
７ｃ 第３の分圧抵抗
８ 第１の比較増幅器
９ 第２の比較増幅器
１００、３００ 電源回路
２００ 半導体記憶装置
２０１ メモリセルアレイ
２０２ ビット線制御回路（センスアンプ／データラッチ回路）
２０３ カラムデコータ
２０４ アドレスバッファ
２０５ ロウデコーダ
２０６ データ入出力バッファ
２０７ 基板電圧制御回路
２０８ クロック生成回路
３０１ａ 第１の出力端子
３０１ｂ 第２の出力端子
３０３ 電圧検知回路
３０４ フィルタ回路
３０４ａ 第１の抵抗
３０４ｂ 第２の抵抗
３０４ｃ 第３の抵抗
３０４ｄ 第１のＭＯＳトランジスタ
３０４ｅ 第２のＭＯＳトランジスタ
３０４ｆ、３０４ｇ、３０４ｈ、３０４ｉ 寄生容量
３０５ａ 第１のスイッチ回路
３０５ｂ 第２のスイッチ回路
３０６ａ 第１の負荷
３０６ｂ 第２の負荷
３０７ 分圧回路
３０７ａ 第１の分圧抵抗
３０７ｂ 第２の分圧抵抗
３０９ 比較増幅器

Claims (4)

1. 出力端子から設定電圧を出力する電源回路であって、
   電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
   前記昇圧回路が出力する電圧を検知し、前記昇圧回路の活性化を制御する信号を出力する電圧検知回路と、
   前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有するフィルタ回路と、を備え、
   前記電圧検知回路は、
   前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、前記可変抵抗の抵抗値を増加させるための抵抗調整信号を出力し、
   前記昇圧回路が出力する電圧が前記設定電圧未満であることを検知した場合は、前記昇圧回路を活性化するための活性化信号を出力し、
   前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、前記活性化信号の出力を停止し、
   前記フィルタ回路は、
   前記抵抗調整信号に応じて、前記可変抵抗の抵抗値を増加させ、
   前記昇圧回路は、
   前記活性化信号に応じて、活性化状態になる
   ことを特徴とする電源回路。
2. 出力端子から設定電圧を出力する電源回路であって、
   電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
   前記昇圧回路が出力する電圧を検知し、前記昇圧回路の活性化を制御する信号を出力する電圧検知回路と、
   前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有するフィルタ回路と、を備え、
   前記電圧検知回路は、
   前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、前記可変抵抗の抵抗値を増加させるための抵抗調整信号を出力し、
   前記昇圧回路が出力する電圧が前記設定電圧未満であることを検知した場合は、前記昇圧回路を活性化するための活性化信号を出力し、
   前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、前記活性化信号の出力を停止し、
   前記フィルタ回路は、
   前記抵抗調整信号に応じて、前記可変抵抗の抵抗値を増加させ、
   前記昇圧回路は、
   前記活性化信号に応じて、活性化状態になり、
   さらに、前記電圧検知回路は、
   前記昇圧回路から出力される電圧を第１の分圧比で分圧して第１のモニタ電圧を出力するとともに、前記昇圧回路から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧して第２のモニタ電圧を出力する分圧回路と、
   基準電圧と前記第１のモニタ電圧とを比較して、前記基準電圧よりも高い場合には前記抵抗調整信号を出力する第１の比較増幅器と、
   前記基準電圧と前記第２のモニタ電圧とを比較して、前記基準電圧よりも低い場合には前記活性化信号を出力し、一方、前記基準電圧よりも高い場合には前記活性化信号の出力を停止する第２の比較増幅器と、を有する
   ことを特徴とする電源回路。
3. 出力端子から設定電圧を出力する電源回路であって、
   電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
   前記昇圧回路が出力する電圧を検知し、前記昇圧回路の活性化を制御する信号を出力する電圧検知回路と、
   前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有するフィルタ回路と、を備え、
   前記フィルタ回路は、
   前記出力端子に接続され電圧が供給される負荷の容量が小さい場合には、前記可変抵抗の抵抗値を大きく設定し、
   一方、前記出力端子に接続され電圧が供給される負荷の容量が大きい場合には、前記可変抵抗の抵抗値を小さく設定する
   ことを特徴とする電源回路。
4. 前記フィルタ回路の出力と第１の負荷が接続された第１の出力端子との間に接続され、第１の切換信号に応じてオン／オフする第１のスイッチ回路と、
   前記フィルタ回路の出力と前記第１の負荷よりも容量が大きい第２の負荷が接続された第２の出力端子との間に接続され、第２の切換信号に応じてオン／オフする第２のスイッチ回路と、をさらに備え、
   前記フィルタ回路は、
   前記第１、第２の切換信号に応じて、前記可変抵抗の抵抗値を調整することを特徴とする請求項３に記載の電源回路。

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