JP7360518B2 - 電圧生成回路、半導体記憶装置、及び電圧生成方法 - Google Patents
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Description
となり、回路規模及び電力消費の増加を招いていた。
制御電圧としてスイッチ素子に供給することで当該スイッチ素子をオン状態に設定する。
タN1がオン状態となり、負電圧であるノードn1の電圧が制御電圧として、当該トランジスタN1及びノードn3を介してトランジスタN0のゲートに印加される。よって、トランジスタN0はオフ状態となる。
該クロック信号CK1に応じてスイッチ制御部13のトランジスタN1がオン状態となる。これにより、回路ブロックBLK2のノードn2の電圧、つまり後述する負極性の電圧Vaを有する制御電圧が、スイッチ制御部13のトランジスタN1及びノードn3を介して、負電圧生成部12のトランジスタP0のゲートに印加される。よって、トランジスタP0はオン状態となり、接地電圧VSSをノードn1に印加する。
Va=-C1u・VCC/(C1u+C2u)
C1u:C1の静電容量
C2u:C2の静電容量
にて表される負極性の電圧Vaが生成される。
Va=-C1u・VCC/(C1u+C2u)
C1u:C1の静電容量
C2u:C2の静電容量
にて表される負極性の電圧Vaが生成される。
ロックBLK2側のノードn2は負極性の電圧Vaの状態となり、ノードn4は電源電圧VCCの状態となる。
圧生成部12、スイッチ制御部13及びトランジスタSW1を含む回路ブロックBLK1と、負電圧生成部22、スイッチ制御部23及びトランジスタSW2を含むBLK2と、を有する。
素子としてのpチャネルMOS型のトランジスタSW4を含む。
0がオン状態となり、トランジスタSW3がオフ状態となる。
11、11a、11b クロック生成部
12、22 負電圧生成部
13、23、33、43 スイッチ制御部
32、42 電圧昇圧部
C1、C3 コンデンサ
Claims (6)
- 直流の電圧を出力ノードに生成する電圧生成回路であって、
第1電圧の状態及び第2電圧の状態をそれぞれが交互に繰り返し、互いに位相が異なる第1のクロック信号及び第2のクロック信号を生成する発振信号生成部と、
前記第1のクロック信号を一端で受け、他端に前記出力ノードが接続されているコンデンサと、
制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、オン状態に設定されたときに前記第1電圧を前記出力ノードに印加する第1のスイッチ素子と、
一端に前記第2電圧が供給される第2のスイッチ素子と一端に前記出力ノードが接続された第3のスイッチ素子とを有し、前記第2のクロック信号を受け、前記第2のクロック信号が前記第1電圧の状態にある場合に前記第2のスイッチ素子がオン状態となりかつ前記第3のスイッチ素子がオフ状態となり、前記第2電圧を前記第2のスイッチ素子の他端から前記制御電圧として前記第1のスイッチ素子に供給することで前記第1のスイッチ素子をオン状態に設定し、前記第2のクロック信号が前記第2電圧の状態にある場合に前記第2のスイッチ素子がオフ状態となりかつ前記第3のスイッチ素子がオン状態となり、前記出力ノードの電圧を前記第3のスイッチ素子の他端から前記制御電圧として前記第1のスイッチ素子に供給することで前記第1のスイッチ素子をオフ状態に設定するスイッチ制御部と、を有することを特徴とする電圧生成回路。 - 前記第1のスイッチ素子は第1のトランジスタであり、前記第1のトランジスタのドレインに前記第1電圧が印加されており、前記第1のトランジスタのソースが前記出力ノードに接続されており、
前記第2のスイッチ素子及び前記第3のスイッチ素子は、夫々のゲートで前記第2のクロック信号を受けると共に夫々のドレインが前記第1のトランジスタのゲートに接続されている第2のトランジスタ及び第3のトランジスタであり、前記第2のトランジスタのソースには前記第2電圧が印加されており、前記第3のトランジスタのソースは前記出力ノードに接続されていることを特徴とする請求項1に記載の電圧生成回路。 - 前記第2電圧は前記第1電圧よりも高い正極性の電圧であり、
前記直流の電圧は負極性の電圧であることを特徴とする請求項1又は2に記載の電圧生成回路。 - 前記第1電圧は前記第2電圧よりも高い正極性の電圧であり、
前記直流の電圧は前記第1電圧よりも高い電圧であることを特徴とする請求項1又は2に記載の電圧生成回路。 - 複数のメモリセルと、前記メモリセルにデータを書き込む又は前記メモリセルからデータを読出すための電圧を出力ノードに生成する電圧生成回路と、を含む半導体記憶装置であって、
前記電圧生成回路は、
第1電圧の状態及び第2電圧の状態をそれぞれが交互に繰り返し、互いに位相が異なる第1のクロック信号及び第2のクロック信号を生成する発振信号生成部と、
前記第1のクロック信号を一端で受け、他端に前記出力ノードが接続されているコンデンサと、
制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第1電圧を前記出力ノードに印加する第1のスイッチ素子と、
一端に前記第2電圧が供給される第2のスイッチ素子と一端に前記出力ノードが接続された第3のスイッチ素子とを有し、前記第2のクロック信号を受け、前記第2のクロック信号が前記第1電圧の状態にある場合に前記第2のスイッチ素子がオン状態となりかつ前記第3のスイッチ素子がオフ状態となり、前記第2電圧を前記第2のスイッチ素子の他端から前記制御電圧として前記第1のスイッチ素子に供給することで前記第1のスイッチ素子をオン状態に設定し、前記第2のクロック信号が前記第2電圧の状態にある場合に前記第2のスイッチ素子がオフ状態となりかつ前記第3のスイッチ素子がオン状態となり、前記出力ノードの電圧を前記第3のスイッチ素子の他端から前記制御電圧として前記第1のスイッチ素子に供給することで前記第1のスイッチ素子をオフ状態に設定するスイッチ制御部と、を有することを特徴とする半導体記憶装置。 - 第1電圧の状態及び第2電圧の状態をそれぞれが交互に繰り返し、互いに位相が異なる第1のクロック信号及び第2のクロック信号を生成する発振信号生成部と、前記第1のクロック信号を一端で受け、他端に出力ノードが接続されているコンデンサと、制御電圧を受け当該制御電圧に応じてオン状態又はオフ状態に設定され、前記オン状態に設定されたときに前記第1電圧を前記出力ノードに印加する第1のスイッチ素子と、一端に前記第2電圧が供給される第2のスイッチ素子と、一端に前記出力ノードが接続された第3のスイッチ素子と、を含む電圧生成回路の電圧生成方法であって、
前記第2のクロック信号が前記第1電圧の状態にある場合に前記第2のスイッチ素子がオン状態となりかつ前記第3のスイッチ素子がオフ状態となり、前記第2電圧を前記第2のスイッチ素子の他端から前記制御電圧として前記第1のスイッチ素子に供給することで前記第1のスイッチ素子をオン状態に設定し、
前記第2のクロック信号が前記第2電圧の状態にある場合に前記第2のスイッチ素子がオフ状態となりかつ前記第3のスイッチ素子がオン状態となり、前記出力ノードの電圧を前記第3のスイッチ素子の他端から前記制御電圧として前記第1のスイッチ素子に供給することで前記第1のスイッチ素子をオフ状態に設定することを特徴とする電圧生成方法。
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