CN110600063A - 电压生成电路、半导体存储装置、以及电压生成方法 - Google Patents

电压生成电路、半导体存储装置、以及电压生成方法 Download PDF

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Abstract

本发明的目的在于提供一种能够抑制电路规模及电力消耗的增大的电压生成电路、半导体存储装置、以及电压生成方法。且所述电压生成电路包括：振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的振荡信号；电容器，在一端接收振荡信号，在另一端连接有输出节点；开关元件，接收控制电压并根据所述控制电压而设定成接通状态或断开状态，当设定成接通状态时将第一电压施加至输出节点；以及开关控制部，在振荡信号处于第一电压状态的情况下，将第二电压作为控制电压而供给至开关元件，在振荡信号处于第二电压状态的情况下，将输出节点的电压作为控制电压而供给至开关元件。

Description

电压生成电路、半导体存储装置、以及电压生成方法
技术领域
本发明涉及一种生成具有所期望的电压值的电压的电压生成电路、包含电压生成电路的半导体存储装置、以及电压生成方法。
背景技术
在半导体存储装置中设置有生成施加至存储器单元的各种正极性及负极性的电压的电压生成电路，以进行数据的读出、写入或擦除。
另外，作为此种电压生成电路，已知有一种不仅可生成比电源电压高的正极性的电压，也可生成负极性的电压的电荷泵电路(例如，参照日本专利特开平11-299227号公报(专利文献1)的图1及图5)。
此种电荷泵电路中，首先，经由作为开关构件的金属氧化物半导体(Metal OxideSemiconductor，MOS)型的晶体管而将接地电压(0伏特(volt))施加至电容器的一端。进而，此期间中，通过对所述电容器的另一端施加5伏特的电源电压来对电容器进行充电。继而，将所述晶体管切换成关断状态，并且将已施加至电容器的另一端的电源电压切换成接地电压，由此在此电容器的一端生成-5伏特的电压作为负极性的电压。
但是，由于所述晶体管的源极连接于电容器的一端，所以成为对所述晶体管的源极施加-5伏特的电压。因而，为了将此晶体管设定成关断状态，需要对其栅极施加-5伏特以下的控制电压。
因此，在所述电荷泵电路中，设置有将供给至所述晶体管的栅极的控制电压从接地电压(0伏特)转换成-5伏特的电平转换电路，以将所述晶体管设定成关断状态。
发明内容
[发明所要解决的问题]
然而，在采用电荷泵电路作为电压生成电路的情况下，为了对负担电荷泵动作的晶体管确实地进行导通·关断控制而需要电平转换电路，从而导致电路规模及电力消耗的增加。
本发明的目的在于提供一种能够抑制电路规模及电力消耗的增大的电压生成电路、半导体存储装置、以及电压生成方法。
[解决问题的技术手段]
本发明的电压生成电路是一种在输出节点生成直流电压的电压生成电路，其包括：振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的振荡信号；电容器，在一端接收所述振荡信号，在另一端连接有所述输出节点；开关元件，接收控制电压并根据此控制电压而设定成接通状态或断开状态，当设定成接通状态时，将所述第一电压施加至所述输出节点；以及开关控制部，在所述振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成断开状态，在所述振荡信号处于所述第二电压状态的情况下，将所述输出节点的电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成接通状态。
另外，本发明的电压生成电路是在输出节点生成直流电压的电压生成电路，其包括：振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的第一振荡信号、及使所述第一振荡信号的相位反转的第二振荡信号；第一节点及第二节点；第一电容器，在一端接收所述第一振荡信号，在另一端连接有所述第一节点；第二电容器，在一端接收所述第二振荡信号，在另一端连接有所述第二节点；第一开关元件，根据第一控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第一节点；第二开关元件，根据第二控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第二节点；第一开关控制部，在所述第一振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成断开状态，在所述第一振荡信号处于所述第二电压状态的情况下，将所述第二节点的电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成接通状态；第二开关控制部，在所述第二振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成断开状态，在所述第二振荡信号处于所述第二电压状态的情况下，将所述第一节点的电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成接通状态；第一输出开关元件，仅在所述第一控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第一节点的电压施加至所述输出节点；以及第二输出开关元件，仅在所述第二控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第二节点的电压施加至所述输出节点。
另外，本发明的电压生成电路是在输出节点生成直流电压的电压生成电路，其包括：振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的第一振荡信号、使所述第一振荡信号的上升沿的相位提早规定时间的第二振荡信号、使所述第一振荡信号的相位反转的第三振荡信号、以及使所述第三振荡信号的上升沿的相位提早规定时间的第四振荡信号；第一节点及第二节点；第一电容器，在一端接收所述第一振荡信号，在另一端连接有所述第一节点；第二电容器，在一端接收所述第三振荡信号，在另一端连接有所述第二节点；第一开关元件，根据第一控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第一节点；第二开关元件，根据第二控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第二节点；第一开关控制部，在所述第二振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成断开状态，在所述第二振荡信号处于所述第二电压状态的情况下，将所述第二节点的电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成接通状态；第二开关控制部，在所述第四振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成断开状态，在所述第四振荡信号处于所述第二电压状态的情况下，将所述第一节点的电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成接通状态；第一输出开关元件，仅在所述第一控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第一节点的电压施加至所述输出节点；以及第二输出开关元件，仅在所述第二控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第二节点的电压施加至所述输出节点。
本发明的半导体存储装置是一种包括多个存储器单元、及生成用以将数据写入所述存储器单元或从所述存储器单元中读出数据的电压的电压生成电路，所述电压生成电路包括：振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的振荡信号；电容器，在一端接收所述振荡信号，在另一端连接有所述输出节点；开关元件，接收控制电压并根据此控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述输出节点；以及开关控制部，在所述振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成断开状态，在所述振荡信号处于所述第二电压状态的情况下，将所述输出节点的电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成接通状态。
本发明的电压生成方法是电压生成电路的电压生成方法，所述电压生成电路包括振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的振荡信号；电容器，在一端接收所述振荡信号，在另一端连接有所述输出节点；以及开关元件，接收控制电压并根据此控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述输出节点，且在所述振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成断开状态，在所述振荡信号处于所述第二电压状态的情况下，将所述输出节点的电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成接通状态。
[发明的效果]
在本发明中，将交替地重复第一电压状态与第二电压状态的振荡信号供给至电容器的一端。再者，在电容器的另一端连接有生成直流电压的输出节点。
进而，在本发明中，通过对在振荡信号处于第一电压状态的情况下成为断开状态，在振荡信号处于第二电压状态的情况下成为接通状态并将第一电压施加至输出节点的开关元件，如以下般利用开关控制部进行控制，而在输出节点生成直流电压。
即，开关控制部在振荡信号处于第一电压状态的情况下，将第二电压作为控制电压而供给至开关元件，由此将所述开关元件设定成断开状态。另一方面，在振荡信号处于第二电压状态的情况下，开关控制部将输出节点的电压作为控制电压而供给至开关元件，由此将所述开关元件设定成接通状态。
根据所述开关控制部，即便在输出节点生成的直流电压比第一电压及第二电压的任一者高或低的情况下，也可将开关元件确实地设定成接通状态或断开状态。进而，可由包含利用各自的栅极接收所述振荡信号的一对晶体管的反相器构成所述开关控制部，因此能够抑制电路规模及电力消耗量。
附图说明
图1是表示本发明的包含电压生成电路的半导体存储装置200的概略构成的框图。
图2是表示本发明的电压生成电路10的构成的一例的电路图。
图3是表示电压生成电路10的构成的另一例的电路图。
图4是表示图3所示的电压生成电路10的内部动作的一例的时序图。
图5是表示图4所示的电压生成电路10的变形例的电路图。
图6是表示图5所示的电压生成电路10的内部动作的一例的时序图。
图7是表示生成将电源电压升压而得的正极性的电压的电压生成电路20的构成的电路图。
图8是表示图7所示的电压生成电路20的内部动作的一例的时序图。
符号的说明
10、20：电压生成电路
11、11a、11b：时钟生成部
12、22：负电压生成部
13、23、33、43：开关控制部
32、42：电压升压部
C1、C3：电容器
具体实施方式
以下，参照附图对本发明的实施例进行详细说明。
图1是表示本发明的包含电压生成电路的半导体存储装置200的概略构成的框图。半导体存储装置200包括：电源部100、存储器单元阵列101、行译码器102、存储器控制部103、及列译码器104。
存储器单元阵列101包含位线BL1～位线BLm(m为2以上的整数)、以及与所述位线BL1～位线BLm交叉配置的字线WL1～字线WLn(n为2以上的整数)。进而，在由位线BL与字线WL构成的各交叉部形成存储器单元(未图示)。存储器单元的各个根据经由字线WL而供给的选择电压、及经由位线BL而供给的写入电压或读出电压来进行2值或多值的数据的写入及读出。
行译码器102根据从存储器控制部103供给的控制信号，对存储器单元阵列101的字线WL1～字线WLn施加数据读出或写入用的选择电压。
列译码器104根据从存储器控制部103供给的控制信号，对存储器单元阵列101的位线BL1～位线BLm施加接地电压、读出电压或写入电压。
存储器控制部103从外部根据表示写入指令、读出指令等的存储器控制信号以及地址，将促使存储器单元阵列101进行数据的写入、读出或擦除的各种控制信号提供给行译码器102和列译码器104。
电源部100基于从外部电源(未图示)供给的电源电压VCC，生成使存储器控制部103动作的内部电源电压，并将其供给至存储器控制部103。另外，电源部100基于电源电压VCC生成写入电压、读出电压及擦除电压用的各种电压，并供给至列译码器104。
进而，电源部100基于电源电压VCC，生成选择电压用的负极性的电压，并将其供给至行译码器102。
图2是表示包含在电源部100中，例如生成直流电压Vout作为选择电压用的负极性的电压的电压生成电路10的构成的一例的电路图。
如图2所示，电压生成电路10包含：时钟生成部11、负电压生成部12、及开关控制部13。
时钟生成部11生成时钟信号CK1、及使时钟信号CK1的相位反转的，即所谓逆相信号的时钟信号CK1B，作为交替地重复正极性的电源电压VCC的状态与低于此电源电压VCC的接地电压VSS(例如，0伏特)的状态的振荡信号，并供给至负电压生成部12及开关控制部13。
负电压生成部12是包含n通道金属氧化物半导体(Metal Oxide Semiconductor)型的晶体管N0、电容器C1及电容器C2的，所谓的电荷泵电路。
电容器C1在其一端接收时钟信号CK1。电容器C1的另一端连接于节点n1。电容器C2的一端连接于节点n1，将接地电压VSS施加至其另一端。
对晶体管N0的源极施加接地电压VSS，其漏极连接于节点n1。晶体管N0的栅极经由节点n3而与开关控制部13连接。
开关控制部13包括P通道MOS型晶体管P1、及n通道MOS型晶体管N1。
晶体管P1及晶体管N1各自的栅极接收作为时钟信号CK1的逆相信号的时钟信号CK1B。晶体管P1及晶体管N1各自的漏极经由节点n3而连接于负电压生成部12的晶体管N0的栅极。晶体管N1的源极连接于节点n1，对晶体管P1的源极施加电源电压VCC。
以下，对图2所示的电压生成电路10的动作进行说明。
首先，在节点n1成为负极性的电压的状态下，在时钟信号CK1处于电源电压VCC的状态(以下，也称为逻辑电平1的状态)的期间，对应于此时钟信号CK1对电容器C1进行充电。再者，在此期间中，所述时钟信号CK1B为接地电压VSS。由此，根据时钟信号CK1B而晶体管P1成为导通状态，电源电压VCC作为控制电压经由晶体管P1及节点n3而被施加至晶体管N0的栅极。因而，晶体管N0成为导通状态，并经由此晶体管N0而将接地电压VSS施加至节点n1。
其后，当时钟信号CK1从电源电压VCC的状态转移至接地电压VSS的状态(以下，也称为逻辑电平0的状态)时，电容器C1放电，节点n1的电压下降。其结果，此节点n1的电压变成负极性的状态。电容器C2维持节点n1的负极性的电压的状态。再者，在此期间中，所述时钟信号CK1B为电源电压VCC。由此，根据时钟信号CK1B而晶体管N1成为导通状态，负电压的节点n1的电压作为控制电压，经由所述晶体管N1及节点n3而施加至晶体管N0的栅极。因而，晶体管N0成为关断状态。
如此，在图2所示的电压生成电路10中，根据时钟信号CK1及其相位反转信号即时钟信号CK1B来反复进行所述一连串的动作，由此在节点n1生成负极性的电压，并将其作为直流电压Vout来输出。再者，根据电容器C1及电容器C2的静电电容，可将电压Vout的负极性的电压值设定为任意的电压值。
此处，为了将连接于成为负极性的电压状态的节点n1的晶体管N0确实地设定成导通状态及关断状态，在图2所示的开关控制部13中，采用包含晶体管P1及晶体管N1的反相器构成。
即，在时钟信号CK1B处于逻辑电平1的状态的期间，晶体管P1及晶体管N1中的晶体管N1变成导通状态，经由晶体管N1及节点n3而将负极性的电压作为控制电压供给至晶体管N0的栅极。此时，对晶体管N0的漏极施加节点n1的负极性的电压，但由于对其栅极施加作为负极性的电压的节点n1的电压，所以晶体管N0被确实地设定成关断状态，并维持所述状态。
另一方面，在时钟信号CK1B处于逻辑电平0的状态的期间，晶体管P1及晶体管N1中的晶体管P1变成导通状态，经由晶体管P1及节点n3而将节点n1的电源电压即VCC作为控制电压供给至晶体管N0的栅极。此时，对其栅极施加电源电压即VCC，因此晶体管N0被确实地设定成导通状态。
如此，在电压生成电路10中，在时钟信号CK1B处于电源电压VCC的状态的情况下成为断开状态，在时钟信号CK1B处于接地电压VSS的状态的情况下，成为接通状态并将接地电压VSS施加至节点n1，由此，对在节点n1生成直流的负极性的电压的晶体管N0进行如下控制。
即，开关控制部13在时钟信号CK1的逆相信号即CK1B处于电源电压VCC的状态的情况下，将节点n1的电压作为控制电压而供给至晶体管N0的栅极，由此将晶体管N0设定成关断状态。另一方面，在时钟信号CK1B处于接地电压VSS的状态的情况下，开关控制部13将电源电压VCC作为控制电压而供给至晶体管N0的栅极，由此将晶体管N0设定成导通状态。
根据此种开关控制部，即便在输出节点生成的直流电压为比接地电压VSS低的负极性的电压，也可将晶体管N0确实地设定成关断状态。进而，如图2所示，可由包含利用各自的栅极接收时钟信号CK1的逆相信号即CK1B的一对晶体管(P1、N1)的反相器构成所述开关控制部13，所以能够抑制电路规模及电力消耗量。
图3是表示电压生成电路10的构成的另一例的电路图。
图3所示的电压生成电路10包括时钟生成部11a、第一电路块BLK1及第二电路块BLK2。
如图3所示，时钟生成部11a生成时钟信号CK1作为交替地重复正极性的电源电压VCC的状态与接地电压VSS(例如，0伏特)的状态的振荡信号，并将其供给至第一电路块BLK1。
进而，如图3所示，时钟生成部11a生成时钟信号CK1B作为使时钟信号CK1的相位反转的振荡信号，并供给至第二电路块BLK2。
电路块BLK1包括图2所示的负电压生成部12及开关控制部13、n通道MOS型晶体管SW1。再者，在电路块BLK1中，开关控制部13的晶体管N1的源极不连接于节点n1，而连接于电路块BLK2中所含的节点n2。
进而，在电路块BLK1中，节点n1连接于晶体管SW1的源极，晶体管SW1的栅极经由节点n3而连接于晶体管P1及晶体管N1的各自的漏极、以及晶体管P0的栅极。晶体管SW1的漏极连接于节点n0。
电路块BLK2包括负电压生成部22、开关控制部23、及n通道MOS型晶体管SW2。
再者，负电压生成部22具有与负电压生成部12同样的电路构成，即晶体管P0、电容器C1及电容器C2。开关控制部23采用与开关控制部13同样的电路构成，即包含晶体管P1及晶体管N1的反相器构成。
在负电压生成部22中，电容器C1在其一端接收时钟信号CK1B。此电容器C1的另一端连接于节点n2。另外，电容器C2的一端连接于节点n2，对其另一端施加接地电压VSS。
进而，在负电压生成部22中，对晶体管P0的漏极施加接地电压VSS，且此晶体管P0的源极连接于节点n2。另外，此晶体管P0的栅极经由节点n4而连接于开关控制部23的晶体管P1及晶体管N1各自的漏极、及晶体管SW2的栅极。
在晶体管SW2的源极连接所述节点n2，其漏极连接于节点n0。
在开关控制部23中，在晶体管P1及晶体管N1各自的栅极接收时钟信号CK1B。进而，在开关控制部23中，晶体管N1的源极连接于电路块BLK1的节点n1，对晶体管P1的源极施加电源电压VCC。
以下，参照图4所示的时序图对包含图3所示的构成的电压生成电路10的动作进行说明。
例如，如图4所示，在时钟信号CK1成为电源电压VCC的状态的偶数的周期CY2、周期CY4、周期CY6…中，根据时钟信号CK1，对电路块BLK1中包含的负电压生成部12的电容器C1进行充电。进而，在此期间中，根据所述时钟信号CK1而开关控制部13的晶体管N1成为导通状态。由此，电路块BLK2的节点n2的电压、即具有后述的负极性的电压Va的控制电压经由开关控制部13的晶体管N1及节点n3而施加至负电压生成部12的晶体管P0的栅极。因而，晶体管P0成为导通状态，将接地电压VSS施加至节点n1。
即，如图4所示，在偶数的周期CY2、周期CY4、周期CY6…中，电路块BLK1侧的节点n1成为接地电压VSS的状态，节点n3成为负极性的电压Va的状态。
其后，当时钟信号CK1从电源电压VCC的状态转移至接地电压VSS的状态时，负电压生成部12的电容器C1放电，节点n1的电压下降。其结果，在此节点n1中，生成由
Va＝-C1u·VCC/(C1u+C2u)
C1u：C1的静电电容
C2u：C2的静电电容
表示的负极性的电压Va。
进而，在时钟信号CK1处于接地电压VSS的状态的期间，开关控制部13的晶体管P1成为导通状态，电源电压VCC被施加至节点n3。
因而，如图4所示，在奇数的周期CY1、周期CY3、周期CY5…中，电路块BLK1侧的节点n1成为负极性的电压Va的状态，节点n3成为电源电压VCC的状态。
另外，在时钟信号CK1B成为电源电压VCC的状态的奇数的周期CY1、周期CY3、周期CY5…中，根据时钟信号CK1B，对电路块BLK2中包含的负电压生成部22的电容器C1进行充电。进而，在此期间中，根据所述时钟信号CK1B而开关控制部23的晶体管N1成为导通状态，将电路块BLK1侧的节点n1的负极性的电压作为控制电压，经由开关控制部23的晶体管N1及节点n4而施加至负电压生成部22的晶体管P0的栅极。由此，晶体管P0成为导通状态，经由此晶体管P0而将接地电压VSS施加至节点n2。
即，如图4所示，在奇数的周期CY1、周期CY3、周期CY5…中，电路块BLK2侧的节点n2成为接地电压VSS的状态，节点n4成为负极性的电压Va的状态。
其后，当时钟信号CK1B从电源电压VCC的状态转移至接地电压VSS的状态时，负电压生成部22的电容器C1放电，节点n2的电压下降。其结果，在此节点n2中，生成由
Va＝-C1u·VCC/(C1u+C2u)
C1u：C1的静电电容
C2u：C2的静电电容
表示的负极性的电压Va。
进而，在时钟信号CK1B处于接地电压VSS的状态的期间，开关控制部23的晶体管P1成为导通状态，将电源电压VCC施加至节点n4。
因而，如图4所示，在偶数的周期CY2、周期CY4、周期CY6…中，电路块BLK2侧的节点n2成为负极性的电压Va的状态，节点n4成为电源电压VCC的状态。
此处，如图4所示，在节点n3处于电源电压VCC的状态的期间，作为电路块BLK1的输出开关元件的晶体管SW1成为导通状态。另一方面，在节点n4处于电源电压VCC的状态的期间，作为电路块BLK2的输出开关元件的晶体管SW2成为导通状态。
因而，在图4所示的奇数的周期CY1、周期CY3、周期CY5…中，在电路块BLK1侧的节点n1生成的负极性的电压Va经由晶体管SW1而施加至节点n0。
另一方面，在图4所示的偶数的周期CY2、周期CY4、周期CY6…中，在电路块BLK2侧的节点n2生成的负极性的电压Va经由晶体管SW2而施加至节点n0。
如此，在图3所示的电压生成电路10中，根据时钟信号CK1及时钟信号CK1B，电路块BLK1及电路块BLK2交替地生成负极性的电压Va。此时，电路块BLK1及电路块BLK2将自身所生成的负极性的电压Va交替地施加至节点n0，由此将此负极性的电压Va作为直流电压Vout而输出。
因而，若采用图3所示的构成作为电压生成电路10，则与采用图2所示的构成的情况相比，可生成抑制电压变动的负极性的直流电压Vout。
进而，即便是图3所示的构成的电压生成电路10，也与图2所示的构成同样地，对负电压生成部12(22)中所含的晶体管P0、与作为输出开关元件的晶体管SW1及晶体管SW2进行如下控制。
即，开关控制部13(23)在时钟信号CK1(CK1B)处于接地电压VSS的状态的情况下，将电源电压VCC作为控制电压而供给至晶体管P0、晶体管SW1及晶体管SW2各者的栅极。由此，将晶体管P0设定成关断状态，将作为输出开关元件的晶体管SW1及晶体管SW2设定成导通状态。另一方面，在时钟信号CK1(CK1B)处于电源电压VCC的状态的情况下，开关控制部13(23)将节点n2(n1)的电压作为控制电压而供给至晶体管P0、晶体管SW1及晶体管SW2各者的栅极。由此，将晶体管P0设定成导通状态，将作为输出开关元件的晶体管SW1及晶体管SW2设定成关断状态。
根据此种开关控制部，即便在节点n1(n2)生成的直流电压为比接地电压VSS低的负极性的电压Va，也可确实地将晶体管P0设定成导通状态，将晶体管SW1及晶体管SW2设定成关断状态。
进而，如图3所示，可由包含利用各自的栅极接收时钟信号CK1(CK1B)的一对晶体管(P1、N1)的反相器构成所述开关控制部13(23)，所以可抑制电路规模及电力消耗量。
图5是表示图3所示的电压生成电路10的变形例的电路图。
在图5所示的构成中，采用时钟生成部11b来代替图3所示的时钟生成部11a。再者，在图5所示的电压生成电路10中，与图3所示的构成同样地，包括包含负电压生成部12、开关控制部13及晶体管SW1的电路块BLK1、及包含负电压生成部22、开关控制部23及晶体管SW2的电路块BLK2。
时钟生成部11b生成所述时钟信号CK1及时钟信号CK1B、并且生成图6所示的时钟信号CK2及时钟信号CK3作为具有与时钟信号CK1相同的频率的振荡信号。
再者，如图6所示，时钟信号CK2的上升沿的相位比时钟信号CK1的上升沿的相位早时间t1。其中，时钟信号CK2的下降沿的相位与时钟信号CK1B的下降沿的相位相同。
如图6所示，时钟信号CK3的上升沿的相位比时钟信号CK1B的上升沿的相位早时间t2。其中，时钟信号CK3的下降沿的相位与时钟信号CK1B的下降沿的相位相同。
时钟生成部11b将时钟信号CK1供给至负电压生成部12的电容器C1，将时钟信号CK2供给至开关控制部13的晶体管P1及晶体管N1的各者的栅极。
进而，时钟生成部11b将时钟信号CK1B供给至负电压生成部22的电容器C1，将时钟信号CK3供给至开关控制部23的晶体管P1及晶体管N1的各者的栅极。
以下，一边参照图6所示的时序图，一边说明图5所示的构成的动作。如图6所示，从时钟信号CK2自逻辑电平0的状态(VSS)转移至逻辑电平1的状态(VCC)的时间点至经过时间t1的期间中，时钟信号CK1维持逻辑电平0的状态。
因而，在图6所示的期间Ta中，开关控制部13的晶体管N1成为导通状态，电路块BLK2的节点n2的电压即接地电压VSS被施加至节点n3。因此，在期间Ta中，如图6所示，节点n3的电压暂时维持为接地电压VSS。
继而，时钟信号CK1从逻辑电平0的状态转移至逻辑电平1的状态，时钟信号CK1B从逻辑电平1的状态转移至逻辑电平0的状态。此时，电路块BLK2的节点n2的电压转移至负极性的电压Va，伴随与此，电路块BLK1的节点n3也成为负极性的电压Va的状态。
如此，使时钟信号CK1的上升沿的时机晚于时钟信号CK2的上升沿的时机，由此，使节点n3的电压暂时从电源电压VCC的状态下降至接地电压VSS的状态，并维持所述状态。由此，防止在节点n2生成负极性的电压的过程中，节点n2借由节点n3的电压而急速上升从而引起电压变动的不良情况。
另外，如图6所示，从时钟信号CK3自逻辑电平0的状态(VSS)转移至逻辑电平1的状态(VCC)的时间点至经过时间t2的期间中，时钟信号CK1B维持逻辑电平0的状态。
因而，在图6所示的期间Tb中，开关控制部23的晶体管N1成为导通状态，电路块BLK1的节点n1的电压即接地电压VSS被施加至节点n4。因此，在期间Tb中，如图6所示，节点n4的电压暂时维持为接地电压VSS。
继而，时钟信号CK1B从逻辑电平0的状态转移至逻辑电平1的状态。此时，电路块BLK1的节点n1的电压转移至负极性的电压Va，伴随与此，电路块BLK2的节点n4也成为负极性的电压Va的状态。
如此，使时钟信号CK1B的上升沿的时机晚于时钟信号CK3的上升沿的时机，由此，使节点n4的电压暂时从电源电压VCC的状态下降至接地电压VSS的状态，并维持所述状态。由此，防止在节点n1生成负极性的电压的过程中，节点n1借由节点n4的电压而急速上升从而引起电压变动的不良情况。
因此，通过采用图5所示的构成，可抑制由负电压生成部12及负电压生成部22在节点n1及节点n2生成的负极性的电压的电压变动。
再者，在图5中，示出了将本申请发明应用于生成负极性的电压的电压生成电路10的情况的构成，但也可同样应用于生成将电源电压升压而得的正极性的电压的电路。
图7是表示生成将电源电压升压而得的电压的电压生成电路20的构成的电路图。在图7所示的构成中，与图5所示的构成同样地采用时钟生成部11b，且采用电路块BLK10及电路块BLK20来代替图5所示的电路块BLK1及电路块BLK2。
图7所示的电路块BLK10包括电压升压部32、开关控制部33、及作为输出开关元件的p通道MOS型晶体管SW3。
电压升压部32包含电容器C3及n通通MOS型晶体管N0。电容器C3中，在其一端接收时钟信号CK1，另一端连接于节点n1。
对晶体管N0的漏极施加电源电压VCC，其源极连接于节点n1。晶体管N0的栅极经由节点n3而连接于开关控制部33、及晶体管SW3的栅极。
开关控制部33包括p通道MOS型晶体管P10、及n通道MOS型晶体管N10。
对晶体管P10及晶体管N10各者的栅极供给时钟信号CK2，晶体管P10及晶体管N10各者的漏极经由节点n3而连接于所述晶体管N0及晶体管SW3各者的栅极。晶体管P10的源极连接于电路块BLK20的节点n2，对晶体管N10的源极施加接地电压VSS。晶体管SW3的源极连接于节点n1，其漏极连接于节点n0。
电路块BLK20包括电压升压部42、开关控制部43、及作为输出开关元件的p通道MOS型晶体管SW4。
电压升压部42与电压升压部32同样地包含电容器C3及n通道MOS型晶体管N0。电压升压部42的电容器C3在其一端接收时钟信号CK1B，另一端连接于节点n2。对电压升压部42的晶体管N0的漏极施加电源电压VCC，其源极连接于节点n2。晶体管N0的栅极经由节点n4而连接于开关控制部43、及晶体管SW4的栅极。
开关控制部43与开关控制部33同样地包含p通道MOS型晶体管P10、及n通道MOS型晶体管N10。
对晶体管P10及晶体管N10各者的栅极供给时钟信号CK3，晶体管P10及晶体管N10各者的漏极经由节点n4而连接于电压升压部42的晶体管N0及晶体管SW4各者的栅极。开关控制部43的晶体管P10的源极连接于电路块BLK10的节点n1，对晶体管N10的源极施加接地电压VSS。晶体管SW4的源极连接于节点n2，其漏极连接于节点n0。
以下，参照图8所示的时序图对图7所示的电压生成电路20的动作进行说明。
如图8所示，在时钟信号CK1及时钟信号CK2共同处于接地电压VSS的状态，时钟信号CK1B及时钟信号CK3共同处于电源电压VCC的状态的情况下，节点n3成为电压(2·VCC)的状态。由此，晶体管SW3成为断开状态，晶体管N0成为导通状态，节点n1成为电源电压VCC的状态。在此期间中，对电压升压部32的电容器C3进行充电。
接着，当时钟信号CK1及时钟信号CK2共同转移至电源电压VCC、时钟信号CK1B及时钟信号CK3共同转移至接地电压VSS的状态时，电压升压部32的电容器C3放电，伴随与此，节点n1的电压升压至2·VCC为止。另外，在时钟信号CK2处于电源电压VCC的状态的期间，开关控制部33的晶体管N10成为导通状态，接地电压VSS被施加至节点n3。由此，晶体管SW3成为导通状态，节点n1的电压即如所述般经升压的电压(2·VCC)经由节点n0而作为直流电压VQout输出。
然而，如图8所示，时钟生成部11b中，在比使时钟信号CK1从电源电压VCC的状态转移至接地电压VSS的状态的时间点早时间t2的时机，使时钟信号CK2从电源电压VCC转移至接地电压VSS。因而，在图8所示的期间Tb中，时钟信号CK2处于接地电压VSS的状态，所以晶体管P10成为导通状态，电路块BLK20的节点n2的电压即电源电压VCC被施加至节点n3。再者，利用被施加至节点n2的电源电压VCC对电压升压部42的电容器C3进行充电。
而且，接着时钟信号CK1B转移至电源电压VCC的状态，电压升压部42的电容器C3放电，所以伴随与此，节点n2的电压升压至2·VCC为止。另外，在此期间中，时钟信号CK2处于接地电压VSS的状态，所以开关控制部33的晶体管P10成为导通状态，节点n2的电压即电压(2·VCC)被施加至节点n3。因而，电压升压部32的晶体管N0成为导通状态，晶体管SW3成为关断状态。
进而，在所述期间中，时钟信号CK3处于电源电压VCC的状态，所以开关控制部43的晶体管N10成为导通状态，接地电压VSS被施加至节点n4。由此，电压升压部42的晶体管N0成为关断状态，晶体管SW4成为导通状态。因而，如上所述在节点n2经升压的电压(2·VCC)经由晶体管SW4及节点n0而作为电压VQout输出。
因而，在图8所示的奇数的周期CY1、周期CY3、…中，在电路块BLK10侧的节点n1生成的正极性的电压(2·VCC)经由晶体管SW3而施加至节点n0。
另一方面，在图8所示的偶数的周期CY2、周期CY4、…中，在电路块BLK20侧的节点n2生成的正极性的电压(2·VCC)经由晶体管SW4而施加至节点n0。
如此，在电压生成电路20中，根据时钟信号CK1、时钟信号CK1B、时钟信号CK2及时钟信号CK3，电路块BLK10及电路块BLK20交替地生成正极性的电压(2·VCC)。此时，电路块BLK10及电路块BLK20将自身所生成的正极性的电压(2·VCC)交替地施加至节点n0，由此将此正极性的电压(2·VCC)作为直流电压Vout输出。
此处，在电压生成电路20中，对在时钟信号CK2(CK3)处于电源电压VCC的状态的情况下成为关断状态，在时钟信号CK2(CK3)处于接地电压VSS的状态的情况下成为导通状态并将电源电压VCC施加至节点n1(n2)的晶体管N0进行如下控制。
即，开关控制部33(43)在时钟信号CK2(CK3)处于电源电压VCC的状态的情况下，将接地电压VSS作为控制电压而供给至晶体管N0、晶体管SW3及晶体管SW4各者的栅极。藉此，将晶体管N0设定成关断状态，将作为输出开关元件的晶体管SW3及晶体管SW4设定成导通状态。另一方面，在时钟信号CK2(CK3)处于接地电压VSS的状态的情况下，开关控制部33(43)将节点n2(n1)的电压作为控制电压而供给至晶体管N0、晶体管SW3及晶体管SW4各者的栅极。由此，将晶体管N0设定成导通状态，将作为输出开关元件的晶体管SW3及晶体管SW4设定成关断状态。
根据所述开关控制部33(43)的动作，即便在节点n1(n2)生成的直流电压为比电源电压VCC高的电压，也可确实地将晶体管N0设定成导通状态，将作为输出开关元件的晶体管SW3及晶体管SW4设定成关断状态。
进而，如图7所示，可由包含利用各自的栅极接收时钟信号CK2(CK3)的一对晶体管(P10、N10)的反相器构成所述开关控制部33(43)，所以可抑制电路规模及电力消耗量。
再者，在图7所示的构成中，利用2系统的电力块BLK10及电路块BLK20交替地生成正极性的电压(2·VCC)，但也可仅由电路块BLK10及电路块BLK20中的一个系统构成电压生成电路20。例如，在仅由电路块BLK10构成电压生成电路20的情况下，将开关控制部33的晶体管P10的源极连接于节点n1。
总之，作为本发明的电压生成电路，只要是包含以下的振荡信号生成部、电容器、开关元件、及开关控制部的电压生成部即可。
即，振荡信号生成部(11、11a、11b)生成交替地重复第一电压(例如，VCC及VSS中的其中一个电压)状态、及第二电压(例如，VCC及VSS中的另一个电压)状态的振荡信号(CK1、CK1B、CK2、CK3)。电容器在其一端接收振荡信号，在另一端连接有生成直流电压的输出节点(n1、n2、n0)。开关元件(P0、N0)接收控制电压(Va、VSS、VCC、2·VCC)并根据所述控制电压设定成接通状态或断开状态，当设定成接通状态时将第一电压施加至输出节点。开关控制部(13、23、33、43)在振荡信号处于第一电压状态的情况下，将第二电压作为控制电压而供给至开关元件，由此将所述开关元件设定成断开状态。另外，在振荡信号处于第二电压状态的情况下，将输出节点的电压作为控制电压而供给至开关元件，由此将所述开关元件设定成接通状态。

Claims (8)

1.一种电压生成电路，是在输出节点生成直流电压的电压生成电路，其特征在于，包括：
振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的振荡信号；
电容器，在一端接收所述振荡信号，在另一端连接有所述输出节点；
开关元件，接收控制电压并根据所述控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述输出节点；以及
开关控制部，在所述振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成所述断开状态，在所述振荡信号处于所述第二电压状态的情况下，将所述输出节点的电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成所述接通状态。
2.根据权利要求1所述的电压生成电路，其特征在于，
所述开关元件是晶体管，对所述晶体管的漏极施加所述第一电压，将所述晶体管的源极连接于所述输出节点，
所述开关控制部包含利用各自的栅极接收所述振荡信号并且将各自的漏极连接于所述晶体管的栅极的一对晶体管，且对所述一对晶体管中的其中一个晶体管的源极施加所述第二电压，所述一对晶体管中的另一个晶体管的源极连接于所述输出节点。
3.根据权利要求1或2所述的电压生成电路，其特征在于，所述第二电压是比所述第一电压高的正极性的电压，
所述直流电压是负极性的电压。
4.根据权利要求1或2所述的电压生成电路，其特征在于，所述第一电压是比所述第二电压高的正极性的电压，
所述直流电压是比所述第一电压高的电压。
5.一种电压生成电路，是在输出节点生成直流电压的电压生成电路，其特征在于，包括：
振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的第一振荡信号、及使所述第一振荡信号的相位反转的第二振荡信号；
第一节点及第二节点；
第一电容器，在一端接收所述第一振荡信号，在另一端连接有所述第一节点；
第二电容器，在一端接收所述第二振荡信号，在另一端连接有所述第二节点；
第一开关元件，根据第一控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第一节点；
第二开关元件，根据第二控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第二节点；
第一开关控制部，在所述第一振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成所述断开状态，在所述第一振荡信号处于所述第二电压状态的情况下，将所述第二节点的电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成所述接通状态；
第二开关控制部，在所述第二振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成所述断开状态，在所述第二振荡信号处于所述第二电压状态的情况下，将所述第一节点的电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成所述接通状态；
第一输出开关元件，仅在所述第一控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第一节点的电压施加至所述输出节点；以及
第二输出开关元件，仅在所述第二控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第二节点的电压施加至所述输出节点。
6.一种电压生成电路，是在输出节点生成直流电压的电压生成电路，其特征在于，包括：
振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的第一振荡信号、使所述第一振荡信号的上升沿的相位提早规定时间的第二振荡信号、使所述第一振荡信号的相位反转的第三振荡信号、以及使所述第三振荡信号的上升沿的相位提早所述规定时间的第四振荡信号；
第一节点及第二节点；
第一电容器，在一端接收所述第一振荡信号，在另一端连接有所述第一节点；
第二电容器，在一端接收所述第三振荡信号，在另一端连接有所述第二节点；
第一开关元件，根据第一控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第一节点；
第二开关元件，根据第二控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述第二节点；
第一开关控制部，在所述第二振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成所述断开状态，在所述第二振荡信号处于所述第二电压状态的情况下，将所述第二节点的电压作为所述第一控制电压而供给至所述第一开关元件，由此将所述第一开关元件设定成所述接通状态；
第二开关控制部，在所述第四振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成所述断开状态，在所述第四振荡信号处于所述第二电压状态的情况下，将所述第一节点的电压作为所述第二控制电压而供给至所述第二开关元件，由此将所述第二开关元件设定成所述接通状态；
第一输出开关元件，仅在所述第一控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第一节点的电压施加至所述输出节点；以及
第二输出开关元件，仅在所述第二控制电压处于所述第二电压状态的情况下成为接通状态，并将所述第二节点的电压施加至所述输出节点。
7.一种半导体存储装置，其包括多个存储器单元、及生成用以将数据写入所述存储器单元或从所述存储器单元中读出数据的电压的电压生成电路，且所述半导体存储装置的特征在于，
所述电压生成电路包括：
振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的振荡信号；
电容器，在一端接收所述振荡信号，在另一端连接有输出节点；
开关元件，接收控制电压并根据所述控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述输出节点；以及
开关控制部，在所述振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成所述断开状态，在所述振荡信号处于所述第二电压状态的情况下，将所述输出节点的电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成所述接通状态。
8.一种电压生成方法，是电压生成电路的电压生成方法，所述电压生成电路包括振荡信号生成部，生成交替地重复第一电压状态与第二电压状态的振荡信号；电容器，在一端接收所述振荡信号，在另一端连接有输出节点；以及开关元件，接收控制电压并根据此控制电压而设定成接通状态或断开状态，当设定成所述接通状态时，将所述第一电压施加至所述输出节点，且所述电压生成方法的特征在于，
在所述振荡信号处于所述第一电压状态的情况下，将所述第二电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成所述断开状态，
在所述振荡信号处于所述第二电压状态的情况下，将所述输出节点的电压作为所述控制电压而供给至所述开关元件，由此将所述开关元件设定成所述接通状态。
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