JP2000348494A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2000348494A JP2000348494A JP16226699A JP16226699A JP2000348494A JP 2000348494 A JP2000348494 A JP 2000348494A JP 16226699 A JP16226699 A JP 16226699A JP 16226699 A JP16226699 A JP 16226699A JP 2000348494 A JP2000348494 A JP 2000348494A
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Abstract
(57)【要約】
【課題】 低消費電力の不揮発性半導体記憶装置を提供
する。 【解決手段】 ＶPGM 発生回路２、Ｖpass発生回路３、
Ｐ５Ｖ発生回路、ワード線電圧発生回路、Ｖpp発生回路
４、サブロウデコーダ５、メインロウデコーダ６を有す
るＮＡＮＤ型フラッシュメモリにおいて、書き込み動作
時、ＶPGM レベルの昇圧電圧を発生するＶpp発生回路
４、サブロウデコーダ５、メインロウデコーダ６の昇圧
回路で昇圧動作に用いる昇圧クロック信号を、ＶPGM 発
生回路２で昇圧動作に用いる昇圧クロック信号に同期し
て制御すると共に、Ｖpassレベルの昇圧電圧を発生する
サブロウデコーダ５の昇圧回路で昇圧動作に用いる昇圧
クロック信号を、Ｖpass発生回路３で昇圧動作に用いる
昇圧クロック信号に同期して制御する。読み出し動作
時、ベリファイ動作時には、Ｐ５Ｖレベルの昇圧電圧を
発生するＶpp発生回路４、サブロウデコーダ５、メイン
ロウデコーダ６の昇圧回路で昇圧動作に用いる昇圧クロ
ック信号を、Ｐ５Ｖ発生回路で昇圧動作に用いる昇圧ク
ロック信号に同期して制御する。
する。 【解決手段】 ＶPGM 発生回路２、Ｖpass発生回路３、
Ｐ５Ｖ発生回路、ワード線電圧発生回路、Ｖpp発生回路
４、サブロウデコーダ５、メインロウデコーダ６を有す
るＮＡＮＤ型フラッシュメモリにおいて、書き込み動作
時、ＶPGM レベルの昇圧電圧を発生するＶpp発生回路
４、サブロウデコーダ５、メインロウデコーダ６の昇圧
回路で昇圧動作に用いる昇圧クロック信号を、ＶPGM 発
生回路２で昇圧動作に用いる昇圧クロック信号に同期し
て制御すると共に、Ｖpassレベルの昇圧電圧を発生する
サブロウデコーダ５の昇圧回路で昇圧動作に用いる昇圧
クロック信号を、Ｖpass発生回路３で昇圧動作に用いる
昇圧クロック信号に同期して制御する。読み出し動作
時、ベリファイ動作時には、Ｐ５Ｖレベルの昇圧電圧を
発生するＶpp発生回路４、サブロウデコーダ５、メイン
ロウデコーダ６の昇圧回路で昇圧動作に用いる昇圧クロ
ック信号を、Ｐ５Ｖ発生回路で昇圧動作に用いる昇圧ク
ロック信号に同期して制御する。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、特に、単一電源の不揮発性半導体記憶装
置に適用して好適なものである。
憶装置に関し、特に、単一電源の不揮発性半導体記憶装
置に適用して好適なものである。
【０００２】
【従来の技術】近年、各種記録装置やハードディスク装
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、現在では、ＮＡ
ＮＤ型のセル構造を有するＮＡＮＤ型フラッシュメモリ
が一般的となっている。
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、現在では、ＮＡ
ＮＤ型のセル構造を有するＮＡＮＤ型フラッシュメモリ
が一般的となっている。
【０００３】図１１に、ＮＡＮＤ型フラッシュメモリの
メモリセルアレイの等価回路を示す。図１１に示すよう
に、ＮＡＮＤ型フラッシュメモリのメモリセルアレイに
おいては、ＮＡＮＤストリングＳＴ０〜ＳＴｎがそれぞ
れビット線ＢＬ０〜ＢＬｎと接続されている。ＮＡＮＤ
ストリングＳＴ０においては、フローティングゲート型
のメモリセルトランジスタＭ0-0 〜Ｍ15-0が直列接続さ
れ、メモリセルトランジスタＭ15-0のドレインが選択ト
ランジスタＤＳ０を介してビット線ＢＬ０と接続され、
メモリセルトランジスタＭ0-0 のソースが選択トランジ
スタＳＳ０を介してソース線ＳＬと接続されている。メ
モリセルトランジスタＭ0-0 〜Ｍ15-0のコントロールゲ
ートはそれぞれワード線ＷＬ０〜ＷＬ１５と接続され、
選択トランジスタＤＳ０のゲートは選択ゲート線ＤＳＧ
と接続され、選択トランジスタＳＳ０のゲートは選択ゲ
ート線ＳＳＧと接続される。他のＮＡＮＤストリングＳ
Ｔ１〜ＳＴｎも、同様の接続関係とされる。
メモリセルアレイの等価回路を示す。図１１に示すよう
に、ＮＡＮＤ型フラッシュメモリのメモリセルアレイに
おいては、ＮＡＮＤストリングＳＴ０〜ＳＴｎがそれぞ
れビット線ＢＬ０〜ＢＬｎと接続されている。ＮＡＮＤ
ストリングＳＴ０においては、フローティングゲート型
のメモリセルトランジスタＭ0-0 〜Ｍ15-0が直列接続さ
れ、メモリセルトランジスタＭ15-0のドレインが選択ト
ランジスタＤＳ０を介してビット線ＢＬ０と接続され、
メモリセルトランジスタＭ0-0 のソースが選択トランジ
スタＳＳ０を介してソース線ＳＬと接続されている。メ
モリセルトランジスタＭ0-0 〜Ｍ15-0のコントロールゲ
ートはそれぞれワード線ＷＬ０〜ＷＬ１５と接続され、
選択トランジスタＤＳ０のゲートは選択ゲート線ＤＳＧ
と接続され、選択トランジスタＳＳ０のゲートは選択ゲ
ート線ＳＳＧと接続される。他のＮＡＮＤストリングＳ
Ｔ１〜ＳＴｎも、同様の接続関係とされる。
【０００４】行方向に配列されたこれらのＮＡＮＤスト
リングＳＴ０〜ＳＴｎは、上述のようにワード線ＷＬ０
〜ＷＬ１５および選択ゲート線ＤＳＧ，ＳＳＧを共有し
ており、メモリセルアレイにおいて１つのブロックを構
成している。メモリセルアレイは、このようなブロック
を複数有している。このメモリセルアレイの各ブロック
においては、同一ワード線上のメモリセルトランジスタ
によって１つのページが構成されている。この場合、メ
モリセルアレイの１つのブロックは１６ページからな
る。
リングＳＴ０〜ＳＴｎは、上述のようにワード線ＷＬ０
〜ＷＬ１５および選択ゲート線ＤＳＧ，ＳＳＧを共有し
ており、メモリセルアレイにおいて１つのブロックを構
成している。メモリセルアレイは、このようなブロック
を複数有している。このメモリセルアレイの各ブロック
においては、同一ワード線上のメモリセルトランジスタ
によって１つのページが構成されている。この場合、メ
モリセルアレイの１つのブロックは１６ページからな
る。
【０００５】上述のようなメモリセルアレイを有するＮ
ＡＮＤ型フラッシュメモリにおいて、書き込み動作時に
は、メモリセルアレイの複数のブロックの中から書き込
み対象のブロックが選択される。そして、その選択ブロ
ック内の選択ゲート線ＤＳＧに電源電圧ＶCCが印加さ
れ、選択ゲート線ＳＳＧに０Ｖが印加される。この状態
で、その選択ブロック内の複数のワード線のうち、書き
込み対象のメモリセルトランジスタと接続された選択ワ
ード線に、１６〜２０Ｖ程度のプログラム電圧ＶPGM が
印加されると共に、書き込み対象外のメモリセルトラン
ジスタと接続された非選択ワード線に、１０〜１２Ｖ程
度のプログラムパス電圧Ｖpass（中間禁止電圧とも言
う）が印加され、ページ単位でデータの書き込みがなさ
れる。
ＡＮＤ型フラッシュメモリにおいて、書き込み動作時に
は、メモリセルアレイの複数のブロックの中から書き込
み対象のブロックが選択される。そして、その選択ブロ
ック内の選択ゲート線ＤＳＧに電源電圧ＶCCが印加さ
れ、選択ゲート線ＳＳＧに０Ｖが印加される。この状態
で、その選択ブロック内の複数のワード線のうち、書き
込み対象のメモリセルトランジスタと接続された選択ワ
ード線に、１６〜２０Ｖ程度のプログラム電圧ＶPGM が
印加されると共に、書き込み対象外のメモリセルトラン
ジスタと接続された非選択ワード線に、１０〜１２Ｖ程
度のプログラムパス電圧Ｖpass（中間禁止電圧とも言
う）が印加され、ページ単位でデータの書き込みがなさ
れる。
【０００６】読み出し動作時には、メモリセルアレイの
複数のブロックの中から読み出し対象のブロックが選択
される。そして、その選択ブロック内の選択ゲート線Ｄ
ＳＧ，ＳＳＧおよび読み出し対象外のメモリセルトラン
ジスタと接続された非選択ワード線に、５〜６Ｖ程度の
読み出しパス電圧Ｐ５Ｖが印加され、この状態で、読み
出し対象のメモリセルトランジスタと接続された選択ワ
ード線に、所定の読み出し電圧が印加され、ページ単位
でデータの読み出しがなされる。なお、書き込み動作に
引き続いて行われるベリファイ動作時には、選択ワード
線にベリファイ用読み出し電圧が印加されること以外
は、読み出し動作時と同様な電圧が設定される。
複数のブロックの中から読み出し対象のブロックが選択
される。そして、その選択ブロック内の選択ゲート線Ｄ
ＳＧ，ＳＳＧおよび読み出し対象外のメモリセルトラン
ジスタと接続された非選択ワード線に、５〜６Ｖ程度の
読み出しパス電圧Ｐ５Ｖが印加され、この状態で、読み
出し対象のメモリセルトランジスタと接続された選択ワ
ード線に、所定の読み出し電圧が印加され、ページ単位
でデータの読み出しがなされる。なお、書き込み動作に
引き続いて行われるベリファイ動作時には、選択ワード
線にベリファイ用読み出し電圧が印加されること以外
は、読み出し動作時と同様な電圧が設定される。
【０００７】消去動作時には、メモリセルアレイの複数
のブロックの中から消去対象のブロックが選択される。
そして、選択ブロック内の選択ゲート線ＤＳＧ，ＳＳＧ
に、５〜６Ｖ程度の読み出しパス電圧Ｐ５Ｖが印加され
た状態で、全ワード線に０Ｖが印加され、そのブロック
内の全ＮＡＮＤストリングのデータ消去が一括して行わ
れる。なお、消去動作は、メモリセルアレイの全ブロッ
クを一括して行うことも可能である。
のブロックの中から消去対象のブロックが選択される。
そして、選択ブロック内の選択ゲート線ＤＳＧ，ＳＳＧ
に、５〜６Ｖ程度の読み出しパス電圧Ｐ５Ｖが印加され
た状態で、全ワード線に０Ｖが印加され、そのブロック
内の全ＮＡＮＤストリングのデータ消去が一括して行わ
れる。なお、消去動作は、メモリセルアレイの全ブロッ
クを一括して行うことも可能である。
【０００８】単一電源のＮＡＮＤ型フラッシュメモリ
は、上述のような動作を実現するため、外部電源電圧Ｖ
CCからプログラム電圧ＶPGM 、プログラムパス電圧Ｖpa
ssおよび読み出しパス電圧Ｐ５Ｖを発生させる各種の内
部昇圧電源を内蔵している。以下に、図１２および図１
３を用いて、そのような内部昇圧電源を有する従来のＮ
ＡＮＤ型フラッシュメモリの構成について説明する。
は、上述のような動作を実現するため、外部電源電圧Ｖ
CCからプログラム電圧ＶPGM 、プログラムパス電圧Ｖpa
ssおよび読み出しパス電圧Ｐ５Ｖを発生させる各種の内
部昇圧電源を内蔵している。以下に、図１２および図１
３を用いて、そのような内部昇圧電源を有する従来のＮ
ＡＮＤ型フラッシュメモリの構成について説明する。
【０００９】図１２に、従来のＮＡＮＤ型フラッシュメ
モリの書き込み動作時における信号の流れを示す。
モリの書き込み動作時における信号の流れを示す。
【００１０】図１２において、メモリセルアレイ１は、
行方向および列方向にマトリクス状に配列された複数の
ＮＡＮＤストリングと、これらの複数のＮＡＮＤストリ
ングと接続されたビット線、ソース線、ワード線および
選択ゲート線とからなり、具体的には、例えば、図１１
に示すと同様に構成されている。この場合、このメモリ
セルアレイ１の１ブロックは１６ページからなる。ＮＡ
ＮＤストリングＳＴ０〜ＳＴｎは、このメモリセルアレ
イ１の１つのブロックを構成するＮＡＮＤストリングで
あり、それぞれ、ビット線ＢＬ０〜ＢＬｎと接続され
る。ＮＡＮＤストリングＳＴ０〜ＳＴｎから導出される
１６本のワード線ＷＬｉ（ｉ＝０〜１５）は、それぞ
れ、ワード線用のトランスファゲートＴＧｉ（ｉ＝０〜
１５）の一端と接続される。なお、図示は省略するが、
ＮＡＮＤストリングＳＴ０〜ＳＴｎから導出される選択
ゲート線ＤＳＧ，ＳＳＧも同様に、それぞれ、選択ゲー
ト線用のトランスファゲートの一端と接続される。
行方向および列方向にマトリクス状に配列された複数の
ＮＡＮＤストリングと、これらの複数のＮＡＮＤストリ
ングと接続されたビット線、ソース線、ワード線および
選択ゲート線とからなり、具体的には、例えば、図１１
に示すと同様に構成されている。この場合、このメモリ
セルアレイ１の１ブロックは１６ページからなる。ＮＡ
ＮＤストリングＳＴ０〜ＳＴｎは、このメモリセルアレ
イ１の１つのブロックを構成するＮＡＮＤストリングで
あり、それぞれ、ビット線ＢＬ０〜ＢＬｎと接続され
る。ＮＡＮＤストリングＳＴ０〜ＳＴｎから導出される
１６本のワード線ＷＬｉ（ｉ＝０〜１５）は、それぞ
れ、ワード線用のトランスファゲートＴＧｉ（ｉ＝０〜
１５）の一端と接続される。なお、図示は省略するが、
ＮＡＮＤストリングＳＴ０〜ＳＴｎから導出される選択
ゲート線ＤＳＧ，ＳＳＧも同様に、それぞれ、選択ゲー
ト線用のトランスファゲートの一端と接続される。
【００１１】また、このＮＡＮＤ型フラッシュメモリ
は、ＶPGM 発生回路２、Ｖpass発生回路３、Ｖpp発生回
路４、サブロウデコーダ５、メインロウデコーダ６およ
びＳＧデコーダ（図示せず）を有する。ここで、ＶPGM
発生回路２は、書き込み動作時に選択ワード線に印加す
る例えば１６〜２０Ｖ程度のプログラム電圧ＶPGM を発
生する内部昇圧電源であり、電源電圧ＶCCからプログラ
ム電圧ＶPGM を発生する昇圧回路２ａと、昇圧回路２ａ
の動作制御に用いるクロック制御回路２ｂとを有する。
Ｖpass発生回路３は、書き込み動作時に非選択ワード線
に印加する例えば１０〜１２Ｖ程度のプログラムパス電
圧Ｖpassを発生する内部昇圧電源であり、電源電圧ＶCC
からプログラムパス電圧Ｖpassを発生する昇圧回路３ａ
と、昇圧回路３ａの動作制御に用いるクロック制御回路
３ｂとを有する。
は、ＶPGM 発生回路２、Ｖpass発生回路３、Ｖpp発生回
路４、サブロウデコーダ５、メインロウデコーダ６およ
びＳＧデコーダ（図示せず）を有する。ここで、ＶPGM
発生回路２は、書き込み動作時に選択ワード線に印加す
る例えば１６〜２０Ｖ程度のプログラム電圧ＶPGM を発
生する内部昇圧電源であり、電源電圧ＶCCからプログラ
ム電圧ＶPGM を発生する昇圧回路２ａと、昇圧回路２ａ
の動作制御に用いるクロック制御回路２ｂとを有する。
Ｖpass発生回路３は、書き込み動作時に非選択ワード線
に印加する例えば１０〜１２Ｖ程度のプログラムパス電
圧Ｖpassを発生する内部昇圧電源であり、電源電圧ＶCC
からプログラムパス電圧Ｖpassを発生する昇圧回路３ａ
と、昇圧回路３ａの動作制御に用いるクロック制御回路
３ｂとを有する。
【００１２】ＶPGM 発生回路２から導出されるプログラ
ム電圧ＶPGM の供給線が、Ｖpp発生回路４およびサブロ
ウデコーダ５と接続され、Ｖpass発生回路３から導出さ
れるプログラムパス電圧Ｖpassの供給線が、サブロウデ
コーダ５と接続される。Ｖpp発生回路４から導出される
高電圧Ｖppの供給線が、メインロウデコーダ６と接続さ
れる。サブロウデコーダ５から導出されるワード線電圧
ＶＣＧｉ（ｉ＝０〜１５）の供給線が、それぞれ、トラ
ンスファゲートＴＧｉを介して、メモリセルアレイ１の
対応するワード線ＷＬｉと接続される。メインロウデコ
ーダ６から導出されるブロック選択電圧の供給線が、ト
ランスファゲートＴＧｉのゲートと接続される。
ム電圧ＶPGM の供給線が、Ｖpp発生回路４およびサブロ
ウデコーダ５と接続され、Ｖpass発生回路３から導出さ
れるプログラムパス電圧Ｖpassの供給線が、サブロウデ
コーダ５と接続される。Ｖpp発生回路４から導出される
高電圧Ｖppの供給線が、メインロウデコーダ６と接続さ
れる。サブロウデコーダ５から導出されるワード線電圧
ＶＣＧｉ（ｉ＝０〜１５）の供給線が、それぞれ、トラ
ンスファゲートＴＧｉを介して、メモリセルアレイ１の
対応するワード線ＷＬｉと接続される。メインロウデコ
ーダ６から導出されるブロック選択電圧の供給線が、ト
ランスファゲートＴＧｉのゲートと接続される。
【００１３】また、ＶPGM 発生回路２に昇圧クロック信
号ＣＬＫ１が供給され、Ｖpass発生回路３に昇圧クロッ
ク信号ＣＬＫ２が供給され、Ｖpp発生回路４に昇圧クロ
ック信号ＣＬＫ３が供給され、サブロウデコーダ５に昇
圧クロック信号ＣＬＫ４が供給され、メインロウデコー
ダ６に昇圧クロック信号ＣＬＫ５が供給される。
号ＣＬＫ１が供給され、Ｖpass発生回路３に昇圧クロッ
ク信号ＣＬＫ２が供給され、Ｖpp発生回路４に昇圧クロ
ック信号ＣＬＫ３が供給され、サブロウデコーダ５に昇
圧クロック信号ＣＬＫ４が供給され、メインロウデコー
ダ６に昇圧クロック信号ＣＬＫ５が供給される。
【００１４】ＶPGM 発生回路２の昇圧回路２ａは、例え
ばチャージポンプ型の昇圧回路からなり、書き込み動作
時、昇圧クロック信号ＣＬＫ１に応じてポンピング動作
を行うことにより、電源電圧ＶCCレベルの電圧（ＶCC−
Ｖth）からプログラム電圧ＶPGM を発生させる。ただ
し、Ｖthはトランジスタのしきい値電圧である。昇圧回
路２ａの出力は、クロック制御回路２ｂにおいて所定の
リファレンス電圧と比較される。そして、その比較の結
果、昇圧回路２ａの出力が所望の電圧より低い場合、昇
圧回路２ａに対して昇圧クロック信号ＣＬＫ１が供給さ
れ、昇圧回路２ａの出力が所望の電圧以上の場合、昇圧
回路２ａに対する昇圧クロック信号ＣＬＫ１の供給が停
止される。クロック制御信号Ｓ１は、このＶPGM 発生回
路２において、昇圧回路２ａに対する昇圧クロック信号
ＣＬＫ１の供給を制御するのに用いる制御信号である。
このクロック制御信号Ｓ１は、クロック制御回路２ｂに
おいて、昇圧回路２ａの出力とリファレンス電圧とを比
較することにより、その比較結果に応じて生成される。
ばチャージポンプ型の昇圧回路からなり、書き込み動作
時、昇圧クロック信号ＣＬＫ１に応じてポンピング動作
を行うことにより、電源電圧ＶCCレベルの電圧（ＶCC−
Ｖth）からプログラム電圧ＶPGM を発生させる。ただ
し、Ｖthはトランジスタのしきい値電圧である。昇圧回
路２ａの出力は、クロック制御回路２ｂにおいて所定の
リファレンス電圧と比較される。そして、その比較の結
果、昇圧回路２ａの出力が所望の電圧より低い場合、昇
圧回路２ａに対して昇圧クロック信号ＣＬＫ１が供給さ
れ、昇圧回路２ａの出力が所望の電圧以上の場合、昇圧
回路２ａに対する昇圧クロック信号ＣＬＫ１の供給が停
止される。クロック制御信号Ｓ１は、このＶPGM 発生回
路２において、昇圧回路２ａに対する昇圧クロック信号
ＣＬＫ１の供給を制御するのに用いる制御信号である。
このクロック制御信号Ｓ１は、クロック制御回路２ｂに
おいて、昇圧回路２ａの出力とリファレンス電圧とを比
較することにより、その比較結果に応じて生成される。
【００１５】Ｖpass発生回路３の昇圧回路３ａは、例え
ばチャージポンプ型の昇圧回路からなり、書き込み動作
時、昇圧クロック信号ＣＬＫ２に応じてポンピング動作
を行うことにより、電源電圧ＶCCレベルの電圧（ＶCC−
Ｖth）からプログラムパス電圧Ｖpassを発生させる。昇
圧回路３ａの出力は、クロック制御回路３ｂにおいて所
定のリファレンス電圧と比較される。そして、その比較
の結果、昇圧回路３ａの出力が所望の電圧より低い場
合、昇圧回路３ａに対して昇圧クロック信号ＣＬＫ２が
供給され、昇圧回路３ａの出力が所望の電圧以上の場
合、昇圧回路３ａに対する昇圧クロック信号ＣＬＫ２の
供給が停止される。クロック制御信号Ｓ２は、このＶpa
ss発生回路３において、昇圧回路３ａに対する昇圧クロ
ック信号ＣＬＫ２の供給を制御するのに用いる制御信号
である。このクロック制御信号Ｓ２は、クロック制御回
路３ｂにおいて、昇圧回路３ａの出力とリファレンス電
圧とを比較することにより、その比較結果に応じて生成
される。
ばチャージポンプ型の昇圧回路からなり、書き込み動作
時、昇圧クロック信号ＣＬＫ２に応じてポンピング動作
を行うことにより、電源電圧ＶCCレベルの電圧（ＶCC−
Ｖth）からプログラムパス電圧Ｖpassを発生させる。昇
圧回路３ａの出力は、クロック制御回路３ｂにおいて所
定のリファレンス電圧と比較される。そして、その比較
の結果、昇圧回路３ａの出力が所望の電圧より低い場
合、昇圧回路３ａに対して昇圧クロック信号ＣＬＫ２が
供給され、昇圧回路３ａの出力が所望の電圧以上の場
合、昇圧回路３ａに対する昇圧クロック信号ＣＬＫ２の
供給が停止される。クロック制御信号Ｓ２は、このＶpa
ss発生回路３において、昇圧回路３ａに対する昇圧クロ
ック信号ＣＬＫ２の供給を制御するのに用いる制御信号
である。このクロック制御信号Ｓ２は、クロック制御回
路３ｂにおいて、昇圧回路３ａの出力とリファレンス電
圧とを比較することにより、その比較結果に応じて生成
される。
【００１６】Ｖpp発生回路４は、書き込み動作時、高電
圧Ｖppの供給線に対してＶPGM 発生回路２からのプログ
ラム電圧ＶPGM を出力する。このとき、Ｖpp発生回路４
は、高電圧Ｖppの供給線にプログラム電圧ＶPGM を出力
するのに必要な昇圧電圧を発生する昇圧回路（ＶPGM ト
ランスファ用の昇圧回路）を動作させることにより、高
電圧Ｖppの供給線にプログラム電圧ＶPGM を伝える。Ｖ
PGM トランスファ用の昇圧回路は、例えばチャージポン
プ型の昇圧回路からなり、書き込み動作時、昇圧クロッ
ク信号ＣＬＫ３に応じてポンピング動作を行うことによ
り、ＶPGM レベルの昇圧電圧（ＶPGM ＋α）を発生す
る。ただし、α≧Ｖthである。
圧Ｖppの供給線に対してＶPGM 発生回路２からのプログ
ラム電圧ＶPGM を出力する。このとき、Ｖpp発生回路４
は、高電圧Ｖppの供給線にプログラム電圧ＶPGM を出力
するのに必要な昇圧電圧を発生する昇圧回路（ＶPGM ト
ランスファ用の昇圧回路）を動作させることにより、高
電圧Ｖppの供給線にプログラム電圧ＶPGM を伝える。Ｖ
PGM トランスファ用の昇圧回路は、例えばチャージポン
プ型の昇圧回路からなり、書き込み動作時、昇圧クロッ
ク信号ＣＬＫ３に応じてポンピング動作を行うことによ
り、ＶPGM レベルの昇圧電圧（ＶPGM ＋α）を発生す
る。ただし、α≧Ｖthである。
【００１７】サブロウデコーダ５は、書き込み動作時、
選択ワード線に対応するワード線電圧ＶＣＧｉの供給線
に対してＶPGM 発生回路２からのプログラム電圧ＶPGM
を出力し、非選択ワード線に対応するワード線電圧ＶＣ
Ｇｉの供給線に対してＶpass発生回路３からのプログラ
ムパス電圧Ｖpassを出力する。このとき、サブロウデコ
ーダ５は、ワード線電圧ＶＣＧｉの供給線にプログラム
電圧ＶPGM を出力するのに必要な昇圧電圧を発生する昇
圧回路（ＶPGM トランスファ用の昇圧回路）、または、
ワード線電圧ＶＣＧｉの供給線にプログラムパス電圧Ｖ
passを出力するのに必要な昇圧電圧を発生する昇圧回路
（Ｖpassトランスファ用の昇圧回路）を動作させること
により、ワード線電圧ＶＣＧｉの供給線にプログラム電
圧ＶPGMまたはプログラムパス電圧Ｖpassを伝える。ＶP
GM トランスファ用の昇圧回路およびＶpassトランスフ
ァ用の昇圧回路は、例えばチャージポンプ型の昇圧回路
からなり、書き込み動作時、昇圧クロック信号ＣＬＫ４
に応じてポンピング動作を行うことにより、それぞれ、
ＶPGM レベルの昇圧電圧（ＶPGM ＋α）およびＶpassレ
ベルの昇圧電圧（Ｖpass＋α）を発生する。
選択ワード線に対応するワード線電圧ＶＣＧｉの供給線
に対してＶPGM 発生回路２からのプログラム電圧ＶPGM
を出力し、非選択ワード線に対応するワード線電圧ＶＣ
Ｇｉの供給線に対してＶpass発生回路３からのプログラ
ムパス電圧Ｖpassを出力する。このとき、サブロウデコ
ーダ５は、ワード線電圧ＶＣＧｉの供給線にプログラム
電圧ＶPGM を出力するのに必要な昇圧電圧を発生する昇
圧回路（ＶPGM トランスファ用の昇圧回路）、または、
ワード線電圧ＶＣＧｉの供給線にプログラムパス電圧Ｖ
passを出力するのに必要な昇圧電圧を発生する昇圧回路
（Ｖpassトランスファ用の昇圧回路）を動作させること
により、ワード線電圧ＶＣＧｉの供給線にプログラム電
圧ＶPGMまたはプログラムパス電圧Ｖpassを伝える。ＶP
GM トランスファ用の昇圧回路およびＶpassトランスフ
ァ用の昇圧回路は、例えばチャージポンプ型の昇圧回路
からなり、書き込み動作時、昇圧クロック信号ＣＬＫ４
に応じてポンピング動作を行うことにより、それぞれ、
ＶPGM レベルの昇圧電圧（ＶPGM ＋α）およびＶpassレ
ベルの昇圧電圧（Ｖpass＋α）を発生する。
【００１８】メインロウデコーダ６は、書き込み動作
時、対応するブロックが選択されている場合、ブロック
選択電圧の供給線に対して所定のブロック選択電圧を出
力する。このとき、メインロウデコーダ６は、高電圧Ｖ
ppの供給線と接続されたブロック選択電圧発生用の昇圧
回路を動作させることによりＶppレベルの昇圧電圧（Ｖ
pp＋α）を発生させ、その昇圧電圧をブロック選択電圧
としてブロック選択電圧の供給線に出力する。ブロック
選択電圧発生用の昇圧回路は、例えばチャージポンプ型
の昇圧回路からなり、書き込み動作時、昇圧クロック信
号ＣＬＫ５を用いてポンピング動作を行うことにより、
Ｖppレベルの昇圧電圧（Ｖpp＋α）を発生する。なお、
書き込み動作時、高電圧Ｖppの供給線にプログラム電圧
ＶPGM が出力されており、したがって、ブロック選択電
圧発生用の昇圧回路は、ブロック選択電圧としてＶppレ
ベルの昇圧電圧（Ｖpp＋α）を発生する。
時、対応するブロックが選択されている場合、ブロック
選択電圧の供給線に対して所定のブロック選択電圧を出
力する。このとき、メインロウデコーダ６は、高電圧Ｖ
ppの供給線と接続されたブロック選択電圧発生用の昇圧
回路を動作させることによりＶppレベルの昇圧電圧（Ｖ
pp＋α）を発生させ、その昇圧電圧をブロック選択電圧
としてブロック選択電圧の供給線に出力する。ブロック
選択電圧発生用の昇圧回路は、例えばチャージポンプ型
の昇圧回路からなり、書き込み動作時、昇圧クロック信
号ＣＬＫ５を用いてポンピング動作を行うことにより、
Ｖppレベルの昇圧電圧（Ｖpp＋α）を発生する。なお、
書き込み動作時、高電圧Ｖppの供給線にプログラム電圧
ＶPGM が出力されており、したがって、ブロック選択電
圧発生用の昇圧回路は、ブロック選択電圧としてＶppレ
ベルの昇圧電圧（Ｖpp＋α）を発生する。
【００１９】書き込み動作時には、上述のようにＶpp発
生回路４、サブロウデコーダ５およびメインロウデコー
ダ６を動作させることにより、ＶPGM 発生回路２および
Ｖpass発生回路３で発生させたプログラム電圧ＶPGM お
よびプログラム電圧Ｖpassが、メモリセルアレイ１のワ
ード線ＷＬｉに伝えられる。
生回路４、サブロウデコーダ５およびメインロウデコー
ダ６を動作させることにより、ＶPGM 発生回路２および
Ｖpass発生回路３で発生させたプログラム電圧ＶPGM お
よびプログラム電圧Ｖpassが、メモリセルアレイ１のワ
ード線ＷＬｉに伝えられる。
【００２０】また、図１３に、従来のＮＡＮＤ型フラッ
シュメモリの読み出し動作時およびベリファイ動作時に
おける信号の流れを示す。なお、図１３において、図１
２と同一または対応する部分には、同一の符号を付す。
シュメモリの読み出し動作時およびベリファイ動作時に
おける信号の流れを示す。なお、図１３において、図１
２と同一または対応する部分には、同一の符号を付す。
【００２１】図１３において、Ｐ５Ｖ発生回路７は、読
み出し動作時およびベリファイ動作時に非選択ワード線
に印加する例えば５〜６Ｖ程度の読み出しパス電圧Ｐ５
Ｖを発生する内部昇圧電源であり、電源電圧ＶCCレベル
の電圧（ＶCC−Ｖth）から読み出しパス電圧Ｐ５Ｖを発
生する昇圧回路７ａと、昇圧回路７ａの動作制御に用い
るクロック制御回路７ｂとを有する。ワード線電圧発生
回路８は、読み出し動作時およびベリファイ動作時に選
択ワード線に所定の読み出し電圧ＶTHを発生する内部昇
圧電源である。
み出し動作時およびベリファイ動作時に非選択ワード線
に印加する例えば５〜６Ｖ程度の読み出しパス電圧Ｐ５
Ｖを発生する内部昇圧電源であり、電源電圧ＶCCレベル
の電圧（ＶCC−Ｖth）から読み出しパス電圧Ｐ５Ｖを発
生する昇圧回路７ａと、昇圧回路７ａの動作制御に用い
るクロック制御回路７ｂとを有する。ワード線電圧発生
回路８は、読み出し動作時およびベリファイ動作時に選
択ワード線に所定の読み出し電圧ＶTHを発生する内部昇
圧電源である。
【００２２】Ｐ５Ｖ発生回路７から導出される読み出し
パス電圧Ｐ５Ｖの供給線が、Ｖpp発生回路４およびサブ
ロウデコーダ５と接続され、ワード線電圧発生回路８か
ら導出される読み出し電圧ＶTHの供給線が、サブロウデ
コーダ５と接続される。
パス電圧Ｐ５Ｖの供給線が、Ｖpp発生回路４およびサブ
ロウデコーダ５と接続され、ワード線電圧発生回路８か
ら導出される読み出し電圧ＶTHの供給線が、サブロウデ
コーダ５と接続される。
【００２３】また、Ｐ５Ｖ発生回路７に昇圧クロック信
号ＣＬＫ６が供給され、Ｖpp発生回路４に昇圧クロック
信号ＣＬＫ７が供給され、サブロウデコーダ５に昇圧ク
ロック信号ＣＬＫ８が供給され、メインロウデコーダ６
に昇圧クロック信号ＣＬＫ９が供給される。
号ＣＬＫ６が供給され、Ｖpp発生回路４に昇圧クロック
信号ＣＬＫ７が供給され、サブロウデコーダ５に昇圧ク
ロック信号ＣＬＫ８が供給され、メインロウデコーダ６
に昇圧クロック信号ＣＬＫ９が供給される。
【００２４】このＮＡＮＤ型フラッシュメモリの上記以
外の構成は、図１２に示すと同様であるので、説明を省
略する。
外の構成は、図１２に示すと同様であるので、説明を省
略する。
【００２５】Ｐ５Ｖ発生回路７の昇圧回路７ａは、例え
ばチャージポンプ型の昇圧回路からなり、読み出し動作
時およびベリファイ動作時、昇圧クロック信号ＣＬＫ６
に応じてポンピング動作を行うことにより、電源電圧Ｖ
CCから読み出しパス電圧Ｐ５Ｖを発生する。昇圧回路７
ａの出力は、クロック制御回路７ｂにおいて所定のリフ
ァレンス電圧と比較される。そして、その比較の結果、
昇圧回路７ａの出力が所望の電圧より低い場合、昇圧回
路７ａに対して昇圧クロック信号ＣＬＫ６が供給され、
昇圧回路７ａの出力が所望の電圧以上の場合、昇圧回路
７ａに対する昇圧クロック信号ＣＬＫ６の供給が停止さ
れる。クロック制御信号Ｓ３は、このＰ５Ｖ発生回路７
において、昇圧回路７ａに対する昇圧クロック信号ＣＬ
Ｋ６の供給を制御するのに用いる制御信号である。この
クロック制御信号Ｓ３は、クロック制御回路７ｂにおい
て、昇圧回路７ａの出力とリファレンス電圧とを比較す
ることにより、その比較結果に応じて生成される。
ばチャージポンプ型の昇圧回路からなり、読み出し動作
時およびベリファイ動作時、昇圧クロック信号ＣＬＫ６
に応じてポンピング動作を行うことにより、電源電圧Ｖ
CCから読み出しパス電圧Ｐ５Ｖを発生する。昇圧回路７
ａの出力は、クロック制御回路７ｂにおいて所定のリフ
ァレンス電圧と比較される。そして、その比較の結果、
昇圧回路７ａの出力が所望の電圧より低い場合、昇圧回
路７ａに対して昇圧クロック信号ＣＬＫ６が供給され、
昇圧回路７ａの出力が所望の電圧以上の場合、昇圧回路
７ａに対する昇圧クロック信号ＣＬＫ６の供給が停止さ
れる。クロック制御信号Ｓ３は、このＰ５Ｖ発生回路７
において、昇圧回路７ａに対する昇圧クロック信号ＣＬ
Ｋ６の供給を制御するのに用いる制御信号である。この
クロック制御信号Ｓ３は、クロック制御回路７ｂにおい
て、昇圧回路７ａの出力とリファレンス電圧とを比較す
ることにより、その比較結果に応じて生成される。
【００２６】ワード線電圧発生回路８は、読み出し動作
時およびベリファイ動作時、例えば、図１４に示すよう
な読み出し電圧ＶTHを発生する。なお、図１４は、８値
型のＮＡＮＤ型フラッシュメモリにおける読み出し電圧
ＶTHの設定例を示す。図１４に示すように、８値型のＮ
ＡＮＤ型フラッシュメモリにおいて、メモリセルトラン
ジスタのしきい値電圧Ｖthは、データ内容に対応した８
状態をとる。ここで、分布７〜分布１は、それぞれ、
「０００」，「００１」，「０１０」，「０１１」，
「１００」，「１０１」，「１１０」に対応した正のし
きい値電圧のプログラム状態とされるメモリセルトラン
ジスタの分布であり、分布０は、データ「１１１」に対
応した負のしきい値電圧の消去状態とされるメモリセル
トランジスタの分布である。ＶRD7 〜ＶRD1 は読み出し
動作時の各プログラム状態に対応する読み出し電圧であ
り、ＶVF7 〜ＶVF0 はベリファイ動作時の各プログラム
状態に対応する読み出し電圧である。ただし、ＶVF7 ＞
ＶRD7 ＞・・・＞ＶVF1 ＞ＶRD1 である。一例を挙げる
と、ＶVF7 ＝３．８Ｖ，ＶRD7 ＝３．６Ｖ，ＶVF6 ＝
３．２Ｖ，ＶRD6 ＝３．０Ｖ，ＶVF5 ＝２．６Ｖ，ＶRD
5 ＝２．４Ｖ，ＶVF4 ＝２．０Ｖ，ＶRD4 ＝１．８Ｖ，
ＶVF3 ＝１．４Ｖ，ＶRD3 ＝１．２Ｖ，ＶVF2 ＝０．８
Ｖ，ＶRD2 ＝０．６Ｖ，ＶVF1 ＝０．２Ｖ，ＶRD1 ＝０
Ｖである。
時およびベリファイ動作時、例えば、図１４に示すよう
な読み出し電圧ＶTHを発生する。なお、図１４は、８値
型のＮＡＮＤ型フラッシュメモリにおける読み出し電圧
ＶTHの設定例を示す。図１４に示すように、８値型のＮ
ＡＮＤ型フラッシュメモリにおいて、メモリセルトラン
ジスタのしきい値電圧Ｖthは、データ内容に対応した８
状態をとる。ここで、分布７〜分布１は、それぞれ、
「０００」，「００１」，「０１０」，「０１１」，
「１００」，「１０１」，「１１０」に対応した正のし
きい値電圧のプログラム状態とされるメモリセルトラン
ジスタの分布であり、分布０は、データ「１１１」に対
応した負のしきい値電圧の消去状態とされるメモリセル
トランジスタの分布である。ＶRD7 〜ＶRD1 は読み出し
動作時の各プログラム状態に対応する読み出し電圧であ
り、ＶVF7 〜ＶVF0 はベリファイ動作時の各プログラム
状態に対応する読み出し電圧である。ただし、ＶVF7 ＞
ＶRD7 ＞・・・＞ＶVF1 ＞ＶRD1 である。一例を挙げる
と、ＶVF7 ＝３．８Ｖ，ＶRD7 ＝３．６Ｖ，ＶVF6 ＝
３．２Ｖ，ＶRD6 ＝３．０Ｖ，ＶVF5 ＝２．６Ｖ，ＶRD
5 ＝２．４Ｖ，ＶVF4 ＝２．０Ｖ，ＶRD4 ＝１．８Ｖ，
ＶVF3 ＝１．４Ｖ，ＶRD3 ＝１．２Ｖ，ＶVF2 ＝０．８
Ｖ，ＶRD2 ＝０．６Ｖ，ＶVF1 ＝０．２Ｖ，ＶRD1 ＝０
Ｖである。
【００２７】Ｖpp発生回路４は、読み出し動作時および
ベリファイ動作時、高電圧Ｖppの供給線に対してＰ５Ｖ
発生回路７からの読み出しパス電圧Ｐ５Ｖを出力する。
このとき、Ｖpp発生回路４は、高電圧Ｖppの供給線に読
み出しパス電圧Ｐ５Ｖを出力するのに必要な昇圧電圧を
発生する昇圧回路（Ｐ５Ｖトランスファ用の昇圧回路）
を動作させることにより、高電圧Ｖppの供給線に読み出
しパス電圧Ｐ５Ｖを伝える。Ｐ５Ｖトランスファ用の昇
圧回路は、例えばチャージポンプ型の昇圧回路からな
り、読み出し動作時およびベリファイ動作時、昇圧クロ
ック信号ＣＬＫ７に応じてポンピング動作を行うことに
より、Ｐ５Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を発生す
る。
ベリファイ動作時、高電圧Ｖppの供給線に対してＰ５Ｖ
発生回路７からの読み出しパス電圧Ｐ５Ｖを出力する。
このとき、Ｖpp発生回路４は、高電圧Ｖppの供給線に読
み出しパス電圧Ｐ５Ｖを出力するのに必要な昇圧電圧を
発生する昇圧回路（Ｐ５Ｖトランスファ用の昇圧回路）
を動作させることにより、高電圧Ｖppの供給線に読み出
しパス電圧Ｐ５Ｖを伝える。Ｐ５Ｖトランスファ用の昇
圧回路は、例えばチャージポンプ型の昇圧回路からな
り、読み出し動作時およびベリファイ動作時、昇圧クロ
ック信号ＣＬＫ７に応じてポンピング動作を行うことに
より、Ｐ５Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を発生す
る。
【００２８】サブロウデコーダ５は、書き込み動作時、
非選択ワード線に対応するワード線電圧ＶＣＧｉの供給
線に対してＰ５Ｖ発生回路７からの読み出しパス電圧Ｐ
５Ｖを出力し、選択ワード線に対応するワード線電圧Ｖ
ＣＧｉの供給線に対してワード線電圧発生回路８からの
読み出し電圧ＶTHを出力する。このとき、サブロウデコ
ーダ５は、ワード線電圧ＶＣＧｉの供給線に読み出しパ
ス電圧Ｐ５Ｖを出力するのに必要な昇圧電圧を発生する
昇圧回路（Ｐ５Ｖトランスファ用の昇圧回路）、また
は、ワード線電圧ＶＣＧｉの供給線に読み出し電圧ＶTH
を出力するのに必要な昇圧電圧を発生する昇圧回路（Ｖ
THトランスファ用の昇圧回路）を動作させることによ
り、ワード線電圧ＶＣＧｉの供給線に読み出しパス電圧
Ｐ５Ｖまたは読み出し電圧ＶTHを伝える。Ｐ５Ｖトラン
スファ用の昇圧回路およびＶTHトランスファ用の昇圧回
路は、例えばチャージポンプ型の昇圧回路からなり、読
み出し動作時およびベリファイ動作時、昇圧クロック信
号ＣＬＫ８に応じてポンピング動作を行うことにより、
共に、Ｐ５Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を発生す
る。
非選択ワード線に対応するワード線電圧ＶＣＧｉの供給
線に対してＰ５Ｖ発生回路７からの読み出しパス電圧Ｐ
５Ｖを出力し、選択ワード線に対応するワード線電圧Ｖ
ＣＧｉの供給線に対してワード線電圧発生回路８からの
読み出し電圧ＶTHを出力する。このとき、サブロウデコ
ーダ５は、ワード線電圧ＶＣＧｉの供給線に読み出しパ
ス電圧Ｐ５Ｖを出力するのに必要な昇圧電圧を発生する
昇圧回路（Ｐ５Ｖトランスファ用の昇圧回路）、また
は、ワード線電圧ＶＣＧｉの供給線に読み出し電圧ＶTH
を出力するのに必要な昇圧電圧を発生する昇圧回路（Ｖ
THトランスファ用の昇圧回路）を動作させることによ
り、ワード線電圧ＶＣＧｉの供給線に読み出しパス電圧
Ｐ５Ｖまたは読み出し電圧ＶTHを伝える。Ｐ５Ｖトラン
スファ用の昇圧回路およびＶTHトランスファ用の昇圧回
路は、例えばチャージポンプ型の昇圧回路からなり、読
み出し動作時およびベリファイ動作時、昇圧クロック信
号ＣＬＫ８に応じてポンピング動作を行うことにより、
共に、Ｐ５Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を発生す
る。
【００２９】メインロウデコーダ６は、読み出し動作時
およびベリファイ動作時、対応するブロックが選択され
ている場合、ブロック選択電圧の供給線に対して所定の
ブロック選択電圧を出力する。このとき、メインロウデ
コーダ６は、高電圧Ｖppの供給線と接続されたブロック
選択電圧発生用の昇圧回路を動作させることによりＶpp
レベルの昇圧電圧（Ｖpp＋α）を発生させ、その電圧を
ブロック選択電圧としてブロック選択電圧の供給線に出
力する。ブロック選択電圧発生用の昇圧回路は、例えば
チャージポンプ型の昇圧回路からなり、読み出し動作時
およびベリファイ動作時、昇圧クロック信号ＣＬＫ９を
用いてポンピング動作を行うことにより、Ｖppレベルの
昇圧電圧（Ｖpp＋α）を発生する。なお、読み出し動作
時およびベリファイ動作時、高電圧Ｖppの供給線に読み
出しパス電圧Ｐ５Ｖが出力されており、したがって、ブ
ロック選択電圧発生用の昇圧回路は、ブロック選択電圧
としてＰ５Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を発生す
る。
およびベリファイ動作時、対応するブロックが選択され
ている場合、ブロック選択電圧の供給線に対して所定の
ブロック選択電圧を出力する。このとき、メインロウデ
コーダ６は、高電圧Ｖppの供給線と接続されたブロック
選択電圧発生用の昇圧回路を動作させることによりＶpp
レベルの昇圧電圧（Ｖpp＋α）を発生させ、その電圧を
ブロック選択電圧としてブロック選択電圧の供給線に出
力する。ブロック選択電圧発生用の昇圧回路は、例えば
チャージポンプ型の昇圧回路からなり、読み出し動作時
およびベリファイ動作時、昇圧クロック信号ＣＬＫ９を
用いてポンピング動作を行うことにより、Ｖppレベルの
昇圧電圧（Ｖpp＋α）を発生する。なお、読み出し動作
時およびベリファイ動作時、高電圧Ｖppの供給線に読み
出しパス電圧Ｐ５Ｖが出力されており、したがって、ブ
ロック選択電圧発生用の昇圧回路は、ブロック選択電圧
としてＰ５Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を発生す
る。
【００３０】読み出し動作時およびベリファイ動作時に
は、上述のようにＶpp発生回路４、サブロウデコーダ５
およびメインロウデコーダ６を動作させることにより、
Ｐ５Ｖ発生回路７およびワード線電圧発生回路８で発生
させた読み出しパス電圧Ｐ５Ｖおよび読み出し電圧ＶTH
が、メモリセルアレイ１のワード線ＷＬｉに伝えられ
る。
は、上述のようにＶpp発生回路４、サブロウデコーダ５
およびメインロウデコーダ６を動作させることにより、
Ｐ５Ｖ発生回路７およびワード線電圧発生回路８で発生
させた読み出しパス電圧Ｐ５Ｖおよび読み出し電圧ＶTH
が、メモリセルアレイ１のワード線ＷＬｉに伝えられ
る。
【００３１】また、消去動作時には、図２において、Ｐ
５Ｖ発生回路７、Ｖpp発生回路４、およびメインロウデ
コーダ６が動作する。ここで、Ｖpp発生回路４は、消去
動作時、Ｐ５Ｖトランスファ用の昇圧回路を動作させる
ことにより、高電圧Ｖppの供給線にＰ５Ｖ発生回路７か
らの読み出しパス電圧Ｐ５Ｖを出力する。また、メイン
ロウデコーダ６は、消去動作時、対応するブロックが選
択されている場合、ブロック選択電圧発生用の昇圧回路
を動作させることにより、ブロック選択電圧の供給線に
Ｖppレベルの昇圧電圧（Ｖpp＋α）、したがって、Ｐ５
Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を出力する。
５Ｖ発生回路７、Ｖpp発生回路４、およびメインロウデ
コーダ６が動作する。ここで、Ｖpp発生回路４は、消去
動作時、Ｐ５Ｖトランスファ用の昇圧回路を動作させる
ことにより、高電圧Ｖppの供給線にＰ５Ｖ発生回路７か
らの読み出しパス電圧Ｐ５Ｖを出力する。また、メイン
ロウデコーダ６は、消去動作時、対応するブロックが選
択されている場合、ブロック選択電圧発生用の昇圧回路
を動作させることにより、ブロック選択電圧の供給線に
Ｖppレベルの昇圧電圧（Ｖpp＋α）、したがって、Ｐ５
Ｖレベルの昇圧電圧（Ｐ５Ｖ＋α）を出力する。
【００３２】
【発明が解決しようとする課題】上述した従来のＮＡＮ
Ｄ型フラッシュメモリにおいて、クロック制御回路２ｂ
を備えたＶPGM 発生回路２では、昇圧回路２ａの出力が
所望の電圧に昇圧されるまでの間、昇圧回路２ａに対し
て昇圧クロック信号ＣＬＫ１が連続的に供給される。そ
して、昇圧回路２ａの出力が所望の電圧に達すると、昇
圧回路２ａに対する昇圧クロック信号ＣＬＫ１の供給が
停止される。その後、ＶPGM 発生回路２の動作モードは
補償モードに移行し、昇圧回路２ａの出力が降下した場
合のみ、昇圧回路２ａに対して昇圧クロック信号ＣＬＫ
１が供給されることで昇圧回路２ａの昇圧動作が再開さ
れ、降下分が補償される。Ｖpass発生回路３およびＰ５
Ｖ発生回路７においても、ＶPGM 発生回路２と同様の制
御がなされる。
Ｄ型フラッシュメモリにおいて、クロック制御回路２ｂ
を備えたＶPGM 発生回路２では、昇圧回路２ａの出力が
所望の電圧に昇圧されるまでの間、昇圧回路２ａに対し
て昇圧クロック信号ＣＬＫ１が連続的に供給される。そ
して、昇圧回路２ａの出力が所望の電圧に達すると、昇
圧回路２ａに対する昇圧クロック信号ＣＬＫ１の供給が
停止される。その後、ＶPGM 発生回路２の動作モードは
補償モードに移行し、昇圧回路２ａの出力が降下した場
合のみ、昇圧回路２ａに対して昇圧クロック信号ＣＬＫ
１が供給されることで昇圧回路２ａの昇圧動作が再開さ
れ、降下分が補償される。Ｖpass発生回路３およびＰ５
Ｖ発生回路７においても、ＶPGM 発生回路２と同様の制
御がなされる。
【００３３】しかしながら、上述した従来のＮＡＮＤ型
フラッシュメモリでは、Ｖpp発生回路４、メインロウデ
コーダ５およびサブロウデコーダ６の各昇圧回路に対し
ては、動作中、昇圧クロック信号が供給され続ける。こ
のため、従来のＮＡＮＤ型フラッシュメモリでは、動作
時の消費電力が大きくなるという問題があった。
フラッシュメモリでは、Ｖpp発生回路４、メインロウデ
コーダ５およびサブロウデコーダ６の各昇圧回路に対し
ては、動作中、昇圧クロック信号が供給され続ける。こ
のため、従来のＮＡＮＤ型フラッシュメモリでは、動作
時の消費電力が大きくなるという問題があった。
【００３４】したがって、この発明の目的は、低消費電
力の不揮発性半導体記憶装置を提供することにある。
力の不揮発性半導体記憶装置を提供することにある。
【００３５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、プログラム電圧を発生す
るプログラム電圧発生手段と、プログラム電圧レベルの
昇圧電圧を発生する昇圧手段とを有する不揮発性半導体
記憶装置において、昇圧手段で昇圧電圧を発生するのに
用いる昇圧クロック信号が、プログラム電圧発生手段で
プログラム電圧を発生するのに用いる昇圧クロック信号
に同期して制御されることを特徴とするものである。
に、この発明の第１の発明は、プログラム電圧を発生す
るプログラム電圧発生手段と、プログラム電圧レベルの
昇圧電圧を発生する昇圧手段とを有する不揮発性半導体
記憶装置において、昇圧手段で昇圧電圧を発生するのに
用いる昇圧クロック信号が、プログラム電圧発生手段で
プログラム電圧を発生するのに用いる昇圧クロック信号
に同期して制御されることを特徴とするものである。
【００３６】この発明の第２の発明は、プログラムパス
電圧を発生するプログラムパス電圧発生手段と、プログ
ラムパス電圧レベルの昇圧電圧を発生する昇圧手段とを
有する不揮発性半導体記憶装置において、昇圧手段で昇
圧電圧を発生するのに用いる昇圧クロック信号が、プロ
グラムパス電圧発生手段でプログラムパス電圧を発生す
るのに用いる昇圧クロック信号に同期して制御されるこ
とを特徴とするものである。
電圧を発生するプログラムパス電圧発生手段と、プログ
ラムパス電圧レベルの昇圧電圧を発生する昇圧手段とを
有する不揮発性半導体記憶装置において、昇圧手段で昇
圧電圧を発生するのに用いる昇圧クロック信号が、プロ
グラムパス電圧発生手段でプログラムパス電圧を発生す
るのに用いる昇圧クロック信号に同期して制御されるこ
とを特徴とするものである。
【００３７】この発明の第３の発明は、読み出し昇圧電
圧を発生する読み出し昇圧電圧発生手段と、読み出し昇
圧電圧レベルの昇圧電圧を発生する昇圧手段とを有する
不揮発性半導体記憶装置において、昇圧手段で昇圧電圧
を発生するのに用いる昇圧クロック信号が、読み出し昇
圧電圧発生手段で読み出し昇圧電圧を発生するのに用い
る昇圧クロック信号に同期して制御されることを特徴と
するものである。
圧を発生する読み出し昇圧電圧発生手段と、読み出し昇
圧電圧レベルの昇圧電圧を発生する昇圧手段とを有する
不揮発性半導体記憶装置において、昇圧手段で昇圧電圧
を発生するのに用いる昇圧クロック信号が、読み出し昇
圧電圧発生手段で読み出し昇圧電圧を発生するのに用い
る昇圧クロック信号に同期して制御されることを特徴と
するものである。
【００３８】この発明の第４の発明は、消去昇圧電圧を
発生する消去昇圧電圧発生手段と、消去昇圧電圧レベル
の昇圧電圧を発生する昇圧手段とを有する不揮発性半導
体記憶装置において、昇圧手段で昇圧電圧を発生するの
に用いる昇圧クロック信号が、消去昇圧電圧発生手段で
消去昇圧電圧を発生するのに用いる昇圧クロック信号に
同期して制御されることを特徴とするものである。
発生する消去昇圧電圧発生手段と、消去昇圧電圧レベル
の昇圧電圧を発生する昇圧手段とを有する不揮発性半導
体記憶装置において、昇圧手段で昇圧電圧を発生するの
に用いる昇圧クロック信号が、消去昇圧電圧発生手段で
消去昇圧電圧を発生するのに用いる昇圧クロック信号に
同期して制御されることを特徴とするものである。
【００３９】この発明の第１の発明において、プログラ
ム電圧発生手段でプログラム電圧を発生するのに用いる
昇圧クロック信号のオン／オフは、典型的には、発生さ
せたプログラム電圧と所定のリファレンス電圧との比較
結果に応じて制御される。この発明の第２の発明におい
て、プログラムパス電圧発生手段でプログラムパス電圧
を発生するのに用いる昇圧クロック信号のオン／オフ
は、典型的には、発生させたプログラムパス電圧と所定
のリファレンス電圧との比較結果に応じて制御される。
この発明の第３の発明において、読み出し昇圧電圧発生
手段で読み出し昇圧電圧を発生するのに用いる昇圧クロ
ック信号のオン／オフは、典型的には、発生させた読み
出し昇圧電圧と所定のリファレンス電圧との比較結果に
応じて制御される。この発明の第４の発明において、消
去昇圧電圧発生手段で消去昇圧電圧を発生するのに用い
る昇圧クロック信号のオン／オフは、典型的には、発生
させた消去昇圧電圧と所定のリファレンス電圧との比較
結果に応じて制御される。
ム電圧発生手段でプログラム電圧を発生するのに用いる
昇圧クロック信号のオン／オフは、典型的には、発生さ
せたプログラム電圧と所定のリファレンス電圧との比較
結果に応じて制御される。この発明の第２の発明におい
て、プログラムパス電圧発生手段でプログラムパス電圧
を発生するのに用いる昇圧クロック信号のオン／オフ
は、典型的には、発生させたプログラムパス電圧と所定
のリファレンス電圧との比較結果に応じて制御される。
この発明の第３の発明において、読み出し昇圧電圧発生
手段で読み出し昇圧電圧を発生するのに用いる昇圧クロ
ック信号のオン／オフは、典型的には、発生させた読み
出し昇圧電圧と所定のリファレンス電圧との比較結果に
応じて制御される。この発明の第４の発明において、消
去昇圧電圧発生手段で消去昇圧電圧を発生するのに用い
る昇圧クロック信号のオン／オフは、典型的には、発生
させた消去昇圧電圧と所定のリファレンス電圧との比較
結果に応じて制御される。
【００４０】上述のように構成されたこの発明の第１の
発明によれば、プログラム電圧レベルの昇圧電圧を発生
する昇圧手段の昇圧動作を、同時に動作しているプログ
ラム電圧発生手段の昇圧動作と同期させることができ
る。これにより、プログラム電圧発生手段の動作モード
が補償モードに移行すると、昇圧手段の動作モードも補
償モードに移行するため、消費電力の低減を図ることが
できる。
発明によれば、プログラム電圧レベルの昇圧電圧を発生
する昇圧手段の昇圧動作を、同時に動作しているプログ
ラム電圧発生手段の昇圧動作と同期させることができ
る。これにより、プログラム電圧発生手段の動作モード
が補償モードに移行すると、昇圧手段の動作モードも補
償モードに移行するため、消費電力の低減を図ることが
できる。
【００４１】上述のように構成されたこの発明の第２の
発明によれば、プログラムパス電圧レベルの昇圧電圧を
発生する昇圧手段の昇圧動作を、同時に動作しているプ
ログラムパス電圧発生手段の昇圧動作に同期させること
ができる。これにより、プログラムパス電圧発生手段の
動作モードが補償モードに移行すると、昇圧手段の動作
モードも補償モードに移行するため、消費電力の低減を
図ることができる。
発明によれば、プログラムパス電圧レベルの昇圧電圧を
発生する昇圧手段の昇圧動作を、同時に動作しているプ
ログラムパス電圧発生手段の昇圧動作に同期させること
ができる。これにより、プログラムパス電圧発生手段の
動作モードが補償モードに移行すると、昇圧手段の動作
モードも補償モードに移行するため、消費電力の低減を
図ることができる。
【００４２】上述のように構成されたこの発明の第３の
発明によれば、読み出し昇圧電圧レベルの昇圧電圧を発
生する昇圧手段の昇圧動作を、これと同時に動作してい
る読み出し昇圧電圧発生手段の昇圧動作に同期させるこ
とができる。これにより、読み出し昇圧電圧発生手段の
動作モードが補償モードに移行すると、昇圧手段の動作
モードも補償モードに移行するため、消費電力の低減を
図ることができる。
発明によれば、読み出し昇圧電圧レベルの昇圧電圧を発
生する昇圧手段の昇圧動作を、これと同時に動作してい
る読み出し昇圧電圧発生手段の昇圧動作に同期させるこ
とができる。これにより、読み出し昇圧電圧発生手段の
動作モードが補償モードに移行すると、昇圧手段の動作
モードも補償モードに移行するため、消費電力の低減を
図ることができる。
【００４３】上述のように構成されたこの発明の第４の
発明によれば、消去昇圧電圧レベルの昇圧電圧を発生す
る昇圧手段の昇圧動作を、これと同時に動作している消
去昇圧電圧発生手段の昇圧動作に同期させることができ
る。これにより、消去昇圧電圧発生手段の動作モードが
補償モードに移行すると、昇圧手段の動作モードも補償
モードに移行するため、消費電力の低減を図ることがで
きる。
発明によれば、消去昇圧電圧レベルの昇圧電圧を発生す
る昇圧手段の昇圧動作を、これと同時に動作している消
去昇圧電圧発生手段の昇圧動作に同期させることができ
る。これにより、消去昇圧電圧発生手段の動作モードが
補償モードに移行すると、昇圧手段の動作モードも補償
モードに移行するため、消費電力の低減を図ることがで
きる。
【００４４】
【発明の実施の形態】以下、この発明の一実施形態につ
いて、図面を参照しながら説明する。図１および図２
は、この発明の原理を説明するための略線図である。な
お、図１および図２において、図１２および図１３と同
一または対応する部分には同一の符号を付す。
いて、図面を参照しながら説明する。図１および図２
は、この発明の原理を説明するための略線図である。な
お、図１および図２において、図１２および図１３と同
一または対応する部分には同一の符号を付す。
【００４５】図１に、この発明が適用されたＮＡＮＤ型
フラッシュメモリの書き込み動作時の信号の流れを示
す。
フラッシュメモリの書き込み動作時の信号の流れを示
す。
【００４６】図１に示すように、このＮＡＮＤ型フラッ
シュメモリの特徴部分は、Ｖpp発生回路４、サブロウデ
コーダ５およびメインロウデコーダ６に対して、ＶPGM
発生回路２からのクロック制御信号Ｓ１またはＶpass発
生回路３からのクロック制御信号Ｓ２が供給される点に
ある。このようにすることで、Ｖpp発生回路４、サブロ
ウデコーダ５およびメインロウデコーダ６の各昇圧回路
で昇圧動作に用いる昇圧クロック信号を、ＶPGM 発生回
路２またはＶpass発生回路３の昇圧回路で用いる昇圧ク
ロック信号に同期させている。
シュメモリの特徴部分は、Ｖpp発生回路４、サブロウデ
コーダ５およびメインロウデコーダ６に対して、ＶPGM
発生回路２からのクロック制御信号Ｓ１またはＶpass発
生回路３からのクロック制御信号Ｓ２が供給される点に
ある。このようにすることで、Ｖpp発生回路４、サブロ
ウデコーダ５およびメインロウデコーダ６の各昇圧回路
で昇圧動作に用いる昇圧クロック信号を、ＶPGM 発生回
路２またはＶpass発生回路３の昇圧回路で用いる昇圧ク
ロック信号に同期させている。
【００４７】すなわち、Ｖpp発生回路４においては、書
き込み動作時、ＶPGM 発生回路２のクロック制御回路２
ｂからのクロック制御信号Ｓ１によって、ＶPGM トラン
スファ用の昇圧回路に対する昇圧クロック信号ＣＬＫ３
のオン／オフがＶPGM 発生回路２におけると同様に制御
される。具体的には、クロック制御信号Ｓ１によって、
昇圧回路２ａに対して昇圧クロック信号ＣＬＫ１が供給
されている間は、ＶPGM トランスファ用の昇圧回路にも
昇圧クロック信号ＣＬＫ３が供給され、昇圧回路２ａに
対する昇圧クロック信号ＣＬＫ１の供給が停止される
と、ＶPGM トランスファ用の昇圧回路に対する昇圧クロ
ック信号ＣＬＫ３の供給も停止される。
き込み動作時、ＶPGM 発生回路２のクロック制御回路２
ｂからのクロック制御信号Ｓ１によって、ＶPGM トラン
スファ用の昇圧回路に対する昇圧クロック信号ＣＬＫ３
のオン／オフがＶPGM 発生回路２におけると同様に制御
される。具体的には、クロック制御信号Ｓ１によって、
昇圧回路２ａに対して昇圧クロック信号ＣＬＫ１が供給
されている間は、ＶPGM トランスファ用の昇圧回路にも
昇圧クロック信号ＣＬＫ３が供給され、昇圧回路２ａに
対する昇圧クロック信号ＣＬＫ１の供給が停止される
と、ＶPGM トランスファ用の昇圧回路に対する昇圧クロ
ック信号ＣＬＫ３の供給も停止される。
【００４８】サブロウデコーダ５においては、書き込み
動作時、ＶPGM 発生回路２のクロック制御信号２ｂから
のクロック制御信号Ｓ１によって、ＶPGM トランスファ
用の昇圧回路に対する昇圧クロック信号ＣＬＫ４のオン
／オフがＶPGM 発生回路２におけると同様に制御され、
Ｖpass発生回路３のクロック制御回路３ｂからのクロッ
ク制御信号Ｓ２によって、Ｖpassトランスファ用の昇圧
回路に対する昇圧クロック信号ＣＬＫ４のオン／オフが
Ｖpass発生回路３におけると同様に制御される。具体的
には、クロック制御信号Ｓ１によって、昇圧回路２ａに
対して昇圧クロック信号ＣＬＫ１が供給されている間
は、ＶPGM トランスファ用の昇圧回路にも昇圧クロック
信号ＣＬＫ４が供給され、昇圧回路２ａに対する昇圧ク
ロック信号ＣＬＫ１の供給が停止されると、ＶPGM トラ
ンスファ用の昇圧回路に対する昇圧クロック信号ＣＬＫ
４の供給も停止される。また、クロック制御信号Ｓ２に
よって、昇圧回路３ａに対して昇圧クロック信号ＣＬＫ
２が供給されている間は、Ｖpassトランスファ用の昇圧
回路にも昇圧クロック信号ＣＬＫ４が供給され、昇圧回
路３ａに対する昇圧クロック信号ＣＬＫ２の供給が停止
されると、Ｖpassトランスファ用の昇圧回路に対する昇
圧クロック信号ＣＬＫ４の供給も停止される。
動作時、ＶPGM 発生回路２のクロック制御信号２ｂから
のクロック制御信号Ｓ１によって、ＶPGM トランスファ
用の昇圧回路に対する昇圧クロック信号ＣＬＫ４のオン
／オフがＶPGM 発生回路２におけると同様に制御され、
Ｖpass発生回路３のクロック制御回路３ｂからのクロッ
ク制御信号Ｓ２によって、Ｖpassトランスファ用の昇圧
回路に対する昇圧クロック信号ＣＬＫ４のオン／オフが
Ｖpass発生回路３におけると同様に制御される。具体的
には、クロック制御信号Ｓ１によって、昇圧回路２ａに
対して昇圧クロック信号ＣＬＫ１が供給されている間
は、ＶPGM トランスファ用の昇圧回路にも昇圧クロック
信号ＣＬＫ４が供給され、昇圧回路２ａに対する昇圧ク
ロック信号ＣＬＫ１の供給が停止されると、ＶPGM トラ
ンスファ用の昇圧回路に対する昇圧クロック信号ＣＬＫ
４の供給も停止される。また、クロック制御信号Ｓ２に
よって、昇圧回路３ａに対して昇圧クロック信号ＣＬＫ
２が供給されている間は、Ｖpassトランスファ用の昇圧
回路にも昇圧クロック信号ＣＬＫ４が供給され、昇圧回
路３ａに対する昇圧クロック信号ＣＬＫ２の供給が停止
されると、Ｖpassトランスファ用の昇圧回路に対する昇
圧クロック信号ＣＬＫ４の供給も停止される。
【００４９】メインロウデコーダ６においては、書き込
み動作時、ＶPGM 発生回路２のクロック制御回路２ｂか
らのクロック制御信号Ｓ１によって、ブロック選択電圧
発生用の昇圧回路に対する昇圧クロック信号ＣＬＫ５の
オン／オフがＶPGM 発生回路２におけると同様に制御さ
れる。具体的には、クロック制御信号Ｓ１によって、昇
圧回路２ａに対して昇圧クロック信号ＣＬＫ１が供給さ
れている間は、ＶPGMトランスファ用の昇圧回路にも昇
圧クロック信号ＣＬＫ４が供給され、昇圧回路２ａに対
する昇圧クロック信号ＣＬＫ１の供給が停止されると、
ＶPGM トランスファ用の昇圧回路に対する昇圧クロック
信号ＣＬＫ４の供給も停止される。
み動作時、ＶPGM 発生回路２のクロック制御回路２ｂか
らのクロック制御信号Ｓ１によって、ブロック選択電圧
発生用の昇圧回路に対する昇圧クロック信号ＣＬＫ５の
オン／オフがＶPGM 発生回路２におけると同様に制御さ
れる。具体的には、クロック制御信号Ｓ１によって、昇
圧回路２ａに対して昇圧クロック信号ＣＬＫ１が供給さ
れている間は、ＶPGMトランスファ用の昇圧回路にも昇
圧クロック信号ＣＬＫ４が供給され、昇圧回路２ａに対
する昇圧クロック信号ＣＬＫ１の供給が停止されると、
ＶPGM トランスファ用の昇圧回路に対する昇圧クロック
信号ＣＬＫ４の供給も停止される。
【００５０】図２に、この発明が適用されたＮＡＮＤ型
フラッシュメモリの読み出し動作時およびベリファイ動
作時の信号の流れを示す。
フラッシュメモリの読み出し動作時およびベリファイ動
作時の信号の流れを示す。
【００５１】図２に示すように、このＮＡＮＤ型フラッ
シュメモリの特徴部分は、Ｖpp発生回路４、サブロウデ
コーダ５およびメインロウデコーダ６に対して、Ｐ５Ｖ
発生回路７からのクロック制御信号Ｓ３が供給される点
にある。
シュメモリの特徴部分は、Ｖpp発生回路４、サブロウデ
コーダ５およびメインロウデコーダ６に対して、Ｐ５Ｖ
発生回路７からのクロック制御信号Ｓ３が供給される点
にある。
【００５２】すなわち、Ｖpp発生回路４においては、Ｐ
５Ｖ発生回路７のクロック制御回路７ｂからのクロック
制御信号Ｓ３によって、Ｐ５Ｖトランスファ用の昇圧回
路に対する昇圧クロック信号ＣＬＫ７のオン／オフが、
Ｐ５Ｖ発生回路７におけると同様に制御される。具体的
には、クロック制御信号Ｓ３によって、昇圧回路７ａに
対して昇圧クロック信号ＣＬＫ６が供給されている間
は、Ｐ５Ｖトランスファ用の昇圧回路にも昇圧クロック
信号ＣＬＫ７が供給され、昇圧回路７ａに対する昇圧ク
ロック信号ＣＬＫ６の供給が停止されると、Ｐ５Ｖトラ
ンスファ用の昇圧回路に対する昇圧クロック信号ＣＬＫ
７の供給も停止される。
５Ｖ発生回路７のクロック制御回路７ｂからのクロック
制御信号Ｓ３によって、Ｐ５Ｖトランスファ用の昇圧回
路に対する昇圧クロック信号ＣＬＫ７のオン／オフが、
Ｐ５Ｖ発生回路７におけると同様に制御される。具体的
には、クロック制御信号Ｓ３によって、昇圧回路７ａに
対して昇圧クロック信号ＣＬＫ６が供給されている間
は、Ｐ５Ｖトランスファ用の昇圧回路にも昇圧クロック
信号ＣＬＫ７が供給され、昇圧回路７ａに対する昇圧ク
ロック信号ＣＬＫ６の供給が停止されると、Ｐ５Ｖトラ
ンスファ用の昇圧回路に対する昇圧クロック信号ＣＬＫ
７の供給も停止される。
【００５３】サブロウデコーダ５においては、Ｐ５Ｖ発
生回路７のクロック制御信号７ｂからのクロック制御信
号Ｓ３によって、Ｐ５Ｖトランスファ用の昇圧回路およ
びＶTHトランスファ用の昇圧回路に対する昇圧クロック
信号ＣＬＫ８のオン／オフが、Ｐ５Ｖ発生回路７におけ
ると同様に制御される。具体的には、クロック制御信号
Ｓ３によって、昇圧回路７ａに対して昇圧クロック信号
ＣＬＫ６が供給されている間は、Ｐ５Ｖトランスファ用
の昇圧回路およびＶTHトランスファ用の昇圧回路にも昇
圧クロック信号ＣＬＫ８が供給され、昇圧回路７ａに対
する昇圧クロック信号ＣＬＫ６の供給が停止されると、
Ｐ５Ｖトランスファ用の昇圧回路およびＶTHトランスフ
ァ用の昇圧回路に対する昇圧クロック信号ＣＬＫ８の供
給も停止される。
生回路７のクロック制御信号７ｂからのクロック制御信
号Ｓ３によって、Ｐ５Ｖトランスファ用の昇圧回路およ
びＶTHトランスファ用の昇圧回路に対する昇圧クロック
信号ＣＬＫ８のオン／オフが、Ｐ５Ｖ発生回路７におけ
ると同様に制御される。具体的には、クロック制御信号
Ｓ３によって、昇圧回路７ａに対して昇圧クロック信号
ＣＬＫ６が供給されている間は、Ｐ５Ｖトランスファ用
の昇圧回路およびＶTHトランスファ用の昇圧回路にも昇
圧クロック信号ＣＬＫ８が供給され、昇圧回路７ａに対
する昇圧クロック信号ＣＬＫ６の供給が停止されると、
Ｐ５Ｖトランスファ用の昇圧回路およびＶTHトランスフ
ァ用の昇圧回路に対する昇圧クロック信号ＣＬＫ８の供
給も停止される。
【００５４】メインロウデコーダ６においては、Ｐ５Ｖ
発生回路７のクロック制御回路７ｂからのクロック制御
信号Ｓ３によって、ブロック選択電圧発生用の昇圧回路
に対する昇圧クロック信号ＣＬＫ９のオン／オフが、Ｐ
５Ｖ発生回路７におけると同様に制御される。具体的に
は、クロック制御信号Ｓ３によって、昇圧回路７ａに対
して昇圧クロック信号ＣＬＫ６が供給されている間は、
ブロック選択電圧発生用の昇圧回路にも昇圧クロック信
号ＣＬＫ９が供給され、昇圧回路７ａに対する昇圧クロ
ック信号ＣＬＫ３の供給が停止されると、ブロック選択
電圧発生用の昇圧回路に対する昇圧クロック信号ＣＬＫ
９の供給も停止される。
発生回路７のクロック制御回路７ｂからのクロック制御
信号Ｓ３によって、ブロック選択電圧発生用の昇圧回路
に対する昇圧クロック信号ＣＬＫ９のオン／オフが、Ｐ
５Ｖ発生回路７におけると同様に制御される。具体的に
は、クロック制御信号Ｓ３によって、昇圧回路７ａに対
して昇圧クロック信号ＣＬＫ６が供給されている間は、
ブロック選択電圧発生用の昇圧回路にも昇圧クロック信
号ＣＬＫ９が供給され、昇圧回路７ａに対する昇圧クロ
ック信号ＣＬＫ３の供給が停止されると、ブロック選択
電圧発生用の昇圧回路に対する昇圧クロック信号ＣＬＫ
９の供給も停止される。
【００５５】消去動作時には、図２において、Ｐ５Ｖ発
生回路７、Ｖpp発生回路４およびメインロウデコーダ６
が動作する。具体的には、消去動作時、Ｖpp発生回路４
は、Ｐ５Ｖトランスファ用の昇圧回路を動作させること
により、高電圧Ｖppの供給線に対してＰ５Ｖ発生回路７
からの読み出しパス電圧Ｐ５Ｖを出力し、メインロウデ
コーダ６は、ブロック選択電圧発生用の昇圧回路を動作
させることにより、ブロック選択電圧の供給線にＰ５Ｖ
レベルの昇圧電圧（Ｐ５Ｖ＋α）を出力する。ただし、
α≧Ｖthである。したがって、消去動作時には、Ｖpp発
生回路４のＰ５Ｖトランスファ用の昇圧回路に対する昇
圧クロック信号ＣＬＫ７のオン／オフ、および、メイン
ロウデコーダ６のブロック選択用の昇圧回路に対する昇
圧クロック信号ＣＬＫ９のオン／オフを、上述の読み出
し動作時およびベリファイ動作時におけると同様に、ク
ロック制御信号Ｓ３によって、Ｐ５Ｖ発生回路７の昇圧
回路７ａに対する昇圧クロック信号ＣＬＫ６のオン／オ
フと同期させる。
生回路７、Ｖpp発生回路４およびメインロウデコーダ６
が動作する。具体的には、消去動作時、Ｖpp発生回路４
は、Ｐ５Ｖトランスファ用の昇圧回路を動作させること
により、高電圧Ｖppの供給線に対してＰ５Ｖ発生回路７
からの読み出しパス電圧Ｐ５Ｖを出力し、メインロウデ
コーダ６は、ブロック選択電圧発生用の昇圧回路を動作
させることにより、ブロック選択電圧の供給線にＰ５Ｖ
レベルの昇圧電圧（Ｐ５Ｖ＋α）を出力する。ただし、
α≧Ｖthである。したがって、消去動作時には、Ｖpp発
生回路４のＰ５Ｖトランスファ用の昇圧回路に対する昇
圧クロック信号ＣＬＫ７のオン／オフ、および、メイン
ロウデコーダ６のブロック選択用の昇圧回路に対する昇
圧クロック信号ＣＬＫ９のオン／オフを、上述の読み出
し動作時およびベリファイ動作時におけると同様に、ク
ロック制御信号Ｓ３によって、Ｐ５Ｖ発生回路７の昇圧
回路７ａに対する昇圧クロック信号ＣＬＫ６のオン／オ
フと同期させる。
【００５６】以上を踏まえて、この発明の一実施形態に
よるＮＡＮＤ型フラッシュメモリのより具体的な構成に
ついて説明する。
よるＮＡＮＤ型フラッシュメモリのより具体的な構成に
ついて説明する。
【００５７】まず、図３に、この発明の一実施形態によ
るＮＡＮＤ型フラッシュメモリに用いられるＶPGM 発生
回路１０の構成例を示す。
るＮＡＮＤ型フラッシュメモリに用いられるＶPGM 発生
回路１０の構成例を示す。
【００５８】図３に示すように、このＶPGM 発生回路１
０は、プログラム電圧ＶPGM を発生する昇圧回路１１
と、プログラム電圧ＶPGM をＩＳＰＰ制御する際に用い
るＩＳＰＰ制御回路１２と、昇圧回路１１に対する昇圧
クロック信号のオン／オフを制御するためのクロック制
御回路１３とを有する。
０は、プログラム電圧ＶPGM を発生する昇圧回路１１
と、プログラム電圧ＶPGM をＩＳＰＰ制御する際に用い
るＩＳＰＰ制御回路１２と、昇圧回路１１に対する昇圧
クロック信号のオン／オフを制御するためのクロック制
御回路１３とを有する。
【００５９】昇圧回路１１は、複数段の昇圧ステージを
有するチャージポンプ型の昇圧回路からなる。具体的に
は、ノードＮINと電源電圧ＶCCの供給線との間に、ｎチ
ャネルＭＯＳトランジスタからなるトランジスタＴ１が
接続される。トランジスタＴ１のゲートには電源電圧Ｖ
CCが供給される。ノードＮINとノードＮOUT との間に、
ｎチャネルＭＯＳトランジスタからなる所定数のトラン
ジスタＴ２が直列に接続される。これらのトランジスタ
Ｔ２のゲートは、それぞれ自己のドレインと接続され
る。トランジスタＴ２のドレインおよびゲートの接続点
に、それぞれ、ＭＯＳキャパシタからなるキャパシタＣ
１の一端が接続される。奇数番目のキャパシタＣ１の他
端には、クロック制御回路１３からの昇圧クロック信号
ＣＬＫＰＧＭが供給され、偶数番目のキャパシタＣ１の
他端には、クロック制御回路１３からの昇圧クロック信
号／ＣＬＫＰＧＭ（／は反転を示す）が供給される。ノ
ードＮOUT からは、プログラム電圧ＶPGM の供給線が導
出される。このプログラム電圧ＶPGM の供給線は、後述
するＶpp発生回路４０およびサブロウデコーダ５０と接
続される。
有するチャージポンプ型の昇圧回路からなる。具体的に
は、ノードＮINと電源電圧ＶCCの供給線との間に、ｎチ
ャネルＭＯＳトランジスタからなるトランジスタＴ１が
接続される。トランジスタＴ１のゲートには電源電圧Ｖ
CCが供給される。ノードＮINとノードＮOUT との間に、
ｎチャネルＭＯＳトランジスタからなる所定数のトラン
ジスタＴ２が直列に接続される。これらのトランジスタ
Ｔ２のゲートは、それぞれ自己のドレインと接続され
る。トランジスタＴ２のドレインおよびゲートの接続点
に、それぞれ、ＭＯＳキャパシタからなるキャパシタＣ
１の一端が接続される。奇数番目のキャパシタＣ１の他
端には、クロック制御回路１３からの昇圧クロック信号
ＣＬＫＰＧＭが供給され、偶数番目のキャパシタＣ１の
他端には、クロック制御回路１３からの昇圧クロック信
号／ＣＬＫＰＧＭ（／は反転を示す）が供給される。ノ
ードＮOUT からは、プログラム電圧ＶPGM の供給線が導
出される。このプログラム電圧ＶPGM の供給線は、後述
するＶpp発生回路４０およびサブロウデコーダ５０と接
続される。
【００６０】ノードＮOUT と電源電圧ＶCCの供給線との
間に、トランジスタＴ３，Ｔ４が直列に接続される。ト
ランジスタＴ３，Ｔ４はデプレション型のｎチャネルＭ
ＯＳトランジスタからなる。トランジスタＴ３のゲート
に電源電圧ＶCCが供給され、トランジスタＴ４のゲート
に制御信号ＸＰＧＭが供給される。制御信号ＸＰＧＭ
は、制御信号ＰＧＭの反転信号である。
間に、トランジスタＴ３，Ｔ４が直列に接続される。ト
ランジスタＴ３，Ｔ４はデプレション型のｎチャネルＭ
ＯＳトランジスタからなる。トランジスタＴ３のゲート
に電源電圧ＶCCが供給され、トランジスタＴ４のゲート
に制御信号ＸＰＧＭが供給される。制御信号ＸＰＧＭ
は、制御信号ＰＧＭの反転信号である。
【００６１】接地線とノードＮOUT との間に、トランジ
スタＴ５、抵抗Ｒ１〜Ｒ３９、Ｒｙ，Ｒｘが直列に接続
される。トランジスタＴ５のゲートに制御信号ＰＧＭが
供給される。ノードＮ１は抵抗Ｒｘと抵抗Ｒｙとの接続
点に対応し、ノードＮ２は抵抗Ｒｙと抵抗Ｒ３９との接
続点に対応し、ノードＮ３は抵抗Ｒ１とトランジスタＴ
５のドレインとの接続点に対応する。ノードＮ２および
ノードＮ３の間には、抵抗Ｒ１〜Ｒ３９と並列にバイパ
ス線が設けられている。抵抗Ｒ１〜Ｒ３９および抵抗Ｒ
ｙ間の接続点とバイパス線との間に、それぞれ、トラン
ジスタＮＴ１〜ＮＴ３９が接続される。
スタＴ５、抵抗Ｒ１〜Ｒ３９、Ｒｙ，Ｒｘが直列に接続
される。トランジスタＴ５のゲートに制御信号ＰＧＭが
供給される。ノードＮ１は抵抗Ｒｘと抵抗Ｒｙとの接続
点に対応し、ノードＮ２は抵抗Ｒｙと抵抗Ｒ３９との接
続点に対応し、ノードＮ３は抵抗Ｒ１とトランジスタＴ
５のドレインとの接続点に対応する。ノードＮ２および
ノードＮ３の間には、抵抗Ｒ１〜Ｒ３９と並列にバイパ
ス線が設けられている。抵抗Ｒ１〜Ｒ３９および抵抗Ｒ
ｙ間の接続点とバイパス線との間に、それぞれ、トラン
ジスタＮＴ１〜ＮＴ３９が接続される。
【００６２】ＩＳＰＰ制御回路１２は、トランジスタＮ
Ｔ１〜ＮＴ３９の開閉を制御することにより、ノードＮ
２，Ｎ３間の抵抗値（抵抗Ｒ１〜Ｒ３９の分圧値）を制
御するためのものであり、例えば６段の２進カウンタと
そのデコーダとにより構成される。このＩＳＰＰ制御回
路１２からは、制御信号ＣＮＴ０〜ＣＮＴ３９が出力さ
れる。これらの制御信号ＣＮＴ０〜ＣＮＴ３９のうち、
制御信号ＣＮＴ１〜ＣＮＴ３９は、それぞれ、トランジ
スタＮＴ１〜ＮＴ３９のゲートに供給される。抵抗Ｒ１
〜Ｒ３９による分圧値は、制御信号ＣＮＴ０〜ＣＮＴ３
９に応じて変化し、これに伴って、ノードＮ１から出力
される分圧電圧ＶＮ１が変化する。
Ｔ１〜ＮＴ３９の開閉を制御することにより、ノードＮ
２，Ｎ３間の抵抗値（抵抗Ｒ１〜Ｒ３９の分圧値）を制
御するためのものであり、例えば６段の２進カウンタと
そのデコーダとにより構成される。このＩＳＰＰ制御回
路１２からは、制御信号ＣＮＴ０〜ＣＮＴ３９が出力さ
れる。これらの制御信号ＣＮＴ０〜ＣＮＴ３９のうち、
制御信号ＣＮＴ１〜ＣＮＴ３９は、それぞれ、トランジ
スタＮＴ１〜ＮＴ３９のゲートに供給される。抵抗Ｒ１
〜Ｒ３９による分圧値は、制御信号ＣＮＴ０〜ＣＮＴ３
９に応じて変化し、これに伴って、ノードＮ１から出力
される分圧電圧ＶＮ１が変化する。
【００６３】クロック制御回路１３において、比較器１
４の一方の入力端子に、ノードＮ１から出力される分圧
電圧ＶＮ１が供給される。この比較器１４の他方の入力
端子には、所定のリファレンス電圧Ｖref が供給され
る。この比較器１４は、分圧電圧ＶＮ１とリファレンス
電圧との比較を行い、その比較結果に応じたクロック制
御信号Ｓ１を出力する。ここで、クロック制御信号Ｓ１
は、分圧電圧ＶＮ１がリファレンス電圧Ｖref より低い
場合、ＶCCレベルのハイレベルに設定され、ノードＮ１
の電圧ＶＮ１がリファレンス電圧Ｖref より大きい場
合、ＧＮＤレベルのローレベルに設定される。比較器１
４から出力されるクロック制御信号Ｓ１は、ＮＡＮＤゲ
ートＧ１の一方の入力端子に供給されると共に、後述す
るＶpp発生回路４０、サブロウデコーダ５０およびメイ
ンロウデコーダ６０に供給される。
４の一方の入力端子に、ノードＮ１から出力される分圧
電圧ＶＮ１が供給される。この比較器１４の他方の入力
端子には、所定のリファレンス電圧Ｖref が供給され
る。この比較器１４は、分圧電圧ＶＮ１とリファレンス
電圧との比較を行い、その比較結果に応じたクロック制
御信号Ｓ１を出力する。ここで、クロック制御信号Ｓ１
は、分圧電圧ＶＮ１がリファレンス電圧Ｖref より低い
場合、ＶCCレベルのハイレベルに設定され、ノードＮ１
の電圧ＶＮ１がリファレンス電圧Ｖref より大きい場
合、ＧＮＤレベルのローレベルに設定される。比較器１
４から出力されるクロック制御信号Ｓ１は、ＮＡＮＤゲ
ートＧ１の一方の入力端子に供給されると共に、後述す
るＶpp発生回路４０、サブロウデコーダ５０およびメイ
ンロウデコーダ６０に供給される。
【００６４】ＮＡＮＤゲートＧ１の他方の入力端子には
制御信号ＰＧＭが供給される。ＮＡＮＤゲートＧ１の出
力端子は、インバータＩＮＶ１を介してＮＡＮＤゲート
Ｇ２の一方の入力端子と接続される。ＮＡＮＤゲートＧ
２の他方の入力端子には、リングオシレータからの昇圧
クロック信号ＣＬＫが供給される。ＮＡＮＤゲートＧ２
の出力端子は、インバータＩＮＶ２の入力端子と接続さ
れる。インバータＩＮＶ２の出力は、インバータＩＮＶ
３，ＩＮＶ４を介して昇圧クロック信号ＣＬＫＰＧＭと
して昇圧回路１１に供給されると共に、インバータＩＮ
Ｖ５を介して昇圧クロック信号／ＣＬＫＰＧＭとして昇
圧回路１１に供給される。
制御信号ＰＧＭが供給される。ＮＡＮＤゲートＧ１の出
力端子は、インバータＩＮＶ１を介してＮＡＮＤゲート
Ｇ２の一方の入力端子と接続される。ＮＡＮＤゲートＧ
２の他方の入力端子には、リングオシレータからの昇圧
クロック信号ＣＬＫが供給される。ＮＡＮＤゲートＧ２
の出力端子は、インバータＩＮＶ２の入力端子と接続さ
れる。インバータＩＮＶ２の出力は、インバータＩＮＶ
３，ＩＮＶ４を介して昇圧クロック信号ＣＬＫＰＧＭと
して昇圧回路１１に供給されると共に、インバータＩＮ
Ｖ５を介して昇圧クロック信号／ＣＬＫＰＧＭとして昇
圧回路１１に供給される。
【００６５】上述のＶPGM 発生回路１０の動作について
説明する。このＶPGM 発生回路１０は、書き込み動作時
にアクティブ状態とされる。書き込み動作が起動される
と、制御信号ＰＧＭがＶCCレベルのハイレベルに設定さ
れ、トランジスタＴ５がオンすると共に、昇圧クロック
信号ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬＫＰＧ
Ｍがクロック動作する。昇圧回路１１は、クロック制御
回路１３から供給される相補的な２つの昇圧クロック信
号ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬＫＰＧＭ
を用いてポンピング動作を行うことにより、ＶCCレベル
の電圧からプログラム電圧ＶPGM を発生させる。プログ
ラム電圧ＶPGM の分圧電圧ＶＮ１がリファレンス電圧Ｖ
ref より低い間、クロック制御回路１３の比較器１４か
ら出力されるクロック制御信号Ｓ１はハイレベルに設定
され、昇圧クロック信号ＣＬＫＰＧＭおよび昇圧クロッ
ク信号／ＣＬＫＰＧＭがクロック動作する。この間、昇
圧回路１１において昇圧動作がなされる。
説明する。このＶPGM 発生回路１０は、書き込み動作時
にアクティブ状態とされる。書き込み動作が起動される
と、制御信号ＰＧＭがＶCCレベルのハイレベルに設定さ
れ、トランジスタＴ５がオンすると共に、昇圧クロック
信号ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬＫＰＧ
Ｍがクロック動作する。昇圧回路１１は、クロック制御
回路１３から供給される相補的な２つの昇圧クロック信
号ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬＫＰＧＭ
を用いてポンピング動作を行うことにより、ＶCCレベル
の電圧からプログラム電圧ＶPGM を発生させる。プログ
ラム電圧ＶPGM の分圧電圧ＶＮ１がリファレンス電圧Ｖ
ref より低い間、クロック制御回路１３の比較器１４か
ら出力されるクロック制御信号Ｓ１はハイレベルに設定
され、昇圧クロック信号ＣＬＫＰＧＭおよび昇圧クロッ
ク信号／ＣＬＫＰＧＭがクロック動作する。この間、昇
圧回路１１において昇圧動作がなされる。
【００６６】プログラム電圧ＶPGM が上昇し、その分圧
電圧ＶＮ１がリファレンス電圧Ｖref に達すると、クロ
ック制御信号Ｓ１がローレベルに設定される。このと
き、ＮＡＮＤゲートＧ２の一方の入力がローレベルとな
るため、インバータＩＮＶ２には昇圧クロック信号ＣＬ
Ｋが伝わらず、したがって、昇圧クロック信号ＣＬＫＰ
ＧＭおよび昇圧クロック信号／ＣＬＫＰＧＭのクロック
動作が停止する。その結果、昇圧回路１１の昇圧動作が
停止される。その後、このＶPGM 発生回路１０は補償モ
ードに入り、プログラム電圧ＶPGM が低下すると、クロ
ック制御信号Ｓ１が再度ハイレベルに設定され、昇圧ク
ロック信号ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬ
ＫＰＧＭが再度クロック動作する。これを受けて、昇圧
回路１１における昇圧動作が再開され、プログラム電圧
ＶPGM の低下分が補償される。
電圧ＶＮ１がリファレンス電圧Ｖref に達すると、クロ
ック制御信号Ｓ１がローレベルに設定される。このと
き、ＮＡＮＤゲートＧ２の一方の入力がローレベルとな
るため、インバータＩＮＶ２には昇圧クロック信号ＣＬ
Ｋが伝わらず、したがって、昇圧クロック信号ＣＬＫＰ
ＧＭおよび昇圧クロック信号／ＣＬＫＰＧＭのクロック
動作が停止する。その結果、昇圧回路１１の昇圧動作が
停止される。その後、このＶPGM 発生回路１０は補償モ
ードに入り、プログラム電圧ＶPGM が低下すると、クロ
ック制御信号Ｓ１が再度ハイレベルに設定され、昇圧ク
ロック信号ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬ
ＫＰＧＭが再度クロック動作する。これを受けて、昇圧
回路１１における昇圧動作が再開され、プログラム電圧
ＶPGM の低下分が補償される。
【００６７】書き込み動作が完了すると、制御信号ＰＧ
ＭがＧＮＤレベルのローレベルに設定され、トランジス
タＴ５がオフすると共に、昇圧クロック信号ＣＬＫＰＧ
Ｍおよび昇圧クロック信号／ＣＬＫＰＧＭのクロック動
作が停止する。また、制御信号ＸＰＧＭがＶCCレベルの
ハイレベルに設定され、プログラム電圧ＶPGM の供給線
は、トランジスタＴ３，Ｔ４を通じて電源電圧ＶCCに放
電される。
ＭがＧＮＤレベルのローレベルに設定され、トランジス
タＴ５がオフすると共に、昇圧クロック信号ＣＬＫＰＧ
Ｍおよび昇圧クロック信号／ＣＬＫＰＧＭのクロック動
作が停止する。また、制御信号ＸＰＧＭがＶCCレベルの
ハイレベルに設定され、プログラム電圧ＶPGM の供給線
は、トランジスタＴ３，Ｔ４を通じて電源電圧ＶCCに放
電される。
【００６８】上述のように構成されたＶPGM 発生回路１
０においては、昇圧回路１１の出力（ＶPGM ）が抵抗分
割され、その分圧電圧ＶＮ１とリファレンス電圧Ｖref
とがクロック制御回路１３の比較器１４で比較され、そ
の比較結果に応じたクロック制御信号Ｓ１が生成され
る。そして、クロック制御信号Ｓ１に応じて昇圧回路１
１に対する昇圧クロック信号ＣＬＫＰＧＭおよび昇圧ク
ロック信号／ＣＬＫＰＧＭのオン／オフが制御され、こ
れにより、プログラム電圧ＶPGM のレベルが維持され
る。この際、このＶPGM 発生回路１０においては、ＩＳ
ＰＰ制御回路１２から出力される制御信号ＣＮＴ０〜Ｃ
ＮＴ３９を、書き込み回数に応じて順次ハイレベルに設
定してゆくことにより、分圧電圧ＶＮ１を順次増加さ
せ、これによってプログラム電圧ＶPGM を順次増加させ
ることが可能である。
０においては、昇圧回路１１の出力（ＶPGM ）が抵抗分
割され、その分圧電圧ＶＮ１とリファレンス電圧Ｖref
とがクロック制御回路１３の比較器１４で比較され、そ
の比較結果に応じたクロック制御信号Ｓ１が生成され
る。そして、クロック制御信号Ｓ１に応じて昇圧回路１
１に対する昇圧クロック信号ＣＬＫＰＧＭおよび昇圧ク
ロック信号／ＣＬＫＰＧＭのオン／オフが制御され、こ
れにより、プログラム電圧ＶPGM のレベルが維持され
る。この際、このＶPGM 発生回路１０においては、ＩＳ
ＰＰ制御回路１２から出力される制御信号ＣＮＴ０〜Ｃ
ＮＴ３９を、書き込み回数に応じて順次ハイレベルに設
定してゆくことにより、分圧電圧ＶＮ１を順次増加さ
せ、これによってプログラム電圧ＶPGM を順次増加させ
ることが可能である。
【００６９】図４に、この一実施形態によるＮＡＮＤ型
フラッシュメモリに用いられるＶpass発生回路２０の構
成例を示す。
フラッシュメモリに用いられるＶpass発生回路２０の構
成例を示す。
【００７０】図４に示すように、このＶpass発生回路２
０は、プログラムパス電圧Ｖpassを発生する昇圧回路２
１と、プログラムパス電圧ＶpassをＩＳＰＰ制御する際
に用いるＩＳＰＰ制御回路２２と、昇圧回路２１に対す
る昇圧クロック信号の供給を制御するためのクロック制
御回路２３とを有する。これらの昇圧回路２１、ＩＳＰ
Ｐ制御回路２２およびクロック制御回路２３は、ＶPGM
発生回路１０における昇圧回路１１、ＩＳＰＰ制御回路
１２およびクロック制御回路１３とほぼ同様に構成され
ている。
０は、プログラムパス電圧Ｖpassを発生する昇圧回路２
１と、プログラムパス電圧ＶpassをＩＳＰＰ制御する際
に用いるＩＳＰＰ制御回路２２と、昇圧回路２１に対す
る昇圧クロック信号の供給を制御するためのクロック制
御回路２３とを有する。これらの昇圧回路２１、ＩＳＰ
Ｐ制御回路２２およびクロック制御回路２３は、ＶPGM
発生回路１０における昇圧回路１１、ＩＳＰＰ制御回路
１２およびクロック制御回路１３とほぼ同様に構成され
ている。
【００７１】昇圧回路２１のノードＮOUT から導出され
るプログラムパス電圧Ｖpassの供給線は、後述するサブ
ロウデコーダ５０と接続される。また、クロック制御回
路２３の比較器２４からは、クロック制御信号Ｓ２が出
力される。このクロック制御信号Ｓ２は、ノードＮ１か
ら出力されるプログラムパス電圧Ｖpassの分圧電圧ＶＮ
１がリファレンス電圧Ｖref より低い場合、ＶCCレベル
のハイレベルに設定され、分圧電圧ＶＮ１がリファレン
ス電圧Ｖref 以上の場合、ＧＮＤレベルのローレベルに
設定される。このクロック制御信号Ｓ２は、ＮＡＮＤゲ
ートＧ１の一方の入力端子に供給されると共に、サブロ
ウデコーダ６０に供給される。インバータＩＮＶ２の出
力は、インバータＩＮＶ３，ＩＮＶ４を介して昇圧クロ
ック信号ＣＬＫＶＰＳとして昇圧回路２１に供給される
と共に、インバータＩＮＶ５を介して昇圧クロック信号
／ＣＬＫＶＰＳとして昇圧回路２１に供給される。
るプログラムパス電圧Ｖpassの供給線は、後述するサブ
ロウデコーダ５０と接続される。また、クロック制御回
路２３の比較器２４からは、クロック制御信号Ｓ２が出
力される。このクロック制御信号Ｓ２は、ノードＮ１か
ら出力されるプログラムパス電圧Ｖpassの分圧電圧ＶＮ
１がリファレンス電圧Ｖref より低い場合、ＶCCレベル
のハイレベルに設定され、分圧電圧ＶＮ１がリファレン
ス電圧Ｖref 以上の場合、ＧＮＤレベルのローレベルに
設定される。このクロック制御信号Ｓ２は、ＮＡＮＤゲ
ートＧ１の一方の入力端子に供給されると共に、サブロ
ウデコーダ６０に供給される。インバータＩＮＶ２の出
力は、インバータＩＮＶ３，ＩＮＶ４を介して昇圧クロ
ック信号ＣＬＫＶＰＳとして昇圧回路２１に供給される
と共に、インバータＩＮＶ５を介して昇圧クロック信号
／ＣＬＫＶＰＳとして昇圧回路２１に供給される。
【００７２】このＶpass発生回路２０は、書き込み動作
時にアクティブ状態とされる。このＶpass発生回路２０
の具体的な動作は、ＶPGM 発生回路１０におけると同様
であるので、説明を省略する。
時にアクティブ状態とされる。このＶpass発生回路２０
の具体的な動作は、ＶPGM 発生回路１０におけると同様
であるので、説明を省略する。
【００７３】上述のように構成されたＶpass発生回路２
０においては、ＶPGM 発生回路１０におけると同様に、
昇圧回路２１から出力されるプログラムパス電圧Ｖpass
が抵抗分割され、その分圧電圧ＶＮ１とリファレンス電
圧Ｖref とがクロック制御回路２３の比較器２４で比較
され、その比較結果に応じたクロック制御信号Ｓ２が生
成される。そして、クロック制御信号Ｓ２に応じて昇圧
回路２１に対する昇圧クロック信号ＣＬＫＶＰＳおよび
昇圧クロック信号／ＣＬＫＶＰＳのオン／オフが制御さ
れ、これにより、プログラムパス電圧Ｖpassのレベルが
維持される。また、このＶpass発生回路２０において
は、ＶPGM 発生回路１０におけると同様に、ＩＳＰＰ制
御回路２２から出力される制御信号ＣＮＴ０〜ＣＮＴ３
９を、書き込み回数に応じて順次ハイレベルに設定して
ゆくことにより、分圧電圧ＶＮ１を順次増加させ、これ
によってプログラムパス電圧Ｖpassを順次増加させるこ
とが可能である。
０においては、ＶPGM 発生回路１０におけると同様に、
昇圧回路２１から出力されるプログラムパス電圧Ｖpass
が抵抗分割され、その分圧電圧ＶＮ１とリファレンス電
圧Ｖref とがクロック制御回路２３の比較器２４で比較
され、その比較結果に応じたクロック制御信号Ｓ２が生
成される。そして、クロック制御信号Ｓ２に応じて昇圧
回路２１に対する昇圧クロック信号ＣＬＫＶＰＳおよび
昇圧クロック信号／ＣＬＫＶＰＳのオン／オフが制御さ
れ、これにより、プログラムパス電圧Ｖpassのレベルが
維持される。また、このＶpass発生回路２０において
は、ＶPGM 発生回路１０におけると同様に、ＩＳＰＰ制
御回路２２から出力される制御信号ＣＮＴ０〜ＣＮＴ３
９を、書き込み回数に応じて順次ハイレベルに設定して
ゆくことにより、分圧電圧ＶＮ１を順次増加させ、これ
によってプログラムパス電圧Ｖpassを順次増加させるこ
とが可能である。
【００７４】図５に、この一実施形態によるＮＡＮＤ型
フラッシュメモリに用いられるＰ５Ｖ発生回路３０の構
成例を示す。
フラッシュメモリに用いられるＰ５Ｖ発生回路３０の構
成例を示す。
【００７５】図５に示すように、このＰ５Ｖ発生回路３
０は、読み出しパス電圧Ｐ５Ｖを発生する昇圧回路３１
と、昇圧回路３１に対する昇圧クロック信号のオン／オ
フを制御するためのクロック制御回路３２とを有する。
これらの昇圧回路３１およびクロック制御回路３２は、
ＶPGM 発生回路１０における昇圧回路１１およびクロッ
ク制御回路１３とほぼ同様に構成されている。
０は、読み出しパス電圧Ｐ５Ｖを発生する昇圧回路３１
と、昇圧回路３１に対する昇圧クロック信号のオン／オ
フを制御するためのクロック制御回路３２とを有する。
これらの昇圧回路３１およびクロック制御回路３２は、
ＶPGM 発生回路１０における昇圧回路１１およびクロッ
ク制御回路１３とほぼ同様に構成されている。
【００７６】昇圧回路３１のノードＮOUT から導出され
る読み出しパス電圧Ｐ５Ｖの供給線は、後述するＶpp発
生回路４０およびサブロウデコーダ５０と接続される。
トランジスタＴ３のゲートには、制御信号ＸＲＤＶＦが
供給される。ノードＮOUT と接地線ＧＮＤとの間には、
抵抗Ｒｘ，ＲｙおよびトランジスタＴ５が直列に接続さ
れ、トランジスタＴ５のゲートには、制御信号ＲＤＶＦ
が供給される。
る読み出しパス電圧Ｐ５Ｖの供給線は、後述するＶpp発
生回路４０およびサブロウデコーダ５０と接続される。
トランジスタＴ３のゲートには、制御信号ＸＲＤＶＦが
供給される。ノードＮOUT と接地線ＧＮＤとの間には、
抵抗Ｒｘ，ＲｙおよびトランジスタＴ５が直列に接続さ
れ、トランジスタＴ５のゲートには、制御信号ＲＤＶＦ
が供給される。
【００７７】また、クロック制御回路３２の比較器３３
からは、クロック制御信号Ｓ３が出力される。このクロ
ック制御信号Ｓ３は、読み出しパス電圧Ｐ５Ｖの分圧電
圧ＶＮ１がリファレンス電圧Ｖref より低い場合、ＶCC
レベルのハイレベルに設定され、分圧電圧ＶＮ１がリフ
ァレンス電圧Ｖref 以上の場合、ＧＮＤレベルのローレ
ベルに設定される。このクロック制御信号Ｓ３は、ＮＡ
ＮＤゲートＧ１の一方の入力端子に供給されると共に、
Ｖpp発生回路４０およびサブロウデコーダ５０に供給さ
れる。ＮＡＮＤゲートＧ１の他方の入力端子には、制御
信号ＲＤＶＦが供給される。インバータＩＮＶ２の出力
は、インバータＩＮＶ３，ＩＮＶ４を介して昇圧クロッ
ク信号ＣＬＫＰ５Ｖとして昇圧回路３１に供給されると
共に、インバータＩＮＶ５を介して昇圧クロック信号／
ＣＬＫＰ５Ｖとして昇圧回路３１に供給される。
からは、クロック制御信号Ｓ３が出力される。このクロ
ック制御信号Ｓ３は、読み出しパス電圧Ｐ５Ｖの分圧電
圧ＶＮ１がリファレンス電圧Ｖref より低い場合、ＶCC
レベルのハイレベルに設定され、分圧電圧ＶＮ１がリフ
ァレンス電圧Ｖref 以上の場合、ＧＮＤレベルのローレ
ベルに設定される。このクロック制御信号Ｓ３は、ＮＡ
ＮＤゲートＧ１の一方の入力端子に供給されると共に、
Ｖpp発生回路４０およびサブロウデコーダ５０に供給さ
れる。ＮＡＮＤゲートＧ１の他方の入力端子には、制御
信号ＲＤＶＦが供給される。インバータＩＮＶ２の出力
は、インバータＩＮＶ３，ＩＮＶ４を介して昇圧クロッ
ク信号ＣＬＫＰ５Ｖとして昇圧回路３１に供給されると
共に、インバータＩＮＶ５を介して昇圧クロック信号／
ＣＬＫＰ５Ｖとして昇圧回路３１に供給される。
【００７８】このＰ５Ｖ発生回路３０の上記以外の構成
は、図３に示すＶPGM 発生回路１０とほぼ同様であるの
で、説明を省略する。
は、図３に示すＶPGM 発生回路１０とほぼ同様であるの
で、説明を省略する。
【００７９】このＰ５Ｖ発生回路３０は、読み出し動作
時およびベリファイ動作時にアクティブ状態とされる。
このＰ５Ｖ発生回路３０の具体的な動作は、プログラム
電圧ＶPGM が読み出しパス電圧Ｐ５Ｖに、制御信号ＰＧ
Ｍが制御信号ＲＤＶＦに、昇圧クロック信号ＣＬＫＰＧ
Ｍおよび昇圧クロック信号／ＣＬＫＰＧＭが、それぞ
れ、昇圧クロック信号ＣＬＫＰ５Ｖおよび昇圧クロック
信号／ＣＬＫＰ５Ｖに、クロック制御制御信号Ｓ１がク
ロック制御信号Ｓ３に置き換えられること以外は、ＶPG
M 発生回路１０におけると同様であるので、説明を省略
する。
時およびベリファイ動作時にアクティブ状態とされる。
このＰ５Ｖ発生回路３０の具体的な動作は、プログラム
電圧ＶPGM が読み出しパス電圧Ｐ５Ｖに、制御信号ＰＧ
Ｍが制御信号ＲＤＶＦに、昇圧クロック信号ＣＬＫＰＧ
Ｍおよび昇圧クロック信号／ＣＬＫＰＧＭが、それぞ
れ、昇圧クロック信号ＣＬＫＰ５Ｖおよび昇圧クロック
信号／ＣＬＫＰ５Ｖに、クロック制御制御信号Ｓ１がク
ロック制御信号Ｓ３に置き換えられること以外は、ＶPG
M 発生回路１０におけると同様であるので、説明を省略
する。
【００８０】このＰ５Ｖ発生回路３０においては、ＶPG
M 発生回路１０におけると同様に、昇圧回路３１から出
力される読み出しパス電圧Ｐ５Ｖが抵抗分割され、その
分圧電圧ＶＮ１とリファレンス電圧Ｖref とがクロック
制御回路３２の比較器３３で比較され、その比較結果に
応じたクロック制御信号Ｓ３が生成される。そして、ク
ロック制御信号Ｓ３に応じて昇圧回路３１に対する昇圧
クロック信号ＣＬＫＰ５Ｖおよび昇圧クロック信号／Ｃ
ＬＫＰ５Ｖのオン／オフが制御され、読み出しパス電圧
Ｐ５Ｖのレベル維持がなされる。
M 発生回路１０におけると同様に、昇圧回路３１から出
力される読み出しパス電圧Ｐ５Ｖが抵抗分割され、その
分圧電圧ＶＮ１とリファレンス電圧Ｖref とがクロック
制御回路３２の比較器３３で比較され、その比較結果に
応じたクロック制御信号Ｓ３が生成される。そして、ク
ロック制御信号Ｓ３に応じて昇圧回路３１に対する昇圧
クロック信号ＣＬＫＰ５Ｖおよび昇圧クロック信号／Ｃ
ＬＫＰ５Ｖのオン／オフが制御され、読み出しパス電圧
Ｐ５Ｖのレベル維持がなされる。
【００８１】次に、この一実施形態によるＮＡＮＤ型フ
ラッシュメモリに用いられるＶpp発生回路、サブロウデ
コーダおよびメインロウデコーダの具体的な構成例につ
いて説明する。ここでは、まず、これらのＶpp発生回
路、サブロウデコーダおよびメインロウデコーダに用い
られる、一般的なチャージポンプ型の昇圧回路について
説明する。図６は、一般的なチャージポンプ型の昇圧回
路の構成例を示す略線図である。
ラッシュメモリに用いられるＶpp発生回路、サブロウデ
コーダおよびメインロウデコーダの具体的な構成例につ
いて説明する。ここでは、まず、これらのＶpp発生回
路、サブロウデコーダおよびメインロウデコーダに用い
られる、一般的なチャージポンプ型の昇圧回路について
説明する。図６は、一般的なチャージポンプ型の昇圧回
路の構成例を示す略線図である。
【００８２】図６に示すように、チャージポンプ型の昇
圧回路は、例えば、ｎチャネルＭＯＳトランジスタから
なるトランジスタＴ１１〜Ｔ１３と、ＭＯＳキャパシタ
からなるキャパシタＣ１１とにより構成される。ノード
Ｎ１１とノードＮ１２との間にトランジスタＴ１１が接
続される。トランジスタＴ１１のゲートに制御信号ＳＥ
Ｐが供給される。トランジスタＴ１１としては、好適に
はデプレション型トランジスタが用いられるが、場合に
よってはエンハンスメント型トランジスタを用いてもよ
い。トランジスタＴ１２のドレインは、自己のゲートお
よびキャパシタＣ１１の一端と接続され、ソースはノー
ドＮOUT と接続される。トランジスタＴ１２としては、
好適にはしきい値電圧がほぼ０Ｖのトランジスタが用い
られる。キャパシタＣ１１の他端には昇圧クロック信号
ＣＬＫが供給される。トランジスタＴ１２のゲートと高
電圧Ｖp の供給線との間にトランジスタＴ１３が接続さ
れる。トランジスタＴ１３のゲートはノードＮOUT と接
続される。
圧回路は、例えば、ｎチャネルＭＯＳトランジスタから
なるトランジスタＴ１１〜Ｔ１３と、ＭＯＳキャパシタ
からなるキャパシタＣ１１とにより構成される。ノード
Ｎ１１とノードＮ１２との間にトランジスタＴ１１が接
続される。トランジスタＴ１１のゲートに制御信号ＳＥ
Ｐが供給される。トランジスタＴ１１としては、好適に
はデプレション型トランジスタが用いられるが、場合に
よってはエンハンスメント型トランジスタを用いてもよ
い。トランジスタＴ１２のドレインは、自己のゲートお
よびキャパシタＣ１１の一端と接続され、ソースはノー
ドＮOUT と接続される。トランジスタＴ１２としては、
好適にはしきい値電圧がほぼ０Ｖのトランジスタが用い
られる。キャパシタＣ１１の他端には昇圧クロック信号
ＣＬＫが供給される。トランジスタＴ１２のゲートと高
電圧Ｖp の供給線との間にトランジスタＴ１３が接続さ
れる。トランジスタＴ１３のゲートはノードＮOUT と接
続される。
【００８３】このチャージポンプ型の昇圧回路において
は、制御信号ＳＥＰがＶCCレベルに設定された状態で、
ノードＮ１１がＶCCレベルに設定されると、ノードＮ１
２の電圧はほぼＶCCレベルとなる。この状態で、制御信
号ＳＥＰが０Ｖに設定されると、クロック信号ＣＬＫが
ハイレベルからローレベルに切り換わるたびにポンピン
グ動作が行われ、ノードＮ１２の電圧が次第に上昇す
る。ノードＮ１２の電位は、平衡状態では、高電圧Ｖpp
よりほぼ電源電圧ＶCCだけ高い電圧まで昇圧される。こ
のように、このチャージポンプ型の昇圧回路において
は、ＶCCレベルの入力信号が昇圧（レベル変換）され、
Ｖppレベルの昇圧電圧が出力される。
は、制御信号ＳＥＰがＶCCレベルに設定された状態で、
ノードＮ１１がＶCCレベルに設定されると、ノードＮ１
２の電圧はほぼＶCCレベルとなる。この状態で、制御信
号ＳＥＰが０Ｖに設定されると、クロック信号ＣＬＫが
ハイレベルからローレベルに切り換わるたびにポンピン
グ動作が行われ、ノードＮ１２の電圧が次第に上昇す
る。ノードＮ１２の電位は、平衡状態では、高電圧Ｖpp
よりほぼ電源電圧ＶCCだけ高い電圧まで昇圧される。こ
のように、このチャージポンプ型の昇圧回路において
は、ＶCCレベルの入力信号が昇圧（レベル変換）され、
Ｖppレベルの昇圧電圧が出力される。
【００８４】この一実施形態によるＮＡＮＤ型フラッシ
ュメモリに用いられるＶpp発生回路、サブロウデコーダ
およびメインロウデコーダは、図６に示すと同様なチャ
ージポンプ型の昇圧回路を用いて構成されている。
ュメモリに用いられるＶpp発生回路、サブロウデコーダ
およびメインロウデコーダは、図６に示すと同様なチャ
ージポンプ型の昇圧回路を用いて構成されている。
【００８５】すなわち、図７に、この発明の一実施形態
によるＮＡＮＤ型フラッシュメモリに用いられるＶpp発
生回路４０の構成例を示す。
によるＮＡＮＤ型フラッシュメモリに用いられるＶpp発
生回路４０の構成例を示す。
【００８６】図７に示すように、このＶpp発生回路４０
は、ＶPGM トランスファ用の昇圧回路４１ａおよびＰ５
Ｖトランスファ用の昇圧回路４１ｂを有する。昇圧回路
４１ａにおいて、ｎチャネルＭＯＳトランジスタからな
るトランジスタＴ４１ａ〜Ｔ４３ａおよびＭＯＳキャパ
シタからなるキャパシタＣ４１ａは、図４に示すと同様
のチャージポンプ型の昇圧回路を構成する。昇圧回路４
１ｂにおいて、ｎチャネルＭＯＳトランジスタからなる
トランジスタＴ４１ｂ〜Ｔ４３ｂおよびＭＯＳキャパシ
タからなるキャパシタＣ４１ｂは、図６に示すと同様の
チャージポンプ型の昇圧回路を構成する。
は、ＶPGM トランスファ用の昇圧回路４１ａおよびＰ５
Ｖトランスファ用の昇圧回路４１ｂを有する。昇圧回路
４１ａにおいて、ｎチャネルＭＯＳトランジスタからな
るトランジスタＴ４１ａ〜Ｔ４３ａおよびＭＯＳキャパ
シタからなるキャパシタＣ４１ａは、図４に示すと同様
のチャージポンプ型の昇圧回路を構成する。昇圧回路４
１ｂにおいて、ｎチャネルＭＯＳトランジスタからなる
トランジスタＴ４１ｂ〜Ｔ４３ｂおよびＭＯＳキャパシ
タからなるキャパシタＣ４１ｂは、図６に示すと同様の
チャージポンプ型の昇圧回路を構成する。
【００８７】このＶpp発生回路４０において、制御信号
ＸＷＲＴがインバータＩＮＶ４１ａを介して昇圧回路４
１ａのノードＮ４１ａに供給される。ＮＡＮＤゲートＧ
４１ａの一方の入力端子に昇圧クロック信号ＣＬＫが供
給され、他方の入力端子にＶPGM 発生回路１０のクロッ
ク制御回路１３からクロック制御信号Ｓ１が供給され
る。ＮＡＮＤゲートＧ４１ａの出力端子はＮＡＮＤゲー
トＧ４２ａの一方の入力端子と接続される。ＮＡＮＤゲ
ートＧ４２ａの他方の入力端子は、インバータＩＮＶ４
１ａの出力端子と接続される。ＮＡＮＤゲートＧ４２ａ
の出力端子は、インバータＩＮＶ４２ａを介してキャパ
シタＣ４１ａと接続される。トランジスタＴ４３ａのド
レインは、ＶPGM 発生回路１０からのプログラム電圧Ｖ
PGM の供給線と接続される。昇圧回路４１ａのノードＮ
４２ａは、プログラム電圧ＶPGM の供給線と高電圧Ｖpp
の供給線との間に接続されたトランジスタＴ４４ａのゲ
ートと接続される。
ＸＷＲＴがインバータＩＮＶ４１ａを介して昇圧回路４
１ａのノードＮ４１ａに供給される。ＮＡＮＤゲートＧ
４１ａの一方の入力端子に昇圧クロック信号ＣＬＫが供
給され、他方の入力端子にＶPGM 発生回路１０のクロッ
ク制御回路１３からクロック制御信号Ｓ１が供給され
る。ＮＡＮＤゲートＧ４１ａの出力端子はＮＡＮＤゲー
トＧ４２ａの一方の入力端子と接続される。ＮＡＮＤゲ
ートＧ４２ａの他方の入力端子は、インバータＩＮＶ４
１ａの出力端子と接続される。ＮＡＮＤゲートＧ４２ａ
の出力端子は、インバータＩＮＶ４２ａを介してキャパ
シタＣ４１ａと接続される。トランジスタＴ４３ａのド
レインは、ＶPGM 発生回路１０からのプログラム電圧Ｖ
PGM の供給線と接続される。昇圧回路４１ａのノードＮ
４２ａは、プログラム電圧ＶPGM の供給線と高電圧Ｖpp
の供給線との間に接続されたトランジスタＴ４４ａのゲ
ートと接続される。
【００８８】また、制御信号ＸＲＤＶＦがインバータＩ
ＮＶ４１ｂを介して昇圧回路４１ｂのノードＮ４１ｂに
供給される。ＮＡＮＤゲートＧ４１ｂの一方の入力端子
に昇圧クロック信号ＣＬＫが供給され、他方の入力端子
にＰ５Ｖ発生回路３０のクロック制御回路３２からクロ
ック制御信号Ｓ３が供給される。ＮＡＮＤゲートＧ４１
ｂの出力端子はＮＡＮＤゲートＧ４２ｂの一方の入力端
子と接続される。ＮＡＮＤゲートＧ４２ｂの他方の入力
端子は、インバータＩＮＶ４１ｂの出力端子と接続され
る。ＮＡＮＤゲートＧ４２ｂの出力端子は、インバータ
ＩＮＶ４２ｂを介してキャパシタＣ４１ｂと接続され
る。トランジスタＴ４３ｂのドレインは、Ｐ５Ｖ発生回
路３０からの読み出しパス電圧Ｐ５Ｖの供給線と接続さ
れる。昇圧回路４１ｂのノードＮ４２ｂは、読み出しパ
ス電圧Ｐ５Ｖの供給線と高電圧Ｖppの供給線との間に接
続されたトランジスタＴ４４ｂのゲートと接続される。
ＮＶ４１ｂを介して昇圧回路４１ｂのノードＮ４１ｂに
供給される。ＮＡＮＤゲートＧ４１ｂの一方の入力端子
に昇圧クロック信号ＣＬＫが供給され、他方の入力端子
にＰ５Ｖ発生回路３０のクロック制御回路３２からクロ
ック制御信号Ｓ３が供給される。ＮＡＮＤゲートＧ４１
ｂの出力端子はＮＡＮＤゲートＧ４２ｂの一方の入力端
子と接続される。ＮＡＮＤゲートＧ４２ｂの他方の入力
端子は、インバータＩＮＶ４１ｂの出力端子と接続され
る。ＮＡＮＤゲートＧ４２ｂの出力端子は、インバータ
ＩＮＶ４２ｂを介してキャパシタＣ４１ｂと接続され
る。トランジスタＴ４３ｂのドレインは、Ｐ５Ｖ発生回
路３０からの読み出しパス電圧Ｐ５Ｖの供給線と接続さ
れる。昇圧回路４１ｂのノードＮ４２ｂは、読み出しパ
ス電圧Ｐ５Ｖの供給線と高電圧Ｖppの供給線との間に接
続されたトランジスタＴ４４ｂのゲートと接続される。
【００８９】高電圧Ｖppの供給線と電源電圧ＶCCの供給
線との間に、トランジスタＴ４５，Ｔ４６が直列に接続
される。トランジスタＴ４５，Ｔ４６は、デプレション
型のｎチャネルＭＯＳトランジスタからなる。トランジ
スタＴ４５のゲートはＮＯＲゲートＧ４３の出力端子と
接続され、トランジスタＴ４６のゲートは電源電圧ＶCC
の供給線と接続される。ＮＯＲゲートＧ４３の一方の入
力端子はインバータＩＮＶ４１ａの出力端子と接続さ
れ、他方の入力端子はインバータＩＮＶ４１ｂの出力端
子と接続される。
線との間に、トランジスタＴ４５，Ｔ４６が直列に接続
される。トランジスタＴ４５，Ｔ４６は、デプレション
型のｎチャネルＭＯＳトランジスタからなる。トランジ
スタＴ４５のゲートはＮＯＲゲートＧ４３の出力端子と
接続され、トランジスタＴ４６のゲートは電源電圧ＶCC
の供給線と接続される。ＮＯＲゲートＧ４３の一方の入
力端子はインバータＩＮＶ４１ａの出力端子と接続さ
れ、他方の入力端子はインバータＩＮＶ４１ｂの出力端
子と接続される。
【００９０】上述のように構成されたＶpp発生回路４０
の動作について説明する。このＶpp発生回路４０は、動
作モードに応じて高電圧Ｖppの供給線に出力するレベル
を切り換える。スタンバイ時には、制御信号ＸＷＲＴお
よび制御信号ＸＲＤＶＦがＶCCレベルのハイレベルに設
定され、ＶPGM トランスファ用の昇圧回路４１ａおよび
Ｐ５Ｖトランスファ用の昇圧回路４１ｂが非活性状態と
される。このとき、ＮＯＲゲートＧ４３の出力がハイレ
ベルとされ、高電圧Ｖppの供給線にはトランジスタＴ４
５，Ｔ４６を介して電源電圧ＶCCが出力される。
の動作について説明する。このＶpp発生回路４０は、動
作モードに応じて高電圧Ｖppの供給線に出力するレベル
を切り換える。スタンバイ時には、制御信号ＸＷＲＴお
よび制御信号ＸＲＤＶＦがＶCCレベルのハイレベルに設
定され、ＶPGM トランスファ用の昇圧回路４１ａおよび
Ｐ５Ｖトランスファ用の昇圧回路４１ｂが非活性状態と
される。このとき、ＮＯＲゲートＧ４３の出力がハイレ
ベルとされ、高電圧Ｖppの供給線にはトランジスタＴ４
５，Ｔ４６を介して電源電圧ＶCCが出力される。
【００９１】書き込み動作時には、制御信号ＸＷＲＴが
ＧＮＤレベルのローレベルに設定され、インバータＩＮ
Ｖ４１ａの出力端子がハイレベルに設定される。これに
より、ＶPGM トランスファ用の昇圧回路４１ａがアクテ
ィブ状態とされ、高電圧Ｖppの供給線にプログラム電圧
ＶPGM が出力される。この際、昇圧回路４１ａにおいて
は、昇圧クロック信号ＣＬＫに応じてポンピング動作が
行われ、ノードＮ４２ａの電圧が（ＶPGM ＋α）に昇圧
される。ただし、αはＶth以上の電圧であり、例えば電
源電圧ＶCC程度である。この昇圧電圧（ＶPGM ＋α）が
トランジスタＴ４４ａのゲートに与えられることによっ
て、高電圧Ｖppの供給線にトランジスタＴ４４ａを介し
てプログラム電圧ＶPGM を出力することが可能となる。
昇圧回路４１ａに対して供給される昇圧クロック信号Ｃ
ＬＫは、ＶPGM 発生回路１０におけると同様に、クロッ
ク制御信号Ｓ１とのＮＡＮＤ演算の結果に応じて制御さ
れる。したがって、昇圧回路４１ａに対する昇圧クロッ
ク信号ＣＬＫのオン／オフは、クロック制御信号Ｓ１に
よって、ＶPGM 発生回路１０の昇圧回路１１に対する昇
圧クロック信号ＣＬＫＰＧＭおよび昇圧クロック信号／
ＣＬＫＰＧＭのオン／オフと同期して制御される。
ＧＮＤレベルのローレベルに設定され、インバータＩＮ
Ｖ４１ａの出力端子がハイレベルに設定される。これに
より、ＶPGM トランスファ用の昇圧回路４１ａがアクテ
ィブ状態とされ、高電圧Ｖppの供給線にプログラム電圧
ＶPGM が出力される。この際、昇圧回路４１ａにおいて
は、昇圧クロック信号ＣＬＫに応じてポンピング動作が
行われ、ノードＮ４２ａの電圧が（ＶPGM ＋α）に昇圧
される。ただし、αはＶth以上の電圧であり、例えば電
源電圧ＶCC程度である。この昇圧電圧（ＶPGM ＋α）が
トランジスタＴ４４ａのゲートに与えられることによっ
て、高電圧Ｖppの供給線にトランジスタＴ４４ａを介し
てプログラム電圧ＶPGM を出力することが可能となる。
昇圧回路４１ａに対して供給される昇圧クロック信号Ｃ
ＬＫは、ＶPGM 発生回路１０におけると同様に、クロッ
ク制御信号Ｓ１とのＮＡＮＤ演算の結果に応じて制御さ
れる。したがって、昇圧回路４１ａに対する昇圧クロッ
ク信号ＣＬＫのオン／オフは、クロック制御信号Ｓ１に
よって、ＶPGM 発生回路１０の昇圧回路１１に対する昇
圧クロック信号ＣＬＫＰＧＭおよび昇圧クロック信号／
ＣＬＫＰＧＭのオン／オフと同期して制御される。
【００９２】読み出し動作時、ベリファイ動作時および
消去動作時には、制御信号ＸＲＤＶＦがＧＮＤレベルの
ローレベルに設定され、インバータＩＮＶ４２ａの出力
端子がハイレベルに設定される。これにより、Ｐ５Ｖト
ランスファ用の昇圧回路４２ａがアクティブ状態とさ
れ、高電圧Ｖppの供給線に読み出しパス電圧Ｐ５Ｖが出
力される。この際、昇圧回路４２ｂにおいては、昇圧ク
ロック信号ＣＬＫに応じてポンピング動作が行われ、ノ
ードＮ４２ｂの電圧が（Ｐ５Ｖ＋α）に昇圧される。た
だし、αはＶth以上の電圧であり、例えば電源電圧ＶCC
程度である。この昇圧電圧（Ｐ５Ｖ＋α）がトランジス
タＴ４４ｂのゲートに与えられることによって、高電圧
Ｖppの供給線にトランジスタＴ４４ｂを介して読み出し
パス電圧Ｐ５Ｖを出力することが可能となる。昇圧回路
４１ｂに対して供給される昇圧クロック信号ＣＬＫは、
Ｐ５Ｖ発生回路３０におけると同様に、クロック制御信
号Ｓ３とのＮＡＮＤ演算の結果に応じて制御される。し
たがって、昇圧回路４１ｂに対する昇圧クロック信号Ｃ
ＬＫのオン／オフは、クロック制御信号Ｓ３によって、
Ｐ５Ｖ発生回路３０の昇圧回路３１に対する昇圧クロッ
ク信号ＣＬＫＰ５Ｖおよび昇圧クロック信号／ＣＬＫＰ
５Ｖのオン／オフと同期して制御される。
消去動作時には、制御信号ＸＲＤＶＦがＧＮＤレベルの
ローレベルに設定され、インバータＩＮＶ４２ａの出力
端子がハイレベルに設定される。これにより、Ｐ５Ｖト
ランスファ用の昇圧回路４２ａがアクティブ状態とさ
れ、高電圧Ｖppの供給線に読み出しパス電圧Ｐ５Ｖが出
力される。この際、昇圧回路４２ｂにおいては、昇圧ク
ロック信号ＣＬＫに応じてポンピング動作が行われ、ノ
ードＮ４２ｂの電圧が（Ｐ５Ｖ＋α）に昇圧される。た
だし、αはＶth以上の電圧であり、例えば電源電圧ＶCC
程度である。この昇圧電圧（Ｐ５Ｖ＋α）がトランジス
タＴ４４ｂのゲートに与えられることによって、高電圧
Ｖppの供給線にトランジスタＴ４４ｂを介して読み出し
パス電圧Ｐ５Ｖを出力することが可能となる。昇圧回路
４１ｂに対して供給される昇圧クロック信号ＣＬＫは、
Ｐ５Ｖ発生回路３０におけると同様に、クロック制御信
号Ｓ３とのＮＡＮＤ演算の結果に応じて制御される。し
たがって、昇圧回路４１ｂに対する昇圧クロック信号Ｃ
ＬＫのオン／オフは、クロック制御信号Ｓ３によって、
Ｐ５Ｖ発生回路３０の昇圧回路３１に対する昇圧クロッ
ク信号ＣＬＫＰ５Ｖおよび昇圧クロック信号／ＣＬＫＰ
５Ｖのオン／オフと同期して制御される。
【００９３】図８に、この発明の一実施形態によるＮＡ
ＮＤ型フラッシュメモリに用いられるサブロウデコーダ
５０の構成例を示す。
ＮＤ型フラッシュメモリに用いられるサブロウデコーダ
５０の構成例を示す。
【００９４】図８に示すように、このサブロウデコーダ
５０は、各ワード線ドライバＣＧｉ（ｉ＝０〜１５）毎
に、ＶPGM トランスファ用の昇圧回路５１ａ、Ｖpassト
ランスファ用の昇圧回路５１ｂ、Ｐ５Ｖトランスファ用
の昇圧回路５１ｃおよびＶTHトランスファ用の昇圧回路
５１ｄを有する。昇圧回路５１ａにおいて、ｎチャネル
ＭＯＳトランジスタからなるトランジスタＴ５１ａ〜Ｔ
５３ａおよびＭＯＳキャパシタからなるキャパシタＣ５
１ａは、図６に示すと同様のチャージポンプ型の昇圧回
路を構成する。昇圧回路５１ｂにおいて、ｎチャネルＭ
ＯＳトランジスタからなるトランジスタＴ５１ｂ〜Ｔ５
３ｂおよびＭＯＳキャパシタからなるキャパシタＣ５１
ｂは、図６に示すと同様のチャージポンプ型の昇圧回路
を構成する。昇圧回路５１ｃにおいて、ｎチャネルＭＯ
ＳトランジスタからなるトランジスタＴ５１ｃ〜Ｔ５３
ｃおよびＭＯＳキャパシタからなるキャパシタＣ５１ｃ
は、図６に示すと同様のチャージポンプ型の昇圧回路を
構成する。昇圧回路５１ｄにおいて、ｎチャネルＭＯＳ
トランジスタからなるトランジスタＴ５１ｄ〜Ｔ５３ｄ
およびＭＯＳキャパシタからなるキャパシタＣ５１ｄ
は、図６に示すと同様のチャージポンプ型の昇圧回路を
構成する。
５０は、各ワード線ドライバＣＧｉ（ｉ＝０〜１５）毎
に、ＶPGM トランスファ用の昇圧回路５１ａ、Ｖpassト
ランスファ用の昇圧回路５１ｂ、Ｐ５Ｖトランスファ用
の昇圧回路５１ｃおよびＶTHトランスファ用の昇圧回路
５１ｄを有する。昇圧回路５１ａにおいて、ｎチャネル
ＭＯＳトランジスタからなるトランジスタＴ５１ａ〜Ｔ
５３ａおよびＭＯＳキャパシタからなるキャパシタＣ５
１ａは、図６に示すと同様のチャージポンプ型の昇圧回
路を構成する。昇圧回路５１ｂにおいて、ｎチャネルＭ
ＯＳトランジスタからなるトランジスタＴ５１ｂ〜Ｔ５
３ｂおよびＭＯＳキャパシタからなるキャパシタＣ５１
ｂは、図６に示すと同様のチャージポンプ型の昇圧回路
を構成する。昇圧回路５１ｃにおいて、ｎチャネルＭＯ
ＳトランジスタからなるトランジスタＴ５１ｃ〜Ｔ５３
ｃおよびＭＯＳキャパシタからなるキャパシタＣ５１ｃ
は、図６に示すと同様のチャージポンプ型の昇圧回路を
構成する。昇圧回路５１ｄにおいて、ｎチャネルＭＯＳ
トランジスタからなるトランジスタＴ５１ｄ〜Ｔ５３ｄ
およびＭＯＳキャパシタからなるキャパシタＣ５１ｄ
は、図６に示すと同様のチャージポンプ型の昇圧回路を
構成する。
【００９５】このサブロウデコーダ５０において、ＮＡ
ＮＤゲートＧ５４の一方の入力端子に制御信号ＳＲＤＥ
Ｃｎが供給され、他方の入力端子に制御信号ＣＥが供給
される。制御信号ＳＲＤＥＣｎは、プリデコーダ（図示
せず）から供給される信号であり、ワード線ドライバＣ
Ｇｉに対応するワード線ＷＬｉが選択ワード線とされる
場合、ＶCCレベルのハイレベルに設定され、非選択ワー
ド線とされる場合、ＧＮＤレベルのローレベルに設定さ
れる。ＮＡＮＤゲートＧ５４の出力端子からは制御信号
ＷＬＤＳＥＬの供給線が導出される。ＮＡＮＤゲートＧ
５４の出力端子はまた、ＮＡＮＤゲートＧ５５の一方の
入力端子と接続される。ＮＡＮＤゲートＧ５５の他方の
入力端子には、制御信号ＣＥが供給される。ＮＡＮＤゲ
ートＧ５５の出力端子からは、制御信号ＷＬＳＥＬの供
給線が導出される。
ＮＤゲートＧ５４の一方の入力端子に制御信号ＳＲＤＥ
Ｃｎが供給され、他方の入力端子に制御信号ＣＥが供給
される。制御信号ＳＲＤＥＣｎは、プリデコーダ（図示
せず）から供給される信号であり、ワード線ドライバＣ
Ｇｉに対応するワード線ＷＬｉが選択ワード線とされる
場合、ＶCCレベルのハイレベルに設定され、非選択ワー
ド線とされる場合、ＧＮＤレベルのローレベルに設定さ
れる。ＮＡＮＤゲートＧ５４の出力端子からは制御信号
ＷＬＤＳＥＬの供給線が導出される。ＮＡＮＤゲートＧ
５４の出力端子はまた、ＮＡＮＤゲートＧ５５の一方の
入力端子と接続される。ＮＡＮＤゲートＧ５５の他方の
入力端子には、制御信号ＣＥが供給される。ＮＡＮＤゲ
ートＧ５５の出力端子からは、制御信号ＷＬＳＥＬの供
給線が導出される。
【００９６】ＮＯＲゲートＧ５１ａの一方の入力端子に
制御信号ＸＷＲＴが供給され、他方の入力端子に制御信
号ＷＬＤＳＥＬが供給される。ＮＯＲゲートＧ５１ａの
出力端子は昇圧回路５１ａのノードＮ５１ａと接続され
る。トランジスタＴ５１ａのゲートに制御信号ＷＬＤＳ
ＥＬが供給される。ＮＡＮＤゲートＧ５２ａの一方の入
力端子に昇圧クロック信号ＣＬＫＷが供給され、他方の
入力端子にＶPGM 発生回路１０のクロック制御回路１３
からクロック制御信号Ｓ１が供給される。昇圧クロック
信号ＣＬＫＷは、書き込み動作時にクロック動作する信
号である。ＮＡＮＤゲートＧ５２ａの出力端子は、ＮＡ
ＮＤゲートＧ５３ａの一方の入力端子と接続される。Ｎ
ＡＮＤゲートＧ５３ａの他方の入力端子には制御信号Ｗ
ＬＳＥＬが供給される。ＮＡＮＤゲートＧ５３ａの出力
端子はキャパシタＣ５１ａと接続される。トランジスタ
Ｔ５３ａのドレインはプログラム電圧ＶPGM の供給線と
接続される。昇圧回路５１ａのノードＮ５２ａは、プロ
グラム電圧ＶPGM の供給線とワード線電圧ＶＣＧｉの供
給線との間に接続されたトランジスタＴ５４ａのゲート
と接続される。
制御信号ＸＷＲＴが供給され、他方の入力端子に制御信
号ＷＬＤＳＥＬが供給される。ＮＯＲゲートＧ５１ａの
出力端子は昇圧回路５１ａのノードＮ５１ａと接続され
る。トランジスタＴ５１ａのゲートに制御信号ＷＬＤＳ
ＥＬが供給される。ＮＡＮＤゲートＧ５２ａの一方の入
力端子に昇圧クロック信号ＣＬＫＷが供給され、他方の
入力端子にＶPGM 発生回路１０のクロック制御回路１３
からクロック制御信号Ｓ１が供給される。昇圧クロック
信号ＣＬＫＷは、書き込み動作時にクロック動作する信
号である。ＮＡＮＤゲートＧ５２ａの出力端子は、ＮＡ
ＮＤゲートＧ５３ａの一方の入力端子と接続される。Ｎ
ＡＮＤゲートＧ５３ａの他方の入力端子には制御信号Ｗ
ＬＳＥＬが供給される。ＮＡＮＤゲートＧ５３ａの出力
端子はキャパシタＣ５１ａと接続される。トランジスタ
Ｔ５３ａのドレインはプログラム電圧ＶPGM の供給線と
接続される。昇圧回路５１ａのノードＮ５２ａは、プロ
グラム電圧ＶPGM の供給線とワード線電圧ＶＣＧｉの供
給線との間に接続されたトランジスタＴ５４ａのゲート
と接続される。
【００９７】ＮＯＲゲートＧ５１ｂの一方の入力端子に
制御信号ＸＷＲＴが供給され、他方の入力端子に制御信
号ＷＬＳＥＬが供給される。ＮＯＲゲートＧ５１ｂの出
力端子は、昇圧回路５１ｂのノードＮ５１ｂと接続され
る。トランジスタＴ５１ｂのゲートに制御信号ＷＬＳＥ
Ｌが供給される。ＮＡＮＤゲートＧ５２ｂの一方の入力
端子に昇圧クロック信号ＣＬＫＷが供給され、他方の入
力端子にＶpass発生回路２０のクロック制御回路２３か
らクロック制御信号Ｓ２が供給される。ＮＡＮＤゲート
Ｇ５２ｂの出力端子は、ＮＡＮＤゲートＧ５３ｂの一方
の入力端子と接続される。ＮＡＮＤゲートＧ５３ｂの他
方の入力端子には制御信号ＷＬＤＳＥＬが供給される。
ＮＡＮＤゲートＧ５３ｂの出力端子はキャパシタＣ５１
ｂと接続される。トランジスタＴ５３ｂのドレインはプ
ログラムパス電圧Ｖpassの供給線と接続される。昇圧回
路５１ｂのノードＮ５２ｂは、プログラムパス電圧Ｖpa
ssの供給線とワード線電圧ＶＣＧｉの供給線との間に接
続されたトランジスタＴ５４ｂのゲートと接続される。
制御信号ＸＷＲＴが供給され、他方の入力端子に制御信
号ＷＬＳＥＬが供給される。ＮＯＲゲートＧ５１ｂの出
力端子は、昇圧回路５１ｂのノードＮ５１ｂと接続され
る。トランジスタＴ５１ｂのゲートに制御信号ＷＬＳＥ
Ｌが供給される。ＮＡＮＤゲートＧ５２ｂの一方の入力
端子に昇圧クロック信号ＣＬＫＷが供給され、他方の入
力端子にＶpass発生回路２０のクロック制御回路２３か
らクロック制御信号Ｓ２が供給される。ＮＡＮＤゲート
Ｇ５２ｂの出力端子は、ＮＡＮＤゲートＧ５３ｂの一方
の入力端子と接続される。ＮＡＮＤゲートＧ５３ｂの他
方の入力端子には制御信号ＷＬＤＳＥＬが供給される。
ＮＡＮＤゲートＧ５３ｂの出力端子はキャパシタＣ５１
ｂと接続される。トランジスタＴ５３ｂのドレインはプ
ログラムパス電圧Ｖpassの供給線と接続される。昇圧回
路５１ｂのノードＮ５２ｂは、プログラムパス電圧Ｖpa
ssの供給線とワード線電圧ＶＣＧｉの供給線との間に接
続されたトランジスタＴ５４ｂのゲートと接続される。
【００９８】ＮＯＲゲートＧ５１ｃの一方の入力端子に
制御信号ＸＲＤＶＦが供給され、他方の入力端子には制
御信号ＷＬＳＥＬが供給される。ＮＯＲゲートＧ５１ｃ
の出力端子は昇圧回路５１ｃのノードＮ５１ｃと接続さ
れると共に、インバータＩＮＶ５１ｃを介してトランジ
スタＴ５１ｃのゲートと接続される。ＮＡＮＤゲートＧ
５２ｃの一方の入力端子に昇圧クロック信号ＣＬＫＲＤ
ＶＦが供給され、他方の入力端子にＰ５Ｖ発生回路３０
のクロック制御回路３２からクロック制御信号Ｓ３が供
給される。昇圧クロック信号ＣＬＫＲＤＶＦは、読み出
し動作時およびベリファイ動作時にクロック動作する信
号である。ＮＡＮＤゲートＧ５２ｃの出力端子は、ＮＡ
ＮＤゲートＧ５３ｃの一方の入力端子と接続される。Ｎ
ＡＮＤゲートＧ５３ｃの他方の入力端子は、ＮＯＲゲー
トＧ５１ｃの出力端子と接続される。ＮＡＮＤゲートＧ
５３ｃの出力端子はキャパシタＣ５１ｃと接続される。
トランジスタＴ５３ｃのドレインが読み出しパス電圧Ｐ
５Ｖの供給線と接続される。昇圧回路５１ｃのノードＮ
５２ｃは、読み出しパス電圧Ｐ５Ｖの供給線とワード線
電圧ＶＣＧｉの供給線との間に接続されたトランジスタ
Ｔ５４ｃのゲートと接続される。
制御信号ＸＲＤＶＦが供給され、他方の入力端子には制
御信号ＷＬＳＥＬが供給される。ＮＯＲゲートＧ５１ｃ
の出力端子は昇圧回路５１ｃのノードＮ５１ｃと接続さ
れると共に、インバータＩＮＶ５１ｃを介してトランジ
スタＴ５１ｃのゲートと接続される。ＮＡＮＤゲートＧ
５２ｃの一方の入力端子に昇圧クロック信号ＣＬＫＲＤ
ＶＦが供給され、他方の入力端子にＰ５Ｖ発生回路３０
のクロック制御回路３２からクロック制御信号Ｓ３が供
給される。昇圧クロック信号ＣＬＫＲＤＶＦは、読み出
し動作時およびベリファイ動作時にクロック動作する信
号である。ＮＡＮＤゲートＧ５２ｃの出力端子は、ＮＡ
ＮＤゲートＧ５３ｃの一方の入力端子と接続される。Ｎ
ＡＮＤゲートＧ５３ｃの他方の入力端子は、ＮＯＲゲー
トＧ５１ｃの出力端子と接続される。ＮＡＮＤゲートＧ
５３ｃの出力端子はキャパシタＣ５１ｃと接続される。
トランジスタＴ５３ｃのドレインが読み出しパス電圧Ｐ
５Ｖの供給線と接続される。昇圧回路５１ｃのノードＮ
５２ｃは、読み出しパス電圧Ｐ５Ｖの供給線とワード線
電圧ＶＣＧｉの供給線との間に接続されたトランジスタ
Ｔ５４ｃのゲートと接続される。
【００９９】ＮＯＲゲートＧ５１ｄの一方の入力端子に
制御信号ＸＲＤＶＦが供給され、他方の入力端子には制
御信号ＷＬＤＳＥＬが供給される。ＮＯＲゲートＧ５１
ｄの出力端子は昇圧回路５１ｄのノードＮ５１ｄと接続
されると共に、インバータＩＮＶ５１ｄを介してトラン
ジスタＴ５１ｄのゲートと接続される。ＮＡＮＤゲート
Ｇ５３ｄの一方の入力端子は、昇圧クロック信号ＣＬＫ
ＲＤＶＦおよびクロック制御信号Ｓ３が入力されたＮＡ
ＮＤゲートＧ５２ｃの出力端子と接続される。ＮＡＮＤ
ゲートＧ５３ｄの他方の入力端子は、ＮＯＲゲートＧ５
１ｄの出力端子と接続される。ＮＡＮＤゲートＧ５３ｄ
の出力端子はキャパシタＣ５１ｄと接続される。トラン
ジスタＴ５３ｄのドレインが読み出しパス電圧Ｐ５Ｖの
供給線と接続される。昇圧回路５１ｄのノードＮ５２ｄ
は、読み出し電圧ＶTHの供給線とワード線電圧ＶＣＧｉ
の供給線との間に接続されたトランジスタＴ５４ｄのゲ
ートと接続される。
制御信号ＸＲＤＶＦが供給され、他方の入力端子には制
御信号ＷＬＤＳＥＬが供給される。ＮＯＲゲートＧ５１
ｄの出力端子は昇圧回路５１ｄのノードＮ５１ｄと接続
されると共に、インバータＩＮＶ５１ｄを介してトラン
ジスタＴ５１ｄのゲートと接続される。ＮＡＮＤゲート
Ｇ５３ｄの一方の入力端子は、昇圧クロック信号ＣＬＫ
ＲＤＶＦおよびクロック制御信号Ｓ３が入力されたＮＡ
ＮＤゲートＧ５２ｃの出力端子と接続される。ＮＡＮＤ
ゲートＧ５３ｄの他方の入力端子は、ＮＯＲゲートＧ５
１ｄの出力端子と接続される。ＮＡＮＤゲートＧ５３ｄ
の出力端子はキャパシタＣ５１ｄと接続される。トラン
ジスタＴ５３ｄのドレインが読み出しパス電圧Ｐ５Ｖの
供給線と接続される。昇圧回路５１ｄのノードＮ５２ｄ
は、読み出し電圧ＶTHの供給線とワード線電圧ＶＣＧｉ
の供給線との間に接続されたトランジスタＴ５４ｄのゲ
ートと接続される。
【０１００】ワード線電圧ＶＣＧｉの供給線と接地線Ｇ
ＮＤとの間に、トランジスタＴ５５が接続される。トラ
ンジスタＴ５５のゲートはＮＡＮＤゲートＧ５６の出力
端子と接続される。ＮＡＮＤゲートＧ５６の一方の入力
端子に制御信号ＣＥが供給され、他方の入力端子にイン
バータＩＮＶ５３を介して制御信号ＥＲＳが供給され
る。
ＮＤとの間に、トランジスタＴ５５が接続される。トラ
ンジスタＴ５５のゲートはＮＡＮＤゲートＧ５６の出力
端子と接続される。ＮＡＮＤゲートＧ５６の一方の入力
端子に制御信号ＣＥが供給され、他方の入力端子にイン
バータＩＮＶ５３を介して制御信号ＥＲＳが供給され
る。
【０１０１】上述のように構成されたサブロウデコーダ
５０の動作について説明する。このサブロウデコーダ５
０は、動作モードおよびページ選択状況に応じてワード
線電圧ＶＣＧｉの供給線に出力するレベルを切り換え
る。スタンバイ時には、制御信号ＣＥがローレベルに設
定され、消去動作時には、制御信号ＥＲＳがハイレベル
に設定される。これらの場合、ＮＡＮＤゲートＧ５６の
出力がハイレベルに設定され、ワード線電圧ＶＣＧｉの
供給線にはトランジスタＴ５５を通じて接地電圧の０Ｖ
が出力される。
５０の動作について説明する。このサブロウデコーダ５
０は、動作モードおよびページ選択状況に応じてワード
線電圧ＶＣＧｉの供給線に出力するレベルを切り換え
る。スタンバイ時には、制御信号ＣＥがローレベルに設
定され、消去動作時には、制御信号ＥＲＳがハイレベル
に設定される。これらの場合、ＮＡＮＤゲートＧ５６の
出力がハイレベルに設定され、ワード線電圧ＶＣＧｉの
供給線にはトランジスタＴ５５を通じて接地電圧の０Ｖ
が出力される。
【０１０２】書き込み動作時には、制御信号ＸＷＲＴが
ローレベルに設定される。そして、制御信号ＳＲＤＥＣ
ｎに応じて制御信号ＷＬＳＥＬまたは制御信号ＷＬＤＳ
ＥＬの何れか一方がハイレベル、他方がローレベルに設
定されることで、ＶPGM トランスファ用の昇圧回路５１
ａまたはＶpassトランスファ用の昇圧回路５１ｂの何れ
か一方がアクティブ状態とされる。
ローレベルに設定される。そして、制御信号ＳＲＤＥＣ
ｎに応じて制御信号ＷＬＳＥＬまたは制御信号ＷＬＤＳ
ＥＬの何れか一方がハイレベル、他方がローレベルに設
定されることで、ＶPGM トランスファ用の昇圧回路５１
ａまたはＶpassトランスファ用の昇圧回路５１ｂの何れ
か一方がアクティブ状態とされる。
【０１０３】選択時には、制御信号ＳＲＤＥＣｎがハイ
レベルとなり、制御信号ＷＬＳＥＬがハイレベルに設定
され、制御信号ＷＬＤＳＥＬがローレベルに設定され
る。この場合、ＮＯＲゲートＧ５１ａの出力端子がハイ
レベルに設定され、ＶPGM トランスファ用の昇圧回路５
１ａがアクティブ状態とされ、ワード線電圧ＶＣＧｉの
供給線にプログラム電圧ＶPGM が出力される。このと
き、昇圧回路５１ａにおいては、昇圧クロック信号ＣＬ
ＫＷに応じてポンピング動作が行われ、ノードＮ５２ａ
の電圧が（ＶPGM ＋α）に昇圧される。ただし、αはＶ
th以上の電圧であり、例えば電源電圧ＶCC程度である。
この昇圧電圧（ＶPGM ＋α）がトランジスタＴ５４ａの
ゲートに与えられることによって、ワード線電圧ＶＣＧ
ｉの供給線にトランジスタＴ５４ａを介してプログラム
電圧ＶPGM が出力される。一方、非選択時には、制御信
号ＳＲＤＥＣｎがローレベルとなり、制御信号ＷＬＳＥ
Ｌがローレベルに設定され、制御信号ＷＬＤＳＥＬがハ
イレベルに設定される。この場合、ＮＯＲゲートＧ５１
ｂの出力端子がハイレベルに設定され、Ｖpassトランス
ファ用の昇圧回路５１ｂがアクティブ状態とされ、ワー
ド線電圧ＶＣＧｉの供給線にプログラムパス電圧Ｖpass
が出力される。このとき、昇圧回路５１ｂにおいては、
昇圧クロック信号ＣＬＫＷに応じてポンピング動作が行
われ、ノードＮ５２ｂの電圧が（Ｖpass＋α）に昇圧さ
れる。ただし、αはＶth以上の電圧であり、例えば電源
電圧ＶCC程度である。この昇圧電圧（Ｖpass＋α）がト
ランジスタＴ５４ｂのゲートに与えられることによっ
て、ワード線電圧ＶＣＧｉの供給線にトランジスタＴ５
４ｂを介してプログラムパス電圧Ｖpassが出力される。
レベルとなり、制御信号ＷＬＳＥＬがハイレベルに設定
され、制御信号ＷＬＤＳＥＬがローレベルに設定され
る。この場合、ＮＯＲゲートＧ５１ａの出力端子がハイ
レベルに設定され、ＶPGM トランスファ用の昇圧回路５
１ａがアクティブ状態とされ、ワード線電圧ＶＣＧｉの
供給線にプログラム電圧ＶPGM が出力される。このと
き、昇圧回路５１ａにおいては、昇圧クロック信号ＣＬ
ＫＷに応じてポンピング動作が行われ、ノードＮ５２ａ
の電圧が（ＶPGM ＋α）に昇圧される。ただし、αはＶ
th以上の電圧であり、例えば電源電圧ＶCC程度である。
この昇圧電圧（ＶPGM ＋α）がトランジスタＴ５４ａの
ゲートに与えられることによって、ワード線電圧ＶＣＧ
ｉの供給線にトランジスタＴ５４ａを介してプログラム
電圧ＶPGM が出力される。一方、非選択時には、制御信
号ＳＲＤＥＣｎがローレベルとなり、制御信号ＷＬＳＥ
Ｌがローレベルに設定され、制御信号ＷＬＤＳＥＬがハ
イレベルに設定される。この場合、ＮＯＲゲートＧ５１
ｂの出力端子がハイレベルに設定され、Ｖpassトランス
ファ用の昇圧回路５１ｂがアクティブ状態とされ、ワー
ド線電圧ＶＣＧｉの供給線にプログラムパス電圧Ｖpass
が出力される。このとき、昇圧回路５１ｂにおいては、
昇圧クロック信号ＣＬＫＷに応じてポンピング動作が行
われ、ノードＮ５２ｂの電圧が（Ｖpass＋α）に昇圧さ
れる。ただし、αはＶth以上の電圧であり、例えば電源
電圧ＶCC程度である。この昇圧電圧（Ｖpass＋α）がト
ランジスタＴ５４ｂのゲートに与えられることによっ
て、ワード線電圧ＶＣＧｉの供給線にトランジスタＴ５
４ｂを介してプログラムパス電圧Ｖpassが出力される。
【０１０４】ここで、昇圧回路５１ａに対して供給され
る昇圧クロック信号ＣＬＫＷは、ＶPGM 発生回路１０に
おけると同様に、クロック制御信号Ｓ１とのＮＡＮＤ演
算の結果に応じて制御される。このため、昇圧回路５１
ａに対する昇圧クロック信号ＣＬＫＷのオン／オフは、
クロック制御信号Ｓ１によって、ＶPGM 発生回路１０の
昇圧回路１１に対する昇圧クロック信号ＣＬＫＰＧＭお
よび昇圧クロック信号／ＣＬＫＰＧＭのオン／オフと同
期して制御される。また、昇圧回路５１ｂに対して供給
される昇圧クロック信号ＣＬＫＷは、Ｖpass発生回路２
０におけると同様に、クロック制御信号Ｓ２とのＮＡＮ
Ｄ演算の結果に応じて制御される。このため、昇圧回路
５１ｂに対する昇圧クロック信号ＣＬＫＷのオン／オフ
は、クロック制御信号Ｓ２によって、Ｖpass発生回路２
０の昇圧回路２１に対する昇圧クロック信号ＣＬＫＶＰ
Ｓおよび昇圧クロック信号／ＣＬＫＶＰＳのオン／オフ
と同期して制御される。
る昇圧クロック信号ＣＬＫＷは、ＶPGM 発生回路１０に
おけると同様に、クロック制御信号Ｓ１とのＮＡＮＤ演
算の結果に応じて制御される。このため、昇圧回路５１
ａに対する昇圧クロック信号ＣＬＫＷのオン／オフは、
クロック制御信号Ｓ１によって、ＶPGM 発生回路１０の
昇圧回路１１に対する昇圧クロック信号ＣＬＫＰＧＭお
よび昇圧クロック信号／ＣＬＫＰＧＭのオン／オフと同
期して制御される。また、昇圧回路５１ｂに対して供給
される昇圧クロック信号ＣＬＫＷは、Ｖpass発生回路２
０におけると同様に、クロック制御信号Ｓ２とのＮＡＮ
Ｄ演算の結果に応じて制御される。このため、昇圧回路
５１ｂに対する昇圧クロック信号ＣＬＫＷのオン／オフ
は、クロック制御信号Ｓ２によって、Ｖpass発生回路２
０の昇圧回路２１に対する昇圧クロック信号ＣＬＫＶＰ
Ｓおよび昇圧クロック信号／ＣＬＫＶＰＳのオン／オフ
と同期して制御される。
【０１０５】読み出し動作時およびベリファイ動作時に
は、制御信号ＸＲＤＶＦがローレベルに設定される。そ
して、制御信号ＳＲＤＥＣｎに応じて制御信号ＷＬＳＥ
Ｌまたは制御信号ＷＬＤＳＥＬの何れか一方がハイレベ
ル、他方がローレベルに設定されることで、Ｐ５Ｖトラ
ンスファ用の昇圧回路５１ｃまたはＶTHトランスファ用
の昇圧回路５１ｄの何れか一方がアクティブ状態とされ
る。
は、制御信号ＸＲＤＶＦがローレベルに設定される。そ
して、制御信号ＳＲＤＥＣｎに応じて制御信号ＷＬＳＥ
Ｌまたは制御信号ＷＬＤＳＥＬの何れか一方がハイレベ
ル、他方がローレベルに設定されることで、Ｐ５Ｖトラ
ンスファ用の昇圧回路５１ｃまたはＶTHトランスファ用
の昇圧回路５１ｄの何れか一方がアクティブ状態とされ
る。
【０１０６】選択時には、制御信号ＳＲＤＥＣｎがハイ
レベルとなり、制御信号ＷＬＳＥＬがハイレベルに設定
され、制御信号ＷＬＤＳＥＬがローレベルに設定され
る。この場合、ＮＯＲゲートＧ５１ｄの出力端子がハイ
レベルに設定され、ＶTHトランスファ用の昇圧回路５１
ｄがアクティブ状態とされ、ワード線電圧ＶＣＧｉの供
給線に読み出し電圧ＶTHが出力される。このとき、昇圧
回路５１ｄにおいては、昇圧クロック信号ＣＬＫＲＶＷ
Ｌに応じてポンピング動作が行われ、ノードＮ５２ｄの
電圧が（Ｐ５Ｖ＋α）に昇圧される。ただし、αはＶth
以上の電圧であり、例えば電源電圧ＶCC程度である。こ
の昇圧電圧（Ｐ５Ｖ＋α）がトランジスタＴ５４ｄのゲ
ートに与えられることによって、ワード線電圧ＶＣＧｉ
の供給線にトランジスタＴ５４ｄを介して読み出し電圧
ＶTHが出力される。一方、非選択時には、制御信号ＳＲ
ＤＥＣｎがローレベルとなり、制御信号ＷＬＳＥＬがロ
ーレベルに設定され、制御信号ＷＬＤＳＥＬがハイレベ
ルに設定される。この場合、ＮＯＲゲートＧ５１ｃの出
力端子がハイレベルに設定され、Ｐ５Ｖトランスファ用
の昇圧回路５１ｃがアクティブ状態とされ、ワード線電
圧ＶＣＧｉの供給線に読み出しパス電圧Ｐ５Ｖが出力さ
れる。このとき、昇圧回路５１ｃにおいては、昇圧クロ
ック信号ＣＬＫＲＶＷＬに応じてポンピング動作が行わ
れ、ノードＮ５２ｃの電圧が（Ｐ５Ｖ＋α）に昇圧され
る。ただし、αはＶCC以上の電圧であり、例えば電源電
圧ＶCC程度である。この昇圧電圧（Ｐ５Ｖ＋α）がトラ
ンジスタＴ５４ｃのゲートに与えられることによって、
ワード線電圧ＶＣＧｉの供給線にトランジスタＴ５４ｃ
を介して読み出しパス電圧Ｐ５Ｖが出力される。
レベルとなり、制御信号ＷＬＳＥＬがハイレベルに設定
され、制御信号ＷＬＤＳＥＬがローレベルに設定され
る。この場合、ＮＯＲゲートＧ５１ｄの出力端子がハイ
レベルに設定され、ＶTHトランスファ用の昇圧回路５１
ｄがアクティブ状態とされ、ワード線電圧ＶＣＧｉの供
給線に読み出し電圧ＶTHが出力される。このとき、昇圧
回路５１ｄにおいては、昇圧クロック信号ＣＬＫＲＶＷ
Ｌに応じてポンピング動作が行われ、ノードＮ５２ｄの
電圧が（Ｐ５Ｖ＋α）に昇圧される。ただし、αはＶth
以上の電圧であり、例えば電源電圧ＶCC程度である。こ
の昇圧電圧（Ｐ５Ｖ＋α）がトランジスタＴ５４ｄのゲ
ートに与えられることによって、ワード線電圧ＶＣＧｉ
の供給線にトランジスタＴ５４ｄを介して読み出し電圧
ＶTHが出力される。一方、非選択時には、制御信号ＳＲ
ＤＥＣｎがローレベルとなり、制御信号ＷＬＳＥＬがロ
ーレベルに設定され、制御信号ＷＬＤＳＥＬがハイレベ
ルに設定される。この場合、ＮＯＲゲートＧ５１ｃの出
力端子がハイレベルに設定され、Ｐ５Ｖトランスファ用
の昇圧回路５１ｃがアクティブ状態とされ、ワード線電
圧ＶＣＧｉの供給線に読み出しパス電圧Ｐ５Ｖが出力さ
れる。このとき、昇圧回路５１ｃにおいては、昇圧クロ
ック信号ＣＬＫＲＶＷＬに応じてポンピング動作が行わ
れ、ノードＮ５２ｃの電圧が（Ｐ５Ｖ＋α）に昇圧され
る。ただし、αはＶCC以上の電圧であり、例えば電源電
圧ＶCC程度である。この昇圧電圧（Ｐ５Ｖ＋α）がトラ
ンジスタＴ５４ｃのゲートに与えられることによって、
ワード線電圧ＶＣＧｉの供給線にトランジスタＴ５４ｃ
を介して読み出しパス電圧Ｐ５Ｖが出力される。
【０１０７】ここで、昇圧回路５１ｃおよび昇圧回路５
１ｄに対して供給される昇圧クロック信号ＣＬＫＲＶＷ
Ｌは、Ｐ５Ｖ発生回路３０におけると同様に、クロック
制御信号Ｓ３とのＮＡＮＤ演算の結果に応じて制御され
る。したがって、昇圧回路５１ｃおよび昇圧回路５１ｄ
に対する昇圧クロック信号ＣＬＫＲＶＷＬのオン／オフ
は、クロック制御信号Ｓ３によって、Ｐ５Ｖ発生回路３
０の昇圧回路３１に対する昇圧クロック信号ＣＬＫＰ５
Ｖおよび昇圧クロック信号／ＣＬＫＰ５Ｖのオン／オフ
と同期して制御される。
１ｄに対して供給される昇圧クロック信号ＣＬＫＲＶＷ
Ｌは、Ｐ５Ｖ発生回路３０におけると同様に、クロック
制御信号Ｓ３とのＮＡＮＤ演算の結果に応じて制御され
る。したがって、昇圧回路５１ｃおよび昇圧回路５１ｄ
に対する昇圧クロック信号ＣＬＫＲＶＷＬのオン／オフ
は、クロック制御信号Ｓ３によって、Ｐ５Ｖ発生回路３
０の昇圧回路３１に対する昇圧クロック信号ＣＬＫＰ５
Ｖおよび昇圧クロック信号／ＣＬＫＰ５Ｖのオン／オフ
と同期して制御される。
【０１０８】図９は、この発明の一実施形態によるＮＡ
ＮＤ型フラッシュメモリに用いられるメインロウデコー
ダ６０の構成例を示す略線図である。
ＮＤ型フラッシュメモリに用いられるメインロウデコー
ダ６０の構成例を示す略線図である。
【０１０９】図９に示すように、このメインロウデコー
ダ６０は、ブロック選択電圧発生用の昇圧回路６１を有
する。この昇圧回路６１において、ｎチャネルＭＯＳト
ランジスタからなるトランジスタＴ６１〜Ｔ６３および
ＭＯＳキャパシタからなるキャパシタＣ６１は、図６に
示すと同様のチャージポンプ型の昇圧回路を構成してい
る。
ダ６０は、ブロック選択電圧発生用の昇圧回路６１を有
する。この昇圧回路６１において、ｎチャネルＭＯＳト
ランジスタからなるトランジスタＴ６１〜Ｔ６３および
ＭＯＳキャパシタからなるキャパシタＣ６１は、図６に
示すと同様のチャージポンプ型の昇圧回路を構成してい
る。
【０１１０】このメインロウデコーダ６０において、Ｎ
ＡＮＤゲートＧ６１の第１〜第３の入力端子に、それぞ
れプリデコード信号Ｘ１〜Ｘ３が供給される。ＮＡＮＤ
ゲートＧ６１の出力端子は、インバータＩＮＶ６１を介
して昇圧回路６１のノードＮ６１と接続される。トラン
ジスタＴ６１のゲートに制御信号ＳＥＰが供給される。
ＮＡＮＤゲートＧ６２の一方の入力端子に昇圧クロック
信号ＣＬＫが供給され、他方の入力端子にＶPGM 発生回
路１０のクロック制御回路１３からのクロック制御信号
Ｓ１またはＰ５Ｖ発生回路３０のクロック制御回路３２
からのクロック制御信号Ｓ３が供給される。ＮＡＮＤゲ
ートＧ６２の出力端子はＮＡＮＤゲートＧ６３の一方の
入力端子と接続される。ＮＡＮＤゲートＧ６３の他方の
入力端子は、インバータＩＮＶ６１の出力端子と接続さ
れる。ＮＡＮＤゲートＧ６３の出力端子はキャパシタＣ
６１と接続される。トランジスタＴ６３のドレインは、
高電圧Ｖppの供給線と接続される。昇圧回路６１のノー
ドＮ６２は、トランスファゲートＴＧ０〜ＴＧ１７のゲ
ートと接続される。トランスファゲートＴＧ０〜ＴＧ１
５は、それぞれ、サブロウデコーダ５０から導出される
ワード線電圧ＶＣＧ０〜ＶＣＧ１５とワード線ＷＬ０〜
ＷＬ１５との間に設けられたものであり、トランスファ
ゲートＴＧ１６は、ＳＧデコーダから導出される選択ゲ
ート線電圧ＶＤＳＧＨの供給線と選択ゲート線ＤＳＧと
の間に設けられたものであり、トランスファゲートＴＧ
１７は、ＳＧデコーダから導出される選択ゲート線電圧
ＶＳＳＧの供給線と選択ゲート線ＳＳＧとの間に設けら
れたものである。インバータＩＮＶ６２の出力端子はト
ランスファゲートＴＧ１８のゲートと接続される。トラ
ンスファゲートＴＧ１８は、ＳＧデコーダから導出され
る選択ゲート線電圧ＶＤＳＧＬの供給線と選択ゲート線
ＤＳＧとの間に設けられたものである。
ＡＮＤゲートＧ６１の第１〜第３の入力端子に、それぞ
れプリデコード信号Ｘ１〜Ｘ３が供給される。ＮＡＮＤ
ゲートＧ６１の出力端子は、インバータＩＮＶ６１を介
して昇圧回路６１のノードＮ６１と接続される。トラン
ジスタＴ６１のゲートに制御信号ＳＥＰが供給される。
ＮＡＮＤゲートＧ６２の一方の入力端子に昇圧クロック
信号ＣＬＫが供給され、他方の入力端子にＶPGM 発生回
路１０のクロック制御回路１３からのクロック制御信号
Ｓ１またはＰ５Ｖ発生回路３０のクロック制御回路３２
からのクロック制御信号Ｓ３が供給される。ＮＡＮＤゲ
ートＧ６２の出力端子はＮＡＮＤゲートＧ６３の一方の
入力端子と接続される。ＮＡＮＤゲートＧ６３の他方の
入力端子は、インバータＩＮＶ６１の出力端子と接続さ
れる。ＮＡＮＤゲートＧ６３の出力端子はキャパシタＣ
６１と接続される。トランジスタＴ６３のドレインは、
高電圧Ｖppの供給線と接続される。昇圧回路６１のノー
ドＮ６２は、トランスファゲートＴＧ０〜ＴＧ１７のゲ
ートと接続される。トランスファゲートＴＧ０〜ＴＧ１
５は、それぞれ、サブロウデコーダ５０から導出される
ワード線電圧ＶＣＧ０〜ＶＣＧ１５とワード線ＷＬ０〜
ＷＬ１５との間に設けられたものであり、トランスファ
ゲートＴＧ１６は、ＳＧデコーダから導出される選択ゲ
ート線電圧ＶＤＳＧＨの供給線と選択ゲート線ＤＳＧと
の間に設けられたものであり、トランスファゲートＴＧ
１７は、ＳＧデコーダから導出される選択ゲート線電圧
ＶＳＳＧの供給線と選択ゲート線ＳＳＧとの間に設けら
れたものである。インバータＩＮＶ６２の出力端子はト
ランスファゲートＴＧ１８のゲートと接続される。トラ
ンスファゲートＴＧ１８は、ＳＧデコーダから導出され
る選択ゲート線電圧ＶＤＳＧＬの供給線と選択ゲート線
ＤＳＧとの間に設けられたものである。
【０１１１】上述のメインロウデコーダ６０の動作につ
いて説明する。このメインロウデコーダ６０は、対応す
るブロックが選択されたときに、そのブロック内のトラ
ンスファゲートに対して所定のブロック選択電圧を与え
て、それらのトランスファゲートをオンさせ、ワード線
および選択ゲート線をドライブ可能な状態にする。
いて説明する。このメインロウデコーダ６０は、対応す
るブロックが選択されたときに、そのブロック内のトラ
ンスファゲートに対して所定のブロック選択電圧を与え
て、それらのトランスファゲートをオンさせ、ワード線
および選択ゲート線をドライブ可能な状態にする。
【０１１２】ブロックが選択されている場合は、ＮＡＮ
ＤゲートＧ６１の出力端子がローレベルに設定され、し
たがって、インバータＩＮＶ６１の出力端子がハイレベ
ルに設定される。また、制御信号ＳＥＰがローレベルに
設定される。これにより、昇圧回路６１がアクティブ状
態とされる。この際、昇圧回路６１においては、昇圧ク
ロック信号ＣＬＫに応じてポンピング動作が行われ、ノ
ードＮ６２の電圧が（Ｖpp＋α）に昇圧される。ただ
し、αはＶCC以上の電圧であり、例えば電源電圧ＶCC程
度である。この昇圧電圧（Ｖpp＋α）が、ブロック選択
電圧としてトランスファゲートＴＧ０〜ＴＧ１７のゲー
トに出力される。書き込み動作時には、高電圧Ｖppの供
給線にプログラム電圧ＶPGM が出力されていることか
ら、ブロック選択電圧（Ｖpp＋α）としては昇圧電圧
（ＶPGM ＋α）が出力される。また、読み出し動作時、
ベリファイ動作時および消去動作時には、高電圧Ｖppの
供給線に読み出しパス電圧Ｐ５Ｖが出力されていること
から、ブロック選択電圧（Ｖpp＋α）としては昇圧電圧
（Ｐ５Ｖ＋α）が出力される。
ＤゲートＧ６１の出力端子がローレベルに設定され、し
たがって、インバータＩＮＶ６１の出力端子がハイレベ
ルに設定される。また、制御信号ＳＥＰがローレベルに
設定される。これにより、昇圧回路６１がアクティブ状
態とされる。この際、昇圧回路６１においては、昇圧ク
ロック信号ＣＬＫに応じてポンピング動作が行われ、ノ
ードＮ６２の電圧が（Ｖpp＋α）に昇圧される。ただ
し、αはＶCC以上の電圧であり、例えば電源電圧ＶCC程
度である。この昇圧電圧（Ｖpp＋α）が、ブロック選択
電圧としてトランスファゲートＴＧ０〜ＴＧ１７のゲー
トに出力される。書き込み動作時には、高電圧Ｖppの供
給線にプログラム電圧ＶPGM が出力されていることか
ら、ブロック選択電圧（Ｖpp＋α）としては昇圧電圧
（ＶPGM ＋α）が出力される。また、読み出し動作時、
ベリファイ動作時および消去動作時には、高電圧Ｖppの
供給線に読み出しパス電圧Ｐ５Ｖが出力されていること
から、ブロック選択電圧（Ｖpp＋α）としては昇圧電圧
（Ｐ５Ｖ＋α）が出力される。
【０１１３】ここで、書き込み動作時、昇圧回路６１に
対して供給される昇圧クロック信号ＣＬＫは、ＶPGM 発
生回路１０におけると同様に、クロック制御信号Ｓ１と
のＮＡＮＤ演算の結果に応じて制御される。したがっ
て、昇圧回路４１ａに対する昇圧クロック信号ＣＬＫの
オン／オフは、クロック制御信号Ｓ１によって、ＶPGM
発生回路１０の昇圧回路１１に対する昇圧クロック信号
ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬＫＰＧＭの
オン／オフと同期して制御される。また、読み出し動作
時、ベリファイ動作時および消去動作時、昇圧回路６１
に対して供給される昇圧クロック信号ＣＬＫは、Ｐ５Ｖ
発生回路３０におけると同様に、クロック制御信号Ｓ３
とのＮＡＮＤ演算の結果に応じて制御される。したがっ
て、昇圧回路６１に対する昇圧クロック信号ＣＬＫのオ
ン／オフは、クロック制御信号Ｓ３によって、Ｐ５Ｖ発
生回路３０の昇圧回路３１に対する昇圧クロック信号Ｃ
ＬＫＰ５Ｖおよび昇圧クロック信号／ＣＬＫＰ５Ｖのオ
ン／オフと同期して制御される。
対して供給される昇圧クロック信号ＣＬＫは、ＶPGM 発
生回路１０におけると同様に、クロック制御信号Ｓ１と
のＮＡＮＤ演算の結果に応じて制御される。したがっ
て、昇圧回路４１ａに対する昇圧クロック信号ＣＬＫの
オン／オフは、クロック制御信号Ｓ１によって、ＶPGM
発生回路１０の昇圧回路１１に対する昇圧クロック信号
ＣＬＫＰＧＭおよび昇圧クロック信号／ＣＬＫＰＧＭの
オン／オフと同期して制御される。また、読み出し動作
時、ベリファイ動作時および消去動作時、昇圧回路６１
に対して供給される昇圧クロック信号ＣＬＫは、Ｐ５Ｖ
発生回路３０におけると同様に、クロック制御信号Ｓ３
とのＮＡＮＤ演算の結果に応じて制御される。したがっ
て、昇圧回路６１に対する昇圧クロック信号ＣＬＫのオ
ン／オフは、クロック制御信号Ｓ３によって、Ｐ５Ｖ発
生回路３０の昇圧回路３１に対する昇圧クロック信号Ｃ
ＬＫＰ５Ｖおよび昇圧クロック信号／ＣＬＫＰ５Ｖのオ
ン／オフと同期して制御される。
【０１１４】以上のように、この一実施形態によるＮＡ
ＮＤ型フラッシュメモリにおいては、書き込み動作時、
Ｖpp発生回路４０のＶPGM トランスファ用の昇圧回路４
１ａ、サブロウデコーダ５０のＶPGM トランスファ用の
昇圧回路５１ａおよびメインロウデコーダ６０のブロッ
ク選択電圧発生用の昇圧回路６１に対する昇圧クロック
信号のオン／オフが、ＶPGM 発生回路１０の昇圧回路１
１に対する昇圧クロック信号のオン／オフと同期して制
御される。また、サブロウデコーダ５０のＶpassトラン
スファ用の昇圧回路５１ｂに対する昇圧クロック信号の
オン／オフは、Ｖpass発生回路２０の昇圧回路２１に対
する昇圧クロック信号のオン／オフと同期して制御され
る。したがって、書き込み動作、ＶPGM 発生回路１０の
昇圧回路１１の動作モードが補償モードに移行すると、
Ｖpp発生回路４０のＶPGM トランスファ用の昇圧回路４
１ａ、サブロウデコーダ５０のＶPGM トランスファ用の
昇圧回路５１ａおよびメインロウデコーダ６０のブロッ
ク選択電圧発生用の昇圧回路６０の動作モードもそれぞ
れ補償モードに移行し、同様に、Ｖpass発生回路２０の
昇圧回路２１の動作モードが補償モードに移行すると、
サブロウデコーダ５０のＶpassトランスファ用の昇圧回
路５１ｂの動作モードも補償モードに移行する。これに
より、書き込み動作時の消費電力を低減することができ
る。
ＮＤ型フラッシュメモリにおいては、書き込み動作時、
Ｖpp発生回路４０のＶPGM トランスファ用の昇圧回路４
１ａ、サブロウデコーダ５０のＶPGM トランスファ用の
昇圧回路５１ａおよびメインロウデコーダ６０のブロッ
ク選択電圧発生用の昇圧回路６１に対する昇圧クロック
信号のオン／オフが、ＶPGM 発生回路１０の昇圧回路１
１に対する昇圧クロック信号のオン／オフと同期して制
御される。また、サブロウデコーダ５０のＶpassトラン
スファ用の昇圧回路５１ｂに対する昇圧クロック信号の
オン／オフは、Ｖpass発生回路２０の昇圧回路２１に対
する昇圧クロック信号のオン／オフと同期して制御され
る。したがって、書き込み動作、ＶPGM 発生回路１０の
昇圧回路１１の動作モードが補償モードに移行すると、
Ｖpp発生回路４０のＶPGM トランスファ用の昇圧回路４
１ａ、サブロウデコーダ５０のＶPGM トランスファ用の
昇圧回路５１ａおよびメインロウデコーダ６０のブロッ
ク選択電圧発生用の昇圧回路６０の動作モードもそれぞ
れ補償モードに移行し、同様に、Ｖpass発生回路２０の
昇圧回路２１の動作モードが補償モードに移行すると、
サブロウデコーダ５０のＶpassトランスファ用の昇圧回
路５１ｂの動作モードも補償モードに移行する。これに
より、書き込み動作時の消費電力を低減することができ
る。
【０１１５】また、読み出し動作時およびベリファイ動
作時、Ｖpp発生回路４０のＰ５Ｖトランスファ用の昇圧
回路４１ｂ、サブロウデコーダ５０のＰ５Ｖトランスフ
ァ用の昇圧回路５１ｃおよびＶTHトランスファ用の昇圧
回路５１ｄ、ならびに、メインロウデコーダ６０のブロ
ック選択電圧発生用の昇圧回路６１に対する昇圧クロッ
ク信号のオン／オフは、Ｐ５Ｖ発生回路３０の昇圧回路
３１に対する昇圧クロック信号のオン／オフと同期して
制御される。したがって、読み出し動作時およびベリフ
ァイ動作時に、Ｐ５Ｖ発生回路３０の昇圧回路３１の動
作モードが補償モードに移行すると、Ｖpp発生回路４０
のＰ５Ｖトランスファ用の昇圧回路４１ｂ、サブロウデ
コーダ５０のＰ５Ｖトランスファ用の昇圧回路５１ｃお
よびＶTHトランスファ用の昇圧回路５１ｄ、ならびに、
メインロウデコーダ６０のブロック選択電圧発生用の昇
圧回路６１の動作モードもそれぞれ補償モードに移行す
る。これにより、読み出し動作時および消去動作時の消
費電力を低減することができる。
作時、Ｖpp発生回路４０のＰ５Ｖトランスファ用の昇圧
回路４１ｂ、サブロウデコーダ５０のＰ５Ｖトランスフ
ァ用の昇圧回路５１ｃおよびＶTHトランスファ用の昇圧
回路５１ｄ、ならびに、メインロウデコーダ６０のブロ
ック選択電圧発生用の昇圧回路６１に対する昇圧クロッ
ク信号のオン／オフは、Ｐ５Ｖ発生回路３０の昇圧回路
３１に対する昇圧クロック信号のオン／オフと同期して
制御される。したがって、読み出し動作時およびベリフ
ァイ動作時に、Ｐ５Ｖ発生回路３０の昇圧回路３１の動
作モードが補償モードに移行すると、Ｖpp発生回路４０
のＰ５Ｖトランスファ用の昇圧回路４１ｂ、サブロウデ
コーダ５０のＰ５Ｖトランスファ用の昇圧回路５１ｃお
よびＶTHトランスファ用の昇圧回路５１ｄ、ならびに、
メインロウデコーダ６０のブロック選択電圧発生用の昇
圧回路６１の動作モードもそれぞれ補償モードに移行す
る。これにより、読み出し動作時および消去動作時の消
費電力を低減することができる。
【０１１６】また、消去動作時、Ｖpp発生回路４０のＰ
５Ｖトランスファ用の昇圧回路４１ｂおよびメインロウ
デコーダ６０のブロック選択電圧発生用の昇圧回路６１
に対する昇圧クロック信号のオン／オフは、Ｐ５Ｖ発生
回路３０の昇圧回路３１に対する昇圧クロック信号のオ
ン／オフと同期して制御される。したがって、消去動作
時に、Ｐ５Ｖ発生回路３０の昇圧回路３１の動作モード
が補償モードに移行すると、Ｖpp発生回路４０のＰ５Ｖ
トランスファ用の昇圧回路４１ｂおよびメインロウデコ
ーダ６０のブロック選択電圧発生用の昇圧回路６１の動
作モードもそれぞれ補償モードに移行する。これによ
り、消去動作時の消費電力を低減することができる。
５Ｖトランスファ用の昇圧回路４１ｂおよびメインロウ
デコーダ６０のブロック選択電圧発生用の昇圧回路６１
に対する昇圧クロック信号のオン／オフは、Ｐ５Ｖ発生
回路３０の昇圧回路３１に対する昇圧クロック信号のオ
ン／オフと同期して制御される。したがって、消去動作
時に、Ｐ５Ｖ発生回路３０の昇圧回路３１の動作モード
が補償モードに移行すると、Ｖpp発生回路４０のＰ５Ｖ
トランスファ用の昇圧回路４１ｂおよびメインロウデコ
ーダ６０のブロック選択電圧発生用の昇圧回路６１の動
作モードもそれぞれ補償モードに移行する。これによ
り、消去動作時の消費電力を低減することができる。
【０１１７】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
【０１１８】例えば、上述の一実施形態において挙げ
た、ＶPGM 発生回路１０、Ｖpass発生回路２０、Ｐ５Ｖ
発生回路３０、Ｖpp発生回路４０、サブロウデコーダ５
０、メインロウデコーダ６０の構成は一例に過ぎず、必
要に応じてこれらと異なる構成のものを用いてもよい。
また、上述の一実施形態においては、昇圧クロック信号
とクロック制御信号とのＮＡＮＤ演算を行うことによ
り、昇圧クロック信号のオン／オフを制御するようにし
ているが、この昇圧クロック信号の制御方法も、上述と
異なる方法により行ってもよい。
た、ＶPGM 発生回路１０、Ｖpass発生回路２０、Ｐ５Ｖ
発生回路３０、Ｖpp発生回路４０、サブロウデコーダ５
０、メインロウデコーダ６０の構成は一例に過ぎず、必
要に応じてこれらと異なる構成のものを用いてもよい。
また、上述の一実施形態においては、昇圧クロック信号
とクロック制御信号とのＮＡＮＤ演算を行うことによ
り、昇圧クロック信号のオン／オフを制御するようにし
ているが、この昇圧クロック信号の制御方法も、上述と
異なる方法により行ってもよい。
【０１１９】また、上述の一実施形態においては、プロ
グラムパス電圧ＶPGM はＶPGM 発生回路２０を用いて、
プログラム電圧ＶPGM とは独立に発生させているが、プ
ログラムパス電圧Ｖpassは、例えば、図１０に示すよう
に、ＶPGM 発生回路１０から出力されるプログラム電圧
ＶPGM を抵抗分割することにより発生させてもよい。
グラムパス電圧ＶPGM はＶPGM 発生回路２０を用いて、
プログラム電圧ＶPGM とは独立に発生させているが、プ
ログラムパス電圧Ｖpassは、例えば、図１０に示すよう
に、ＶPGM 発生回路１０から出力されるプログラム電圧
ＶPGM を抵抗分割することにより発生させてもよい。
【０１２０】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、プログラム電圧レベルの昇圧電圧を発生
する昇圧手段の昇圧動作を、これと同時に動作している
プログラム電圧発生手段の昇圧動作に同期させることが
できる。これにより、プログラム電圧発生手段の動作モ
ードが補償モードに移行すると、昇圧手段の動作モード
も補償モードに移行するため、不揮発性半導体装置の動
作時の消費電力を低減することができるという効果があ
る。
発明によれば、プログラム電圧レベルの昇圧電圧を発生
する昇圧手段の昇圧動作を、これと同時に動作している
プログラム電圧発生手段の昇圧動作に同期させることが
できる。これにより、プログラム電圧発生手段の動作モ
ードが補償モードに移行すると、昇圧手段の動作モード
も補償モードに移行するため、不揮発性半導体装置の動
作時の消費電力を低減することができるという効果があ
る。
【０１２１】この発明の第２の発明によれば、プログラ
ムパス電圧レベルの昇圧電圧を発生する昇圧手段の昇圧
動作を、これと同時に動作しているプログラムパス電圧
発生手段の昇圧動作に同期させることができる。これに
より、プログラムパス電圧発生手段の動作モードが補償
モードに移行すると、昇圧手段の動作モードも補償モー
ドに移行するため、不揮発性半導体記憶装置の動作時の
消費電力を低減することができるという効果がある。
ムパス電圧レベルの昇圧電圧を発生する昇圧手段の昇圧
動作を、これと同時に動作しているプログラムパス電圧
発生手段の昇圧動作に同期させることができる。これに
より、プログラムパス電圧発生手段の動作モードが補償
モードに移行すると、昇圧手段の動作モードも補償モー
ドに移行するため、不揮発性半導体記憶装置の動作時の
消費電力を低減することができるという効果がある。
【０１２２】この発明の第３の発明によれば、読み出し
昇圧電圧レベルの昇圧電圧を発生する昇圧手段の昇圧動
作を、これと同時に動作している読み出し昇圧電圧発生
手段の昇圧動作に同期させることができる。これによ
り、読み出し昇圧電圧発生手段の動作モードが補償モー
ドに移行すると、昇圧手段の動作モードも補償モードに
移行するため、不揮発性半導体記憶装置の動作時の消費
電力を低減することができるという効果がある。
昇圧電圧レベルの昇圧電圧を発生する昇圧手段の昇圧動
作を、これと同時に動作している読み出し昇圧電圧発生
手段の昇圧動作に同期させることができる。これによ
り、読み出し昇圧電圧発生手段の動作モードが補償モー
ドに移行すると、昇圧手段の動作モードも補償モードに
移行するため、不揮発性半導体記憶装置の動作時の消費
電力を低減することができるという効果がある。
【０１２３】この発明の第４の発明によれば、消去昇圧
電圧レベルの昇圧電圧を発生する昇圧手段の昇圧動作
を、これと同時に動作している消去昇圧電圧発生手段の
昇圧動作に同期させることができる。これにより、消去
昇圧電圧発生手段の動作モードが補償モードに移行する
と、昇圧手段の動作モードも補償モードに移行するた
め、不揮発性半導体記憶装置の動作の消費電力を低減す
ることができるという効果がある。
電圧レベルの昇圧電圧を発生する昇圧手段の昇圧動作
を、これと同時に動作している消去昇圧電圧発生手段の
昇圧動作に同期させることができる。これにより、消去
昇圧電圧発生手段の動作モードが補償モードに移行する
と、昇圧手段の動作モードも補償モードに移行するた
め、不揮発性半導体記憶装置の動作の消費電力を低減す
ることができるという効果がある。
【図１】 この発明の原理を説明するための略線図であ
る。
る。
【図２】 この発明の原理を説明するための略線図であ
る。
る。
【図３】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリに用いられるＶPGM 発生回路の構成例を示
す略線図である。
ッシュメモリに用いられるＶPGM 発生回路の構成例を示
す略線図である。
【図４】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリに用いられるＶpass発生回路の構成例を示
す略線図である。
ッシュメモリに用いられるＶpass発生回路の構成例を示
す略線図である。
【図５】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリに用いられるＰ５Ｖ発生回路の構成例を示
す略線図である。
ッシュメモリに用いられるＰ５Ｖ発生回路の構成例を示
す略線図である。
【図６】 一般的なチャージポンプ型の昇圧回路を示す
略線図である。
略線図である。
【図７】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリに用いられるＶpp発生回路の構成例を示す
略線図である。
ッシュメモリに用いられるＶpp発生回路の構成例を示す
略線図である。
【図８】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリに用いられるサブロウデコーダの構成例を
示す略線図である。
ッシュメモリに用いられるサブロウデコーダの構成例を
示す略線図である。
【図９】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリに用いられるメインロウデコーダの構成例
を示す略線図である。
ッシュメモリに用いられるメインロウデコーダの構成例
を示す略線図である。
【図１０】 ＶPGM 発生回路およびＶpass発生回路の変
形例を説明するための略線図である。
形例を説明するための略線図である。
【図１１】 ＮＡＮＤ型フラッシュメモリのメモリセル
アレイの等価回路図である。
アレイの等価回路図である。
【図１２】 従来のＮＡＮＤ型フラッシュメモリの構成
を示す略線図である。
を示す略線図である。
【図１３】 従来のＮＡＮＤ型フラッシュメモリの構成
を示す略線図である。
を示す略線図である。
【図１４】 ８値型のＮＡＮＤ型フラッシュメモリにお
ける読み出し動作時およびベリファイ動作時の読み出し
電圧の設定例を説明するための略線図である。
ける読み出し動作時およびベリファイ動作時の読み出し
電圧の設定例を説明するための略線図である。
１・・・メモリセルアレイ、２，１０・・・ＶPGM 発生
回路、３，２０・・・Ｖpass発生回路、４，４０・・・
Ｖpp発生回路、５，５０・・・サブロウデコーダ、６，
６０・・・メインロウデコーダ、７，３０・・・Ｐ５Ｖ
発生回路、１１，２１，３１，４１ａ，４１ｂ，５１ａ
〜５１ｄ，６１・・・昇圧回路、１３，２３，３２・・
・クロック制御回路、Ｓ１〜Ｓ３・・・クロック制御信
号
回路、３，２０・・・Ｖpass発生回路、４，４０・・・
Ｖpp発生回路、５，５０・・・サブロウデコーダ、６，
６０・・・メインロウデコーダ、７，３０・・・Ｐ５Ｖ
発生回路、１１，２１，３１，４１ａ，４１ｂ，５１ａ
〜５１ｄ，６１・・・昇圧回路、１３，２３，３２・・
・クロック制御回路、Ｓ１〜Ｓ３・・・クロック制御信
号
Claims (21)
- 【請求項１】 プログラム電圧を発生するプログラム電
圧発生手段と、 上記プログラム電圧レベルの昇圧電圧を発生する昇圧手
段とを有する不揮発性半導体記憶装置において、 上記昇圧手段で上記昇圧電圧を発生するのに用いる昇圧
クロック信号が、上記プログラム電圧発生手段で上記プ
ログラム電圧を発生するのに用いる昇圧クロック信号に
同期して制御されることを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 上記プログラム電圧発生手段で上記プロ
グラム電圧を発生するのに用いる上記昇圧クロック信号
のオン／オフは、発生させた上記プログラム電圧と所定
のリファレンス電圧との比較結果に応じて制御されるこ
とを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項３】 上記不揮発性半導体記憶装置は、制御ゲ
ートが対応するワード線と接続された所定数のメモリセ
ルトランジスタを直列接続したＮＡＮＤ型のメモリスト
リングがマトリクス状に複数配列され、かつ、ワード線
を共有する所定数の上記メモリストリングからなるブロ
ックを複数有するメモリセルアレイを有し、 書き込み動作時に、上記メモリセルアレイの上記複数の
ブロックの中から書き込み対象のブロックが選択され、
上記選択されたブロックの中の複数のワード線のうち、
書き込み対象のメモリセルトランジスタと接続された選
択ワード線に上記プログラム電圧が印加されることを特
徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 上記不揮発性半導体記憶装置は、ワード
線電圧供給線とワード線との間に設けられたトランスフ
ァ手段と、上記メモリセルアレイのブロックに対応して
設けられたブロック選択手段であって、対応するブロッ
クが選択されたときに、その選択ブロック内の上記トラ
ンスファ手段のゲートにブロック選択電圧を与えるよう
にしたものとを有するものであり、上記昇圧手段は上記
ブロック選択手段に設けられたものであることを特徴と
する請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 上記不揮発性半導体記憶装置は、上記選
択ワード線に対応するワード線電圧供給線に上記プログ
ラム電圧を供給するようにしたワード線ドライブ手段を
有するものであり、上記昇圧手段は上記ワード線ドライ
ブ手段に設けられたものであることを特徴とする請求項
３記載の不揮発性半導体記憶装置。 - 【請求項６】 上記不揮発性半導体記憶装置は、高電圧
供給線に上記プログラム電圧を供給するようにした高電
圧発生手段を有するものであり、上記昇圧手段は上記高
電圧発生手段に設けられたものであることを特徴とする
請求項３記載の不揮発性半導体記憶装置。 - 【請求項７】 プログラムパス電圧を発生するプログラ
ムパス電圧発生手段と、 上記プログラムパス電圧レベルの昇圧電圧を発生する昇
圧手段とを有する不揮発性半導体記憶装置において、 上記昇圧手段で上記昇圧電圧を発生するのに用いる昇圧
クロック信号が、上記プログラムパス電圧発生手段で上
記プログラムパス電圧を発生するのに用いる昇圧クロッ
ク信号に同期して制御されることを特徴とする不揮発性
半導体記憶装置。 - 【請求項８】 上記プログラムパス電圧発生手段で上記
プログラムパス電圧を発生するのに用いる上記昇圧クロ
ック信号のオン／オフは、発生させた上記プログラムパ
ス電圧と所定のリファレンス電圧との比較結果に応じて
制御されることを特徴とする請求項７記載の不揮発性半
導体記憶装置。 - 【請求項９】 上記不揮発性半導体記憶装置は、制御ゲ
ートが対応するワード線と接続された所定数のメモリセ
ルトランジスタを直列接続したＮＡＮＤ型のメモリスト
リングがマトリクス状に複数配列され、かつ、ワード線
を共有する所定数の上記メモリストリングからなるブロ
ックを複数有するメモリセルアレイを有し、 書き込み動作時に、上記メモリセルアレイの上記複数の
ブロックの中から書き込み対象のブロックが選択され、
上記選択されたブロックの中の複数のワード線のうち、
書き込み対象外のメモリセルトランジスタと接続された
非選択ワード線に上記プログラムパス電圧が印加される
ことを特徴とする請求項７記載の不揮発性半導体記憶装
置。 - 【請求項１０】 上記不揮発性半導体記憶装置は、上記
非選択ワード線に対応するワード線電圧供給線に上記プ
ログラムパス電圧を供給するようにしたワード線ドライ
ブ手段を有するものであり、上記昇圧手段は上記ワード
線ドライブ手段に設けられたものであることを特徴とす
る請求項７記載の不揮発性半導体記憶装置。 - 【請求項１１】 読み出し昇圧電圧を発生する読み出し
昇圧電圧発生手段と、 上記読み出し昇圧電圧レベルの昇圧電圧を発生する昇圧
手段とを有する不揮発性半導体記憶装置において、 上記昇圧手段で上記昇圧電圧を発生するのに用いる昇圧
クロック信号が、上記読み出し昇圧電圧発生手段で上記
読み出し昇圧電圧を発生するのに用いる昇圧クロック信
号に同期して制御されることを特徴とする不揮発性半導
体記憶装置。 - 【請求項１２】 上記読み出し昇圧電圧発生手段で上記
読み出し昇圧電圧を発生するのに用いる上記昇圧クロッ
ク信号のオン／オフは、発生させた上記読み出し昇圧電
圧と所定のリファレンス電圧との比較結果に応じて制御
されることを特徴とする請求項１１記載の不揮発性半導
体記憶装置。 - 【請求項１３】 上記不揮発性半導体記憶装置は、制御
ゲートが対応するワード線と接続された所定数のメモリ
セルトランジスタを直列接続したＮＡＮＤ型のメモリス
トリングがマトリクス状に複数配列され、かつ、ワード
線を共有する所定数の上記メモリストリングからなるブ
ロックを複数有するメモリセルアレイを有し、 読み出し動作時およびベリファイ動作時に、上記メモリ
セルアレイの上記複数のブロックの中から書き込み対象
のブロックが選択され、上記選択されたブロックの中の
複数のワード線のうち、読み出し対象外およびベリファ
イ対象外のメモリセルトランジスタと接続された非選択
ワード線に上記読み出し昇圧電圧が印加されることを特
徴とする請求項１１記載の不揮発性半導体記憶装置。 - 【請求項１４】 上記不揮発性半導体記憶装置は、ワー
ド線電圧供給線とワード線との間に設けられたトランス
ファ手段と、上記メモリセルアレイのブロックに対応し
て設けられたブロック選択手段であって、対応するブロ
ックが選択されたときに、その選択ブロック内の上記ト
ランスファ手段のゲートにブロック選択電圧を与えるよ
うにしたものとを有するものであり、上記昇圧手段は上
記ブロック選択手段に設けられたものであることを特徴
とする請求項１３記載の不揮発性半導体記憶装置。 - 【請求項１５】 上記不揮発性半導体記憶装置は、上記
非選択ワード線に対応するワード線電圧供給線に上記読
み出し昇圧電圧を供給するようにしたワード線ドライブ
手段を有するものであり、上記昇圧手段は上記ワード線
ドライブ手段に設けられたものであることを特徴とする
請求項１３記載の不揮発性半導体記憶装置。 - 【請求項１６】 上記不揮発性半導体記憶装置は、高電
圧供給線に上記読み出し昇圧電圧を供給するようにした
高電圧発生手段を有するものであり、上記昇圧手段は上
記高電圧発生手段に設けられたものであることを特徴と
する請求項１３記載の不揮発性半導体記憶装置。 - 【請求項１７】 消去昇圧電圧を発生する消去昇圧電圧
発生手段と、 上記消去昇圧電圧レベルの昇圧電圧を発生する昇圧手段
とを有する不揮発性半導体記憶装置において、 上記昇圧手段で上記昇圧電圧を発生するのに用いる昇圧
クロック信号が、上記消去昇圧電圧発生手段で上記消去
昇圧電圧を発生するのに用いる昇圧クロック信号に同期
して制御されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項１８】 上記消去昇圧電圧発生手段で上記消去
昇圧電圧を発生するのに用いる上記昇圧クロック信号の
オン／オフは、発生させた上記消去昇圧電圧と所定のリ
ファレンス電圧との比較結果に応じて制御されることを
特徴とする請求項１７記載の不揮発性半導体記憶装置。 - 【請求項１９】 上記不揮発性半導体記憶装置は、制御
ゲートが対応するワード線と接続された所定数のメモリ
セルトランジスタを直列接続したＮＡＮＤ型のメモリス
トリングがマトリクス状に複数配列され、かつ、ワード
線を共有する所定数の上記メモリストリングからなるブ
ロックを複数有するメモリセルアレイを有し、 消去動作時に、上記メモリセルアレイの上記複数のブロ
ックの中から消去対象のブロックが選択されるか、また
は、上記メモリセルアレイの全ブロックが選択され、上
記選択されたブロックまたは全ブロックの中の選択ゲー
ト線に上記消去昇圧電圧が印加されることを特徴とする
請求項１７記載の不揮発性半導体記憶装置。 - 【請求項２０】 上記不揮発性半導体記憶装置は、選択
ゲート線電圧供給線と選択ゲート線との間に設けられた
トランスファ手段と、上記メモリセルアレイのブロック
に対応して設けられたブロック選択手段であって、対応
するブロックが選択されたときに、その選択ブロック内
の上記トランスファ手段のゲートにブロック選択電圧を
与えるようにしたものとを有するものであり、上記昇圧
手段は上記ブロック選択手段に設けられたものであるこ
とを特徴とする請求項１７記載の不揮発性半導体記憶装
置。 - 【請求項２１】 上記不揮発性半導体記憶装置は、高電
圧供給線に上記消去昇圧電圧を供給するようにした高電
圧発生手段を有するものであり、上記昇圧手段は上記高
電圧発生手段に設けられたものであることを特徴とする
請求項１７記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16226699A JP2000348494A (ja) | 1999-06-09 | 1999-06-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16226699A JP2000348494A (ja) | 1999-06-09 | 1999-06-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000348494A true JP2000348494A (ja) | 2000-12-15 |
Family
ID=15751196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16226699A Pending JP2000348494A (ja) | 1999-06-09 | 1999-06-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000348494A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7379351B2 (en) | 2005-06-24 | 2008-05-27 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory and programming method |
| US9064581B2 (en) | 2008-10-21 | 2015-06-23 | Samsung Electronics Co., Ltd. | Method of programming non-volatile memory device and non-volatile memory device using the same |
-
1999
- 1999-06-09 JP JP16226699A patent/JP2000348494A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7379351B2 (en) | 2005-06-24 | 2008-05-27 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory and programming method |
| US9064581B2 (en) | 2008-10-21 | 2015-06-23 | Samsung Electronics Co., Ltd. | Method of programming non-volatile memory device and non-volatile memory device using the same |
| US9087608B2 (en) | 2008-10-21 | 2015-07-21 | Samsung Electronics Co., Ltd. | Method of programming non-volatile memory device and non-volatile memory device using the same |
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