KR100635195B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 낸드형 메모리 셀 어레이와, 메모리 셀 어레이의 워드라인을 선택하기 위한 로우 디코더와, 프로그램 신호와 소거신호에 따라 포지티브 고전압을 발생하는 포지티브 챠지 펌프와, 프로그램 신호와 소거신호에 따라 네가티브 전압을 발생하는 네가티브 챠지 펌프와, 프로그램 신호, 검증 신호, 독출 신호 중 하나와, 어드레스, 및 네가티브 전압을 수신하고, 복수의 게이트 신호들을 발생하는 제1 콘트롤러와, 메모리 셀 어레이의 짝수 번째 비트라인을 선택하기 위하여 페이지 버퍼의 출력단자 및 각 페이지 버퍼에 대응하는 비트라인간에 각각 접속된 다수의 제1 디코딩부로 이루어진 제 1 컬럼 디코더와, 메모리 셀 어레이의 홀수 번째 비트라인을 선택하기 위하여 페이지 버퍼의 출력단자 및 각 페이지 버퍼에 대응하는 비트라인간에 각각 접속된 다수의 제2 디코딩부로 이루어진 제 2 컬럼 디코더와, 어드레스와 소거신호에 따라 제1 소거 제어 신호 및 제2 소거 제어 신호를 발생하고, 소거동작시 포지티브 고전압을 다수의 제1 디코딩부 또는 다수의 제2 디코딩부로 전달하는 제2 콘트롤러를 포함하여 이루어진다.
NAND형, 로우 디코더, 바이어스 전압, 챠지 펌프, 콘트롤러

Description

플래쉬 메모리 장치 {Flash memory device}
도 1은 낸드(NAND)형 메모리 셀 어레이를 설명하기 위한 회로도.
도 2는 본 발명에 따른 플래쉬 메모리 장치를 설명하기 위한 블록도.
도 3은 본 발명에 따른 컬럼 디코더를 설명하기 위한 블록도.
도 4a 내지 도 4e는 도 3에 도시된 컬럼 디코더를 제어하는 콘트롤러들과 챠지 펌프들을 도시한 블록도.
도 5는 도 3에 도시된 디코딩부의 상세 회로도.
도 6은 도 4d 및 도 4e의 챠지펌프를 설명하기 위한 블록도.
도 7은 도 6을 설명하기 위한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이 2: 로우 디코더
3a 및 3b: 제 1 및 제 2 컬럼디코더
4a 및 4b: 페이지 버퍼 5: 디코딩부
6 내지 8: 제 1 내지 제 3 콘트롤러
9: 포지티브 챠지펌프 10: 네가티브 챠지펌프
11: 오실레이터 12: 위상 분배기
13: 펌프
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히, 낸드(NAND)형의 구조로 이루어진 메모리 셀 어레이를 갖는 플래쉬 메모리 장치에 관한 것이다.
일반적으로 플래쉬 메모리 장치는 워드라인과 비트라인간에 다수의 메모리 셀이 접속되어 이루어진 메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀에 정보를 저장하거나 저장된 정보를 독출하기 위한 여러 가지의 주변 회로로 이루어진다.
메모리 셀 어레이는 다수의 블록으로 구분되며 메모리 셀의 접속 형태에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 노아(NOR)형의 메모리 셀 어레이는 워드 라인과 비트 라인간에 메모리 셀이 매트릭스 방식으로 접속되며, 낸드(NAND)형의 메모리 셀 어레이는 다수의 메모리 셀이 직렬로 접속된 스트링(String) 형태를 이룬다.
낸드(NAND)형의 메모리 셀 어레이는 도 1에 도시된 바와 같이 이루어진다.
각 열에 존재하는 다수의 메모리 셀은 직렬 접속되며, 각 열의 최상위 메모리 셀의 드레인은 패스 트랜지스터를 통해 비트 라인(BL<1>, BL<2>, BL<3>)에 연결되고, 각 열의 최하위 메모리 셀의 소오스는 패스 트랜지스터를 통해 공통 소오스 라인(SRC)에 연결된다. 또한, 각 행에 존재하는 메모리 셀의 콘트롤 게이트는 하나 의 워드 라인(WL<1>, WL<n-1>, ... WL<n>)을 이루며, 상기 비트 라인과의 연결을 위한 패스 트랜지스터 및 소오스 라인(SRC)과의 연결을 위한 패스 트랜지스터는 게이트 라인(DSL 및 SSL)에 인가되는 바이어스 전압 조건에 따라 각각 동작된다.
그런데 상기와 같이 이루어진 종래의 플래쉬 메모리 장치는 프로그램, 소거 및 검증 동작시 해당 메모리 셀에 접속된 워드라인, 비트라인 및 소오스 라인에 포지티브(Positive) 전압이 인가되도록 구성되기 때문에, 이에 필요한 디코딩(Decoding) 및 스위칭(Switching) 회로들도 포지티브 전압으로 드라이브되도록 설계된다. 그러므로 네가티브(Negative) 전압을 이용한 구동이 불가능하다.
또한, 프로그램 또는 소거 동작시 필요한 고전압을 발생시키기 위한 펌핑 회로는 동일 위상을 갖는 클록 펄스에 따라 동작되기 때문에 회로의 동작시 부하가 크며, 이에 따라 펌핑 효율이 저하된다.
따라서 본 발명은 홀수번째 비트라인과 짝수번째 비트라인이 각기 다른 컬럼 디코더에 의해 선택되며, 챠지펌프의 펌핑 동작이 일정한 시간차(td) 간격을 두고 이루어지도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치를 제공하는 데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 장치는 비트라인 및 공통 소오스 라인간에 다수의 메모리 셀이 직렬 접속되며, 패스트랜지스터의 게이트 및 각 메모리 셀의 워드라인을 통해 공급되는 신호에 따라 각 메모리 셀이 선택되도록 구성된 낸드형 메모리 셀 어레이와, 메모리 셀 어레이의 워드라인을 선택하기 위한 로우 디코더와, 프로그램 신호와 소거신호에 따라 포지티브 고전압을 발생하는 포지티브 챠지 펌프와, 프로그램 신호와 소거신호에 따라 네가티브 전압을 발생하는 네가티브 챠지 펌프와, 프로그램 신호, 검증 신호, 독출 신호 중 하나와, 어드레스, 및 네가티브 전압을 수신하고, 복수의 게이트 신호들을 발생하는 제1 콘트롤러와, 메모리 셀 어레이의 짝수 번째 비트라인을 선택하기 위하여 페이지 버퍼의 출력단자 및 각 페이지 버퍼에 대응하는 비트라인간에 각각 접속된 다수의 제1 디코딩부로 이루어진 제 1 컬럼 디코더와, 메모리 셀 어레이의 홀수 번째 비트라인을 선택하기 위하여 페이지 버퍼의 출력단자 및 각 페이지 버퍼에 대응하는 비트라인간에 각각 접속된 다수의 제2 디코딩부로 이루어진 제 2 컬럼 디코더와, 어드레스와 소거신호에 따라 제1 소거 제어 신호 및 제2 소거 제어 신호를 발생하고, 소거동작시 포지티브 고전압을 다수의 제1 디코딩부 또는 다수의 제2 디코딩부로 전달하는 제2 콘트롤러를 포함하여 이루어진다. 바람직하게, 다수의 제 1 및 제 2 디코딩부 각각은, 프로그램 동작, 또는 독출 동작, 또는 검증 동작시 복수의 게이트 신호들 중 하나에 응답하여 자신과 대응하는 비트라인을 자신과 대응하는 페이지 버퍼에 연결하거나 또는 분리하고, 소거동작시 제1 또는 제2 소거 제어 신호에 응답하여, 자신과 대응하는 비트라인에 포지티브 고전압을 전달한다. 다수의 제 1 및 제 2 디코딩부 각각은, 복수의 게이트 신호들 중 하나가 네가티브 전압 레벨일 때, 자신과 대응하는 비트라인을 자신과 대응하는 페이지 버퍼로부터 분리한다.
상기 제 1 및 제 2 컬럼 디코더는 페이지 버퍼의 출력단자 및 각 페이지 버퍼에 대응하는 비트라인간에 각각 접속된 다수의 디코딩부로 이루어진다.
상기 디코딩부는 페이지 버퍼의 출력단자 및 비트라인간에 접속되며, 게이트를 통해 게이트 신호를 입력받고, P-웰이 네가티브 전압 출력단자에 접속된 삼중 웰 구조의 N형 MOS 트랜지스터와, 비트라인 및 고전압 발생기의 출력단자간에 접속되며, 게이트를 통해 소거 제어 신호를 입력받는 P형 MOS 트랜지스터로 이루어진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세하 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치를 설명하기 위한 블록도이다.
비트라인(BL<0>, BL<1>, ...) 및 소오스 라인(도시않됨)간에 패스 트랜지스터와 다수의 메모리 셀이 직렬 접속되며, 상기 패스 트랜지스터는 글로벌 소오스 라인에 접속된 게이트를 통해 입력되는 신호(GSL<0>)에 따라 동작되고 상기 메모리 셀은 각각의 워드라인(WL<1> 내지 WL<n>)을 통해 공급되는 어드레스 신호에 따라 선택된다.
상기와 같이 이루어진 메모리 셀 어레이(1)의 각 워드라인(WL<1> 내지 WL<n>)은 로우 디코더(2)에 접속되며, 각 비트라인(BL<0>, BL<1>, ...)은 컬럼 디코더(3a 및 3b)에 접속되는데, 짝수번째 비트라인(BL<0>, BL<2>, ...)은 제 1 컬럼 디코더(3a)에 접속되고, 홀수번째 비트라인은(BL<1>, BL<3>, ...)은 제 2 컬럼 디코더(3b)에 접속된다.
상기 제 1 및 제 2 컬럼 디코더(3a 또는 3b)는 도 3에 도시된 바와 같이 페이지 버퍼(Page buffer; 4a 및 4b)의 출력단자(P<0> 내지 P<7>) 및 각 페이지 버퍼(4a 및 4b)에 대응하는 비트라인(BL<0> 및 BL<7>)간에 접속된 다수의 디코딩부(5)로 이루어진다.
상기 각 디코딩부(5)는 도 5에 도시된 바와 같이 상기 페이지 버퍼(4a 또는 4b)의 출력단자(P<0>) 및 비트라인(BL<0>)간에 접속되며, 게이트를 통해 게이트 신호(G<0>)를 입력받고, P-웰(Well)이 네가티브 전압 출력단자(VEEX)에 접속된 삼중 웰 구조의 N형 MOS 트랜지스터(N1)와, 상기 비트라인(BL<0>) 및 제 2 콘트롤러(7)의 출력단자(VPPX)간에 접속되며, 게이트를 통해 소거 제어 신호(ER_S0b)를 입력받는 P형 MOS 트랜지스터(P1)로 이루어지거나, 상기 페이지 버퍼(4a 또는 4b)의 출력단자(P<1>) 및 비트라인(BL<1>)간에 접속되며, 게이트를 통해 게이트 신호(G<1>)를 입력받고, P-웰이 네가티브 전압 출력단자(VEEX)에 접속된 삼중 웰 구조의 N형 MOS 트랜지스터(N2)와, 상기 비트라인(BL<1>) 및 제 2 콘트롤러(7)의 출력단자(VPPX)간에 접속되며, 게이트를 통해 소거 제어 신호(ER_S1b)를 입력받는 P형 MOS 트랜지스터(P2)로 이루어진다.
상기 게이트 신호(G<0> 내지 G<3>)는 도 4a에 도시된 제 1 콘트롤러(6)로부터 발생된다. 상기 제 1 콘트롤러(6)는 프로그램(PGM), 검증(VER) 및 독출(READ) 신호, 네가티브 전압(VEEX) 및 어드레스(Add)를 각각 입력받으며, 프로그램, 검증 및 독출시 선택된 메모리 셀에 연결된 트랜지스터(N1 또는 N2)만 턴온(Turn on)시키고 선택되지 않은 메모리 셀에 연결된 트랜지스터(N1 또는 N2)는 턴오프(Turn off)시킨다. 이 경우, 선택된 메모리 셀에 연결된 트랜지스터(N1 또는 N2)의 게이트에 인가되는 상기 게이트 신호(G<0> 내지 G<3> 중 하나)는 소정의 전압 레벨로 되고, 선택되지 않은 메모리 셀에 연결된 트랜지스터(N1 또는 N2)의 게이트에 인가되는 상기 게이트 신호(G<0> 내지 G<3> 중 하나)는 네가티브 전압(VEEX) 레벨로 된다.
상기 소거 제어 신호(ER_S0b 및 ER_S1b) 및 포지티브 고전압(VPPX)은 도 4b에 도시된 제 2 콘트롤러(7)로부터 발생된다. 상기 제 2 콘트롤러(7)는 어드레스(Add), 포지티브 챠지 펌프의 출력전압(VPPI) 및 소거신호(ERASE)를 각각 입력받으며, 소거시 선택된 비트라인(BL<0> 또는 BL<1>)에만 포지티브 바이어스 전압인 포지티브 고전압(VPPX)이 공급되도록 하기 위한 제어신호(ER_S0b 및 ER_S1b)를 발생시킨다.
상기 네가티브 전압(VEEX)은 도 4c에 도시된 제 3 콘트롤러(8)로부터 발생된다. 상기 제 3 콘트롤러(8)는 어드레스(Add), 프로그램 신호(PGM) 및 네가티브 챠지 펌프의 출력전압(VEEI)을 각각 입력받으며, 프로그램시 네가티브 전압 입력단자(VEEX)의 전위를 네가티브 전압(VEEI)으로 만들어 준다.
상기 포지티브 챠지 펌프(9)는 도 4d에 도시된 바와 같이 프로그램(PGM) 및 소거(ERASE) 신호를 각각 입력받으며, 포지티브 고전압(VPPI)을 발생시키고, 상기 네가티브 챠지 펌프(10)는 도 4e에 도시된 바와 같이 프로그램(PGM) 및 소거(ERASE) 신호를 각각 입력받으며, 네가티브 고전압(VEEI)을 발생시킨다.
여기서, 상기 포지티브 챠지 펌프(9) 또는 네가티브 챠지 펌프(10)는 도 6에 도시된 바와 같이 구성된다.
오실레이터(11)로부터 발생된 신호(OSC)에 따라 위상 분배기(12)는 분배신호(OSC<0> 내지 OSC<n>)를 발생시키며, 각 분배신호(OSC<0> 내지 OSC<n>)에 따라 다수의 펌프(13)가 순차적으로 동작되어 출력단자(Vout)를 통해 펌핑전압이 출력되도록 한다. 이때, 출력단자(Vout) 및 접지간에는 로드(Load) 캐패시터(C)가 접속되어 펌핑 용량과 동일한 로드하에서 펌핑이 이루어진다.
상기 분배신호(OSC<0> 내지 OSC<n>)는 도 7에 도시된 바와 같이 td만큼의 시간차 간격을 두고 발생되며, 이에 따라 상기 펌프(13)가 순차적으로 동작되어 출력단자(Vout)를 통해 펌핑전압이 출력된다.
상기와 같이 구성된 본 발명에 따른 플래쉬 메모리 장치는 다음과 같은 과정을 거쳐 프로그램, 소거 및 독출된다.
먼저, 예를들어, 도 1에 도시된 하나의 메모리 셀(M1)에 정보를 저장하기 위해서는 선택된 메모리 셀(M1)에 접속된 워드라인(WL<n-1>)을 통해 9V의 고전압을 인가하고, 드레인에는 비트라인(BL<2>)를 통해 -9V를 인가하며, 소오스 라인(SRC)은 플로팅(Floating)시키는 한편, 선택되지 않은 메모리 셀에 접속된 워드라인(WL<1> 및 WL<n>) 및 비트라인(BL<1> 및 BL<3>)에는 0V를 인가한다.
선택된 블록(BK)에 존재하는 메모리 셀에 저장된 정보를 소거시키기 위해서는 선택된 블록(BK)의 워드라인(WL<1> 내지 WL<n>)에는 -9V의 고전압을 인가하고, 비트라인(BL<1> 내지 BL<3>)에는 9V를 인가하며, 소오스 라인(SRC)은 플로팅시키는 한편, 선택되지 않은 블록의 워드라인(WL<1> 내지 WL<n>)에는 0V를 인가하고, 비트라인(BL<1> 내지 BL<3>)에는 9V를 인가한다.
또한, 상기 선택된 메모리 셀(M1)에 저장된 정보를 독출하기 위해서는 선택된 메모리 셀(M1)에 접속된 워드라인(WL<n-1>)에는 3V의 전압을 인가하고, 드레인에는 비트라인(BL<2>)를 통해 -1㎂의 전류가 흐르도록 하며, 소오스 라인(SRC)은 플로팅시키는 한편, 선택되지 않은 메모리 셀에 접속된 워드라인(WL<1> 및 WL<n>)에는 5V를 인가하고, 비트라인(BL<1> 및 BL<3>)를 통해 -1㎂의 전류가 흐르도록 한다.
상술한 바와 같이 본 발명은 홀수번째 비트라인과 짝수번째 비트라인이 각기 다른 컬럼 디코더에 의해 선택되도록 하여 메모리 셀의 선택이 효율적으로 이루어지는 동시에 네가티브 전압의 사용이 가능하도록 한다. 또한, 네가티브 및 포지티브 고전압을 발생시키기 위한 챠지펌프의 펌핑 동작이 일정한 시간차(td) 간격을 두고 이루어지도록 하여 펌핑 효율이 개선되도록 한다.
따라서 본 발명을 이용하면 신뢰성 및 동작 특성이 향상된 메모리 장치의 설계가 가능해진다.

Claims (4)

  1. 비트라인 및 공통 소오스 라인간에 다수의 메모리 셀이 직렬 접속되며, 패스트랜지스터의 게이트 및 각 메모리 셀의 워드라인을 통해 공급되는 신호에 따라 각 메모리 셀이 선택되도록 구성된 낸드형 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 워드라인을 선택하기 위한 로우 디코더와,
    상기 프로그램 신호와 상기 소거신호에 따라 포지티브 고전압을 발생하는 포지티브 챠지 펌프와,
    상기 프로그램 신호와 상기 소거신호에 따라 네가티브 전압을 발생하는 네가티브 챠지 펌프와,
    프로그램 신호, 검증 신호, 독출 신호 중 하나와, 어드레스, 및 상기 네가티브 전압을 수신하고, 복수의 게이트 신호들을 발생하는 제1 콘트롤러와,
    상기 메모리 셀 어레이의 짝수 번째 비트라인을 선택하기 위하여 페이지 버퍼의 출력단자 및 각 페이지 버퍼에 대응하는 비트라인간에 각각 접속된 다수의 제1 디코딩부로 이루어진 제 1 컬럼 디코더와,
    상기 메모리 셀 어레이의 홀수 번째 비트라인을 선택하기 위하여 상기 페이지 버퍼의 출력단자 및 상기 각 페이지 버퍼에 대응하는 상기 비트라인간에 각각 접속된 다수의 제2 디코딩부로 이루어진 제 2 컬럼 디코더와,
    상기 어드레스와 소거신호에 따라 제1 소거 제어 신호 및 제2 소거 제어 신호를 발생하고, 소거동작시 상기 포지티브 고전압을 상기 다수의 제1 디코딩부 또는 상기 다수의 제2 디코딩부로 전달하는 제2 콘트롤러를 포함하고,
    상기 다수의 제 1 및 제 2 디코딩부 각각은, 프로그램 동작, 또는 독출 동작, 또는 검증 동작시 상기 복수의 게이트 신호들 중 하나에 응답하여 자신과 대응하는 비트라인을 자신과 대응하는 페이지 버퍼에 연결하거나 또는 분리하고, 소거동작시 상기 제1 또는 제2 소거 제어 신호에 응답하여, 자신과 대응하는 비트라인에 상기 포지티브 고전압을 전달하고,
    상기 다수의 제 1 및 제 2 디코딩부 각각은, 상기 복수의 게이트 신호들 중 하나가 상기 네가티브 전압 레벨일 때, 자신과 대응하는 비트라인을 자신과 대응하는 페이지 버퍼로부터 분리하는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 다수의 제1 및 제2 디코딩부 각각은,
    상기 자신과 대응하는 페이지 버퍼의 출력단자와 상기 자신과 대응하는 비트라인간에 접속되며, 게이트를 통해 상기 복수의 게이트 신호들 중 하나를 입력받고, P-웰이 상기 네가티브 전압에 접속된 삼중 웰 구조의 N형 MOS 트랜지스터와,
    상기 자신과 대응하는 비트라인 및 상기 제2 콘트롤러의 상기 포지티브 고전압 출력단자간에 접속되며, 게이트를 통해 상기 제1 또는 제2 소거 제어 신호를 입력받는 P형 MOS 트랜지스터를 포함하고,
    상기 N형 MOS 트랜지스터는 상기 복수의 게이트 신호들 중 하나가 상기 네가티브 전압일 때, 턴 오프되고,
    상기 P형 MOS 트랜지스터는 상기 제1 또는 제2 소거 제어 신호에 따라 턴 온 또는 오프되고, 턴 온될 때, 상기 포지티브 고전압을 상기 자신과 대응하는 비트라인에 공급하는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 1 항에 있어서,
    상기 포지티브 챠지 펌프와 상기 네가티브 챠지 펌프 각각은,
    오실레이터로부터 발생된 신호에 따라 일정한 시간차 간격을 갖는 분배신호를 발생시키는 위상 분배기와,
    상기 각 분배신호에 따라 상기 포지티브 고전압 또는 상기 네가티브 전압을 발생시키는 다수의 펌프를 포함하는 것을 특징으로 하는 플래쉬 메모리 장치.
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