JP7078663B2 - 半導体記憶装置 - Google Patents

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特にビット線のプリチャージ方法に関する。

ＮＡＮＤ型フラッシュメモリの読出し動作では、偶数ビット線のページまたは奇数ビット線のページが交互に読出すことで隣接するビット線間の容量結合によるノイズを低減する、いわゆるシールド読出しが行われている（例えば、特許文献１）。また、読出し動作においてビット線をプリチャージするときのピーク電流を抑制するため、センスノードのプリチャージを複数回に分け、かつ選択ビット線へのプリチャージを複数回に分ける方法が特許文献２に開示されている。

特開平１１－１７６１７７号公報 特許第６１６４７１３号公報

図１（Ａ）は、ＮＡＮＤ型フラッシュメモリのページバッファ／センス回路の全体構成を示す図である。同図に示すように、１つのページバッファ／センス回路は、１つの偶数ビット線ＧＢＬｅと１つの奇数ビット線ＧＢＬｏによって共有され、ページバッファ／センス回路１０は、１ページ分のｎ個のページバッファ／センス回路１０＿１、１０＿２、…、１０＿ｎを含む（ｎは、例えば３２Ｋ個）。

図１（Ｂ）は、１つのページバッファ／センス回路とこれに接続されるビット線選択回路の構成を示している。ページバッファ／センス回路１０＿１は、ビット線上に読み出されたデータを感知したり、あるいはビット線にプログラムすべきデータ「０」または「１」に応じた電圧をセットするセンス回路２０と読み出されたデータやプログラムすべきデータを保持するラッチ回路３０とを含む。

ここでは、便宜上、ゲートに印加される信号をトランジスタの識別に用いる。また、全てのトランジスタはＮＭＯＳトランジスタである。センス回路２０は、電圧供給ノードＶ１とセンスノードＳＮＳとの間に接続され、プリチャージ用の電圧をセンスノードＳＮＳに供給するトランジスタＢＬＰＲＥ、ノードＴＯＢＬにクランプ電圧を生成するトランジスタＢＬＣＬＡＭＰ、ノードＴＯＢＬとビット線選択回路４０のノードＢＬＳとの間に接続されたトランジスタＢＬＣＮを含む。センス回路２０のセンスノードＳＮＳは、電荷転送用のトランジスタを介してラッチ回路３０に接続され、また、トランジスタＢＬＣＮがビット線選択回路４０のノードＢＬＳに接続される。

ビット線選択回路４０は、偶数ビット線ＧＢＬｅを選択するためのトランジスタＢＬＳｅ、奇数ビット線ＧＢＬｏを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＧＢＬｅに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＧＢＬｏに接続するためのトランジスタＹＢＬｏを含んで構成される。偶数ビット線ＧＢＬｅおよび奇数ビット線ＧＢＬｏには、それぞれ図示しないＮＡＮＤストリングが接続される。

センス回路２０およびビット線選択回路４０の動作は、ページバッファ制御１２が生成するページバッファ制御信号（図１（Ｂ）のＢＬＰＲＥ、ＢＬＣＬＡＭＰ、ＢＬＣＮ、ＢＬＳｅ／ｏ、ＹＢＬｅ／ｏのなどの信号）によって制御される。

図２は、従来のビット線のプリチャージ動作を示すシーケンスであり（特許文献２）、ページバッファ／センス回路の各部の電圧波形が示されている。ここでは、ビット線選択回路４０によって偶数ビット線が選択されるものとする。

時刻ｔ１：電圧供給ノードＶ１がＧＮＤからＶｃｃ（例えば１．８Ｖ）に遷移される。
時刻ｔ２：トランジスタＢＬＰＲＥのゲートにＶｃｃが印加され、センスノードＳＮＳがＶｃｃ－Ｖｔｈにプリチャージされる（Ｖｔｈは、トランジスタＢＬＰＲＥのしきい値である）。
時刻ｔ３：トランジスタＹＢＬｅがオフし、偶数ビット線ＧＢＬｅが仮想電源ＶＩＲＰＷＲから切り離される。
時刻ｔ４：トランジスタＢＬＣＬＡＭＰのゲートにＶＣＬＡＭＰ２＋Ｖｔｈが印加され、ノードＴＯＢＬにＶＣＬＡＭＰ２またはＶｃｃ－Ｖｔｈのいずれか小さい電圧が生成される（Ｖｔｈは、トランジスタＢＬＣＬＡＭＰのしきい値である）。
時刻ｔ５：トランジスタＢＬＣＮのゲートにＶｃｃよりも高い電圧（例えば５Ｖ）が印加され、ノードＴＯＢＬがビット線選択回路４０のノードＢＬＳに接続される。トランジスタＢＬＣＮが強くオンされ、ノードＢＬＳは、ノードＴＯＢＬとほぼ等しいＶＣＬＡＭＰ２またはＶｃｃ－Ｖｔｈのいずれか小さい電圧でプリチャージされる。
時刻ｔ６：トランジスタＢＬＳｅのゲートにＶｃｃよりも高い電圧（例えば５Ｖ）が印加され、ノードＢＬＳが選択ビット線ＧＢＬｅに接続され、選択ビット線ＧＢＬｅは、ＶＣＬＡＭＰ２またはＶｃｃ－Ｖｔｈのいずれか小さい電圧でプリチャージを開始される。
時刻ｔ７：トランジスタＢＬＣＬＡＭＰのゲートにＶＣＬＡＭＰ１＋Ｖｔｈが印加され、ノードＴＯＢＬにＶＣＬＡＭＰ１またはＶｃｃ－Ｖｔｈのいずれか小さい電圧が生成される。ＶＣＬＡＭＰ１＞ＶＣＬＡＭＰ２の関係にある。このとき、センスノードＳＮＳのプリチャージ電位Ｖｃｃ－ＶｔｈがトランジスタＢＬＣＬＡＭＰを介して、ノードＴＯＢＬ、ノードＢＬＳおよび選択ビット線ＧＢＬ＿ｅに供給され、全体がＶＣＬＡＭＰ１またはＶｃｃ－Ｖｔｈのいずれか小さい電圧にプリチャージされる。
時刻ｔ８：トランジスタＢＬＰＲＥのゲートにＶｃｃよりも高い電圧（例えば、４Ｖ）が印加され、トランジスタＢＬＰＲＥが強くオンし、センスノードＳＮＳの電圧はＶｃｃに昇圧される。Ｖｃｃ＞ＶＣＬＡＭＰ１の関係にある。こうして、最終的にノードＴＯＢＬから選択ビット線ＧＢＬｅがターゲットであるＶＣＬＡＭＰ１にプリチャージされる。

このように従来のプリチャージ方法は、複数のトランジスタが同時にオンしないようにトランジスタを１つずつオンさせることでピーク電流を抑制することができる利点がある反面、ビット線へのプリチャージを開始するまでの時間（時刻ｔ６）が長くなり、読出し動作に時間がかかってしまうという課題がある。また、ＳＰＩ（Serial Peripheral Interface）機能を搭載するＮＡＮＤ型フラッシュメモリにおいて、外部シリアルクロック信号に同期してページの連続読出しを高速で行う場合、メモリアレイの読出し時間を一定のスペックを満たすように短縮させる必要がある。

本発明は、このような従来の課題を解決し、プリチャージ動作時のピーク電流を抑制しつつ読出し時間の短縮を図る半導体記憶装置を提供することを目的とする。

本発明に係るＮＡＮＤ型フラッシュメモリのビット線のプリチャージ方法は、第１のタイミングで、センスノードにプリチャージ用の電圧を印加するための第１のトランジスタを第１の制御信号により導通させ、第２のタイミングで、前記センスノードに接続されたクランプ電圧を生成するための第２のトランジスタを第２の制御信号により導通させ、かつ第２のトランジスタとビット線側のノードとの間に接続された第３のトランジスタを第３の制御信号により導通させ、第３のタイミングで、前記ノードとビット線との間に接続された第４のトランジスタを第４の制御信号により導通させる。

ある実施態様では、プリチャージ方法はさらに、前記第１のタイミングで、第１のトランジスタに接続された電圧供給ノードをＧＮＤレベルから供給電圧レベルに遷移させる。ある実施態様では、プリチャージ方法はさらに、前記第３のタイミング後の第４のタイミングで、前記供給電圧レベルの駆動能力を低い駆動能力から高い駆動能力に切替えるステップを含む。ある実施態様では、前記第１のタイミングで、ビット線と仮想電源との間に接続された第５のトランジスタを第５の制御信号により非導通にする。ある実施態様では、前記第１のタイミングで、ＮＡＮＤストリングのビット線側トランジスタを導通にする。ある実施態様では、前記第１ないし前記第４の制御信号は、第１ないし第４のトランジスタと導通させるときＨレベルに駆動される。

本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイに接続されたページバッファ／センス回路と、前記ページバッファ／センス回路に接続されたビット線選択回路と、メモリセルアレイの選択ページを読み出す読出し手段とを含み、前記ページバッファ／センス回路は、電圧供給ノードと、当該電圧供給ノードとセンスノードとの間に接続された第１のトランジスタと、前記センスノードに接続され、クランプ電圧を生成する第２のトランジスタと、第２のトランジスタと前記ビット線選択回路のノードとの間に接続された第３のトランジスタとを含み、前記ビット線選択回路は、前記ノードとビット線との間に接続された第４のトランジスタを含み、前記読出し手段は、第１のタイミングで、第１の制御信号を介して第１のトランジスタを導通させ、第２のタイミングで、第２の制御信号および第３の制御信号を介して第２のトランジスタおよび第３のトランジスタを導通させ、第３のタイミングで、第４の制御信号を介して第４のトランジスタを導通させる。

ある実施態様では、前記読出し手段は、前記第１のタイミングで、前記電圧供給ノードをＧＮＤレベルから供給電圧レベルに遷移させる。ある実施態様では、前記読出し手段は、前記第３のタイミング後の第４のタイミングで、前記供給電圧レベルの駆動能力を低い駆動能力から高い駆動能力に切替える。ある実施態様では、前記ビット線選択回路は、偶数ビット線と仮想電源との間に接続された第５のトランジスタと奇数ビット線と仮想電源との間に接続された第６のトランジスタとを含み、前記読出し手段は、前記第１のタイミングで、第５の制御信号または第６の制御信号を介して選択ビット線と仮想電源との間の接続を遮断するために第５または第６のトランジスタを非導通にする。ある実施態様では、前記読出し手段は、前記第１のタイミングで、選択ゲート線を介してＮＡＮＤストリングのビット線側トランジスタを導通にする。ある実施態様では、半導体記憶装置はさらに、内部電圧生成手段を含み、前記内部電圧生成手段は、外部電源電圧に基づき内部電源電圧を生成する内部電源電圧生成回路と、前記外部電源電圧に基づき高電圧を生成するチャージポンプと、前記チャージポンプで生成された高電圧に基づきレギュレートされた電圧を生成するレギュレータとを含み、前記読出し手段は、前記レギュレータで生成された電圧を使用して前記第１、第３および第４の制御信号を生成し、かつ前記内部電源電圧を用いて前記電圧供給ノードの供給電圧を生成する。ある実施態様では、前記内部電圧生成手段は、前記外部電源電圧に基づき高電圧を生成する別のチャージポンプと、前記チャージポンプで生成された高電圧に基づきレギュレートされた電圧を生成する別のレギュレータとを含み、前記第２の制御信号は、前記別のレギュレータで生成された電圧を使用して生成される。ある実施態様では、前記内部電源電圧生成回路は、前記読出し手段からの制御に基づき駆動能力の高い内部電源電圧または駆動能力の低い内部電源電圧を選択的に生成する。ある実施態様では、前記読出し手段は、前記チャージポンプで生成された高電圧を使用して前記選択ゲート信号を生成する。

本発明によれば、第１ないし第３のタイミングで第１ないし第４の制御信号を介して第１ないし第４のトランジスタを導通させてビット線のプリチャージを行うようにしたので、プリチャージ動作時のピーク電流を抑制しつつプリチャージを開始するまでの時間を短くし、これにより読出し時間の短縮を図ることができる。また、第１、第３、第４の制御信号が同時にＨレベルに駆動されず、かつ電圧供給ノードからビット線に同時に電圧がプリチャージされないようにしたので、プリチャージによるピーク電流を抑制することができる。

図１（Ａ）は、ページバッファ／センス回路の全体構成を示す図、図１（Ｂ）は、１つのページバッファセンス回路とこれに接続されるビット線選択回路の構成を示す図である。 図２（Ａ）は、従来のビット線のプリチャージ動作を示すシーケンス、図２（Ｂ）は、従来のプリチャージ動作の６ステップを示す図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。 ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングセルを示す図である。 本発明の実施例に係る内部電圧生成回路の構成を示す図である。 本発明の実施例に係るＶｄｄ生成回路の構成を示す図である。 本発明の実施例に係るＶ１駆動回路の構成を示す図である。 図８（Ａ）は、本発明の実施例に係るビット線のプリチャージ動作のシーケンスを示す図、図８（Ｂ）は、本実施例のプリチャージ動作の４ステップを示す図である。

次に、本発明の実施の形態について説明する。本発明の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリを含む。ＮＡＮＤ型フラッシュメモリが含まれる形態は任意であり、半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとともに他の揮発性メモリ（例えば、ＤＲＡＭ、ＳＲＡＭ等）、ロジック、ＤＳＰ、ＣＰＵ等が包含されてもよい。

図３は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、メモリセルアレイ１１０にプログラムするデータやそこから読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１４０と、外部ホスト装置からのコマンドや制御信号に基づき読出し、プログラム、消去等を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページの読出しデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、読出し、プログラムおよび消去等のために必要な種々の電圧（読出し電圧Ｖｒｅａｄ、プログラム電圧Ｖｐｇｍ、内部電源電圧Ｖｄｄ、レギュレータ電圧Ｖｒｅｇなど）を生成する内部電圧生成回路１９０とを含んで構成される。

メモリセルアレイ１１０は、ｍ個の複数のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を含む。１つのブロックには、図４に示すように、メモリセルが直列に接続されたＮＡＮＤストリングＮＵが複数形成される。１つのＮＡＮＤストリングＮＵは、複数のメモリセル(図の例では６４個)と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ビット線側選択トランジスタは、ゲートに印加される選択ゲート信号ＳＧＤに基づきメモリセルをビット線に接続し、ソース線側選択トランジスタは、ゲートに印加される選択ゲート信号ＳＧＳに基づきメモリセルをソース線ＳＬに接続する。図の例では、１つのブロック内に２ページ分のＮＡＮＤストリングＮＵが形成され、偶数番のＮＡＮＤストリングＮＵは偶数ビット線ＧＢＬｅに接続され、奇数番のＮＡＮＤストリングＮＵは奇数ビット線ＧＢＬｏに接続される。

メモリセルアレイ１１０は、基板表面に２次元的に形成されるものであってもよいし、基板表面から垂直方向に３次元的に形成されるものであってもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。

ＥＣＣ回路１３０は、コマンドまたは出荷時の設定等により動作または非動作にすることが可能である。ＥＣＣ回路１３０が動作されるとき、ＥＣＣ回路１３０は、メモリセルアレイ１１０から読出したデータの誤り検出・訂正を行い、あるいはメモリセルアレイ１１０にプログラムすべきデータの誤り検出・訂正を行う。

コントローラ１５０は、ステートマシンあるいはマイクロコントローラを含み、フラッシュメモリの各動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧を印加し、選択ゲート信号ＳＧＤ、ＳＧＳに正の電圧を印加し、ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇｍを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の全ての選択ワード線に０Ｖを印加し、Ｐウエルに高電圧の消去電圧を印加し、フローティングゲートの電子を基板に引き抜き、ブロック単位でデータを消去する。

ページバッファ／センス回路１７０は、図１に示したように、センス回路２０と、ラッチ回路３０とを含む。１つのページバッファ／センス回路１７０は、ビット線選択回路４０を介して偶数ビット線と奇数ビット線に共有され、それ故、ページバッファ／センス回路１７０は、１ページ（例えば、３２Ｋ）の数を含む。ページバッファ／センス回路１７０やビット線選択回路４０は、図１に示すページバッファ制御１２が生成するページバッファ制御信号により制御される。

内部電圧生成回路１９０は、上記したように読出し動作、プログラム動作、消去動作のときに必要な種々の電圧を生成する。読出し動作時に使用される電圧に関し、内部電圧生成回路１９０は、図５に示すように、Ｖｄｄ生成回路２００、チャージポンプ２１０、レギュレータ２１０を含む。

Ｖｄｄ生成回路２００は、外部電源電圧Ｖｃｃを用いて内部電源電圧Ｖｄｄを生成する。外部電源電圧Ｖｃｃは、例えば、３．３Ｖであり、内部電源電圧Ｖｄｄは、例えば、１．８Ｖである。内部電源電圧Ｖｄｄは、例えば、ページバッファ／センス回路１７０の電圧供給ノードＶ１や仮想電源ＶＩＲＰＷＲの電圧に使用される。

チャージポンプ２１０は、外部電源電圧Ｖｃｃを用いて高電圧Ｖｘｄを生成する。高電圧は、例えば、５．４Ｖである。高電圧Ｖｘｄは、ビット線側選択トランジスタの選択ゲート線ＳＧＤやソース線側選択トランジスタの選択ゲート線ＳＧＳを生成するためのレギュレータやレベルシフタに使用される。

レギュレータ２２０は、チャージポンプ２１０で生成された高電圧Ｖｘｄを使用して電圧ＶＹＰＡＳＳＢを生成する。電圧ＶＹＰＡＳＳＢは、例えば、４．４Ｖである。電圧ＶＹＰＳＳＢは、ページバッファ／センス回路１７０を制御するためのページバッファ制御信号（ＢＬＰＲＥ、ＢＬＣＮ、ＢＬＳｅ／ｏ、ＹＢＬｅ／ｏ）等に使用される。

図６に、Ｖｄｄ生成回路２００の一例を示す。Ｖｄｄ生成回路２００は、外部電源電圧ＶｃｃとＧＮＤとの間の電流経路に直列に接続されたＰＭＯＳトランジスタと抵抗分割器とを含み、さらに抵抗分割器で分圧されたノードの電圧と基準電圧Ｖｒｅｆとを比較し、その比較結果に基づきＰＭＯＳトランジスタを制御するオペアンプとを含む。出力端子は、外部電源電圧Ｖｃｃを降圧した内部電源電圧Ｖｄｄを出力する。この内部電源電圧Ｖｄｄは、Ｖ１駆動回路や仮想電源ＶＩＲＰＷＲの駆動回路等に供給される。

Ｖ１駆動回路の構成を図７に示す。Ｖ１駆動回路３００は、ページバッファ／センス回路１７０の電圧供給ノードＶ１を駆動する回路である。Ｖ１駆動回路３００は、内部電源電圧Ｖｄｄで動作され、内部電源電圧Ｖｄｄと出力ノードＶ１との間に並列に接続されたＰ型のプルアップトランジスタＰＵ１、ＰＵ２と、出力ノードＶ１とＧＮＤとの間に接続されたＮ型のプルダウントランジスタＰＤと、これらのトランジスタＰＵ１、ＰＵ２、ＰＤの各ゲートに出力が接続されたインバータ３１０、３２０、３３０とを含む。インバータ３１０、３２０、３３０には、コントローラ１５０からの制御信号Ｓ１、Ｓ２、Ｓ３が入力される。

プルアップトランジスタＰＵ１、ＰＵ２、プルダウントランジスタＰＤ、インバータ３１０、３２０、３３０を構成するＰＭＯＳ／ＮＭＯＳトランジスタは、内部電源電圧Ｖｄｄの低電圧（例えば、１．８Ｖ）で駆動され、トランジスタの耐圧が小さくて済み、ゲート長Ｌｇは０．３μｍである。

また、プルアップトランジスタＰＵ２の駆動能力は、プルアップトランジスタＰＵ１の駆動能力よりも強く構成される。つまり、プルアップトランジスタＰＵ２のＷ／Ｌ比は、プルアップトランジスタＰＵ１のＷ／Ｌ比よりも大きく、それ故、プルアップトランジスタＰＵ２が導通したときに流れるドレイン電流は、プルアップトランジスタＰＵ１が導通したときに流れるドレイン電流よりも大きい。

制御信号Ｓ１がＨレベル、制御信号Ｓ２がＬレベル、制御信号Ｓ３がＨレベルであるとき、プルアップトランジスタＰＵ１がオンし、プルアップトランジスタＰＵ２がオフし、プルダウントランジスタＰＤがオフし、出力ノードＶ１には、駆動能力の弱い電圧Ｖｄｄが生成される。また、制御信号Ｓ１がＬレベル、制御信号Ｓ２がＨレベル、制御信号Ｓ３がＨレベルであるとき、プルアップトランジスタＰＵ１がオフし、プルアップトランジスタＰＵ２がオンし、プルダウントランジスタＰＤがオフし、出力ノードＶ１には、駆動能力の強い電圧Ｖｄｄが生成される。あるいは、制御信号Ｓ１がＨレベル、制御信号Ｓ２がＨレベル、制御信号Ｓ３がＨレベルであるとき、プルアップトランジスタＰＵ１がオンし、プルアップトランジスタＰＵ２がオンし、プルダウントランジスタＰＤがオフし、出力ノードＶ１には、駆動能力の弱い電圧Ｖｄｄと駆動能力の強い電圧Ｖｄｄとの合成が生成される。制御信号Ｓ１、Ｓ２、Ｓ３がＬレベルのとき、プルアップトランジスタＰＵ１、ＰＵ２がオフし、プルダウントランジスタＰＤをオンし、出力ノードＶ１にＧＮＤレベルが生成される。

次に、本実施例の読出し動作／ベリファイ読出し時のビット線のプリチャージ動作について説明する。ページバッファ／センス回路１７０の数は非常に膨大であり（１ページは例えば３２Ｋ個）、ページバッファ制御信号（例えば、ＢＬＰＲＥ、ＢＬＣＮ、ＢＬＳｅ／ｏ、ＹＢＬｅ／ｏ）をＬレベルからＨレベルに変化させるとき、これらの制御信号を駆動するために大きな電流が消費される。また、センスノードＳＮＳの容量やブロック間を跨ぐように配線されるビット線の容量は大きいため、センスノードＳＮＳを介してビット線をプリチャージするとき消費電流が大きくなる。

ページバッファ制御信号を一斉にＬからＨに遷移させると、ページバッファ制御信号に使用される電圧ＶＹＰＡＳＳＢが一時的に降下する。電圧ＶＹＰＡＳＳＢは高電圧Ｖｘｄを利用するため、高電圧Ｖｘｄも同時に一時的に降下する。高電圧Ｖｘｄは、選択ゲート信号ＳＧＳ／ＳＧＳの生成やレベルシフタに使用され、もし、高電圧Ｖｘｄの電圧降下が大きいと、レベルシフタは、最悪の場合、出力を反転させ、誤動作するおそれがある。また、電圧供給ノードＶ１からビット線に一斉にプリチャージ用の電流を流すと、内部電源電圧Ｖｄｄが一時的に降下し、ひいては外部電源電圧Ｖｃｃが一時的に降下し、フラッシュメモリの動作がスタックまたはリセットされてしまう。それ故、ビット線のプリチャージを行うときのピーク電流は出来るだけ抑制されることが望ましい。

本実施例では、そのような観点から、複数のページバッファ制御信号を同時にスイッチ（ＬからＨへの遷移、またはＨからＬへの遷移）することに関して１つの制約を有する。ページバッファ制御信号をＬからＨに変化させるとき、電圧ＶＹＰＡＳＳＢによって生成される複数のページバッファ制御信号を同時にスイッチしないという制約である。すなわち、制御信号ＢＬＰＲＥ、制御信号ＢＬＣＮ、制御信号ＢＬＳｅ／０の３つの制御信号を同時にＨレベルにスイッチしてはいけない。もし、これらの３つの制御信号が同時にＨレベルにスイッチされると、電圧ＶＹＰＡＳＳＢに大きな電圧降下が生じる。なぜなら、ページバッファ／センス回路１７０のトランジスタのゲートキャパシタンスが大きく、それが１ページ分の数だけ存在すると、これらをＨレベルに駆動するには大きな電流が消費されるからである。言い換えれば、これら３つの制御信号のいずれか１つをＨレベルにスイッチするとき、それ以外の制御信号を同時にスイッチすることは許される。例えば、電圧供給ノードＶ１をＨレベルにスイッチされたり、制御信号ＹＢＬｅ／ｏをＬレベルにスイッチしたり、制御信号ＢＬＣＬＡＭＰをＨレベルにスイッチされることは許される。

また、上記の３つの制御信号のいずれか１つをＨレベルにスイッチするとき、選択ゲート信号ＳＧＤ／ＳＧＳを同時にスイッチすることも許される。例えば、選択ゲート信号ＳＧＤがＨレベルに駆動される。選択ゲート信号は、チャージポンプ２１０により生成された高電圧Ｖｘｄを使用するが、ＮＡＮＤストリングのビット線側選択トランジスタやソース線側選択トランジスタはメモリセルと同様にサイズが小さく、それ故、これらのトランジスタのゲートキャパシタンスは、ページバッファセンス回路１７０やビット線選択回路４０のトランジスタよりも十分に小さい。このため、選択ゲート線による電圧Ｖｘｄの降下は、仮に、ページバッファ制御信号のスイッチと同時であったとしても無視できるものである。

制御信号ＢＬＣＬＡＭＰはノードＴＯＢＬにＶＣＬＡＭＰ１またはＶＣＬＡＭＰ２を生成するため、ゲートにはＶＣＬＡＭＰ１＋ＶｔｈないしＶＣＬＡＭＰ２＋Ｖｔｈのクランプ電圧が印加される。ＶＣＬＡＭＰ１＋Ｖｔｈ、ＶＣＬＡＭＰ２＋Ｖｔｈは、Ｖｃｃより高い電圧レベルが必要になる場合がある。ただし、上記の３つの制御信号と異なり、クランプ電圧であるため、常に一定の電圧レベルが維持されることが期待される。例えば、図示しないレギュレータによって、ＶＹＰＡＳＳＢから降圧されたＶＣＬＡＭＰ１＋Ｖｔｈ、ＶＣＬＡＭＰ２＋Ｖｔｈを生成した場合、上記の３つの制御信号のスイッチングで、制御信号ＢＬＣＬＡＭＰは一時的に電圧降下を起こす可能性がある。そのため、ＶＹＰＡＳＳＢとは異なるＶｃｃより高いレギュレーション電圧から降圧して生成することが望ましい。例えば、図５に示す電圧生成回路１９０はさらに、チャージポンプ２１０とは異なる別のチャージポンプと、当該別のチャージポンプで生成された高電圧をレギュレートする別のレギュレータとを含み、制御信号ＢＬＣＬＡＭＰのクランプ電圧（ＶＣＬＡＭＰ１＋Ｖｔｈ、ＶＣＬＡＭＰ２＋Ｖｔｈ）は、この別のレギュレータの電圧を利用して生成される。

次に、本実施例の具体的なビット線のプリチャージ方法を図８のシーケンスを参照して説明する。ここでは、偶数ビット線がビット線選択回路により選択されるものとする。
時刻ｔ１：電圧供給ノードＶ１がＧＮＤレベルから内部電源電圧Ｖｄｄに切替えられる。コントローラ１５０は、制御信号Ｓ１、Ｓ２、Ｓ３を介してＶ１駆動回路３００（図７を参照）の出力ノードＶ１に駆動能力の弱い内部電源電圧Ｖｄｄ（例えば、１．８Ｖ）を生成させる。つまり、プルアップトランジスタＰＵ１をオンさせ、プルアップトランジスタＰＵ２およびプルダウントランジスタＰＤをオフさせる。
さらに時刻ｔ１で、制御信号ＢＬＰＲＥがＬレベルからＨレベル（例えば、４．４Ｖ）に駆動され、トランジスタＢＬＰＲＥがオンし、選択ゲート信号ＳＧＤがＬレベルからＨレベル（例えば、４．５Ｖ）に駆動され、ビット線側選択トランジスタがオンする。また、制御信号ＹＢＬｅがＨレベルからＬレベルに遷移され、トランジスタＹＢＬｅがオフし、偶数ビット線ＧＢＬｅが仮想電源ＶＩＲＰＷＲから切断される。こうして、センスノードＳＮＳには、内部電源電圧Ｖｄｄが充電される。この充電は、駆動能力の弱い内部電源電圧Ｖｄｄを利用するため、充電速度は比較的緩やかである。

時刻ｔ２：制御信号ＢＬＣＬＡＭＰがＬレベルからＨレベル（電圧ＶＣＬＡＭＰ１＋Ｖｔｈ）に駆動され、トランジスタＢＬＣＬＡＭＰがオンし、かつ制御信号ＢＬＣＮがＬレベルからＨレベル（例えば、４．４Ｖ）に駆動され、トランジスタＢＬＣＮがオンする。Ｖｃｃ＞ＶＣＬＡＭＰ１の関係にある。こうして、ノードＴＯＢＬおよびノードＢＬＳには、ＶＣＬＡＭＰ１の電圧が充電される。Ｖｔｈは、トランジスタＢＬＣＬＡＭＰのしきい値である。

時刻ｔ３：制御信号ＢＬＳｅがＬレベルからＨレベル（例えば、４．４Ｖ）に駆動され、トランジスタＢＬＳｅがオンする。これにより、偶数ビット線ＧＢＬｅがノードＢＬＳに接続され、偶数ビット線ＧＢＬｅへのプリチャージが開始される。この充電は、駆動能力の弱い内部電源電圧Ｖｄｄを利用するため、充電速度は比較的緩やかである。

時刻ｔ４：時刻ｔ３から一定時間経過後の時刻ｔ４で、電圧供給ノードＶ１から供給される内部電源電圧Ｖｄｄが強い駆動能力に切替えられる。コントローラ１５０は、コントローラ１５０は、制御信号Ｓ１、Ｓ２、Ｓ３を介してＶ１駆動回路３００の出力ノードＶ１に駆動能力の強い内部電源電圧Ｖｄｄ（例えば、１．８Ｖ）を生成させる。例えば、プルアップトランジスタＰＵ１とプルアップトランジスタＰＵ２をオンさせ、プルダウントランジスタＰＤをオフさせる。これにより、偶数ビット線ＧＢＬｅは、駆動能力の強い内部電源電圧Ｖｄｄによって急速に充電される。

時刻ｔ１～時刻ｔ４では、電圧供給ノードＶ１から供給される内部電源電圧Ｖｄｄが弱い駆動能力であるため、時刻ｔ４の時点では、ノードＳＮＳはターゲット電圧であるＶｄｄより低い電圧までしか初期充電されないかもしれない。同様に、ノードＴＯＢＬ、ノードＢＬＳ、偶数ビット線ＧＢＬｅはターゲット電圧であるＶＣＬＡＭＰ１より低い電圧までしか初期充電されないかもしれない。時刻ｔ４で電源供給ノードＶ１から供給される内部電源電圧Ｖｄｄが強い駆動能力に切り替わるため、ノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳ、偶数ビット線ＧＢＬｅはそれぞれターゲット電圧まで充電されるため、電圧供給ノードＶ１によるピーク電流を減らしつつ、ターゲット電圧までプリチャージされる。

図８（Ｂ）は、本実施例のプリチャージ方法の４ステップを示し、これを図２（Ｂ）の従来のプリチャージ方法の６ステップと対比すると、本実施例では、プリチャージを開始する時刻がｔ４であるのに対し従来は時刻ｔ６であり、本実施例のプリチャージの開始時刻が速くなっていることがわかる。

従来のプリチャージ方法は、クランプ電圧をＶＣＬＡＭＰ２からＶＣＬＡＭＰ１に２段階に分けて昇圧したが、本実施例では、一度にＶＣＬＡＭＰ１を生成している。このことに関し、２つの懸念が生じる。１つは、ピーク電流であり、もう１つは、ビット線のプリチャージ電圧レベルである。

ピーク電流に関し、最大のピーク電流は、容量が大きいセンスノードＳＮＳやビット線へのプリチャージの開始後に生じる。本実施例では、上記したように時刻ｔ１～ｔ４の間は、電圧供給ノードＶ１から供給される内部電源電圧Ｖｄｄが弱い駆動能力になっており、つまり、時刻ｔ１で弱い駆動能力を用いてセンスノードＳＮＳへの初期充電をし、時刻ｔ２でノードＢＬＳへの初期充電をし、そして時刻ｔ３でビット線への初期充電を順番に段階的に開始するため、ＶＣＬＡＭＰ１の生成によるピーク電流はそれほど大きな問題にはならない。

また、ビット線のプリチャージ電圧レベルに関し、もし、ノードＳＮＳおよびノードＴＯＢＬの電圧が急激に変化すると、トランジスタＢＬＣＬＡＭＰがカップリング効果で暫し不安定になる。ＰＶＴ（プロセス／電圧／温度）の条件にも左右されるが、不安定なトランジスタＢＬＣＬＡＭＰは、より大きなプリチャージ電圧レベルを引き起こすおそれがある。しかしながら、本実施例では、ＶＣＬＡＭＰ１を生成するとき、時刻ｔ１～ｔ４の間は、駆動能力の弱い内部電源電圧Ｖｄｄを用いることで、ノードＳＮＳおよびノードＴＯＢＬの急激な電圧変動を抑制する。さらに、時刻ｔ４以降は、駆動能力の強い内部電源電圧Ｖｄｄを用いるが、ノードＳＮＳおよびノードＴＯＢＬは初期充電されており、ターゲット電圧の差分だけ充電されるので、この現象を抑制することができる。

このように本実施例によれば、従来のプリチャージ方法に比べてプリチャージを開始するまでの時間を短くしつつピーク電流を抑止し、さらに不所望なプリチャージ電圧レベルが生成されることが抑制される。

本実施例のプリチャージ方法は、通常の読出し動作やプログラム動作時のベリファイ読出しにも適用される。さらに本実施例のプリチャージ方法は、外部シリアルクロック信号に同期してページを連続的に読み出す動作にも適用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：ページバッファ／センス回路 １２：ページバッファ制御
３０：ラッチ回路 ４０：ビット線選択回路
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：ＥＣＣ回路
１４０：アドレスレジスタ １５０：コントローラ
１６０：ワード線選択回路 １７０：ページバッファ／センス回路
１８０：列選択回路 １９０：内部電圧生成回路
２００：Ｖｄｄ生成回路 ２１０：チャージポンプ
２２０：レギュレータ ３００：Ｖ１駆動回路

Claims (13)

1. ＮＡＮＤ型フラッシュメモリのビット線のプリチャージ方法であって、
   第１のタイミングで、センスノードにプリチャージ用の電圧を印加するための第１のトランジスタを第１の制御信号により導通させ、
   第２のタイミングで、前記センスノードに接続されたクランプ電圧を生成するための第２のトランジスタを第２の制御信号により導通させ、かつ第２のトランジスタとビット線側のノードとの間に接続された第３のトランジスタを第３の制御信号により導通させ、
   第３のタイミングで、前記ビット線側のノードとビット線との間に接続された第４のトランジスタを第４の制御信号により導通させ、
   前記第３のタイミング後の第４のタイミングで、第１のトランジスタに接続された電圧供給ノードの供給電圧レベルの駆動能力を低い駆動能力から高い駆動能力に切替える、プリチャージ方法。
2. プリチャージ方法はさらに、
   前記第１のタイミングで、前記電圧供給ノードをＧＮＤレベルから供給電圧レベルに遷移させる、請求項１に記載のプリチャージ方法。
3. 前記第１のタイミングで、ビット線と仮想電源との間に接続された第５のトランジスタを第５の制御信号により非導通にする、請求項１または２に記載のプリチャージ方法。
4. 前記第１のタイミングで、ＮＡＮＤストリングのビット線側トランジスタを導通にする、請求項１ないし３いずれか１つに記載のプリチャージ方法。
5. 前記第１ないし前記第４の制御信号は、第１ないし第４のトランジスタを導通させるときＨレベルに駆動される、請求項１に記載のプリチャージ方法。
6. ＮＡＮＤ型のメモリセルアレイと、
   メモリセルアレイに接続されたページバッファ／センス回路と、
   前記ページバッファ／センス回路に接続されたビット線選択回路と、
   メモリセルアレイの選択ページを読み出す読出し手段とを含み、
   前記ページバッファ／センス回路は、電圧供給ノードと、当該電圧供給ノードとセンスノードとの間に接続された第１のトランジスタと、前記センスノードに接続され、クランプ電圧を生成する第２のトランジスタと、第２のトランジスタと前記ビット線選択回路のノードとの間に接続された第３のトランジスタとを含み、
   前記ビット線選択回路は、前記ビット線選択回路のノードとビット線との間に接続された第４のトランジスタを含み、
   前記読出し手段は、
   第１のタイミングで、第１の制御信号を介して第１のトランジスタを導通させ、
   第２のタイミングで、第２の制御信号および第３の制御信号を介して第２のトランジスタおよび第３のトランジスタを導通させ、
   第３のタイミングで、第４の制御信号を介して第４のトランジスタを導通させ、
   前記第３のタイミング後の第４のタイミングで、前記電圧供給ノードの供給電圧レベルの駆動能力を低い駆動能力から高い駆動能力に切替える、半導体記憶装置。
7. 前記読出し手段は、前記第１のタイミングで、前記電圧供給ノードをＧＮＤレベルから供給電圧レベルに遷移させる、請求項６に記載の半導体記憶装置。
8. 前記ビット線選択回路は、偶数ビット線と仮想電源との間に接続された第５のトランジスタと奇数ビット線と仮想電源との間に接続された第６のトランジスタとを含み、
   前記読出し手段は、前記第１のタイミングで、第５の制御信号または第６の制御信号を介して選択ビット線と仮想電源との間の接続を遮断するために第５または第６のトランジスタを非導通にする、請求項６に記載の半導体記憶装置。
9. 前記読出し手段は、前記第１のタイミングで、選択ゲート線を介してＮＡＮＤストリングのビット線側トランジスタを導通にする、請求項６に記載の半導体記憶装置。
10. 半導体記憶装置はさらに、内部電圧生成手段を含み、
    前記内部電圧生成手段は、外部電源電圧に基づき内部電源電圧を生成する内部電源電圧生成回路と、前記外部電源電圧に基づき高電圧を生成するチャージポンプと、前記チャージポンプで生成された高電圧に基づきレギュレートされた電圧を生成するレギュレータとを含み、
    前記読出し手段は、前記レギュレータで生成された電圧を使用して前記第１、第３および第４の制御信号を生成し、かつ前記内部電源電圧を用いて前記電圧供給ノードの供給電圧を生成する、請求項６に記載の半導体記憶装置。
11. 前記内部電圧生成手段は、前記外部電源電圧に基づき高電圧を生成する別のチャージポンプと、前記別のチャージポンプで生成された高電圧に基づきレギュレートされた電圧を生成する別のレギュレータとを含み、前記第２の制御信号は、前記別のレギュレータで生成された電圧を使用して生成される、請求項１０に記載の半導体記憶装置。
12. 前記内部電源電圧生成回路は、前記読出し手段からの制御に基づき第３のタイミング後の第４のタイミングまでは駆動能力の低い内部電源電圧を生成し、前記第４のタイミング後は駆動能力の高い内部電源電圧を生成する、請求項１０に記載の半導体記憶装置。
13. 前記読出し手段は、前記チャージポンプで生成された高電圧を使用して選択ゲート信号を生成する、請求項１０に記載の半導体記憶装置。

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