JP2020205130A

JP2020205130A - 半導体記憶装置

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Abstract

【課題】プログラム動作時のピーク電流を削減可能なプログラム方法を提供する。【解決手段】本発明に係るフラッシュメモリのプログラム方法は、時刻ｔ０〜ｔ１期間において、選択ビット線および非選択ビット線を弱い駆動能力の電圧で充電し、時刻ｔ１〜ｔ２期間において、強い駆動能力の電圧で充電し、時刻ｔ２で選択メモリセルに接続された選択ビット線をGNDレベルに放電を開始するとき、少なくとも時刻ｔ２〜ｔ３期間において、少なくとも非選択ビット線を弱い駆動能力の電圧を用いた充電に切替え、その後、選択ワード線にプログラム電圧を印加するステップを含む。【選択図】図５

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特にプログラム動作時のピーク電流の抑制に関する。

ＮＡＮＤ型フラッシュメモリの読出し動作では、偶数ビット線からなるページまたは奇数ビット線からなるページが交互に読出される。偶数ページの読出しが行われている間、奇数ページがセンスアンプから切り離されてシールド電位が供給され、奇数ページの読出しが行われている間、偶数ページがセンスアンプから切り離されてシールド電位が供給され、これにより隣接するビット線間の容量結合によるノイズを低減している（例えば、特許文献１）。

特開平１１−１７６１７７号公報

ＮＡＮＤ型フラッシュメモリでは、読出し動作やプログラム動作はページ単位で行われるが、ページ数の増加によりビット線の配線が狭ピッチになると、隣接するビット線間の容量結合の影響を無視することができなくなる。このため、１つのページを、偶数ビット線からなる偶数ページと奇数ビット線からなる奇数ページの１／２ページに分け、偶数ページと奇数ページの動作を時間的に異ならせることで、見かけ上、ビット線間の配線ピッチを２倍にし、ビット線間の容量結合による影響を抑制している。

図１は、偶数ビット線または奇数ビット線を選択するビット線選択回路の構成を示す図である。同図は、１つの偶数ビット線と１つの奇数ビット線によって共有される１つのページバッファ／センス回路１０とこれに接続されたビット線選択回路を例示している。

ビット線選択回路は、偶数ビット線GBLeを選択するためのトランジスタBLSe、奇数ビット線GBLoを選択するためのトランジスタBLSo、仮想電源VIRPWRを偶数ビット線GBLeに接続するためのトランジスタYBLe、仮想電源VIRPWRを奇数ビット線GBLoに接続するためのトランジスタYBLoを含んで構成される。また、偶数ビット線GBLeとソース線SLとの間にNANDストリングが接続され、奇数ビット線GBLoとソース線SLとの間にNANDストリングが接続される。

図２は、偶数ビット線GBLeが選択され、奇数ビット線GBLoが非選択されたときの様子を示している。偶数ビット線GBLeおよび奇数ビット線GBLoは、複数のブロックを跨ぐようにページバッファ／センス回路１０から配線され、かつこれらの配線ピッチは微細である。それ故、隣接する偶数ビット線GBLeと奇数ビット線GBLoとの間のキャパシタンスが大きくなる。

ＮＡＮＤフラッシュメモリには、主に３つの動作（読出し、プログラム、消去）があり、これらの動作を行うとき、ピーク電流が発生する。例えば、高電圧を生成するためにチャージポンプをセットアップしたり、ビット線に電圧を印加するとき、比較的大きな電流が消費され、ピーク電流が生じる。

図３は、プログラム動作時にビット線へ電圧を印加する方法を示している。時刻ｔ０〜ｔ１の期間において、選択ビット線および非選択ビット線の双方が仮想電源VIRPWRおよびソース線SLから同時にチャージ（充電）される。このとき、ビット線選択回路のトランジスタYBLe、YBLoがオンし、仮想電源VIRPWRから選択ビット線（図２の例では、偶数ビット線GBLe）および非選択ビット線（奇数ビット線GBLo）に電圧が供給され、かつソース線SLからも電圧が供給される。

図４に、仮想電源の駆動回路の構成を示す。同図に示すように、仮想電源の駆動回路VIRPWR_DRVは、外部から供給された外部電源電圧EXVDD（例えば、３．３Ｖ）と内部電源電圧VDD_VIR（例えば、１．８Ｖ）とを用いてビット線をチャージするための電圧を生成する。駆動回路VIRPWR_DRVは、インバータＩＮ１、ＩＮ２、ＩＮ３、プルアップトランジスタＰ１、Ｐ２、プルダウントランジスタＮ１を含み、プルアップトランジスタＰ１が外部電源電圧EXVDDと出力ノードＱとの間に接続され、プルアップトランジスタＰ２が内部電源電圧VDD_VIRと出力ノードＱとの間に接続され、プルダウントランジスタＮ１が出力ノードＱとＧＮＤとの間に接続され、出力ノードＱと出力端子VIRPWRとの間には、高耐圧用のトランジスタHVNEが接続される。

ここで、プルアップトランジスタＰ２の駆動能力は、プルアップトランジスタＰ１の駆動能力よりも強く構成される。つまり、プルアップトランジスタＰ２のＷ／Ｌ比は、プルアップトランジスタＰ１のＷ／Ｌ比よりも大きく構成され、それ故、プルアップトランジスタＰ２が導通したときに流れるドレイン電流は、プルアップトランジスタＰ１が導通したときに流れるドレイン電流よりも大きい。

図３に示した時刻ｔ０〜ｔ１の期間中、図示しない駆動制御回路によってプルアップトランジスタＰ１がオンされ、他のトランジスタＰ２、Ｎ１がオフされ、トランジスタHVNEがオンされ、選択ビット線および非選択ビット線は、プルアップトランジスタＰ１からの弱い駆動能力の外部電源電圧EXVDDでチャージされる。ビット線の容量は大きくこれをチャージするには大きな電流が消費されるため、外部電源電圧EXVDDが用いられる。また、プルアップトランジスタＰ１の駆動電流を制限することでピーク電流の低減が図られる（Imax_HからImax_L）。Imax_Hは、プルアップトランジスタＰ１の駆動電流を制限しないときの例である。

再び図３に戻り、時刻ｔ１で、仮想電源の駆動回路VIRPWR_DRVの駆動能力が切り替えられる。つまり、プルアップトランジスタＰ１がオフされ、プルアップトランジスタＰ２がオンされ、プルアップトランジスタＰ２で生成された強い駆動能力の内部電源電圧VDD_VIRがトランジスタHVNEを介して出力端子VIRPWRから出力される。ここで、ビット線を充電するターゲット電圧は、内部電源電圧VDDレベル（例えば、１．８Ｖ）であるため、時刻ｔ１は、外部電源電圧EXVDDにより充電されたビット線の電圧が内部電源電圧VDD_VIRに到達する前に設定される。時刻ｔ１〜ｔ２の期間において、選択ビット線および非選択ビット線は、強い駆動能力の内部電源電圧VDD_VIRで充電される。

次に、時刻ｔ２〜ｔ３の期間で、プログラムすべき選択メモリセルに接続された選択ビット線をGNDレベルに放電させる。また、プログラム禁止の非選択メモリセルに接続された選択ビット線については、充電された電圧が保持される。ページバッファ／センス回路１０の内部には、プログラム動作時に外部から入力されたデータを保持するラッチ回路が設けてあり、ラッチ回路が保持するデータ「０」、「１」の状態を受けて、ページバッファ／センス回路の出力ノードBLSは時刻ｔ２までに、GNDレベルまたは内部電源電圧VDDレベルになる。時刻ｔ２〜ｔ３の期間で、トランジスタBLSeがオンされ、トランジスタYBLeがオフされることで、選択メモリセルに接続された選択ビット線GBLeは、ページバッファ／センス回路１０を介してGNDレベルに放電され、非選択メモリセルに接続された選択ビット線GBLeは、ページバッファ／センス回路１０により充電された電圧を保持される。他方、非選択ビット線は、そのまま仮想電源の駆動回路VIRPWR_DRVの出力端子VIRPWRに接続され、充電された電圧が保持される。また、ソース線SLは、ストリング内の図示しないソース線側選択トランジスタがオフされるため、ストリング内のメモリセル／選択ビット線GBLe／非選択ビット線GBLoに影響を与えない。例えば、図２において、メモリセルMC1がプログラムすべき選択メモリセルであり、メモリセルMC2がプログラム禁止の選択メモリセルであるとき、メモリセルMC1に接続された選択ビット線GBLeがGNDレベルに放電され、メモリセルMC2に接続された選択ビット線GBLeおよび非選択ビット線GBLoの充電された電圧はそのまま保持される。

メモリセルMC1に接続された選択ビット線GBLeがGNDレベルに放電されたとき、隣接する非選択ビット線GBLoが容量結合Cpにより一緒に電圧降下する（図３の矢印Ｖｄｐ）。非選択ビット線GBLoの電圧降下は、仮想電源の駆動回路VIRPWR_DRVからの強い駆動能力の内部電源電圧VDD_VIRによって再チャージされ、その電圧は回復されるが、容量結合比が大きいと、非選択ビット線GBLoの電圧降下が大きく、それ故、ピーク電流Ipも大きくなってしまう。ピーク電流Ipが大きくなると、内部電源電圧VDD_VIRの電圧降下が発生し、内部電源電圧VDD_VIRがロジック等の他の内部回路において利用されている場合には、内部回路の動作が不安定になってしまう。また、内部電源電圧VDD_DIRは外部電源電圧EXVDDを介して生成されるため、ピーク電流Ipが大きくなると、外部電源電圧EXVDDの電圧降下が発生し、他の内部電源電圧および内部回路の動作が不安定になる可能性が有る。

本発明は、このような従来の課題を解決し、プログラム動作時のピーク電流を低減可能なプログラム方法および半導体装置を提供することを目的とする。

本発明に係るＮＡＮＤ型フラッシュメモリのプログラム方法は、選択ビット線および非選択ビット線を弱い駆動能力の電圧で充電した後、強い駆動能力の電圧で充電する第１のステップと、選択メモリセルに接続された選択ビット線を基準電圧レベルに放電するとき、少なくとも非選択ビット線を弱い駆動能力の電圧を用いた充電に切替える第２のステップと、選択ワード線にプログラム電圧を印加するステップとを有する。

ある実施態様では、第１のステップにおいて、選択ビット線および非選択ビット線をビット線側およびソース線側から充電し、第２のステップにおいて、選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて放電し、非選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて充電し、非選択ビット線をビット線側から仮想電源を用いて充電する。ある実施態様では、第２のステップにおいて、弱い駆動能力の電圧への充電の切替えは、選択メモリセルに接続された選択ビット線を放電する前に実施される。ある実施態様では、第２のステップにおいて、弱い駆動能力の電圧への充電の切替えは、選択メモリセルに接続された選択ビット線を放電するタイミングに同期して実施される。ある実施態様では、選択ビット線は、偶数ビット線または奇数ビット線であり、非選択ビット線は、奇数ビット線または偶数ビット線である。ある実施態様では、第１のステップの弱い駆動能力の電圧は、外部電源電圧から生成され、第２のステップの弱い駆動能力の電圧は、外部電源電圧よりも低い内部電源電圧から生成される。

本発明に係る半導体装置は、複数のメモリセルを含むメモリセルアレイと、入力されたデータおよびアドレス情報に基づきメモリセルアレイの選択ページにプログラムするプログラム手段と、前記プログラム手段により制御され、弱い駆動能力の電圧および強く駆動能力の電圧を選択的に生成する機能を備えた電圧生成回路とを含み、前記プログラム手段は、選択ビット線および非選択ビット線を弱い駆動能力の電圧で充電した後、強い駆動能力の電圧で充電し、次いで、選択メモリセルに接続された選択ビット線を基準電圧レベルに放電するとき、少なくとも非選択ビット線を弱い駆動能力の電圧を用いた充電に切替える。

ある実施態様では、前記電圧生成回路は、弱い駆動能力の電圧を生成する第１のトランジスタと、強い駆動能力の電圧を生成する第２のトランジスタと、第１および第２のトランジスタの動作を制御する制御回路とを含み、第１のトランジスタのＷ／Ｌ比は、第２のトランジスタのＷ／Ｌ比よりも小さい。ある実施態様では、第１のトランジスタは、内部電源電圧から駆動能力の弱い電圧を生成し、第２のトランジスタは、内部電源電圧から駆動能力の強い電圧を生成する。ある実施態様では、前記電圧生成回路はさらに、外部電源電圧から駆動能力の弱い電圧生成する第３のトランジスタを含み、前記プログラム手段は、第３のトランジスタで生成された駆動能力の弱い電圧で選択ビット線および非選択ビット線を充電し、第１のトランジスタで生成された駆動能力の弱い電圧を用いて非選択ビット線への充電を切替える。ある実施態様では、半導体装置はさらに、偶数ビット線または奇数ビット線を選択する選択手段を含み、選択ビット線は、偶数ビット線または奇数ビット線であり、非選択ビット線は、奇数ビット線または偶数ビット線であり、前記電圧生成回路で生成された弱い駆動能力の電圧または強い駆動能力の電圧は、前記選択手段により選択された偶数ビット線または奇数ビット線に供給される。ある実施態様では、前記プログラム手段は、選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて放電し、非選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて充電し、非選択ビット線をビット線側から仮想電源を用いて充電する。

本発明によれば、選択メモリセルに接続された選択ビット線を基準電圧レベルに放電するとき、少なくとも非選択ビット線を弱い駆動能力の電圧を用いた充電に切替えるようにしたので、選択ビット線と容量結合する非選択ビット線を再充電するときのピーク電流を低減することができる。

フラッシュメモリのビット線選択回路の構成を示す図である。選択ビット線と非選択ビット線との例を模式的に示した図である。従来のフラッシュメモリのプログラム動作を説明する図である。従来の仮想電源の駆動回路の一例を示す図である。本発明の実施例に係るプログラム動作を説明する図である。本発明の実施例に係る仮想電源の駆動回路の一例を示す図である。本発明の実施例に係る内部電源電圧生成回路の一例を示す図である。本発明の実施例に係る内部電源電圧を生成するレギュレータの一例を示す図である。本発明の第２の実施例に係る仮想電源の駆動回路の構成を示す図である。

次に、本発明の実施の形態について説明する。本発明の実施態様では、ＮＡＮＤ型フラッシュメモリのプログラム動作（例えば、プログラムプリセットシーケンス）においてピーク電流を低減する。ピーク電流は、隣接するビット線の容量結合の影響によりビット線の電圧降下が生じたときに発生し得る。そこで、本実施の形態では、ビット線の電圧降下が生じたときにビット線を駆動する回路の駆動能力を調整し、大きなペナルティなしにビット線の電圧降下中のピーク電流を削減する。本実施の形態によるピーク電流の削減は、隣接するビット線が容量結合する期間に実施され、この期間中に、ビット線を駆動する回路（例えば、仮想電源の駆動回路）の駆動能力が強い駆動能力から弱い駆動能力に切替えられる。

次に、本発明の実施例について図面を参照して詳細に説明する。ＮＡＮＤ型フラッシュメモリは、外部からプログラムコマンドを受け取ると、コントローラは、プログラムコマンドに基づきプログラム動作を開始する。コントローラは、入力されたデータ「０」、「１」および列アドレスに基づき選択ビット線をプログラムするための電圧またはプログラム禁止電圧にセットし、その後、行アドレスに基づき選択ワード線にプログラム電圧を印加し、選択メモリセルをプログラムする。また、プログラム動作は、図１、図２に示したように、ビット線選択回路により偶数ビット線または奇数ビット線を選択し、選択された偶数ページまたは奇数ページについて行われる。

図５は、本発明の実施例に係るプログラム動作時に説明する図であり、ビット線にプログラムのための電圧／プログラム禁止電圧をプリセットするときのシーケンスを示している。図３に示す従来のシーケンスとの相違点は、本実施例では、時刻ｔ２〜ｔ３の期間中に、選択メモリセルに接続された選択ビット線をGNDレベルに放電するとき、仮想電源の駆動回路VIRPWR_DRVの駆動能力を強い駆動から弱い駆動に切替えることで、電圧降下した非選択ビット線を再充電するときのピーク電流を削減する。

時刻ｔ０〜ｔ１の期間では、選択ビット線および非選択ビット線の全てのビット線が仮想電源の駆動回路VIRPWR_DRVから供給される弱い駆動能力の電圧によって充電される。全ビット線の容量が大きく、これを充電するためには大きな電流が必要になるため、仮想電源の駆動回路VIRPWR_DRVは、弱い駆動能力の外部電源電圧EXVDDを供給する。また、弱い駆動能力の電圧で選択ビット線および非選択ビット線を充電するため、強い駆動能力の電圧で充電する場合と比較して、そのピーク電流をImax_HからImax_Lに低減することができる。外部電源電圧EXVDDは、例えば、３．３Ｖである。

次に、時刻ｔ１において、仮想電源の駆動回路VIRPWR_DRVが弱い駆動能力から強い駆動能力に切替えられる。選択ビット線および非選択ビット線が充電される電圧レベルは、外部電源電圧EXVDDよりも低い内部電源電圧VDD_VIRである（例えば、１．８Ｖ）。それ故、時刻ｔ１の切替えは、選択ビット線および非選択ビット線の電圧が内部電源電圧VDD_VIRに到達する前に実施される。

時刻ｔ１〜ｔ２の期間において、選択ビット線および非選択ビット線は、仮想電源の駆動回路VIRPWR_DRVから供給される強い駆動能力の内部電源電圧VDD_VIRで充電され、これらビット線の電圧は、ターゲット電圧（１．８Ｖ）に到達する。選択ビット線および非選択ビット線は、時刻ｔ０〜ｔ１の期間の充電である程度まで充電されているので、この期間の充電には大きなピーク電流は生じない。それ故、内部電源電圧VDD_VIRが利用される。また、好ましい例では、選択ビット線および非選択ビット線は、ソース線側からも同時に充電することができる。この場合に、ソース線が内部電源電圧VDDレベル（例えば１．８Ｖ）に駆動され、選択ビット線および非選択ビット線がソース線に接続される。

時刻ｔ２において、選択メモリセル（プログラムするメモリセル）に接続された選択ビット線がビット線選択回路を介してページバッファ／センス回路１０に接続され、選択ビット線のGNDレベルへの放電が開始される。このとき、プログラムするメモリセルのページバッファ／センス回路はGNDレベルに駆動される（出力ノードBLSはGNDレベル）。選択ビット線の放電が行われるとき、仮想電源の駆動回路VIRPWR_DRVの駆動能力が強い駆動から弱い駆動に切替えられる。弱い駆動能力は、外部電源電圧EXVDDを用いたものではなく、内部電源電圧VDD_VIRを用いたものであり、かつ切替えのタイミングは、選択ビット線および非選択ビット線が充電電圧に到達した後であって、かつ選択ビット線がGNDレベルに放電される前に実施される。例えば、切替えのタイミングは、選択ビット線がビット線選択回路を介してページバッファ／センス回路１０に接続されるタイミングと同期するようにしてもよい。

時刻ｔ２〜ｔ３の期間において、選択メモリセルに接続された選択ビット線がGNDレベルに放電されると、これに隣接する容量結合された非選択ビット線の電圧が降下する（図５のＶｄｐ参照）。非選択ビット線の電圧が降下すると、非選択ビット線の電圧は、仮想電源の駆動回路VIRPWR_DRVの弱い駆動能力の内部電源電圧VDD_VIRによって再充電され、その電圧降下が回復される。再充電は、弱い駆動能力の内部電源電圧VDD_VIRで行われるため、非選択ビット線は、強い駆動能力の電圧で充電した場合と比較して急速に充電されないが、その反面、ピーク電流がIp_reduceにまで抑制される。また、内部電源電圧VDD_VIRで再充電されるため、充電電圧がターゲット電圧を超えることはない。なお、Ipは、強く駆動で急速に非ビット線を充電したときの大きさである。ピーク電流Ip_reduceに抑制することで、内部電源電圧VDD_VIRおよび外部電源電圧EXVDDの電圧降下を抑制することができる。これにより、内部電源電圧VDD_VIRを利用するロジック等の他の内部回路の動作を安定化させることができる。また、外部電源電圧EXVDDを介して生成される他の内部電源電圧および内部回路の動作を安定化させることもできる。

図６に、本実施例による仮想電源の駆動回路VIRPWR_DRVの構成を示す。本実施例の仮想電源の駆動回路VIRPWR_DRVは、図４に示す駆動回路に、弱い駆動能力の内部電源電圧VDD_VIRを生成する生成回路１００を追加したものである。

生成回路１００は、内部電源電圧VDD_VIRと出力ノードＱとの間に接続されたＰ型のプルアップトランジスタＰ３と、プルアップトランジスタＰ３を駆動するインバータＩＮ４とを含む。プルアップトランジスタＰ３は、プルアップトランジスタＰ２と同じゲート長（０．３μｍ）であるが、プルアップトランジスタＰ３のＷ／Ｌ比は、プルアップトランジスタＰ２のＷ／Ｌ比よりも小さい。つまり、プルアップトランジスタＰ３が導通したときに流れるドレイン電流は、プルアップトランジスタＰ２が導通したときに流れるドレイン電流よりも小さい。また、プルアップトランジスタＰ３のＷ／Ｌ比は、外部電源電圧EXVDDに接続されたプルアップトランジスタＰ１のＷ／Ｌ比と同じであってもよい。

プルアップトランジスタＰ２、Ｐ３、プルダウントランジスタＮ１、インバータＩＮ２、ＩＮ３、ＩＮ４を構成するＰＭＯＳ／ＮＭＯＳトランジスタは、低電圧駆動であり（１．８Ｖ）、トランジスタの耐圧は小さくて済むため、ゲート長Ｌｇは０．３μｍである。他方、プルアップトランジスタＰ１、インバータＩＮ１、外部電源電圧EXVDDの高電圧（３．３Ｖ）で駆動され得るため、それらのゲート長は０．５μｍであり、さらにインバータＩＮ１にはレベルシフタＬＳが接続される。トランジスタHVNEは、例えばチャージポンプで生成された高電圧（例えば５．４Ｖ）で駆動され得るため、高耐圧用のトランジスタが用いられる。

駆動制御回路１１０は、読出し動作、プログラム動作、消去動作時に図示しないコントローラまたはステートマシンにより制御され、レベルシフタＬＳ、インバータＩＮ２〜ＩＮ４、トランジスタHVNEに対し駆動信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５を出力し、出力端子VIRPWRに生成される電圧を制御する。インバータＩＮ１〜ＩＮ４は、ＨレベルまたはＬレベルの駆動信号Ｓ１〜Ｓ４に応じて、プルアップトランジスタＰ１、Ｐ２、Ｐ３、プルダウントランジスタＮ１を駆動する。仮想電源の駆動回路VIRPWR_DRVが出力端子VIRPWRから電圧を出力するとき、トランジスタHVNEが駆動信号Ｓ５によりオンされ、仮想電源の駆動回路VIRPWRをビット線選択回路から遮断するときトランジスタHVNEが駆動信号Ｓ５によりオフされる。

次に、本実施例のフラッシュメモリのプログラム動作について説明する。駆動制御回路１１０は、図５に示す時刻ｔ０〜ｔ１の期間において、Ｈレベルの駆動信号Ｓ１を出力し、Ｌレベルの駆動信号Ｓ２、Ｓ３を出力し、Ｈレベルの駆動信号Ｓ４、Ｓ５を出力する。これにより、プルアップトランジスタＰ１がオンし、プルアップトランジスタＰ２、Ｐ３がオフし、トランジスタHVNEがオンし、出力端子VIRPWRからは、弱い駆動能力の外部電源電圧EXVDDが出力される。

時刻ｔ１〜ｔ２の期間において、駆動制御回路１１０は、Ｌレベルの駆動信号Ｓ１、Ｈレベルの駆動信号Ｓ２、Ｓ３、Ｓ４、Ｓ５を出力する。これにより、駆動能力の強いプルアップトランジスタＰ２と駆動能力の弱いプルアップトランジスタＰ３の双方がオンし、出力端子VIRPWRからは、弱い駆動能力および強い駆動能力の内部電源電圧VDD_VIRが出力される。

時刻ｔ２、またはそれよりも前に、駆動制御回路１１０は、駆動信号Ｓ３をＨレベルからＬレベルに変化させ、駆動能力の強いプルアップトランジスタＰ２をオフさせる。時刻ｔ２で、選択メモリセルに接続された選択ビット線がGNDレベルに放電され、これと容量結合した非選択ビット線の電圧が降下するが、非選択ビット線の電圧は、仮想電源の駆動回路VIRPWR_DRVの弱い駆動能力の内部電源電圧VDD_VIRによって回復される。それ故、このときのピーク電流Ip_reduceは低減される。

選択メモリセルに接続された選択ビット線の放電が終了し、つまり選択ビット線にプログラムデータがプリセットされると、駆動制御回路１１０は、再び駆動信号Ｓ３をＬレベルからＨレベルに変化させ、プルアップトランジスタＰ２をオンさせ、出力端子VIRPWRからは、駆動能力の強い内部電源電圧VDD_VIRと駆動能力の弱い内部電源電圧VDD_VIRとを出力させる。その後、図示しないワード線選択・駆動回路は、入力された行アドレスに基づき選択ワード線にプログラム電圧を印加し、これにより選択メモリセルのプログラムが行われる。

このように本実施例によれば、選択メモリセルに接続された選択ビット線をGNDレベルに放電する場合に、これと容量結合された非選択ビット線を再充電するときの駆動電流を制限することでピーク電流の削減を図ることができる。

次に、本発明の第２の実施例について説明する。図７は、本実施例のフラッシュメモリに搭載される電圧生成回路２００の構成を示す図である。本実施例の電圧生成回路２００は、読出し動作、プログラム動作、消去動作等において必要とする種々の電圧を生成する。

電圧生成回路２００は、外部から供給される外部電源電圧EXVDDを用いて内部電源電圧INTVDDを生成するINTVDD生成回路２１０と、外部電源電圧EXVDDを用いて内部電源電圧VDD_VIRを生成するVDD_VIR生成回路２２０と、内部電源電圧VDD_VIRを用いて弱い駆動能力の電圧W_VDDと強く駆動能力の電圧S_VDDとを生成する仮想電源の駆動回路２３０とを含んで構成される。外部電源電圧EXVDDは、例えば、３．３Ｖであり、内部電源電圧INTVDDおよびVDD_VIRは、例えば、１．８Ｖである。

INTVDD生成回路２１０は、図８（Ａ）に示すようなレギュレータ２１２を含んで構成される。レギュレータ２１２は、外部電源電圧EXVDDと出力ノードＱ１との間に接続されたPMOSトランジスタＰ４と、出力ノードＱ１とＧＮＤとの間に接続された抵抗分割器と、抵抗分割器で分圧されたノードＱ２の電圧と基準電圧Vrefとを比較し、その比較結果に基づきトランジスタＰ４を制御するオペアンプ（差動増幅器）ＯＰとを含み、出力ノードＱ１からは、外部電源電圧EXVDDを降圧した１．８Ｖの内部電源電圧INTVDDが出力される。この内部電源電圧INTVDDは、ロジック等の内部回路において使用される。

VDD_VIR生成回路２２０は、図８（Ｂ）に示すようなレギュレータ２２２を含んで構成される。レギュレータ２２２は、レギュレータ２１２と同様に構成され、その出力ノードＱ１からは、外部電源電圧EXVDDを降圧した１．８Ｖの内部電源電圧VDD_VIRが出力される。ここで留意すべきは、内部電源電圧VDD_VIRは、ロジック等の内部回路には供給されず、仮想電源の駆動回路２３０にのみ専用に供給される。

図９に、本実施例に係る仮想電源の駆動回路２３０の構成を示す。本実施例の仮想電源の駆動回路２３０は、図６に示す駆動回路から、外部電源電圧EXVDDから弱い駆動能力の電圧を生成するためのプルアップトランジスタＰ１、インバータＩＮ１およびレベルシフタＬＳを除去したものである。言い換えれば、仮想電源の駆動回路２３０は、専用のVDD_VIR生成回路２２０で生成された内部電源電圧VDD_VIRを用いて弱い駆動能力の電圧W_VDDと強い駆動能力の電圧S_VDDとを生成する。

駆動制御回路１１０は、先の実施例と同様にプログラム動作が行われるとき、フラッシュメモリのコントローラによって制御される。駆動制御回路１１０は、時刻ｔ０〜ｔ１期間において（図５を参照）、Ｈレベルの駆動信号Ｓ２、Ｓ５、Ｌレベルの駆動信号Ｓ３、Ｓ４を出力し、出力端子VIRPWRから弱い駆動能力の電圧W_VDDが出力され、この電圧で選択ビット線および非選択ビット線が充電される。この充電では、外部電源電圧EXVDDを使用しないため、時刻ｔ１の調整が容易である。さらに内部電源電圧VDD_VIRは、仮想電源の駆動回路２３０に専用であるため、このピーク電流による内部電源電圧INTVDDの電圧降下は限定的である。

次に、駆動制御回路１１０は、時刻ｔ１〜ｔ２において、駆動信号Ｓ３をＬレベルからＨレベルに遷移させることで、プルアップトランジスタＰ２をオンさせる。従って、出力端子VIRPWRからは、プルアップトランジスタＰ２を流れる強い駆動能力の電圧S_VDDとプルアップトランジスタＰ３を流れる弱い駆動能力の電圧W_VDDが出力され、これらの電圧で選択ビット線および非選択ビット線が充電される。

次に、駆動制御回路１１０は、時刻ｔ２で選択メモリセルに接続された選択ビット線がGNDレベルに放電されるとき、時刻ｔ２と同期してあるいは時刻ｔ２よりも前に、駆動信号Ｓ３をＨレベルからＬレベルに遷移させ、プルアップトランジスタＰ２をオフさせ、出力端子VIRPWRからは弱い駆動能力の電圧W_VDDが出力される。選択ビット線と容量結合した非選択ビット線の電圧が降下したとき、非選択ビット線が弱い駆動能力の電圧W_VDDで再充電されるが、それに伴うピーク電流が抑制される。

このように本実施例によれば、仮想電源の駆動回路２３０に専用の内部電源電圧VDD_VIRを生成するようにしたので、仮想電源の駆動回路２３０は、外部電源電圧を用いることなく構成されるため、その専有面積を削減することができる。また、仮想電源の駆動回路２３０で生成された強い駆動能力の電圧S_VDDおよび弱い駆動能力の電圧W_VDDで容量の大きなビット線を駆動しても、ピーク電流による電圧降下が他の内部電源電圧INTVDDに与える影響を制限することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：弱い駆動能力の電圧を生成する生成回路
１１０：駆動制御回路
Ｐ１：弱い駆動能力のプルアップトランジスタ
Ｐ２：強い駆動能力のプルアップトランジスタ
Ｐ３：弱い駆動能力のプルアップトランジスタ
Ｎ１：プルダウントランジスタ
VIRPWR_DRV：仮想電源の駆動回路
EXVDD：外部電源電圧
VDD_VIR、INTVDD：内部電源電圧
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５：駆動信号

Claims

ＮＡＮＤ型フラッシュメモリのプログラム方法であって、
選択ビット線および非選択ビット線を弱い駆動能力の電圧で充電した後、強い駆動能力の電圧で充電する第１のステップと、
選択メモリセルに接続された選択ビット線を基準電圧レベルに放電するとき、少なくとも非選択ビット線を弱い駆動能力の電圧を用いた充電に切替える第２のステップと、
選択ワード線にプログラム電圧を印加するステップと、
を有するプログラム方法。
第１のステップにおいて、選択ビット線および非選択ビット線をビット線側およびソース線側から充電し、
第２のステップにおいて、選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて放電し、非選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて充電し、非選択ビット線をビット線側から仮想電源を用いて充電する、請求項１に記載のプログラム方法。
第２のステップにおいて、弱い駆動能力の電圧への充電の切替えは、選択メモリセルに接続された選択ビット線を放電する前に実施される、請求項１に記載のプログラム方法。
第２のステップにおいて、弱い駆動能力の電圧への充電の切替えは、選択メモリセルに接続された選択ビット線を放電するタイミングに同期して実施される、請求項１に記載のプログラム方法。
選択ビット線は、偶数ビット線または奇数ビット線であり、非選択ビット線は、奇数ビット線または偶数ビット線である、請求項１ないし４いずれか１つに記載のプログラム方法。
第１のステップの弱い駆動能力の電圧は、外部電源電圧から生成され、第２のステップの弱い駆動能力の電圧は、外部電源電圧よりも低い内部電源電圧から生成される、請求項１に記載のプログラム方法。
複数のメモリセルを含むメモリセルアレイと、
入力されたデータおよびアドレス情報に基づきメモリセルアレイの選択ページにプログラムするプログラム手段と、
前記プログラム手段により制御され、弱い駆動能力の電圧および強く駆動能力の電圧を選択的に生成する機能を備えた電圧生成回路とを含み、
前記プログラム手段は、選択ビット線および非選択ビット線を弱い駆動能力の電圧で充電した後、強い駆動能力の電圧で充電し、
次いで、選択メモリセルに接続された選択ビット線を基準電圧レベルに放電するとき、少なくとも非選択ビット線を弱い駆動能力の電圧を用いた充電に切替える、半導体装置。
前記電圧生成回路は、弱い駆動能力の電圧を生成する第１のトランジスタと、強い駆動能力の電圧を生成する第２のトランジスタと、第１および第２のトランジスタの動作を制御する制御回路とを含み、第１のトランジスタのＷ／Ｌ比は、第２のトランジスタのＷ／Ｌ比よりも小さい、請求項７に記載の半導体装置。
第１のトランジスタは、内部電源電圧から駆動能力の弱い電圧を生成し、第２のトランジスタは、内部電源電圧から駆動能力の強い電圧を生成する、請求項８に記載の半導体装置。
前記電圧生成回路はさらに、外部電源電圧から駆動能力の弱い電圧生成する第３のトランジスタを含み、
前記プログラム手段は、第３のトランジスタで生成された駆動能力の弱い電圧で選択ビット線および非選択ビット線を充電し、第１のトランジスタで生成された駆動能力の弱い電圧を用いて非選択ビット線への充電を切替える、請求項８または９に記載の半導体装置。
半導体装置はさらに、偶数ビット線または奇数ビット線を選択する選択手段を含み、
選択ビット線は、偶数ビット線または奇数ビット線であり、非選択ビット線は、奇数ビット線または偶数ビット線であり、
前記電圧生成回路で生成された弱い駆動能力の電圧または強い駆動能力の電圧は、前記選択手段により選択された偶数ビット線または奇数ビット線に供給される、請求項７に記載の半導体装置。
前記プログラム手段は、選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて放電し、非選択メモリセルに接続された選択ビット線をビット線側からページバッファ／センス回路を用いて充電し、非選択ビット線をビット線側から仮想電源を用いて充電する、請求項７に記載の半導体装置。