TW202101463A - 半導體存儲裝置及編程方法 - Google Patents

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Abstract

本發明提供一種能夠削減編程動作時的峰值電流的編程方法。本發明的快閃記憶體的編程方法包括如下步驟：在時刻t0～t1期間，利用弱驅動的虛擬電壓對選擇位元線及非選位元線進行充電，在時刻t1～t2期間，利用強驅動的虛擬電壓進行充電，當在時刻t2將連接於選擇存儲單元的選擇位元線向GND電平開始放電時，至少在時刻t2～t3期間，至少將非選位元線切換為使用弱驅動的虛擬電壓進行充電，然後，對選擇字線施加編程電壓。

Description

半導體存儲裝置及編程方法
本發明涉及一種快閃記憶體等半導體存儲裝置，尤其涉及編程動作時的峰值電流的抑制。
在與非（NAND）型快閃記憶體的讀出動作中，交替地讀出包含偶數位元線的頁面或包含奇數位元線的頁面。在正進行偶數頁面的讀出的期間，將奇數頁面從讀出放大器中切離並供給遮罩電位，在正進行奇數頁面的讀出的期間，將偶數頁面從讀出放大器中切離並供給遮罩電位，由此降低由鄰接的位元線間的電容耦合所產生的雜訊（例如，日本專利特開平11-176177號公報）。
在NAND型快閃記憶體中，讀出動作或編程動作以頁面為單位進行，但當因頁面數量的增加，位元線的配線成為窄間距時，無法忽視鄰接的位元線間的電容耦合的影響。因此，將一個頁面分為包含偶數位元線的偶數頁面及包含奇數位元線的奇數頁面的1/2頁面，使偶數頁面與奇數頁面的動作在時間上不同，由此在外觀上，使位元線間的配線間距為2倍，抑制由位元線間的電容耦合產生的影響。
圖1是表示選擇偶數位元線或奇數位元線的位元線選擇電路的圖。圖中例示了由一個偶數位元線與一個奇數位元線共有的頁面緩衝器/讀出電路10以及與其連接的位元線選擇電路。
位元線選擇電路包含：用於選擇偶數位元線GBLe的電晶體BLSe、用於選擇奇數位元線GBLo的電晶體BLSo、用於將虛擬電壓VIRPWR連接於偶數位元線GBLe的電晶體YBLe、用於將虛擬電壓VIRPWR連接於奇數位元線GBLo的電晶體YBLo。另外，在偶數位元線GBLe與源極線SL之間連接有NAND串，在奇數位元線GBLo與源極線SL之間連接有NAND串。
圖2表示偶數位元線GBLe被選擇，奇數位元線GBLo未被選擇時的情況。偶數位元線GBLe及奇數位元線GBLo以跨越多個塊的方式從頁面緩衝器/讀出電路10配線，並且這些配線間距微小。因此，鄰接的偶數位元線GBLe與奇數位元線GBLo之間的電容變大。
在NAND快閃記憶體中主要有三個動作（讀出、編程、擦除），當進行這些動作時，會產生峰值電流。例如，為了生成高電壓，設立電荷泵，或者當對位元線施加電壓時，會消耗較大的電流，從而產生峰值電流。
圖3表示在編程動作時向位元線施加電壓的方法。參照圖1及圖3，在時刻t0～t1的期間，從虛擬電壓VIRPWR及源極線SL同時對選擇位元線及非選位元線進行充電。此時，位元線選擇電路的電晶體YBLe及YBLo導通，從虛擬電壓VIRPWR對選擇位元線及非選位元線供給電壓，並且，也從源極線SL供給電壓。
圖4表示虛擬電壓的驅動電路VIRPWR_DRV。驅動電路VIRPWR_DRV使用從外部供給的外部電源電壓EXVDD（例如3.3V）及內部電源電壓INTVDD（例如1.8V）生成虛擬電壓VIRPWR，以提供至位元線選擇電路對位元線進行充電。驅動電路VIRPWR_DRV包括反相器IN1~IN3、上拉電晶體P1~P2及下拉電晶體N1。上拉電晶體P1連接於外部電源電壓EXVDD與輸出節點Q之間，上拉電晶體P2連接於內部電源電壓INTVDD與輸出節點Q之間，下拉電晶體N1連接於輸出節點Q與接地端之間，在輸出節點Q與輸出端之間連接有高耐壓的電晶體HVNE。
此處，將上拉電晶體P2的驅動能力構成得比上拉電晶體P1的強驅動。例如，可將上拉電晶體P2的寬度/長度（Width/Length，W/L）比構成得比上拉電晶體P1的W/L比大，因此上拉電晶體P2導通時流動的汲極電流大於上拉電晶體P1導通時流動的汲極電流。
參照圖3及圖4，在時刻t0～t1的期間，利用未圖示的驅動控制電路使上拉電晶體P1及電晶體HVNE導通，使上拉電晶體P2及下拉電晶體N1關斷。外部電源電壓EXVDD通過弱驅動的上拉電晶體P1被提供至輸出端作為虛擬電壓VIRPWR，故此時虛擬電壓VIRPWR為弱驅動。位元線選擇電路接著藉由弱驅動的虛擬電壓VIRPWR對選擇位元線及非選位元線充電，由於位元線的電容大，對其充電需消耗大的電流，因此會產生峰值電流。為了降低峰值電流，可通過限制上拉電晶體P1的驅動電流來降低峰值電流（Imax_H至Imax_L）。圖中，Imax_H是不限制上拉電晶體P1的驅動電流時的例子。
接著在時刻t1，切換驅動電路VIRPWR_DRV的驅動能力。使上拉電晶體P1關斷，使上拉電晶體P2導通，內部電源電壓INTVDD通過強驅動的上拉電晶體P2被提供至輸出端作為虛擬電壓VIRPWR，位元線選擇電路在時刻t1～t2的期間以強驅動的虛擬電壓VIRPWR對選擇位元線及非選位元線進行充電。此處須注意的是，由於對位元線進行充電的目標電壓是內部電源電壓INTVDD電平（1.8V），為避免外部電源電壓EXVDD充電時超過目標電壓，因此切換驅動能力的時刻t1須設定在利用外部電源電壓EXVDD充電的位元線的電壓達到內部電源電壓INTVDD之前。
在時刻t2～t3的期間，將連接於要編程的選擇存儲單元的選擇位元線放電至GND電平。另外，將連接於禁止編程的非選存儲單元的選擇位元線，保持在充電的電壓。在頁面緩衝器/讀出電路10的內部設置有鎖存電路，所述鎖存電路保持在編程動作時從外部輸入的資料，且根據鎖存電路所保持的資料“0”、“1”的狀態，頁面緩衝器/讀出電路的輸出節點BLS在時刻t2之前成為GND電平或內部電源電壓INTVDD電平。在時刻t2～t3的期間，電晶體BLSe導通，電晶體YBLe關斷，由此連接於選擇存儲單元的選擇位元線GBLe經由頁面緩衝器/讀出電路10被放電至GND電平，連接於非選存儲單元的選擇位元線GBLe保持由頁面緩衝器/讀出電路10充電的電壓。另一方面，非選位元線直接連接虛擬電壓VIRPWR保持充電的電壓。另外，由於NAND串內的未圖示的源極線側選擇電晶體關斷，因此源極線SL不會對NAND串內的存儲單元/選擇位元線GBLe/非選位元線GBLo產生影響。例如圖2中，存儲單元MC1是應編程的選擇存儲單元，當存儲單元MC2是禁止編程的選擇存儲單元時，連接於存儲單元MC1的選擇位元線GBLe被放電至GND電平，連接於存儲單元MC2的選擇位元線GBLe及非選位元線GBLo的充電電壓保持原樣。
當連接於存儲單元MC1的選擇位元線GBLe被放電至GND電平時，鄰接的非選位元線GBLo通過電容耦合Cp同時電壓下降（圖3的箭頭Vdp）。接著，非選位元線GBLo由虛擬電壓VIRPWR（此時由強驅動的內部電源電壓INTVDD提供）再充電而恢復。然而當電容耦合比大時，非選位元線GBLo的電壓下降大，因此峰值電流Ip也變大。當峰值電流Ip變大時，會導致內部電源電壓INTVDD的電壓下降過大，而由於內部電源電壓INTVDD被同時用於邏輯等其他內部電路，使得其他內部電路的動作變得不穩定。另外，由於內部電源電壓INTVDD是經由外部電源電壓EXVDD而生成，因此當峰值電流Ip變大時，也可能會造成外部電源電壓EXVDD的電壓下降，進一步導致其他的內部電源電壓及內部電路的動作會變得不穩定。
本發明的目的在於解決這種現有問題，提供一種能夠降低編程動作時的峰值電流的編程方法以及半導體裝置。
本發明的NAND型快閃記憶體的編程方法包括：第一步驟，在利用弱驅動的虛擬電壓對選擇位元線及非選位元線進行充電後，利用強驅動的虛擬電壓進行充電；第二步驟，當將連接於選擇存儲單元的選擇位元線放電至GND電平時，至少將非選位元線切換為使用弱驅動的虛擬電壓進行充電；以及對選擇字線施加編程電壓的步驟。
本發明的半導體裝置包括：存儲單元陣列，包含多個存儲單元；編程部件，根據輸入的資料及位址資訊在存儲單元陣列的選擇頁面進行編程；以及電壓生成電路，由編程部件控制，具有選擇性地生成弱驅動的虛擬電壓及強驅動的虛擬電壓的功能。編程部件在第一期間利用弱驅動的虛擬電壓對選擇位元線及非選位元線進行充電；在第二期間利用強驅動的虛擬電壓對選擇位元線及非選位元線進行充電；接著，當將連接於選擇存儲單元的選擇位元線放電至GND電平時，至少切換為利用弱驅動的虛擬電壓在第三期間對非選位元線進行充電。
根據本發明，當將連接於選擇存儲單元的選擇位元線放電至基準電壓電平時，至少將非選位元線切換為使用弱驅動的電壓的充電，因此，可以降低對與選擇位元線電容耦合的非選位元線進行再充電時的峰值電流。
接著，對本發明的實施方式進行說明。在本發明的實施方式中，在NAND型快閃記憶體的編程動作（例如編程預設序列）中降低峰值電流。峰值電流可以在因鄰接的位元線的電容耦合的影響而產生位元線的電壓下降時產生。因此，在本實施方式中，在產生位元線的電壓下降時調整驅動位元線的電路的驅動能力，在無大的補償的情況下削減位元線的電壓下降中的峰值電流。本發明的峰值電流的削減是在鄰接的位元線電容耦合的期間實施，在所述期間中，將驅動位元線的電路（例如虛擬電壓的驅動電路）的驅動能力從強驅動切換為弱驅動。
接著，參照圖式對本發明的實施例進行詳細說明。NAND型快閃記憶體從外部接收到編程命令後，控制器根據編程命令開始編程動作。控制器根據輸入的資料“0”、“1”及列位址，將選擇位元線設定為用於編程的編程電壓或編程禁止電壓，然後，根據行位址，對選擇字線施加編程電壓，以對選擇存儲單元進行編程。另外，如圖1及圖2所示，利用位元線選擇電路選擇偶數位元線或奇數位元線，對所選擇的偶數頁面或奇數頁面進行編程動作。
圖5是在本發明實施例的編程動作時說明的圖，表示對位元線預設用於編程的編程電壓/編程禁止電壓時的序列。與圖3所示序列的不同點在於，本實施例中，在時刻t2～t3的期間，當將連接於選擇存儲單元的選擇位元線放電至GND電平時，將虛擬電壓的驅動電路的驅動能力從強驅動切換為弱驅動，從而削減將電壓下降後的非選位元線進行再充電時的峰值電流。
在時刻t0～t1的期間，選擇位元線及非選位元線的所有位元線由從虛擬電壓的驅動電路供給的弱驅動的虛擬電壓VIRPWR充電。由於位元線的電容大，對其充電需要大的電流，而產生峰值電流。為了降低峰值電流，此處利用弱驅動的虛擬電壓VIRPWR對選擇位元線及非選位元線進行充電，因此與利用強驅動的虛擬電壓VIRPWR進行充電的情況相比，可將峰值電流從Imax_H降低為Imax_L。
接著在時刻t1，將虛擬電壓的驅動電路從弱驅動切換為強驅動。此處須注意的是，由於對位元線進行充電的目標電壓是內部電源電壓INTVDD電平（例如1.8V），切換後的虛擬電壓VIRPWR電平需低於目標電壓。此外，若在時刻t0～t1的期間是使用高於目標電壓的虛擬電壓VIRPWR對位元線進行充電時，切換驅動能力的時刻t1須設定在被充電的位元線的電壓達到內部電源電壓INTVDD之前。
在時刻t1～t2的期間，選擇位元線及非選位元線由強驅動的虛擬電壓VIRPWR進行充電，這些位元線接著被充電至目標電壓（例如1.8V）。此時由於選擇位元線及非選位元線在時刻t0～t1的期間已先由弱驅動的虛擬電壓VIRPWR進行充電，因此不會產生大的峰值電流。另外，在優選的例子中，選擇位元線及非選位元線也可以從源極線側同時進行充電。在此情況下，源極線被驅動為內部電源電壓INTVDD電平（例如1.8V），選擇位元線及非選位元線連接於源極線。
在時刻t2，對選擇存儲單元（要編程的存儲單元）進行編程，連接於選擇存儲單元的選擇位元線經由位元線選擇電路而連接於頁面緩衝器/讀出電路10，選擇位元線開始放電至GND電平。其中在時刻t2之前，頁面緩衝器/讀出電路10的輸出節點BLS被驅動為GND電平。在時刻t2前後，將虛擬電壓的驅動電路的驅動能力從強驅動切換為弱驅動。切換的時刻是設定在選擇位元線及非選位元線達到目標電壓後，並且在選擇位元線被放電至GND電平之前。此外，切換的時刻也可以設定成與選擇位元線經由位元線選擇電路而連接於頁面緩衝器/讀出電路10的時刻同步。
在時刻t2～t3的期間，當連接於選擇位元線被放電至GND電平時，與選擇位元線鄰接的非選位元線的電壓下降（參照圖5的Vdp）。此時，非選位元線的電壓由弱驅動的虛擬電壓VIRPWR再充電而恢復。由於再充電是利用弱驅動的虛擬電壓VIRPWR 進行，因此，與利用強驅動的虛擬電壓VIRPWR進行再充電的情況相比，非選位元線沒有被快速充電，進而，峰值電流被抑制為Ip_reduce。另外，在一實施例中，在時刻t2～t3的期間，可利用低於目標電壓的進行再充電，以確保對非選位元線的再充電不會超過目標電壓。圖中，Ip是表示當在強驅動下非選位元線被快速充電時的峰值電流大小。
本實施例中，通過抑制峰值電流為Ip_reduce，可抑制峰值電流造成的內部電源電壓INTVDD及外部電源電壓EXVDD的電壓下降。由此，可降低對利用內部電源電壓INTVDD的邏輯等其他內部電路的影響。另外，也可降低對經由外部電源電壓EXVDD生成的其他內部電源電壓及內部電路的影響。
圖6表示根據本發明一實施例的虛擬電壓的驅動電路VIRPWR_DRV1的構成。相較於圖4，本實施例的驅動電路VIRPWR_DRV1增加了生成電路100。
生成電路100包括連接於內部電源電壓INTVDD與輸出節點Q之間的P型的上拉電晶體P3及驅動上拉電晶體P3的反相器IN4。上拉電晶體P3的柵極長度（0.3μm）與上拉電晶體P2相同，但上拉電晶體P3的W/L比小於上拉電晶體P2的W/L比。即，上拉電晶體P3導通時流動的汲極電流小於上拉電晶體P2導通時流動的汲極電流。因此，上拉電晶體的驅動能力P3小於上拉電晶體P2的驅動能力。另外，上拉電晶體P3的W/L比也可以與連接於外部電源電壓EXVDD的上拉電晶體P1的W/L比相同。
上拉電晶體P2~P3、下拉電晶體N1及構成反相器IN2~ IN4的PMOS/NMOS電晶體可由低電壓（1.8V）驅動，由於電晶體的耐壓小也沒問題，因此柵極長度Lg為0.3μm。另一方面，上拉電晶體P1及反相器IN1可由外部電源電壓EXVDD的高電壓（3.3V）驅動，因此它們的柵極長度為0.5μm，進而，在反相器IN1連接有電平轉換器LS。電晶體HVNE例如可由電荷泵生成的高電壓（例如5.4V）驅動，因此可以使用高耐壓用的電晶體。
驅動控制電路110在讀出動作、編程動作、擦除動作時由未圖示的控制器或狀態機輸出驅動信號S1~S5至電平轉換器LS、反相器IN2~IN4及電晶體HVNE，以控制在輸出端生成的虛擬電壓VIRPWR。反相器IN1~IN4根據H電平或L電平的驅動信號S1~S4，驅動上拉電晶體P1~P3及下拉電晶體N1。當電晶體HVNE通過驅動信號S5導通時，驅動電路VIRPWR_DRV1從輸出端輸出虛擬電壓VIRPWR，虛擬電壓VIRPWR被提供至位元線選擇電路以對位元線進行充電。當電晶體HVNE通過驅動信號S5關斷時，驅動電路VIRPWR_DRV1則與位元線選擇電路阻斷，對位元線的充電中斷。
接著，對本實施例的快閃記憶體的編程動作進行說明。驅動控制電路110在圖5所示的時刻t0~t1的期間，輸出H電平的驅動信號S1及S4~S5，輸出L電平的驅動信號S2~ S3。由此，上拉電晶體P1及電晶體HVNE導通，上拉電晶體P2~P3及下拉電晶體N1關斷，外部電源電壓EXVDD通過弱驅動的上拉電晶體P1被提供至輸出端作為虛擬電壓VIRPWR。
在時刻t1~t2的期間，驅動控制電路110輸出L電平的驅動信號S1、H電平的驅動信號S2~S5。由此，上拉電晶體P1及下拉電晶體N1關斷，上拉電晶體P2~P3及電晶體HVNE導通，內部電源電壓INTVDD同時通過強驅動的上拉電晶體P2及弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，故此時虛擬電壓VIRPWR為強驅動。
在時刻t2，開始對選擇存儲單元進行編程，選擇位元線開始放電至GND電平。在時刻t2前後，切換虛擬電壓VIRPWR的驅動能力為弱驅動。具體而言，驅動控制電路110使驅動信號S3從H電平變化為L電平，由此，強驅動的上拉電晶體P2關斷。此時，內部電源電壓INTVDD僅通過弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，故此時虛擬電壓VIRPWR為弱驅動。切換虛擬電壓VIRPWR驅動能力的時刻是設定在選擇位元線及非選位元線達到目標電壓後，並且在選擇位元線被放電至GND電平之前。此外，切換的時刻也可以設定成與選擇位元線經由位元線選擇電路而連接於頁面緩衝器/讀出電路10的時刻同步。
在此說明的是，在時刻t2，由於選擇位元線被放電至GND電平，而與選擇位元線電容耦合的非選位元線的電壓下降，此時由於驅動電路VIRPWR_DRV1中，內部電源電壓INTVDD僅通過弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，因此非選位元線的電壓可緩和地再充電。進而，峰值電流可降低為Ip_reduce。
當選擇位元線的放電結束（即，在對選擇位元線預設編程資料後），驅動控制電路110使驅動信號S3從L電平變化為H電平，使上拉電晶體P2再次導通。由此，內部電源電壓INTVDD同時通過強驅動的上拉電晶體P2及弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，故此時虛擬電壓VIRPWR為強驅動。然後，字線選擇/驅動電路（未繪示）根據輸入的行位址，對選擇字線施加編程電壓，由此進行選擇存儲單元的編程。
根據本實施例，在將連接於選擇存儲單元的選擇位元線放電至GND電平時（即，時刻t2），限制對與選擇位元線電容耦合的非選位元線再次充電時的虛擬電壓VIRPWR的驅動能力（即，內部電源電壓INTVDD僅通過弱驅動的上拉電晶體P3被提供至輸出端，進而使驅動電流受限），由此可以削減峰值電流。
接著，對本發明的另一實施例進行說明。圖7是表示搭載於本實施例的快閃記憶體的電壓生成電路200的構成的圖。本實施例的電壓生成電路200生成讀出動作、編程動作、擦除動作等所需的各種電壓。
電壓生成電路200包括：INTVDD生成電路210，使用從外部供給的外部電源電壓EXVDD生成內部電源電壓INTVDD；VDD_VIR生成電路220，使用外部電源電壓EXVDD生成內部電源電壓VDD_VIR；以及虛擬電壓的驅動電路230，使用內部電源電壓VDD_VIR生成不同驅動能力的虛擬電壓VIRPWR。外部電源電壓EXVDD例如為3.3V，內部電源電壓INTVDD及內部電源電壓VDD_VIR例如為1.8V。
INTVDD生成電路210包括如圖8（A）所示的調節器212。調節器212包括：PMOS電晶體P4，連接於外部電源電壓EXVDD與輸出節點Q1之間；電阻分壓器，連接於輸出節點Q1與接地端之間；以及運算放大器（差動放大器）Opamp，對由電阻分壓器進行了分壓的節點Q2的電壓與基準電壓Vref進行比較，並根據其比較結果來控制電晶體P4，從輸出節點Q1輸出使外部電源電壓EXVDD降壓的內部電源電壓INTVDD。此內部電源電壓INTVDD用於邏輯等內部電路。
VDD_VIR生成電路220包括如圖8（B）所示的調節器222而構成。調節器222與調節器212同樣地構成，從所述輸出節點Q1輸出使外部電源電壓EXVDD降壓的1.8V的內部電源電壓VDD_VIR。特別注意的是，內部電源電壓VDD_VIR專用於虛擬電壓的驅動電路230，而不供給至邏輯等其他內部電路。
圖9表示本實施例的虛擬電壓的驅動電路230的構成。相較於圖6所示的驅動電路VIRPWR_DRV1，本實施例的驅動電路230不使用外部電源電壓EXVDD來提供電壓VDD，因此不需要上拉電晶體P1、反相器IN1以及電平轉換器LS等用以將外部電源電壓EXVDD提供至輸出端的電路。此外，驅動電路230僅使用專用於虛擬電壓的驅動電路230的內部電源電壓VDD_VIR來生成不同驅動能力的虛擬電壓VIRPWR。
當進行編程動作時，驅動控制電路110通過不同的驅動信號S2~S5控制驅動電路210提供不同驅動能力的虛擬電壓VIRPWR，以提供至位元線選擇電路對位元線進行充電。參照圖5及圖9，在時刻t0~t1期間，驅動控制電路110輸出H電平的驅動信號S2及S4~S5、L電平的驅動信號S3，使上拉電晶體P3及電晶體HVNE導通，使上拉電晶體P2及下拉電晶體N1關斷。由此，內部電源電壓VDD_VIR僅通過弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，此時虛擬電壓VIRPWR為弱驅動。
接著，在時刻t1~t2的期間，驅動控制電路110使驅動信號S3切換為H電平，使上拉電晶體P2導通。由此，內部電源電壓VDD_VIR同時通過強驅動的上拉電晶體P2及弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，故此時虛擬電壓VIRPWR為強驅動。
在時刻t2，開始對選擇存儲單元進行編程，選擇位元線開始放電至GND電平。在時刻t2前後，切換虛擬電壓VIRPWR的驅動能力為弱驅動。具體而言，驅動控制電路110使驅動信號S3從H電平變化為L電平，使強驅動的上拉電晶體P2關斷。由此，內部電源電壓VDDVIR僅通過弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，故此時虛擬電壓VIRPWR為弱驅動。切換虛擬電壓VIRPWR驅動能力的時刻是設定在選擇位元線及非選位元線達到目標電壓後，並且在選擇位元線被放電至GND電平之前。此外，切換的時刻也可以設定成與選擇位元線經由位元線選擇電路而連接於頁面緩衝器/讀出電路10的時刻同步。
在此說明的是，在時刻t2，由於選擇位元線被放電至GND電平，而與選擇位元線電容耦合的非選位元線的電壓下降。此時，通過使上拉電晶體P2關斷，使內部電源電壓VDD_VIR僅通過弱驅動的上拉電晶體P3被提供至輸出端作為虛擬電壓VIRPWR，因此非選位元線的電壓可緩和地再充電。進而，峰值電流可降低為Ip_reduce。
根據本實施例，由於虛擬電壓驅動電路230不使用高於目標電壓（例如1.8V）的外部電源電壓EXVDD（例如1.8V）生成虛擬電壓VIRPWR，可確保對位元線的充電不會超過目標電壓，因此切換虛擬電壓VIRPWR驅動能力的時刻t1可不受限制，峰值電流亦可進一步降低，同時可削減提供外部電源電壓作為虛擬電壓的電路面積。此外，由於驅動電路230使用專用的內部電源電壓VDD_VIR生成虛擬電壓VIRPWR，可使得峰值電流對內部電源電壓INTVDD的影響降低，確保其他使用內部電源電壓INTVDD充電的例如邏輯等電路正常運作。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:頁面緩衝器/讀出電路 100:生成電路 110:驅動控制電路 200:電壓生成電路 210:INTVDD生成電路 212、222:調節器 220:VDD_VIR生成電路 230、VIRPWR_DRV、VIRPWR_DRV1:驅動電路 BLS、Q、Q1:輸出節點 BLSe、BLSo、HVNE、YBLe、YBLo:電晶體 Cp:電容耦合 EXVDD:外部電源電壓 GBLe:偶數位元線（選擇位元線） GBLo:奇數位元線（非選位元線） Imax_H、Imax_L、Ip、Ip_reduce:峰值電流 IN1~IN4:反相器 INTVDD、VDD_VIR:內部電源電壓 Lg:柵極長度 LS:電平轉換器 MC1、MC2:存儲單元 N1:下拉電晶體 Opamp:運算放大器（差動放大器） P1、P3:弱驅動的上拉電晶體 P2:強驅動的上拉電晶體 P4:PMOS電晶體 Q2:節點 S1~S5:驅動信號 SL:源極線 t0~t3:時刻 Vdp:電壓下降 VIRPWR:虛擬電壓 Vref:基準電壓 PGM:編程 GND:電平
圖1是表示快閃記憶體的位元線選擇電路的構成的圖。 圖2是示意性地表示選擇位元線及非選位元線的例子的圖。 圖3是說明現有的快閃記憶體的編程動作的圖。 圖4是表示現有的虛擬電壓的驅動電路的一例的圖。 圖5是說明本發明實施例的編程動作的圖。 圖6是表示本發明實施例的虛擬電壓的驅動電路的一例的圖。 圖7是表示本發明實施例的內部電源電壓生成電路的一例的圖。 圖8（A）及圖8（B）是表示本發明實施例的生成內部電源電壓的調節器的一例的圖。 圖9是表示本發明第二實施例的虛擬電壓的驅動電路的構成的圖。
t0~t3:時刻
Imax_H、Imax_L、Ip、Ip_reduce:峰值電流
VIRPWR:虛擬電壓
Vdp:電壓下降
PGM:編程
GND:ground

Claims (10)

  1. 一種編程方法，是與非型快閃記憶體的編程方法，包括： 第一步驟，在利用弱驅動的電壓對選擇位元線及非選位元線進行充電後，利用強驅動的虛擬電壓進行充電； 第二步驟，當將連接於選擇存儲單元的所述選擇位元線放電至GND電平時，至少將所述非選位元線切換為使用弱驅動的所述虛擬電壓進行充電；以及 對選擇字線施加編程電壓的步驟。
  2. 如請求項1所述的編程方法，其中 第一步驟中，從位元線側及源極線側對所述選擇位元線及所述非選位元線進行充電， 第二步驟中，使用頁面緩衝器/讀出電路從所述位元線側對連接於所述選擇存儲單元的所述選擇位元線進行放電，使用虛擬電壓從所述位元線側對所述非選位元線進行充電。
  3. 如請求項1所述的編程方法，其中第二步驟中，將所述非選位元線切換為使用弱驅動的所述虛擬電壓充電是在對連接於所述選擇存儲單元的所述選擇位元線進行放電之前實施。
  4. 如請求項1所述的編程方法，其中第二步驟中，將所述非選位元線切換為使用弱驅動的所述虛擬電壓充電是與對連接於所述選擇存儲單元的所述選擇位元線進行放電的時刻同步地實施。
  5. 如請求項1所述的編程方法，其中第一步驟的弱驅動的所述虛擬電壓由外部電源電壓生成，第二步驟的弱驅動的虛擬電壓由低於所述外部電源電壓的內部電源電壓生成。
  6. 一種半導體裝置，包括： 存儲單元陣列，包含多個存儲單元； 編程部件，根據輸入的資料及位址資訊在所述存儲單元陣列的選擇頁面進行編程；以及 驅動電路，由所述編程部件控制，具有選擇性地生成弱驅動的虛擬電壓及強驅動的所述虛擬電壓的功能； 其中所述編程部件在第一期間利用弱驅動的所述虛擬電壓對選擇位元線及非選位元線進行充電；在第二期間利用強驅動的所述虛擬電壓對所述選擇位元線及所述非選位元線進行充電；接著，當將連接於選擇存儲單元的所述選擇位元線放電至GND電平時，至少切換為利用弱驅動的所述虛擬電壓在第三期間對所述非選位元線進行充電。
  7. 如請求項6所述的半導體裝置，其中所述驅動電路包括：第一電晶體，提供弱驅動的第一電壓；第二電晶體，提供強驅動的第二電壓；以及控制電路，控制所述第一電晶體及所述第二電晶體提供所述第一電壓及所述第二電壓的動作，所述第一電晶體的寬度/長度比小於所述第二電晶體的寬度/長度比。
  8. 如請求項7所述的半導體裝置，其中所述第一電晶體從內部電源電壓提供弱驅動的所述第一電壓，所述第二電晶體從內部電源電壓提供強驅動的所述第二電壓。
  9. 如請求項7或8所述的半導體裝置，其中所述驅動電路還包括從外部電源電壓提供弱驅動的第三電壓的第三電晶體；所述編程部件在所述第一期間利用由所述第三電晶體提供的弱驅動的第三電壓做為所述弱驅動的虛擬電壓，所述編程部件在所述第三期間利用由所述第一電晶體提供的弱驅動的第一電壓做為所述弱驅動的虛擬電壓。
  10. 如請求項6所述的半導體裝置，其中所述編程部件使用頁面緩衝器/讀出電路從位元線側對連接於所述選擇存儲單元的所述選擇位元線進行放電，使用虛擬電壓從所述位元線側對所述非選位元線進行充電。
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