JP5822370B2 - セルフディセーブルチップイネーブル入力 - Google Patents

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Description

［関連出願の相互参照］
本願は、発明の名称が「ＡＵＴＯＭＡＴＩＣ ＳＥＬＦ−ＤＩＳＡＢＬＩＮＧ ＩＮＰＵＴ ＢＵＦＦＥＲ」であり２０１１年７月５日に提出された米国仮特許出願第６１／５０４，４９３号の便益を主張する。当該米国仮特許出願はその内容の全体が本明細書において参照により組み込まれる。
本願の主題は一般的に電子メモリデバイスを含む電子機器の分野に関する。より詳細には本願の主題は、マルチダイメモリパッケージのための電子メモリダイのチップイネーブル入力に関する。
コンピュータまたは他の電子デバイスのためのメモリは、より大きな集積回路、または独立型の集積回路に統合されたメモリセルブロックを含み得る。ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、フラッシュメモリ、および相変化メモリ（ＰＣＭ）を含む多くの異なるタイプのメモリが存在する。
メモリのより大きな容量に対する需要が高まり、いくつかのメモリデバイスは、１つのパッケージ内に複数の電子メモリダイを含み得る。Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）Ｗｏｒｋｇｒｏｕｐによる規格に準拠する設計などいくつかの例において、デバイスは１つのパッケージ内に複数のチップイネーブル入力を含み得、各メモリダイのための別個のチップイネーブル入力が提供され得る。ボールグリッドアレイ（ＢＧＡ）およびランドグリッドアレイ（ＬＧＡ）パッケージなどのいくつかのパッケージは、特定のメモリダイに様々なチップイネーブル入力をルーティングする複数の層の配線基板を有し得るが、Ｖｅｒｙ Ｖｅｒｙ Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＷＳＯＰ）およびＴｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＴＳＯＰ）などの他のパッケージは、単層のリードフレームを有し、パッケージ自体内で行われ得るルーティングが制限される。
いくつかのデバイスは特定のチップイネーブル入力リードから別個のリードボンディングエリアへのパッケージ内のジャンパーワイヤを含み得る。そしてボンディングワイヤを用いて、当該別個のリードボンディングエリアがメモリダイのチップイネーブルパッドに接続され得る。そのようなパッケージ内のジャンパーは、組み立ての複雑さ、時間、および／またはコストを増大させ、製造利得を低下させ得、メモリダイのために利用可能なパッケージ内の空き容量を減少させ得る。
本明細書に組み込まれその主要な部分を成す添付の図面は、特許請求される主題の様々な実施形態を示す。一般的な説明と併せて図面は特許請求される主題の原理の説明に役立つ。しかし図面は、特許請求される主題を説明される特定の実施形態に限定するものとして解釈されるべきではなく、特許請求される主題の説明および理解のために用いられる。そのような主題は、添付の図面と併せて以下の詳細な説明を参照することにより理解され得る。
セルフディセーブルチップイネーブル入力を含む２つの電子メモリダイを用いるメモリデバイスの実施形態の図である。 図１Ａの選択された波形のタイミング図である。 セルフディセーブルチップイネーブル入力の代替的な実施形態の回路図である。 図２Ａの選択された波形のタイミング図である。 セルフディセーブルチップイネーブル入力の他の実施形態の回路図である。 図３Ａの選択された波形のタイミング図である。 リードフレームを含むパッケージ内の別々のチップイネーブル入力を備える４つのメモリダイをサポートするメモリデバイスを実施形態の平面図である。 ４つのメモリチップの入出力（Ｉ／Ｏ）パッドを示す実施形態の一部、およびパッケージのリードフレームへのそれらのチップイネーブル接続の斜視図である。 実施形態を利用するシステムのブロック図である。
以下の詳細な説明において、関連する教示を深く理解いただけるよう様々な特定的な詳細が例示として示される。しかし、本願の教示がそのような詳細を用いずとも実施され得ることを当業者は理解されよう。他の例においては、本願の概念の態様を不必要に曖昧にすることを避けるべく周知の方法、手順、および部材が、詳細を示さず比較的上位の概念を用いて説明される。特許請求される主題の様々な実施形態の説明において多くの限定的な用語および文言が用いられる。これらの限定的な用語および文言は、本明細書において異なる定義が示されない限り、一般的に同意済みの意味を当業者へ伝えるべく用いられている。添付の図面に示され以下に説明される例を詳細に参照する。
図１Ａは、電子メモリデバイス１００の実施形態を示す図である。電子メモリデバイス１００は、セルフディセーブルチップイネーブル入力を含む電子メモリダイ１１０および電子メモリダイ１２０の２つのメモリを含む。メモリデバイス１００は外部接続１４０を含むパッケージ１０１を含む。外部接続１４０は、スルーホールピン、Ｊリード、ガルウィングリード、半田ボール、ランドパターン、または他の電気接続を含み得、本開示および添付の請求項において「ピン」と呼ばれ得る。デバイス１００は、単層または複層のプリント基板、単層リードフレーム、または、デバイスのピンと、メモリダイへの接続に用いられ得るダイ接続点との間の他の電気接続などの配線装置１５０を組み込み得る。チップイネーブルピンＣＥＮ１（１４１）、ＣＥＮ２（１４２）、およびＣＥＮ１（１４１）とＣＥＮ２（１４２）との間に物理的に位置し得る他のピン１４３など様々な外部ピン１４０が含まれ得る。配線装置１５０は、ＣＥＮ１（１４１）をＣＥＮ１ダイ接続１５１へ接続し得、ＣＥＮ２（１４２）をＣＥＮ２ダイ接続１５２へ接続し得、他のピン１４３を他のダイ接続１５３へ接続し得る。他のダイ接続１５３は、ＣＥＮ１ダイ接続１５１とＣＥＮ２ダイ接続１５２との間に位置し得る。このことは、ピンからダイ接続への配線が交差することを許容しない単層の配線装置１５０に起因し得る。
パッケージ１００は、第１メモリダイ１１０および第２メモリダイ１２０など複数のメモリダイに対応するよう設計され得る。他の実施形態は単一のメモリダイに対応し得、他の実施形態は３以上のメモリダイに対応し得、いくつかの実施形態は４つのダイに対応し得、他の実施形態は８つのダイに対応し得る。しかし他の実施形態はいかなる数のダイにも対応し得る。第１メモリダイ１１０は、ＣＥＮ１（イネーブル）入力パッド１１１、ＣＥＮ２入力パッド１１２、および、ＣＥＮ１（１１１）とＣＥＮ２（１１２）との間に位置する他の入力パッド１１３を含み得る。第２メモリダイ１２０は、自身のＣＥＮ１入力パッド１２１、ＣＥＮ２入力パッド１２２、および、ＣＥＮ１（１２１）とＣＥＮ２（１２２）との間に位置する他の入力パッド１２３を含み得る。他のダイ接続１５３は、示されるようにデイジーチェーン接続されたボンディングワイヤを用いて、第１メモリチップ１１０の他のパッド１１３、および第２メモリチップ１２０の他のパッド１２３に接続され得る。ＣＥＮ１ダイ接続１５１は、ボンディングワイヤ１６１を用いて、第１メモリダイ１１０のＣＥＮ１入力パッド１１１に接続され得、ＣＥＮ２ダイ接続１５２は、ボンディングワイヤ１６２を用いて、第２メモリダイ１２０のＣＥＮ２入力パッド１２２に接続され得る。示される配置は、メモリデバイス１００の不適切な動作を引き起こすボンディングワイヤ同士の接触に繋がり得るボンディングワイヤの交差を避けるようにしている。
第２メモリダイ１２０は、フラッシュメモリアレイであり得る、または他の何らかのタイプの電子記憶素子を利用し得るメモリアレイ１３０を含む追加の回路を含み得る。メモリ制御回路１３１もメモリアレイ１３０の動作を制御するべく含まれ得る。内部チップイネーブルライン１２９を用いてメモリ制御回路１３１がイネーブルされ得、メモリアレイ１３０へのアクセスが可能とされ得る。接続されたＣＥＮ入力パッドの値が内部チップイネーブルライン１２９へ伝搬され、ノイズまたは他の意図されない電圧レベルに対する何らかのスプリアスの反応を避けるべく未接続のＣＥＮ入力パッドがマスクされるよう、内部チップイネーブルライン１２９は、ＣＥＮ１入力パッド１２１またはＣＥＮ２入力パッド１２２に対してアサートされる電圧レベルに基づき得る。
図１Ａに示される実施形態において、ＣＥＮ１（１２１）およびＣＥＮ１（１２２）は、プルアップ抵抗１２５、１２４をそれぞれ含むアクティブロー入力であり得る。プルアップ抵抗１２４、１２５は、外部ドライバが依然として入力をロー値へドライブ出来るように十分に大きいサイズであり得、かつ、およそ７００キロオーム（ｋΩ）のプルアップ抵抗など、ノイズが存在している状態でも入力が確実に高く維持されるように十分に小さいサイズであり得る。しかし他の実施形態においては、より大きい、またはより小さいプルアップ抵抗値が用いられ得る。他の実施形態においては、抵抗のプルアップの代わりに、電界効果トランジスタ（ＦＥＴ）、または他の能動素子が用いられ得る。入力バッファ１２７はＣＥＮ１入力パッド１２１をバッファリングし得、入力バッファ１２６はＣＥＮ２入力パッド１２２をバッファリングし得る。そして２つの入力バッファ１２６、１２７の出力は、内部チップイネーブルラインＩｎｔＣＥＮ１２９を生成すべくＡＮＤゲート１２８へ供給され得る。個々の入力パッドを別々の入力バッファへ接続することにより、ＣＥＮ１（１２１）およびＣＥＮ２（１２２）のキャパシタンスが互いに離間され得る。このことは、それら２つの入力パッドが直接的に電気的に接続されないよう、かつ、一方の入力パッドで測定され得るキャパシタンスが他方の入力パッドのキャパシタンスの影響を受けないよう当該２つの入力パッドを離間すると言い得る。離間された入力パッドは、両方の入力が論理的に作用し得るよう共通の論理回路へ依然として供給し得る。いくつかの実施形態においては、単に２つの入力パッドが電気的に接続され、１つのバッファを用いて内部チップイネーブルラインがドライブされ得るが、そのような回路を用いることにより、メモリデバイス１００のＣＥＮ２入力ピン１４２の入力キャパシタンスがより大きくなる。
第１メモリダイ１１０上の回路の他の詳細については示されていないが、多くの実施形態においては、上述したように第１メモリダイ１１０は、第２メモリダイ１２０に関して示されるものと同様の、または同一の回路を有し得る。図１Ａは１以上の実施形態に係るセルフディセーブルチップイネーブル入力を実装可能な回路の一例を示すが、セルフディセーブルチップイネーブル入力を実装可能な他の様々な回路が実現され得、特許請求される主題の範囲はこの点に関し限定されない。
図１Ｂは図１Ａの選択された波形のタイミング図である１９０である。ＣＥＮ１波形１９１およびＣＥＮ２波形１９２はそれぞれ、第２メモリダイ１２０のＣＥＮ１入力パッド１２１およびＣＥＮ２入力パッド１２２における電圧レベルであり得る。ＩｎｔＣＥＮ波形１９９は、ＡＮＤゲート１２８によりドライブされた、第２メモリダイ１２０の内部チップイネーブルライン（ｉｎｔｅｒｎａｌ ｃｈｉｐ ｅｎａｂｌｅ ｌｉｎｅ）１２９における電圧レベルであり得る。ＣＥＮ１はプルアップ抵抗１２５によりハイに維持され、ＣＥＮ２は外部ソースによってドライブされるので、ＣＥＮ２が１９５でローになるまでＣＥＮ１およびＣＥＮ２の両方はインアクティブハイ状態である。ＣＥＮ１がハイであるので、ＣＥＮ２波形１９２がＡＮＤゲート１２８を伝搬し、１９７においてＩｎｔＣＥＮ波形１９９をローへドライブし、第２メモリダイ１２０へのアクセスをイネーブルする。
図２Ａは、セルフディセーブルチップイネーブル入力の代替的な実施形態の回路図である。単一のメモリダイ２１０の回路が示されている。メモリダイ２１０は、図４Ａに示されるような複数のメモリダイをサポートするメモリデバイスにとって有用であり得る。チップイネーブルＣＥＮＡ２１１入力パッドおよびチップイネーブルＣＥＮＢ２１２入力パッドはセルフディセーブルし得る。ＣＥＮＡ２１１またはＣＥＮＢ２１２が外部ドライバ接続がなくフロート状態のままである場合、ＣＥＮＡ２１１またはＣＥＮＢ２１２はインアクティブ状態へプルアップされる。
メモリダイ２１０は、入力バッファ２２１に接続されたＣＥＮＡ入力パッド２１１、および、入力バッファ２３１に接続されたＣＥＮＢ２１２を有し得る。ＣＥＮＡ入力パッド２１１は、示されるようにボンディングワイヤにより外部ドライバに接続され得、または未接続であり得、並びに、ＣＥＮＢ入力パッド２１２は、示されるように未接続であり得、または外部ドライバに接続され得る。Ｖｃｃ入力パッド２１３およびＶｓｓ入力パッド２１４などの他の入力、および／または他の入力パッドが、業界規格に対応すべく、または他の理由によりＣＥＮＡ２１１とＣＥＮＢ２１２との間でメモリダイ２１０上に配置され得る。
メモリダイ２１０は入力電圧が有効であることを示すＰｏｗｅｒ Ｇｏｏｄ（ＰｗｒＧｄ）ライン２０１、入力バッファが動作している、または内部構成が完了したなど当該メモリダイの動作の準備が出来ていることを示す他の何らかの情報など当該メモリダイの動作の準備が出来ていることを示す情報を生成し得る。ＰｗｒＧｄ２０１が低く、メモリデバイス２１０の動作の準備がまだ出来ていないことを示す場合、交差して結合されたＮＡＮＤゲート２２２、２２３、および２３２、２３３により実装される２つのＳ−Ｒフリップフロップはクリアされ得る。Ｓ−Ｒフリップフロップの代わりに何らかのタイプのメモリ素子が用いられ得、それらメモリデバイスのタイプとしてはＤフリップフロップ、Ｄラッチ、Ｊ−Ｋフリップフロップ、Ｊ−Ｋラッチ、レジスタ、メモリセル、または電荷蓄積デバイスなどが含まれ、またこれらに限定されず、当該メモリデバイスは、本開示および添付の請求項において「ラッチ」と呼ばれ得る。例においては、ラッチのクリアされた状態、およびセットされた状態を表すのにラッチの特定のロジック状態を用い得るが、これは便宜上のものであり、実施形態によっては、いずれかのロジック状態がクリアされた状態として用いられ得、反対のロジック状態がセットされた状態として用いられ得ることが当業者には明らかであろう。
ラッチの状態の反対の出力とも考えられ得るＮＡＮＤゲート２２３の出力は、インバータ２２４をドライブし得、インバータ２２４の出力は、ｐチャネルＦＥＴ（ｐ−ＦＥＴ）２２５のゲートに接続され得る。ｐ−ＦＥＴ２２５のソースはプルアップ抵抗２２６に接続され得、ｐ−ＦＥＴ２２５のドレインはＣＥＮＡ入力パッド２１１に接続され得る。ＮＡＮＤゲート２２３の出力がハイであり、ラッチがクリアであることを示す限り、プルアップ抵抗２２６はＣＥＮＡ入力パッド２１１に接続されている。ＣＥＮＢ入力パッド２１２の同様の配置においては、インバータ２３４、ｐ−ＦＥＴ２３５、およびプルアップ抵抗２３６が用いられる。
ＣＥＮＡ２１１がアクティブ状態に遷移した後のプルアップ抵抗２２６との接続の切断にｐ−ＦＥＴ２２５を用いることにより、ＣＥＮ入力がアクティブ状態である場合にプルアップ抵抗２２６内で直流（ＤＣ）電力を浪費する図１Ａの回路と比較し、より小さな直流（ＤＣ）電力がプルアップ抵抗２２６により用いられ得る。ＣＥＮＡ入力パッド２１１がアクティブ状態となった後にプルアップ抵抗２２６を切ることにより、追加の電流が、バッファ２１１の電圧入力スイッチング閾値または速度など入力バッファ２２１のスイッチングパラメータに影響する可能性が低くなる。プルアップ抵抗２２６、２３６は、およそ５０ｋΩの値を有し得る。しかし実際の抵抗値は重要でなくてよいので、他の実施形態においては、より大きな、またはより小さなプルアップ抵抗値が用いられ得る。他の実施形態においては、ＦＥＴまたは他の能動素子がプルアップ抵抗器の代わりに用いられ得る。
バッファ２２１およびバッファ２３１の出力は、ＡＮＤゲート２４０の入力に接続され得、ＡＮＤゲート２４０の出力は内部チップイネーブルライン２４１であり得る。内部チップイネーブルライン２４１を用いて、メモリダイ２１０上のメモリ制御回路との通信が行われ得、メモリダイ２１０上のメモリアレイへのアクセスが可能となり得る。いくつかの実施形態において、内部チップイネーブルライン２４１がインアクティブハイ状態である場合にメモリダイ２１０が低電力状態にあるように、内部チップイネーブルライン２４１を用いて、メモリダイ２１０の電源スタンバイ状態を制御し得る。図２Ａは、１以上の実施形態に係るセルフディセーブルチップイネーブル入力を実装可能な回路の一例を示すが、セルフディセーブルチップイネーブル入力を実装可能な様々な他の回路が実現され得、特許請求される主題の範囲はこの点に関し限定されない。
図２Ｂは、図２Ａの選択された波形のタイミング図である２９０である。ＰｗｒＧｄ波形２９１はローから開始し、メモリダイ２１０がまだ動作の準備が出来ていないことを示す。インバータ２２４の出力である波形２９３がローであり、インバータ２３４の出力である波形２９５がローであるように、ＰｗｒＧＤのロー値によりインバータを流れるラッチがクリアされる。ＣＥＮＢ入力パッド２１２は未接続であるので、２３４のローである出力によりｐ−ＦＥＴ２３５が入れられ、プルアップ抵抗２３６がＣＥＮＢ入力パッド２１２に接続され、ＣＥＮＢ波形２９４がハイである状態へドライブされる。ＣＥＮＡ入力パッド２１１の波形２９２もプルアップ抵抗２２６に接続するｐ−ＦＥＴ２２５により高くプルアップされるが、その期間、外部ソースによってもハイにドライブされる。
２８７において、ＣＥＮＡ入力パッド２１１に接続される外部ソースは、波形２９２をアクティブロー状態へドライブし得、プルアップ抵抗２２６を克服する（ｏｖｅｒｃｏｍｉｎｇ）。プルアップ抵抗２２６からの加えられた電流は、波形２９２の立ち下り時間を遅れさせ得る。これによりラッチ２２２、２２３がセットされ、２８８において２２４の出力の波形２９３をインアクティブハイ状態とし、ｐ−ＦＥＴ２２５が切られプルアップ抵抗２２６を切断する。プルアップ抵抗をディセーブルすることにより外部ドライバが受ける電流が低下させられ得、ＣＥＮＡ入力パッド２１１がローへドライブされ得、ＣＥＮＡがアクティブ状態である時間の残り、および、ＣＥＮＡ入力パッド２１１がローである続く時間の全体においてＤＣ電流路を取り除くことにより図１Ａの実施形態と比較し電力が低下させられ得る。２８９においてＡＮＤゲート２４０は波形２９２を伝播させ、波形２９６に示されるように内部チップイネーブルライン２４１をイネーブルする。続く時間２９７においてＣＥＮＡ入力パッド２１１がアクティブ状態に再びドライブされる場合、プルアップ抵抗２２６はもはや接続されておらず、波形２９２の立ち下がり時間はより速くなり得る。
図３Ａは、セルフディセーブルチップイネーブル入力の他の実施形態の回路図である。単一のメモリダイ３１０の回路が示されている。メモリダイ３１０は、図４Ａに示されるような複数のメモリダイをサポートするメモリデバイスにとって有用であり得る。ＣＥＮ０１（３１１）入力パッドおよびＣＥＮ２３（３１２）入力パッドはセルフディセーブルし得る。ＣＥＮ０１（３１１）またはＣＥＮ２３（３１２）が外部ドライバ接続がなくフロート状態のままである場合、ＣＥＮ０１（３１１）またはＣＥＮ２３（３１２）はプルダウンされる。多くのメモリデバイスの電力アップの順序は、最初の出力上昇の間、チップイネーブル入力が高く維持されるよう規定されているので、その間、セルフディセーブル入力パッド３１１、３１２はフロート状態のままであるか否か検出し得る。図３Ａに示される実施形態のセルフディセーブル入力の動作は、単純に以下のように説明され得る。
（ａ）入力がハイにならない場合、弱いプルダウン抵抗が入力を低く維持し、
（ｂ）入力がハイになる場合、弱いプルダウン抵抗は切られる。
メモリダイ３１０は、入力バッファ３２１に接続されたＣＥＮ０１入力パッド３１１、および、入力バッファ３３１に接続されたＣＥＮ２３（３１２）を有し得る。ＣＥＮ０１入力パッド３１１は、示されるようにボンディングワイヤにより外部ドライバに接続され得、または未接続であり得、ＣＥＮ２３入力パッド３１２は、示されるように未接続であり得、または外部ドライバに接続され得る。Ｖｃｃ入力パッド３１３およびＶｓｓ入力パッド３１４、および／または他のパッドなどの他の入力が、業界規格に対応すべく、または他の理由により、ＣＥＮ０１（３１１）とＣＥＮ２３（３１２）との間でメモリダイ３１０上に配置され得る。
メモリダイ３１０は、入力バッファが高信頼性で機能出来るほど内部Ｖｃｃ電力が十分に高くないことを示すＬｏｗＶｃｃラインなど、メモリダイ３１０の動作の準備が出来ないことを示す情報を生成し得る。他の実施形態においては、全ての入力電圧が有効ではない、または内部構成が完了してないなどの状況に基づいて、メモリダイ３１０の動作の準備が出来ていないことを示す同様の信号が生成され得る。レベルに敏感な２つのラッチ３２２、３３２は、ＬｏｗＶｃｃがアクティブ状態でありメモリデバイス３１０の動作の準備が出来ていないことが示される場合にクリアされ得る。様々な実施形態において、ラッチ３２２、３３２には何らかのタイプのメモリ素子が用いられ得る。
ラッチ３２２の出力により、インバータ３２３がドライブされ得、インバータ３２３の出力は、ＦＥＴ３２４のゲートに接続され得る。ＦＥＴ３２４のドレインは、プルダウン抵抗３２５に接続され得、ＦＥＴ３２４のソースは、ＣＥＮ０１入力パッド３１１に接続され得る。ラッチ３２２がクリアである限り、プルダウン抵抗３２５はＣＥＮ０１入力パッド３１１に接続されている。ＣＥＮ２３入力パッド３１２の同様の配置においては、ラッチ３３２、インバータ３３３、ＦＥＴ３３４、およびプルダウン抵抗３３５が用いられる。ＬｏｗＶｃｃがハイになった後に入力パッドをローに維持するのに用いられる弱いプルダウン抵抗３２５、３３５は、ハイ値をアサートする外部ドライバのソース電流を最小化するべく比較的高い値を有し得る。プルダウン抵抗３２５、３３５の値はおよそ１００ｋΩが適切であり得る。しかし実際の抵抗値は重要でなくてよいので、他の実施形態においては、より大きな、またはより小さなプルアップ抵抗値が用いられ得る。他の実施形態においては、外部ソースにより容易にオーバードライブされ得る弱いプルダウン抵抗を設けるべく、プルダウン抵抗器３２５、３３５の代わりにＦＥＴまたは他の能動素子がプルアップ抵抗器の代わりに用いられ得る。弱いドライバとは、弱いドライバがアサートしているロジック値の逆側へ典型的なドライバによりオーバードライブされ得るプルダウン抵抗または能動素子を指し得る。
いくつかの実施形態において、追加の切り替えられるプルダウン抵抗がＣＥＮ０１入力パッド３１１およびＣＥＮ２３入力パッド３１２に含まれる。メモリダイ３１０の動作の準備が出来る前にＬｏｗＶｃｃラインを用いてＦＥＴ３２７がアクティブ状態にされ得、プルダウン抵抗３２６がＣＥＮ０１入力パッド３１１に接続される。同様に、メモリダイ３１０の動作の準備が出来る前にＬｏｗＶｃｃラインを用いてＦＥＴ３３７がアクティブ状態にされ得、プルダウン３３６がＣＥＮ２３入力パッド３１２に接続される。電圧がより低く、ランピングする電圧入力とのカップリングが起こり得るメモリダイ３１０の電源を入れる間に入力がノイズに影響を受けにくくするよう、当該追加のプルダウン抵抗３２６、３３６は他のプルダウン抵抗３２５、３３５より低い抵抗値であり得る。用いられる抵抗値の値は実施形態に応じて何らかの値であってよいが、いくつかの実施形態において、およそ１０ｋΩの値がプルダウン抵抗３２６、３３６には適切であり得る。他の実施形態においては、ノイズに対して抵抗性であり得る強いプルダウン抵抗を設けるべく、プルダウン抵抗器３２６、３３６の代わりにＦＥＴまたは他の能動素子が用いられ得る。メモリダイの動作の準備が出来る前に入力をさらに強くローに維持するのに用いられるプルダウン抵抗または能動素子は、追加のドライバと呼ばれ得る。追加のドライバが存在することにより、電源を入れる間の入力パッド上のリーク電流が増加し得る。
未接続のＣＥＮ２３入力バッファ３１２を、図１Ａおよび図２Ａの回路のようにプルアップではなくプルダウンすることにより、デバイスが用いられ、ＣＥＮ０１またはＣＥＮ２３などの入力のタイミングパラメータが作用し始める前により早く未接続の入力が検出され得る。多くの実施形態において、電力供給の立ち上げ時の間、チップイネーブル入力がハイにドライブされ得る。そのような場合において、ＬｏｗＶｃｃラインがインアクティブ状態になるまでに接続された入力はハイとなっており、未接続の入力はプルダウンされるので、ＬｏｗＶｃｃラインがインアクティブ状態になり次第、未接続の入力が検出され得る。メモリダイ３１０をイネーブルするための何らかの試みの前にＣＥＮ０１入力バッファ３１１の接続を検出し、プルダウン抵抗３２５、３２６を切断することにより、ＣＥＮ０１入力バッファ３１１がアクティブ状態にドライブされる最初の期間は、それに続く何らかのアクセスと同じ電気的特性を有する。
バッファ３２１およびバッファ３３１の出力は、ＯＲゲート３４０の入力に接続され、ＯＲゲート３４０の出力は内部チップイネーブルライン３４１である。しかし、いくつかの実施形態においては、両方のバッファの出力がメモリ制御回路へルーティングされ、ドライブされた入力に基づき、メモリダイ３１０がイネーブルされたか否か内部ロジックが判断し得る。内部チップイネーブルライン３４１を用いて、メモリダイ３１０上のメモリアレイへのアクセスを可能とするようメモリダイ３１０上のメモリ制御回路に知らせ得る。いくつかの実施形態において、内部チップイネーブルライン３４１がインアクティブハイ状態である場合にメモリダイが低電力状態となるよう、内部チップイネーブルライン３４１を用いてメモリダイ３１０の電源スタンバイ状態を制御し得る。いくつかの実施形態においては、本明細書で説明されるようなセルフディセーブル回路を有し得る３つ以上のチップイネーブル入力が用いられ得る。そのような実施形態においては、３つのチップイネーブル入力がある場合には３入力ＯＲゲートなどの追加のチップイネーブル入力のための入力を有する最終的なロジック段階が用いられ得る。
図１Ａは１以上の実施形態に係るセルフディセーブルチップイネーブル入力を実装可能な回路の一例を示すが、セルフディセーブルチップイネーブル入力を実装可能な他の様々な回路が実現され得、特許請求される主題の範囲はこの点に関し限定されない。
図３Ｂは、図３Ａの選択された波形のタイミング図である３９０である。ＬｏｗＶｃｃ波形３９１はハイから開始し、メモリダイ３１０の動作の準備がまだ出来ていないことを示している。ラッチ３２２Ｑ波形３９３およびラッチ３３２Ｑ波形３９５により示されるようにＬｏｗＶｃｃのハイ値によりラッチ３２２、３３２がクリアされる。３２２Ｑ波形３９３はインバータ３２３を通りＦＥＴ３２４へ流れ、弱いプルダウン抵抗３２５をＣＥＮ０１入力パッド３１１に接続する。３３２Ｑ波形３９５はインバータ３３３を通りＦＥＴ３３４へ流れ、弱いプルダウン抵抗３３５をＣＥＮ２３入力パッド３１２に接続する。ＬｏｗＶｃｃのハイ値によりＦＥＴ３２７、３３７の電源が入れられ、強いプルダウン抵抗３２６、３３６をそれぞれＣＥＮ１２入力パッド３１１とＣＥＮ２３入力パッド３１２とに接続する。ＣＥＮ２３入力パッド３１２に接続された外部ドライバがないのでＣＥＮ３４入力パッド３１２はプルダウンされる。３９７に示されるようにＣＥＮ１２入力パッド３１１をハイにドライブする外部ドライバは、強いプルダウン抵抗３２６に起因し、ＣＥＮ０１入力パッド３１１を完全なハイ値までドライブするのに十分な電流を供給し得ない。しかしいくつかの実施形態において、外部ドライバは、波形３９２を完全なハイ値へドライブする電流を供給し得る。
ＬｏｗＶｃｃがローになると、弱いプルダウン抵抗３２５がオーバーライドされ得るのでＦＥＴ３２７、３３７は電源を切られ、強いプルダウン抵抗３２６、３３６をそれぞれＣＥＮ１２入力パッド３１１およびＣＥＮ２３入力パッド３１２から切断し、外部ドライバがＣＥＮ０１波形３９２を有効なハイ値へドライブすることを可能とする。ＬｏｗＶｃｃラインがハイとなり、もはやラッチ３２２、３３２をクリアしていない場合、ＣＥＮ２３波形３９４がローでありラッチ３３２へ「１」をクロックしないので、ラッチ３３２はクリアなままである。外部ドライバによりドライブされるＣＥＮ０１波形３９２の高いレベルは、ラッチ３２２へ「１」をクロックし得、インバータ３２３を通りＦＥＴ３２４へ流れ、ＦＥＴ３２４の電源を切り、弱いプルダウン抵抗３２５を切断し、これにより外部ドライバは、何らかの追加の電流をプルダウン抵抗３２５へ供給する必要がなくなる。
３９８において、ＣＥＮ０１入力パッド３１１に接続された外部ソースは、波形３９２をアクティブロー状態にドライブし得る。３９９において、ＯＲゲート３４０は波形３９２を伝搬させ、波形３９６により示されるように内部チップイネーブルライン２４１をイネーブルする。
図４Ａは、別々のチップイネーブル入力を備える４つのメモリダイをサポートするメモリデバイス４００を実施形態の図である。示される実施形態のメモリデバイス４００は、ｗｗｗ．ｏｎｆｉ．ｏｒｇのＯＮＦＩのウェブサイトより利用可能であり得るＯＮＦＩ Ｗｏｒｋｇｒｏｕｐにより発行されるＯＮＦＩの仕様の改訂版２．３に準拠する４８ピンのシンスモールアウトラインパッケージ（ＴＳＯＰ）であり得る。他の実施形態は、ＯＮＦＩ規格の他の改訂版、様々なＪｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）仕様、または他の規格団体の仕様に準拠し得、特許で守られたピン配列であり得る。ピン番号４０１は、同期ピン名４１０、または非同期ピン名４２０に対応する。
メモリデバイス４００に関して示される実施形態には、図４Ａおよび図４Ｂに示されるように、第１メモリダイ５１０、第２メモリダイ５２０、第３メモリダイ５３０、および第４メモリダイ５４０が含まれ得る。メモリダイは屋根板状（ｓｈｉｎｇｌｅｄ ｆａｓｈｉｏｎ）で配置されていてもよく、ダイが互いに１次元または２次元にオフセットされ、メモリダイの１辺または２辺のパッドを露出するようにスタックされている。メモリデバイス４００は、ピンをダイ接続点に接続するリードフレーム４５０など配線装置も含み、当該ダイ接続点はメモリダイ上のパッドにワイヤボンディングされ得る。
図４Ｂは、実施形態の４つのメモリチップの入出力（Ｉ／Ｏ）パッドの一部、およびそれらのチップイネーブル接続の斜視図を示す。本図においてメモリダイの屋根板状の配置がより明確に見られる。第１メモリダイ５１０はリードフレーム４５０上において、リードフレーム４５０の十分な部分が露出されリードフレーム４５０へのワイヤボンディングが可能となるように配置され得る。第２メモリダイ５２０は、第１メモリダイ５１０上に配置されるが、露出されたリードフレームからオフセットされ、第１メモリダイ５１０のパッドが露出されワイヤボンディングされるようにされ得る。第３メモリダイ５３０は第２メモリダイ５２０上に配置され、第２メモリダイ５２０のパッドを露出するようオフセットされ、第４メモリダイ５４０は第３メモリダイ５３０上に配置され、第３メモリダイのパッドを露出するようにオフセットされ得る。いくつかの実施形態において、メモリダイはダイの２辺を露出するように２次元でオフセットされ得る。
示されるピン配列において、メモリデバイス４００のＴＳＯＰパッケージはチップイネーブルピンＶｓｓおよびＶｃｃの２つのチップイネーブルピンのグループの間に少なくとも１つのピンを有するので、メモリダイが１つのイネーブルピンのみを有する場合、パッケージのジャンパー、または交差するボンディングワイヤなどＶｓｓ／Ｖｃｃピンの反対の辺にあるメモリデバイスのチップイネーブルピンを接続するには何らかの方法が用いられ得る。Ｖｓｓ／Ｖｃｃピンの対向する辺に２つの別々のチップイネーブルパッドを設けることにより、パッケージの個々のチップイネーブルピンは、パッケージ内のジャンパーまたは交差するボンディングワイヤを用いることなくメモリダイの各チップイネーブルパッドに接続され得る。１つの入力バッファを供給するべく２つのパッドが互いに単に接続される場合とは異なり、上述したようなセルフディセーブルバッファ回路を用いることによりチップイネーブルピンの入力キャパシタンスは大幅に増加しない。ＴＳＯＰチップイネーブルピンは、１つの入力バッファのキャパシタンス、１つのパッド、１つのボンディングワイヤ、および追加されたプルダウンデバイスの小さなキャパシタンスのみを見る。
リードフレーム４５０のＣＥ０＃ダイ接続領域４５１は、ワイヤボンディング４６１により第１メモリダイ５１０のＣＥＮ０１パッドへワイヤボンディングされ得る。リードフレーム４５０のＣＥ１＃ダイ接続領域４５２は、ワイヤボンディング４６２により、第２メモリダイ５２０のＣＥＮ０１パッドにワイヤボンディングされ得る。リードフレーム４５０のＣＥ２＃ダイ接続領域４５３は、ワイヤボンディング４６３により第３メモリダイ５３０のＣＥＮ２３パッドにワイヤボンディングされ得る。リードフレーム４５０のＣＥ３＃ダイ接続領域４５４は、ワイヤボンディング４６４により、第４メモリダイ５４０のＣＥＮ２３パッド５４２にワイヤボンディングされ得る。Ｖｃｃダイ接続領域４５６は第１メモリダイ５１０のＶｃｃパッドにワイヤボンディングされ得、第２メモリダイ５２０のＶｃｃパッド、第３メモリダイ５３０のＶｃｃパッド、および、第４メモリダイ５４０のＶｃｃパッド５４４にデイジーチェーン接続によりワイヤボンディングされうる。Ｖｓｓダイ接続領域４５７は第１メモリダイ５１０のＶｓｓパッドにワイヤボンディングされ得、第２メモリダイ５２０のＶｓｓパッド、第３メモリダイ５３０のＶｓｓパッド、および第４メモリダイ５４０のＶｓｓパッド５４３にデイジーチェーン接続によりワイヤボンディングされうる。第１メモリダイ５１０および第２メモリダイ５２０のＣＥＮ２３パッドはリードフレーム４５０に接続されなくてもよく、第３メモリダイ５３０のＣＥＮ０１パッドおよび第４メモリダイ５４０のＣＥＮ０１パッド５４１もリードフレーム４５０に接続されなくてもよい。第４メモリダイの他のパッド５４５など他のパッドは、ダイ接続領域４５５などリードフレーム４５０に接続されてもよく、接続されなくてもよい。
メモリデバイス４００およびメモリダイ５１０、５２０、５３０、５４０は、メモリダイがメモリデバイス４００内で適切に整列させられると、メモリダイのＣＥＮ０１のパッドがＣＥ０＃ダイ接続領域４５１と概して整列させられ、リードフレーム４５０のＣＥ１＃ダイ接続領域４５２およびメモリダイのＣＥＮ２３パッドがＣＥ２＃ダイ接続領域４５３およびＣＥ３＃ダイ接続領域４５４を概して整列させられるように設計され得る。そのような整列により、様々なボンディングワイヤが交差することなくリードフレーム４５０とダイとの間に取り付けられ得る。
図５は、制御／アドレス／データ５０４を含むメモリデバイス４００に結合されたプロセッサ５０１を含む実施形態を利用するコンピューティングまたは格納システム５００のブロック図である。プロセッサ５０１は、外部のマイクロプロセッサ、マイクロコントローラ、または他の何らかのタイプの外部の制御回路であり得る。いくつかの実施形態において、プロセッサ５０１はメモリデバイス４００として同じパッケージ内に統合され得る。プロセッサ５０１は、プログラムの格納および中間データのために用いられるランダムアクセスメモリ（ＲＡＭ）および読み取り専用メモリ（ＲＯＭ）などの外部メモリを有し得、若しくは、内部のＲＡＭまたはＲＯＭを有し得る。いくつかの実施形態において、プロセッサはプログラムまたはデータの格納のためにメモリデバイス４００を用い得る。プロセッサ５０１上で実行されるプログラムはオペレーティングシステム、ファイルシステム、バッドセルまたはブロックマッピング、およびエラーマネージメントなどを含むがこれらに限定されない多くの異なる機能を実行し得る。コンピューティングまたは格納システム５００のブロック図は、本開示を理解するのに有用であるようメモリの特徴に焦点を当て単純化されている。
いくつかの実施形態において、外部接続５０２が設けられる。外部接続５０２はプロセッサ５０１に結合され、プロセッサ５０１が外部のデバイスと通信を行うことを可能とする。格納システムの場合、外部接続５０２を用いて、不揮発性記憶装置を外部デバイスに提供し得る。外部接続５０２を用いて、標準的な、または特許で守られた通信プロトコルを用いるコンピュータ、または携帯電話またはデジタルカメラなどの他のインテリジェント装置へ接続され得る。外部接続が対応し得るコンピュータの通信プロトコルの例としては、ユニバーサルシリアルバス（ＵＳＢ）、Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ（ＳＡＴＡ）、Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＳＣＳＩ）、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ（ＰＡＴＡ）、Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）、Ｅｔｈｅｒｎｅｔ（登録商標）、ＩＥＥＥ−１３９４、Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ（ＳＤ Ｃａｒｄ）インタフェース、コンパクトフラッシュ（登録商標）インタフェース、メモリスティックインタフェース、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）またはＰＣＩ Ｅｘｐｒｅｓｓなどのプロトコルのいずれかのバージョンが含まれ、これらに限定されない。
いくつかの実施形態において、外部接続５０２はネットワーク接続でありうる。ネットワーク接続はインターネットプロトコル（ＩＰ）をサポートするネットワークへの接続を可能とし得る。ＩＰネットワークは、Ｅｔｈｅｒｎｅｔ（登録商標）などの有線ネットワーク、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．１１の何らかのバージョンなど無線周波数通信を用いる無線ネットワークであり得る。他の実施形態において、ネットワーク接続は、符号分割多重アクセス（ＣＤＭＡ）、グローバルシステムフォーモバイルコミュニケーションズ（ＧＳＭ（登録商標））、またはロングタームエボリューション（ＬＴＥ）などを含むがこれらに限定されない様々な技術を利用する無線電話ネットワークとの接続を可能とし得る。そのような実施形態において、プロセッサ５０１は、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）、Ｌｉｎｕｘ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）、Ｓｙｍｂｉａｎ（登録商標）、ＡｐｐｌｅのｉＯＳ（登録商標）、または他のオペレーティングシステムなどのオペレーティングシステムを実行し得る。システム５００は、スマートフォン、パーソナルデジタルアシスタント（ＰＤＡ）、タブレットコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、またはこれらの変形例などを含むがこれらに限定されないバッテリーにより電力を供給されるポータブルコンピューティングプラットフォームであり得る。
アドレス５０４を部分的に復号化し、メモリチップ５０３への様々な制御信号５５９を生成するべくデコード回路５５０が含まれ得る。デコード回路５５０は、メモリデバイス４００に接続され得るＣＥ１（５５１）、ＣＥ２（５５２）、ＣＥ３（５５３）、およびＣＥ４（５５４）など複数のチップイネーブル（ＣＥ）信号も生成し得る。いくつかの実施形態において、デコード回路５５０はプロセッサ５０１に統合され得る。
メモリデバイス４００は、ダイ１（５１０）、ダイ２（５２０）、ダイ３（５３０）、およびダイ４（５４０）など複数のメモリダイを含み得る。メモリダイは、Ｖｃｃ５４４およびＶｓｓ５４３など電力接続、接地接続または他の接続を含み得る。パッケージリードフレームおよびボンディングワイヤ、または他の接続を用いて、パッケージの接続からの信号を様々なメモリダイ５１０、５２０、５３０、５４０に接続し得る。示される例において、ＣＥＯ（５５１）はダイ１（５１０）のＣＥ０１入力５１１に接続され、ダイ１（５１０）のＣＥ３４入力５１２は接続されないままであり得る。ＣＥ１（５５２）はダイ２（５２０）のＣＥ０１入力５２１に接続され、ダイ２（５２０）のＣＥ３４入力５２２は接続されないままであり得る。ＣＥ２（５５３）はダイ３（５３０）のＣＥ３４入力５３２に接続され、ダイ３（５３０）のＣＥ０１入力５３１は接続されないままであり得る。ＣＥ３（５５４）はダイ４（５４０）のＣＥ３４入力５４２に接続され、ダイ４（５４０）のＣＥ０１入力５４１は接続されないままであり得る。個々のメモリダイは、図１Ａ、２Ａ、および図３Ａに示される回路のような、他のチップイネーブル入力が未接続であったとしてもダイのドライブされたチップイネーブル入力を伝搬させるチップイネーブル入力パッドのそれぞれに接続されたセルフディセーブルチップイネーブル入力回路の実施形態を含み得る。
特許請求される主題について例示的な実施形態を参照し説明してきたが、当該特許請求される主題は上述した詳細によって限定されないことを理解されたい。本明細書において参照された他の実施形態は、本願の特許請求される主題の範囲に含まれる。
デバイスについて言及された場合、そのデバイスは、当該デバイスに先行する修飾語句により示される目的または説明を当該デバイスが達成出来る部材、回路、モジュール、または何らかのメカニズムを指し得る。しかし、部材、回路、モジュール、またはそのような何らかのメカニズムは、デバイスの特定の限定的な例であるとは限らない。
本明細書において「実施形態」、「一実施形態」、「いくつかの実施形態」、「他の実施形態」について言及した場合、当該実施形態に関連して説明される特定の特徴、構造、または特性が特許請求される主題の全てでなくとも少なくともいくつかの実施形態に含まれることを意味する。「実施形態」、「一実施形態」、または「いくつかの実施形態」について様々な箇所で言及されたとしても、それら全てが同一の実施形態を指すものとは限らない。
本明細書において、ある部材、特徴、構造、または特性が含まれ「得る」、「てもよい」、「るかもしれない」などと述べられた場合、当該特定の部材、特徴、構造、または特性が含まれることは必須ではない。本明細書または請求項が「ある」要素について言及した場合、当該要素が１つのみ存在することを意味しない。本明細書または請求項が「ある追加の」要素について言及した場合、当該追加の要素が２以上存在し得る可能性を除外しない。本明細書で用いられるように、「結合」という用語は直接的な接続および間接的な接続を含む。さらに、第１のデバイスおよび第２のデバイスが結合された場合、能動素子を含む介在するデバイスがそれらの間に位置し得る。
本開示により当業者は、特許請求される主題の範囲内で上述の説明および図面から他の多くの変形例が可能であることを理解されるであろう。実際、特許請求される主題は上述した詳細に限定されず、特許請求される主題の態様および／または精神から逸脱することなく、または、その重要な利点の全てを犠牲にすることなく、および／または実質的な変更を加えることなく様々変更が、部材の形態、構成、および／または配置に関してなされ得ることが理解されよう。本明細書において上述した形態は例示的な実施形態に過ぎない。請求項はそのような変更を包含する、および／または含むよう意図されている。

Claims (20)

  1. 電子メモリであり、
    第１チップイネーブル入力パッドと、
    前記第１チップイネーブル入力パッドとは離間された第２チップイネーブル入力パッドと、
    前記第１チップイネーブル入力パッドと前記第２チップイネーブル入力パッドとに結合された回路と
    を備え、
    前記第２チップイネーブル入力パッドが外部接続されていない場合、前記回路は、外部ソースにより前記第１チップイネーブル入力パッドに対してアサートされた入力電圧レベルに基づき、前記電子メモリへのアクセスがイネーブルされたか否か判断し、
    前記回路は、
    前記電子メモリの動作準備が出来る前にクリアされ、前記電子メモリの動作準備が出来た後に前記第１チップイネーブル入力パッドが外部ソースにより予め定められたロジックレベルまでドライブされた場合にセットされる第１ラッチと、
    前記第１ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第１チップイネーブル入力パッドを維持する第１の弱いドライバと、
    前記電子メモリの動作準備が出来る前にクリアされ、前記電子メモリの動作準備が出来た後に前記第２チップイネーブル入力パッドが前記外部ソースにより前記予め定められたロジックレベルまでドライブされた場合にセットされる第２ラッチと、
    前記第２ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第２チップイネーブル入力パッドを維持する第２の弱いドライバと、
    一方の入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方の入力パッドがアクティブ状態である場合にだけ、前記電子メモリへのアクセスをイネーブルするロジックと、
    前記電子メモリの動作準備が出来る前に前記第１チップイネーブル入力パッドをアクティブ状態に維持する第１の追加のドライバと、
    前記電子メモリの動作準備が出来る前に前記第２チップイネーブル入力パッドをアクティブ状態に維持する第２の追加のドライバと
    を有し、
    前記第１チップイネーブル入力パッドおよび前記第２チップイネーブル入力パッドはアクティブロー入力であり、
    前記予め定められたロジックレベルはインアクティブ状態であり、
    前記ロジックは、前記第１チップイネーブル入力パッドおよび前記第２チップイネーブル入力パッドのＯＲ関数を含む、電子メモリ。
  2. 前記回路は、
    前記第１の追加のドライバと前記第１チップイネーブル入力パッドとを接続または切断する第１ＦＥＴと、
    前記第２の追加のドライバと前記第２チップイネーブル入力パッドとを接続または切断する第２ＦＥＴと
    をさらに有し、
    ＬｏｗＶｃｃラインがアクティブ状態にある場合に、前記第１ラッチおよび前記第２ラッチがクリアされ、前記第１の追加のドライバが前記第１ＦＥＴを介して前記第１チップイネーブル入力パッドと接続し、前記第２の追加のドライバが前記第２ＦＥＴを介して前記第２チップイネーブル入力パッドと接続する、請求項１に記載の電子メモリ。
  3. 前記第１チップイネーブル入力パッドが外部接続されていない場合、前記回路は、前記外部ソースにより前記第２チップイネーブル入力パッドに対してアサートされた前記入力電圧レベルに基づき、前記電子メモリへのアクセスがイネーブルされたか否かさらに判断する、請求項１または請求項２に記載の電子メモリ。
  4. 前記第１チップイネーブル入力パッドと前記第２チップイネーブル入力パッドとの間に配置される少なくとも１つの追加の外部接続パッドをさらに備える、請求項１から請求項３のいずれか１つに記載の電子メモリ。
  5. 複数の他の外部接続パッドをさらに備え、
    前記第１チップイネーブル入力パッド、前記第２チップイネーブル入力パッド、前記少なくとも１つの追加の外部接続パッド、および前記複数の他の外部接続パッドは、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）ワーキンググループの規格に準拠して配置される、請求項４に記載の電子メモリ。
  6. 電子メモリデバイスであり、
    第１チップイネーブルピンと第２チップイネーブルピンとを有する外部ピンと、
    第１チップイネーブル接続点と第２チップイネーブル接続点とを有するダイ接続点と、
    前記第１チップイネーブルピンを前記第１チップイネーブル接続点へ接続し、前記第２チップイネーブルピンを前記第２チップイネーブル接続点へ接続する配線装置と、
    第１電子メモリダイと
    を備え、
    前記第１電子メモリダイは、
    前記第１チップイネーブル接続点に電気的に接続された第１チップイネーブル入力パッドと、
    前記第１チップイネーブル入力パッドとは離間され、外部ピンに接続されない第２チップイネーブル入力パッドと、
    前記第１チップイネーブル入力パッドと前記第２チップイネーブル入力パッドとに結合された回路と
    を有し、
    前記回路は、前記第１チップイネーブルピンに対してアサートされた入力電圧レベルに基づき、前記第１電子メモリダイへのアクセスがイネーブルされたか否か判断し、
    前記第１電子メモリダイの前記回路は、
    前記電子メモリデバイスの動作準備が出来る前にクリアされ、前記電子メモリデバイスの動作準備が出来た後に前記第１チップイネーブル入力パッドが外部ソースにより予め定められたロジックレベルまでドライブされた場合にセットされる第１ラッチと、
    前記第１ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第１チップイネーブル入力パッドを維持する第１の弱いドライバと、
    前記電子メモリデバイスの動作準備が出来る前にクリアされ、前記電子メモリデバイスの動作準備が出来た後に前記第２チップイネーブル入力パッドが前記外部ソースにより前記予め定められたロジックレベルまでドライブされた場合にセットされる第２ラッチと、
    前記第２ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第２チップイネーブル入力パッドを維持する第２の弱いドライバと、
    一方の入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方の入力パッドがアクティブ状態である場合にだけ、前記第１電子メモリダイへのアクセスをイネーブルするロジックと、
    前記電子メモリデバイスの動作準備が出来る前に前記第１チップイネーブル入力パッドをアクティブ状態に維持する第１の追加のドライバと、
    前記電子メモリデバイスの動作準備が出来る前に前記第２チップイネーブル入力パッドをアクティブ状態に維持する第２の追加のドライバと
    を有し、
    前記第１チップイネーブル入力パッドおよび前記第２チップイネーブル入力パッドはアクティブロー入力であり、
    前記予め定められたロジックレベルはインアクティブ状態であり、
    前記ロジックは、前記第１チップイネーブル入力パッドおよび前記第２チップイネーブル入力パッドのＯＲ関数を含む、電子メモリデバイス。
  7. 前記第１電子メモリダイの前記回路は、
    前記第１の追加のドライバと前記第１チップイネーブル入力パッドとを接続または切断する第１ＦＥＴと、
    前記第２の追加のドライバと前記第２チップイネーブル入力パッドとを接続または切断する第２ＦＥＴと
    をさらに有し、
    ＬｏｗＶｃｃラインがアクティブ状態にある場合に、前記第１ラッチおよび第２ラッチがクリアされ、前記第１の追加のドライバが前記第１ＦＥＴを介して前記第１チップイネーブル入力パッドと接続し、前記第２の追加のドライバが前記第２ＦＥＴを介して前記第２チップイネーブル入力パッドと接続する、請求項６に記載の電子メモリデバイス。
  8. 第２電子メモリダイをさらに備え、
    前記第２電子メモリダイは、
    外部ピンに接続されない対応する第１チップイネーブル入力パッドと、
    前記対応する第１チップイネーブル入力パッドとは離間され、前記第２チップイネーブル接続点に電気的に接続された対応する第２チップイネーブル入力パッドと、
    前記対応する第１チップイネーブル入力パッドと前記対応する第２チップイネーブル入力パッドとに結合された回路と
    を有し、
    前記回路は、前記第２チップイネーブルピンに対してアサートされた入力電圧レベルに基づき、前記第２電子メモリダイへのアクセスがイネーブルされたか否か判断する、請求項６または７に記載の電子メモリデバイス。
  9. 前記第１チップイネーブル接続点と前記第２チップイネーブル接続点との間に配置される少なくとも１つのダイ接続点であり、前記第１チップイネーブル入力パッドと前記第２チップイネーブル入力パッドとの間に配置される前記電子メモリダイ上の少なくとも１つのパッドに電気的に接続された前記少なくとも１つのダイ接続点をさらに備える、請求項６から８のいずれか１つに記載の電子メモリデバイス。
  10. それぞれ対応する第１チップイネーブル入力パッドおよび第２チップイネーブル入力パッドを有する第２電子メモリダイ、第３電子メモリダイ、および第４電子メモリダイと、
    前記第３電子メモリダイの前記第２チップイネーブル入力パッドに電気的に接続され、前記第３電子メモリダイへのアクセスがイネーブルされているか否か判断する第３チップイネーブルピンと、
    前記第４電子メモリダイの前記第２チップイネーブル入力パッドに電気的に接続され、前記第４電子メモリダイへのアクセスがイネーブルされているか否か判断する第４チップイネーブルピンと、
    他のボンディングワイヤにより、前記第１電子メモリ、前記第２電子メモリ、前記第３電子メモリ、および前記第４電子メモリの他方のパッドに電気的に接続された他のピンと
    をさらに備え、
    前記第２チップイネーブルピンは、前記第２電子メモリダイの前記第１チップイネーブル入力パッドに電気的に接続され、前記第２電子メモリダイへのアクセスがイネーブルされているか判断し、
    前記第２電子メモリダイの前記第２チップイネーブル入力パッド、並びに、前記第３電子メモリダイおよび前記第４電子メモリダイの前記第１チップイネーブル入力パッドは外部ピンに接続されておらず、
    前記第１チップイネーブルピンと前記第２チップイネーブルピンとは隣り合い、前記第３チップイネーブルピンと前記第４チップイネーブルピンとは隣り合い、前記第１チップイネーブルピンおよび前記第２チップイネーブルピンは少なくとも前記他のピンにより前記第３チップイネーブルピンおよび前記第４チップイネーブルピンと離されている、請求項６に記載の電子メモリデバイス。
  11. 前記配線装置により前記第３チップイネーブルピンに接続された第３チップイネーブル接続点と、
    前記配線装置により前記第４チップイネーブルピンに接続された第４チップイネーブル接続点と、
    前記配線装置により前記他のピンに接続された他の接続点と
    をさらに備え、
    前記配線装置は１つの配線層を有し、
    前記接続点はそれぞれ、交差しないボンディングワイヤを用いて前記パッドのうち対応するパッドに接続される、請求項１０に記載の電子メモリデバイス。
  12. 前記外部ピンはＯｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）ワーキンググループの規格に準拠して配置される、請求項６から１１のいずれか１項に記載の電子メモリデバイス。
  13. システムであり、
    第１電子メモリダイおよび第２電子メモリダイと、
    前記第１電子メモリダイおよび前記第２電子メモリダイからの読み取り、並びに、前記第１電子メモリダイおよび前記第２電子メモリダイへの書き込みが可能なプロセッサと、
    前記プロセッサに結合されたデコード回路と
    を備え、
    前記第１電子メモリダイおよび前記第２電子メモリダイはそれぞれ、第１チップイネーブル入力パッドと、前記第１チップイネーブル入力パッドとは離間された第２チップイネーブル入力パッドと、前記第１チップイネーブル入力パッドと前記第２チップイネーブル入力パッドとに結合された回路とを有し、
    前記デコード回路は、前記第１電子メモリダイの前記第１チップイネーブル入力パッドに結合された第１チップイネーブル出力と、前記第２電子メモリダイの前記第２チップイネーブル入力パッドに結合された第２チップイネーブル出力とを有し、
    前記第１電子メモリダイの前記回路は、前記デコード回路の前記第１チップイネーブル出力に基づき、前記第１電子メモリダイへのアクセスがイネーブルされているか否か判断し、
    前記第２電子メモリダイの前記回路は、前記デコード回路の前記第２チップイネーブル出力に基づき、前記第２電子メモリダイへのアクセスがイネーブルされているか否か判断し、
    前記第１電子メモリダイの前記第２チップイネーブル入力パッドは、前記第１電子メモリダイの外部に接続されておらず、
    前記第２電子メモリダイの前記第１チップイネーブル入力パッドは、前記第２電子メモリダイの外部に接続されておらず、
    前記第１電子メモリダイおよび前記第２電子メモリダイの前記回路はそれぞれ、
    対応する電子メモリダイの動作準備が出来る前にクリアされ、前記対応する電子メモリダイの動作準備が出来た後に前記第１チップイネーブル入力パッドが前記デコード回路により予め定められたロジックレベルまでドライブされた場合にセットされる第１ラッチと、
    前記第１ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第１チップイネーブル入力パッドを維持する第１の弱いドライバと、
    前記対応する電子メモリダイの動作準備が出来る前にクリアされ、前記対応する電子メモリダイの動作準備が出来た後に前記第２チップイネーブル入力パッドが前記デコード回路により前記予め定められたロジックレベルまでドライブされた場合にセットされる第２ラッチと、
    前記第２ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第２チップイネーブル入力パッドを維持する第２の弱いドライバと、
    一方のチップイネーブル入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方のチップイネーブル入力パッドがアクティブ状態である場合にだけ、前記対応する電子メモリダイへのアクセスをイネーブルするロジックと、
    前記対応する電子メモリダイの動作準備が出来る前に前記第１チップイネーブル入力パッドをアクティブ状態に維持する第１の追加のドライバと、
    前記対応する電子メモリダイの動作準備が出来る前に前記第２チップイネーブル入力パッドをアクティブ状態に維持する第２の追加のドライバと
    を有し、
    前記第１チップイネーブル入力パッドおよび前記第２チップイネーブル入力パッドはアクティブロー入力であり、
    前記予め定められたロジックレベルはインアクティブ状態であり、
    前記ロジックは、前記第１チップイネーブル入力パッドおよび前記第２チップイネーブル入力パッドのＯＲ関数を含む、システム。
  14. 前記第１電子メモリダイおよび前記第２電子メモリダイの前記回路はそれぞれ、
    前記第１の追加のドライバと前記第１チップイネーブル入力パッドとを接続または切断する第１ＦＥＴと、
    前記第２の追加のドライバと前記第２チップイネーブル入力パッドとを接続または切断する第２ＦＥＴと
    をさらに有し、
    ＬｏｗＶｃｃラインがアクティブ状態にある場合に、前記第１ラッチおよび前記第２ラッチがクリアされ、前記第１の追加のドライバが前記第１ＦＥＴを介して前記第１チップイネーブル入力パッドと接続し、前記第２の追加のドライバが前記第２ＦＥＴを介して前記第２チップイネーブル入力パッドと接続する、請求項１３に記載のシステム。
  15. 前記プロセッサおよびプロセッサパッケージを有するプロセッサデバイスと、
    メモリデバイスと
    をさらに備え、
    前記メモリデバイスは、
    前記第１電子メモリダイおよび前記第２電子メモリダイと、
    第１チップイネーブルピン、第２チップイネーブルピン、および他のピンと、
    第１チップイネーブル接続点、第２チップイネーブル接続点、および、前記第１チップイネーブル接続点と前記第２チップイネーブル接続点との間に配置される他の接続点と、
    前記第１チップイネーブルピンを前記第１チップイネーブル接続点に接続し、前記第２チップイネーブルピンを前記第２チップイネーブル接続点に接続し、前記他のピンを前記他の接続点に接続する配線装置と
    前記第１チップイネーブル接続点を前記第１電子メモリダイの前記第１チップイネーブル入力パッドに接続する第１ボンディングワイヤ、前記第２チップイネーブル接続点を前記第２電子メモリダイの前記第２チップイネーブル入力パッドに接続する第２ボンディングワイヤ、および、前記他の接続点を前記第１電子メモリダイおよび前記第２電子メモリダイの他方のパッドに接続する他のボンディングワイヤと
    を有する、請求項１３または１４に記載のシステム。
  16. 前記プロセッサに結合された外部通信チャネルをさらに備え、
    前記プロセッサは前記外部通信チャネルを介して書き込みコマンドおよび書き込みデータを受信し、前記第１電子メモリダイまたは前記第２電子メモリダイに前記書き込みデータを格納し、
    前記プロセッサは前記外部通信チャネルから読み取りコマンドを受信し、前記第１電子メモリダイまたは前記第２電子メモリダイから読み取りデータを読み取り、前記読み取りデータを前記外部通信チャネルを介して送信する、請求項１３から１５のいずれか１項に記載のシステム。
  17. 前記外部通信チャネルは、Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ（ＵＳＢ）、Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ（ＳＡＴＡ）、Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＳＣＳＩ）、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ（ＰＡＴＡ）、Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）、Ｅｔｈｅｒｎｅｔ（登録商標）、ＩＥＥＥ−１３９４、Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ（ＳＤ Ｃａｒｄ）インタフェース、コンパクトフラッシュ（登録商標）インタフェース、Ｍｅｍｏｒｙ Ｓｔｉｃｋインタフェース、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）、および、ＰＣＩ Ｅｘｐｒｅｓｓから成る群より選択されるプロトコルのバージョンを利用する、請求項１６に記載のシステム。
  18. 無線周波数通信を利用する、前記プロセッサに結合された外部通信チャネルをさらに備え、
    前記システムはポータブルコンピューティングプラットフォームである、請求項１３から１７のいずれか１項に記載のシステム。
  19. 集積回路を含む入力回路であり、
    第１入力パッドと、
    前記集積回路の動作準備が出来る前にクリアされ、前記集積回路の動作準備が出来た後に前記第１入力パッドが外部ソースにより予め定められたロジックレベルまでドライブされた場合にセットされる第１ラッチと、
    前記第１ラッチがクリアである場合に、前記予め定められたロジックレベルの逆側に前記第１入力パッドを維持する第１弱ドライバと、
    第２入力パッドと、
    前記集積回路の動作準備が出来る前にクリアされ、前記集積回路の動作準備が出来た後に前記第２入力パッドが前記外部ソースにより前記予め定められたロジックレベルまでドライブされた場合にセットされる第２ラッチと、
    前記第２ラッチがクリアである場合に、前記予め定められたロジックレベルの前記逆側に前記第２入力パッドを維持する第２の弱いドライバと、
    一方の入力パッドが前記予め定められたロジックレベルの前記逆側にあり、他方の入力パッドがアクティブ状態である場合にだけ、内部出力をアクティブ状態にドライブするロジックと
    前記集積回路の動作準備が出来る前に前記第１入力パッドをアクティブ状態に維持する第１の追加のドライバと、
    前記集積回路の動作準備が出来る前に前記第２入力パッドをアクティブ状態に維持する第２の追加のドライバと
    を備え、
    前記第１入力パッドおよび前記第２入力パッドはアクティブロー入力であり、
    前記予め定められたロジックレベルはインアクティブ状態であり、
    前記ロジックは、前記第１入力パッドおよび前記第２入力パッドのＯＲ関数を有する、入力回路。
  20. 前記第１の追加のドライバと前記第１入力パッドとを接続または切断する第１ＦＥＴと、
    前記第２の追加のドライバと前記第２入力パッドとを接続または切断する第２ＦＥＴと
    をさらに有し、
    ＬｏｗＶｃｃラインがアクティブ状態にある場合に、前記第１ラッチおよび前記第２ラッチがクリアされ、前記第１ＦＥＴを介して前記第１の追加のドライバと前記第１入力パッドとが接続され、前記第２ＦＥＴを介して前記第２の追加のドライバと前記第２入力パッドとが接続される、請求項１９に記載の入力回路。
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