KR100719363B1

KR100719363B1 - 메모리장치 및 인디케이터 회로

Info

Publication number: KR100719363B1
Application number: KR1020050042588A
Authority: KR
Inventors: 강상철
Original assignee: 삼성전자주식회사
Priority date: 2005-05-20
Filing date: 2005-05-20
Publication date: 2007-05-17
Also published as: KR20060119504A

Abstract

리셋 모드와 노말 모드에서 서로 다른 타입의 인디케이터 회로를 선택적으로 이용함으로써 성능을 향상시킬 수 있는 멀티칩 패키지로 집적된 메모리 장치를 제공한다. 메모리 장치는 호스트와 연결되는 인터럽트 핀을 공유하는 복수의 메모리 칩을 포함한다. 여기서, 상기 복수의 메모리 칩 각각은 상기 인터럽트 핀에 연결되며 리셋 모드에서는 오픈 드레인 타입으로 동작하고 노말 모드에서는 풀업/풀다운 타입으로 동작하는 인디케이터 회로를 포함한다.

Description

메모리장치 및 인디케이터 회로{Memory device ＆ Indicator circuit}

도 1은 본 발명의 바람직한 일 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 블럭도이다.

도 2는 본 발명의 바람직한 일 실시예에 따른 인디케이터를 나타내는 회로도이다.

도 3은 본 발명의 바람직한 일 실시예에 따른 인디케이터 회로의 동작 타이밍도이다.

* 도면의 주요 부분에 대한 설명*

100: 플래시 메모리 장치 200: 호스트

CH1, CH2, ..., CHn: 메모리 칩 I1, I2, ..., In: 인디케이터

IV1, ..., IVn: 인버터 G1, ..., Gn: 오아 게이트

UT1, ..., UTn: 풀업 트랜지스터 DT1, ..., DTn: 풀다운 트랜지스터

Rp: 저항기 ND: 출력 노드

본 발명은 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 멀티 칩 패 키지(Multi-Chip Package; MCP)로 집적된 플래시 메모리 장치에 관한 것이다.

플래시 메모리는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.

한편, 멀티칩 패키지(Multi-chip Package: MCP)란 여러 개의 메모리 칩들 (예를 들면, 노어 플래시, 낸드 플래시 등)을 하나의 패키지에 장착한 복합칩 제품을 말한다. MCP를 사용할 경우 휴대 기기 각각의 단품을 사용하는 경우보다 내부 실장면적을 50% 이상 줄이고 배선도 단순화할 수 있어, 원가절감과 생산성을 크게 높일 수 있다.

일반적으로 메모리 장치는 많은 핀들(어드레스 핀들, 데이터 핀들, 제어 핀들, 등)을 가지며, 멀티칩 패키지로 집적된 여러개의 메모리 칩들은 하나의 패키지의 어드레스 핀, 데이터 핀, 제어 핀 등을 각각 공유한다.

두 개 이상의 메모리 칩이 하나의 핀(예를 들면, 인터럽트 핀)을 오아-타이드(Or-tied)로 사용하기 위해서 메모리 칩 각각의 출력부(예를 들면, 인디케이터(Indicator))는 일반적으로 오픈 드레인 타입(Open-drain type)으로 구성된다. 이는, 두 개 이상의 칩이 동시에 동작하는 경우 나중에 동작을 완료하는 칩을 기준으로 신호를 출력하기 위함이다.

그러나, 오픈 드레인 타입은 수 킬로옴(kohm)의 저항값을 가지는 저항기를 이용하여 출력 신호를 로우-하이 천이시키므로, 수 마이크로세크(us)의 시간 지연이 발생한다. 따라서, 전체 메모리 장치의 성능(Performance)이 저하되며 이를 개선할 필요가 있다.

본 발명의 목적은 인디케이터 회로 특성에 따른 동작 지연 시간을 감소 시킬 수 있는 메모리 장치를 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 메모리 장치의 성능을 향상시킬 수 있는 인디케이터 회로를 제공하는 데에 있다.

상기 목적을 달성하기 위하여 리셋 모드와 노말 모드에서 서로 다른 타입의 인디케이터 회로를 선택적으로 이용함으로써 성능을 향상시킬 수 있는 멀티칩 패키지로 집적된 메모리 장치를 제공한다.

메모리 장치는 호스트와 연결되는 인터럽트 핀을 공유하는 복수의 메모리 칩을 포함한다. 여기서, 상기 복수의 메모리 칩 각각은 상기 인터럽트 핀에 연결되며 리셋 모드에서는 오픈 드레인 타입으로 동작하고 노말 모드에서는 풀업/풀다운 타입으로 동작하는 인디케이터 회로를 포함한다.

본 발명의 바람직한 일 실시예에서, 상기 인디케이터 회로는 상기 메모리 칩의 내부 동작을 리셋시키는 리셋 신호 및 상기 메모리 칩의 동작 상태를 나타내는 신호의 논리합 결과에 따라 상기 오픈 드레인 타입 및 상기 풀업/풀다운 타입 중 하나로 설정된다.

본 발명의 바람직한 일 실시예에서, 상기 리셋 신호는 상기 호스트로부터의 리셋 커맨드에 응답하여 로우-하이 천이를 한다.

본 발명의 바람직한 일 실시예에서, 상기 인디케이터 회로는 상기 칩이 상기 호스트로부터의 커맨드에 대응하는 내부 동작을 완료하였는지 여부를 상기 호스트에 알리는 신호를 발생한다.

본 발명의 다른 목적을 달성하기 위하여 멀티칩 패키지로 집적된 메모리 장치의 성능을 향상시킬 수 있는 인디케이터 회로를 제공한다. 인디케이터 회로는 입력단으로 메모리 칩의 내부 동작 상태를 나타내는 신호가 입력되는 인버터; 두 개의 입력단으로 상기 메모리 칩의 내부 동작을 리셋시키는 리셋 신호 및 상기 인버터의 출력이 각각 입력되는 오아 게이트; 호스트와 연결되는 인터럽트 핀에 연결되는 노드; 상기 오아 게이트의 출력단에 연결되는 게이트, 전원 전압에 연결되는 소오스, 및 상기 출력 노드에 연결되는 게이트를 포함하는 피모스 풀업 트랜지스터; 그리고 상기 인버터에 연결되는 게이트, 상기 출력 노드에 연결되는 드레인, 및 접지 전압에 연결되는 소오스를 포함하는 엔모스 풀다운 트랜지스터를 포함한다.

본 발명의 다른 실시예에 있어서, 상기 리셋 신호는 상기 호스트로부터의 리셋 커맨드에 응답하여 로우-하이 천이를 한다.

본 발명의 예시적인 실시예들이 참조 도면에 의거하여 이하 상세히 설명될 것이다.

(실시예)

도 1은 본 발명의 바람직한 실시예에 따른 멀티칩 패키지로 집적된 메모리 장치를 개략적으로 나타내는 블럭도이다. 도 1을 참조하면, 멀티칩 패키지로 집적된 메모리 장치(100)는 하나 이상의 메모리 칩(CH1, CH2, ..., CHn)을 포함한다.

복수의 메모리 칩(CH1, CH2, ..., CHn) 각각은 호스트(200)로부터 독출 명령, 프로그램 명령, 소거 명령 등의 각종 커맨드(CMD)를 입력받아 독출, 프로그램, 소거 등의 내부 동작을 수행한다(이하, '노말 모드'라 함). 노말 모드에서는 복수의 메모리 칩(CH1, CH2, ..., CHn) 중 선택된 어느 하나의 메모리 칩만이 커맨드(CMD)에 대응하는 내부 동작을 수행한다.

특히, 호스트(200)로부터의 리셋 명령(RST)이 입력되면, 각각의 메모리 칩(CH1, CH2, ..., CHn)은 리셋 플래그로부터 리셋 신호(Flag_R)를 발생하고 내부 리셋 동작을 수행한다(이하, '리셋 모드'라 함). 리셋 모드에서는 복수의 메모리 칩(CH1, CH2, ..., CHn)이 동시에 내부 리셋 동작을 수행한다. 따라서, 메모리 칩 각각이 내부 리셋 동작을 완료하는 시점이 다를 수 있다.

노말 모드 및 리셋 모드에서, 각각의 메모리 칩(CH1, CH2, ..., CHn)은 내부 동작 상태를 나타내는 신호(C1_OP,..., Cn_OP)를 발생한다.

각각의 메모리 칩(CH1, CH2, ..., CHn)은 인디케이터 회로(I1, I2, ..., In)를 포함한다. 인디케이터 회로들(I1, I2, ..., In)은 노드(ND)에 연결되며, 노드(ND)는 메모리 칩의 동작 여부를 나타내는 상태 레지스터(도시되지 않음)에 연결된다. 상태 레지스터의 출력은 호스트(200)로 메모리 칩의 동작 여부를 알리기 위한 INT 또는 RnB 핀으로 전달된다. 노드(ND)에는 일단이 전원전압에 연결되는 저항기 (Rp)와 일단이 접지 전압에 연결되는 용량기가 연결된다. 저항기(Rp)는 수 킬로옴(Kohm)의 저항값을 갖는다.

인디케이터 회로(I1, I2, ..., In) 각각은 리셋 신호(Flag_R)와 내부 동작 상태를 나타내는 신호(C1_OP,..., Cn_OP)를 입력 받아 인터럽트를 발생하며, 칩이 호스트(200)로부터의 명령(CMD)에 대응하는 내부 동작이 완료되었는지 여부를 호스트(200)에 알린다.

도 2는 본 발명의 바람직한 일 실시예에 따른 인디케이터를 나타내는 회로도이다. 도 2를 참조하면, 제 1 메모리 칩(CH1)의 인디케이터 회로(I1)은 리셋 신호(Flag_R)를 입력받는 단자(101), 칩의 동작 상태를 나타내는 신호(C1_OP)를 입력받는 단자(102), 인버터(IV1), 오아 게이트(G1), 피모스 풀업 트랜지스터(UT1), 엔모스 풀다운 트랜지스터(DT1)을 포함한다.

인버터(IV1)의 입력단은 단자(101)에 연결되고, 오아 게이트(G1)의 두 입력단은 단자(101) 및 인버터(IV1)의 출력단에 각각 연결된다. 오아 게이트(G1)의 출력단은 피모스 풀업 트랜지스터(UT1)의 게이트에 연결된다. 피모스 풀업 트랜지스터(UT1)의 소오스 및 드레인은 전원전압(Vcc)과 노드(ND)에 각각 연결된다. 또한, 인버터(IV1)의 출력단은 엔모스 풀다운 트랜지스터(DT1)의 게이트에 연결되고, 엔모스 풀다운 트랜지스터(DT1)의 게이트 및 드레인은 노드(ND) 및 접지 전압에 각각 연결된다.

다른 메모리 칩(CH2,..., CHn)의 인디케이터 회로들(I2, ..., In)의 구조는 제 1 메모리 칩(CH1)의 인디케이터 회로(I1)와 동일하다.

도 3은 본 발명의 바람직한 일 실시예에 따른 인디케이터 회로의 동작 타이밍도이다. 이하, 도 2 및 도 3을 참조하여 노말 모드 및 리셋 모드에서 인디케이터 회로의 동작을 설명한다.

먼저, 호스트로부터 독출 명령, 프로그램 명령 등이 입력되는 노말 모드에서, 호스트(200)로부터의 커맨드(CMD)를 전달 받은 어느 하나의 메모리 칩(CH1)은 독출 동작, 프로그램 동작 등의 내부동작을 수행한다.

이 때, 메모리 칩의 동작 상태를 나타내는 신호(C1_OP)는 하이-로우 천이를 한다. 그러나, 리셋 신호(Flag_R)는 여전히 로우 레벨을 유지하므로, 피모스 풀업 트랜지스터(UT1)는 턴-오프되고 및 엔모스 풀다운 트랜지스터(DT1)는 턴-온 된다. 따라서, 노드(ND)는 로우 레벨이 된다.

소정 시간이 경과하여 메모리 칩(CH1)이 내부 동작을 완료하면, 신호(C1_OP)가 로우-하이 천이를 한다. 따라서, 피모스 풀업 트랜지스터(UT1)는 턴-온 되고 노드(ND)는 하이 레벨이 된다. 즉, 인디케이터 회로(I1)는 풀업/풀다운 타입으로 동작한다. 따라서, 신호(C1_OP)의 로우-하이 천이에 따라 노드(ND)가 로우-레벨에서 하이 레벨로 되는 데에 걸리는 지연 시간(td1)은 수 나노세크(ns) 정도이다.

다음으로, 리셋 명령(RST)이 입력되는 리셋 모드에서, 메모리 칩(CH1, CH2, ..., CHn))은 모두 내부 리셋 동작을 수행한다. 이 때, 리셋 신호(Flag_R)는 로우-하이 천이를 한다. 따라서, 피모스 풀 업 트랜지스터(UT1, ..., UTn)은 모두 턴-오프 되고, 인디케이터 회로(I1, ..., In)는 오픈 드레인 타입으로 설정된다.

동시에, 메모리 칩의 동작 상태를 나타내는 신호(C1_OP, ..., Cn_OP)는 하이 -로우 천이를 한다. 따라서, 엔모스 풀다운 트랜지스터(DT1, ..., DTn)은 턴-온 되고 노드(ND)는 로우 레벨이 된다.

소정 시간이 경과 되어 모든 메모리 칩의 내부 리셋 동작이 완료되면, 엔모스 풀다운 트랜지스터(DT1, ..., DTn)가 모두 턴-오프 되고 저항기(Rp)에 의해 노드(ND)는 하이 레벨이 된다. 이 경우에, 저항기(Rp)는 수 킬로옴(Kohm, 예를 들면, 50Kohm)의 저항값을 가지므로, 노드(ND)가 로우 레벨에서 하이 레벨이 되는 데에는 수 마이크로세크(us)의 지연 시간(td2)이 걸린다.

결과적으로 본 발명에 따르면, 인디케이터 회로(I1,..., In)가 노말 모드에서는 풀업/풀다운 타입으로 동작하고 리셋 모드에서만 오픈 드레인 타입으로 동작함으로써 전체적인 지연 시간(td)이 줄어든다. 따라서, 멀티 칩 패키지로 집적된 복수의 메모리 칩 전체의 동작 성능을 향상시킬 수 있다.

본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

본 발명에 따르면, 리셋 모드와 노말 모드에서 서로 다른 타입의 인디케이터 회로를 선택적으로 이용함으로써, 인디케이터 회로 특성에 따른 동작 지연 시간을 감소시켜 전체 메모리 칩의 성능을 향상시킬 수 있다.

Claims

호스트와 연결되는 인터럽트 핀을 공유하는 복수의 메모리 칩을 포함하되,

상기 복수의 메모리 칩 각각은, 상기 인터럽트 핀에 연결되며 리셋 모드에서는 오픈 드레인 타입으로 동작하고 노말 모드에서는 풀업/풀다운 타입으로 동작하는 인디케이터 회로를 포함하는 것을 특징으로 하는 멀티칩 패키지로 집적된 메모리 장치.
제 1 항에 있어서,

상기 인디케이터 회로는

상기 메모리 칩의 내부 동작을 리셋시키는 리셋 신호 및 상기 메모리 칩의 동작 상태를 나타내는 신호의 논리합 결과에 따라 상기 오픈 드레인 타입 및 상기 풀업/풀다운 타입 중 하나로 설정되는 것을 특징으로 하는 멀티칩 패키지로 집적된 메모리 장치.
제 2항에 있어서,

상기 리셋 신호는 상기 호스트로부터의 리셋 커맨드에 응답하여 로우-하이 천이를 하는 것을 특징으로 하는 멀티칩 패키지로 집적된 메모리 장치.
제 1항에 있어서,

상기 인디케이터 회로는 상기 칩이 상기 호스트로부터의 커맨드에 대응하는 내부 동작을 완료하였는지 여부를 상기 호스트에 알리는 신호를 발생하는 것을 특징으로 하는 멀티칩 패키지로 집적된 메모리 장치.
입력단으로 메모리 칩의 내부 동작 상태를 나타내는 신호가 입력되는 인버터;

두 개의 입력단으로 상기 메모리 칩의 내부 동작을 리셋시키는 리셋 신호 및 상기 인버터의 출력이 각각 입력되는 오아 게이트;

호스트와 연결되는 인터럽트 핀에 연결되는 노드;

상기 오아 게이트의 출력단에 연결되는 게이트, 전원 전압에 연결되는 소오스, 및 상기 출력 노드에 연결되는 게이트를 포함하는 피모스 풀업 트랜지스터; 그리고

상기 인버터에 연결되는 게이트, 상기 출력 노드에 연결되는 드레인, 및 접지 전압에 연결되는 소오스를 포함하는 엔모스 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 멀티칩 패키지로 집적된 메모리 장치의 인디케이터 회로.
제 5 항에 있어서,

상기 리셋 신호는 상기 호스트로부터의 리셋 커맨드에 응답하여 로우-하이 천이를 하는 것을 특징으로 하는 멀티칩 패키지로 집적된 메모리 장치의 인디케이터 회로.