KR100576460B1 - 테스트 모드회로 - Google Patents

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Abstract

본 발명은 테스트 모드회로에 관한 것으로서, 보다 상세하게는 테스트 모드회로에 소정 수의 테스트 인에이블신호의 조합을 통해 다양한 테스트 모드 항목을 생성하여 레이아웃 시에 배선수를 줄여 칩 면적을 확보할 수 있는 기술이다. 이를 위한 본 발명은 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST를 조합하여 어드레스를 디코딩하여 복수개의 테스트 인에이블신호를 출력하는 테스트 모드 발생부와, N개의 테스트 인에이블신호를 디코딩하여 2N개의 테스트 모드 신호를 출력하는 복수개의 디코더와, 복수개의 디코더의 각 출력을 구동시켜 출력하는 복수개의 구동부를 포함하여 구성하여, 적은 배선수만으로 충분한 테스트 모드 항목을 만들 수 있어 칩의 면적을 최소화할 수 있는 효과가 있다.

Description

테스트 모드회로{Test circuit}
도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트 모드회로를 나타낸 블록도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 모드회로의 구성도.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트 모드회로의 구성도.
도 4는 본 발명에 따른 테스트 모드 회로를 응용한 반도체 메모리 장치의 회로도.
본 발명은 테스트 모드회로에 관한 것으로서, 보다 상세하게는 테스트 모드회로에 소정 수의 테스트 인에이블신호의 조합을 통해 다양한 테스트 모드 항목을 생성하여 레이아웃 시에 배선수를 줄여 칩 면적을 확보할 수 있는 기술이다.
일반적으로, 반도체 메모리 장치의 설계, 제조 후에 반도체 메모리 장치의 여러 가지의 동작 특성에 대하여 테스트를 수행한다.
이러한 테스트를 수행하기 위해서 반도체 메모리 장치를 일반 동작 모드가 아닌 테스트 모드로 설정하여야 하고, 수행되는 테스트의 종류에 따라 다수의 테스트 모드로 구분하여 설정한다. 이러한 테스트 모드 항목을 설정하기 위해서 별도의 테스트 핀을 통해 소정의 테스트 모드 신호를 입력시킴으로써 테스트 모드 항목을 설정한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트 모드회로를 나타낸 블록도이다.
종래의 테스트 모드 회로는 테스트 모드 발생부(1)를 구비하고, 테스트 모드 발생부(1)는 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST에 의해 제어되어 어드레스 ADD<0:7>를 디코딩하여 총 64개의 테스트 모드신호 TM<0:63>를 출력한다. 그에따라, 테스트 모드 발생부(1)로부터 64개의 테스트 신호 TM<0:63>를 각각 내부 회로로 보내기 위한 64개의 배선이 필요하게 된다.
여기서는 64개의 테스트 신호 TM<0:63>를 예로 들고 있으나, 테스트 모드 항목의 수가 많을수록 배선수가 증가하여 배선이 혼잡하고, 반도체 메모리 장치의 레이아웃 면적이 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, N개의 배선을 통해 N개의 테스트 인에이블신호를 조합하여 2N개의 테스트 모드 항목을 설정할 수 있도 록하여 배선 배치가 간편하고 반도체 메모리 장치의 레이아웃 면적을 줄일 수 있도록 하는데 있다.
상기 과제를 달성하기 위한 본 발명은 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST를 조합하여, 어드레스를 디코딩하여 복수개의 테스트 인에이블신호를 출력하는 테스트 모드 발생부와, N개의 테스트 인에이블신호를 디코딩하여 2N개의 테스트 모드 신호를 출력하는 복수개의 디코더와, 복수개의 디코더의 각 출력을 구동시켜 출력하는 복수개의 구동부를 포함하여 구성함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 테스트 모드회로도이다.
테스트 모드회로는 테스트 모드 발생부(10), 테스트 인에이블신호 TE<0:5>를 반전시키는 인버터 I1, 복수개의 디코더(20), 및 복수개의 구동부(30)로 구성된다.
테스트 모드 발생부(10)는 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST를 조합하여, 어드레스 ADD<0:7>를 디코딩하여 6개의 테스트 인에이블신호 TE<0:5>를 출력한다.
복수개의 디코더(20)는 테스트 인에이블신호 TE<0:5>와 TEB<0:5>를 낸드조합 하는 낸드게이트 NAND1, NAND2 및 낸드게이트 NAND1, NAND2의 출력을 노아조합하는 노아게이트 NOR1로 구성되어, 원하는 테스트 모드 항목으로 테스트가 수행되도록 64개의 테스트 신호 TF<0:63> 중 해당하는 테스트신호를 활성화시켜 출력한다.
복수개의 구동부(30)는 인버터 I2, I3를 직렬로 연결하여 디코더(20)의 출력인 테스트 신호 TF<0:63>를 구동시켜 테스트 모드신호 TM<0:63>를 출력한다. 복수개의 구동부(30)는 테스트 인에이블신호 TE<0:5>의 배선이 너무길어 구동능력이 떨어지는 경우 구동 능력을 향상시키기 위해 사용된다.
도 3은 본 발명의 다른 실시예에 따른 테스트 모드회로도이다.
도 2와 구성이 유사하며 다만, 디코더(50)가 테스트 인에이블신호 TE<0:5>와 TEB<0:5>를 논리조합하는 노아게이트 NOR2, NOR3 및 노아게이트 NOR2, NOR3의 출력을 낸드조합하는 낸드게이트 NAND3로 구성된다.
도 2 및 도 3과 같이, 디코더(20, 50)를 구비하여 6개의 테스트 인에이블신호 TE<0:5>를 조합하여 26 =64개의 테스트 모드신호를 출력함으로써 테스트 모드 발생부(10, 40)로부터 테스트 모드신호를 수신할 내부회로까지 64개의 배선처리를 하지 않고 6개의 배선처리만으로 충분하게 된다.
여기서는 테스트 모드 항목이 64개인 경우를 예로 들고 있으나, 테스트 모드 발생부(10)로부터 출력되는 테스트 인에이블신호 TE가 N개인 경우 디코더(20, 50)를 통해 조합함으로써 2N개의 테스트 항목을 생성할 수 있다. 따라서, N개의 배선만으로 2N 개의 테스트 항목을 생성할 수 있어 칩면적을 최소화할 수 있다.
도 4는 본 발명에 따른 테스트 모드신호를 제어하기 위한 구동 회로도이다.
구동 회로는 퓨즈부(70)와 테스트 모드 신호 제어부(80)로 구성된다.
퓨즈부(70)는 퓨즈 FUSE, 엔모스 트랜지스터 NM1, NM2, NM3, 및 인버터 I7, I8, I9로 구성된다. 엔모스 트랜지스터 NM1, NM2는 퓨즈 FUSE와 접지전압 VSS 사이에 연결되어 리셋신호 RST에 의해 제어된다. 엔모스 트랜지스터 NM3는 퓨즈 FUSE와 엔모스 트랜지스터 NM1의 공통노드에 드레인이 연결되고 소스에는 접지전압 VSS이 인가된다. 인버터 I7 내지 I9는 퓨즈부(70)의 출력단에 직렬로 연결되고, 인버터 I7의 출력은 엔모스 트랜지스터 NM3의 게이트에 인가된다.
테스트 모드 신호 제어부(80)는 테스트 모드신호 TM<0>와 퓨즈부(70)의 출력인 퓨즈모드신호 FM<0>를 논리조합하는 노아게이트 NOR4와 인버터 I10로 구성되어 테스트 신호 TEST0를 출력한다.
테스트 항목 중에 지연시간이나, AC 파라미터의 조정 등 중요한 테스트 항목인 경우에는 도 4와 같은 구동회로를 통해 퓨즈부(70)의 퓨즈 FUSE를 제어함으로써 테스트 모드신호 TM<0:63>를 퓨즈모드신호 FM신호와 논리조합시켜 출력할 수 있다.
이처럼 중요한 테스트 모드 항목인 경우에는 퓨즈회로를 사용하여 설계 검증 후 마스크 리비젼없이 대응 가능하다.
이상에서 살펴본 바와 같이, 본 발명은 적은 배선수만으로 충분한 테스트 모드 항목을 만들 수 있어 칩의 면적을 최소화할 수 있으며, 배선수가 적어 간단하게 레이아웃의 구현이 가능한 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST를 조합하여, 어드레스를 디코딩하여 복수개의 테스트 인에이블신호를 출력하는 테스트 모드 발생부;
    N개의 테스트 인에이블신호를 디코딩하여 2N개의 테스트 모드 신호를 출력하는 복수개의 디코더; 및
    상기 복수개의 디코더의 각 출력을 구동시켜 출력하는 복수개의 구동부
    를 포함하는 것을 특징으로 하는 테스트 모드회로.
  2. 제 1항에 있어서, 상기 디코더 각각은,
    상기 복수개의 테스트 인에이블신호와 반전된 복수개의 테스트 인에이블신호를 낸드조합하여 출력하는 제 1 낸드게이트;
    상기 복수개의 테스트 인에이블신호와 반전된 복수개의 테스트 인에이블신호를 낸드조합하여 출력하는 제 2 낸드게이트; 및
    상기 제 1 및 제 2 낸드게이트의 출력을 노아연산하여 출력하는 노아게이트
    를 포함하는 것을 특징으로 하는 테스트 모드회로.
  3. 제 1항에 있어서, 상기 디코더 각각은,
    상기 복수개의 테스트 인에이블신호와 반전된 복수개의 테스트 인에이블신호를 노아조합하여 출력하는 제 1 노아게이트;
    상기 복수개의 테스트 인에이블신호와 반전된 복수개의 테스트 인에이블신호를 노아조합하여 출력하는 제 2 노아게이트; 및
    상기 제 1 및 제 2 노아게이트의 출력을 낸드조합하여 출력하는 낸드게이트
    를 포함하는 것을 특징으로 하는 테스트 모드회로.
  4. 제 1항에 있어서, 상기 테스트 모드 신호의 출력을 제어하는 테스트 구동회로를 더 구비함을 특징으로 하는 테스트 모드회로.
  5. 제 4항에 있어서, 상기 테스트 구동회로는,
    퓨즈에 의해 출력을 제어하는 퓨즈부; 및
    상기 퓨즈부의 출력과 상기 테스트 모드신호를 논리조합하여 테스트 신호를 출력하는 테스트 모드 신호 제어부;
    로 구성됨을 특징으로 하는 테스트 모드회로.
  6. 제 5항에 있어서, 상기 퓨즈부는,
    전원전압에 일측이 연결되는 퓨즈;
    상기 퓨즈의 타측에 드레인이 연결되고 상기 리셋신호에 의해 제어되는 제 1 엔모스 트랜지스터;
    상기 전원전압에 의해 제어되고 상기 제 1 엔모스 트랜지스터의 소스에 그 드레인이 연결되고 소스에는 접지전압이 인가되는 제 2 엔모스 트랜지스터;
    드레인은 상기 퓨즈의 타측이 연결되고 소스에는 상기 접지전압이 인가되는 제 3 엔모스 트랜지스터;
    상기 제 3 엔모스 트랜지스터의 드레인에 그 입력단이 연결되고 출력단은 게이트에 연결되는 제 1 인버터; 및
    상기 제 1 인버터의 출력단에 차례로 연결되는 제 2 및 제 3 인버터;
    를 구비함을 특징으로 하는 테스트 모드회로.
  7. 제 5항에 있어서, 상기 테스트 모드 신호 제어부는,
    상기 테스트 모드신호와 상기 퓨즈부의 출력을 노아연산하는 노아게이트; 및
    상기 노아게이트의 출력을 반전시켜 출력하는 인버터;
    를 구비함을 특징으로 하는 테스트 모드회로.
  8. 제 1 항에 있어서, 상기 테스트 인에이블신호를 반전시키는 인버터를 상기 테스트 모드 발생부와 상기 디코더 사이에 더 구비함을 특징으로 하는 테스트 모드회로.
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