JP2902593B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

Info

Publication number
JP2902593B2
JP2902593B2 JP8132018A JP13201896A JP2902593B2 JP 2902593 B2 JP2902593 B2 JP 2902593B2 JP 8132018 A JP8132018 A JP 8132018A JP 13201896 A JP13201896 A JP 13201896A JP 2902593 B2 JP2902593 B2 JP 2902593B2
Authority
JP
Japan
Prior art keywords
pad
switch means
control signal
signal
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8132018A
Other languages
English (en)
Other versions
JPH0917976A (ja
Inventor
世昇 尹
泰星 張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sansei Denshi Co Ltd
Original Assignee
Sansei Denshi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sansei Denshi Co Ltd filed Critical Sansei Denshi Co Ltd
Publication of JPH0917976A publication Critical patent/JPH0917976A/ja
Application granted granted Critical
Publication of JP2902593B2 publication Critical patent/JP2902593B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、そのパッド構造に関する。
【０００２】
【従来の技術】一般に、半導体技術を使用してデバイス
を製造する場合、ウェーハに必要なパターンを形成した
後、チップ単位にダイシングを行い、そしてボンディン
グ等の後にチップを保護して適正動作が行えるようにパ
ッケージングする。このとき、リードフレームによるリ
ード端子（外部端子）とチップに位置したパッドとの間
をワイヤボンディングで接続し、チップ外部との連絡を
とる。このように、半導体メモリ装置におけるパッド
は、外部入力信号を受け入れてチップ内部に伝送し、ま
たチップ内部で発生した信号をチップ外部へ伝達するた
めに必須である。
【０００３】通常、多数設けられるパッド中には、半導
体装置の開発段階及びパッケージ前特性検査や不良解析
を容易にするための専用パッドが形成される。このよう
なパッド（モニタリングパッド）としては、感知動作を
検証するためのビットラインプリチャージ電圧関連パッ
ド、内部電圧を使用するデバイスにおける該電圧のモニ
タリング用パッド等、用途に応じる多様な種類がある。
このモニタリングパッドにより、テスト装備を使用して
多様な電圧、電流等を加えてチップ動作をテストするこ
とができ、設計値と実測値との比較から工程情報が容易
に得られる。従って、モニタリングパッドが多いほどチ
ップの特性分析が容易になって問題点を迅速にフィード
バックできるので、そのパッド数は増加していく傾向に
ある。しかしながらモニタリングパッドは、パッケージ
後には外部との接続が行われない余分のパッドである。
【０００４】また、その他にも一般的なパッド数増加要
因として、半導体メモリ装置の大容量・高集積化に伴う
データ入出力に必要なアドレス数の増加、一度にアクセ
スできるビット数の増加、パワーを補強するための電力
端子数の増加等があげられる。
【０００５】このようにパッド数は増加傾向にあるが、
パッケージサイズはそのままか、或いは減少傾向にあ
る。例えば１６メガＤＲＡＭの場合、４００ｍｉｌパッ
ケージが主流であったが、現在では３００ｍｉｌパッケ
ージが登場している。この場合、４００ｍｉｌサイズに
適合したチップを３００ｍｉｌパッケージに合うように
するためにはチップサイズを縮小させなければならない
が、パッドピッチは、チップサイズと共に縮小すること
ができない。なぜならば、信頼性確保のためには、ワイ
ヤボンディングにおけるワイヤ間マージンを十分にとら
なければならず、４００ｍｉｌパッケージ用チップでも
３００ｍｉｌパッケージ用チップでも、ほぼ同じパッド
ピッチを維持する必要があるからである。このパッドピ
ッチは、パッドのレイアウトや数に強く影響している。
【０００６】一方、近年ではＬＯＣ(Lead On Chip)の技
術がパッケージに適用されてきており、これによりパッ
ド配置の自由度を増すことができるようになって、チッ
プサイズの縮小に一役買っている。このＬＯＣ技術の採
用により、パッドをチップの特定位置に一列配置するこ
とが可能で、従来のチップ端部二列構造のパッドに比べ
チップサイズを縮小させていはいるが、２列構造のパッ
ドを１列とすれば、パッド数の多くなるメモリではモニ
タリングパッド数を減らさなければならないという不具
合が生じる。
【０００７】
【発明が解決しようとする課題】図１に、従来における
伝送ラインとパッドとの接続関係を説明する概略回路図
を示す。所定数設けられた各パッドは、それぞれ１本の
伝送ラインに対応して信号をやりとりするように配置さ
れている。即ち、パッド１０，２０，３０は、対応する
伝送ラインＡ０，Ｂ０，Ｃ０とそれぞれ１対１接続さ
れ、各伝送ラインＡ０，Ｂ０，Ｃ０から信号を受けた
り、或いは伝送ラインＡ０，Ｂ０，Ｃ０へ信号を伝達す
るようにしてある。これにより、要求される動作や特性
分析が行われる。このように、各パッドは設定された１
信号を受け出しする専用とされており、従って、外部と
やりとりする信号数が増えたり、テスト等の種類が増え
るにつれてパッド数も増加することになり、チップサイ
ズ縮小における解決課題となっている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明では、パッドごとに複数のスイッチ手段を設
け、このスイッチ手段を介して１パッドと複数の伝送ラ
インとを接続することにより、１パッドで複数の信号を
アクセスできるようにし、より少数のパッドで多様なモ
ードに対応可能とする。
【０００９】この場合、外部制御信号に基づいて制御信
号を発生する制御信号発生器を設け、その制御信号によ
り各スイッチ手段のオンオフを制御するようにすること
ができる。また、スイッチ制御パッドを設け、該スイッ
チ制御パッドに印加する電圧に従って各スイッチ手段の
オンオフを制御することができる。或いは、これらを組
み合わせて用い、即ち、外部制御信号に基づいて制御信
号を発生する制御信号発生器を設けると共にスイッチ制
御パッドを設けるようにし、所定のスイッチ手段を前記
制御信号発生器による制御信号で制御し、残りのスイッ
チ手段を前記スイッチ制御パッドに印加する電圧により
制御するともできる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１１】図２に、本発明の１実施形態を示す。この
図２に示すのは、制御信号発生器４０により選択的にス
イッチ制御される多数のスイッチ手段２，４，６，８，
１２，１４，１６を備えた多用途パッド１０，２０，３
０である。
【００１２】パッド１０は、伝送ラインＡ３，Ｂ３，Ｆ
３のそれぞれと、ＮＭＯＳトランジスタで構成したスイ
ッチ手段２，８，１４を介して接続されている。また、
パッド２０は、伝送ラインＣ３，Ｄ３のそれぞれと、Ｎ
ＭＯＳトランジスタで構成したスイッチ手段４，１２を
介して接続されている。更に、パッド３０は、伝送ライ
ンＥ３，Ｇ３のそれぞれと、ＮＭＯＳトランジスタで構
成したスイッチ手段６，１６を介して接続されている。
【００１３】各スイッチ手段２〜１６は制御信号発生器
４０により制御される。この制御信号発生器４０は、外
部からタイミング入力される外部制御信号φＰＴ，Ａ
０，Ａ１，Ａ２に従い、スイッチ手段２〜１６を制御す
る制御信号α，β，γを発生する。即ち、制御信号αは
スイッチ手段２，４，６の各ゲート電極、制御信号βは
スイッチ手段８，１２の各ゲート電極、制御信号γはス
イッチ手段１４，１６の各ゲート電極にそれぞれ入力さ
れる。
【００１４】制御信号発生器４０は、外部制御信号φＰ
Ｔ，Ａ０，Ａ１，Ａ２の論理組合せから制御信号α，
β，γを発生する。例えば、外部制御信号φＰＴ，Ａ０
の論理組合せから制御信号αを発生し、これが論理“ハ
イ”になるとスイッチ手段２，４，６がオンすることに
より、パッド１０，２０，３０と伝送ラインＡ３，Ｃ
３，Ｅ３とが接続されて信号が伝送される。また、外部
制御信号φＰＴ，Ａ１の論理組合せから制御信号βを発
生し、これが論理“ハイ”になるとスイッチ手段８，１
２がオンすることにより、パッド１０，２０と伝送ライ
ンＢ３，Ｄ３とが接続されて信号が伝送される。更に、
外部制御信号φＰＴ，Ａ２の論理組合せから制御信号γ
を発生し、これが論理“ハイ”になるとスイッチ手段１
４，１６がオンすることにより、パッド１０，３０と伝
送ラインＦ３，Ｇ３とが接続されて信号が伝送される。
【００１５】本例の場合、制御信号α，β，γが同時に
論理“ハイ”出力されることはない。即ち、各パッド１
０，２０，３０ごとにいずれか１つのスイッチ手段２〜
１６を１動作で選択し、１パッドで１信号の伝送を行う
ようにするためである。
【００１６】図２に示す実施形態によれば、１パッドご
とに複数の伝送ラインがスイッチ手段を介して選択的に
接続されるため、伝送ライン数分のパッドを備えずとも
多種類の信号をやりとりでき、従ってパッド数を減らす
ことができる。
【００１７】図３に、制御信号発生器４０の具体的回路
例を示す。この制御信号発生器４０は、第１パルス発生
回路４１と、第２パルス発生回路４３と、複数の制御信
号発生回路４５と、から主に構成されている。
【００１８】第１パルス発生回路４１は、インバータ３
を介し入力される外部制御信号φＰＴを遅延させるイン
バータチェーン５，７，９と、インバータ３及びインバ
ータ９の出力信号を演算するＮＯＲゲート３２と、から
構成される。この第１パルス発生回路４１の出力信号
は、ＮＯＲゲート３４において内部回路からの電圧感知
信号ＶＣＣＨＢと演算され、これに従って各制御信号発
生回路４５の初期値が設定される。電圧感知信号ＶＣＣ
ＨＢは、電源電圧ＶＣＣが設定レベルへ到達すると論理
“ロウ”になる信号である。
【００１９】第２パルス発生回路４３は、インバータ１
１を介し入力されるインバータ９の出力信号を遅延させ
るインバータチェーン１３，１５，１７と、インバータ
１１及びインバータ１７の出力信号を演算するＮＯＲゲ
ート３６と、から構成される。この第２パルス発生回路
４３の出力信号は、各制御信号発生回路４５へ入力され
て外部制御信号Ａ０，Ａ１，Ａ２と演算される。
【００２０】各制御信号発生回路４５は同様の構成とさ
れ、即ち、ＮＯＲゲート３６の出力信号及び外部制御信
号Ａ０，Ａ１，Ａ２を演算するＮＡＮＤゲート３８と、
ＮＯＲゲート３６の出力信号及びこれを反転するインバ
ータ１９の出力信号で制御されてＮＡＮＤゲート３８の
出力信号をノードＮ２へ伝送するＣＭＯＳ伝送ゲート４
２と、ＮＯＲゲート３４の出力信号をゲート電極に受け
て制御され、ノードＮ２へ電源電圧ＶＣＣを提供する初
期値設定手段のＰＭＯＳトランジスタ４４と、ノードＮ
２の信号をラッチする対向接続のインバータ２１，２３
と、インバータ２１の出力信号を駆動して制御信号αを
出力する直列接続のインバータ２４，２６と、から構成
されている。
【００２１】この制御信号発生器４０の動作は次のよう
なものである。外部タイミングにより発生した外部制御
信号φＰＴが論理“ハイ”になれば、まず第１パルス発
生回路４１から、インバータチェーン５〜９の遅延時間
で決定される論理“ハイ”パルスが発生され、これに応
じてＮＯＲゲート３４から論理“ロウ”信号が出力され
る。これにより、ＰＭＯＳトランジスタ４４がオンして
電源電圧ＶＣＣがノードＮ２へ提供され、論理“ハイ”
の初期値が設定されラッチされる。即ち、最初にノード
Ｎ２がプリチャージされ、これに従って各制御信号発生
回路４５による制御信号α，β，γは論理“ロウ”にな
る。
【００２２】続いて第２パルス発生回路４３により、イ
ンバータチェーン１３〜１７の遅延時間で決定される論
理“ハイ”パルスが出力され、これに従って伝送ゲート
４２がオンになる。このときに、第２パルス発生回路４
３の出力信号と各外部制御信号Ａ０，Ａ１，Ａ２とがそ
れぞれＮＡＮＤゲート３８で演算され、その結果が伝送
ゲート４２を介してノードＮ２へ伝えられてインバータ
２１，２３でラッチされる。このラッチ信号は伝送ゲー
ト４２のオフ後も維持され、これに従って制御信号α，
β，γが出力される。
【００２３】図３の場合、外部制御信号Ａ０が論理“ハ
イ”入力されれば、ＮＡＮＤゲート３８が論理“ロウ”
出力となるので、制御信号αが論理“ハイ”で出力され
る。また、外部制御信号Ａ１の論理“ハイ”で制御信号
βが論理“ハイ”、外部制御信号Ａ２の論理“ハイ”で
制御信号γが論理“ハイ”で出力される。外部制御信号
Ａ０，Ａ１，Ａ２を適切な論理状態で入力することによ
り、１動作で制御信号α，β，γのいずれか１つを論理
“ハイ”とする。
【００２４】図４に、図３の制御信号発生器４０を用い
た場合の各信号の波形図を示す。即ち、外部制御信号φ
ＰＴを論理“ハイ”に遷移させてから所定時間後に外部
制御信号Ａ０のみを論理“ハイ”遷移させれば、制御信
号αが論理“ハイ”出力され、この場合スイッチ手段
２，４，６がスイッチオンとなる。続いて外部制御信号
φＰＴを一旦論理“ロウ”へ落としてから再び論理“ハ
イ”遷移させ、そして所定時間後に今度は外部制御信号
Ａ１を論理“ハイ”遷移させれば、このときには制御信
号βが論理“ハイ”出力され、スイッチ手段８，１２が
スイッチオンとなる。同様にして制御信号γも論理“ハ
イ”出力することができ、このときにはスイッチ手段１
４，１６がスイッチオンとなる。
【００２５】図５には、スイッチ手段付多用途パッドの
別の実施形態を示す。この例は、スイッチ手段にＣＭＯ
Ｓ伝送ゲートを用いて各パッドごとに２種類の伝送ライ
ンとの接続を可能とした例である。また、この例では、
スイッチ制御パッド４０を用いて各スイッチ手段のオン
オフを制御している。
【００２６】図示のように、パッド１０は、２つのスイ
ッチ手段５，１５を介して２種類の伝送ラインＡ２，Ｄ
２に接続される。また、パッド２０は、２つのスイッチ
手段２５，３５を介して２種類の伝送ラインＢ２，Ｅ２
に接続される。更に、パッド３０は、２つのスイッチ手
段４５，５５を介して２種類の伝送ラインＣ２，Ｆ２に
接続される。
【００２７】スイッチ手段５，２５，４５は、そのＮＭ
ＯＳゲートがスイッチ制御パッド４０に印加される電圧
により制御され、またＰＭＯＳゲートが、スイッチ制御
パッド４０の印加電圧を反転出力するインバータ５０の
出力により制御される。そしてスイッチ手段１５，３
５，５５は、そのＰＭＯＳゲートがスイッチ制御パッド
４０に印加される電圧により制御され、またＮＭＯＳゲ
ートが、スイッチ制御パッド４０の印加電圧を反転出力
するインバータ５０の出力により制御される。従って、
スイッチ制御パッド４０へ印加する電圧に従ってスイッ
チ手段５〜５５のオンオフを制御できる。
【００２８】即ち、スイッチ制御パッド４０へ電源電圧
ＶＣＣを印加すると、これに応じてスイッチ手段５，２
５，４５がオンし、一方、スイッチ手段１５，３５，５
５がオフとなる。従って、パッド１０及び伝送ラインＡ
２、パッド２０及び伝送ラインＢ２、パッド３０及び伝
送ラインＣ２がそれぞれ接続状態となり、信号が伝送さ
れる。また、スイッチ制御パッド４０へ接地電圧ＶＳＳ
を印加すると、これに応じてスイッチ手段１５，３５，
５５がオンし、一方、スイッチ手段５，２５，４５がオ
フとなる。従ってこの場合には、パッド１０及び伝送ラ
インＤ２、パッド２０及び伝送ラインＥ２、パッド３０
及び伝送ラインＦ２がそれぞれ接続状態となり、信号が
伝送される。
【００２９】本発明は、上記実施形態に限られないこと
は勿論で、例えば、図２のスイッチ手段にＣＭＯＳ伝送
ゲートを用いる、或いは図５のスイッチ手段にＰＭＯＳ
又はＮＭＯＳトランジスタを用いる、或いはまた、通常
動作用のパッドとモニタリングパッドとで区別して図２
の構成と図５の構成とを用いたりする等、この他にも各
種形態が実施可能である。
【００３０】
【発明の効果】本発明によれば、スイッチ手段を設けて
複数の伝送ラインと接続するようにしたことで、１パッ
ドに多様な機能をもたせることができ、従来同様の機能
をもちながらもパッド数を少なくする、或いは、従来同
様のパッド数でありながらもより多様なモードを実行で
きるようになる。従って、パッドピッチにとらわれるこ
となくチップサイズを縮小することが可能になる。
【図面の簡単な説明】
【図１】従来におけるパッド構造を示した回路図。
【図２】本発明によるパッド構造の一例を示した回路
図。
【図３】制御信号発生器の具体例を示す回路図。
【図４】図３の制御信号発生器の動作を説明する信号波
形図。
【図５】本発明によるパッド構造の他の例を示した回路
図。
【符号の説明】
２，４，５，６，８，１２，１４，１５，１６，２５，
３５，４５，５５ スイッチ手段 １０，２０，３０ パッド ４０ 制御信号発生器，スイッチ制御パッド φＰＴ，Ａ０，Ａ１，Ａ２ 外部制御信号
フロントページの続き (56)参考文献 特開 昭61−50281（ＪＰ，Ａ) 特開 平４−225277（ＪＰ，Ａ) 特開 昭62−190714（ＪＰ，Ａ) 特開 平２−5458（ＪＰ，Ａ) 特開 平４−17356（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 481 G11C 11/41

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部接続されない多数のモニタリングパ
    ッドをもつ半導体メモリ装置において、 各モニタリングパッドに設けられた多数のスイッチ手段
    と、これらスイッチ手段を通じてモニタリングパッドに
    複数ずつ接続された伝送ラインと、外部制御信号に応じ
    前記スイッチ手段を制御することにより前記伝送ライン
    を選択して１本ずつモニタリングパッドにつなぐ制御信
    号発生器と、を備えたことを特徴とする半導体メモリ装
    置。
  2. 【請求項２】 外部端子に接続される多数のパッド及び
    モニタリングパッドをもつ半導体メモリ装置において、 パッドごとに複数のスイッチ手段を設けて該スイッチ手
    段を介しチップ内の複数の伝送ラインと１つのパッドと
    を接続してあり、そして、外部制御信号からパルス信号
    を発生する第１パルス発生回路と、該第１パルス発生回
    路よりも遅れて前記外部制御信号からパルス信号を発生
    する第２パルス発生回路と、前記第１パルス発生回路の
    出力信号及び電圧感知信号の演算結果により初期値が設
    定された後に前記第２パルス発生回路の出力信号及び他
    の外部制御信号の演算結果をラッチし、該ラッチ信号を
    前記スイッチ手段の制御信号として出力する制御信号発
    生回路と、からなる制御信号発生器を設けたことを特徴
    とする半導体メモリ装置。
  3. 【請求項３】 スイッチ制御パッドをさらに設け、所定
    のスイッチ手段を制御信号発生器による制御信号で制御
    し、残りのスイッチ手段を前記スイッチ制御パッドに印
    加する電圧により制御するようにした請求項１又は請求
    項２記載の半導体メモリ装置。
  4. 【請求項４】 スイッチ手段がパッドと伝送ラインとの
    間に接続したＭＯＳトランジスタである請求項１〜３の
    いずれか１項に記載の半導体メモリ装置。
  5. 【請求項５】 スイッチ手段がパッドと伝送ラインとの
    間に接続したＣＭＯＳ伝送ゲートである請求項１〜３の
    いずれか１項に記載の半導体メモリ装置。
JP8132018A 1995-05-25 1996-05-27 半導体メモリ装置 Expired - Fee Related JP2902593B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950013273A KR0146544B1 (ko) 1995-05-25 1995-05-25 다수개의 스위칭 수단을 가지는 다용도 패드를 구비한 반도체 메모리장치
KR1995P13273 1995-05-25

Publications (2)

Publication Number Publication Date
JPH0917976A JPH0917976A (ja) 1997-01-17
JP2902593B2 true JP2902593B2 (ja) 1999-06-07

Family

ID=19415410

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8132018A Expired - Fee Related JP2902593B2 (ja) 1995-05-25 1996-05-27 半導体メモリ装置

Country Status (3)

Country Link
US (1) US5677877A (ja)
JP (1) JP2902593B2 (ja)
KR (1) KR0146544B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269299B1 (ko) * 1997-07-14 2000-10-16 윤종용 데이터패쓰(dq)수감소회로및감소방법과이를이용한반도체장치
KR100301044B1 (ko) 1998-08-13 2001-09-06 윤종용 패키지하의내부신호제어가능반도체장치와테스트방법
KR100307626B1 (ko) 1998-08-31 2001-11-30 윤종용 디램과버퍼메모리를갖는메모리로직복합집적회로장치
JP3669889B2 (ja) * 1999-04-28 2005-07-13 シャープ株式会社 半導体集積回路装置
KR100317498B1 (ko) * 1999-06-23 2001-12-24 박종섭 입력 패드 제어 회로
US6639422B1 (en) 1999-09-15 2003-10-28 Thomson Licensing S.A. Multi-clock integrated circuit with clock generator and bi-directional clock pin arrangement
JP2003257199A (ja) * 2001-12-28 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置
KR100551072B1 (ko) * 2003-12-29 2006-02-10 주식회사 하이닉스반도체 멀티-칩 패키지에서 입출력패드의 효율적인 멀티플렉싱이가능한 반도체 메모리 장치
KR102166762B1 (ko) * 2013-12-26 2020-10-16 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6150281A (ja) * 1985-07-26 1986-03-12 Hitachi Ltd メモリ
JPS62190714A (ja) * 1986-02-17 1987-08-20 Nec Corp 半導体集積回路
JPS63257999A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
JPH025458A (ja) * 1988-06-22 1990-01-10 Nec Corp 半導体集積回路
JPH02292647A (ja) * 1989-05-02 1990-12-04 Toshiba Corp 半導体記憶装置
JPH0417356A (ja) * 1990-05-10 1992-01-22 Mitsubishi Electric Corp 半導体装置
JP2632089B2 (ja) * 1990-06-07 1997-07-16 三菱電機株式会社 半導体回路装置
JPH0770620B2 (ja) * 1990-12-26 1995-07-31 株式会社東芝 半導体記憶装置
US5179573A (en) * 1992-02-13 1993-01-12 Gec-Marconi Electronic Systems Corp. Amplitude measurement of received pseudonoise sequence using digital correlation
US5357477A (en) * 1992-05-18 1994-10-18 Matsushita Electric Industrial Co., Ltd. Semiconductor memory having multiple data I/O with bit aligned access function
US5519655A (en) * 1994-09-29 1996-05-21 Texas Instruments Incorporated Memory architecture using new power saving row decode implementation

Also Published As

Publication number Publication date
KR960042745A (ko) 1996-12-21
JPH0917976A (ja) 1997-01-17
US5677877A (en) 1997-10-14
KR0146544B1 (ko) 1998-11-02

Similar Documents

Publication Publication Date Title
US6282128B1 (en) Integrated circuit memory devices having multiple data rate mode capability and methods of operating same
US5617366A (en) Method and apparatus for a test control circuit of a semiconductor memory device
JPH07201200A (ja) 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法
JP3093075B2 (ja) 並列試験回路
JPH11316264A (ja) 半導体装置の並列テスト回路
US6216240B1 (en) Merged memory and logic (MML) integrated circuits including memory test controlling circuits and methods
JP2829135B2 (ja) 半導体記憶装置
JPH06203600A (ja) 半導体メモリ装置の分離ゲート制御回路
JP3406698B2 (ja) 半導体装置
JP2902593B2 (ja) 半導体メモリ装置
US7249294B2 (en) Semiconductor memory device with reduced package test time
JP3715393B2 (ja) 半導体メモリ装置
US6535447B2 (en) Semiconductor memory device and voltage level control method thereof
US6570796B2 (en) Wafer burn-in test and wafer test circuit
US7577050B2 (en) Semiconductor memory device for measuring internal voltage
KR100521372B1 (ko) 통합 디큐 모드 테스트시 에스디알 또는 디디알 모드로테스트 가능한 반도체 메모리 장치
EP0520356B1 (en) Semiconductor integrated circuit equipped with diagnostic circuit
US6819134B2 (en) Decoding circuit for wafer burn-in test
KR100594204B1 (ko) 공동 패드를 구비한 반도체장치의 입력회로
US6553520B1 (en) Integrated circuit devices with mode-selective external signal routing capabilities and methods of operation therefor
US6274931B1 (en) Integrated circuit packaging systems and methods that use the same packaging substrates for integrated circuits of different data path widths
US6067597A (en) Word configuration programmable semiconductor memory with multiple word configuration programming mode
KR100318429B1 (ko) 테스트 동작시 다양한 출력신호를 갖는 반도체메모리장치
KR100238866B1 (ko) 번인테스트 동작에서도 사용가능한 어레이 전원전압 발생기
KR100206700B1 (ko) 반도체 메모리 장치의 패드 연결방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080319

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090319

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100319

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110319

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120319

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 15

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees