JP2632089B2 - 半導体回路装置 - Google Patents

半導体回路装置

Info

Publication number
JP2632089B2
JP2632089B2 JP3016693A JP1669391A JP2632089B2 JP 2632089 B2 JP2632089 B2 JP 2632089B2 JP 3016693 A JP3016693 A JP 3016693A JP 1669391 A JP1669391 A JP 1669391A JP 2632089 B2 JP2632089 B2 JP 2632089B2
Authority
JP
Japan
Prior art keywords
circuit
address
selection
column
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3016693A
Other languages
English (en)
Other versions
JPH04212792A (ja
Inventor
繁 菊田
武史 濱本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3016693A priority Critical patent/JP2632089B2/ja
Priority to DE4117585A priority patent/DE4117585C2/de
Priority to GB9111796A priority patent/GB2244834B/en
Priority to US07/708,027 priority patent/US5227997A/en
Publication of JPH04212792A publication Critical patent/JPH04212792A/ja
Application granted granted Critical
Publication of JP2632089B2 publication Critical patent/JP2632089B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に、多ビット入
力信号をデコードし、該デコード結果に従って複数の次
段回路を選択的に活性化する半導体回路装置に関する。
より特定的には、この発明は、外部アドレスに応答して
メモリセルアレイの行または列を選択するデコーダ回路
を備えた半導体記憶装置に関する。
【０００２】この発明は、また、不良回路救済機能を備
える半導体回路装置における不良回路救済方式の改良に
関する。
【０００３】
【従来の技術】複数の次段回路を選択的に活性化する機
能を備える半導体回路装置の一典型例として半導体記憶
装置を例にとって説明する。
【０００４】図４２は従来の半導体記憶装置の全体の構
成を概略的に示す図である。図４２において、半導体記
憶装置は、各々が情報を記憶するメモリセルが行および
列からなるマトリクス状に配列されたメモリセルアレイ
１を含む。このメモリセルアレイ１から行および列をそ
れぞれ選択するために、外部から与えられる行アドレス
を受け、内部行アドレスＲＡを発生するローアドレスバ
ッファ２と、内部行アドレスＲＡをデコードし、メモリ
セルアレイ１の対応の行を選択するローデコーダ３と、
外部から与えられる列アドレスを受け内部列アドレスＣ
Ａを発生するコラムアドレスバッファ４と、内部列アド
レスＣＡをデコードし、メモリセルアレイ１の対応の列
を選択するコラムデコーダ５とが設けられる。
【０００５】行アドレスおよび列アドレスにより指定さ
れたメモリセルと記憶装置外部との間でデータを授受す
るために、（センスアンプ＋Ｉ／Ｏ）ブロック６と、入
出力回路７が設けられる。（センスアンプ＋Ｉ／Ｏ）ブ
ロック６のセンスアンプは、選択されたメモリセルのデ
ータを検知し増幅する。このブロック６内のＩ／Ｏは、
コラムデコーダ５からの列選択信号に応答して選択され
た列を内部データ伝達線（図示せず）に接続する。これ
により、選択された列はこの内部データ伝達線を介して
入出力回路７へ接続される。
【０００６】入出力回路７は、データ読出時において
は、（センスアンプ＋Ｉ／Ｏ）ブロック６内のセンスア
ンプにより増幅されたデータに応答して外部データＤを
導出する。入出力回路７は、データ書込動作時において
は、外部から与えられるデータＤに応答して内部データ
を生成して内部データ伝達線を介してブロック６のＩ／
Ｏへ与える。
【０００７】この図４２に示す半導体記憶装置の構成に
おいては、行アドレスおよび列アドレスが並列にローア
ドレスバッファ２およびコラムアドレスバッファ４へ与
えられる。
【０００８】図４３は図４２に示すメモリセルアレイ１
の構成を概略的に示す図である。図４３においては、半
導体記憶装置がスタティック型半導体記憶装置の場合の
メモリセルアレイの構成が一例として示される。しかし
ながら、この半導体記憶装置はダイナミック型半導体記
憶装置であってもよく、またデータの読出しのみが可能
なリード・オンリー・メモリであってもよい。
【０００９】図４３においては、３本のワード線ＷＬ１
〜ＷＬ３と、３対のビット線ＢＬ０，＊ＢＬ０、ＢＬ
１，＊ＢＬ１、およびＢＬ２，＊ＢＬ２が代表的に示さ
れる。ワード線ＷＬ１〜ＷＬ２の各々とビット線対ＢＬ
０，＊ＢＬ０、ＢＬ１，＊ＢＬ１およびＢＬ２，＊ＢＬ
２の交点のそれぞれにメモリセルＭＣ１０、ＭＣ１１、
ＭＣ１２、ＭＣ２０、ＭＣ２１およびＭＣ２２が設けら
れる。
【００１０】１本のワード線には１行のメモリセルが接
続され、１対のビット線には１列のメモリセルが配置さ
れる。ビット線対ＢＬ０，＊ＢＬ０、ＢＬ１，＊ＢＬ
１、およびＢＬ２，＊ＢＬ２の各々は相補の信号線対を
形成し、ビット線ＢＬ（ＢＬ０〜ＢＬ２）とビット線＊
ＢＬ（＊ＢＬ０〜＊ＢＬ２）には互いに相補な信号が伝
達される。
【００１１】１本のワード線を選択し、かつその後１対
のビット線を選択することにより、その交点に位置する
メモリセルが選択される。
【００１２】図４４は図４２に示すコラムデコーダおよ
び（センスアンプ＋Ｉ／Ｏ）ブロックの構成を概略的に
示す図である。図４４においては、ブロック６に含まれ
るセンスアンプは省略されている。
【００１３】図４４において、コラムデコーダ５は、
（ｍ＋１）個のデコーダ回路８−０〜８−ｍを含む。デ
コーダ回路８−０〜８−ｍの各々はＡＮＤ回路から構成
されており、それぞれに予め定められた組合わせの内部
列アドレスが与えられる。デコーダ回路８−０〜８−ｍ
の各々は、それぞれに与えられる予め定められた内部列
アドレスがすべて活性状態の“Ｈ”となったときに列選
択信号Ｙ０〜Ｙｍを発生する。ここで「発生」は選択信
号を活性状態に設定する意味で用いる。
【００１４】図４４に示す構成においては、同時に２列
が選択されるため、１つのデコーダ回路から発生される
列選択信号は、隣接する２対のビット線を選択する。
【００１５】より正確に述べると、デコーダ回路からの
列選択信号は各ビット線対に設けらたＩ／Ｏゲートトラ
ンジスタのゲートへ与えられる。ビット線ＢＬ０，＊Ｂ
Ｌ０にはＩ／ＯゲートトランジスタＴｒ・１およびＴｒ
・２が接続され、ビット線ＢＬ１，＊ＢＬ１にはＩ／Ｏ
ゲートトランジスタＴｒ・３およびＴｒ・４がそれぞれ
接続される。以下同様に、ビット線ＢＬｉ，＊ＢＬｉに
はＩ／ＯゲートトランジスタＴｒ・２ｉ＋１およびＴｒ
・２ｉ＋２が接続される。ただしｉ＝０〜ｎ＋１であ
る。Ｉ／ＯゲートトランジスタＴｒ・１〜Ｔｒ・２ｎ＋
４のうちのいずれかの組がオン状態となることにより対
応のビット線対が内部データ伝達線であるＩ／Ｏ線対に
接続される。
【００１６】図４４においては、同時に２ビットの列が
選択されるため、２対の内部データ伝達線Ｉ／Ｏ０，＊
Ｉ／Ｏ０およびＩ／Ｏ１，＊Ｉ／Ｏ１が配設される。偶
数番号のビット線対ＢＬ２ｉ，＊ＢＬ２ｉは内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続され、奇数番号の
ビット線対ＢＬ２ｉ＋１，＊ＢＬ２ｉ＋１は内部データ
伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１へ接続される。次に、図
４４に示す回路の列選択動作について説明する。
【００１７】デコーダ回路８−０からの列選択信号Ｙ０
は、Ｉ／ＯゲートトランジスタＴｒ・１およびＴｒ・２
のゲートとＩ／ＯゲートトランジスタＴｒ・３およびＴ
ｒ・４のゲートへ与えられる。同様に、デコーダ回路８
−１からの列選択信号Ｙ１はＩ／Ｏゲートトランジスタ
Ｔｒ・５〜Ｔｒ・８の各ゲートへ与えられる。デコーダ
回路８−ｍからの列選択信号Ｙｍは、Ｉ／Ｏゲートトラ
ンジスタＴｒ・２ｎ＋１〜Ｔｒ・２ｎ＋４の各ゲートへ
与えられている。
【００１８】コラムデコーダ５には、コラムアドレスバ
ッファ４（図４２参照）から内部列アドレス信号ＣＡが
与えられる。デコーダ回路８−０〜８−ｍの各々は、こ
の内部列アドレスが所定の組となったときのみ列選択信
号を発生する。この内部列アドレス信号ＣＡのビットの
組合わせに従って１つのデコーダ回路が選択される。選
択されたデコーダ回路の列選択信号が活性状態の“Ｈ”
レベルに立上がり、残りのデコーダ回路からの列選択信
号は不活性状態の“Ｌ”レベルに維持される。
【００１９】今、内部列アドレスＣＡによりデコーダ回
路８−０が選択され、列選択信号Ｙ０が“Ｈ”に立上が
った場合を考える。このとき、Ｉ／Ｏゲートトランジス
タＴｒ・１〜Ｔｒ・４がオン状態となり、ビット線対Ｂ
Ｌ０，＊ＢＬ０、およびＢＬ１，＊ＢＬ１が内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０およびＩ／Ｏ１，＊Ｉ／
Ｏ１にそれぞれ接続される。
【００２０】データ読出動作時においては、各内部デー
タ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊
Ｉ／Ｏ１上のデータが図示しないセンスアンプにより検
知増幅された後に入出力回路７へ伝達される。
【００２１】書込動作時においては入出力回路７からの
書込データがこの内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／
Ｏ０およびＩ／Ｏ１，＊Ｉ／Ｏ１を介して対応のビット
線対ＢＬ０，＊ＢＬ０，ＢＬ１，＊ＢＬ１上に伝達され
る。
【００２２】内部列アドレスＣＡによりデコーダ回路８
−１が選択された場合、列選択信号Ｙ１が“Ｈ”に立上
がる。このとき、ビット線対ＢＬ２，＊ＢＬ２およびＢ
Ｌ３，＊ＢＬ３がＩ／ＯゲートトランジスタＴｒ・５，
Ｔｒ・６、およびＴｒ・７，Ｔｒ・８を介して内部デー
タ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ
１へ接続される。これにより、選択された２列すなわち
２つのビット線対ＢＬ２，＊ＢＬ２、およびＢＬ３，＊
ＢＬ３と内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、お
よびＩ／Ｏ１、＊Ｉ／Ｏ１との間でデータの入出力を行
なうことができる。
【００２３】同様に、デコーダ回路８−ｍが内部列アド
レスＣＡに従って選択された場合、列選択信号Ｙｍが
“Ｈ”に立上がる。この場合、Ｉ／Ｏゲートトランジス
タＴｒ・２ｎ＋１〜Ｔｒ・２ｎ＋４がオン状態となり、
ビット線対ＢＬｎ，＊ＢＬｎ、およびＢＬｎ＋１，＊Ｂ
Ｌｎ＋１と内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、
およびＩ／Ｏ１，＊Ｉ／Ｏ１との間でデータの入出力を
行なうことができる。
【００２４】ここで、列選択時、すなわち列選択信号Ｙ
ｊ（ｊ＝０〜ｍ）が“Ｈ”に立上がるとき、すでにワー
ド線がローデコーダの出力により選択されており、これ
により選択ワード線と選択列との交点に位置するメモリ
セルに対しデータの入出力を行なうことができる。
【００２５】上述のような構成によれば、外部から列ア
ドレスを与えることにより任意の２列を内部データ伝達
線対へ接続することができ、同時に２ビットのデータの
入出力を実行することができる。
【００２６】一般に、半導体記憶装置の容量が大きくな
るにつれて、メモリセルアレイ内に不良ビット（欠陥メ
モリセル）が存在する確率が高くなる。このような不良
ビットが存在する半導体記憶装置を不良品として処分す
る場合、半導体記憶装置の製品歩留が低下する。そこ
で、メモリセルアレイ内に冗長メモリセルアレイを余分
に設けておき、不良ビットが存在する場合には、この不
良ビットが存在する行または列（不良行または不良列と
以下称す）をその余分に設けられた冗長メモリセルアレ
イ内の冗長行または冗長列で置換することにより、等価
的に不良ビットを救済する構成がとられる。
【００２７】図４５は従来の不良ビット救済用の冗長構
成を備える半導体記憶装置の全体の構成を概略的に示す
図である。
【００２８】図４５において、不良ビット救済機能を備
える従来の半導体記憶装置は、メモリセルアレイ１に加
えて、不良行を救済するための冗長ロウメモリセルアレ
イ１０と、不良列を救済するための冗長コラムメモリセ
ルアレイ１１とを含む。冗長ロウメモリセルアレイ１０
および冗長コラムメモリセルアレイ１１は、それぞれ、
複数の行および列の救済が可能なように複数の行および
列のマトリクス状に配置されたメモリセルのアレイを含
む。
【００２９】不良行を救済するために、不良行のアドレ
スを記憶するための不良ロープログラム回路１２と、ロ
ーアドレスバッファ２からの内部行アドレスおよび不良
ロープログラム回路１２からの不良行アドレスに応答し
てスペア行選択（冗長行活性化）信号ＳＸＤを出力する
スペアローデコーダ３ｂとが設けられる。
【００３０】不良列を救済するために、不良列のアドレ
スを記憶する不良コラムプログラム回路１３と、コラム
アドレスバッファ４からの内部列アドレスと不良コラム
プログラム回路１３からの不良列アドレスとに応答して
冗長列活性化信号ＳＹＤを発生するスペアコラムデコー
ダ５ｂとが設けられる。
【００３１】メモリセルアレイ１の行および列を外部行
アドレスおよび外部列アドレスに従って選択するため
に、ローアドレスバッファ２、ノーマルローデコーダ３
ａ、およびコラムアドレスバッファ４、ノーマルコラム
デコーダ５ａが設けられる。
【００３２】不良ロープログラム回路１２および不良コ
ラムプログラム回路１３は各々レーザ溶断可能なたとえ
ばヒューズからなるリンク素子を含んでおり、このリン
ク素子を選択的にレーザ溶断することにより不良行また
は不良列アドレスのプログラムが行なわれる。
【００３３】スペアローデコーダ３ｂは、ローアドレス
バッファ２からの内部行アドレスと不良ロープログラム
回路１２にプログラムされた不良行アドレスとを比較
し、これらが一致した場合には冗長行活性化信号ＳＸＤ
を発生して冗長ローメモリセルアレイ１０内の冗長行を
選択する。このとき、スペアローデコーダ３ｂは、ノー
マルローデコーダ３ａへノーマルエレメントディスエー
ブル信号ＮＥＤを与え、ノーマルローデコーダ３ａを不
活性状態としてメモリセルアレイ１における行選択動作
を禁止する。
【００３４】スペアコラムデコーダ５ｂは、不良コラム
プログラム回路１３に記憶された不良列アドレスとコラ
ム列アドレスバッファ４からの内部列アドレスとを比較
し、両者が一致した場合には、冗長列活性化信号ＳＹＤ
を発生して冗長コラムメモリセルアレイ１１へ与えて対
応の列を選択する。このとき、また、スペアコラムデコ
ーダ５ｂが、ノーマルエレメントディスエーブル信号Ｎ
ＥＤをノーマルコラムデコーダ５ａへ与えてノーマルコ
ラムデコーダ５ａによる列選択動作を禁止する。次に、
この図４５に示す半導体記憶装置の不良ビット救済動作
について簡単に説明する。
【００３５】半導体記憶装置が製造された後、この半導
体記憶装置が正常に機能するか否かの試験が行なわれ
る。この試験において、半導体記憶装置に不良ビットが
存在すると判定された場合、その不良ビットを含む行ま
たは列のアドレスが不良ロープログラム回路１２または
不良コラムプログラム回路１３においてレーザなどによ
るリンク素子の溶断によりプログラムされる。
【００３６】外部からの行アドレスおよび列アドレス
が、不良ビットを含まない行および列を選択している場
合には、ノーマルローデコーダ３ａおよびノーマルコラ
ムデコーダ５ａによりそれぞれメモリセルアレイ１にお
ける行および列の選択動作が行なわれる。次いで、（セ
ンスアンプ＋Ｉ／Ｏ）ブロック６を介して、この選択さ
れたメモリセル（選択行と選択列との交点に位置するメ
モリセル）が入出力回路７に接続される。
【００３７】ローアドレスバッファ２およびコラムアド
レスバッファ４からそれぞれ与えられた内部行アドレス
および内部列アドレスが、不良ロープログラム回路１２
および不良コラムプログラム回路１３にそれぞれ記憶さ
れている不良行アドレスおよび不良列アドレスと異なっ
ているため、スペアローデコーダ３ｂおよびスペアコラ
ムデコーダ５ｂはともに不活性状態を維持する。
【００３８】次に、外部からの行アドレスがメモリセル
アレイ１内の不良行を指定している場合の動作について
説明する。ローアドレスバッファ２からの内部行アドレ
スは、ノーマルローデコーダ３ａおよびスペアローデコ
ーダ３ｂへ与えられる。スペアローデコーダ３ｂは、こ
の内部行アドレスと不良ロープログラム回路１２に記憶
された不良行アドレスとを比較する。このとき、両者が
一致しているため、冗長ローメモリセルアレイ１０内の
冗長行をスペアローデコーダ３ｂは選択し冗長行活性化
信号ＳＸＤを発生して対応の冗長行を選択状態とする。
【００３９】このとき、同時に、スペアローデコーダ３
ｂは、ノーマルエレメントディスエーブル信号ＮＥＤを
発生してノーマルローデコーダ３ａへ与える。ノーマル
ローデコーダ３ａは、ローアドレスバッファ２からの内
部行アドレスを受けているものの、このノーマルエレメ
ントディスエーブル信号ＮＥＤによりそのデコード動作
が禁止される。したがって、メモリセルアレイ１におけ
る不良行の選択が禁止される。
【００４０】ノーマルコラムデコーダ５ａは、コラムア
ドレスバッファ４からの正常列を指定する内部列アドレ
スをデコードして、対応の列を選択する信号を発生す
る。スペアコラムデコーダ５ｂは、内部列アドレスが正
常列を指定しているため、不活性状態のままである。し
たがって、この場合には、冗長ローメモリセルアレイ１
０内の冗長行とノーマルコラムデコーダ５ａからの列選
択信号により選択された列の交点に位置するメモリセル
が選択され、この選択されたメモリセルがブロック６を
介して入出力回路７に接続される。
【００４１】上述の動作により、メモリセルアレイ１内
の不良行は冗長ローメモリセルアレイ１０内の冗長ロー
により置換されたため、メモリセルアレイ１内の不良ビ
ットは等価的に救済されたことになり、正確なデータの
書込み／読出しが行なわれる。
【００４２】次に、外部からの列アドレスがメモリセル
アレイ１内の不良列を指定している場合の動作について
説明する。このとき、行選択系においては、ノーマルロ
ーデコーダ３ａが活性状態となり、かつスペアローデコ
ーダ３ｂが不活性状態となり、メモリセルアレイ１にお
いて内部行アドレスに対応する行の選択が行なわれる。
【００４３】列選択系においては、スペアコラムデコー
ダ５ｂが活性状態となり、列選択信号ＳＹＤを発生し
て、不良コラムプログラム回路１３に記憶された不良列
に対応する冗長列を冗長コラムメモリセルアレイ１１か
ら選択する。スペアコラムデコーダ５ｂは、同時にま
た、ノーマルエレメントディスエーブル信号ＮＥＤを発
生してノーマルコラムデコーダ５ａへ与える。ノーマル
コラムデコーダ５ａは、コラムアドレスバッファ４から
内部列アドレスを受けるものの、スペアコラムデコーダ
５ｂからのノーマルエレメントディスエーブル信号ＮＥ
Ｄによりそのデコード動作が禁止される。
【００４４】したがって、この場合、正常行に接続され
る冗長列のメモリセルが選択され、（センスアンプ＋Ｉ
／Ｏ）ブロック６を介してこの選択されたメモリセルが
入出力回路７に接続される。これにより、メモリセルア
レイ１内の不良列は冗長コラムメモリセルアレイ１１内
の冗長列と置換され、不良列の救済が行なわれる。
【００４５】
【発明が解決しようとする課題】図４４に示すようなデ
コーダの構成の場合、常に隣接する２対のビット線対、
たとえばビット線対ＢＬ０，＊ＢＬ０、およびＢＬ１，
＊ＢＬ１、ビット線対ＢＬ２，＊ＢＬ２およびＢＬ３，
＊ＢＬ３の組等を同時に内部データ伝達線対Ｉ／Ｏ０，
＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ／Ｏ１に接続するこ
とができる。すなわち、同時に２ビットのデータを入出
力することができる。
【００４６】しかしながら、この図４４に示すようなデ
コーダの構成の場合、外部列アドレスに応答して選択さ
れるビット線対の組は一意的に固定される。たとえば、
デコーダ回路８−０が選択された場合、そのとき選択さ
れるビット線対はビット線対ＢＬ０，＊ＢＬ０、および
ＢＬ１，＊ＢＬ１である。一般にデコーダ回路８−ｉが
選択された場合、選択されるビット線対はビット線対Ｂ
Ｌ２ｉ，＊ＢＬ２ｉ、およびＢＬ２ｉ＋１，＊ＢＬ２ｉ
＋１である。
【００４７】この選択されるビット線対の組は外部列ア
ドレスに従って一意的に決められている。したがって、
たとえばビット線対ＢＬ１，＊ＢＬ１とビット線対ＢＬ
２，＊ＢＬ２の組を同時に選択してこれらの２列のデー
タの比較または演算を行なう場合には以下の手順が必要
とされる。まず、デコーダ回路８−０を選択する列アド
レスを入力し、ビット線対ＢＬ０，＊ＢＬ０およびＢＬ
１，＊ＢＬ１を選択して、ビット線対ＢＬ１，＊ＢＬ１
のデータをたとえば外部のレジスタに保持する。次い
で、再び、半導体記憶装置にアクセスしてデコーダ回路
８−１を選択してビット線対ＢＬ２，＊ＢＬ２およびＢ
Ｌ３，＊ＢＬ３を選択する。このため、半導体記憶装置
へ２度アクセスする動作が必要とされ、高速でデータ処
理を行なうことができないという問題が生じる。
【００４８】上述の説明においては半導体記憶装置にお
けるメモリセルの行または列を選択するためのデコーダ
について説明している。しかしながら、アドレス信号を
デコードすることにより複数の回路から対応の回路を選
択する構成は、一般に、選択信号のビット数を低減する
ために種々の用途において利用されている。このような
場合においても、上で説明したデコーダの構成と同様、
外部からの対象物指定信号により選択される対象物（次
段回路）の組は一意的に定められており、任意の組合わ
せの対象物を同時に選択することはできない。たとえ
ば、制御対象の動作環境を示す各種パラメータを検出す
る多数のセンサが設けられている制御システムにおい
て、多数のセンサからの出力を常時モニタし、センサか
らの出力の相互の関連性を見ることにより制御対象の異
常の有無の検出および異常箇所の標定などを行なう構成
を考える。このような制御システムの場合、センサから
の出力の相互の関連性の判断およびその判断結果に基づ
く制御対象の異常の有無の識別およびこの識別に基づく
必要な処理を行なう中央監視装置として機能する回路装
置はマイクロコンピュータ等の半導体回路装置により構
成されており、かつその制御動作実行部においてセンサ
を指定するセンサ指定信号とこのセンサ指定信号により
選択されるセンサの組合わせとの対応関係が一意的に決
定されている構成の場合には、異なる組合わせのセンサ
を選択することができなくなる。したがって、異なる組
合わせのセンサの出力に基づいて制御対象の動作を識別
することができないため、正確な制御対象の異常の有無
の検出および異常箇所の標定を高速で実行することがで
きなくなる可能性が生じる。
【００４９】また、従来の半導体記憶装置においては冗
長構成をとることにより不良ビットの救済を行なうこと
ができ、半導体記憶装置の製品歩留を改善することがで
きる。しかしながら、図４５に示す構成の場合、ノーマ
ルローデコーダおよびノーマルコラムデコーダのデコー
ド動作の禁止は、スペアローデコーダおよびスペアコラ
ムデコーダから発生されるノーマルエレメントディスエ
ーブル信号ＮＥＤにより行なわれている。このため、高
速でアクセスを行なうことができないという問題が生じ
る。この間の事情について図面を参照してより具体的に
説明する。
【００５０】図４６は図４５に示すノーマルコラムデコ
ーダに含まれる単位デコーダ回路の構成を概略的に示す
図である。図４６において、単位デコーダ回路は、コラ
ムアドレスバッファ４からの内部列アドレスＣＡ，＊Ｃ
Ａの所定の組をその真入力に受け、かつその偽入力にノ
ーマルエレメントディスエーブル信号ＮＥＤを受けるゲ
ート回路Ｇ１と、ゲート回路Ｇ１の出力を受けるインバ
ータ回路Ｇ２とを含む。インバータ回路Ｇ２から列選択
信号Ｙが発生され、Ｉ／ＯゲートトランジスタＴｒＩ，
Ｔｒ′Ｉのゲートへ与えられる。
【００５１】図４６に示す構成においては、単位デコー
ダ回路により１対のビット線が選択される場合が例示的
に示される。しかしながら、複数対のビット線が選択さ
れる場合も同様であり、その場合、列選択信号Ｙが隣接
するビット線対のＩ／Ｏゲートトランジスタのゲートへ
与えられる。
【００５２】内部列アドレスＣＡ，＊ＣＡは複数ビット
からなり、ゲート回路Ｇ１へは、この複数ビットの内部
列アドレスのうちの所定の組が与えられる。ゲート回路
Ｇ１は、そこに設定された内部列アドレスＣＡ，＊ＣＡ
のビットの組がすべて“Ｈ”となり、かつノーマルエレ
メントディスエーブル信号ＮＥＤが“Ｌ”となったとき
に“Ｌ”の信号Ｙ′を出力する。図４６に示すデコーダ
回路の動作をその動作波形図である図４７を参照して説
明する。
【００５３】図４５に示す半導体記憶装置の場合、列ア
ドレスと行アドレスとが外部から同時に並列に与えられ
る。行アドレスと列アドレスを取込むタイミングはチッ
プセレクト信号ＣＳにより決定される。チップセレクト
信号ＣＳ（図４５には示さず）が図４７の（ａ）に示す
ように“Ｈ”に立上がると、そのときにコラムアドレス
バッファ４へ与えられていた外部列アドレスＡｄｄが図
４７の（ｂ）に示すように装置内部へ取込まれてノーマ
ルコラムデコーダ５ａおよびスペアコラムデコーダ５ｂ
へ与えられる。
【００５４】ノーマルコラムデコーダ５ａは、コラムア
ドレスバッファ４からの内部列アドレスに応答して、デ
コード動作を実施する。ゲート回路Ｇ１に与えられる内
部アドレスのビットの組がすべて“Ｈ”となった場合、
ゲート回路Ｇ１の出力信号Ｙ′は図４７の（ｃ）に示す
ように“Ｌ”に立下がり、応じてインバータ回路Ｇ２か
らの列選択信号Ｙが図４７の（ｄ）に示すように“Ｈ”
に立上がる。
【００５５】そのとき、同時に、スペアコラムデコーダ
５ｂにおいては、不良コラムプログラム回路１３からの
不良列アドレスと内部列アドレスＣＡ，＊ＣＡとの比較
動作が行なわれている。スペアコラムデコーダ５ｂにお
いて一致が検出された場合、冗長列を選択するための信
号ＳＹＤが発生されかつ同時にノーマルエレメントディ
スエーブル信号ＮＥＤが図４７の（ｅ）に示すように発
生される。
【００５６】したがって、チップセレクト信号ＣＳが
“Ｈ”に立上がってからノーマルエレメントディスエー
ブル信号ＮＥＤが“Ｈ”に立上がるまでにはスペアコラ
ムデコーダ５ｂにおいて比較動作が行なわれかつデコー
ド動作が完了するまでの一定の期間Ｔが存在する。
【００５７】この期間Ｔにおいては、既にノーマルコラ
ムデコーダ５ａにおいてデコード動作が行なわれている
ため、その期間、列選択信号Ｙは“Ｈ”に立上がり、不
良列が内部データ伝達線対Ｉ／Ｏ，＊Ｉ／Ｏに接続され
る。
【００５８】信号ＮＥＤが図４７の（ｅ）に示すように
“Ｈ”に立上がれば、ゲート回路Ｇ１の出力Ｙ′は図４
７の（ｃ）に示すように“Ｈ”に立上がり、列選択信号
Ｙは図４７の（ｄ）に示すように“Ｌ”となり、不良列
の選択が禁止される。この状態において、冗長列の選択
動作が行なわれることになり、冗長列が内部データ伝達
線対Ｉ／Ｏ，＊Ｉ／Ｏに接続される。
【００５９】上述のように、不良列選択時においては、
期間Ｔにおいて不良列が内部データ伝達線対Ｉ／Ｏ，＊
Ｉ／Ｏに接続されるため、不良メモリセルのデータが内
部データ伝達線対Ｉ／Ｏ，＊Ｉ／Ｏに読出される。これ
を避けるためには、不良ビットの選択が禁止され確実に
冗長列による置換えが行なわれた後に冗長列を入出力回
路７へ接続する必要がある。このため、この期間Ｔによ
り半導体記憶装置へのアクセス時間が長くなるという問
題が生じる。
【００６０】特に、この信号ＮＥＤはコラムデコーダの
各デコーダ回路に共通に与えられるため、スペアコラム
デコーダ５ｂから最も遠い位置にあるデコーダ回路に信
号ＮＥＤが到達する時間が最も長い。この最も遠い位置
のデコーダ回路へ信号ＮＥＤが到達する時間を考慮して
データの書込み／読出しタイミングを設定する必要があ
るため、半導体記憶装置のアクセスがさらに遅くなると
いう問題が生じる。
【００６１】この動作は行選択系においても同様であ
り、スペアロウデコーダ３ｂが活性化され、スペア行選
択信号ＳＸＤが発生される場合、ノーマルエレメントデ
ィスエーブル信号ＮＥＤがノーマルロウデコーダ３ａへ
与えられ、その行選択動作が禁止される。このため、不
良行が一旦選択状態となる期間が経過した後に冗長ワー
ド線の選択動作を行なう必要があり、同様に行選択動作
に要する時間が長くなり、アクセス時間が長くなる。
【００６２】また、上述のような信号ＮＥＤを用いるこ
とによりデコーダ回路を不活性状態とする構成に代えて
図４８に示すようなノーマルデコーダの構成が用いられ
る場合もある。
【００６３】図４８は従来のノーマルコラムデコーダに
含まれる単位デコーダ回路の他の構成を示す図である。
図４８において、単位デコーダ回路は、内部列アドレス
ＣＡ，＊ＣＡをデコードするためのゲート回路Ｇ１０
と、ゲート回路Ｇ１０の出力をリンク素子ＬＥを介して
受けて列選択信号Ｙを導出し、かつビット線対ＢＬ０，
＊ＢＬ０が不良列の場合にこのビット線を常時非選択状
態とするための機能を備える列選択信号発生回路ＬＡを
含む。
【００６４】ゲート回路Ｇ１０は、複数ビットからなる
内部列アドレスＣＡ，＊ＣＡの予め定められた組合わせ
のビットがすべて“Ｈ”の場合に“Ｌ”の信号を出力す
る。リンク素子ＬＥはレーザ溶断が可能であり、ゲート
回路Ｇ１０が選択する列（ビット線対ＢＬ０，＊ＢＬ
０）が不良列の場合にたとえばレーザにより溶断され、
ゲート回路Ｇ１０の出力とビット線対ＢＬ０，＊ＢＬ０
とを切離す。
【００６５】列選択信号発生回路ＬＡは、ゲート回路Ｇ
１０の出力を反転するインバータを構成するＰチャネル
ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）ＴＰ１およびＮチャネルＭＯＳトランジスタＴＮ１
と、列選択信号発生回路ＬＡの出力信号線を電源投入時
に“Ｌ”に初期設定するためのラッチ回路を構成するＰ
チャネルＭＯＳトランジスタＴＰ２およびＴＰ３を含
む。
【００６６】ＰチャネルＭＯＳトランジスタＴＰ２はそ
のゲートにインバータ（トランジスタＴＰ１およびＴＮ
１）の出力信号を受ける。ＰチャネルＭＯＳトランジス
タＴＰ３はそのゲートに、電源投入時に所定の期間
“Ｌ”となる電源投入検出信号＊ＰＯＰを受ける。トラ
ンジスタＴＰ２およびＴＰ３は互いに並列に接続され、
それらの一方導通端子は共通に電源Ｖｃｃに接続され、
それらの他方導通端子は共通にトランジスタＴＰ１およ
びＴＮ１のゲートに接続される。次に、この図４８に示
すデコーダ回路の動作について説明する。
【００６７】ビット線対ＢＬ０，＊ＢＬ０が正常列であ
る場合、リンク素子ＬＥは導通状態にある。電源投入時
においては、所定の期間信号＊ＰＯＰが“Ｌ”となる。
これに応答して、トランジスタＴＰ３がオン状態とな
り、電源電位ＶｃｃがトランジスタＴＰ１およびＴＮ１
のゲートへ与えられる。トランジスタＴＮ１が伝達され
た電源電位Ｖｃｃに応答してオン状態となり、列選択信
号Ｙは接地電位の“Ｌ”に設定される。信号＊ＰＯＰが
所定期間経過後“Ｈ”に立上がったとしても、列選択信
号Ｙが“Ｌ”にあるため、トランジスタＴＰ２がオン状
態となり、トランジスタＴＮ１をオン状態、トランジス
タＴＰ１をオフ状態に維持している。
【００６８】ゲート回路Ｇ１０が内部列アドレスＣＡ，
＊ＣＡにより選択された場合、ゲート回路Ｇ１０は
“Ｌ”の信号を出力する。このとき、トランジスタＴＰ
１がオン状態、トランジスタＴＮ１がオフ状態となり、
列選択信号Ｙが“Ｈ”に立上がり、ビット線対ＢＬ０，
＊ＢＬ０がトランジスタＴｒ０，Ｔｒ０′を介して内部
データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続される。こ
れにより正常な列の選択が行なわれる。ここで、トラン
ジスタＴＰ２の電流駆動能力は、ゲート回路Ｇ１０の駆
動能力より小さいため、ゲート回路Ｇ１０の出力に応じ
たトランジスタＴＰ１およびＴＮ１のオン／オフ動作が
トランジスタＴＰ２のオン状態にかかわらず実行され
る。列選択信号Ｙが“Ｈ”に立上がった場合、トランジ
スタＴＰ２はオフ状態となるため、高速で列選択信号Ｙ
は“Ｈ”に立上げられる。
【００６９】ゲート回路Ｇ１０を含むデコーダ回路が接
続されるビット線対ＢＬ０，＊ＢＬ０が不良列の場合リ
ンク素子ＬＥはレーザ等を用いて溶断される。これによ
り、ゲート回路Ｇ１０とビット線対ＢＬ０，＊ＢＬ０と
の切離しが行なわれる。
【００７０】電源投入時においてトランジスタＴＰ３に
よりトランジスタＴＮ１がオン状態となり、列選択信号
Ｙを“Ｌ”に立下げる。この“Ｌ”の列選択信号Ｙに応
答してトランジスタＴＰ２がオン状態となり、列選択信
号Ｙを常時“Ｌ”に設定する。これにより、不良列の選
択が禁止される。
【００７１】上述のようなリンク素子を用いたデコーダ
回路の構成の場合、各デコーダ回路に対しリンク素子Ｌ
Ｅを設ける必要がある。半導体記憶装置の容量が大きく
なると、限られた面積内に数多くのメモリセルを配置す
る必要があり、ビット線ピッチが小さくなる。このビッ
ト線ピッチに合わせてデコーダ回路を形成する必要があ
り、かつリンク素子もこの小さなビット線ピッチに合わ
せて設ける必要がある。
【００７２】一方、リンク素子のレーザ溶断が行なわれ
るとき、このレーザ溶断時に溶断された部分が隣接信号
線へ及ぼす悪影響（溶断破片の飛散による信号線の短絡
等）を防止するために、リンク素子が必要とするピッチ
はビット線ピッチよりも大きくされる。したがって、半
導体記憶装置の大容量化に伴ってビット線ピッチが小さ
くなると各ビット線対に対してリンク素子を設けるのが
困難になるという問題が生じる。
【００７３】図４５に示すメモリセルアレイ構成に代え
て、大容量半導体記憶装置においてはメモリセルアレイ
を複数のブロックに分割し、各ブロックごとに行および
列の選択動作を行なう構成が用いられる。
【００７４】図４９はさらに他の従来の半導体記憶装置
の全体の構成を概略的に示す図である。図４９におい
て、半導体記憶装置は４つのブロックに分割されたメモ
リセルアレイブロック１ａ，１ｂ，１ｃおよび１ｄを含
む。メモリセルアレイブロック１ａ〜１ｄの各々は、行
列状に配置された複数のメモリセルを備える。
【００７５】メモリセルアレイブロック１ａ〜１ｄの各
々に対応して、ノーマルローデコーダ３０ａ〜３０ｄお
よびスペアローデコーダ３１ａ〜３１ｄ、冗長ローメモ
リセルアレイ１０ａ〜１０ｄおよび（センスアンプ＋Ｉ
／Ｏ）ブロック６ａ〜６ｄが設けられる。ノーマルロー
デコーダ３０ａ〜３０ｄおよびスペアローデコーダ３１
ａ〜３１ｄの各々へローアドレスバッファ２からの内部
行アドレスが並列に与えられる。各メモリセルアレイブ
ロック１ａ〜１ｄにおいて１行が選択される。
【００７６】メモリセルアレイブロック１ａ〜１ｄの各
々には、不良列を救済するための冗長コラムメモリセル
アレイ１１ａ〜１１ｄが設けられる。
【００７７】メモリセルアレイブロック１ａ〜１ｄ各々
から列を選択するために、外部列アドレスを受けて内部
列アドレスを発生するコラムアドレスバッファ４、内部
列アドレスをデコードするためのノーマルコラムデコー
ダ５ａおよびスペアコラムデコーダ５ｂが設けられる。
ノーマルコラムデコーダ５ａはメモリセルアレイブロッ
ク１ａ〜１ｂに対し共通に設けられ、スペアコラムデコ
ーダ５ｂも冗長コラムメモリセルアレイ１１ａ〜１１ｄ
の各々に共通に設けられる。
【００７８】メモリセルアレイブロック１ａおよび１ｂ
とデータの入出力を選択的に行なうために入出力回路７
ａが設けられ、メモリセルアレイブロック１ｃおよび１
ｄとデータの入出力を選択的に行なうために入出力回路
７ｂが設けられる。入出力回路７ａおよび７ｂとデータ
入出力を選択的に行なうために入出力回路７ｃが設けら
れる。
【００７９】入出力回路７ａ，７ｂおよび７ｃにおける
入出力列の選択は、入出力回路７ｃにおいて、たとえば
最上位行アドレスビットと最上位列アドレスビットとを
ブロックアドレスとし、このブロックアドレスをデコー
ドしてブロックを選択することにより行なわれる。
【００８０】このような半導体記憶装置においては、メ
モリセルアレイブロック１ａ〜１ｄ各々に対して冗長ロ
ーメモリセルアレイ１０ａ〜１０ｄが設けられており、
かつこれらに対応してスペアローデコーダ３１ａ〜３１
ｄが設けられる。したがって、メモリセルアレイブロッ
ク１ａ〜１ｄ各々において各ブロック独立に不良行の救
済を実行することができる。
【００８１】冗長コラムメモリセルアレイ１１ａ〜１１
ｄはそれぞれメモリセルアレイブロック１ａ〜１ｄに対
応して設けられているものの、スペアコラムデコーダ５
ｂは冗長コラムメモリセルアレイ１１ａ〜１１ｄに共通
に設けられている。したがって、不良列の救済は各ブロ
ック共通に行なわれることになる。すなわち、各ブロッ
クにおいてそのブロックに不良列が存在するか否かにか
かわらず冗長列との置換が行なわれることになる。した
がって、たとえばメモリセルアレイブロック１ａにおけ
る不良列を救済するために冗長コラムメモリセルアレイ
１１ａにおける冗長列を利用した場合、冗長コラムメモ
リセルアレイ１１ｂ〜１１ｄの各々においても対応の冗
長列が使用されることとなり、各ブロックがそれぞれ独
立に冗長列を利用することができず、不良列の救済を有
効に行なうことができないという問題が生じる。
【００８２】この発明は、上記問題点に鑑みてなされた
ものであり、以下の目的を備える。すなわち、第１の発
明の目的は、多ビット入力信号が指定する次段回路の組
合わせの自由度の大きい半導体回路装置を提供すること
である。
【００８３】第２の発明の目的は、外部アドレスに従っ
て同時に選択される複数の行または列の組合わせを自由
に設定することのできる半導体回路装置を提供すること
である。
【００８４】第３の発明の目的は、効率的に任意の組合
わせの次段回路を選択するための半導体回路装置を提供
することである。
【００８５】第４の発明の目的は、不良の次段回路を容
易に救済することできる半導体回路装置を提供すること
である。
【００８６】第５および第６の発明の目的は、不良行ま
たは不良列救済用のリンク素子を設ける必要のない不良
ビット救済機能を備えた半導体回路装置を提供すること
である。
【００８７】第５および第６の発明の他の目的は、不良
ビット救済をアクセス速度の遅延をもたらすことなく効
率的に行なうことのできる半導体回路装置を提供するこ
とである。
【００８８】第５および第６の発明のさらに他の目的
は、冗長メモリセルを有効に利用することのできる、不
良ビット救済機能を備える半導体回路装置を提供するこ
とである。
【００８９】
【課題を解決するための手段】請求項１に係る半導体回
路装置は、２n 個のアドレスを示すｎビットからなるア
ドレス信号を受けて、この受けたアドレス信号に応じて
２以上の所定数が非選択レベルから選択レベルへと変化
する複数の選択信号を出力する選択手段を備える。この
選択手段は、選択信号各々に対応して設けられ、アドレ
ス信号が２n 個のアドレスうちの所定数と同数個のそれ
ぞれを示すのに応じて非選択レベルから選択レベルへと
対応の選択信号を変化させて出力する複数の単位デコー
ダを有する。請求項２に係る半導体回路装置は、２n 個
のアドレスを示すｎビットからなるアドレス信号を受
け、このアドレス信号に応じて２以上の所定数が非選択
レベルから選択レベルへ変化する複数の選択信号を出力
する選択手段を備える。この選択手段は、アドレス信号
を受け、受けたアドレス信号に応じて１つが非活性レベ
ルから活性化レベルへ変化する複数の活性化信号を出力
するデコード手段と、各々が選択信号の各々に対応して
設けられ、複数の活性化信号の所定数と同数の活性化信
号を受け、このうち１つが活性化レベルとなると非選択
レベルから選択レベルへと対応の選択信号を変化させて
出力する複数の単位デコーダを有する。請求項３に係る
半導体回路装置は、２n 個のアドレスを示すｎビットか
らなるアドレス信号を受け、この受けたアドレス信号に
応じて２以上の所定数が非選択レベルから選択レベルへ
変化する複数の選択信号を出力する選択手段を備える。
この選択手段は、アドレス信号と、受けたアドレス信号
に応じて第１の数のビットが活性化レベルとなる複数ビ
ットの第１のプリデコーデッド信号およびこの受けたア
ドレス信号に応じて第１の数との和が前記所定数よりも
１大きい値となる第２の数のビットの活性化レベルとな
る複数ビットの第２のプリデコーデッドを出力するプリ
デコード手段と、各々が選択信号各々に対応して設けら
れ、第１のプリデコーデッド信号の対応のビットおよび
第２のプリデコーデッド信号の対応のビットとを受け、
受けたアドレス信号が前記２n 個のアドレスのうちの所
定数と同数個のアドレスのそれぞれを示すのに応じて対
応の選択信号を非選択レベルから選択レベルへと変化さ
せて出力する複数の単位デコーダを有する。好ましくは
第１のプリデコーデット信号は、アドレス信号が第１の
アドレスを示すときおよび第２のアドレスを示すとき活
性化レベルとなる第１のビットおよび受けたアドレス信
号が第１のアドレスを示すとき活性化レベルとなり、第
２のアドレスを示すとき非活性化レベルとなる第２のビ
ットを有し、また第２のプリデコーデッド信号はアドレ
ス信号が第１のアドレスを示すときおよび第２のアドレ
スを示すとき活性化レベルとなる第３のビットおよび受
けたアドレス信号が第１のアドレスを示すとき非活性レ
ベルとなり、第２のアドレスを示すときには活性化レベ
ルとなる第４のビットを有し、複数の単位デコーダは、
第２のビットおよび第３のビットを受ける第１の単位デ
コーダと、第１のビットおよび第３のビットを受ける第
２の単位デコーダと第１のビットおよび第４のビットを
受ける第３の単位デコーダを含む。単位デコーダは好ま
しくは、アドレス信号が所定数と同数の連続するアドレ
スのそれぞれを示すのに応じて選択信号を選択レベルと
する。好ましくは、各々が単位デコーダに対応して設け
られ、対応の単位デコーダからの選択信号が第２のレベ
ルのとき選択されてデータを出力する複数の次段回路
と、選択された所定数の次段回路からのデータ各々がそ
れぞれ出力される所定数の内部データ伝達線と、内部デ
ータ伝達線を介して所定数のデータを受け、アドレス信
号および不良の次段回路に対応する予めプログラムされ
た不良アドレスとに基づいて、この不良アドレスに対応
する不良の次段回路からのデータを非選択とするととも
に、所定数のデータを選択的に共通データバスに出力す
るデータ選択手段をさらに備える。好ましくは、さらに
次段回路に対応した列に配置される複数のビット線対と
各ビット線対に接続される複数のメモリセルを有するメ
モリセルアレイを備える。次段回路の各々は対応のビッ
ト線と内部データ伝達線との間に接続され、対応の単位
デコーダからの選択信号を受け、この受けた選択信号が
第２のレベルのとき対応のビット線と内部データ伝達線
とを接続する接続手段を有する。好ましくは各々が複数
行に配置される複数のワード線と各ワード線に接続され
る複数のメモリセルを各々が有する所定数のブロックを
備え、各単位デコーダは、受けたアドレス信号に応じて
同時に選択信号を第２のレベルとする単位デコーダとは
互いに異なるブロックに対してワード線に対応して配置
され、選択信号を対応のワード線に伝達する。好ましく
はブロック各々から出力されるアドレス信号に基づいて
選択されたメモリセルのデータを受け、このアドレス信
号および不良行を示すプログラム手段にプログラムされ
た不良アドレスに基づいて、この不良アドレスに対応す
る不良のメモリセルの行が選択されるブロックから出力
されるデータを非選択とするとともに各ブロックから出
力されるデータを選択的に出力するデータ選択手段を備
える。請求項１０に係る半導体回路装置は、２n 個のア
ドレスを示すｎビットからなるアドレス信号を受け、こ
のアドレス信号が２n 個のアドレスのうち２以上の所定
数のアドレスのそれぞれを示すのに応じて非選択レベル
から選択レベルへ変化する選択信号を出力する複数の選
択手段と、各選択手段に対応して設けられ対応の選択手
段からの選択信号が選択レベルとなると選択され、所定
数と同数が同時に選択される複数の次段回路を備える。
【００９０】
【００９１】
【００９２】
【００９３】
【００９４】
【００９５】
【００９６】
【００９７】
【００９８】
【作用】請求項１に係る半導体回路装置においては、選
択手段からの選択信号は、与えられたアドレス信号に応
じて２以上の所定数が選択レベルへ変化する。単位デコ
ーダは選択信号それぞれに対応して設けられており、ア
ドレス信号が所定数と同数個のアドレスの各々を示すと
きに対応の選択信号を選択状態とする。したがって、あ
る１つの選択信号は異なる複数のアドレスが指定された
ときに選択状態とされる。すなわち、１つの選択信号に
対し複数のアドレスを割当てることができ、同時に選択
状態となる選択信号の組合わせを柔軟に設定することが
できる。請求項２に係る半導体回路装置においては、デ
コード手段は、アドレス信号に従ってその複数の活性化
信号のうち１つを活性化レベルとする。このデコード手
段の出力する複数の活性化信号のうち所定数と同数の活
性化信号が単位デコーダへ与えられる。単位デコーダは
与えられた所定数の活性化信号のうち１つが活性化レベ
ルとなると選択レベルとなる選択信号を出力する。これ
により１つのアドレス信号により所定数の単位デコーダ
が選択レベルの選択信号を出力することができる。各単
位デコーダは対応の所定数の活性化信号に対応するアド
レスがそれぞれ割当てられたことになり、同時に選択状
態とされる単位デコーダの組を容易に変更することがで
きる。請求項３に係る半導体回路装置においては、第１
のプリデコーデッド信号および第２のプリデコーデッド
信号がプリデコード手段から出力され、この第１および
第２のプリデコーデッド信号の組を複数の単位デコーダ
によりさらにデコードして選択信号を出力する。単位デ
コーダはそれぞれ選択信号に対応して設けられている。
第１および第２のプリデコーデッド信号のビットの組合
わせにより複数の単位デコーダを同時に活性状態とする
ことができ、プリデコード方式のデコード回路を用いて
も容易に１つの選択信号が複数のアドレスを割当てら
れ、同時に選択状態とされる選択信号の組を容易に変更
することができる。請求項１０に係る半導体回路装置に
おいては、選択手段は、所定数のアドレスの各々が示さ
れたときに対応の選択信号を選択状態とするとともに複
数の次段回路は対応の選択信号により選択状態とされる
ため、次段回路において同時に選択状態とされる次段回
路の組を容易に変更することができ所望の組合わせの次
段回路を同時に選択状態とすることができる。
【００９９】
【０１００】
【０１０１】
【０１０２】
【０１０３】
【０１０４】
【０１０５】
【０１０６】
【発明の実施例】図１は、この発明を半導体記憶装置に
適用した場合の半導体記憶装置の全体の構成を概略的に
示す図である。この図１に示す半導体記憶装置は、メモ
リセルが行および列からなるマトリクス状に配置される
構成であればどのような型式の半導体記憶装置であって
もよい。
【０１０７】図１において、半導体記憶装置は、ローア
ドレスバッファ２、ローデコーダ３、コラムアドレスバ
ッファ４、（センスアンプ＋Ｉ／Ｏ）ブロック６および
入出力回路７に加えて、第１のコラムデコーダ１５およ
び第２のコラムデコーダ１６を含む。
【０１０８】第１のコラムデコーダ１５は、コラムアド
レスバッファ４からの内部列アドレスＣＡ（および＊Ｃ
Ａ）を受け、メモリセルアレイ１における列を選択する
ための第１の列選択信号を発生する。
【０１０９】第２のコラムデコーダ１６は、第１のコラ
ムデコーダ１５からの第１の列選択信号に応答して、メ
モリセルアレイ１から対応の複数の列を同時に選択す
る。第２のコラムデコーダ１６は、第１のコラムデコー
ダ１５からの異なる第１の列選択信号に応答して同一の
列をメモリセルアレイ１から選択する機能を備える。こ
の第２のコラムデコーダ１６の機能により、メモリセル
アレイ１から任意の組合わせの列を外部列アドレス（コ
ラムアドレス）に従って選択することができる。
【０１１０】図２は、図１に示す第１のコラムデコー
ダ、第２のコラムデコーダおよび（センスアンプ＋Ｉ／
Ｏ）ブロックの構成をより具体的に示す図である。図２
においてはセンスアンプ部分が省略されている。図２に
おいて、第１のコラムデコーダ１５は、各々が予め定め
られた組合わせのビットからなる内部列アドレス信号を
受けるデコーダ回路１９−０〜１９−ｎを備える。デコ
ーダ回路１９−０〜１９−ｎはそれぞれＮＡＮＤ回路に
より構成され、それぞれは与えられた内部列アドレス信
号のビットの組がそれぞれ“Ｈ”のときに選択状態とな
り、“Ｌ”の信号を出力する。
【０１１１】第２のコラムデコーダ１６は、ビット線対
ＢＬ０，＊ＢＬ０〜ＢＬｎ＋１，＊ＢＬｎ＋１各々に対
応して設けられるＮＡＮＤ回路２０−０〜２０−ｎ＋１
を含む。ＮＡＮＤ回路２０−０はその一方入力に電源電
圧Ｖｃｃを受け、その他方入力にデコーダ回路１９−０
の出力を受ける。ＮＡＮＤ回路２０−ｎ＋１はその一方
入力にデコーダ回路１９−ｎの出力を受け、その他方入
力に電源電圧Ｖｃｃを受ける。
【０１１２】残りのＮＡＮＤ回路２０−１〜２０−ｎ
は、それぞれ、隣接する２つのデコーダ回路の出力を受
ける。すなわち、ＮＡＮＤ回路２０−ｉ（ｉ＝１〜ｎ）
は、デコーダ回路１９−ｉ−１および１９−ｉの出力を
受ける。第２のコラムデコーダ１６に含まれるＮＡＮＤ
回路２０−０〜２０−ｎ＋１はそれぞれ対応のビット線
対を選択して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ
０、Ｉ／Ｏ１，＊Ｉ／Ｏ１へ接続する。偶数番号の付さ
れたビット線対（たとえばＢＬ０，＊ＢＬ０、ＢＬ２，
＊ＢＬ２）は内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０
に接続される。奇数番号の付されたビット線対（たとえ
ばビット線対ＢＬ１，＊ＢＬ１、ＢＬ３，＊ＢＬ３）は
内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１へ接続され
る。
【０１１３】上述の構成において、ＮＡＮＤ回路２０−
１〜２０−ｎの各々は、対応のデコーダ回路のいずれか
一方が選択状態となったときに第２の列選択信号を発生
する。たとえば、ＮＡＮＤ回路２０−１は、デコーダ回
路１９−０またはデコーダ回路１９−１が選択状態とな
ったときにビット線対ＢＬ１，＊ＢＬ１を選択状態とす
る第２の列選択信号を発生する。
【０１１４】ＮＡＮＤ回路２０−０および２０−ｎ＋１
はそれぞれデコーダ回路１９−０および１９−ｎが選択
状態となったときのみビット線対ＢＬ０，＊ＢＬ０およ
びＢＬｎ＋１，＊ＢＬｎ＋１を選択状態にする第２の列
選択信号を発生する。
【０１１５】第２のコラムデコーダ１６において、両端
のＮＡＮＤ回路２０−０および２０−ｎ＋１を除くＮＡ
ＮＤ回路２０−１〜２０−ｎはそれぞれ２つのデコーダ
回路により選択可能である。したがって、外部列アドレ
スにより任意の組合わせの隣接する２列のデータをアク
セスすることができる。次に、この図２に示す列選択系
の動作について説明する。
【０１１６】デコーダ回路１９−０が外部列アドレスに
より選択された場合を考える。このとき、デコーダ回路
１９−０の出力のみが“Ｌ”となり、残りのデコーダ回
路１９−１〜１９−ｎの出力は“Ｈ”である。この場
合、ＮＡＮＤ回路２０−０および２０−１が選択状態と
なり、“Ｈ”の第２の列選択信号がＩ／Ｏゲートトラン
ジスタＴｒ・１〜Ｔｒ・４のそれぞれのゲートへ与えら
れる。ビット線対ＢＬ０，＊ＢＬ０は内部データ伝達線
対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続され、ビット線対ＢＬ
１，＊ＢＬ１は内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ
１に接続される。
【０１１７】行選択動作は従来と同様に行なわれてお
り、選択された行と選択されたビット線対ＢＬ０，＊Ｂ
Ｌ０およびＢＬ１，＊ＢＬ１の交点に位置する２ビット
のメモリセルが選択され、入出力回路７に接続される。
【０１１８】列アドレスに従ってデコーダ回路１９−１
が選択された場合を考える。このとき、デコーダ回路１
９−１の出力のみが“Ｌ”となる。したがって、ＮＡＮ
Ｄ回路２０−１および２０−２の出力が“Ｈ”に立上が
り、ビット線対ＢＬ１，＊ＢＬ１およびビット線対ＢＬ
２，＊ＢＬ２がそれぞれ内部データ伝達線対Ｉ／Ｏ１，
＊Ｉ／Ｏ１およびＩ／Ｏ０，＊Ｉ／Ｏ０に接続される。
【０１１９】外部列アドレスに従って第２のコラムデコ
ーダ１６において同時に選択されるＮＡＮＤ回路の組合
わせを変更することができ、応じて、同時に選択状態と
されるビット線対の組合わせも変更することができる。
したがって、処理内容に応じて列アドレスが適当に与え
られれば、任意の隣接する２ビットのメモリセルを同時
に選択することができる。
【０１２０】図３は図２に示す列選択系の変更例を示す
図である。図３において、第１のコラムデコーダ１５は
さらに追加のデコーダ回路１９−ｎ＋１を含む。これに
より、第１のコラムデコーダ１５に含まれるデコーダ回
路の数とビット線対の数とが同一となる。
【０１２１】第２のコラムデコーダ１６は、図２に示す
ものと同様の構成を有しているが、ＮＡＮＤ回路２０−
０および２０ｎ＋１がそれぞれ一方入力に電源電位Ｖｃ
ｃを受ける代わりにデコーダ回路１９−ｎ＋１の出力を
受ける点で異なっている。ＮＡＮＤ回路２０−０は、し
たがって、デコーダ回路１９−０またはデコーダ回路１
９−ｎ＋１が選択状態となったときにビット線対ＢＬ
０，＊ＢＬ０を選択する信号を発生する。
【０１２２】ＮＡＮＤ回路２０−ｎ＋１は、デコーダ回
路１９−ｎまたはデコーダ回路１９−ｎ＋１が選択状態
となったときにビット線対ＢＬｎ＋１，＊ＢＬｎ＋１を
選択する信号を発生する。
【０１２３】この図３に示す構成においては、ループ状
の関係において隣接する２対のビット線を選択すること
ができる。図２に示す構成においては、ビット線対ＢＬ
０，＊ＢＬ０はビット線対ＢＬ１，＊ＢＬ１との組合わ
せでのみ同時に選択されるだけである。また同様にビッ
ト線対ＢＬｎ＋１，＊ＢＬｎ＋１はビット線対ＢＬｎ，
＊ＢＬｎと同時に選択されるだけである。しかしなが
ら、この図３に示す構成においては、ビット線対ＢＬ
０，＊ＢＬ０はビット線対ＢＬ１，＊ＢＬ１またはビッ
ト線対ＢＬｎ＋１，＊ＢＬｎ＋１と同時に選択すること
ができる。同様にして、ビット線対ＢＬｎ＋１，＊ＢＬ
ｎ＋１はビット線対ＢＬｎ，＊ＢＬｎまたはビット線対
ＢＬ０，＊ＢＬ０と同時に選択することができる。すな
わち、図３に示す構成においては、任意の隣接するまた
はループを介して隣接する２対のビット線を同時に選択
することができる。
【０１２４】図４は図２に示す列選択系のさらに他の変
更例を示す図である。図４において、第１のコラムデコ
ーダ１５は、図３に示す構成と同様に、ＮＡＮＤ型のデ
コーダ回路１９−０〜１９−ｎ＋１を含む。第２のコラ
ムデコーダ１６′は、３入力のＮＡＮＤ回路２１−０〜
２１−ｎ＋１を含む。ＮＡＮＤ回路２１−０〜２１−ｎ
＋１の各々は、隣接またはループを介して隣接する３つ
のデコーダ回路の出力を受ける。たとえばＮＡＮＤ回路
２１−０はデコーダ回路１９−０、１９−１および１９
−ｎ＋１の出力を受ける。ＮＡＮＤ回路２１−ｎ＋１
は、デコーダ回路１９−ｎ、１９−ｎ＋１および１９−
０の出力を受ける。残りのＮＡＮＤ回路２１−ｉ（ｉ＝
１〜ｎ）は、デコーダ回路１９−ｉ−１，１９−ｉおよ
び１９−ｉ＋１の出力を受ける。
【０１２５】ＮＡＮＤ回路２１−０〜２１−ｎ＋１の各
々は、ビット線対ＢＬ０，＊ＢＬ０〜ＢＬｎ＋１，＊Ｂ
Ｌｎ＋１の各々に対応して設けられる。したがって、Ｎ
ＡＮＤ回路２１−ｊ（ｊ＝０〜ｎ＋１）が選択された場
合、ビット線対ＢＬｊ，＊ＢＬｊが選択される。
【０１２６】この図４に示す構成の場合、１つのデコー
ダ回路が選択された場合、３つのビット線対が同時に選
択され、選択された３対のビット線がそれぞれ３対の内
部データ伝達線Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ
／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２へ接続される。内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０にはビット線対
ＢＬ３ｋ，＊ＢＬ３ｋが接続され、内部データ伝達線対
Ｉ／Ｏ１，＊Ｉ／Ｏ１にはビット線対ＢＬ３ｋ＋１，＊
ＢＬ３ｋ＋１が接続され、内部データ伝達線対Ｉ／Ｏ
２，＊Ｉ／Ｏ２にはビット線対ＢＬ３ｋ＋２，＊ＢＬ３
ｋ＋２がそれぞれ接される。ただし、ｋは任意の整数で
ある。
【０１２７】この図４に示す構成においては、１つのデ
コーダ回路を選択すれば同時に３対のビット線が選択さ
れ、かつ異なる外部列アドレスに応答して同一のビット
線対が重複して選択されるため、任意の隣接するまたは
ループを介して隣接する３ビットのメモリセルを同時に
選択することができる。
【０１２８】上述の構成においては、内部列アドレスＣ
Ａ（および＊ＣＡ）をＮＡＮＤ型デコーダ回路でデコー
ドし、このデコーダ回路の出力により隣接した複数の列
を同時に選択している。デコーダ回路の各々には予め定
められた組合わせのビットからなる内部列アドレスＣＡ
（および＊ＣＡ）が与えられている。大容量半導体記憶
装置においては、デコーダの占有面積の低減およびデコ
ード動作の高速化のためにアドレスプリデコード方式が
広く採用されている。このようなアドレスプリデコード
方式を用いても、任意の組合わせの隣接する複数のビッ
ト線対を同時に選択することができる。
【０１２９】図５は、第３の発明に従う半導体回路装置
の列選択系の構成を示す図である。この図５において
は、１６列（１６対のビット線）を選択する場合のデコ
ーダの構成が一例として示される。しかしながらこのデ
コーダの構成は容易に拡張することができる。
【０１３０】第２のコラムデコーダ１６は、それぞれに
予め定められた組合わせのプリデコーデッド信号が与え
られるＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５を含む。ＡＮＤ
回路ＡＮＡ０〜ＡＮＡ１５から、それぞれ列選択信号
（セレクト信号）ＳＰ０〜ＳＰ１５が発生される。プリ
デコーデッド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３は、アド
レス信号の隣接する複数ビットをプリデコードすること
により発生される。このプリデコーデッド信号Ｐ０〜Ｐ
３およびＱ０〜Ｑ３を発生する第１のコラムデコーダ
（プリデコーダ）１５の具体的構成については後に詳細
に説明する。ＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５はその両
入力に与えられたプリデコーデッド信号がともに活性状
態の“Ｈ”となったときに対応のセレクト信号を活性状
態の“Ｈ”に立上げる。
【０１３１】ＮＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５が４つ
のグループに分割される。これらのグループは、４ビッ
トのプリデコーデッド信号Ｑ０〜Ｑ３により特定され
る。プリデコーデッド信号ビットＱ０が活性状態となる
と、第１のグループのＡＮＤ回路ＡＮＡ０〜ＡＮＡ３が
指定される。ビットＱ１が活性状態となると第２のグル
ープのＡＮＤ回路ＡＮＡ４〜ＡＮＡ７が指定される。ビ
ットＱ２が活性状態となると、ＡＮＤ回路ＡＮＡ８〜Ａ
ＮＡ１１が指定される。ビットＱ３が活性状態となる
と、ＡＮＤ回路ＡＮＡ１２〜ＡＮＡ１５が指定される。
【０１３２】ＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５には、そ
れぞれのグループにおける位置を示す要素番号が付され
る。この要素番号は、番号がグループの境界線に関して
鏡映の関係となるように付される。すなわち、グループ
における要素番号は増加する順序、次いで減少する順序
で周期的に番号が付される。この要素番号の特定はプリ
デコーデッド信号Ｐ０〜Ｐ３により行なわれる。プリデ
コーデッド信号Ｐ０〜Ｐ３の各ビットは各グループから
１つずつ、合計４つのＡＮＤ回路を指定する。今仮に、
ＡＮＤ回路ＡＮＡ０〜ＡＮＡ３の要素番号を０，１，
２，３とし、ＡＮＤ回路ＡＮＡ４〜ＡＮＡ８の要素番号
３，２，１，０とする。この要素番号の変化は、ＡＮＤ
回路ＡＮＡ９〜ＡＮＡ１５においても繰り返され、ＡＮ
Ｄ回路ＡＮＡ８〜ＡＮＡ１１は要素番号０〜３を備え、
ＡＮＤ回路ＡＮＡ１２〜ＡＮＡ１５は要素番号３〜０を
有する。プリデコーデッド信号ビットＰ０は要素番号０
のＡＮＤ回路を指定する。プリデコーデッド信号ビット
Ｐ１は要素番号１のＡＮＤ回路を指定する。プリデコー
デッド信号ビットＰ２は要素番号２のＡＮＤ回路を指定
する。プリデコーデッド信号ビットＰ３は要素番号３の
ＡＮＤ回路を指定する。
【０１３３】プリデコーデッド信号Ｐ０〜Ｐ３およびＱ
０〜Ｑ３のうち活性状態となるビットの数は常に隣接す
る２つのＡＮＤ回路のみを選択状態とするように一定で
ある。すなわち、プリデコーデッド信号Ｐ０〜Ｐ３のう
ちの隣接する２ビットが同時に活性状態となった場合、
プリデコーデッド信号Ｑ０〜Ｑ３のうちの１ビットのみ
が活性状態となる。プリデコーデッド信号Ｐ０〜Ｐ３の
うちの１ビットのみが活性状態となったとき、プリデコ
ーデッド信号Ｑ０〜Ｑ３のうちの隣接する２ビットが活
性状態となる。たとえば、プリデコーデッド信号ビット
Ｑ０が活性状態の“Ｈ”となりかつプリデコーデッド信
号ビットＰ０およびＰ１が活性状態の“Ｈ”となると、
グループ番号０の要素番号０および１のＡＮＤ回路ＡＮ
Ａ０およびＡＮＡ１が選択され、選択信号ＳＰ０および
ＳＰ１が活性状態の“Ｈ”となる。これにより、隣接す
る２列が同時に選択される。したがって、グループ番号
特定用のプリデコーデッド信号ビットＱ０〜Ｑ３と要素
番号特定用のプリデコーデッド信号ビットＰ０〜Ｐ３を
適当に選択的に活性状態にすれば任意の組合わせの２つ
の互いに隣接するＡＮＤ回路を同時に選択状態にするこ
とができ、任意の組合わせの隣接する２対のビット線を
選択することができる。図６にこのプリデコーデッド信
号ビットＰ０〜Ｐ３およびＱ０〜Ｑ３の発生状態とその
ときに発生されるセレクト信号ＳＰ０〜ＳＰ１５との対
応関係を一覧にして示す。
【０１３４】図６から明らかなように、プリデコーデッ
ド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３のうち活性状態とさ
れるビット数はいずれの場合においても３であり、かつ
一方のビットグループにおいて隣接ビットが活性状態と
される。この活性状態のビットの組合わせにより、任意
の組合わせの互いに隣接する列選択用のセレクト信号が
対応のＡＮＤ回路から発生される。このようなプリデコ
ーデッド信号を用いて列選択用のセレクト信号を発生す
る構成の場合、プリデコーデッド信号Ｐ０〜Ｐ３および
Ｑ０〜Ｑ３の発生方法およびこのプリデコーデッド信号
と各ＡＮＤ回路との接続順序が異なる点を除けば、従来
のプリデコード方式を用いたデコーダと回路規模および
レイアウトの面積に関しては実質的に同一である。した
がって、極めて簡単な回路構成でもってデコーダの占有
面積を増大させることなく任意の組合わせの隣接する２
列を選択することが可能となる。
【０１３５】図７は複数のビットＰ０〜Ｐ３およびＱ０
〜Ｑ３からなるプリデコーデッド信号を発生するための
第１のコラムデコーダ１５（プリデコーダと以下称す）
の具体的回路構成の一例を示す図である。図７において
は、プリデコーダ１５は、１６列を指定するために、４
ビットの列アドレスＡ０〜Ａ３（その相補内部アドレス
＊Ａ０〜＊Ａ３を加えると合計８ビット）を受ける。こ
のアドレスビットＡ０〜Ａ３は互いに隣接するアドレス
ビットである。
【０１３６】図７において、第１のコラムデコーダ１５
（プリデコーダ）は、アドレス信号Ａ０，＊Ａ０、およ
びＡ１，＊Ａ１から４ビットの第１のプリデコーデッド
信号ＦＰ０〜ＦＰ３を発生するＡＮＤ回路ＡＧ０〜ＡＧ
３と、アドレス信号ビットＡ２，＊Ａ２およびＡ３，＊
Ａ３から４ビットの第１のプリデコーデッド信号ＦＱ０
〜ＦＱ３を発生するＡＮＤ回路ＡＧ４〜ＡＧ７を含む。
この第１のプリデコーデッド信号ＦＰ０〜ＦＰ３および
ＦＱ０〜ＦＱ３は従来の半導体記憶装置において用いら
れるプリデコーダにおけるプリデコード信号に対応す
る。ＡＮＤ回路ＡＧ０はビット＊Ａ１および＊Ａ０を受
ける。ＡＮＤ回路ＡＧ１はアドレスビット＊Ａ１および
Ａ０を受ける。ＡＮＤ回路ＡＧ２はアドレスビットＡ１
および＊Ａ０を受ける。ＡＮＤ回路ＡＧ３はアドレスビ
ットＡ０およびＡ１を受ける。ＡＮＤ回路ＡＧ４はアド
レスビット＊Ａ２および＊Ａ３を受ける。ＡＮＤ回路Ａ
Ｇ５はアドレスビット＊Ａ２およびＡ３を受ける。ＡＮ
Ｄ回路ＡＧ６はアドレスビットＡ２および＊Ａ３を受け
る。ＡＮＤ回路ＡＧ７はアドレスビットＡ２およびＡ３
を受ける。
【０１３７】この第１のプリデコーデッド信号ＦＰ０〜
ＦＰ３およびＦＱ０〜ＦＱ３からこの発明の特徴的なプ
リデコーデッド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３が発生
される。
【０１３８】第１のプリデコーデッド信号ビットＦＰ０
はインバータ回路Ｉ０とＮＡＮＤ回路ＮＧ３へ与えら
れ、かつＮＡＮＤ回路ＮＧ１４へ与えられる。第１のプ
リデコーデッド信号ビットＦＰ１は、ＮＡＮＤ回路ＮＧ
０、インバータ回路Ｉ１およびＮＡＮＤ回路ＮＧ４へ与
えられる。ビットＦＰ２はインバータ回路Ｉ２、ＮＡＮ
Ｄ回路ＮＧ１、およびＮＡＮＤ回路ＮＧ５へ与えられ
る。ビットＦＰ３はインバータ回路Ｉ３、ＮＡＮＤ回路
ＮＧ２へ与えられ、かつＮＡＮＤ回路ＮＧ１３およびＮ
Ｇ１５へも与えられる。
【０１３９】ビットＦＱ０はインバータ回路Ｉ４へ与え
られかつＮＡＮＤ回路ＮＧ１３へ与えられる。ビットＦ
Ｑ１はインバータ回路Ｉ５、ＮＡＮＤ回路ＮＧ１０およ
びＮＡＮＤ回路ＮＧ１４へ与えられる。ビットＦＱ２は
インバータ回路Ｉ６、ＮＡＮＤ回路ＮＧ１１およびＮＧ
１５へ与えられる。ビットＦＱ３はインバータ回路Ｉ７
およびＮＡＮＤ回路ＮＧ１２へ与えられる。ＮＡＮＤ回
路ＮＧ１０、ＮＧ１１およびＮＧ１２へはまた接地電位
ＧＮＤが与えられる。
【０１４０】ＮＡＮＤ回路ＮＧ３，ＮＧ４およびＮＧ５
へはそれぞれ共通にアドレスビット＊Ａ２がまた与えら
れる。ＮＡＮＤ回路ＮＧ０，ＮＧ１およびＮＧ２へはま
たアドレスビットＡ２が与えられる。
【０１４１】ビットＰ０を発生するＮＡＮＤ回路ＮＧ６
は、インバータ回路Ｉ０の出力とＮＡＮＤ回路ＮＧ０の
出力を受ける。ビットＰ１を発生するＮＡＮＤ回路ＮＧ
７は、ＮＡＮＤ回路ＮＧ３の出力と、ＮＡＮＤ回路ＮＧ
１の出力とインバータ回路Ｉ１の出力を受ける。ビット
Ｐ２を発生するＮＡＮＤ回路ＮＧ８は、インバータ回路
Ｉ２の出力と、ＮＡＮＤ回路ＮＧ４の出力と、ＮＡＮＤ
回路ＮＧ２の出力を受ける。ビットＰ３を発生するＮＡ
ＮＤ回路ＮＧ９は、ＮＡＮＤ回路ＮＧ５の出力とインバ
ータ回路Ｉ３の出力を受ける。
【０１４２】ビットＱ０を発生するＮＡＮＤ回路ＮＧ１
６は、インバータ回路Ｉ４の出力とＮＡＮＤ回路ＮＧ１
０の出力を受ける。ビットＱ１を発生するＮＡＮＤ回路
ＮＧ１７は、ＮＡＮＤ回路ＮＧ１３の出力と、ＮＡＮＤ
回路ＮＧ１１の出力と、インバータ回路Ｉ５の出力を受
ける。ビットＱ２を発生するＮＡＮＤ回路ＮＧ１８は、
インバータ回路Ｉ６の出力と、ＮＡＮＤ回路ＮＧ１４の
出力と、ＮＡＮＤ回路ＮＧ１２の出力を受ける。ビット
Ｑ３を発生するＮＡＮＤ回路ＮＧ１９はＮＡＮＤ回路Ｎ
Ｇ１５の出力と、インバータ回路Ｉ７の出力を受ける。
【０１４３】この図７に示すプリデコーダの構成におい
ては、隣接する複数ビットのアドレス信号をデコードし
て、要素番号特定用のプリデコーデッド信号Ｐ０〜Ｐ３
とグループ番号特定用のプリデコーデッド信号Ｑ０〜Ｑ
３のグループのいずれか一方において連続して隣接する
複数ビットを活性状態とすることにより、同時に複数列
（２列）を順次選択可能としている。次にこの図７に示
すプリデコーダの動作について説明する。
【０１４４】ＡＮＤ回路ＡＧ０〜ＡＧ７の各々は、両入
力がともに活性状態の“Ｈ”のときに活性状態の信号を
出力する。４ビットのアドレス信号Ａ０〜Ａ３およびそ
の相補信号である４ビット相補アドレス信号＊Ａ０〜＊
Ａ３が与えられたとき、ＡＮＤ回路ＡＧ０〜ＡＧ７によ
って第１のプリデコーデッド信号ＦＰ０〜ＦＰ３および
ＦＱ０〜ＦＱ３が出力される。ＡＮＤ回路ＡＧ０〜ＡＧ
７におけるデコード動作は従来から用いられているプリ
デコーダの動作と同様である。すなわち、第１のプリデ
コーデッド信号ＦＱ０〜ＦＱ３が第１のグループを選択
し、また別の第１のプリデコーデッド信号ＦＰ０〜ＦＰ
３が１つの要素を指定する。第１のプリデコーデッド信
号ビットＦＰ０〜ＦＰ３およびＦＱ０〜ＦＱ３と入力さ
れたアドレス信号のビットＡ０〜Ａ３および＊Ａ０〜＊
Ａ３との対応関係を一覧にして図８に示す。図８におい
て、“Ｌ”は非活性状態の、すなわち“Ｌ”レベルの出
力状態を示し、“Ｈ”は活性状態の、すなわち“Ｈ”レ
ベルの出力状態を示している。この図８から見られるよ
うに入力アドレス信号ビットＡ０〜Ａ３および＊Ａ３〜
＊Ａ３の組合わせに従って、ＡＮＤ回路ＡＧ０〜ＡＧ３
のうちの１つのＡＮＤ回路と、ＡＮＤ回路ＡＧ４〜ＡＧ
７のうちの１つのＡＮＤ回路が選択される。この結果、
ビットＦＰ０〜ＦＰ３のうちの１つが活性状態となり、
ビットＦＱ０〜ＦＱ３のうちの１つが活性状態となる。
【０１４５】ＡＮＤ回路ＡＧ０〜ＡＧ７から発生された
第１のプリデコーデッド信号ビットＦＰ０〜ＦＰ３およ
びＦＱ０〜ＦＱ３はインバータ回路Ｉ０〜Ｉ７およびＮ
ＡＮＤ回路ＮＧ０〜ＮＧ１５へ与えられる。インバータ
回路は与えられた信号を反転する。ＮＡＮＤ回路は両入
力がともに“Ｈ”のときのみ“Ｌ”の信号を出力する。
【０１４６】インバータ回路Ｉ０〜Ｉ７およびＮＡＮＤ
回路ＮＧ０〜ＮＧ５およびＮＧ１０〜ＮＧ１５の出力
は、最終段のＮＡＮＤ回路ＮＧ６〜ＮＧ９およびＮＧ１
６〜ＮＧ１９へ与えられる。この最終段のＮＡＮＤ回路
ＮＧ６〜ＮＧ９およびＮＧ１６〜ＮＧ１９からプリデコ
ーデッド信号ビットＰ０〜Ｐ３およびＱ０〜Ｑ３が発生
される。今、第１のプリデコーデッド信号のビットＦＱ
０およびＦＰ０が活性状態の“Ｈ”の場合の動作につい
て以下に説明する。
【０１４７】このときビットＦＰ０、ＦＱ０および＊Ａ
２が活性状態の“Ｈ”にあり、残りの第１のプリデコー
デッド信号ビットＦＰ１〜ＦＰ３およびＦＱ１〜ＦＱ３
ならびにアドレスビットＡ２が“Ｌ”である。インバー
タ回路Ｉ０〜Ｉ７のうち、インバータ回路Ｉ０およびＩ
４のみが“Ｌ”の信号を出力し、残りのインバータ回路
Ｉ１〜Ｉ３およびＩ５〜Ｉ７は“Ｈ”の信号を出力す
る。
【０１４８】ＮＡＮＤ回路ＮＧ０〜ＮＧ２に関しては、
アドレスビットＡ２が“Ｌ”であるため、すべて“Ｈ”
の信号を出力する。ＮＡＮＤ回路ＮＧ１０〜ＮＧ１２
は、その一方入力に“Ｌ”の接地電位ＧＮＤが与えられ
ているため、すべて“Ｈ”の信号を出力する。
【０１４９】ＮＡＮＤ回路ＮＧ３〜ＮＧ５では、アドレ
スビット＊Ａ２が“Ｈ”にありかつビットＦＰ０が
“Ｈ”にあるため、ＮＡＮＤ回路ＮＧ３のみが“Ｌ”の
信号を出力する。ＮＡＮＤ回路ＮＧ１０〜ＮＧ１５は、
ビットＦＰ３が“Ｌ”にあるためすべて“Ｈ”の信号を
出力する。
【０１５０】最終段のＮＡＮＤ回路ＮＧ６〜ＮＧ９およ
びＮＧ１６〜ＮＧ１９においては、ＮＡＮＤ回路ＮＧ
６、ＮＧ７、およびＮＧ１６のみが“Ｈ”の信号を出力
し、残りのものはすべて“Ｌ”の信号を出力する。この
とき、プリデコーデッド信号ビットＰ０〜Ｐ３およびＱ
０〜Ｑ３においては、ビットＰ０、Ｐ１およびＱ０のみ
が“Ｈ”の活性状態となる。
【０１５１】同様の考察によって、図７に示すプリデコ
ーダの回路構成において、図９に示すような第１のプリ
デコーデッド信号ビットＦＰ０〜ＦＰ３およびＦＱ０〜
ＦＱ３とプリデコーデッド信号ビットＰ０〜Ｐ３および
Ｑ０〜Ｑ３の対応関係が得られる。
【０１５２】図９に示すように、プリデコーデッド信号
ビットＰ０〜Ｐ３の隣接ビットが活性状態となると、そ
のときビットＱ０〜Ｑ３のうちの１ビットのみが活性状
態となっている。ビットＰ０〜Ｐ３のうちの１ビットの
みが活性状態となっている場合にはビットＱ０〜Ｑ３の
うちの隣接する２ビットが活性状態となっている。
【０１５３】この図９に一覧にして示す対応関係から得
られるプリデコーデッド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ
３は、図６に示すプリデコーデッド信号Ｐ０〜Ｐ３およ
びＱ０〜Ｑ３と同じである。すなわち、図７に示すプリ
デコーダ回路を用いることにより隣接する２列を選択す
るためのセレクト信号を発生するためのプリデコーデッ
ド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３を発生することがで
きる。
【０１５４】図７に示すようなデコード回路は従来のプ
リデコーダの構成に比べて多少回路規模は大きくなる。
しかしながら、半導体記憶装置において、１つのデコー
ダ回路を有するメモリブロックに対して高々１個のプリ
デコード回路が設けられるだけである。したがって、プ
リデコーダを用いないデコーダを用いる場合に比べてプ
リデコード方式を使用しているためデコーダの占有面積
が低減され、また、従来のプリデコード方式のデコーダ
の構成に比べて、このプリデコーダ部の回路規模が少し
大きくなるもののこのプリデコーダは互いに別々に設け
られるデコーダ回路に対して最大それぞれ１つ設ければ
よく、その数は少なく、したがって、この図７に示すプ
リデコーダを用いることにより生じる回路規模増大に伴
うレイアウト面積の増大はごくわずかなものである。
【０１５５】この図７に示すプリデコーダの回路構成に
おいては４ビットＴＯ１６ビットデコーダすなわち４ビ
ットのアドレスビットから１６ビットのうちの任意の隣
接する２ビットを選択するデコーダの場合について説明
したが、このビット数は、任意の数の場合であっても上
記プリデコーダは適用することかできる。すなわち、デ
コーダ回路をグループ化しかつこのデコーダ回路のグル
ープにおける要素番号を付加し、グループ番号特定信号
と要素番号特定信号のうちの活性状態となるビット数の
和が常に同一となり、かつ隣接ビットが活性化されるよ
うにプリデコーデッド信号を発生する構成とすれば常に
連続して隣接するデコーダ回路を選択状態とすることが
できる。
【０１５６】また同様のプリデコーデッド信号を発生す
る回路構成であれば図７に示す回路構成に限定する必要
はない。
【０１５７】図１０はこの発明のさらに他の実施例であ
る半導体記憶装置の列選択系に関連する部分の構成を示
す図である。図１０においては、メモリセルアレイは２
つのメモリセルブロックＢＡおよびＢＢに分割される。
第１のメモリセルブロックＢＡには、奇数番号のビット
線対ＢＬ１，＊ＢＬ１、…が配置される。第２のメモリ
セルブロックＢＢには偶数番号のビット線対ＢＬ０，＊
ＢＬ０、…が配置される。
【０１５８】２つのメモリセルブロックＢＡおよびＢＢ
に共通に第１のコラムデコーダ１５が設けられる。第１
のコラムデコーダ１５は、ＮＡＮＤ型デコーダ回路１９
−０〜１９−３、…を含む。第１のコラムデコーダ１５
においては、図２ないし図４に示す構成と同様ｎ＋１個
またはｎ＋２個のデコーダ回路が設けられる。しかしな
がら、図１０においては、図面を簡略化するために４つ
のデコーダ回路１９−０〜１９−３のみが代表的に示さ
れる。
【０１５９】第１のメモリセルブロックＢＡには、第１
のコラムデコーダ１５からのデコード信号に応答してそ
こから１列を選択するために、一方の第２のコラムデコ
ーダ１６ａが設けられる。第２のメモリセルブロックＢ
Ｂから第１のコラムデコーダ１５の出力に応答して１列
を選択するために他方の第２のコラムデコーダ１６ｂが
設けられる。第２のコラムデコーダ１６ａは、第１のメ
モリセルブロックＢＡのビット線対ＢＬ１，＊ＢＬ１、
ＢＬ３，＊ＢＬ３、…各々に対応して設けられるＮＡＮ
Ｄ回路２２−１、２２−３、…を含む。
【０１６０】他方の第２のコラムデコーダ１６ｂも同様
に、第２のメモリセルブロックＢＢにおけるビット線対
ＢＬ０，＊ＢＬ０、ＢＬ２，＊ＢＬ２、…各々に対応し
て設けられるＮＡＮＤ回路２２−０、２２−２、…を含
む。ＮＡＮＤ回路２２−０、２２−１、…の各々は２つ
のデコーダ回路の出力を受けるように設けられる。この
図１０に示す構成においては明確には示さないが、ＮＡ
ＮＤ回路２２−０がその一方入力にデコーダ回路１９−
ｎ＋１の出力を受ける。またこのようなループを形成す
る必要のない場合、ＮＡＮＤ回路２２−０の一方入力は
電源電位Ｖｃｃに接続される。
【０１６１】この図１０に示す構成によれば、デコーダ
回路１９−０が選択された場合、ＮＡＮＤ回路２２−０
および２２−１の出力がそれぞれ“Ｈ”となり、ビット
線対ＢＬ０，＊ＢＬ０およびＢＬ１，＊ＢＬ１が選択さ
れる。デコーダ回路１９−１が選択された場合、ＮＡＮ
Ｄ回路２２−１および２２−２の出力がともに“Ｈ”と
なり、ビット線対ＢＬ１，＊ＢＬ１およびＢＬ２，＊Ｂ
Ｌ２が選択される。
【０１６２】メモリセルブロックＢＡの選択されたビッ
ト線対は内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１に接
続される。メモリセルブロックＢＢの選択されたビット
線対は内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続
される。
【０１６３】したがって、この図１０に示す構成の場
合、各メモリセルブロックＢＡおよびＢＢから１列を選
択するにあたって、その同時に選択される２ビットのメ
モリセルの組合わせとしては２通りをとることができ
る。この図１０に示す構成のように、メモリセルアレイ
を２つのブロックに分割すれば、同一メモリセルアレイ
における物理的に隣接するビット線対を同時に選択する
のではなく、異なるメモリセルブロック間において物理
的に隣接する組合わせのビット線対を同時に選択するこ
とができる。すなわち、物理的に隣接するビット線対と
して列方向に隣接するビット線対と行方向に隣接するビ
ット線対とを考えることができ、この図１０に示す構成
においては、行方向において隣接するすなわち異なるメ
モリセルブロック間にわたって隣接するビット線対を同
時に選択することができる。
【０１６４】この図１０に示すようなデコーダの構成に
おいても、図５に示すデコーダからのセレクト信号ＳＰ
０〜ＳＰ１６をそれぞれ偶数番号と奇数番号とに分けて
各ブロックＢＢおよびＢＡに振り分ける構成とすれば同
様の構成が得られる。
【０１６５】なお、上述の実施例のいずれにおいても列
選択系は物理的に隣接するビット線対を選択している。
しかしこの同時に選択されるビット線対は特に物理的に
隣接するビット線対である必要はなく任意であり、第２
のコラムデコーダに含まれるＮＡＮＤ回路の入力を１つ
おきのデコーダ回路に接続すれば１つおきのビット線対
を同時に選択することができる。これは図７に示すデコ
ーダ回路の構成においても同様であり、セレクト信号Ｓ
Ｐ０〜ＳＰ１６のうちの任意の組合わせのセレクト信号
を同時に活性状態とすることができる。
【０１６６】なお上述の実施例それぞれにおいては、同
時に選択されるメモリセルは２ビットまたは３ビットと
されているが、ｎビットのメモリセルを同時に選択する
場合には、第２のコラムデコーダに含まれるＮＡＮＤ回
路をｎ入力とすればよい。ｎ入力ＮＡＮＤ回路の各入力
に異なるｎ個のデコーダ回路の出力をそれぞれ接続すれ
ば、同時にｎビットのメモリセルを選択することができ
る。このとき、両端に位置するＮＡＮＤ回路の一方の入
力は電源電位Ｖｃｃに接続されてもよい。このときに単
にループ状の列の選択が行なわれないだけである。これ
は図７に示すデコーダの場合においても同様である。プ
リデコーデッド信号がｎビットを同時に選択状態とする
ように構成されればよい。１つのグループの要素数をｎ
とすればグループ特定信号と要素信号の（ｎ＋１）ビッ
トが活性状態となる。
【０１６７】なお上述の説明においては列選択系の動作
について説明したが、この構成は行選択系の動作につい
ても適用することができる。
【０１６８】図１１はこの発明による半導体記憶装置の
さらに他の実施例の構成を示す図である。図１１におい
ては、行選択に関連する回路部分のみが代表的に示され
ており、列選択系は図１１においては省略されている。
図１１において、メモリセルアレイは２つのメモリセル
ブロックＭＢ１およびＭＢ２に分割される。第１のメモ
リセルブロックＭＢ１には、偶数番号のワード線ＷＬ
０、ＷＬ２、…が配置され、第２のメモリセルブロック
ＭＢ２には奇数番号のワード線ＷＬ１、ＷＬ３、…が配
置される。
【０１６９】第１のメモリセルブロックＭＢ１に対して
第１のワードドライバ１７ａが設けられ、第２のメモリ
セルブロックＭＢ２に対しては第２のワードドライバ１
７ｂが設けられる。第１のワードドライバ１７ａは、第
１のメモリセルブロックＭＢ１のワード線各々に対応し
て設けられる２入力ＮＡＮＤ回路２５−０、２５−２、
…を含む。
【０１７０】第２のワードドライバ１７ｂは、第２のメ
モリセルブロックＭＢ２の各ワード線に対応して設けら
れる２入力ＮＡＮＤ回路２５−１、２５−３、…を含
む。
【０１７１】ワードドライバ１７ａおよび１７ｂを外部
行アドレスに応答して駆動するために、２つのメモリセ
ルブロックＭＢ１およびＭＢ２に対し共通にローデコー
ダ３が設けられる。ローデコーダ３は、ＮＡＮＤ型のデ
コーダ回路３０−０、３０−１、３０−２、３０−３、
…を含む。
【０１７２】ワードドライバ１７ａおよび１７ｂはそれ
ぞれ対応の第１および第２のメモリブロックＭＢ１およ
びＭＢ２に含まれるワード線それぞれに対応して設けら
れる２入力ＮＡＮＤ回路を含む。しかしながら、図１１
においては、図面を簡略化するために、４つのデコーダ
回路３０−０〜３０−３と４つの２入力ＮＡＮＤ回路２
５−０〜２５−３のみが代表的に示される。
【０１７３】デコーダ回路３０−０の出力は２つのＮＡ
ＮＤ回路２５−０および２５−１の一方入力に与えられ
る。デコーダ回路３０−１の出力はＮＡＮＤ回路２５−
１の他方入力およびＮＡＮＤ回路２５−２の一方入力へ
与えられる。デコーダ回路３０−ｉ（ｉは１ないしｍ；
ｍは１つのメモリセルブロックに含まれるワード線の本
数）の出力はＮＡＮＤ回路２５−ｉおよび２５−ｉ＋１
へ与えられる。ＮＡＮＤ回路２５−０の他方入力は図示
しないデコーダ回路３０−ｍ＋１の出力に接続されるか
または電源電位Ｖｃｃに接続される。このいずれに接続
されるかは、同時に選択されるワード線がループを形成
するか否かにより決定される。
【０１７４】図１１に示す構成においては、たとえばデ
コーダ回路３０−０が選択された場合、ＮＡＮＤ回路２
５−０および２５−１の出力が“Ｈ”となり、第１のメ
モリセルブロックＭＢ１におけるワード線ＷＬ０および
第２のメモリセルブロックＭＢ２におけるワード線ＷＬ
１が選択される。デコーダ回路３０−１が選択された場
合、ＮＡＮＤ回路２５−１および２５−２により、第１
のメモリセルブロックＭＢ１におけるワード線ＷＬ２お
よび第２のメモリセルブロックＭＢ２におけるワード線
ＷＬ１が選択される。
【０１７５】この図１１に示す構成においても、異なる
外部行アドレスに従って同一のワード線を重複して選択
することができるため、任意の組合わせの隣接ワード線
を２本同時に選択することができる。したがって、たと
えば第１および第２のメモリセルブロックＭＢ１および
ＭＢ２がそれぞれ画像データを記憶している場合、異な
る画像の異なる行または同一行のデータを同時に読出し
て処理することができる。
【０１７６】従来の半導体記憶装置においては、ブロッ
ク分割方式のメモリセルアレイにおいて、各アレイブロ
ックに対して共通にローデコーダが設けられていると
き、同一アドレスのワード線が各分割メモリセルブロッ
クから選択されており、外部行アドレスに応じて選択さ
れるワード線の組合わせは一意的に定められている。し
かしながら、この図１１に示すようなローデコーダおよ
びワードドライバからなるワード線選択回路の構成を用
いれば、各メモリセルブロックから同時に選択されるワ
ード線の組を自由に設定することができる。このとき、
ワードドライバに含まれる２入力ＮＡＮＤ回路は隣接す
るデコーダ回路出力を受ける必要はなく、すべてのワー
ド線が外部行アドレスに従って選択可能であるという条
件を満足する限り、任意の組合わせのデコーダ回路出力
をワードドライバの２入力ＮＡＮＤ回路へ与えるように
構成してもよい。
【０１７７】また、言うまでもなく、図１１に示すロー
デコーダ３およびワードドライバ１７ａおよび１７ｂ
は、図５および図７に示すプリデコーダ回路およびデコ
ーダ回路の構成で置換えることもできる。この場合、偶
数番号のセレクト信号が第１のメモリセルブロックＭＢ
１のワード線を選択し、奇数番号のセレクト信号が第２
のメモリセルブロックＭＢ２のワード線を選択する。ま
たこのとき、セレクト信号は、第１のメモリセルブロッ
クＭＢ１および第２のメモリセルブロックＭＢ２のワー
ド線を任意の組合わせで選択するように発生されてもよ
い。
【０１７８】デコーダの出力により重複して選択される
次段回路としては、上述の実施例において示すような一
列または１行のメモリセルではなく、所定の機能を実行
する機能回路であってもよい。たとえば、図１２に示す
ように次段回路として各々が所定の機能を実行するｎ個
のセンサＳＥ１〜ＳＥｎからなる監視システムを考え
る。
【０１７９】図１２に示す監視システムにおいては、セ
ンサＳＥ１〜ＳＥｎの出力により被制御対象の装置（図
示せず）の動作状態が監視される。センサＳＥ１〜ＳＥ
ｎの選択はセンサ選択回路ＳＳにより行なわれる。制御
回路ＣＴＲからのセンサ選択信号のビット幅が４ビット
であり、センサが６４個設けられている場合を考える。
センサ選択回路ＳＳは制御回路ＣＴＲからの４ビットの
センサ選択信号をデコードして対応のセンサを選択す
る。
【０１８０】この場合、センサ選択信号により同時に選
択されるセンサの組が一意的に決められている場合、異
なる組合わせのセンサの出力を比較する必要が生じた場
合には二度センサ選択信号を出力する必要がある。この
ような場合において、本発明のようなデコード方式をセ
ンサ選択回路ＳＳに適用すれば、任意の組合わせのセン
サの出力を一度のアクセスで監視することができ、高速
で被制御対象装置の動作状態、異常の有無の検出および
異常箇所の標定を行なうことができる。
【０１８１】図１に示す重複行／列選択方式を用いれ
ば、半導体記憶装置において冗長行／列を特別に設ける
ことなく不良ビットの救済を行なうことができる。以
下、この発明による重複行／列選択方式を用いた不良ビ
ット救済方式について説明する。
【０１８２】図１３は、この発明の別の観点に従う半導
体記憶装置の全体の構成の一例を示す図である。図１３
において、半導体記憶装置は、図１に示す構成に加え
て、（センスアンプ＋Ｉ／Ｏ）ブロック６と入出力回路
７との間に設けられたＩ／Ｏ選択制御ブロック７０を含
む。Ｉ／Ｏ選択制御ブロック７０は、列アドレスの偶奇
に応じて、第２のコラムデコーダ１６により選択された
メモリセルアレイ１内の列をさらに選択する。
【０１８３】メモリセルアレイ１は、行および列からな
るマトリクス状に配置されたメモリセルのアレイを含
む。メモリセルアレイ１は、その位置が固定されない冗
長列を含む。
【０１８４】Ｉ／Ｏ選択制御ブロック７０は、内部列ア
ドレスＣＡ，＊ＣＡを受け、そこに記憶されている不良
列アドレスと与えられた内部列アドレスとの大小を比較
し、その比較結果に応じた制御信号を発生する入出力選
択制御回路７１と、入出力選択制御回路７１からの選択
制御信号に応答して、第２のコラムデコーダ１６により
選択された複数の列からさらに少なくとも１列を選択す
る入出力選択回路７２を含む。
【０１８５】入出力選択回路７２が第２のコラムデコー
ダ１６により選択された複数の列からさらに選択する選
択態様は、入出力制御回路７１からの制御信号により決
定され、常に不良ビットを含む列が選択されないように
入出力選択回路７２の選択態様が決定される。このよう
にすることにより、メモリセルアレイ１における不良列
が内部アドレスＣＡ，＊ＣＡにより選択された場合にお
いて、この不良列に代えて入出力回路７に接続される別
の列が選択され、不良列が救済される。
【０１８６】この図１３に示すような構成を用いること
により、不良列アドレスのプログラムするための回路は
必要とされるものの、不良列を非選択状態とするために
各列デコーダ回路の出力部にヒューズを設ける必要がな
くなり、ビット線ピッチが小さくなっても十分に不良ビ
ットを救済することが可能となる。またこの図１３に示
す構成に従えば、スペアコラムデコーダは用いられてお
らず、ノーマルコラムデコーダをスペアコラムデコーダ
選択時において不活性状態とする必要がなくなり、列選
択動作を高速で実行することが可能となる。以下、この
図１３に示す半導体記憶装置の構成について図面を参照
して具体的に説明する。
【０１８７】図１４は図１３に示す半導体記憶装置の列
選択系の具体的構成の一例を示す図である。図１４にお
いて、第１のコラムデコーダ１５は、ＮＡＮＤ型単位デ
コーダ回路ＣＤ０〜ＣＤｎを含む。デコーダ回路ＣＤ０
〜ＣＤｎの各々には予め定められた組合わせのビットか
らなる内部列アドレス信号が伝達される。
【０１８８】第２のコラムデコーダ１６は、２入力ＮＡ
ＮＤ回路ＮＡ０〜ＮＡｎ＋１を含む。ＮＡＮＤ回路ＮＡ
０〜ＮＡｎ＋１は、それぞれ単位列選択回路を構成す
る。ＮＡＮＤ回路ＮＡ０はその一方入力に電源電位Ｖｃ
ｃを受け、その他方入力に単位デコーダ回路ＣＤ０の出
力を受ける。ＮＡＮＤ回路ＮＡｎ＋１はその一方入力に
電源電位Ｖｃｃを受け、その他方入力に単位デコーダ回
路ＣＤｎの出力を受ける。残りのＮＡＮＤ回路ＮＡｉ
（ｉ＝１〜ｎ）は、単位デコーダ回路ＣＤｉおよびＣＤ
ｉ−１の出力を受ける。これにより、１つの列アドレス
に応答して２対のビット線が選択される。
【０１８９】ＮＡＮＤ回路ＮＡ０〜ＮＡｎ＋１の各々
は、ビット線対ＢＬ０，＊ＢＬ０〜ＢＬｎ＋１，＊ＢＬ
ｎ＋１に対応して設けられる。ＮＡＮＤ回路ＮＡ０〜Ｎ
Ａｎ＋１の出力はそれぞれ各ビット線対に対応して設け
られたＩ／ＯゲートトランジスタＴｒ０，Ｔｒ０′〜Ｔ
ｒｎ＋１，Ｔｒｎ＋１′のゲートへそれぞれ伝達され
る。
【０１９０】内部列アドレスに従って同時に選択された
１対のビット線が同時に内部データ伝達線対Ｉ／Ｏ０，
＊Ｉ／Ｏ０、およびＩ／Ｏ，＊Ｉ／Ｏ１に接続される。
偶数番号のビット線対ＢＬ０，＊ＢＬ０、…は内部デー
タ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続される。奇数番
号のビット線対ＢＬ１，＊ＢＬ１、…は内部データ伝達
線対Ｉ／Ｏ１，＊Ｉ／Ｏ１に接続される。
【０１９１】入出力選択回路７２は、２つの内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０およびＩ／Ｏ１，＊Ｉ／
Ｏ１のいずれか１対を入出力選択制御回路７１からの制
御信号に応答して選択して共通データバスＣＤＢ，＊Ｃ
ＤＢに接続する。共通データバスＣＤＢ，＊ＣＤＢは入
出力回路７を介して外部入出力ピン端子（図示せず）へ
接続される。
【０１９２】入出力選択制御回路７１は、明確には示さ
ないが、不良列を示す列アドレスを記憶する不良列プロ
グラム回路を含む。この不良列アドレスのプログラム
は、たとえばヒューズの溶断により実行される。不良列
が存在しない場合、入出力選択制御回路７１は、外部列
アドレスが偶数列を指定している場合には入出力選択回
路７２の選択動作を制御して、内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０を共通データバスＣＤＢ，＊ＣＤＢへ
接続する。
【０１９３】また不良列が存在しない場合において、外
部列アドレスが奇数列（ビット線対）を指示している場
合、入出力選択制御回路７１は入出力選択回路７２の選
択動作を制御し、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／
Ｏ１を共通データバスＣＤＢ，＊ＣＤＢへ接続する。
【０１９４】今、不良列が存在する場合を考える。この
とき、入出力選択制御回路７１は、外部列アドレスとそ
こにプログラムされた不良列アドレスとの大小関係を判
別する。外部列アドレスが不良列アドレスよりも小さい
ときは上述の不良列が存在しない場合と同様の動作が行
なわれるように入出力選択回路７２の選択動作を制御す
る。
【０１９５】外部列アドレスが不良列アドレス以上の場
合には、入出力選択制御回路７１は制御信号を発生して
入出力選択回路７２の選択動作を変更させる。すなわ
ち、不良列が存在する場合、この不良列アドレスよりも
小さな列アドレス（アドレス空間において不良列アドレ
スよりも上位のアドレス）が与えられた場合以下の動作
が行なわれる。外部列アドレスが偶数列を指定した場合
には、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が共通
データバスＣＤＢ，＊ＣＤＢに接続される。外部列アド
レスが奇数列（ビット線対）を指定している場合には、
内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が共通データ
バスＣＤＢ，＊ＣＤＢへ接続される。
【０１９６】外部列アドレスがこの不良列アドレス以上
となるアドレスにより構成される空間（すなわち、不良
列アドレスより下位のアドレス空間）においては、外部
列アドレスが偶数列（ビット線対）を指定している場合
には、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が共通
データバスＣＤＢ，＊ＣＤＢへ接続される。外部列アド
レスが奇数ビット線対（列）を指定している場合には、
内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が共通データ
バスＣＤＢ，＊ＣＤＢへ接続される。
【０１９７】この偶数列（ビット線対）および奇数列
（ビット線対）の指定は、たとえば内部列アドレスの最
下位ビットをモニタすることにより判定される。
【０１９８】上述の構成に従えば、常に２ビットのデー
タ（または列）が第２のコラムデコーダ１６により選択
され、この第２のコラムデコーダ１６により選択された
２ビットのデータのうちから、入出力選択回路７２にお
いて不良列が選択されないようにさらに１ビットの選択
動作が実行される。
【０１９９】具体的に入出力選択回路７２における列選
択動作について説明する。今、ビット線対ＢＬ３，＊Ｂ
Ｌ３が不良列である場合を考える。外部列アドレスがデ
コーダ回路ＣＤ０〜ＣＤ２のいずれかを選択している場
合、この外部列アドレスの大きさはビット線対ＢＬ３，
＊ＢＬ３のアドレスの値よりも小さい。デコーダ回路Ｃ
Ｄ０〜ＣＤｎはそれぞれビット線対に対応して設けられ
ている。したがって、デコーダ回路ＣＤ０およびＣＤ２
のいずれかが選択された場合、内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０が入出力選択回路７２により選択さ
れ、一方、デコーダ回路ＣＤ１が選択された場合には、
内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が入出力選択
回路７２により選択される。
【０２００】外部列アドレスによりデコーダ回路ＣＤ３
が選択された場合を考える。このとき、ビット線対ＢＬ
３，＊ＢＬ３およびＢＬ４，ＢＬ４が選択状態となる。
ビット線対ＢＬ３，＊ＢＬ３は不良列であり、非選択状
態とすべきビット線対である。このとき、入出力選択制
御回路７１は、入出力選択回路７２へその選択態様を変
更する指令を与える。入出力選択回路７２はこの選択態
様変更指令に応答して、内部データ伝達線対Ｉ／Ｏ０，
＊Ｉ／Ｏ０を選択して共通データバスＣＤＢ，＊ＣＤＢ
へ接続する。以下、デコーダ回路ＣＤｎが選択されるま
で、偶数ビット線対が指定された場合には、内部データ
伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が選択される。奇数ビッ
ト線対（奇数のデコーダ回路）が選択された場合には、
内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が入出力選択
回路７２により選択される。これにより、ビット線対Ｂ
Ｌ３，＊ＢＬ３は常時非選択状態となり、この不良列の
救済が実行されたことになる。
【０２０１】この図１４に示す構成においては、不良列
がどのビット線対であったとしても、入出力選択回路７
２における選択態様を変更するだけで不良列を常時非選
択状態とすることができ、ｎ＋１対のビット線を用いて
ｎ列のメモリセルアレイ内のメモリセルへのアクセスを
行なうことができ、結果的に１列の不良列の救済が行な
われている。次に、この入出力選択制御回路７１および
入出力選択回路７２の具体的構成について説明する。
【０２０２】図１５は図１４に示す入出力選択制御回路
７１および入出力選択回路７２の具体的構成の一例を示
す図である。図１５において、入出力選択制御回路７１
は、不良列を示す不良列アドレスＣＢを記憶する不良コ
ラムアドレスプログラム回路７１０と、内部列アドレス
ＣＡとこの不良コラムアドレスプログラム回路７１０に
プログラムされた不良列アドレスＣＢとの大小を比較す
るアドレス比較回路７１１と、アドレス比較回路７１１
からの制御信号Ｓ０と最下位内部列アドレスビットＣＡ
０，＊ＣＡ０とに応答して選択制御信号を発生する不一
致検出回路ＥＲ１およびＥＲ２を含む。
【０２０３】不良コラムアドレスプログラム回路７１０
は、複数のレーザ溶断可能なリンク素子を含み、レーザ
溶断によりリンク素子を選択的に切断することにより不
良列を示すアドレスを記憶する。アドレス比較回路７１
１は、このプログラムされた不良列アドレスＣＢと内部
列アドレスＣＡとの大小を比較し、不良列アドレスＣＢ
よりも内部列アドレスＣＡが小さければ制御信号Ｓ０を
“Ｈ”に立上げる。逆に、不良列アドレスＣＢが内部列
アドレスＣＡ以上の場合には、アドレス比較回路７１１
は制御信号Ｓ０を“Ｌ”に立下げる。
【０２０４】不一致検出回路ＥＲ１は、最下位内部列ア
ドレスビットＣＡ０と制御信号ＳＯとを受ける。不一致
検出回路ＥＲ２は、制御信号Ｓ０と相補内部列アドレス
最下位ビット＊ＣＡ０とを受ける。不一致検出回路ＥＲ
１およびＥＲ２は、その入力に与えられた信号が論理不
一致の場合に“Ｈ”の信号を出力する。
【０２０５】入出力選択回路７２は、内部データ伝達線
対Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ／Ｏ１
それぞれに対して設けられた転送ゲートトランジスタＴ
Ｒ１０ａ，ＴＲ１０ｂ、およびＴＲ２０ａ，ＴＲ２０ｂ
を含む。転送ゲートトランジスタＴＲ１０ａおよびＴＲ
１０ｂのゲートへは不一致検出回路ＥＲ１の出力が与え
られる。転送ゲートトランジスタＴＲ２０ａおよびＴＲ
２０ｂのゲートへは不一致検出回路ＥＲ２の出力信号が
与えられる。次に動作について説明する。
【０２０６】内部列アドレスＣＡが不良列アドレスＣＢ
よりも小さい場合には、制御信号Ｓ０は“Ｈ”となる。
偶数列が選択された場合、最下位列アドレスビットＣＡ
０が“Ｌ（０）”、相補最下位列アドレスビット＊ＣＡ
０が“Ｈ（１）”となる。したがって、不一致検出回路
ＥＲ１が“Ｈ”の信号を出力し、不一致検出回路ＥＲ２
が“Ｌ”の信号を出力する。これにより、転送ゲートト
ランジスタＴＲ１０ａおよびＴＲ１０ｂがオン状態とな
り、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が共通デ
ータバスＣＤＢ，＊ＣＤＢへ接続される。
【０２０７】逆に奇数列が内部列アドレスにより指定さ
れた場合、最下位列アドレスビットＣＡ０が“Ｈ”、相
補内部列アドレスビット＊ＣＡ０が“Ｌ”となる。この
ときは、不一致検出回路ＥＲ２の出力信号が“Ｈ”に立
上がり、転送ゲートトランジスタＴＲ２０ａおよびＴＲ
２０ｂがオン状態となる。これにより、内部データ伝達
線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が共通データバスＣＤＢ，＊
ＣＤＢに接続される。
【０２０８】内部列アドレスＣＡが不良列アドレスＣＢ
と等しいか大きくなった場合には、制御信号Ｓ０は
“Ｌ”となる。この場合は、上述の場合と逆に、最下位
列アドレスビットＣＡ０が“Ｈ”のときに転送ゲートト
ランジスタＴＲ１０ａおよびＴＲ１０ｂがオン状態とな
る。一方、最下位列アドレスビットＣＡ０が“Ｌ”の場
合、不一致検出回路ＥＲ２の出力が“Ｈ”となり、転送
ゲートトランジスタＴＲ２０ａおよびＴＲ２０ｂがオン
状態となる。したがって、この不良列アドレスＣＢ以上
の列アドレスからなる列アドレス空間においては、偶数
列が指定された場合には、内部データ伝達線対Ｉ／Ｏ
１，＊Ｉ／Ｏ１が共通データバスＣＤＢ，＊ＣＤＢに接
続され、奇数列が指定された場合には内部データ伝達線
対Ｉ／Ｏ０，＊Ｉ／Ｏ０が共通データバスＣＤＢ，＊Ｃ
ＤＢに接続される。これにより、不良列が指定された場
合には、その不良列の次の隣接列が代わりに選択される
ことになり、以下その選択される列アドレスが１つずつ
下位側（列アドレスの大きい方）へずれることになる。
【０２０９】図１６はアドレス比較回路７１１の具体的
構成の一例を示す図である。図１６に示すアドレス比較
回路は、４ビットの列アドレスを比較する。しかしなが
ら、この構成は任意のビット数に対して容易に拡張可能
である。図１６において、アドレス比較回路７１１は、
最上位アドレスビットＢ３およびＡ３に対して設けられ
るゲート回路Ｇ５０およびＧ５１と、第２ビットＢ２お
よびＡ２に対して設けられるゲート回路Ｇ５２およびＧ
５３と、第３ビットＢ１およびＡ１に対し設けられるゲ
ート回路Ｇ５４およびＧ５５と、最下位ビットＢ０およ
びＡ０に対して設けられるゲート回路Ｇ５６と、縦列接
続されたゲート回路Ｇ５７，Ｇ５８，Ｇ５９，Ｇ６０，
Ｇ６１およびＧ６２を含む。
【０２１０】ゲート回路Ｇ５０は、その真入力にアドレ
スビットＢ３を受け、その偽入力にアドレスビットＡ３
を受ける。ゲート回路Ｇ５１はその真入力にアドレスビ
ットＢ３を受け、その偽入力にアドレスビットＡ３を受
ける。
【０２１１】ゲート回路Ｇ５２は、その真入力にアドレ
スビットＢ２を受け、その偽入力にアドレスビットＡ２
を受ける。ゲート回路Ｇ５３は、その真入力にアドレス
ビットＢ２を受け、その偽入力にアドレスビットＡ２を
受ける。
【０２１２】ゲート回路Ｇ５４は、その真入力にアドレ
スビットＢ１を受け、その偽入力にアドレスビットＡ１
を受ける。ゲート回路Ｇ５５は、その真入力にアドレス
ビットＢ１を受け、その偽入力にアドレスビットＡ１を
受ける。ゲート回路Ｇ５６はその真入力にアドレスビッ
トＢ０を受け、その偽入力にアドレスビットＡ０を受け
る。
【０２１３】ゲート回路Ｇ５０，Ｇ５２，Ｇ５４および
Ｇ５６はその真入力に与えられるアドレスビットが
“Ｈ”、かつその偽入力に与えられるアドレスビットが
“Ｌ”のときのみ“Ｈ”の信号を出力する。
【０２１４】ゲート回路Ｇ５１，Ｇ５３，およびＧ５５
はその真入力に与えられるアドレスビットが“Ｈ”であ
るかまたはその偽入力に与えられるアドレスビットが
“Ｌ”のときに“Ｈ”の信号を出力する。
【０２１５】ゲート回路Ｇ５７は、ゲート回路Ｇ５５の
出力とゲート回路Ｇ５６の出力とを受ける。ゲート回路
Ｇ５８は、ゲート回路Ｇ５７の出力とゲート回路Ｇ５４
の出力とを受ける。
【０２１６】ゲート回路Ｇ５９は、ゲート回路Ｇ５８の
出力とゲート回路Ｇ５３の出力とを受ける。ゲート回路
Ｇ６０は、ゲート回路Ｇ５９の出力とゲート回路Ｇ５２
の出力とを受ける。
【０２１７】ゲート回路Ｇ６１はゲート回路Ｇ６０の出
力とゲート回路Ｇ５１の出力とを受ける。ゲート回路Ｇ
６２は、ゲート回路Ｇ６１の出力とゲート回路Ｇ５０の
出力とを受ける。ゲート回路Ｇ６２からアドレスＡ３〜
Ａ０およびアドレスＢ３〜Ｂ０の大小比較結果を示す制
御信号Ｓ０が出力される。
【０２１８】ゲート回路Ｇ５７，Ｇ５９，およびＧ６１
は２入力ＡＮＤゲートであり、その両入力が“Ｈ”のと
きに“Ｈ”の信号を出力する。ゲート回路Ｇ５８，Ｇ６
０およびＧ６２はＯＲゲートであり、その一方の入力に
“Ｈ”の信号が与えられたときに“Ｈ”の信号を出力す
る。次に動作について説明する。
【０２１９】アドレスビットＢ３が“Ｈ”、アドレスビ
ットＡ３が“Ｌ”の場合、ゲート回路Ｇ５０は“Ｈ”の
信号を出力する。この場合、ゲート回路Ｇ６２の出力が
“Ｈ”となる。アドレスビットＢ３およびＡ３は最上位
アドレスビットである。したがって、列アドレスＢ（ア
ドレスビットＢ３〜Ｂ０からなるアドレス）の列アドレ
スＡ（アドレスビットＡ３〜Ａ０よりなるアドレス）よ
りも大きければ、制御信号Ｓ０が“Ｈ”となる。アドレ
スビットＢ３は同一論理レベルの場合ゲート回路Ｇ５０
の出力が“Ｌ”となり、一方、ゲート回路Ｇ５１の出力
は“Ｈ”となる。この場合、ゲート回路Ｇ６１がイネー
ブル状態とされ、下位アドレスビットの比較結果を選択
する状態となる。
【０２２０】アドレスビットＢ３が“Ｌ”、アドレスビ
ットＡ３が“Ｈ”の場合、ゲート回路Ｇ５０およびＧ５
１の出力はともに“Ｌ”となる。この場合、ゲート回路
Ｇ６１の出力が“Ｌ”となり、応じてゲート回路Ｇ６２
の出力Ｓ０も“Ｌ”となる。したがって、列アドレスＢ
が列アドレスＡよりも小さいときには制御信号Ｓ０が
“Ｌ”となる。
【０２２１】以下、ゲート回路Ｇ５２，Ｇ５３，Ｇ６０
およびＧ５９の回路ブロックにおいてアドレスビットＢ
２およびＡ２の大小の比較が行なわれ、ゲート回路Ｇ５
４，Ｇ５５，Ｇ５７およびＧ５８の回路ブロックでアド
レスビットＢ１およびＡ１の大小比較が行なわれ、その
それぞれの大小の比較結果に応じた信号が各回路ブロッ
クから出力される。
【０２２２】ゲート回路Ｇ５６は、アドレスビットＢ０
が“Ｈ”、アドレスビットＡ０が“Ｌ”の場合のみ
“Ｈ”の信号を出力する。したがって、この場合、アド
レスビットＢ３，Ｂ２およびＢ１がアドレスビットＡ
３，Ａ２およびＡ１とそれぞれ等しい場合に、最下位ア
ドレスビットＢ０，Ａ０の大小に応じた論理レベルの信
号が出力される。最下位アドレスビットＢ０と最下位ア
ドレスビットＡ０とが等しい場合、ゲート回路Ｇ５６の
出力は“Ｌ”となる。列アドレスＢと列アドレスＡとが
等しい場合、ゲート回路Ｇ５０，Ｇ５２，Ｇ５４および
Ｇ５６の出力がすべて“Ｌ”となり、制御信号Ｓ０のレ
ベルは“Ｌ”となる。
【０２２３】したがって、図１６に示す構成において、
アドレスビットＢ３〜Ｂ０（列アドレスＢ）を不良列ア
ドレスＣＢとし、アドレスビットＡ３〜Ａ０からなる列
アドレスＡを内部列アドレスＣＡとすれば、図１５に示
すアドレス比較回路の構成を得ることができる。
【０２２４】図１７は、図１５に示す不良コラムアドレ
スプログラム回路７１０の具体的構成の一例を示す図で
ある。図１７においては、４ビットの列アドレスの場合
が一例として示される。図１７において、不良コラムア
ドレスプログラム回路７１０は、抵抗接続されたｎチャ
ネルＭＯＳトランジスタＴＤ３，ＴＤ２，ＴＤ１および
ＴＤ０と、レーザブローが可能なたとえばヒューズから
なるリンク素子Ｆ３，Ｆ２，Ｆ１およびＦ０と、比較的
高抵抗の抵抗体ｒとを含む。不良列アドレスビット線Ｂ
３はリンク素子Ｆ３およびトランジスタＴＤ３を介して
電源電位Ｖｃｃに接続される。不良列アドレスビット線
Ｂ２はリンク素子Ｆ２およびトランジスタＴＤ２を介し
て電源電位Ｖｃｃに接続される。不良列アドレスビット
線Ｂ１はリンク素子Ｆ１およびトランジスタＴＤ１を介
して電源電位Ｖｃｃに接続される。不良列アドレスビッ
ト線Ｂ０はリンク素子Ｆ０およびトランジスタＴＤ０を
介して電源電位Ｖｃｃに接続される。
【０２２５】各不良列アドレスビット線Ｂ３〜Ｂ０に接
続されている抵抗ｒは、リンク素子切断時において対応
の不良列アドレスビットを確実に“Ｌ”に設定する。こ
の抵抗素子ｒは比較的高抵抗のため、そこを流れる電流
が微小であり、対応のヒューズ素子（Ｆ３〜Ｆ０）の非
切断状態において、対応のトランジスタＴＤ３〜ＴＤ０
からの電源電位Ｖｃｃが対応のアドレスビット線Ｂ３〜
Ｂ０へ伝達されるのに対し何ら悪影響は及ぼさない。こ
のような構成により、リンク素子Ｆ３〜Ｆ０を不良列ア
ドレスに応じて適当に溶断すれば、不良列アドレスをプ
ログラムすることができる。
【０２２６】ここで、不良コラムアドレスプログラム回
路７１０が記憶する不良列アドレスのビット数と内部列
アドレスのビット数とが等しい場合、不良列が存在しな
い場合において、不良コラムアドレスプログラム回路７
１０が記憶する不良列はたとえば１１１１となり、メモ
リセルアレイに含まれる最大列と一致する場合が生じる
ことも考えられる。このような場合、正常列選択の場合
にも選択列が置換えられるのを防止するためには、プロ
グラム回路７１０が記憶する不良列アドレスビットをこ
の半導体記憶装置の内部列アドレスビットの数よりも１
ビット多くし、この余分の１ビットを最上位アドレスビ
ットとし、不良列が存在しない場合にはこの最上位不良
列アドレスビットを“Ｈ”に維持し、不良列が存在する
場合にはこの最上位不良列アドレスビットを“Ｌ”にプ
ログラムすることにより上述のような正常な最大列アド
レスを有する列の置換が生じるのを防止することができ
る。この場合、アドレス比較回路７１１においては、余
分のアドレスビットに対応する最上位の内部アドレスビ
ットを“Ｌ”として与える構成としておけばよい。
【０２２７】なお、図１５に示す構成においては、同時
に２ビットのメモリセルを第２のコラムデコーダにより
選択し、さらに入出力選択回路７２により１ビットのメ
モリセルを選択することにより、１列の不良列を救済し
ている。しかしながら、さらに多数列の不良列を救済す
る構成を実現することも可能である。
【０２２８】図１８は、この発明のさらに他の実施例で
ある半導体記憶装置の列選択系の構成を示す図である。
図１８において、第１のコラムデコーダ１５は、ＮＡＮ
Ｄ型の単位デコーダ回路ＣＤ０〜ＣＤ４、…を含む。
【０２２９】第２のコラムデコーダ１６′は、ビット線
対ＢＬ０，＊ＢＬ０〜ＢＬ４，＊ＢＬ４それぞれに対応
して設けられる４入力ＮＡＮＤ回路ＮＡ０′〜ＮＡ４′
を含む。図１８においては、ビット線対は所定数（ｍ）
設けられるが、図面を簡略化するために、４対のビット
線対に関連する部分のみが例示的に示される。１つの単
位デコーダ回路ＣＤｉ（ｉ＝０〜ｎ）の出力はＮＡＮＤ
回路ＮＡｉ′，ＮＡｉ＋１′，ＮＡｉ＋２′およびＮＡ
ｉ＋３′へ与えられる。図１８に示す構成においては、
ループ状に隣接するビット線対は選択されず、ＮＡＮＤ
回路ＮＡ０′およびＮＡ２′の入力へは電源電位Ｖｃｃ
が与えられる。この構成において、１つの単位デコーダ
回路ＣＤｉが選択された場合、同時に４つのＮＡＮＤ回
路ＮＡｉ′〜ＮＡｉ＋３′が選択状態とされ、４対のビ
ット線が同時に選択される。
【０２３０】４対のビット線の同時選択を可能とするた
めに、４対の内部データ伝達線Ｉ／Ｏ０，＊Ｉ／Ｏ０、
Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、および
Ｉ／Ｏ３，＊Ｉ／Ｏ３が設けられる。内部データ伝達線
対Ｉ／Ｏ０〜Ｉ／Ｏ３，＊Ｉ／Ｏ０〜＊Ｉ／Ｏ３には、
１つの単位デコーダ回路によって同時に選択される４対
のビット線がそれぞれ異なる内部データ伝達線対に接続
されるように各ビット線対が接続される。すなわち、内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜Ｉ／Ｏ３，＊
Ｉ／Ｏ３には、ビット線対ＢＬ４ｋ，＊ＢＬ４ｋ〜ＢＬ
４ｋ＋３，＊ＢＬ４ｋ＋３がそれぞれ順次接続される。
ただしｋは任意の整数である。
【０２３１】４対の内部データ伝達線Ｉ／Ｏ０，＊Ｉ／
Ｏ０〜Ｉ／Ｏ３，＊Ｉ／Ｏ３は入出力選択回路７２（図
１４参照）へ接続される。入出力選択回路７２はこの４
対の内部データ伝達線のうち特定の内部データ伝達線対
を内部列アドレス（すなわち選択された単位デコーダ回
路）に応じて選択する。
【０２３２】図１９は、図１３に示すＩ／Ｏ選択制御ブ
ロック７０の詳細な構成の一例を示す図である。図１９
において、入出力選択制御回路７１は、不良列を示す不
良列アドレスＣＢを記憶する不良コラムアドレスプログ
ラム回路７１０と、内部列アドレスＣＡ（および＊Ｃ
Ａ）とこの不良コラムアドレスプログラム回路７１０に
プログラムされた不良列を示す不良列アドレスＣＢとの
大小を比較するアドレス比較回路７１１と、アドレス比
較回路７１１からの制御信号Ｓ，＊Ｓと内部列アドレス
ＣＡ，＊ＣＡとに応答して選択制御信号ＩＳを発生する
アドレス変換回路７１２を含む。
【０２３３】図２０は、図１９に示すアドレス変換回路
７１２の入力段の具体的構成の一例を示す図である。図
２０に示すアドレス変換回路７１２は、同時に選択され
る４対のビット線から１つの不良列を救済するととも
に、３対のビット線を入出力回路７に接続するための信
号を発生する。
【０２３４】図２０において、アドレス変換回路７１２
ａは、それぞれ、与えられた入力信号の論理値の不一致
を検出するゲート回路ＧＥ１〜ＧＥ６と、各々が入出力
選択回路７２における内部データ伝達線対の選択態様を
決定する選択制御信号ＩＳ０，ＩＳ１，ＩＳ２，および
ＩＳ３を発生するＡＮＤゲート回路ＧＡ１〜ＧＡ４を含
む。
【０２３５】ゲート回路ＧＥ１は、制御信号＊Ｓ０と内
部列アドレスビット＊Ｃ１とを受ける。ゲート回路ＧＥ
２は、内部列アドレスビットＣ０および＊Ｃ１を受け
る。ゲート回路ＧＥ３は、制御信号＊Ｓ０と内部列アド
レスビットＣ０とを受ける。ゲート回路ＧＥ４は、制御
信号＊Ｓ０と内部列アドレスビットＣ１とを受ける。ゲ
ート回路ＧＥ５は内部列アドレスビットＣ１，Ｃ０を受
ける。ゲート回路ＧＥ６は、制御信号＊Ｓ０と内部列ア
ドレスビットＣ０とを受ける。制御信号＊Ｓ０は、アド
レス比較回路７１１から発生される制御信号であり、図
１５に示す制御信号Ｓ０の相補信号である。内部列アド
レスビットＣ０およびＣ１は内部列アドレスビットＣＡ
の下位アドレスビットであり、＊Ｃ１はアドレスビット
Ｃ１の相補アドレスビットである。
【０２３６】ＡＮＤゲート回路ＧＡ１は、ゲート回路Ｇ
Ｅ１およびＧＥ２の出力を受け、制御信号ＩＳ０を発生
する。ＡＮＤゲート回路ＧＡ２は、内部列アドレスビッ
ト＊Ｃ１とゲート回路ＧＥ３の出力とを受けて、制御信
号ＩＳ１を発生する。ＡＮＤゲート回路ＧＡ３は、ゲー
ト回路ＧＥ４およびＧＥ５の出力を受けて、制御信号Ｉ
Ｓ２を発生する。ＡＮＤゲート回路ＧＡ４は、内部列ア
ドレスビットＣ１とゲート回路ＧＥ６の出力とを受け
て、制御信号ＩＳ３を発生する。
【０２３７】図２１は、図２０に示すアドレス変換回路
７１２ａの動作を一覧にして示す図である。図２１に示
す表から明らかなように、このアドレス変換回路７１２
ａにおいては、アドレス比較回路７１１からの制御信号
Ｓ０，＊Ｓ０と内部列アドレスの下位２ビットＣ０，＊
Ｃ０，Ｃ１，＊Ｃ１の組合わせにより、４つの選択制御
信号ＩＳ０〜ＩＳ３のうちの１つのみが選択状態とさ
れ、“Ｈ”に立上がる。
【０２３８】この図２０に示す第１の回路７１２ａから
発生される選択制御信号ＩＳ０〜ＩＳ３は、さらに図２
２に示す第２の回路へ与えられる。この図２２に示す第
２の回路は、アドレス変換回路７１２の出力部を構成す
る。この第２の回路から、入出力選択回路７２における
選択態様を決定する選択制御信号ＩＳ０Ｎ〜ＩＳ３Ｎ、
ＩＳ０（−１）〜ＩＳ３（−１）、およびＩＳ０（−
２）〜ＩＳ３（−２）が発生される。
【０２３９】図２２において、アドレス変換回路７１２
ｂは、２入力ＡＮＤゲート回路ＧＡ１８〜ＧＡ２５と、
与えられた信号を反転するインバータ回路ＧＩ１〜ＧＩ
４と、与えられた入力がすべて“Ｌ”の場合にのみ
“Ｈ”の信号を出力するＮＯＲゲート回路ＧＮ１〜ＧＮ
４を含む。この第２の回路７１２ｂは、それぞれ、独立
の４つの回路ブロックから構成される。制御信号Ｓ０
（−１），ＩＳ０およびＳ０（−２）を受ける回路ブロ
ックは、内部データ伝達線対をそのままの順序を保持し
て共通データバス（３ビットのデータバス）へ接続する
ための制御信号ＩＳ０（−１）、ＩＳ０Ｎ、およびＩＳ
０（−２）を発生する（活性状態とする）。制御信号Ｉ
Ｓ１（−１）、ＩＳ１Ｎ、およびＩＳ１（−２）が発生
されると（“Ｈ”となると）、内部データ線対と共通デ
ータバスとの接続態様が１ビットシフトされる。なお、
以下の説明において、信号が“Ｈ”または“Ｌ”の活性
状態となる状態を特に断わらないかぎり「発生される」
の用語で示す。制御信号ＩＳ２（−１）、ＩＳ２Ｎ、お
よびＩＳ２（−２）が発生されると、内部データ伝達線
対と共通データバスとの接続が２ビットシフトされる。
制御信号ＩＳ３（−１）、ＩＳ３Ｎ、およびＩＳ３（−
２）が発生されると内部データ伝達線対と共通データバ
スとの接続が２ビットシフトされる。制御信号ＩＳ３
（−１）、ＩＳ３Ｎ、およびＩＳ３（−２）が発生され
ると、内部データ伝達線対と共通データバスとの接続が
３ビットシフトされる。
【０２４０】制御信号ＩＳ０〜ＩＳ３は、図２０に示す
第１の回路ブロック７１２ａから発生される選択制御信
号である。制御信号Ｓ０（−１）は、内部列アドレスＣ
Ａが不良列アドレスより１（１０進数）小さいときのみ
“Ｈ”となる制御信号である。制御信号Ｓ０（−２）
は、内部列アドレスＣＡが不良列アドレスよりも２（１
０進数）小さいときのみ“Ｈ”となる信号である。この
制御信号Ｓ０（−１）およびＳ０（−２）は図１９に示
すアドレス比較回路７１１から発生され、制御信号Ｓ，
＊Ｓに含まれている。したがって、アドレス比較回路７
１１は、不良アドレスプログラム回路７１０にプログラ
ムされた不良列アドレスとの比較、不良列アドレスより
も１小さい列アドレスとの比較および不良列アドレスよ
りも２小さい列アドレスと内部列アドレスＣＡとの比較
を行なう。
【０２４１】この図２２に示す回路構成において、制御
信号ＩＳｊ（−１）（ｊ＝０，１，２，３）は、制御信
号ＩＳｊと制御信号Ｓ０（−１）はともに“Ｈ”となっ
たときに発生される（“Ｈ”の活性状態とされる）。制
御信号ＩＳｊＮは、制御信号ＩＳｊが“Ｈ”にありかつ
制御信号Ｓ０（−１）およびＳ０（−２）がともに
“Ｌ”のときに発生される。
【０２４２】図２３〜図２５は、この図２２に示す第２
の回路から発生される制御信号により動作する入出力選
択回路の構成を各制御信号別に分類して示す図である。
図２３は、制御信号ＩＳ０Ｎ〜ＩＳ３Ｎに応答して動作
する入出力選択回路の部分を示す。図２４は、制御信号
ＩＳ０（−１）〜ＩＳ３（−１）に応答して動作する入
出力選択回路の部分を示す。図２５は、制御信号ＩＳ０
（−２）〜ＩＳ３（−２）に応答して動作する部分の回
路構成を示す図である。ここで、図２３ないし図２５の
回路構成はそれぞれ別々に独立の回路構成のように示さ
れているが、これは入出力選択回路の動作を理解を容易
にするために示されているものであり、各内部データ伝
達線対にそれぞれ設けられるトランジスタ（転送ゲート
トランジスタ）には図２３〜図２５のそれぞれの論理和
をとった信号が与えられる構成であってもよく、また単
純に制御信号をＰＬＤ（プログラマル・ロジック・デバ
イス）を用いてデコードして内部データ伝達線対に接続
される転送ゲートトランジスタを選択的に駆動する構成
を用いてもよい。図２３ないし図２５に示す入出力選択
回路の構成が等価的に実現される回路構成であればどの
ような回路構成であってもよい。各図の対応の転送ゲー
トトランジスタには同一の参照番号を付す。
【０２４３】図２３において、制御信号ＩＳ０Ｎが発生
されると、転送ゲートトランジスタＴ１０ａ，Ｔ１０
ｂ、Ｔ２１ａ，Ｔ２１ｂ、Ｔ３２ａ，Ｔ３２ｂが導通状
態となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、
Ｉ／Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２が
共通データバスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１、Ｄ２，＊
Ｄ２へそれぞれ接続される。
【０２４４】制御信号ＩＳ１Ｎが発生されると、転送ゲ
ートトランジスタＴ２０ａ，Ｔ２０ｂ、Ｔ３１ａ，Ｔ３
１ｂ、およびＴ４２ａ，Ｔ４２ｂがオン状態となり、内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊
Ｉ／Ｏ２およびＩ／Ｏ３，＊Ｉ／Ｏ３が共通データバス
Ｄ０，＊Ｄ０、Ｄ１，＊Ｄ１、およびＤ２，＊Ｄ２へそ
れぞれ接続される。
【０２４５】制御信号ＩＳ２Ｎが発生されると、転送ゲ
ートトランジスタＴ１２ａ，Ｔ１２ｂ、Ｔ３０ａ，Ｔ３
０ｂ、およびＴ４１ａ，Ｔ４１ｂがオン状態となり、内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ２，＊
Ｉ／Ｏ２、およびＩ／Ｏ３，＊Ｉ／Ｏ３が共通データバ
スＤ２，＊Ｄ２、Ｄ０，＊Ｄ０、およびＤ１，＊Ｄ１へ
それぞれ接続される。
【０２４６】制御信号ＩＳ３Ｎが発生されると、転送ゲ
ートトランジスタＴ１１ａ，Ｔ１１ｂ、Ｔ２２ａ，Ｔ２
２ｂ、およびＴ４０ａ，Ｔ４０ｂがオン状態となり、内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊
Ｉ／Ｏ１、およびＩ／Ｏ３，＊Ｉ／Ｏ３が共通データバ
スＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、およびＤ０，＊Ｄ０へ
それぞれ接続される。
【０２４７】図２４において、制御信号ＩＳ０（−１）
が発生されると、転送ゲートトランジスタＴ１０ａ，Ｔ
１０ｂ、Ｔ３４ａ，Ｔ３４ｂ、およびＴ４３ａ，Ｔ４３
ｂがオン状態となり、内部データ伝達線対Ｉ／Ｏ０，＊
Ｉ／Ｏ０、Ｉ／Ｏ２，＊Ｉ／Ｏ２、およびＩ／Ｏ３，＊
Ｉ／Ｏ３がそれぞれ共通データバスＤ０，＊Ｄ０、Ｄ
１，＊Ｄ１、およびＤ２，＊Ｄ２へ接続される。制御信
号ＩＳ１（−１）が発生されると、転送ゲートトランジ
スタＴ１３ａ，Ｔ１３ｂ、Ｔ２０ａ，Ｔ２０ｂ、Ｔ４４
ａ，Ｔ４４ｂがオン状態となり、内部データ伝達線対Ｉ
／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、およびＩ
／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データバスＤ２，＊
Ｄ２、Ｄ０，＊Ｄ０、およびＤ１，＊Ｄ１へそれぞれ接
続される。
【０２４８】制御信号ＩＳ２（−１）が発生されると、
転送ゲートトランジスタＴ１４ａ，Ｔ１４ｂ、Ｔ２３
ａ，Ｔ２３ｂ、およびＴ３０ａ，Ｔ３０ｂがオン状態と
なり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／
Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２がそれ
ぞれ内部共通データバスＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、
およびＤ０，＊Ｄ０へ接続される。
【０２４９】制御信号ＩＳ３（−１）が発生されると、
転送ゲートトランジスタＴ２４ａ，Ｔ２４ｂ、Ｔ３３
ａ，Ｔ３３ｂ、およびＴ４０ａ，Ｔ４０ｂがオン状態と
なり、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／
Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共
通データバスＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、およびＤ
０，＊Ｄ０へそれぞれ接続される。
【０２５０】図２５において、制御信号ＩＳ０（−２）
が発生されると、選択ゲートトランジスタＴ１０ａ，Ｔ
１０ｂ、Ｔ２１ａ，Ｔ２１ｂ、およびＴ４３ａ，Ｔ４３
ｂがオン状態となり、内部データ伝達線対Ｉ／Ｏ０，＊
Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ３，＊
Ｉ／Ｏ３がそれぞれ共通データバスＤ０，＊Ｄ０、Ｄ
１，＊Ｄ１、およびＤ２，＊Ｄ２へ接続される。
【０２５１】制御信号ＩＳ１（−２）が発生されると、
転送ゲートトランジスタＴ１３ａ，Ｔ１３ｂ、Ｔ２０
ａ，Ｔ２０ｂ、およびＴ３１ａ，Ｔ３１ｂがオン状態と
なり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／
Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２が共通
データバスＤ２，＊Ｄ２、Ｄ０，＊Ｄ０、およびＤ１，
＊Ｄ１へそれぞれ接続される。
【０２５２】制御信号ＩＳ２（−２）が発生されると、
転送ゲートトランジスタＴ２３ａ，Ｔ２３ｂ、Ｔ３０
ａ，Ｔ３０ｂ、Ｔ４１ａ，Ｔ４１ｂがオン状態となり、
内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，
＊Ｉ／Ｏ２、およびＩ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共
通データバスＤ２，＊Ｄ２、Ｄ０，＊Ｄ０、およびＤ
１，＊Ｄ１へそれぞれ接続される。
【０２５３】制御信号ＩＳ３（−２）が発生されると、
転送ゲートトランジスタＴ１１ａ，Ｔ１１ｂ、Ｔ３３
ａ，Ｔ３３ｂ、Ｔ４０ａ，Ｔ４０ｂがそれぞれオン状態
となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ
／Ｏ２，＊Ｉ／Ｏ２、およびＩ／Ｏ０３，＊Ｉ／Ｏ３が
共通データバスＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、およびＤ
０，＊Ｄ０へそれぞれ接続される。次に動作について説
明する。
【０２５４】不良ビットが存在しない場合または内部列
アドレスＣＡが不良列アドレスＣＢよりも小さい場合、
アドレス比較回路７１１からの出力信号ビットＳ０は
“Ｈ”である。この場合、図２１に示す関係から、内部
列アドレスＣＡの下位２ビット（Ｃ１，Ｃ０）の、
（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ，
Ｈ）に対して、制御信号ＩＳ０，ＩＳ１，ＩＳ２，およ
びＩＳ３がそれぞれ“Ｈ”となる。
【０２５５】また図２２に示す回路構成から、内部列ア
ドレスＣＡが不良列アドレスＣＢよりも３（１０進数）
以上小さい場合には、制御信号ＩＳ０〜ＩＳ３がそれぞ
れ発生されると、対応の制御信号ＩＳ０Ｎ〜ＩＳ３Ｎが
“Ｈ”となる。
【０２５６】内部列アドレスＣＡが不良列アドレスＣＢ
よりも１（１０進数）小さい場合には信号Ｓ０（−１）
が“Ｈ”となり、図２２に示す回路構成から、制御信号
ＩＳ０（−１）〜ＩＳ３（−１）はそれぞれ制御信号Ｉ
Ｓ０〜ＩＳ３が“Ｈ”となったときに“Ｈ”となる。
【０２５７】内部列アドレスＣＡが不良列アドレスＣＢ
より２（１０進数）小さい場合には信号Ｓ０（−２）が
“Ｈ”となり、図２２に示す回路構成から、制御信号Ｉ
Ｓ０〜ＩＳ３がそれぞれ“Ｈ”となると、対応の制御信
号ＩＳ０（−２）〜ＩＳ３（−２）が“Ｈ”となる。
【０２５８】内部列アドレスＣＡが不良列アドレスＣＢ
以上の場合には、アドレス比較回路７１１からの出力信
号ビットＳ０が“Ｌ”となる。したがって、図２１に示
す信号の関係から、内部列アドレスＣＡの下位２ビット
（Ｃ１，Ｃ０）の（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，
Ｌ）、（Ｈ，Ｈ）に対して制御信号ＩＳ１，ＩＳ２，Ｉ
Ｓ３，およびＩＳ０がそれぞれ“Ｈ”となる。
【０２５９】さらに、図２２に示す回路構成から、上述
の内部列アドレスのビット（Ｃ１，Ｃ０）の各状態に対
し制御信号ＩＳ１Ｎ、ＩＳ２Ｎ、ＩＳ３Ｎ、およびＩＳ
０Ｎがそれぞれ“Ｈ”となる。
【０２６０】たとえば、図１８に示す構成において、ビ
ット線対ＢＬ４，＊ＢＬ４に接続されるメモリセルに不
良が生じた場合を考える。このとき、不良列アドレスＣ
Ｂは４（１０進数）である。外部から与えられる列アド
レスが“０（１０進数）”であり、単位デコーダ回路Ｃ
Ｄ０が選択された場合、第２のコラムデコーダ１６′に
含まれるＮＡＮＤ回路ＮＡ０′、ＮＡ１′、ＮＡ２′お
よびＮＡ３′が選択される。この場合、選択ゲートトラ
ンジスタＴＲ０，ＴＲ０′〜ＴＲ３，ＴＲ３′がオン状
態となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜
Ｉ／Ｏ３，＊Ｉ／Ｏ３とビット線対ＢＬ０，＊ＢＬ０〜
ＢＬ３，＊ＢＬ３がそれぞれ接続される。外部列アドレ
スに応答して発生される内部列アドレスＣＡは、“０”
（以下、アドレスＣＡはすべて１０進数で示す）とな
る。したがって、内部列アドレスビットＣ１およびＣ０
はともに“Ｌ”となり、一方、制御信号Ｓ０は“Ｈ”と
なる。これにより、図２０に示す第１の回路７１２ａに
おいて、制御信号ＩＳ０が“Ｈ”となる。
【０２６１】また、内部列アドレスＣＡは不良列アドレ
スＣＢよりも３以上小さいため、制御信号ビットＳ０
（−１）＝Ｓ０（−２）＝“Ｌ”となり、図２１に示す
信号の関係から、制御信号ＩＳ０Ｎが“Ｈ”となる。し
たがってこの場合、図２２に示す第２の回路（７１２
ｂ）から制御信号ＩＳ０Ｎが発生され、“Ｈ”となる。
この場合、図２３に示すように、入出力選択回路７２に
おいて、転送ゲートトランジスタＴ１０ａ，Ｔ１０ｂ、
Ｔ２１ａ，Ｔ２１ｂ、およびＴ３２ａ，Ｔ３２ｂがオン
状態となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０
〜Ｉ／Ｏ２，＊Ｉ／Ｏ２が共通データバスＤ０，＊Ｄ０
〜Ｄ２，＊Ｄ２へそれぞれ接続される。
【０２６２】外部から与えられる列アドレスが“１”に
なり、第１のコラムデコーダ１５においてデコーダ回路
ＣＤ１が選択された場合、第２のコラムデコーダ１６′
におけるＮＡＮＤ回路ＮＡ１′，ＮＡ２′，ＮＡ３′，
およびＮＡ４′が選択される。これにより、選択ゲート
トランジスタＴｒ１，Ｔｒ１′〜Ｔｒ４，Ｔｒ４′がオ
ン状態となり、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ
１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３、お
よびＩ／Ｏ０，＊Ｉ／Ｏ０とビット線対ＢＬ１，＊ＢＬ
１、ＢＬ２，＊ＢＬ２、ＢＬ３，＊ＢＬ３、およびＢＬ
４，＊ＢＬ４がそれぞれ接続される。この場合、内部列
アドレスＣＡが“１”であるため、Ｃ１＝“Ｌ”、Ｃ０
＝“Ｈ”、Ｓ０＝“Ｈ”となり、図２０に示す第１の回
路７１２ａにおいて、制御信号ＩＳ１が“Ｈ”となる。
また内部列アドレスＣＡは不良列アドレスＣＢより３以
上小さいため、Ｓ０（−１）＝Ｓ０（−２）＝“Ｌ”と
なり、したがって図２２に示す第２の回路７１２ｂにお
いて制御信号ＩＳ１Ｎが“Ｈ”となる。この場合、図２
３に示す入出力選択回路７２の構成において、内部デー
タ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ
２、およびＩ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データ
バスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１、およびＤ２，＊Ｄ２
に接続される。
【０２６３】外部列アドレスが“２”になり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ２が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ２′，ＮＡ３′，ＮＡ４′，ＮＡ５′が選択
され、選択ゲートトランジスタＴｒ２，Ｔｒ２′〜Ｔｒ
５，Ｔｒ５′がオン状態となる。したがって、内部デー
タ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ
３、Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ／Ｏ
１とビット線対ＢＬ２，＊ＢＬ２、ＢＬ３，＊ＢＬ３、
ＢＬ４，＊ＢＬ４、およびＢＬ５，＊ＢＬ５がそれぞれ
接続される。
【０２６４】内部列アドレスＣＡは“２”になり、アド
レスビットＣ１＝“Ｈ”、ＣＯ＝“Ｌ”となり、かつ制
御信号ビットＳ０＝“Ｈ”となり、図２０に示す第１の
回路７１２ａからは、制御信号ＩＳ２が発生される。
【０２６５】内部列アドレスＣＡは不良列アドレスＣＢ
よりも２小さいため、Ｓ０（−１）＝“Ｌ”、Ｓ０（−
２）＝“Ｈ”となり、図２２に示す第２の回路２１２ｂ
において制御信号ＩＳ２（−２）が発生される。したが
って、この場合、図２５において、転送ゲートトランジ
スタＴ２３ａ，Ｔ２３ｂ、Ｔ３０ａ，Ｔ３０ｂ、Ｔ４１
ａ，Ｔ４１ｂがオン状態となり、内部データ伝達線対Ｉ
／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ
１，＊Ｉ／Ｏ１がそれぞれ共通データバスＤ０，＊Ｄ
０、Ｄ１，＊Ｄ１、およびＤ２，＊Ｄ２に接続される。
【０２６６】外部列アドレスが“３”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ３が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ３′，ＮＡ４′，ＮＡ５′，ＮＡ６′が選択
され、選択ゲートトランジスタＴｒ３，Ｔｒ３′〜Ｔｒ
６，Ｔｒ６′がオン状態となる。この場合、内部データ
伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ０，＊Ｉ／Ｏ
０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２とビ
ット線対ＢＬ３，＊ＢＬ３、ＢＬ４，＊ＢＬ４、ＢＬ
５，＊ＢＬ５、およびＢＬ６，＊ＢＬ６がそれぞれ接続
される。
【０２６７】内部列アドレスＣＡは“３”にあるため、
Ｃ１＝“Ｈ”、Ｃ０＝“Ｈ”、Ｓ０＝“Ｈ”となり、図
２０に示す第１の回路７１２ａより制御信号ＩＳ３が発
生される。
【０２６８】内部列アドレスＣＡは不良列アドレスＣＢ
よりも１小さいため、Ｓ０（−１）＝“Ｈ”、Ｓ０（−
２）＝“Ｌ”となり、図２２に示す第２の回路７１２ｂ
より制御信号ＩＳ３（−１）が発生される。この場合、
図２４に示す入出力選択回路の構成において、転送ゲー
トトランジスタＴ２４ａ，Ｔ２４ｂ、Ｔ３３ａ，Ｔ３３
ｂ、およびＴ４０ａ，Ｔ４０ｂがオン状態となり、内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ１，＊Ｉ
／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２がそれぞれ共通データバ
スＤ０，＊Ｄ０、Ｄ１，＊Ｄ１、Ｄ２，＊Ｄ２に接続さ
れる。
【０２６９】外部列アドレスが“４”にあり、不良列ア
ドレスと等しくなった場合を考える。この場合、第１の
コラムデコーダ１５においてデコーダ回路ＣＤ４が選択
され、第２のコラムデコーダ１６′においてＮＡＮＤ回
路ＮＡ４′、ＮＡ５′、ＮＡ６′、およびＮＡ７′が選
択され、選択ゲートトランジスタＴｒ４，Ｔｒ４′〜Ｔ
ｒ７，Ｔｒ７′がオン状態となる。このとき、内部デー
タ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ
１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３とビ
ット線対ＢＬ４，＊ＢＬ４、ＢＬ５，＊ＢＬ５、ＢＬ
６，＊ＢＬ６、およびＢＬ７，＊ＢＬ７がそれぞれ接続
される。
【０２７０】内部列アドレスＣＡは“４”であり、Ｃ１
＝“Ｌ”、Ｃ０＝“Ｌ”、Ｓ０＝“Ｌ”となる。この場
合、図２０に示す第１の回路７１２ａより、制御信号Ｉ
Ｓ１が発生される。
【０２７１】内部列アドレスＣＡは不良列アドレスＣＢ
と等しく内部列アドレスＣＡが不良列アドレスＣＢ以上
という条件を満足しているとき、Ｓ０（−１）＝Ｓ０
（−２）＝“Ｌ”となり、図２２に示す第２の回路７１
２ｂから制御信号ＩＳ１Ｎが発生される。したがって、
図２３に示す入出力回路の構成において、転送ゲートト
ランジスタＴ２０ａ，Ｔ２０ｂ、Ｔ３１ａ，Ｔ３１ｂ、
Ｔ４２ａ，Ｔ４２ｂがオン状態となり、内部データ伝達
線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、お
よびＩ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データバスＤ
０，＊Ｄ０、Ｄ１，＊Ｄ１、Ｄ２，＊Ｄ２に接続され
る。以下、順次外部列アドレスが１増加するごとに、内
部列アドレスに１加えた値を４で割った余りをｊとする
ときに常に制御信号ＩＳｊＮが発生され、３ビットの隣
接列のメモリセルが共通データバスへ接続される。上述
の接続態様により不良列のビット線対ＢＬ４，＊ＢＬ４
が等価的に非選択状態となっている。
【０２７２】上述の構成においては、４対の内部データ
伝達線対から３対の内部データ伝達線対を選択して不良
列を１列救済している。しかしながら、この構成は、２
対の内部データ伝達線対のみを選択的に共通データバス
へ接続することにより２列の不良列を救済することが可
能である。
【０２７３】図２６は、２列の不良列を救済するための
入出力選択制御回路の構成の一部を示す図である。図２
６において、入出力選択制御回路７１は、第１の不良列
のアドレスを記憶するための不良コラムプログラム回路
８３と、第２の不良列のアドレスを記憶するための不良
コラムプログラム回路８４と、内部列アドレスＣＡと不
良コラムプログラム回路８３にプログラムされた不良列
アドレスとの大きさを比較する第１のアドレス比較回路
８１と、内部列アドレスＣＡと不良コラムプログラム回
路８４にプログラムされた第２の不良列アドレスとの大
きさを比較する第２のアドレス比較回路を含む。第１の
アドレス比較回路８１から大小比較結果を示す制御信号
Ｓ０′が発生され、第２のアドレス比較回路８２から大
小比較結果を示す制御信号Ｓ１′が発生される。不良コ
ラムプログラム回路８３にプログラムされる不良列アド
レスは、第２の不良コラムプログラム回路８４にプログ
ラムされる不良列アドレスよりも小さい。第２の不良コ
ラムプログラム回路８４には実際の不良列の列アドレス
よりも“１”小さいアドレスがプログラムされる。
【０２７４】図２７は、２列の不良列を救済するための
アドレス変換回路の入力段を構成する第１の回路７１２
ａ′の構成を示す図である。図２７において、第１の回
路７１２ａ′は、与えられた信号の排他的論理和をと
り、入力信号の論理レベルの一致／不一致を検出するた
めの２入力ゲート回路ＧＥ７〜ＧＥ１２と、与えられた
信号の論理積をとる３入力ＡＮＤ回路ＧＡ５〜ＧＡ１２
と、与えられた信号の論理和をとる２入力ＯＲ回路ＧＯ
１〜ＧＯ４を含む。
【０２７５】ゲート回路ＧＥ７は、制御信号Ｓ０′と内
部列アドレスビットＣ０′とを受ける。ゲート回路ＧＥ
８は、内部列アドレスビットＣ０′および＊Ｃ１′を受
ける。ゲート回路ＧＥ９は、制御信号＊Ｓ０′と内部列
アドレスビットＣ０′とを受ける。ゲート回路ＧＥ１０
は、制御信号Ｓ０′と内部列アドレスビットＣ０′を受
ける。ゲート回路ＧＥ１１は内部列アドレスビットＣ
０′およびＣ１′を受ける。ゲート回路ＧＥ１２は制御
信号＊Ｓ０′および内部列アドレスビットＣ０′を受け
る。
【０２７６】ゲート回路ＧＡ５は、制御信号Ｓ１′と、
ゲート回路ＧＥ７およびＧＥ８の出力とを受る。ゲート
回路ＧＡ６は、内部列アドレスビットＣ１′および＊Ｃ
０′と、制御信号＊Ｓ１′とを受ける。ゲート回路ＧＡ
７は、制御信号Ｓ１′と、内部列アドレスビット＊Ｃ
１′と、ゲート回路ＧＥ９の出力とを受ける。ゲート回
路ＧＡ８は、内部列アドレスビットＣ０′およびＣ１′
と制御信号＊Ｓ１′とを受ける。ゲート回路ＧＡ９は、
内部列アドレスビットＳ１′と、ゲート回路ＧＥ１０お
よびＧＥ１１の出力とを受ける。ゲート回路ＧＡ１０
は、内部列アドレスビット＊Ｃ１′および＊Ｃ０′と、
制御信号＊Ｓ１′とを受ける。ゲート回路ＧＡ１１は、
制御信号Ｓ１′と、内部列アドレスビットＣ１′と、ゲ
ート回路ＧＥ１２の出力とを受ける。ゲート回路ＧＡ１
２は、内部列アドレスビットＣＡ０′および＊Ｃ１′
と、制御信号＊Ｓ１′とを受ける。
【０２７７】ＯＲゲート回路ＧＯ１はＡＮＤゲート回路
ＧＡ５およびＧＡ６の出力を受ける。ＯＲゲート回路Ｇ
Ｏ２は、ＡＮＤゲート回路ＧＡ７およびＧＡ８の出力を
受ける。ＯＲゲート回路ＧＯ３は、ＡＮＤゲート回路Ｇ
Ａ９およびＧＡ１０の出力を受ける。ＯＲゲート回路Ｇ
Ｏ４は、ＡＮＤゲート回路ＧＡ１１およびＧＡ１２の出
力を受ける。
【０２７８】各ゲート回路ＧＥ７〜ＧＥ１２は、それぞ
れ２入力の論理が不一致の場合に“Ｈ”の信号を出力す
る。各ＡＮＤゲート回路ＧＡ５〜ＧＡ１２は、３入力が
すべて“Ｈ”のときに“Ｈ”の信号を出力する。各ＯＲ
ゲート回路ＧＯ１〜ＧＯ４は、２入力の少なくとも一方
が“Ｈ”のときに“Ｈ”の信号を出力する。ゲート回路
ＧＯ１〜ＧＯ４から、選択制御信号ＩＳ０′〜ＩＳ３′
がそれぞれ発生される。
【０２７９】図２８は図２７の第１の回路７１２ａ′が
実行する論理動作を一覧にして示す図である。図２８に
示されるように、下位２ビットの内部列アドレスビット
Ｃ０′およびＣ１′と大小比較結果を示す制御信号Ｓ
０′およびＳ１′との組合わせにより、制御信号ＩＳ
０′〜ＩＳ３′のいずれか１つが“Ｈ”となる。
【０２８０】なお、図２６に示すアドレス比較回路８１
および８２においては、不良コラムプログラム回路８３
および８４にそれぞれ記憶された不良列アドレスとの大
小比較結果を示す制御信号Ｓ０′およびＳ１′のみなら
ず、この不良列アドレス（以下第１の不良列アドレスを
ＣＢ１、第２の不良列アドレスをＣＢ２として示す）よ
りも１小さいアドレスとの大小比較結果を示す制御信号
Ｓ０（−１）′、およびＳ１（−１）′も発生される。
【０２８１】図２９は、入出力選択制御回路の出力段の
構成を示す図である。図２９において、入出力選択制御
回路７１２の出力段を構成する第２の回路７１２ｂ′
は、与えられた入力信号がすべて“Ｌ”のときのみ
“Ｈ”の信号を出力するＮＯＲ回路ＧＮ５〜ＧＮ８と、
ＡＮＤ回路ＧＡ２６〜ＧＡ３７と、インバータ回路ＧＩ
５〜ＧＩ８と、ＮＯＲ回路ＧＮ９〜ＧＮ１２を含む。
【０２８２】ゲート回路ＧＮ５は、制御信号Ｓ０（−
１）′およびＳ１（−１）′を受ける。ＡＮＤ回路ＧＡ
２６は、制御信号Ｓ０（−１）′およびＳ１（−１）′
を受ける。ＡＮＤ回路ＧＡ２７は、ＮＯＲ回路ＧＮ５の
出力と制御信号ＩＳ０′とを受ける。ＡＮＤ回路ＧＡ２
８は、制御信号ＩＳ０′とＡＮＤ回路ＧＡ２６の出力と
を受ける。インバータ回路ＧＩ５は制御信号ＩＳ０′を
受ける。ＮＯＲ回路ＧＮ９は、ＡＮＤ回路ＧＡ２７およ
びＧＡ２８の出力とインバータ回路ＧＩ５の出力とを受
ける。ＡＮＤ回路ＧＡ２７から制御信号ＩＳ０Ｎ′が発
生される。ＮＯＲ回路ＧＮ９から制御信号ＩＳ０（−
１）′が発生される。ＡＮＤ回路ＧＡ２８から制御信号
ＩＳ０（−２）′が発生される。
【０２８３】残りの各回路ブロックにおいても、各ゲー
ト間の接続態様は同様であり、そこに与えられる制御信
号ＩＳｋ（ｋ＝１〜３）が異なるだけである。制御信号
ＩＳ１′を受ける回路ブロックからは、制御信号ＩＳ１
Ｎ′〜ＩＳ１（−２）′が発生される。制御信号ＩＳ
２′が与えられる回路ブロックからは制御信号ＩＳ２
Ｎ′〜ＩＳ２（−２）′が発生される。制御信号ＩＳ
３′が与えられる回路ブロックからは制御信号ＩＳ３
Ｎ′〜ＩＳ３（−２）′が発生される。
【０２８４】図３０ないし図３２は２本の不良列を救済
するための入出力選択回路の構成を示す図である。この
図３０〜図３２に示す回路構成はそれぞれ独立に示して
いるが、これは、単に選択制御信号が与えられたときの
内部データ伝達線対と共通データバスとの接続態様をよ
り理解しやすくするために別々の図面において各制御信
号ごとに示しているだけであり、同一の参照番号が付さ
れた転送ゲートトランジスタへは各制御信号の論理和が
与えられる。
【０２８５】図３０は制御信号ＩＳ０Ｎ′〜ＩＳ３Ｎ′
に関連する入出力選択回路の構成を示す図である。図３
０において、転送ゲートトランジスタＴ１０ａ′および
Ｔ１０ｂ′は内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０
を共通データバスＤ０，＊Ｄ０へ接続する。転送ゲート
トランジスタＴ１１ａ′およびＴ１１ｂ′は制御信号Ｉ
Ｓ３Ｎ′に応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ
／Ｏ０を共通データバスＤ１，＊Ｄ１へ接続する。
【０２８６】転送ゲートトランジスタＴ２１ａ′および
Ｔ２１ｂ′は、制御信号ＩＳ０Ｎ′に応答して内部デー
タ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データバスＤ
１，＊Ｄ１に接続する。転送ゲートトランジスタＴ２０
ａ′およびＴ２０ｂ′は制御信号ＩＳ１Ｎ′に応答して
内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データ
バスＤ０，＊Ｄ０へ接続する。
【０２８７】転送ゲートトランジスタＴ３１ａ′および
Ｔ３１ｂ′は制御信号ＩＳ１Ｎ′に応答して内部データ
伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバスＤ１，
＊Ｄ１へ接続する。転送ゲートトランジスタＴ３０
ａ′，Ｔ３０ｂ′は制御信号ＩＳ２Ｎ′に応答して内部
データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバス
Ｄ０，＊Ｄ０へ接続する。
【０２８８】転送ゲートトランジスタＴ４１ａ′および
Ｔ４１ｂ′は制御信号ＩＳ２Ｎ′に応答して内部データ
伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバスＤ１，
＊Ｄ１へ接続する。転送ゲートトランジスタＴ４０ａ′
およびＴ４０ｂ′は制御信号ＩＳ３Ｎ′に応答して内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバス
Ｄ０，＊Ｄ０へ接続する。
【０２８９】図３１は制御信号ＩＳ０（−１）′〜ＩＳ
３（−１）′に関連する入出力選択回路の構成を示す図
である。図３１において、転送ゲートトランジスタＴ１
０ａ′およびＴ１０ｂ′は制御信号ＩＳ０（−１）′に
応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０を共
通データバスＤ０，＊Ｄ０へ接続する。転送ゲートトラ
ンジスタＴ１３ａ′およびＴ１３ｂ′は制御信号ＩＳ２
（−１）に応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ
／Ｏ０を共通データバスＤ１，＊Ｄ１へ接続する。
【０２９０】転送ゲートトランジスタＴ２０ａ′および
Ｔ２０ｂ′は、制御信号ＩＳ１（−１）′に応答して内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データバ
スＤ０，＊Ｄ０へ接続する。転送ゲートトランジスタＴ
２３ａ′およびＴ２３ｂ′は、制御信号ＩＳ３（−
１）′に応答して内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／
Ｏ１を共通データバスＤ１，＊Ｄ１へ接続する。
【０２９１】転送ゲートトランジスタＴ３３ａ′および
Ｔ３３ｂ′は制御信号ＩＳ０（−１）′に応答して内部
データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバス
Ｄ１，＊Ｄ１へ接続する。転送ゲートトランジスタＴ３
０ａ′およびＴ３０ｂ′は、制御信号ＩＳ２（−１）′
に応答して内部データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を
共通データバスＤ０，＊Ｄ０へ接続する。
【０２９２】転送ゲートトランジスタＴ４３ａ′および
Ｔ４３ｂ′は制御信号ＩＳ１（−１）′に応答して内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバス
Ｄ１，＊Ｄ１へ接続する。転送ゲートトランジスタＴ４
０ａ′およびＴ４０ｂ′は、制御信号ＩＳ３（−１）′
に応答して内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を
共通データバスＤ０，＊Ｄ０に接続する。
【０２９３】図３２は制御信号ＩＳ０（−２）′〜ＩＳ
３（−２）′に関連する入出力選択回路の構成を示す図
である。
【０２９４】図３２において、転送ゲートトランジスタ
Ｔ１０ａ′およびＴ１０ｂ′は制御信号ＩＳ０（−
２）′に応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／
Ｏ０を共通データバスＤ０，＊Ｄ０に接続する。転送ゲ
ートトランジスタＴ１４ａ′およびＴ１４ｂ′は制御信
号ＩＳ１（−２）′に応答して内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０を共通データバスＤ１，＊Ｄ１へ接続
する。
【０２９５】転送ゲートトランジスタＴ２０ａ′および
Ｔ２０ｂ′は制御信号ＩＳ１（−２）′に応答して内部
データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データバス
Ｄ０，＊Ｄ０へ接続する。転送ゲートトランジスタＴ２
４ａ′およびＴ２４ｂ′は制御信号ＩＳ２（−２）′に
応答して内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共
通データバスＤ１，＊Ｄ１へ接続する。
【０２９６】転送ゲートトランジスタＴ３０ａ′および
Ｔ３０ｂ′は制御信号ＩＳ２（−２）′に応答して内部
データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバス
Ｄ０，＊Ｄ０へ接続する。転送ゲートトランジスタＴ３
４ａ′およびＴ３４ｂ′は制御信号ＩＳ３（−２）′に
応答して内部データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共
通データバスＤ１，＊Ｄ１へ接続する。
【０２９７】転送ゲートトランジスタＴ４４ａ′および
Ｔ４４ｂ′は制御信号ＩＳ０（−２）′に応答して内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバス
Ｄ１，＊Ｄ１へ接続する。転送ゲートトランジスタＴ４
０ａ′およびＴ４０ｂ′は制御信号ＩＳ３（−２）′に
応答して内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共
通データバスＤ０，＊Ｄ０へ接続する。次に動作につい
て説明する。
【０２９８】不良ビットが存在しない場合または内部列
アドレスＣＡが第１の不良列アドレスＣＢ１よりも小さ
い場合には、アドレス比較回路８１および８２からの出
力信号Ｓ０′およびＳ１′はともに“Ｈ”である。この
場合、図２８に示す入出力信号の関係から、内部列アド
レスＣＡの下位２ビット（Ｃ１′，Ｃ０′）の（Ｌ，
Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）のそれぞれ
の組合わせに対して制御信号ＩＳ０′，ＩＳ１′，ＩＳ
２′，およびＩＳ３′がそれぞれ発生される。
【０２９９】さらに、図２９に示す第２の回路７１２
ｂ′において、内部列アドレスＣＡが第１の不良列アド
レスＣＢ１よりも２以上小さい場合には、制御信号Ｓ０
（−１）′およびＳ１（−１）′がともに“Ｌ”である
ため、制御信号ＩＳ０Ｎ′〜ＩＳ３Ｎ′がそれぞれ制御
信号ＩＳ０′〜ＩＳ３′に対応して発生されて“Ｈ”と
なる。
【０３００】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１よりも１小さい場合には、制御信号Ｓ０（−
１）′が“Ｈ”となり、かつＳ１（−１）′が“Ｌ”と
なる。この場合には、制御信号ＩＳ０（−１）′〜ＩＳ
３（−１）′がそれぞれ制御信号ＩＳ０′〜ＩＳ３′に
対応して発生されて“Ｈ”となる。
【０３０１】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１よりも１小さい場合にありかつ第２の不良列ア
ドレスＣＢ２（実際の第２の不良列アドレスよりも１小
さくプログラムされている）に対しても１小さい場合に
は、制御信号Ｓ０（−１）′およびＳ１（−１）′がと
もに“Ｈ”となる。この場合には、制御信号ＩＳ０（−
１）′〜ＩＳ３（−２）′が制御信号ＩＳ０〜ＩＳ３に
対応してそれぞれ発生される。
【０３０２】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１以上にありかつ第２の不良列アドレスＣＢ２よ
りも小さい場合には、アドレス比較回路８１および８２
から発生される出力信号Ｓ０′は“Ｌ”、かつＳ１′が
“Ｈ”となる。この場合においては、図２８に示す信号
の関係表から、内部列アドレスＣＡの下位２ビット（Ｃ
１′，Ｃ０′）の（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，
Ｌ）、（Ｈ，Ｈ）の状態に対して、制御信号ＩＳ１′、
ＩＳ２′、ＩＳ３′、およびＩＳ０′がそれぞれ“Ｈ”
となる。
【０３０３】この状態においては、図２９に示す第２の
回路７１２ｂ′においては、内部列アドレスＣＡが第２
の不良列アドレスＣＢ２よりも２以上小さい場合には、
信号Ｓ０（−１）′およびＳ１（−１）′はともに
“Ｌ”となり、制御信号ＩＳ０Ｎ′〜ＩＳ３Ｎ′が制御
信号ＩＳ０′〜ＩＳ３′に対応して“Ｈ”となる。内部
列アドレスＣＡが第２の不良列アドレスＣＢ２よりも１
小さい場合には、信号Ｓ０（−１）′およびＳ１（−
１）′はともに“Ｌ”となり、制御信号ＩＳ０（−
１）′〜ＩＳ３（−１）′が制御信号ＩＳ０′〜ＩＳ
３′に対応して“Ｈ”となる。
【０３０４】内部列アドレスＣＡが第２の不良列アドレ
スＣＢ２以上の場合には、アドレス比較回路８１および
８２の出力Ｓ０′およびＳ１′はともに“Ｌ”となるた
め、図２８より、内部列アドレスＣＡの下位２ビット
（Ｃ１′，Ｃ０′）の（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，
Ｌ）、（Ｈ，Ｈ）の状態に対して制御信号ＩＳ２′，Ｉ
Ｓ３′，ＩＳ０′，ＩＳ１′がそれぞれ“Ｈ”となる。
【０３０５】また、信号Ｓ０（−１）′およびＳ１（−
１）′がともに“Ｌ”となり、制御信号ＩＳ２′、ＩＳ
３′、ＩＳ０′、およびＩＳ１′のそれぞれの“Ｈ”に
対応して、制御信号ＩＳ２Ｎ′、ＩＳ３Ｎ′、ＩＳ０
Ｎ′、およびＩＳ１Ｎ′が“Ｈ”となる。
【０３０６】次に、具体的な例について説明する。ビッ
ト線ＢＬ２，＊ＢＬ２およびＢＬ４，＊ＢＬ４に接続さ
れるメモリセルに不良ビットが存在した場合を考える。
このとき、第１の不良コラムプログラム回路８３にプロ
グラムされる第１の不良列アドレスＣＢ１は“２”、第
２の不良コラムプログラム回路８４にプログラムされる
第２の不良列アドレスＣＢ２は実際の不良列アドレスよ
りも１小さい“３”となる。
【０３０７】外部列アドレスが“０”にあり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ０が選択さ
れた場合、第２のコラムデコーダ１６′におけるＮＡＮ
Ｄ回路ＮＡ０′、ＮＡ１′、ＮＡ２′およびＮＡ３′が
選択される。この場合には、選択ゲートトランジスタＴ
ｒ０，Ｔｒ０′〜Ｔｒ３，Ｔｒ３′がオン状態となり、
ビット線対ＢＬ０，＊ＢＬ０〜ＢＬ３，＊ＢＬ３が内部
データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜Ｉ／Ｏ３，＊Ｉ
／Ｏ３へそれぞれ接続される。内部列アドレスＣＡは
“０”にあるため、Ｃ１′＝Ｃ０′＝“Ｌ”であり、ま
たＳ０′＝Ｓ１′＝“Ｈ”となる。この状態において
は、制御信号ＩＳ０′が“Ｈ”となる。
【０３０８】また、内部列アドレスＣＡは第１の不良列
アドレスＣＢ１よりも２以上小さいため、Ｓ０（−
１）′＝Ｓ１（−１）′＝“Ｌ”となり、制御信号ＩＳ
０Ｎ′が“Ｈ”となる。したがって、この場合において
は、図３０に示す入出力選択回路において、転送ゲート
トランジスタＴ１０ａ′，Ｔ１０ｂ′、Ｔ２１ａ′，Ｔ
２１ｂ′がオン状態となり、内部データ伝達線対Ｉ／Ｏ
０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１がそれぞれ共通
データバスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１へ接続される。
ビット線対ＢＬ０，＊ＢＬ０およびＢＬ１，＊ＢＬ１が
選択される。
【０３０９】外部列アドレスが“１”にあり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ１が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ１′、ＮＡ２′、ＮＡ３′、およびＮＡ４′
が選択される。このとき、選択ゲートトランジスタＴｒ
１，Ｔｒ１′〜Ｔｒ４，Ｔｒ４′がオン状態となり、ビ
ット線対ＢＬ１，＊ＢＬ１、ＢＬ２，＊ＢＬ２、ＢＬ
３，＊ＢＬ３、およびＢＬ４，＊ＢＬ４が内部データ伝
達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、
Ｉ／Ｏ３，＊Ｉ／Ｏ３、およびＩ／Ｏ０，＊Ｉ／Ｏ０へ
それぞれ接続される。
【０３１０】内部列アドレスＣＡは“１”であり、Ｃ１
＝“Ｌ”、Ｃ０＝“Ｈ”、Ｓ０′＝Ｓ１′＝“Ｈ”であ
り、図２７に示す第１の回路７１２ａ′から制御信号Ｉ
Ｓ１′が発生される。
【０３１１】内部列アドレスＣＡはまた、第１の不良列
アドレスＣＢ１より１小さいため、Ｓ０（−１）′＝
“Ｈ”、かつＳ１（−１）′＝“Ｌ”となり、制御信号
ＩＳ１（−１）′が“Ｈ”となる。したがって、図３１
に示す入出力選択回路において、転送ゲートトランジス
タＴ２０ａ′，Ｔ２０ｂ′、Ｔ４３ａ′，Ｔ４３ｂ′が
オン状態となり、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／
Ｏ１、Ｉ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データバス
Ｄ０，＊Ｄ０、Ｄ１，＊Ｄ１に接続される。ビット線対
ＢＬ１，＊ＢＬ１およびＢＬ３，＊ＢＬ３が選択され
る。
【０３１２】外部列アドレスが“２”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ２が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ２′、ＮＡ３′、ＮＡ４′、およびＮＡ５′
が選択され、選択ゲートトランジスタＴｒ２，Ｔｒ２′
〜Ｔｒ５，Ｔｒ５′がオン状態となる。この結果、内部
データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ
／Ｏ３、Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１
とビット線対ＢＬ２，＊ＢＬ２、ＢＬ３，＊ＢＬ３、Ｂ
Ｌ４，＊ＢＬ４、およびＢＬ５，＊ＢＬ５がそれぞれ接
続される。
【０３１３】内部列アドレスＣＡは“２”であるため、
Ｃ１′＝“Ｈ”、Ｃ０′＝“Ｌ”、Ｓ０′＝“Ｌ”、Ｓ
１′＝“Ｈ”となる。この場合には、図２７に示す第１
の回路７１２ａ′からは制御信号ＩＳ３′が発生され
る。
【０３１４】内部列アドレスＣＡは第１の不良列アドレ
スＣＢ１に等しくかつ第２の不良列アドレスＣＢ２より
も１小さいため、Ｓ０（−１）′＝“Ｌ”、Ｓ１（−
１）＝“Ｈ”となり、図２９に示す第２の回路７１２
ｂ′からは制御信号ＩＳ３（−１）′が発生される。し
たがって、図３１に示す入出力選択回路において、転送
ゲートトランジスタＴ２３ａ′，Ｔ２３ｂ′、およびＴ
４０ａ′，Ｔ４０ｂ′がオン状態となり、内部データ伝
達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、およびＩ／Ｏ１，＊Ｉ／
Ｏ１がそれぞれ共通データバスＤ０，＊Ｄ０、およびＤ
１，＊Ｄ１に接続される。ビット線対ＢＬ３，＊ＢＬ３
およびＢＬ５，＊ＢＬ５が選択される。
【０３１５】外部列アドレスが“３”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ３が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ３′、ＮＡ４′、ＮＡ５′、およびＮＡ６′
が選択される。この場合においては、選択ゲートトラン
ジスタＴｒ３，Ｔｒ３′〜Ｔｒ６，Ｔｒ６′がオン状態
となり、内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ
／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、およびＩ
／Ｏ２，＊Ｉ／Ｏ２とビット線対ＢＬ３，＊ＢＬ３、Ｂ
Ｌ４，＊ＢＬ４、ＢＬ５，＊ＢＬ５、およびＢＬ６，＊
ＢＬ６がそれぞれ接続される。
【０３１６】内部列アドレスＣＡは“３”であるため、
Ｃ１′＝“Ｈ”、Ｃ０′＝“Ｈ”、Ｓ０′＝Ｓ１′＝
“Ｌ”となり、制御信号ＩＳ１′が“Ｈ”となる。
【０３１７】また、内部列アドレスＣＡは、第２の不良
列アドレスＣＢ２と等しいため、Ｓ０（−１）′＝
“Ｌ”、かつＳ１（−１）′＝“Ｌ”となり、第２の回
路７１２ｂ′からは制御信号ＩＳ１Ｎ′が発生される。
したがって、図３０に示す入出力選択回路において、ト
ランジスタＴ２０ａ′，Ｔ２０ｂ′およびＴ３１ａ′，
Ｔ３１ｂ′がオン状態となり、内部データ伝達線対Ｉ／
Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２がそれ
ぞれ共通データバスＤ０，＊Ｄ０、およびＤ１，＊Ｄ１
に接続される。すなわち、ビット線対ＢＬ５，＊ＢＬ５
およびＢＬ６，＊ＢＬ６が選択される。
【０３１８】外部列アドレスが“４”にあり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ４が選択さ
れた場合、第２のコラムデコーダ１６′におけるＮＡＮ
Ｄ回路ＮＡ４′、ＮＡ５′、ＮＡ６′、およびＮＡ７′
が選択され、選択ゲートトランジスタＴｒ４，Ｔｒ４′
〜Ｔｒ７，Ｔｒ７′がオン状態となる。この場合には、
内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，
＊Ｉ／Ｏ、Ｉ／Ｏ２，＊Ｉ／Ｏ２、およびＩ／Ｏ３，＊
Ｉ／Ｏ３とビット線対ＢＬ４，＊ＢＬ４、ＢＬ５，＊Ｂ
Ｌ５、ＢＬ６，＊ＢＬ６、およびＢＬ７，＊ＢＬ７がそ
れぞれ接続される。
【０３１９】内部列アドレスＣＡは“４”であるため、
Ｃ１′＝“Ｌ”、Ｃ０′＝“Ｌ”、Ｓ０′＝Ｓ１′＝
“Ｌ”となり図２７に示す第１の回路７１２ａ′からは
制御信号ＩＳ２′が発生される。
【０３２０】内部列アドレスＣＡは第２の不良列アドレ
スＣＢ２以上であるため、Ｓ０（−１）′＝“Ｌ”、Ｓ
１（−１）′＝“Ｌ”となり、図２９に示す第２の回路
７１２ｂ′からは制御信号ＩＳ２Ｎ′が発生される。し
たがって、図３０に示す入出力選択回路において、トラ
ンジスタＴ３０ａ′，Ｔ３０ｂ′、およびＴ４１ａ′，
Ｔ４１ｂ′がオン状態となり、内部データ伝達線対Ｉ／
Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共
通データバスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１に接続され
る。ビット線対ＢＬ６，＊ＢＬ６およびＢＬ７，＊ＢＬ
７が選択される。
【０３２１】次に、４対の内部データ伝達線対から１対
の内部データ伝達線対のみを選択することにより３列の
不良列を救済するための構成について説明する。
【０３２２】図３３は、３列の不良列を救済する構成に
おいて用いられるアドレス比較部分の構成を示す図であ
る。図３３において、アドレス比較回路ブロックは、第
１、第２および第３のアドレス比較回路８５ａ、８５
ｂ、および８５ｃと、第１、第２および第３の不良コラ
ムプログラム回路８７ａ、８７ｂおよび８７ｃを含む。
アドレス比較回路８５ａ〜８５ｃは、図１に示すアドレ
ス比較回路と同様の構成を備える。第１の不良コラムプ
ログラム回路８７ａは、最小の不良列アドレス（第１の
不良列アドレス）を記憶する。第２の不良コラムプログ
ラム回路８７ｂは、中間の不良列アドレスよりも１つ小
さい列アドレス（第２の不良列アドレス）を格納する。
第３の不良コラムプログラム回路８７ｃには、最大の不
良列アドレスよりも２つ小さいアドレス（第３の不良列
アドレス）ＣＢ３が格納される。
【０３２３】図３４（Ａ）および図３４（Ｂ）は、３列
の不良列を救済するための入出力選択制御回路７１２の
具体的構成の一例を示す図である。図３４（Ａ）におい
て、入出力選択制御回路７１２の入力段を構成する第１
の回路７１２ａ″は、アドレス比較回路８５ａからの制
御信号Ｓ０″の相補信号＊Ｓ０″とアドレス比較回路８
５ｂからの制御信号Ｓ１″を受けるゲート回路ＧＥ２３
と、ゲート回路ＧＥ２３の出力と、アドレス比較回路８
５ｃからの制御信号Ｓ２″とを受けるゲート回路ＧＡ１
７と、ゲート回路ＧＡ１７の出力を受けるインバータ回
路ＩＶ５０と、アドレス比較回路８５ｂからの制御信号
Ｓ１″を受けるインバータ回路ＩＶ５１とを含む。ゲー
ト回路ＧＥ２３は、与えられた信号の排他的論理和を行
なう。ゲート回路ＧＡ１７は、受けた信号の論理積を実
行する。インバータ回路ＩＶ５０は制御信号＊Ｓ０Ｘ″
を発生し、かつインバータ回路ＩＢ５１は制御信号＊Ｓ
１Ｘ″を出力する。
【０３２４】図３４（Ｂ）において、入出力選択制御回
路７１２の出力段を構成する第２の回路７１２ｂ″は、
与えられた信号に対し排他的論理和演算を実行する２入
力ゲート回路ＧＥ１３〜ＧＥ２２と、与えられた信号に
対し論理積演算を実行する２入力ゲート回路ＧＡ１３〜
ＧＡ１６を含む。ゲート回路ＧＥ１３は、制御信号Ｓ０
Ｘ″と列アドレス信号ビットＣ０″とを受ける。ゲート
回路ＧＥ１４は列アドレスビットＣ０″およびＣ１″を
受ける。ゲート回路ＧＥ１５は、ゲート回路ＧＥ１４の
出力と制御信号Ｓ１Ｘ″を受ける。ゲート回路ＧＡ１３
は、ゲート回路ＧＥ１３およびＧＥ１５の出力を受け
る。ゲート回路ＧＡ１３から選択制御信号ＩＳ０″が発
生される。
【０３２５】ゲート回路ＧＥ１６は制御信号＊ＳＯＸ″
と列アドレスビットＣ０″とを受ける。ゲート回路ＧＥ
１７は、制御信号Ｓ１Ｘ″と列アドレスビットＣ１″と
を受ける。ゲート回路ＧＡ１４はゲート回路ＧＥ１６お
よびＧＥ１７の出力を受ける。
【０３２６】ゲート回路ＧＡ１４から制御信号ＩＳ１″
が発生される。ゲート回路ＧＥ１８は、制御信号ＳＯ
Ｘ″と列アドレスビットＣ０″とを受ける。ゲート回路
ＧＥ１９は列アドレスビットＣ０″およびＣ１″を受け
る。ゲート回路ＧＥ２０はゲート回路ＧＥ１９の出力と
制御信号＊Ｓ１Ｘ″とを受ける。ゲート回路ＧＡ１５は
ゲート回路ＧＥ１８およびＧＥ２０の出力を受ける。ゲ
ート回路ＧＡ１５から制御信号ＩＳ２″が発生される。
【０３２７】ゲート回路ＧＥ２１は、制御信号＊Ｓ０
Ｘ″と列アドレスビットＣ０″とを受ける。ゲート回路
ＧＥ２２は、制御信号＊Ｓ１Ｘ″と列アドレスビットＣ
１″とを受ける。ゲート回路ＧＡ１６は、ゲート回路Ｇ
Ｅ２１およびＧＥ２２の出力を受ける。ゲート回路ＧＡ
１６から制御信号ＩＳ３″が発生される。
【０３２８】図３５は図３４（Ａ）および図３４（Ｂ）
に示す入出力選択制御回路の入出力信号の関係を一覧に
して示す図である。図３５に見られるように、データア
ドレスビットＣ１″，Ｃ０″および制御信号Ｓ０″、Ｓ
１″、Ｓ２″の組合わせにより、制御信号ＩＳ０″〜Ｉ
Ｓ３″のうちのいずれか１つが発生される。
【０３２９】図３６は、この３列の不良列を救済するた
めの入出力選択回路の構成を示す図である。図３６にお
いて、転送ゲートトランジスタＴ１０ａ″，Ｔ１０ｂ″
は制御信号ＩＳ０″に応答して内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０を共通データバスＤ０，＊Ｄ０へ接続
する。転送ゲートトランジスタＴ２０ａ″，Ｔ２０ｂ″
は制御信号ＩＳ１″に応答して内部データ伝達線対Ｉ／
Ｏ１，＊Ｉ／Ｏ１を共通データバスＤ０，＊Ｄ０へ接続
する。
【０３３０】転送ゲートトランジスタＴ３０ａ″，Ｔ３
０ｂ″は制御信号ＩＳ２″に応答して内部データ伝達線
対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバスＤ０，＊Ｄ０
へ接続する。転送ゲートトランジスタＴ４０ａ″，Ｔ４
０ｂ″は制御信号ＩＳ３″に応答して内部データ伝達線
対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバスＤ０，＊Ｄ０
へ接続する。次に動作について説明する。
【０３３１】不良ビットが存在しない場合、または内部
列アドレスＣＡが第１の不良コラムプログラム回路８７
ａにプログラムされた第１の不良列アドレスＣＢ１より
も小さい場合には、アドレス比較回路８５ａ〜８５ｃか
らの出力信号Ｓ０″，Ｓ１″，およびＳ２′はともに
“Ｈ”となる。この場合、図３４（Ａ）および図３４
（Ｂ）に示す入出力選択制御回路７１２（７１２ａ″，
７１２ｂ″）においては、内部列アドレスＣＡの下位２
ビット（Ｃ１″，Ｃ０″）の（Ｌ，Ｌ）、（Ｌ，Ｈ）、
（Ｈ，Ｌ）、および（Ｈ，Ｈ）の状態に対してそれぞれ
制御信号ＩＳ０″、ＩＳ１″、ＩＳ２″、ＩＳ３″がそ
れぞれ発生される。
【０３３２】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１以上でありかつ第２の不良列アドレスＣＢ２よ
りも小さい場合には、第１のアドレス比較回路８５ａの
出力信号Ｓ０″は“Ｌ”、第２および第３のアドレス比
較回路８５ｂおよび８５ｃからの出力信号Ｓ１″および
Ｓ２″は“Ｈ”となる。この場合、図３５より、内部列
アドレスＣＡの下位２ビット（Ｃ１″，Ｃ０″）の各状
態（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ，
Ｈ）に対して制御信号ＩＳ１″、ＩＳ２″、ＩＳ３″、
およびＩＳ０″がそれぞれ発生される。
【０３３３】内部列アドレスＣＡが第２の不良列アドレ
スＣＢ２以上でありかつ第３の不良列アドレスＣＢ３よ
りも小さい場合には、第１および第２のアドレス比較回
路８５ａおよび８５ｂの出力信号Ｓ０″およびＳ１″は
“Ｌ”となり、第３のアドレス比較回路８５ｃの出力信
号Ｓ２″は“Ｈ”となる。したがって、図３５より、内
部列アドレスＣＡの下位２ビット（Ｃ１″，Ｃ０″）の
状態（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および
（Ｈ，Ｈ）に対して制御信号ＩＳ２″、ＩＳ３″、ＩＳ
０″、およびＩＳ１″がそれぞれ発生される。
【０３３４】内部列アドレスＣＡが第３の不良列アドレ
スＣＢ３以上の場合には、アドレス比較回路８５ａ〜８
５ｃからの出力信号Ｓ０″、Ｓ１″、およびＳ２″はす
べて“Ｌ”である。この場合、図３５より、内部列アド
レスＣＡの下位２ビット（Ｃ１″，Ｃ０″）の各状態
（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ，
Ｈ）に対して制御信号ＩＳ３″、ＩＳ０″、ＩＳ１″、
およびＩＳ２″がそれぞれ発生される。
【０３３５】たとえば、今ビット線対ＢＬ１，＊ＢＬ
１、ＢＬ２，＊ＢＬ２、およびＢＬ６，＊ＢＬ６に接続
されるメモリセルに不良ビットが存在した場合を考え
る。この場合、第１の不良列アドレスＣＢ１は“１”、
第２の不良列アドレスＣＢ２は“１”、および第３の不
良列アドレスＣＢ３は“４”となる。
【０３３６】外部列アドレスが“０”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ０が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ０′、ＮＡ１′、ＮＡ２′およびＮＡ３′が
選択される。この場合、トランジスタＴｒ０，Ｔｒ０′
〜Ｔｒ３，Ｔｒ３′がオン状態となり、内部データ伝達
線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜Ｉ／Ｏ３，＊Ｉ／Ｏ３がビ
ット線対ＢＬ０，＊ＢＬ０，〜ＢＬ３，＊ＢＬ３にそれ
ぞれ接続される。
【０３３７】内部列アドレスＣＡは“０”にあるため、
Ｃ１″＝Ｃ０″＝“Ｌ”、Ｓ０″＝Ｓ１″＝Ｓ２″＝
“Ｈ”となる。この場合、図３４（Ａ）および図３４
（Ｂ）に示す入出力選択制御回路７１２において、制御
信号ＩＳ０″が発生される。この場合、図３６におい
て、転送ゲートトランジスタＴ１０ａ″，Ｔ１０ｂ″が
オン状態となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／
Ｏ０が共通データバスＤ０，＊Ｄ０へ接続される。ビッ
ト線対ＢＬ０，＊ＢＬ０が選択される。
【０３３８】外部列アドレスが“１”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＢ１が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ１′、ＮＡ２′、ＮＡ３′、およびＮＡ４′
が選択され、選択ゲートトランジスタＴｒ１，Ｔｒ１′
〜Ｔｒ４，Ｔｒ４′がオン状態となる。この状態におい
て、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ
２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３、およびＩ／Ｏ
０，＊Ｉ／Ｏ０とビット線対ＢＬ１，＊ＢＬ２，＊ＢＬ
２、ＢＬ３，＊ＢＬ３およびＢＬ４，＊ＢＬ４がそれぞ
れ接続される。
【０３３９】内部列アドレスＣＡは“１”であるため、
Ｃ１″＝“Ｌ”、Ｃ０″＝“Ｈ”、Ｓ０″＝Ｓ１″＝
“Ｌ”、かつＳ２″＝“Ｈ”となり、制御信号ＩＳ３″
が図３４（Ｂ）に示す第２の回路７１２ｂ″から発生さ
れる。この場合、転送ゲートトランジスタＴ４０ａ″，
Ｔ４０ｂ″がオン状態となり、内部データ伝達線対Ｉ／
Ｏ３，＊Ｉ／Ｏ３が共通データバスＤ０，＊Ｄ０へ接続
される。この場合、ビット線対ＢＬ３，＊ＢＬ３が入出
力回路へ接続される。
【０３４０】外部列アドレスが“２”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ２が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ２′，ＮＡ３′、ＮＡ４′、およびＮＡ５′
が選択され、選択ゲートトランジスタＴｒ２，Ｔｒ２′
〜Ｔｒ５，Ｔｒ５′がオン状態となる。この状態におい
ては、内部データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／
Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／
Ｏ１，＊Ｉ／Ｏ１とビット線対ＢＬ２，＊ＢＬ２、ＢＬ
３，＊ＢＬ３、ＢＬ４，＊ＢＬ４、およびＢＬ５，ＢＬ
５がそれぞれ接続される。
【０３４１】内部列アドレスＣＡが“２”であるため、
Ｃ１″＝“Ｈ”、Ｃ０″＝“Ｌ”、Ｓ０″＝Ｓ１″＝
“Ｌ”、かつＳ２″＝“Ｈ”となり、制御信号ＩＳ０″
が第２の回路７１２ｂ″より発生される。この状態にお
いては転送ゲートトランジスタＴ１０ａ″，Ｔ１０ｂ″
がオン状態となり、ビット線対ＢＬ４，＊ＢＬ４が内部
データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０を介して共通デー
タバスＤ０，＊Ｄ０に接続される。
【０３４２】外部列アドレスが“３”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ３が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ３′、ＮＡ４′、ＮＡ５′、およびＮＡ６′
が選択され、選択ゲートトランジスタＴｒ３，Ｔｒ３′
〜Ｔｒ６，Ｔｒ６′がオン状態となる。この状態におい
ては、内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／
Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，
＊Ｉ／Ｏ２とビット線対ＢＬ３，＊ＢＬ３、ＢＬ４，＊
ＢＬ４、ＢＬ５，＊ＢＬ５、およびＢＬ６，＊ＢＬ６が
それぞれ接続される。
【０３４３】内部列アドレスＣＡは“３”であるため、
Ｃ１″＝“Ｈ”、Ｃ０″＝“Ｈ”、Ｓ０″＝Ｓ１″＝
“Ｌ”、かつＳ２″＝“Ｈ”となり、図３４（Ｂ）に示
す第２の回路７１２ｂ″からは制御信号ＩＳ１″が発生
される。この状態においては、図３６において転送ゲー
トトランジスタＴ２０ａ″，Ｔ２０ｂ″がオン状態とな
り、ビット線対ＢＬ５，＊ＢＬ５が内部データ伝達線対
Ｉ／Ｏ１，＊Ｉ／Ｏ１を介して共通データバスＤ０，＊
Ｄ０に接続される。
【０３４４】
【０３４５】
【０３４６】外部列アドレスが“４”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ４が選択さ
れた場合、第２のコラムデコーダ１６′においては、Ｎ
ＡＮＤ回路ＮＡ４′、ＮＡ５′、ＮＡ６′、およびＮＡ
７′が選択され、選択ゲートトランジスタＴｒ４，Ｔｒ
４′〜Ｔｒ７，Ｔｒ７′がオン状態となる。この状態に
おいては、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、
Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ
３，＊Ｉ／Ｏ３とビット線対ＢＬ４，＊ＢＬ４、ＢＬ
５，＊ＢＬ５、ＢＬ６，＊ＢＬ６、ＢＬ７，＊ＢＬ７が
それぞれ接続される。
【０３４７】内部列アドレスＣＡが“４”であるため、
Ｃ１″＝Ｃ０″＝“Ｌ”、かつＳ０″＝Ｓ１″＝Ｓ２″
＝“Ｌ”となる。この状態においては、図３４（Ａ）お
よび図３４（Ｂ）に示す入出力選択制御回路７１２（７
１２ａ″，７１２ｂ″）からは制御信号ＩＳ３″が発生
される。したがって、図３６に示す入出力選択回路にお
いて、転送ゲートトランジスタＴ４０ａ″，Ｔ４０ｂ″
がオン状態となり、ビット線対ＢＬ７，＊ＢＬ７が内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を介して共通デー
タバスＤ０，＊Ｄ０に接続される。
【０３４８】以下、列アドレスが１増加するごとに、ビ
ット線対が順次内部データ伝達線対を介して共通データ
バスＤ０，＊Ｄ０へ接続される。このとき選択される内
部データ伝達線対は制御信号ＩＳ１″〜ＩＳ３″により
決定され、この制御信号は列アドレスの下位２ビットＣ
１″，Ｃ０″により決定される。
【０３４９】上述のような付加的な選択制御回路を設け
ておけば、内部に存在する不良列の数に応じて半導体記
憶装置のデータ入出力ビット数を設定することができ、
製品歩留のより高い半導体記憶装置を得ることができ
る。
【０３５０】この構成は、さらに多ビットの構成に拡張
することができる。たとえば、５対のビット線対を同時
に選択するように構成するには、第２のコラムデコーダ
１６′に含まれるＮＡＮＤ回路が５つのデコーダ回路の
出力を受けるように接続される。このとき冗長用に１ビ
ット線対を割当てた場合には、任意の隣接または外部列
アドレスに対応する４ビットのメモリセルへの同時アク
セスが可能となり、通常の半導体記憶装置に用いられて
いるニブルモードまたはスタティックモードに代わる高
速モードとしても利用することができる。すなわち、任
意の外部列アドレスに応答して４ビットを同時に選択
し、この４ビットの同時に選択されたメモリセルを順次
たとえば最下位２ビットの列アドレスが規定するビット
線対からまたは内部データ出力線対の番号順に順次１ビ
ットの入出力バッファ（入出力回路）に接続する構成と
すれば、高速でデータの書込み／読出しを行なうことの
できる半導体記憶装置を得ることができる。
【０３５１】図３７はこの欠陥救済機能を備える半導体
記憶装置の列選択系のさらに他の構成例を概略的に示す
図である。図３７においてメモリセルアレイは２つのブ
ロックＭＢ１およびＭＢ２に分割される。
【０３５２】メモリセルブロックＭＢ１およびＭＢ２に
対して第２のコラムデコーダ１６ａおよび１６ｂが設け
られる。第１のメモリブロックＭＢ１は奇数番号のビッ
ト線対を含み、第２のメモリブロックＭＢ２は偶数番号
のビット線対を含む。この構成においては、１つのデコ
ーダ回路ＣＤｉが選択された場合、各メモリセルブロッ
クＭＢ１およびＭＢ２からそれぞれ１列が選択される。
メモリセルブロックＭＢ１の選択されたビット線対は内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１に接続される。
メモリセルブロックＭＢ２の選択されたビット線対は内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続される。
内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１およびＩ／Ｏ
０，＊Ｉ／Ｏ０はＩ／Ｏ選択制御ブロック７０に接続さ
れる。この選択制御ブロック７０は、２対の内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ
／Ｏ１のうちの一方を共通データバスＣＤＢ，＊ＣＤＢ
へ接続する。したがって、この図３７に示す回路構成に
おいても、１つのデコーダ回路により同時に選択される
ビット線対の組を変更することができ、図１４に示す構
成の場合と同様１列の不良列を救済することができる。
【０３５３】なお、上述の構成においては、入出力選択
回路７２の出力を入出力回路７へ伝達しているが、この
構成は、入出力回路７の入出力を入出力選択回路７２に
より選択して入出力バッファへ接続する構成としてもよ
く、また入出力回路７の内部においてこのデータ選択動
作を実行する構成としてもよい。
【０３５４】図３８はこの発明のさらに他の実施例であ
る半導体記憶装置の構成例を示す図である。図３８に示
す半導体記憶装置は図４９に示す半導体記憶装置の改良
を与える。図３８に示す半導体記憶装置のメモリセルア
レイは、ブロック１ａ，１ｂ，１ｃ，および１ｄの４つ
のブロックに分割される。メモリセルブロック１ａ〜１
ｄの各々に対応して、ノーマルローデコーダ３０ａ〜３
０ｄおよびスペアローデコーダ３１ａ〜３１ｄが設けら
れる。これらのローデコーダ３０ａ〜３０ｄおよび３１
ａ〜３１ｄの各々へはローアドレスバッファ２から内部
行アドレスが伝達される。
【０３５５】メモリセルブロック１ａ〜１ｄの各々に対
応してスペアロー（冗長ロー）メモリセルアレイ１０ａ
〜１０ｄが設けられる。さらに、各メモリセルアレイブ
ロックとデータの入出力を行なうために、（センスアン
プ＋Ｉ／Ｏ）ブロック６ａ〜６ｄが各メモリセルブロッ
ク１ａ〜１ｄに対応して設けられる。
【０３５６】図３８に示す半導体記憶装置はさらに、メ
モリセルブロック１ａ〜１ｄに対して共通に設けられる
第１のコラムデコーダ１５および第２のコラムデコーダ
１６を含む。第１のコラムデコーダ１５および第２のコ
ラムデコーダ１６の各メモリセルブロックにおける列選
択動作は上述の実施例の場合と同様である。
【０３５７】メモリセルブロック１ａ〜１ｄ各々のデー
タの入出力を行なうために入出力回路７ａおよび７ｂが
設けられる。入出力回路７ａはメモリセルブロック１ａ
および１ｂとブロック６ａおよび６ｂを介してデータの
入出力を行なう。入出力回路７ｂは、ブロック６ｃおよ
び６ｄを介してメモリセルブロック１ｃおよび１ｄとデ
ータの入出力を行なう。
【０３５８】メモリセルブロック１ａ〜１ｄ各々に対応
して、不良列を救済するためにＩ／Ｏ選択制御ブロック
７０ａ〜７０ｄがそれぞれ設けられる。Ｉ／Ｏ選択制御
ブロック７０ａはメモリセルブロック１ａにおける不良
列の救済を行なう。Ｉ／Ｏ選択制御ブロック７０ｂはメ
モリセルブロック１ｂにおける不良列の救済を行なう。
Ｉ／Ｏ制御ブロック７０ｃおよび７０ｄはそれぞれメモ
リセルブロック１ｃおよび１ｄの不良列の救済を行な
う。
【０３５９】この図３８に示す構成においては、コラム
デコーダ１５および１６はそれぞれメモリセルブロック
１ａ〜１ｄに対して共通に設けられているが、Ｉ／Ｏ選
択制御ブロック７０ａ〜７０ｄが各メモリセルブロック
１ａ〜１ｄに対し独立にそれぞれ設けられているため、
各メモリセルブロック１ａ〜１ｄにおいて不良列の救済
を独立に実行することができる。したがって、冗長コラ
ムメモリセルアレイはそれぞれ各メモリセルブロックに
おいて独立に利用することができ（ただし図３８に示す
構成において冗長コラムメモリセルアレイは特定の位置
に配置されていない）、図４９に示す従来の半導体記憶
装置のようにメモリセルブロック１ａ〜１ｄに対し共通
に不良コラムの置換を行なう構成と比べ、メモリセルブ
ロック１ａ〜１ｄそれぞれにおいて不良コラムが存在す
るか否かに応じて冗長列を効率的に利用することがで
き、これにより冗長コラムメモリセルアレイの利用効率
を大幅に改善することができる。各メモリセルブロック
における冗長率の救済動作は上で説明した不良列救済動
作と同様であるためその説明は繰り返さない。
【０３６０】入出力回路７ａおよび７ｂからのデータＤ
１およびＤ２（共通データバス）はそのまま外部ピン端
子に伝達される構成であってもよく、またさらに図示し
ない別の入出力回路により選択動作が行われ、一方のデ
ータバス上のデータのみが外部ピン端子へ伝達される構
成であってもよい。
【０３６１】また、この図３８に示す半導体記憶装置の
構成においては、メモリセルブロック１ａ〜１ｄのすべ
てが動作状態となるのではなく、一方側の２つの隣接す
るメモリセルブロック（１ａおよび１ｂまたは１ｃおよ
び１ｄ）、またさらに１つのメモリセルブロックのみが
選択的に活性化される構成であってもよい。また、この
場合には、活性化されるメモリセルブロックに従って、
一方の入出力回路のみが活性化される。
【０３６２】図３９は、この発明に従う不良ビット救済
機能を備える半導体記憶装置のさらに他の実施例の構成
を概略的に示す図である。図３９においては、不良行を
救済するための構成が示される。図３９において、メモ
リセルアレイブロック１ａ〜１ｄ各々に対して冗長コラ
ムメモリセルアレイ１１ａ〜１１ｄがそれぞれ設けられ
る。メモリセルブロック１ａ〜１ｄに対して共通にコラ
ムアドレスバッファ４およびノーマルコラムデコーダ５
ａが設けられ、冗長コラムメモリセルアレイ１１ａ〜１
１ｄに対して共通にスペアコラムデコーダ５ｂが設けら
れる。各メモリセルブロック１ａ〜１ｄに対して（セン
スアンプ＋Ｉ／Ｏ）ブロック６ａ〜６ｄが設けられる。
（センスアンプ＋Ｉ／Ｏ）ブロック６ａおよび６ｂに対
して入出力回路７ａが設けられ、（センスアンプ＋Ｉ／
Ｏ）ブロック６ｃおよび６ｄに対して共通に入出力回路
７ｂが設けられる。
【０３６３】入出力回路７ａにおける内部データ伝達線
対選択動作を実行するために、Ｉ／Ｏ選択制御回路ブロ
ック７０ａが設けられ、入出力回路７ｂにおける内部デ
ータ伝達線対選択動作を行なうためにＩ／Ｏ選択制御回
路ブロック７０ｂが設けられる。
【０３６４】メモリセルブロック１ａおよび１ｂに対し
て共通にローデコーダ３００ａが設けられ、メモリセル
ブロック１ｃおよび１ｄに対して共通にローデコーダ３
００ｂが設けられる。ローデコーダ３００ａおよび３０
０ｂへはローアドレスバッファ２から内部行アドレスが
伝達される。
【０３６５】図４０は図３９に示すローデコーダ３００
（３００ａおよび３００ｂの一方）の構成を概略的に示
す図である。図４０において、ローデコーダ３００ａ
は、内部行アドレスをデコードするためのＮＡＮＤ型デ
コード回路ＲＤ０〜ＲＤ３、…と、デコード回路ＲＤ０
〜ＲＤ３、…の出力に応答してメモリセルブロック１ａ
および１ｂからそれぞれ１本のワード線（図示せず）を
選択するためのＮＡＮＤ回路ＮＡ０〜ＮＡ３、…を含
む。デコーダ３００ａは、デコード回路をｎ個およびＮ
ＡＮＤ回路をｎ＋１個含んでいるが、この図４０におい
ては、４個のデコード回路と対応の４個のＮＡＮＤ回路
が代表的に示される。メモリセルブロック１ａには偶数
行アドレスのワード線が配置され、メモリセルブロック
１には奇数行アドレスのワード線が配置される。この構
成においては、１つの行デコード回路が選択された場
合、メモリセルブロック１ａおよび１ｂからそれぞれ１
本のワード線が選択される。
【０３６６】メモリセルブロック１ａおよび１ｂは（セ
ンスアンプ＋Ｉ／Ｏ）ブロック６ａおよび６ｂを介して
Ｉ／Ｏ選択制御ブロック７０ａへ接続される。Ｉ／Ｏ選
択制御ブロック７０ａは、内部ローアドレスＲＡの一部
に応答してメモリセルブロック１ａおよび１ｂのいずれ
か一方のメモリセルを選択して共通データバスＣＤＢ，
＊ＣＤＢへ接続する。Ｉ／Ｏ選択制御ブロック７０ａの
選択制御動作は、与えられる制御信号が内部行アドレス
ＲＡおよび不良行アドレスとなる点が異なっているだけ
であり、その動作は前述の不良列救済時の動作と同様で
ある。
【０３６７】図３９および図４０に示す構成に従えば、
１つのメモリセルブロックからデータが読出されるだけ
であるが（このとき何ビットのデータが読出されるかは
任意である）、いずれか一方のメモリセルブロックにお
ける不良行を救済することができる。すなわち、この不
良行より上位の行アドレスと下位の行アドレスとに応じ
てＩ／Ｏ選択制御ブロック７０ａにおける制御動作（選
択動作）を切換えることにより、不良行を避けてメモリ
セルの選択動作を実行することができる。
【０３６８】上述の動作はメモリセルブロック１ｃおよ
び１ｄにおいても同様である。図３９に示す半導体記憶
装置の構成の場合、メモリセルブロック１ａ〜１ｄが同
時に活性化される必要はなく、メモリセルブロック１ａ
および１ｂまたはメモリセルブロック１ｃおよび１ｄの
いずれかの一方のブロックのみが活性化される構成であ
ってもよい。
【０３６９】図４０に示す半導体記憶装置における不良
行の救済動作は図３７に示す記憶装置の場合と同様であ
る。したがって、図３７に示すように、ブロック分割構
成でビット線対を救済する場合、Ｉ／Ｏ選択制御ブロッ
ク７０は、２つのメモリセルブロックに対して１つのみ
を設けるだけでよい。これは１つのメモリセルブロック
からのデータが選択されるからである。また、メモリセ
ルブロック１ａおよび１ｂまたはメモリセルブロック１
ｃおよび１ｄのいずれか一方のブロックのみが活性化さ
れる構成であってもよい。
【０３７０】なお上述の実施例においては半導体回路装
置としては半導体記憶装置を一例として説明している。
しかしながら、この半導体回路装置は、半導体記憶装置
に代えて、少なくとも列状に配置される複数の機能回路
からなる機能ブロックを有する機能ブロックに対しこの
機能ブロックから所望の機能回路を外部からのアドレス
信号により選択する構成であればよい。
【０３７１】図４１は、この発明に従う半導体回路装置
のさらに他の実施例の構成を示す図である。図４１にお
いて、半導体回路装置は、少なくとも列状に配列された
ｎ個の機能回路＃１〜＃ｎを含む機能ブロック１０４を
含む。この機能回路＃１〜＃ｎの各々は所定の機能を実
行する回路であれば、センサおよびそのセンサ出力を所
望の電気信号に変換する信号変換回路であってもよい。
またＣＣＤのような固体撮像素子でもよい。また、この
機能回路＃１〜＃２は所定の演算を実行する演算回路で
あってもよい。半導体回路装置は、この機能ブロック１
０４から所定の機能回路を選択して選択された機能回路
からのデータの書込みおよび／または読出しを実行する
機能を備える。
【０３７２】図４１に示す半導体回路装置は、機能ブロ
ック１０４に含まれる機能回路を指定するための選択信
号を発生する選択信号発生回路１０１と、この選択信号
をデコードして第１のブロック選択信号を発生する第１
のブロック選択回路１０２と、第１のブロック選択信号
に従って機能ブロック１０４から所定の複数の機能回路
を選択する信号を発生する第２のブロック選択回路１０
３を含む。半導体回路装置はさらに、この第２のブロッ
ク選択回路１０３により選択された機能回路を入出力選
択回路１０６へ接続するブロック入出力部１０５と、選
択信号発生回路１０１からの選択信号に応答して入出力
選択回路１０６に接続された機能回路をさらに選択する
入出力選択制御回路１０７とを含む。入出力選択回路１
０６により選択された機能回路は入出力回路１０８へ接
続されてこの装置外部と接続される。
【０３７３】図４１に示す半導体回路装置を図８に示す
半導体記憶装置と対比させると、選択信号発生回路１０
１は、コラムアドレスバッファ４に対応する。第１のブ
ロック選択回路１０２は、第１のコラムデコーダ１５に
対応する。第２のブロック選択回路１０３は、第２のコ
ラムデコーダ１６（１６′）に対応する。ブロック入出
力部１０５は、（センスアンプ＋Ｉ／Ｏ）ブロック６に
含まれるＩ／Ｏゲートブロックに対応する。入出力選択
回路１０６は、入出力選択回路７２に対応する。入出力
選択制御回路１０７は入出力選択制御回路７１に対応
し、入出力回路１０８は入出力回路７に対応する。した
がって、この図４１に示す半導体回路装置の動作は上述
の不良ビット救済時における不良行または不良列選択時
の動作と同様である。すなわち、この図４１に示す半導
体回路装置の動作は、メモリセルアレイ１が機能ブロッ
ク１０４に置換えられただけであり、その詳細な説明は
省略する。
【０３７４】たとえばＣＣＤのように走査線毎にデータ
が読出されるように、機能ブロック１０４における機能
回路＃１〜＃ｎがそれぞれ並列に所定の処理を実行して
おり、そのうちの所定の機能回路の出力を外部でモニタ
または処理する場合、欠陥機能回路からは全く無意味な
処理結果が出力される。このような場合、選択された機
能回路からの出力をさらに処理する構成の場合、ある機
能回路が故障していれば、所望の処理結果を得ることが
できない。このような場合、本発明によればその欠陥機
能回路を除いて残りの機能回路出力のみを用いてある処
理を実行することが可能となり、バックアップ特性に優
れた信号処理システムを構築することができる。
【０３７５】この場合、入出力選択制御回路における不
良列アドレス（不良の機能回路を示すアドレス）を外部
からたとえばＤＩＰスイッチなどでプログラム可能とし
ておけば、大規模な信号処理装置においても本発明は適
用可能である。
【０３７６】また、このような不良列アドレスが外部か
らプログラム可能であるとする構成とすれば、機能ブロ
ック１０４に含まれる機能回路がすべて正常に動作して
いたとしても、この不良列アドレスを設定すれば任意の
機能回路を除いて機能回路の出力を連続して得ることが
可能となり、必要に応じて信号処理の対象を切換えるこ
とのできる柔軟性の高い信号処理システムを得ることが
できる。
【０３７７】なお、図７ないし図９に示すデコーダ回路
も不良ビット（不良機能）救済用に用いることができる
ことは言うまでもない。
【０３７８】
【発明の効果】第１の発明によれば、同時に複数の次段
回路が活性化されかつ同一の次段回路が異なるデコーダ
回路の出力に応答して重複して活性化されるため、同時
に活性化される次段回路の組合わせを自由に設定するこ
とが可能となり、一度の信号入力で同時に選択される次
段回路の組合わせに大きな自由度を与えることが可能と
なる。
【０３７９】第２の発明によれば、メモリセルアレイか
ら同時に複数の行または列が選択されかつ異なるデコー
ダ回路出力に従って同一の行または列が重複して選択さ
れるため、同時に選択される行または列の組合わせを自
由に設定することが可能となり、処理内容に応じて所望
の組合わせの行または列を選択することが可能となり、
高速で演算処理を実行することのできる半導体記憶装置
を得ることができる。
【０３８０】第３の発明によれば、アドレス信号をプリ
デコードしてグループ番号特定信号と要素番号特定信号
とを発生しかつこの両者の活性状態となるビットの数の
和が常に一定とし、このプリデコードにより得られたグ
ループ番号特定信号と要素番号特定信号とに応答して複
数の次段回路を選択するように構成したため、デコーダ
回路の規模を増大させることなく高速で所望の組合わせ
の次段回路を選択することのできる半導体回路装置を得
ることができる。
【０３８１】第４の発明によれば、アドレス信号に応答
して複数の機能回路を同時に選択し、かつこの同時に選
択される複数の機能回路の組合わせを変更可能なように
構成しかつこの同時に選択された複数の機能回路からさ
らに外部アドレスの一部を用いて少なくとも１個の機能
回路を選択しかつこの少なくとも１個の機能回路を選択
する態様を、除去すべき機能回路を示すアドレスと外部
アドレスとの大小に応じて切換えるように構成したた
め、不必要な機能回路を選択することなく所望の組合わ
せの機能回路を連続して選択することが可能となる。
【０３８２】第５の発明によれば、外部アドレスに応じ
てメモリセルアレイから複数の行または列を同時に選択
しかつこの同時に選択される行または列の組合わせを変
更可能とし、かつさらに同時に選択されたメモリセルか
らさらに外部アドレスの一部を用いて列を選択するよう
に構成するとともに、不良行または不良列アドレスと選
択行または列アドレスとの大小関係に応じ選択される列
の選択態様を切換えるように構成したので、不良行また
は不良列とデコーダ回路とを切り離すためのリンク素子
を各デコーダ回路出力部に設ける必要がなくなる。ま
た、不良行または不良列を正常行または正常列で置換え
るために一旦活性状態となったノーマルデコーダを不活
性状態とする必要がなくなり、高速でアクセスすること
のできる半導体記憶装置が得られる。また、リンク素子
を用いていないため、デコーダ出力に設けられるリンク
素子の溶断時における溶断ヒューズに起因する信号線短
絡などの不良を防止することのできる信頼性の高い半導
体記憶装置を得ることができる。
【０３８３】第６の発明においては、第５の発明の効果
に加えて、各メモリセルブロック独立に不良行／不良列
の救済を実行することが可能となり、冗長メモリセルア
レイの利用効率の高い半導体記憶装置を得ることができ
る。
【図面の簡単な説明】
【図１】第２の発明に従う半導体回路装置の一実施例で
ある半導体記憶装置の全体の構成を概略的に示す図であ
る。
【図２】図１に示す半導体記憶装置の列選択系の構成を
具体的に示す図である。
【図３】図２に示す列選択系の変更例を示す図である。
【図４】図２に示す列選択系のさらに他の変更例を示す
図である。
【図５】図１に示す第２のコラムデコーダの他の構成例
を示す図である。
【図６】図５に示すデコーダ回路の入出力信号の関係を
一覧にして示す図である。
【図７】図５に示すデコーダ回路と組合わせて用いられ
る第１のコラムデコーダ回路（プリデコーダ回路）の具
体的構成の一例を示す図である。
【図８】図７に示すプリデコーダ回路の入力アドレスと
第１のプリデコーデッド信号との関係を一覧にして示す
図である。
【図９】図７に示すプリデコーダ回路の入出力信号の関
係を一覧にして示す図である。
【図１０】図１に示す半導体記憶装置のさらに他の実施
例における列選択系およびメモリセルブロックの構成を
概略的に示す図である。
【図１１】第２の発明に従う半導体記憶装置の行選択系
の構成を具体的に示す図である。
【図１２】第２の発明に従う半導体回路装置の他の構成
例を示す図である。
【図１３】第５の発明による半導体記憶装置の全体の構
成の一例を示す図である。
【図１４】図８に示す半導体記憶装置の列選択系の構成
を概略的に示す図である。
【図１５】図９に示す入出力選択制御回路の具体的構成
の一例を示す図である。
【図１６】図９に示すアドレス比較回路の構成の一例を
示す図である。
【図１７】図９に示す不良コラムアドレスプログラム回
路の具体的構成の一例を示す図である。
【図１８】第５の発明に従う半導体記憶装置の他の実施
例における列選択系の構成を概略的に示す図である。
【図１９】図１８に示す列選択系に適用される入出力制
御回路ブロックの構成を概略的に示す図である。
【図２０】図１９に示すアドレス変換回路の入力段の構
成の一例を示す図である。
【図２１】図２０に示す回路の入出力信号の関係を一覧
にして示す図である。
【図２２】図１９に示すアドレス変換回路の出力段の構
成の一例を具体的に示す図である。
【図２３】図１９に示す入出力選択回路の具体的構成の
一例を示す図である。
【図２４】図１９に示す入出力選択回路の具体的構成の
一例を示す図である。
【図２５】図１９に示す入出力選択回路の具体的構成の
一例を示す図である。
【図２６】図１９に示すアドレス比較回路および不良ア
ドレスプログラム回路の他の構成例を概略的に示す図で
ある。
【図２７】図１９に示すアドレス変換回路の入力段の他
の具体的構成の一例を示す図である。
【図２８】図２７に示す回路の入出力信号の関係を一覧
にして示す図である。
【図２９】図２７に示す回路と組合わせて用いられるア
ドレス変換回路の出力段の構成を示す図である。
【図３０】図２４ないし図２７に示す回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図であ
る。
【図３１】図２４ないし図２７に示す回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図であ
る。
【図３２】図２４ないし図２７に示す回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図であ
る。
【図３３】図１９に示す入出力選択制御回路ブロックの
アドレス比較部分の構成のさらに他の実施例を示す図で
ある。
【図３４】図１９に示すアドレス変換回路のさらに他の
構成を示す図である。
【図３５】図３４に示すアドレス変換回路の入出力信号
の関係を一覧にして示す図である。
【図３６】図３４に示すアドレス変換回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図であ
る。
【図３７】第６の発明に従う半導体記憶装置における列
選択系の構成を示す図である。
【図３８】図３７に示す半導体記憶装置のさらに他の変
更例を示す図である。
【図３９】図３８に示す半導体記憶装置の他の変更例を
示す図である。
【図４０】図３９に示す半導体記憶装置の行選択系の構
成の一例を具体的に示す図である。
【図４１】第４の発明による半導体回路装置の構成の一
例を示す図である。
【図４２】従来の半導体記憶装置の全体の構成を概略的
に示す図である。
【図４３】図４２に示すメモリセルアレイの構成を具体
的に示す図である。
【図４４】図４２に示す半導体記憶装置の列選択系の構
成の一例を具体的に示す図である。
【図４５】従来の半導体記憶装置の他の構成例を示す図
である。
【図４６】図４５に示す半導体記憶装置のコラムデコー
ダに含まれるデコーダ回路の構成の一例を示す図であ
る。
【図４７】図４６に示す単位コラムデコーダ回路の動作
を示す信号波形図である。
【図４８】従来の半導体記憶装置における単位コラムデ
コーダ回路出力部の他の構成例を示す図である。
【図４９】従来の半導体記憶装置のさらに他の構成例を
示す図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ：メモリセルアレイ ２：ローアドレスバッファ ３：ローデコーダ ３ａ，３０，３０ａ〜３０ｄ：ノーマルローデコーダ ３ｂ，３１，３１ａ〜３１ｄ：スペアローデコーダ ４：コラムアドレスバッファ ５：コラムデコーダ ５ａ：ノーマルコラムデコーダ ５ｂ：スペアコラムデコーダ ６：センスアンプ＋Ｉ／Ｏブロック ７，７ａ，７ｂ：入出力回路 １５：第１のコラムデコーダ １６，１６′：第２のコラムデコーダ １９−０〜１９−ｎ＋１：単位デコーダ回路 ２０−０〜２０−ｎ＋１、２１−０〜２１−ｎ＋１、２
２−０〜２２−３、２ ５−０〜２５−３：第２のデコーダに含まれるＮＡＮＤ
回路 ３０−０〜３０−３：単位行デコーダ回路 ＣＤ０〜ＣＤｎ：単位列デコーダ回路 ＮＡ０〜ＮＡｎ＋１、ＮＡ０′〜ＮＡｎ＋１′：第２の
コラムデコーダに含まれるＮＡＮＤ回路 ７０：Ｉ／Ｏ選択制御ブロック ７１：入出力選択制御回路 ７２：入出力選択回路 ８１，８２，８５ａ，８５ｂ，８５ｃ：アドレス比較回
路 ８３，８４，８７ａ，８７ｂ，８７ｃ：不良コラムプロ
グラム回路 ７１２：アドレス変換回路 １０１：選択信号発生回路 １０２：第１のブロック選択回路 １０３：第２のブロック選択回路 １０４：機能ブロック １０５：ブロック入出力部 １０６：入出力選択回路 １０７：入出力選択制御回路 ３００ａ，３００ｂ：第１および第２のローデコーダを
含むローデコーダ

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 ２n 個のアドレスを示すｎビットからな
    るアドレス信号を受けて、前記アドレス信号に応じて２
    以上の所定数が非選択レベルから選択レベルへと変化す
    る複数の選択信号を出力する選択手段を備え、 前記選択手段は前記複数の選択信号各々に対応して設け
    られ、前記アドレス信号が前記２n 個のアドレスのうち
    の前記所定数と同数個のそれぞれを示すのに応じて対応
    の選択信号を非選択レベルから選択レベルへと変化させ
    て出力する複数の単位デコーダを備える、半導体回路装
    置。
  2. 【請求項２】 ２n 個のアドレスを示すｎビットからな
    るアドレス信号を受け、前記アドレス信号に応じて２以
    上の所定数が非選択レベルから選択レベルへ変化する複
    数の選択信号を出力する選択手段を備え、 前記選択手段は、 前記アドレス信号を受け、該受けたアドレス信号に応じ
    て１つが非活性レベルから活性レベルへ変化する複数の
    活性化信号を出力するデコード手段と、 各々が前記複数の選択信号の各々に対応して設けられ、
    前記複数の活性化信号のうち前記所定数と同数の活性化
    信号を受け、受けた活性化信号のうち１つが活性化レベ
    ルとなると対応の選択信号を非選択レベルから選択レベ
    ルへと変化させて出力する複数の単位デコーダとを有す
    る、半導体回路装置。
  3. 【請求項３】 ２n 個のアドレスを示すｎビットからな
    るアドレス信号を受け、該受けたアドレス信号に応じて
    ２以上の所定数が非選択レベルから選択レベルへ変化す
    る複数の選択信号を出力する選択手段を備え、 前記選択手段は、 前記アドレス信号を受け、該受けたアドレス信号に応じ
    て第１の数のビットが活性化レベルとなる複数ビットの
    第１のプリデコーデッド信号および前記受けたアドレス
    信号に応じて前記第１の数との和が前記所定数よりも１
    大きい値である第２の数のビットが活性化レベルとなる
    複数ビットの第２のプリデコーデッドを出力するプリデ
    コード手段と、 各々が前記複数の選択信号の各々に対応して設けられ、
    前記第１のプリデコーデッド信号の対応のビットおよび
    前記第２のプリデコーデッド信号の対応のビットを受
    け、前記受けたアドレス信号が前記２n 個のアドレスの
    うちの前記所定数と同数個のアドレスのそれぞれを示す
    のに応じて対応の選択信号を非選択レベルから選択レベ
    ルへと変化させて出力する複数の単位デコーダとを備え
    る、半導体回路装置。
  4. 【請求項４】 前記第１のプリデコーデット信号は、前
    記受けたアドレス信号が第１のアドレスを示すときおよ
    び第２のアドレスを示すとき活性化レベルとなる第１の
    ビット、および前記受けたアドレス信号が前記第１のア
    ドレスを示すとき活性化レベルとなり、前記第２のアド
    レスを示すとき非活性化レベルとなる第２のビットを有
    し、 前記第２のプリデコーデッド信号は、前記受けたアドレ
    ス信号が前記第１のアドレスを示すときおよび前記第２
    のアドレスを示すとき活性化レベルとなる第３のビット
    および前記受けたアドレス信号が前記第１のアドレスを
    示すとき非活性レベルとなり、前記第２のアドレスを示
    すとき活性化レベルとなる第４のビットを有し、 前記複数の単位デコーダは、前記第２のビットおよび前
    記第３のビットを受ける第１の単位デコーダと、前記第
    １のビットおよび前記第３のビットを受ける第２の単位
    デコーダと、前記第１のビットおよび第４のビットを受
    ける第３の単位デコーダを含む、請求項３に記載の半導
    体回路装置。
  5. 【請求項５】 前記複数の単位デコーダの各々は、アド
    レス信号が前記所定数と同数の連続したアドレスのそれ
    ぞれを示すのに応じて対応の選択信号を選択レベルとす
    る、請求項１ないし４のいずれかに記載の半導体回路装
    置。
  6. 【請求項６】 各々が前記複数の単位デコーダの各々に
    対応して設けられ、対応の単位デコーダからの選択信号
    が第２のレベルのとき選択されてデータを出力する複数
    の次段回路と、 前記選択された所定数の次段回路からのデータの各々が
    それぞれ伝達される所定数の内部データ伝達線と、 不良の次段回路に対応する不良アドレスがプログラムさ
    れるプログラム手段を有し、前記所定数の内部データ伝
    達線を介して所定数のデータを受け、アドレス信号およ
    び前記プログラム手段にプログラムされた不良アドレス
    に基づいて、前記不良アドレスに対応する不良の次段回
    路からのデータを非選択状態とするとともに、前記所定
    数のデータを選択的に共通データバスに出力するデータ
    選択手段をさらに備える、請求項１ないし５のいずれか
    に記載の半導体回路装置。
  7. 【請求項７】 各々が前記複数の次段回路の各々に対応
    した列に配置される複数のビット線対および前記複数の
    ビット線対の各々に接続される複数のメモリセルを有す
    るメモリセルアレイを備え、 各前記次段回路は、対応のビット線と内部データ伝達線
    との間に接続され、対応の単位デコーダからの選択信号
    を受け、該受けた選択信号が前記第２のレベルとなると
    前記対応のビット線と内部データ伝達線とを接続する接
    続手段を有する、請求項６記載の半導体回路装置。
  8. 【請求項８】 各々が各行に配置される複数のワード線
    および各前記ワード線に接続される複数のメモリセルを
    各々が有する所定数のブロックを備え、 各前記単位デコーダは、受けたアドレス信号に応じて同
    時に選択信号を選択状態とする単位デコーダとは互いに
    異なるブロックに配置されるように各前記ワード線に対
    応して配置され、対応の選択信号を対応のワード線に伝
    達する、請求項１ないし５のいずれかに記載の半導体回
    路装置。
  9. 【請求項９】 不良アドレスがプログラムされるプログ
    ラム手段を有し、各前記ブロックから出力されるアドレ
    ス信号に基づいて選択されたメモリセルのデータを受
    け、前記アドレス信号および前記プログラム手段にプロ
    グラムされた不良アドレスに基づいて、前記不良アドレ
    スに対応した不良のメモリセルの行が選択されるブロッ
    クから出力されるデータを非選択状態とするとともに各
    前記ブロックから出力されるデータを選択的に出力する
    データ選択手段をさらに備える、請求項８記載の半導体
    回路装置。
  10. 【請求項１０】 ２n 個のアドレスを示すｎビットから
    なるアドレス信号を受け、前記アドレス信号が前記２n
    個のアドレスのうち２以上の所定数のアドレスのそれぞ
    れを示すのに応じて非選択レベルから選択レベルへ変化
    する選択信号を出力する複数の選択手段、および 各々が各前記選択手段に対応して設けられ、対応の選択
    手段からの選択信号が選択レベルとなると選択され、前
    記所定数と同数が同時に選択される複数の次段回路を備
    える、半導体回路装置。
JP3016693A 1990-06-07 1991-02-07 半導体回路装置 Expired - Fee Related JP2632089B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP3016693A JP2632089B2 (ja) 1990-06-07 1991-02-07 半導体回路装置
DE4117585A DE4117585C2 (de) 1990-06-07 1991-05-29 Halbleiterschaltkreiseinrichtung und Verfahren zum Aktivieren einer Mehrzahl von Schaltkreisen
GB9111796A GB2244834B (en) 1990-06-07 1991-05-31 Semiconductor circuit device having multiplex selection functions
US07/708,027 US5227997A (en) 1990-06-07 1991-05-31 Semiconductor circuit device having multiplex selection functions

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP15078190 1990-06-07
JP2-259540 1990-09-27
JP2-150781 1990-09-27
JP25954090 1990-09-27
JP3016693A JP2632089B2 (ja) 1990-06-07 1991-02-07 半導体回路装置

Publications (2)

Publication Number Publication Date
JPH04212792A JPH04212792A (ja) 1992-08-04
JP2632089B2 true JP2632089B2 (ja) 1997-07-16

Family

ID=27281512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3016693A Expired - Fee Related JP2632089B2 (ja) 1990-06-07 1991-02-07 半導体回路装置

Country Status (4)

Country Link
US (1) US5227997A (ja)
JP (1) JP2632089B2 (ja)
DE (1) DE4117585C2 (ja)
GB (1) GB2244834B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008213B1 (ko) * 1991-12-31 1994-09-08 현대전자산업 주식회사 컬럼 리페어의 입출력 선택회로
JP2816512B2 (ja) * 1992-07-27 1998-10-27 三菱電機株式会社 半導体記憶装置
ATE200939T1 (de) * 1993-02-19 2001-05-15 Infineon Technologies Ag Spalten-redundanz-schaltungsanordnung für einen speicher
KR960008825B1 (en) * 1993-11-18 1996-07-05 Samsung Electronics Co Ltd Row redundancy circuit and method of semiconductor memory device with double row decoder
GB2300983A (en) * 1995-05-13 1996-11-20 Holtek Microelectronics Inc Flexible CMOS IC layout method
KR0146544B1 (ko) * 1995-05-25 1998-11-02 김광호 다수개의 스위칭 수단을 가지는 다용도 패드를 구비한 반도체 메모리장치
JP3230795B2 (ja) * 1995-09-29 2001-11-19 シャープ株式会社 読み出し専用半導体記憶装置
US5973986A (en) * 1998-02-05 1999-10-26 Lsi Logic Corporation Memory device including a column decoder for decoding five columns
US7089360B1 (en) 2000-03-22 2006-08-08 Intel Corporation Shared cache wordline decoder for redundant and regular addresses
US6507531B1 (en) 2000-03-29 2003-01-14 Intel Corporation Cache column multiplexing using redundant form addresses
KR100429200B1 (ko) 2001-06-11 2004-05-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 칼럼 구제회로 및 그구제방법
US6707752B2 (en) * 2001-06-22 2004-03-16 Intel Corporation Tag design for cache access with redundant-form address
JP5119563B2 (ja) * 2001-08-03 2013-01-16 日本電気株式会社 不良メモリセル救済回路を有する半導体記憶装置
US7554589B2 (en) 2004-08-20 2009-06-30 Micron Technology, Inc. Redundancy in column parallel or row architectures
WO2007011037A1 (ja) * 2005-07-21 2007-01-25 Matsushita Electric Industrial Co., Ltd. データの回転またはインターリーブ機能を有する半導体メモリ装置
JP4739980B2 (ja) * 2006-02-21 2011-08-03 シーケーディ株式会社 流体圧シリンダ用位置検出装置
JP2011159345A (ja) * 2010-01-29 2011-08-18 Elpida Memory Inc 半導体記憶装置
KR20190064098A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 반도체 장치, 및 그의 리페어 동작방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1322068A (en) * 1969-07-17 1973-07-04 Canon Kk System for encoding input signals
US3652841A (en) * 1970-06-23 1972-03-28 Sperry Rand Corp Apparatus for converting numbers between positive and negative radices
US4176287A (en) * 1978-04-13 1979-11-27 Motorola, Inc. Versatile CMOS decoder
US4389715A (en) * 1980-10-06 1983-06-21 Inmos Corporation Redundancy scheme for a dynamic RAM
GB2149160B (en) * 1983-10-26 1987-02-11 Philips Electronic Associated Digital code detector circuit with priority
JP2577724B2 (ja) * 1986-07-31 1997-02-05 三菱電機株式会社 半導体記憶装置
JPH073754B2 (ja) * 1988-03-08 1995-01-18 三菱電機株式会社 半導体記憶装置

Also Published As

Publication number Publication date
DE4117585C2 (de) 1994-06-09
JPH04212792A (ja) 1992-08-04
GB9111796D0 (en) 1991-07-24
GB2244834A (en) 1991-12-11
DE4117585A1 (de) 1991-12-12
GB2244834B (en) 1995-01-25
US5227997A (en) 1993-07-13

Similar Documents

Publication Publication Date Title
JP2632089B2 (ja) 半導体回路装置
US6611466B2 (en) Semiconductor memory device capable of adjusting the number of banks and method for adjusting the number of banks
US6104648A (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US5548225A (en) Block specific spare circuit
US6144577A (en) Semiconductor memory device having multibit data bus and redundant circuit configuration with reduced chip area
US5812466A (en) Column redundancy circuit for a semiconductor memory device
US7376025B2 (en) Method and apparatus for semiconductor device repair with reduced number of programmable elements
JP3190580B2 (ja) フューズの数を少なくしたメモリデバイス
US20080279020A1 (en) Semiconductor memory device
JPH07220494A (ja) リダンダンシ回路装置
JPH03272099A (ja) 半導体記憶装置の冗長回路
JPH073754B2 (ja) 半導体記憶装置
JPH11250688A (ja) 半導体記憶装置
US6704226B2 (en) Semiconductor memory device having row repair circuitry
US7218561B2 (en) Apparatus and method for semiconductor device repair with reduced number of programmable elements
KR100268322B1 (ko) 반도체 기억 장치
KR100230393B1 (ko) 반도체 메모리장치
JP3268823B2 (ja) 半導体記憶装置
US6262923B1 (en) Semiconductor memory device with redundancy function
JP3512957B2 (ja) 半導体記憶装置
JP2000011680A (ja) 半導体記憶装置
JP2002367393A (ja) 半導体メモリ装置
JP3211882B2 (ja) 半導体記憶装置
JPH09231789A (ja) 半導体記憶装置
KR20020019171A (ko) 반도체 메모리 장치의 컬럼 리던던시 회로

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970218

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080425

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090425

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees