JP2011159345A

JP2011159345A - 半導体記憶装置

Info

Publication number: JP2011159345A
Application number: JP2010019280A
Authority: JP
Inventors: Kaoru Tawara; 薫田原
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-01-29
Filing date: 2010-01-29
Publication date: 2011-08-18
Also published as: US20110188332A1; US8422321B2

Abstract

【課題】半導体装置におけるヒューズ素子のトリミング時間を短縮する。
【解決手段】メモリアレイＡＲＹ０、ＡＲＹ１は、それぞれ正規領域１０８と予備領域１１０を含む。ヒューズ回路ＦＳ０、ＦＳ１は、正規領域１０８のアドレスのうち予備領域１０８へのアクセスに代替されるべきアドレスである救済アドレスを記憶する。ヒューズ回路ＦＳ０、ＦＳ１にそれぞれ対応して救済判定回路ＲＪ０、ＲＪ１が設けられる。救済判定回路ＲＪ０、ＲＪ１は、指定アドレスが救済アドレスか否かを判定する。アクセス制御回路ＡＣは、その判定結果にしたがって、メモリアレイＡＲＹ０、ＡＲＹ１からアクセス先を特定する。アクセス制御回路ＡＣは、救済判定回路ＲＪ０により一致判定がなされたときには、CX13T<1:0>にしたがってメモリアレイＡＲＹ０、ＡＲＹ１のいずれかを選択し、選択した側のメモリアレイＡＲＹに含まれる予備領域１１０をアクセス先として選択する。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、救済アドレスへのアクセス制御回路を備える半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、記憶容量の増加にともなって良好に動作しないメモリセル(以下、「不良セル」とよぶ）の数も増大している。そこで、半導体記憶装置には、「冗長セル」とよばれる予備のメモリセルがあらかじめ用意される。不良セルを冗長セルに置換することにより、不良セルのメモリアドレスを救済する。以下、不良セルのアドレスのことを「救済アドレス」とよぶ。不良セルの検出および冗長セルへの置換は、半導体記憶装置の製造時においてウェハ状態で行われる。具体的には、ウェハ状態で行われる動作テストによって不良セルを検出し、その救済アドレスを半導体記憶装置に設けられる救済アドレス記憶領域に記録する。不良セルがアクセス先として指定されるときには、不良セルのアドレスに対応する救済アドレスによって指定される冗長セルが実際のアクセス先となる。

この冗長セルを指定する救済アドレスを記憶する素子として不揮発性記憶素子であるヒューズ素子を用いることが多い。ヒューズ素子は、初期状態では電気的に導通状態であり、レーザビームの照射による経路遮断により非導通状態（絶縁状態）に変化する。ヒューズ素子の導通・非導通により１ビット分の情報を表現できる。したがって、複数のヒューズ素子それぞれに選択的にレーザビームを照射すれば、所望の救済アドレスを不揮発的に記録できる。救済アドレスの記録処理は、通常「トリミング」または「プログラミング」とよばれる。

特開２００８−０７１４０７号公報特開２００８−１８６８４７号公報

一般的なＤＲＡＭにおけるバンクと救済アドレス記憶領域の関係を示す模式図として図９を示す。ここでは、メモリとして８個のバンクＢ０〜Ｂ７を有するものについて説明する。各バンクはメモリ領域１００と救済アドレス記憶領域１０６を含み、メモリ領域１００は正規領域１０８と予備領域１１０を含む。正規領域１０８は、正規のメモリセル（以下、「正規セル」とよぶ）のアレイである。正規セルには、通常、正常なメモリセル（以下、「正常セル」とよぶ）だけでなく、不良セルも含まれる。

予備領域１１０は、冗長セルのアレイである。不良セルへのアクセスは冗長セルへのアクセスに置換される。不良セルのアドレス（救済アドレス）は、救済アドレス記憶領域１０６に記録される。救済アドレス記憶領域１０６は第１救済アドレス記憶領域１０２と第２救済アドレス記憶領域１０４を含む。第１救済アドレス記憶領域１０２は正規セルのアドレス範囲のうち下位側、第２救済アドレス記憶領域１０４は上位側に対応する。たとえば、バンクＢ０のアドレス範囲が０〜８１９１であれば、下位の０〜４０９５に含まれる救済アドレスは第１救済アドレス記憶領域１０２に記録され、上位の４０９６〜８１９１に含まれる救済アドレスは第２救済アドレス記憶領域１０４に記録される。

図１０は、図９に示す救済アドレス記憶領域１０６の周辺拡大図である。救済アドレス記憶領域１０６（第１救済アドレス記憶領域１０２および第２救済アドレス記憶領域１０４）は、複数のヒューズ素子Ｆを含む。１つのヒューズ素子Ｆが１ビットに対応する。ヒューズ素子Ｆの遮断、未遮断により、救済アドレスが不揮発的に記憶される。トリミングに際しては、まず、スキャンラインＳＬ１に沿って、ヒューズ素子Ｆ１０〜Ｆ１４をレーザービーム照射により選択的に経路遮断する。図１０では、スキャンラインＳＬ１上のヒューズ素子Ｆ１２のみが遮断されている。以下同様にして、スキャンラインＳＬ２〜６についても、適宜、ヒューズ素子Ｆを経路遮断する。図１０に示す例の場合、トリミングに際してはスキャンラインＳＬ１〜６の６回分のスキャンが必要となる。

ここで、プロセス技術の開発初期においては最適化が進んでおらず不良セルが発生しやすいため、あらかじめ多くのヒューズ素子Ｆを搭載しておく必要がある。そのため、開発初期のように多くのヒューズ素子Ｆが遮断対象となるときには、トリミング時間も長くなる。一方、プロセス技術が安定してくると不良セルの数は減少する。しかし、遮断すべきヒューズ素子Ｆの数が少なくなっても、各スキャンラインＳＬ上にたった１つでも遮断すべきヒューズ素子Ｆが存在すれば、そのスキャンラインＳＬについてのスキャンを省略できない。したがって、上述の例では、ヒューズ素子Ｆの数が多い場合でも、少ない場合でも共に６回のスキャンを実行することになる。このスキャンにかかる時間がトリミング時間のほとんどを占めているため、実質的なトリミング時間はほとんど減少しない。すなわち、遮断回数よりもスキャン回数の方がトリミング時間に大きく影響する。本発明者は、遮断すべきヒューズ素子Ｆがまばらになれば遮断回数自体は減少するもののスキャン回数はほとんど減少しないことが、プロセス技術が安定したあとでもトリミング時間が減少しにくい原因であると認識した。

本発明に係る半導体装置は、正規領域と予備領域をそれぞれ含む第１および第２のメモリ領域と、正規領域のアドレスのうち予備領域へのアクセスに代替されるべきアドレスである救済アドレスを記憶する第１および第２の救済アドレス記憶領域と、第１および第２の救済アドレス記憶領域それぞれに対応して設けられ、入力されたアドレスが救済アドレスか否かを判定する第１および第２の救済判定回路と、第１および第２の救済判定回路による判定結果にしたがって、入力されたアドレスに対応するアクセス先を第１または第２のメモリ領域から選択するアクセス制御回路と、を備える。アクセス制御回路は、第１の救済判定回路により一致判定がなされたときには、第１および第２のメモリ領域のいずれかを指定する領域選択信号にしたがって第１および第２のメモリ領域のいずれかを選択し、選択した側のメモリ領域に含まれる予備領域をアクセス先として選択する。

本発明によれば、救済すべきアドレスの数が少なくなったときに、複数ある救済アドレス記憶領域のうち一方のみを用いて救済アドレスを記憶して不良セルを救済することが出来るため半導体記憶装置のトリミング時間を短縮できる。

第１実施形態における半導体記憶装置のバンクの周辺回路図である。第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第１の模式図である。第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第２の模式図である。第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第３の模式図である。第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第４の模式図である。第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第５の模式図である。第２実施形態における半導体記憶装置のバンクの周辺回路図である。第３実施形態におけるバンクの周辺回路図である。一般的なＤＲＡＭにおけるバンクと救済アドレス記憶領域の関係を示す模式図である。図９に示す救済アドレス記憶領域の周辺拡大図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

［第１実施形態］
図１は、第１実施形態における半導体記憶装置１０のバンクＢの周辺回路図である。まず、回路構成について説明し、そのあと動作内容について説明する。図１に示す回路は、１つのバンクＢ内に収容される。バンクＢのメモリ領域１００は、下位アドレス側のメモリアレイＡＲＹ０（第１のメモリ領域）と上位アドレス側のメモリアレイＡＲＹ１（第２のメモリ領域）に大別される。本実施形態においては、バンクのアドレス幅が１３ビットである場合を例として説明し、最上位ビット（Ｘ＝１３）が０のアドレスはメモリアレイＡＲＹ０、１のアドレスはメモリアレイＡＲＹ１に対応するものとする。

メモリアレイＡＲＹ０、ＡＲＹ１は、正規領域１０８と予備領域１１０を含むとともに、カラムアドレスを選択するためのＹデコーダＹＤＥＣ０、ＹＤＥＣ１を有する。ＹデコーダＹＤＥＣ０はアクセス制御回路ＡＣのプリデコード信号ＰＤ０、ＹデコーダＹＤＥＣ１はプリデコード信号ＰＤ１により制御される。

ヒューズ回路ＦＳ０、ＦＳ１は、たとえば、図２のバンク０の第１救済アドレス記憶領域１０２、第２救済アドレス記憶領域１０４にそれぞれ対応して設けられた回路であり、救済アドレスを記憶するための複数のヒューズ素子Ｆを含む。なお、ヒューズ回路ＦＳ０とヒューズ回路ＦＳ１は、共通放電線を介して互いに分離されているものとする。ヒューズ回路ＦＳ０には、救済アドレスが記憶されており、救済アドレスはデータ信号であるCF0<9:3>として出力され、ラッチ回路ＬＣ０に保持される。CF0<9:3>に含まれる各ビットは、「Ｈ」が遮断されているヒューズ素子に対応し、「Ｌ」が未遮断のヒューズ素子に対応する。ラッチ回路ＬＣ０は、CF0<9:3>を保持し、救済判定回路ＲＪ０にCL0<9:3>として出力する。

ヒューズ回路ＦＳ１についても上述したヒューズ回路ＦＳ０と同様である。ヒューズ回路ＦＳ１のデータ信号であるCF1<9:3>は、ラッチ回路ＬＣ１に保持される。CF0<9:3>と同じく、CF1<9:3>に含まれる各ビットは、「Ｈ」が遮断されているヒューズ素子に対応し、「Ｌ」が未遮断のヒューズ素子に対応する。ラッチ回路ＬＣ１は、CF1<9:3>を保持し、救済判定回路ＲＪ１にCL1<9:3>として出力する。

アクセス制御回路ＡＣに入力される外部信号CX13T<1:0>は、アクセス先として指定されたアドレス（以下、「指定アドレス」とよぶ）の最上位ビット（Ｘ＝１３）を示す２ビットの信号である。指定アドレス（カラムアドレス）がメモリアレイＡＲＹ０（下位アドレス）に含まれるときにはCX13T<0>="H"、CX13T<1>="L"、指定アドレスがメモリアレイＡＲＹ１（上位アドレス）に含まれるときにはCX13T<0>="L"、CX13T<1>="H"となる。アクセス制御回路ＡＣは、CX13T<1:0>によりアクセス先がメモリアレイＡＲＹ０、ＡＲＹ１のいずれであるかを認識する。このように、CX13T<1:0>はメモリアレイＡＲＹ０、ＡＲＹ１のいずれかをアクセス先として指定する「領域選択信号」として機能する。

CX13T<0>信号は２入力のＮＯＲ回路１１４にも入力される。ＮＯＲ回路１１４のもう一つの入力信号は１ビットのTMFLGT信号である。詳しくは後述するが、TMFLGT="L"のときには、ＮＯＲ回路１１４の出力信号CX13B<0>はCX13T<0>の反転信号となる。

CX13T<1>信号は２入力のＮＡＮＤ回路１１８にも入力される。ＮＡＮＤ回路１１８のもう一つの入力信号はTMFLGT信号のインバータ１１６による反転信号である。TMFLGT="L"のときには、ＮＡＮＤ回路１１８の出力信号CX13B<1>はCX13T<1>の反転信号となる。

救済判定回路ＲＪ０は、CX13B<0>="L"のときに活性化されるローアクティブな回路であり、CL0<9:3>とCAD<9:3>の一致・不一致を判定する。CAD<9:3>は、指定アドレスのうちのカラムアドレスY9-Y3に対応する信号である。救済判定回路ＲＪ０はCAD<9:3>の全ビットがCL0<9:3>と一致するとき、すなわち、指定アドレスがヒューズ回路ＦＳ０に記録されているいずれかの救済アドレスに該当するときCREDT<0>="H"を出力し、不一致のときにはCREDT<0>="L"を出力する。

救済判定回路ＲＪ１は、CX13B<1>="L"のときに活性化されるローアクティブな回路であり、CL1<9:3>とCAD<9:3>の一致・不一致を判定する回路である。指定アドレスがヒューズ回路ＦＳ１に記録されているいずれかの救済アドレスに該当するときCREDT<1>="H"を出力し、不一致のときにはCREDT<1>="L"を出力する。

アクセス制御回路ＡＣには、CREDT<0>、CREDT<1>、CAD<9:3>およびCX13T<1:0>が入力される。アクセス制御回路ＡＣは、CAD<9:3>およびCX13T<1:0>により、指定アドレス（カラムアドレス）とアクセス先となるメモリアレイＡＲＹを認識する。また、CREDT<0>とCREDT<1>により、正規領域１０８と予備領域１１０のいずれかを選択する。

プロセス技術の初期段階においては、不良セルが多く救済アドレス数が多くなるためTMFLGT="L"に設定される。また、救済アドレスはヒューズ回路ＦＳ０、ＦＳ１にそれぞれ記録される。一方、プロセス技術が安定し、救済アドレス数が減少してくると、全ての救済アドレスがヒューズ回路ＦＳ０だけに記録され、ヒューズ回路ＦＳ１は不使用とされる。このときには、TMFLGT="H"に設定される。

以上の回路構成に基づき、以下、具体的な救済アドレス制御方法について説明する。

（１）救済アドレス数が所定数より多いとき
ウェハ状態での検査において所定数より多くの不良セルが検出されたときには、救済アドレスはヒューズ回路ＦＳ０、ＦＳ１の両方に記録される。すなわち、下位アドレス側の救済アドレスはヒューズ回路ＦＳ０、上位アドレス側の救済アドレスはヒューズ回路ＦＳ１に記録される。また、TMFLGT="L"に設定される。ここでいう所定数とは、たとえば、ヒューズ回路ＦＳ０に記憶しきれない数として定義されてもよい。

TMFLGT="L"なので、救済判定回路ＲＪ０はCX13T<0>="H"のとき、すなわち、メモリアレイＡＲＹ０が指定されているときに活性化する。一方、救済判定回路ＲＪ１はCX13T<1>="H"のとき、すなわち、メモリアレイＡＲＹ１が指定されているときに活性化する。救済判定回路ＲＪ０と救済判定回路ＲＪ１は、常に、いずれか一方が活性化し、他方が不活性となる。

１−１：指定アドレスが下位アドレスのとき（CX13T<0>="H"、CX13T<1>="L"）
メモリアレイＡＲＹ０が選択され、救済判定回路ＲＪ０が活性化し、救済判定回路ＲＪ１が不活性となる。したがって、救済判定回路ＲＪ１の出力は、CREDT<1>="L"に固定される。指定アドレスが救済アドレスであればCREDT<0>="H"、救済アドレスではなく通常のアドレスであればCREDT<0>="L"となる。

アクセス制御回路ＡＣは、CREDT<0>="L"のときには、CAD<9:3>、CX13T<1:0>にしたがってメモリアレイＡＲＹ０の正規領域１０８をアクセス対象として指定するプリデコード信号ＰＤ０を出力する。CREDT<0>="H"のときには、メモリアレイＡＲＹ０の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ０を出力する。

１−２：指定アドレスが上位アドレスのとき（CX13T<0>="L"、CX13T<1>="H"）
メモリアレイＡＲＹ１が選択され、救済判定回路ＲＪ０は不活性となり、救済判定回路ＲＪ１が活性化される。したがって、救済判定回路ＲＪ０の出力は、CREDT<0>="L"に固定される。指定アドレスが救済アドレスであればCREDT<1>="H"、救済アドレスではなく通常のアドレスであればCREDT<1>="L"となる。

アクセス制御回路ＡＣは、CREDT<1>="L"のときには、メモリアレイＡＲＹ１の正規領域１０８をアクセス対象とするプリデコード信号ＰＤ１を出力する。CREDT<1>="H"のときには、メモリアレイＡＲＹ１の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ０を出力する。

（２）救済アドレス数が所定数以下のとき
不良セルが所定数以下のときには、救済アドレスはヒューズ回路ＦＳ０のみに記録される。ここでいう「所定数以下」とは、ヒューズ回路ＦＳ０のみで記憶できる数以下であることを意味する。TMFLGT="H"に設定される。TMFLGT="H"なので、CX13T<1:0>に関わらず、救済判定回路ＲＪ０は活性化され、救済判定回路ＲＪ１は不活性となる。このため、"CREDT<1>="L"に固定される。

２−１：指定アドレスが下位アドレスのとき（CX13T<0>="H"、CX13T<1>="L"）
アクセス制御回路ＡＣは、CX13T<1:0>にしたがってメモリアレイＡＲＹ０を選択する。指定アドレスが救済アドレスであればCREDT<0>="H"、救済アドレスではなく通常のアドレスであればCREDT<0>="L"となる。

アクセス制御回路ＡＣは、CREDT<0>="L"のときには、CAD<9:3>、CX13T<1:0>にしたがってメモリアレイＡＲＹ０の正規領域１０８をアクセス対象とするプリデコード信号ＰＤ０を出力する。CREDT<0>="H"のときには、メモリアレイＡＲＹ０の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ０を出力する。

２−２：指定アドレスが上位アドレスのとき（CX13T<0>="L"、CX13T<1>="H"）
救済判定回路ＲＪ０は、上位アドレスに含まれる指定アドレスCAD<9:3>とヒューズ回路ＦＳ０から出力された救済アドレスCL0<9:3>を比較する。ヒューズ回路ＦＳ０には、下位アドレスに限らず上位アドレスに含まれる救済アドレスも記録されているので、救済判定回路ＲＪ０は上位アドレスについても救済アドレスとの一致判定が可能となる。指定アドレス（上位アドレス）が救済アドレスであればCREDT<0>="H"、救済アドレスではなく通常のアドレスであればCREDT<1>="L"となる。

アクセス制御回路ＡＣは、CX13T<1:0>にしたがってメモリアレイＡＲＹ１を選択する。アクセス制御回路ＡＣは、CREDT<0>="L"のときには、メモリアレイＡＲＹ１の正規領域１０８をアクセス対象とするプリデコード信号ＰＤ１を出力する。CREDT<0>="H"のときには、メモリアレイＡＲＹ１の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ０を出力する。

第１実施形態においては、不良セルが少ないときにはTMFLGT信号により救済判定回路ＲＪ１が不活性化され、救済判定回路ＲＪ０がすべての救済アドレスについて一致判定を担当する。いわば、ＮＯＲ回路１１４、インバータ１１６およびＮＡＮＤ回路１１８により「活性制御回路」が形成され、「活性制御回路」により救済判定回路ＲＪ１が強制的に不活性化される。すべての救済アドレスはヒューズ回路ＦＳ０のみに記録されるため、トリミングに際して、ヒューズ回路ＦＳ１をスキャンする必要がない。プロセス技術が安定し不良セルの数が減少してくると、レーザービームの照射回数だけでなくスキャンの回数も減少させることができるため、トリミング時間を短縮させやすくなる。

図２は、第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第１の模式図である。図２は、バンクＢ０〜Ｂ７について、ヒューズ回路ＦＳ０のみに救済アドレスを記録した場合を示している。各バンクＢについて、ヒューズ回路ＦＳ１をトリミングする必要がないため、スキャン回数は、スキャンラインＳＬ１〜３、１０〜１２の合計６回となる。図９に示した一般的な方法と比べて、スキャン回数が半減するため、トリミング時間を大きく短縮できる。

図３は、第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第２の模式図である。図３は、バンクＢ０〜Ｂ３について、ヒューズ回路ＦＳ０のみに救済アドレスを記録した場合を示している。この場合、スキャン回数は、スキャンラインＳＬ１〜３、７〜１２の合計９回となる。

図４は、第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第３の模式図である。図４は、バンクＢ２について、ヒューズ回路ＦＳ０のみに救済アドレスを記録した場合を示している。スキャン回数は減少しないが、スキャンラインＳＬ４〜５について、バンクＢ２上のスキャンをスキップできるため、トリミング時間を短縮できる。

図５は、第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第４の模式図である。図５は、バンクＢ２、Ｂ５について、ヒューズ回路ＦＳ０のみに救済アドレスを記録した場合を示している。

図６は、第１実施形態においてバンクと救済アドレス記憶領域の関係を示す第５の模式図である。図６は、バンクＢ２、Ｂ４〜Ｂ７について、ヒューズ回路ＦＳ０のみに救済アドレスを記録した場合を示している。

［第２実施形態］
図７は、第２実施形態における半導体記憶装置１０のバンクＢの周辺回路図である。図１と同一の符号を付した構成は、図１で説明した構成と同一または同様の機能を有する。第２実施形態のバンクＢは、ＮＯＲ回路１１４とインバータ１２４により、救済判定回路ＲＪ０、ＲＪ１の活性を制御している。

（１）救済アドレス数が所定数より多いとき
下位アドレス側の救済アドレスはヒューズ回路ＦＳ０、上位アドレス側の救済アドレスはヒューズ回路ＦＳ１に記録される。TMFLGT="L"に設定される。

１−１：指定アドレスが下位アドレスのとき（CX13T<0>="H"、CX13T<1>="L"）
CX13T<0>="H"であるため救済判定回路ＲＪ０は活性化され、CX13T<1>="L"であるため救済判定回路ＲＪ１は不活性化される。この結果、CREDT<1>="L"に固定される。救済判定回路ＲＪ０は、指定アドレスが救済アドレスであればCREDT<0>="H"、救済アドレスではなく通常のアドレスであればCREDT<0>="L"を出力する。

１−２：指定アドレスが上位アドレスのとき（CX13T<0>="L"、CX13T<1>="H"）
CX13T<0>="L"であるため救済判定回路ＲＪ０は不活性化され、CX13T<1>="H"であるため救済判定回路ＲＪ１は活性化される。この結果、CREDT<0>="L"に固定される。救済判定回路ＲＪ１は、指定アドレスが救済アドレスであればCREDT<1>="H"、救済アドレスではなく通常のアドレスであればCREDT<1>="L"を出力する。

アクセス制御回路ＡＣは、CREDT<1>="L"のときには、CAD<9:3>、CX13T<1:0>にしたがってメモリアレイＡＲＹ１の正規領域１０８をアクセス対象とするプリデコード信号ＰＤ１を出力する。CREDT<1>="H"のときには、メモリアレイＡＲＹ１の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ０を出力する。

（２）救済アドレス数が所定数以下のとき
救済アドレスはヒューズ回路ＦＳ０のみに記録される。TMFLGT="H"に設定される。

２−１：指定アドレスが下位アドレスのとき（CX13T<0>="H"、CX13T<1>="L"）
救済判定回路ＲＪ０は活性化され、救済判定回路ＲＪ１は不活性となる。アクセス制御回路ＡＣは、CX13T<1:0>にしたがってメモリアレイＡＲＹ０を選択する。指定アドレスが救済アドレスであればCREDT<0>="H"、救済アドレスではなく通常のアドレスであればCREDT<0>="L"となる。

２−２：指定アドレスが上位アドレスのとき（CX13T<0>="L"、CX13T<1>="H"）
TMFLGT="H"であるため救済判定回路ＲＪ０は活性化される。また、CX13T<1>="H"であるため救済判定回路ＲＪ１も活性化される。救済判定回路ＲＪ０は、上位アドレスに含まれる指定アドレスCAD<9:3>とヒューズ回路ＦＳ０から出力された救済アドレスCL0<9:3>を比較する。ヒューズ回路ＦＳ０には、下位アドレスに限らず上位アドレスに含まれる救済アドレスも記録されているので、救済判定回路ＲＪ０は上位アドレスについても救済アドレスとの一致判定が可能となる。指定アドレス（上位アドレス）が救済アドレスであればCREDT<0>="H"、救済アドレスではなく通常のアドレスであればCREDT<1>="L"となる。

アクセス制御回路ＡＣは、CX13T<1:0>にしたがってCREDT<0>およびメモリアレイＡＲＹ１を選択する。CREDT<1>は無視される。すなわち、救済判定回路ＲＪ１はこのとき冗長動作している。アクセス制御回路ＡＣは、CREDT<0>="L"のときには、メモリアレイＡＲＹ１の正規領域１０８をアクセス対象とするプリデコード信号ＰＤ１を出力する。CREDT<0>="H"のときには、メモリアレイＡＲＹ１の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ１を出力する。

第２実施形態においても、不良セルが少ないときには救済アドレスはヒューズ回路ＦＳ０のみに記録される。したがって、救済判定回路ＲＪ１が動作しても一致判定することはないので、実質的にはCREDT<1>="L"に固定される。また、アクセス制御回路ＡＣは、第１実施形態と同じく、CX13T<1:0>によりメモリアレイＡＲＹ０、ＡＲＹ１のいずれがアクセス先かを認識できる。

第２実施形態においては、救済判定回路ＲＪ１が冗長動作するため、第１実施形態に比べると消費電力が大きくなるが、回路構成がシンプルになるというメリットがある。

［第３実施形態］
図８は、第３実施形態におけるバンクの周辺回路図である。第３実施形態は２つのバンクの救済アドレスを１つのヒューズ回路ＦＳ０にまとめて記録する場合のアクセス制御方法に関する。バンクＢ０、Ｂ１は、それぞれ、正規領域１０８と予備領域１１０を含む。また、バンクＢ０、Ｂ１は、ロウアドレスを選択するためのＸデコーダ（図示せず）を有する。バンクＢ０のＸデコーダはアクセス制御回路ＡＣ０のプリデコード信号ＰＤ０、バンクＢ１のＸデコーダはアクセス制御回路ＡＣ１のプリデコード信号ＰＤ１により制御される。

ヒューズ回路ＦＳ０から読み出された救済アドレスのデータは救済判定回路ＲＪ０に供給される。ヒューズ回路ＦＳ１から読み出された救済アドレスのデータは救済判定回路ＲＪ１に供給される。

RBA0T<1:0>は、指定アドレス（ロウアドレス）の最上位ビットを示す２ビット信号である。指定アドレスがバンクＢ０に属するときにはRBA0T<0>="H"、RBA0T<1>="L"、指定アドレスがバンクＢ１に属するときにはRBA0T<0>="L"、RBA0T<1>="H"となる。

RBA0T<0>信号は２入力のＮＯＲ回路１２２とアクセス制御回路ＡＣ０に入力される。ＮＯＲ回路１２２のもう一つの入力信号は１ビットのTMFLGT信号である。第１実施形態と同じく、TMFLGT="L"のときには、ＮＯＲ回路１１４の出力信号RBA0B<0>はRBA0T<0>の反転信号となる。RBA0T<1>信号はインバータ１２０とアクセス制御回路ＡＣ１に入力される。インバータ１２０の出力信号RBA0B<1>信号はRBA0T<1>の反転信号となる。

救済判定回路ＲＪ０は、RBA0B<0>="L"のときに活性化されるローアクティブな回路であり、RAD<13:0>と救済アドレスの一致・不一致を判定する。ここで、RAD<13:0>は、指定アドレスのうちのロウアドレスR13-R0に対応する信号である。救済判定回路ＲＪ０は、指定アドレス（ロウアドレス）がヒューズ回路ＦＳ０に記録されているいずれかの救済アドレスに該当するときRREDT<0>="H"を出力し、不一致のときにはRREDT<0>="L"を出力する。

救済判定回路ＲＪ１は、RBA0B<1>="L"のときに活性化されるローアクティブな回路であり、RAD<13:0>と救済アドレスの一致・不一致を判定する。救済判定回路ＲＪ１は、指定アドレス（ロウアドレス）がヒューズ回路ＦＳ１に記録されているいずれかの救済アドレスに該当するときRREDT<1>="H"を出力し、不一致のときにはRREDT<1>="L"を出力する。

アクセス制御回路ＡＣ０は、RBA0T<0>="H"のときに活性化されるハイアクティブな回路であり、RAD<13:0>により指定アドレスを認識し、RREDIT<0>にしたがって正規領域１０８と予備領域１１０のいずれかを選択する。

アクセス制御回路ＡＣ１は、RBA0T<1>="H"のときに活性化されるハイアクティブな回路であり、RAD<13:0>により指定アドレスを認識する。アクセス制御回路ＡＣ１には、RREDIT<0>、RREDIT<1>およびTMFLGTが入力される。TMFLGT="L"のときにはRREDIT<1>、TMFLGT="H"のときにはRREDIT<0>に基づいて、正規領域１０８と予備領域１１０のいずれかを選択する。

プロセス技術の初期段階においては、TMFLGT="L"に設定される。また、救済アドレスはヒューズ回路ＦＳ０、ＦＳ１にそれぞれ記録される。一方、プロセス技術が安定し、救済アドレス数が減少してくると、全ての救済アドレスがヒューズ回路ＦＳ０だけに記録され、ヒューズ回路ＦＳ１は不使用とされる。このときには、TMFLGT="H"に設定される。

（１）救済アドレス数が所定数より多いとき
バンクＢ０、Ｂ１の救済アドレスはそれぞれヒューズ回路ＦＳ０、ＦＳ１に記録される。このとき、TMFLGT="L"に設定される。TMFLGT="L"なので、救済判定回路ＲＪ０はRBA0B<0>="L"のとき、すなわち、バンクＢ０が指定されているときに活性化する。一方、救済判定回路ＲＪ１はRBA0B<1>="L"のとき、すなわち、バンクＢ１が指定されているときに活性化する。救済判定回路ＲＪ０と救済判定回路ＲＪ１は、常に、いずれか一方が活性化し、他方が不活性となる。

１−１：指定アドレスがバンクＢ０に属するとき（RBA0T<0>="H"、RBA0T<1>="L"）
救済判定回路ＲＪ０とアクセス制御回路ＡＣ０が活性化し、救済判定回路ＲＪ１とアクセス制御回路ＡＣ１は不活性となる。指定アドレスが救済アドレスであればRREDT<0>="H"、救済アドレスではなく通常のアドレスであればRREDT<0>="L"となる。

アクセス制御回路ＡＣ０は、RREDT<0>="L"のときには、RAD<13:0>にしたがってバンクＢ０の正規領域１０８をアクセス対象とするプリデコード信号ＰＤ０を出力する。RREDT<0>="H"のときには、バンクＢ０の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ０を出力する。

１−２：指定アドレスがバンクＢ１に属するとき（RBA0T<0>="L"、RBA0T<1>="H"）
救済判定回路ＲＪ０とアクセス制御回路ＡＣ０は不活性となり、救済判定回路ＲＪ１とアクセス制御回路ＡＣ１は活性化される。

TMFLGT="L"なので、アクセス制御回路ＡＣ１はRREDT<1>により、指定アドレスが救済アドレスか否かを認識する。指定アドレスが救済アドレスであればRREDT<1>="H"、救済アドレスではなく通常のアドレスであればRREDT<1>="L"となる。RREDT<1>="L"のときには、RAD<13:0>にしたがってバンクＢ１の正規領域１０８をアクセス対象とするプリデコード信号ＰＤ１を出力する。RREDT<1>="H"のときには、バンクＢ１の予備領域１１０をアクセス対象とするプリデコード信号ＰＤ１を出力する。

（２）救済アドレス数が所定数以下のとき
救済アドレスはヒューズ回路ＦＳ０のみに記録される。TMFLGT="H"なので、救済判定回路ＲＪ０は必ず活性化される。ヒューズ回路ＦＳ０にしか救済アドレスは記録されていないため、RREDT<1>="L"に固定される。

２−１：指定アドレスがバンクＢ０に属するとき（RBA0T<0>="H"、RBA0T<1>="L"）
RBA0T<1>="L"なので、救済判定回路ＲＪ１は不活性となる。RBA0T<0>="H"なのでアクセス制御回路ＡＣ０は活性化され、RBA0T<1>="L"なのでアクセス制御回路ＡＣ１は不活性となる。したがって、アクセス制御回路ＡＣ０は、RAD<13:0>とRREDT<0>にしたがって、バンクＢ０の正規領域１０８または予備領域１１０にアクセスする。

２−２：指定アドレスがバンクＢ１に属するとき（RBA0T<0>="L"、RBA0T<1>="H"）
RBA0T<0>="L"なので、アクセス制御回路ＡＣ０は不活性となる。RBA0T<1>="H"なので、救済判定回路ＲＪ１とアクセス制御回路ＡＣ１は共に活性化される。TMFLGT="H"であるから、アクセス制御回路ＡＣ１は、RREDT<0>に基づいて正規領域１０８へのアクセスか予備領域１１０へのアクセスかを判断することになる。すなわち、救済判定回路ＲＪ１は活性化されるものの、その判定結果はアクセス制御回路ＡＣ１の制御に影響を及ぼさない。

アクセス制御回路ＡＣ０は不活性であるため、バンクＢ０はアクセスの対象とならない。ヒューズ回路ＦＳ０には、バンクＢ０だけでなくバンクＢ１の救済アドレスも記録されている。救済判定回路ＲＪ０は、ヒューズ回路ＦＳ０のデータを参照し、バンクＢ１に属する指定アドレス（ロウアドレス）についても救済アドレスに該当するか否かを判定する。アクセス制御回路ＡＣ１は、救済判定回路ＲＪ０の判定結果を示すRREDT<0>にしたがって、バンクＢ１の正規領域１０８または予備領域１１０にアクセスする。

第３実施形態においては、不良セルが少ないときにはTMFLGT信号により救済判定回路ＲＪ０が強制的に活性化され、救済判定回路ＲＪ０がすべての救済アドレスについて一致判定を担当する。また、TMFLGT信号によって、アクセス制御回路ＡＣ１は、救済判定回路ＲＪ０、ＲＪ１のいずれの判定結果にしたがうべきかを決定する。すなわち、第３実施形態において、TMFLGT信号が領域選択信号としても機能する。第３実施形態においても、すべての救済アドレスをヒューズ回路ＦＳ０のみに記録すれば、トリミングに際して、ヒューズ回路ＦＳ１のヒューズ素子Ｆをスキャンする必要がない。この結果、トリミング時間を短縮させやすくなる。

以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。

なお、本発明の一側面として、以下の半導体記憶装置が認識される。すなわち、「正規領域と予備領域をそれぞれ含む第１および第２のメモリ領域と、正規領域のアドレスのうち予備領域へのアクセスに代替されるべきアドレスである救済アドレスを記憶する第１および第２の救済アドレス記憶領域と、前記第１および第２の救済アドレス記憶領域それぞれに対応して設けられ、入力されたアドレスが救済アドレスか否かを判定する第１および第２の救済判定回路と、前記第１及び第２の救済アドレス記憶領域に共に救済アドレスが記憶されている第１のステータス又は第１の救済アドレス記憶領域のみに救済アドレスが記憶されている第２のステータスを示す制御信号を受け、前記制御信号が第１のステータスを示すときには入力されたアドレスに応じて第１及び第２の救済判定回路のいずれかを選択して救済アドレスの判定を行わせると共に、前記制御信号が第２のステータスを示すときには入力されたアドレスが第１のメモリ領域に又は第２のメモリ領域のいずれを示すかにかかわらず前記第１の救済判定回路を選択して救済アドレスの判定を行わせる制御回路と、前記第１および第２の救済判定回路による判定結果にしたがって、前記入力されたアドレスに対応するアクセス先を前記第１または第２のメモリ領域から選択するアクセス制御回路と、を備えることを特徴とする半導体記憶装置。」である。

１０半導体記憶装置、１００メモリ領域、１０２第１救済アドレス記憶領域、１０４第２救済アドレス記憶領域、１０６救済アドレス記憶領域、１０８正規領域、１１０予備領域、１１４ＮＯＲ回路、１１６インバータ、１１８ＮＡＮＤ回路、１２０インバータ、１２２ＮＯＲ回路、１２４インバータ、ＡＣアクセス制御回路、ＡＲＹメモリアレイ、Ｂバンク、Ｆヒューズ素子、ＦＳヒューズ回路、ＬＣラッチ回路、ＲＪ救済判定回路。

Claims

正規領域と予備領域をそれぞれ含む第１および第２のメモリ領域と、
正規領域のアドレスのうち予備領域へのアクセスに代替されるべきアドレスである救済アドレスを記憶する第１および第２の救済アドレス記憶領域と、
前記第１および第２の救済アドレス記憶領域それぞれに対応して設けられ、入力されたアドレスが救済アドレスか否かを判定する第１および第２の救済判定回路と、
前記第１および第２の救済判定回路による判定結果にしたがって、前記入力されたアドレスに対応するアクセス先を前記第１または第２のメモリ領域から選択するアクセス制御回路と、を備え、
前記アクセス制御回路は、前記第１の救済判定回路により一致判定がなされたときには、前記第１および第２のメモリ領域のいずれかを指定する領域選択信号にしたがって前記第１および第２のメモリ領域のいずれかを選択し、前記選択した側のメモリ領域に含まれる前記予備領域をアクセス先として選択することを特徴とする半導体記憶装置。
前記アクセス制御回路は、前記第２の救済判定回路により一致判定がなされたときには、前記第２のメモリ領域に含まれる前記予備領域をアクセス先として選択することを特徴とする請求項１に記載の半導体記憶装置。
前記アクセス制御回路は、前記第１および第２の救済判定回路のいずれによっても一致判定がなされなかったときには、前記領域選択信号にしたがって前記第１および第２のメモリ領域のいずれかを選択し、前記選択した側のメモリ領域に含まれる前記正規領域をアクセス先として選択することを特徴とする請求項１または２に記載の半導体記憶装置。
前記第２の救済判定回路を不活性化させる活性制御回路、を更に備えることを特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
前記救済アドレスが所定数以下のときには、前記活性制御回路は、前記第２の救済判定回路を不活性化するように設定されることを特徴とする請求項４に記載の半導体記憶装置。
前記救済アドレスが所定数以下のときには、前記第１の救済アドレス記憶領域に前記第１および第２のメモリ領域の救済アドレスがまとめて記憶されることを特徴とする請求項１から５のいずれかに記載の半導体記憶装置。
前記第１および第２のメモリ領域は、同一バンクに含まれるメモリ領域であることを特徴とする請求項１から６のいずれか記載の半導体記憶装置。
前記第１および第２のメモリ領域は、互いに異なるバンクに属するメモリ領域であることを特徴とする請求項１から７のいずれか記載の半導体記憶装置。