DE4117585C2 - Halbleiterschaltkreiseinrichtung und Verfahren zum Aktivieren einer Mehrzahl von Schaltkreisen - Google Patents
Halbleiterschaltkreiseinrichtung und Verfahren zum Aktivieren einer Mehrzahl von SchaltkreisenInfo
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Description
Die Erfindung betrifft eine Halbleiterschaltkreiseinrichtung
sowie ein Verfahren zum Aktivieren einer
Mehrzahl von Schaltkreisen.
Die Erfindung bezieht sich ferner auf eine Verbesserung des Defektschaltkreis-
Reparaturschemas in einer Halbleiterschaltkreiseinrichtung
mit einer Defektschaltkreis-Reparaturfunktion.
Als typisches Beispiel für eine Halbleiterschaltkreiseinrichtung mit
einer Funktion zum selektiven Auswählen von Schaltkreisen einer
nachfolgenden Stufe wird im folgenden eine Halbleiterspeichereinrichtung
beschrieben.
Fig. 1 zeigt ein schematisches Diagramm der Gesamtstruktur einer
herkömmlichen Halbleiterspeichereinrichtung. In Fig. 1 weist die
Halbleiterspeichereinrichtung ein Speicherzellenfeld 1 auf, in dem
Speicherzellen zum jeweiligen Speichern von Information in einer Matrix
aus Zeilen und Spalten angeordnet sind. Um eine Zeile bzw. eine
Spalte aus diesem Speicherzellenfeld 1 auszuwählen, sind ein Zeilenadreßpuffer
2 zum Empfangen einer extern zugeführten Zeilenadresse
und zum Erzeugen einer internen Zeilenadresse RA, ein
Zeilendekoder 3 zum Decodieren der internen Zeilenadresse RA und zum
Auswählen einer entsprechenden Zeile im Speicherzellenfeld 1,
ein Spaltenadreßpuffer 4 zum Empfangen einer extern zugeführten
Spaltenadresse und zum Erzeugen einer internen Spaltenadresse CA und
ein Spaltendekoder 5 zum Decodieren der internen Spaltenadresse CA
und zum Auswählen einer entsprechenden Spalte im Speicherzellenfeld
1 gebildet.
Ein Leseverstärker-I/O-Block 6 und ein Ein-/Ausgabeschaltkreis 7
sind zum Übertragen von Daten zwischen einer Speicherzelle, die von
einer Zeilen- und einer Spaltenadresse bestimmt ist, und dem Äußeren
der Speichereinrichtung gebildet. Der Leseverstärker des Leseverstärker-
I/O-Blocks 6 erfaßt und verstärkt die Daten einer ausgewählten
Speicherzelle. Der I/O-Abschnitt in diesem Block 6 verbindet
eine festgelegte Spalte mit (nicht dargestellten) gemeinsamen Datenleitungen
entsprechend dem Spaltenauswahlsignal vom Spaltendekoder
5. Die ausgewählte Spalte wird hierdurch über die gemeinsamen Datenleitungen
mit dem Ein-/Ausgabeschaltkreis 7 verbunden.
Der Ein-/Ausgabeschaltkreis 7 leitet beim Datenlesen in Abhängigkeit
von den Daten, die vom Leseverstärker im Leseverstärker-I/O-Block 6
verstärkt worden sind, externe Daten D ab. Der Ein-/
Ausgabeschaltkreis 7 erzeugt beim Datenschreiben entsprechend extern
zugeführten Daten D interne Daten und führt diese über die gemeinsamen
Datenleitungen dem I/O-Abschnitt des Blocks 6 zu.
Bei der in Fig. 1 dargestellten Struktur einer Halbleiterspeichereinrichtung
werden eine Zeilen- und eine Spaltenadresse dem Zeilenadreßpuffer
2 und dem Spaltenadreßpuffer 4 parallel zugeführt.
Fig. 2 zeigt ein schematisches Diagramm der Struktur des Speicherzellenfelds
1 von Fig. 1. In Fig. 2 ist die Struktur eines
Speicherzellenfelds in einem Beispiel dargestellt, in dem die Halbleiterspeichereinrichtung
eine statische Halbleiterspeichereinrichtung
ist. Diese Halbleiterspeichereinrichtung kann jedoch auch eine
dynamische Halbleiterspeichereinrichtung oder ein Festwertspeicher
sein, bei dem Daten nur gelesen werden können.
In Fig. 2 sind drei Wortleitungen WL1 bis WL3 und drei Paare von
Bitleitungen BL0, *BL0, BL1, *BL1 und BL2, *BL2 dargestellt. Die
Speicherzellen MC10, MC11, MC12, MC20, MC21 und MC22 sind jeweils
an den Krezungspunkten der Wortleitungen WL1 bis WL2 mit den Bitleitungspaaren
BL0, *BL0, BL1, *BL1 und BL2, *BL2 gebildet.
Eine Zeile von Speicherzellen ist mit einer Wortleitung und eine
Spalte von Speicherzellen mit einem Paar von Bitleitungen verbunden.
Jedes der Bitleitungspaare BL0, *BL0, BL1, *BL1 und BL2, *BL2 bildet
ein komplementäres Signalleitungspaar und es werden zueinander komplementäre
Signale auf der Bitleitung BL (BL0 bis BL2) und der Bitleitung
*BL (*BL0 bis *BL2) übertragen.
Durch Auswählen einer Wortleitung und dann eines Paares von Bitleitungen
wird die Speicherzelle am Kreuzungspunkt von diesen ausgewählt.
Fig. 3 zeigt ein schematisches Diagramm der Strukturen des Spaltendekoders
und des Leseverstärker-I/O-Blocks von Fig. 1. In Fig. 3 ist
der Leseverstärker, der im Block 6 enthalten ist, weggelassen.
In Fig. 3 weist der Spaltendekoder 5 (m+1) Dekoderschaltkreise 8-0
bis 8-m auf. Jeder der Dekoderschaltkreise 8-0 bis 8-m weist einen
UND-Schaltkreis auf und empfängt eine vorbestimmte Kombination interner
Spaltenadreßbits. Die Dekoderschaltkreise 8-0 bis 8-m erzeugen
ein Spaltenauswahlsignal Y0 bis Ym, wenn alle angelegten vorbestimmten
internen Spaltenadreßbits den Pegel "H" des aktiven Zustands
erreichen, wobei der Ausdruck "erzeugen" bedeutet, daß ein
Auswahlsignal in einen aktiven Zustand gebracht wird.
Bei der in Fig. 3 gezeigten Struktur werden gleichzeitig zwei Spalten
ausgewählt, so daß das von einem Dekoderschaltkreis erzeugte
Spaltenauswahlsignal zwei benachbarte Paare von Bitleitungen auswählt.
Genauer gesagt wird ein Spaltenauswahlsignal vom Dekoderschaltkreis
dem Gate eines I/O-Transistors zugeführt, der für jedes Bitleitungspaar
gebildet ist. Die I/O-Transistoren Tr1 und Tr2
sind mit den Bitleitungen BL0, *BL0 und die I/O-Transistoren
Tr3 und Tr4 mit den Bitleitungen BL1, *BL1 verbunden. In ähnlicher
Weise sind die I/O-Transistoren Tr2i+1 und Tr2i+2 mit den
Bitleitungen BLi, *BLi verbunden, wobei i=0 bis n+1 gilt. Schaltet
ein Paar der I/O-Transistoren Tr1 bis Tr2n+4 durch, so wird
das entsprechende Bitleitungspaar mit einem I/O-Leitungspaar verbunden,
das ein internes Datenübertragungs-Leitungspaar darstellt.
In Fig. 3 werden gleichzeitig zwei Bits von Spalten ausgewählt, so
daß zwei Paare interner Datenübertragungsleitungen I/O 0, *I/O0 und
I/O1, *I/O1 geschaffen sind. Die Bitleitungspaare BL2i, *BL2i
gerader Zahl sind mit dem internen Datenübertragungs-Leitungspaar
I/O0, *I/O0 und die Bitleitungspaare BL2i+1, *BL2i+1 mit dem internen
Datenübertragungs-Leitungspaar I/O1, *I/O1 verbunden. Nun wird
eine Spaltenauswahloperation des Schaltkreises von Fig. 3 beschrieben.
Den Gates der I/O-Transistoren Tr1 und Tr2 und den Gates der
I/O-Transistoren Tr3 und Tr4 wird ein Spaltenauswahlsignal Y0
vom Dekoderschaltkreis 8-0 zugeführt. Ähnlich wird den Gates der
I/O-Transistoren Tr5 bis Tr8 das Spaltenauswahlsignal Y1 vom
Dekoderschaltkreis 8-1 zugeführt. An die Gates der I/O-Transistoren
Tr2n+1 bis Tr2n+4 wird ein Spaltenauswahlsignal Ym vom Dekoderschaltkreis
8-m angelegt.
Der Spaltendekoder 5 empfängt eine interne Spaltenadresse CA vom
Spaltenadreßpuffer 4 (siehe Fig. 1). Jeder der Dekoderschaltkreise
8-0 bis 8-m erzeugt ein Spaltenauswahlsignal nur dann, wenn diese
internen Spaltenadreßbits ein vorbestimmtes Muster bilden. Ein Dekoderschaltkreis
wird in Übereinstimmung mit einer Kombination der
Bits dieser internen Spaltenadresse CA ausgewählt. Das Spaltenauswahlsignal
des ausgewählten Dekoderschaltkreises steigt auf den Pegel
"H" des aktiven Zustands an und die Spaltenauswahlsignale der
restlichen Dekoderschaltkreise werden auf dem Pegel "L" des inaktiven
Zustands gehalten.
Nun sei angenommen, daß der Dekoderschaltkreis 8-0 von der internen
Spaltenadresse CA ausgewählt worden ist und das Spaltenauswahlsignal
Y0 auf "H" ansteigt. Zu diesem Zeitpunkt werden die I/O-Transistoren
Tr1 bis Tr4 in einen durchgeschalteten Zustand gebracht und
die Bitleitungspaare BL0, *BL0 und BL1, *BL1 werden mit den internen
Datenübertragungs-Leitungspaaren I/O0, *I/O0 bzw. I/O1, *I/O1 verbunden.
Zum Zeitpunkt des Datenlesens werden die Daten auf den internen Datenübertragungs-
Leitungspaaren I/O0, *I/O0 und I/O0, *I/O1 von einem
(nicht dargestellten) Leseverstärker erfaßt und verstärkt und dann
zum Ein-/Ausgabeschaltkreis 7 übertragen.
Beim Datenschreiben werden Schreibdaten von Ein-/Ausgabeschaltkreis
7 über die internen Datenübertragungs-Leitungspaare auf die entsprechenden
Bitleitungspaare BL0, *BL0 und BL1, *BL1 übertragen.
Wird der Dekoderschaltkreis 8-1 durch eine interne Spaltenadresse CA
ausgewählt, so steigt das Spaltenauswahlsignal Y1 auf "H" an. Zu
diesem Zeitpunkt werden die Bitleitungspaare BL1, *BL2 und BL3, *BL3
über die I/O-Transistoren Tr5, Tr6 und Tr7, Tr8 mit den internen
Datenübertragungs-Leitungspaaren I/O0, *I/O0, I/O1, *I/O1 verbunden.
Hierdurch kann die Ein-/Ausgabe von Daten zwischen den beiden
ausgewählten Spalten, d. h. den zwei Bitleitungspaaren BL2, *BL2
und BL3, *BL3, und den internen Datenübertragungs-Leitungspaaren
I/O0, *I/O0 und I/O1, *I/O1 erfolgen.
Wird der Dekoderschaltkreis 8-m in Übereinstimmung mit der internen
Spaltenadresse CA ausgewählt, so steigt in ähnlicher Weise das Spaltenauswahlsignal
Ym auf "H" an. In diesem Fall werden die I/O-Gattertransistoren
Tr2n+1 bis Tr2n+4 in den durchgeschalteten Zustand
gebracht und zwischen den Bitleitungspaaren BLn, *BLn sowie BLn+1,
*BLn+1 und den internen Datenübertragungs-Leitungspaaren I/O0, *I/O0
sowie I/O1, *I/O1 kann die Ein-/Ausgabe von Daten stattfinden.
In diesem Fall ist zum Zeitpunkt des Auswählens einer Spalte, d. h.
wenn ein Spaltenauswahlsignal Yj (j=0 bis m) auf "H" ansteigt, durch
das Ausgangssignal des Zeilendekoders bereits eine Wortleitung ausgewählt
worden, so daß die Ein-/Ausgabe von Daten für eine Speicherzelle
erfolgen kann, die sich an der Kreuzung zwischen der ausgewählten
Wortleitung und der ausgewählten Spalte befindet.
In Übereinstimmung mit der oben angeführten Struktur können zwei beliebige
Spalten mit den internen Datenübertragungs-Leitungspaaren
verbunden werden, indem eine Spaltenadresse extern zugeführt wird.
Ferner kann die Ein-/Ausgabe von Daten mit zwei Bits gleichzeitig
ausgeführt werden.
Wird die Kapazität einer Halbleiterspeichereinrichtung größer, so
wird allgemein die Wahrscheinlichkeit groß, daß defekte Bits
(defekte Speicherzellen) im Speicherzellenfeld existieren. Wird eine
Halbleiterspeichereinrichtung, in der solche defekten Bits existieren,
als defektes Produkt ausgesondert, so sinkt die Produktionsausbeute
der Halbleiterspeichereinrichtungen. Entsprechend ist eine
Struktur vorgeschlagen worden, bei der ein redundantes Speicherzellenfeld
zusätzlich zum Speicherzellenfeld gebildet ist. Tritt ein
defektes Bit auf, so wird das defekte Bit funktionsgleich repariert,
indem die Zeile oder Spalte mit dem defekten Bit (im weiteren als
defekte Zeile oder defekte Spalte bezeichnet) durch eine redundante
Zeile oder redundante Spalte im redundanten Speicherzellenfeld ersetzt
wird.
Fig. 4 zeigt ein schematisches Diagramm des Gesamtaufbaus einer
Halbleiterspeichereinrichtung mit einer herkömmlichen Redundanzstruktur
zum Reparieren eines defekten Bits.
In Fig. 4 weist die herkömmliche Halbleiterspeichereinrichtung mit
einer Funktion zum Reparieren eines defekten Bits zusätzlich zum
Speicherzellenfeld 1 eine Redundanzzeilen-Speicherzellenfeld 10 zum
Reparieren einer defekten Zeile und ein Redundanzspalten-Speicherzellenfeld
11 zum Reparieren einer defekten Spalte auf. Das Redundanzzeilen-
Speicherzellenfeld 10 und das Redundanzspalten-Speicherzellenfeld
11 weisen jeweils ein Feld von Speicherzellen auf, die in
einer Matrix aus Zeilen und Spalten angeordnet sind, so daß eine
Mehrzahl von Zeilen und Spalten repariert werden kann.
Um eine defekte Zeile zu reparieren, sind ein Defektzeilen-Programmschaltkreis
12 zum Speichern der Adresse der defekten Zeile und ein
Ersatzzeilendekoder 3b zum Bereitstellen eines Ersatzzeilen-Auswahl-
(Redundanzzeilen-Aktivierungs-) Signals SXD in Abhängigkeit von einer
internen Zeilenadresse von einem Zeilenadreßpuffer 2 und einer
Defektzeilenadresse vom Defektzeilen-Programmschaltkreis 12 gebildet.
Um eine defekte Spalte zu reparieren, sind ein Defektspalten-Programmschaltkreis
13 zum Speichern der Adresse der defekten Spalte
und ein Ersatzspaltendekoder 5b zum Erzeugen eines Redundanzspalten-
Aktivierungssignals SYD in Abhängigkeit von einer internen Spaltenadresse
von einem Spaltenadreßpuffer 4 und einer Defektspaltenadresse
vom Defektspalten-Programmschaltkreis 13 gebildet.
Es sind ein Zeilenadreßpuffer 2, ein Normalzeilendekoder 3a und ein
Spaltenadreßpuffer 4, ein Normalspaltendekoder 5a gebildet, um eine
Zeile und eine Spalte des Speicherzellenfeldes 1 entsprechend einer
externen Zeilenadresse und einer externen Spaltenadresse auszuwählen.
Der Defektzeilen-Programmschaltkreis 12 und der Defektspalten-Programmschaltkreis
13 weisen jeweils ein mit einem Laser abschmelzbaren
Verbindungselement wie beispielsweise eine Schmelzsicherung auf.
Die Programmierung einer Defektzeilen- oder einer Defektspaltenadresse
wird durch selektives Abschmelzen dieses Verbindungselements
mit einem Laserstrahl ausgeführt.
Der Ersatzzeilendekoder 3b vergleicht eine interne Zeilenadresse vom
Zeilenadreßpuffer 2 mit einer Defektzeilenadresse, die im Defektzeilen-
Programmschaltkreis 12 programmiert ist. Wird ein Übereinstimmung
festgestellt, so erzeugt er ein Redundanzzeilen-Aktivierungssignal
SXD und wählt eine redundante Zeile im Redundanzzeilen-
Speicherzellenfeld 10 aus. Zu diesem Zeitpunkt führt der Ersatzzeilendekoder
3b dem Normalzeilendekoder 3a ein Normalelement-Deaktivierungssignal
NED zu, um den Normalzeilendekoder 3a zu deaktivieren
und verhindert die Zeilenauswahl im Speicherzellenfeld 1.
Der Ersatzspaltendekoder 5b vergleicht eine interne Spaltenadresse
vom Spaltenadreßpuffer 4 mit einer Defektspaltenadresse, die im Defektspalten-
Programmschaltkreis 13 programmiert ist. Stimmen diese
überein, so erzeugt er ein Redundanzspalten-Aktivierungssignal SYD,
führt dieses dem Redundanzspalten-Speicherzellenfeld 11 zu und wählt
eine entsprechende Spalte aus. Zu diesem Zeitpunkt erzeugt der Ersatzspaltendekoder
5b ferner ein Normalelement-Deaktivierungssignal
NED, führt dieses dem Normalspaltendekoder 5a zu und verhindert die
Spaltenauswahloperation durch den Normalspaltendekoder 5a. Im folgenden
wird kurz eine Operation zum Reparieren eines defekten Bits in
der Halbleiterspeichereinrichtung der Fig. 4 beschrieben.
Nachdem die Halbleiterspeichereinrichtung hergestellt worden ist,
wird ein Test ausgeführt, um zu erkennen, ob diese Halbleiterspeichereinrichtung
normal arbeitet. Wird in diesem Test festgestellt,
daß in der Halbleiterspeichereinrichtung ein defektes Bit existiert,
so wird die Adresse der Zeile oder Spalte mit dem defekten Bit im
Defektzeilen-Programmschaltkreis 12 oder dem Defektspalten-Programmschaltkreis
13 durch Abschmelzen eines Verbindungselements mit einem
Laserstrahl oder ähnlichem einprogrammiert.
Wählen eine extern zugeführte Zeilen- und eine Spaltenadresse eine
Zeile und eine Spalte aus, die kein defektes Bit aufweisen, so wird
die Auswahl der Zeile und Spalte im Speicherzellefeld 1 durch den
Normalzeilendekoder 3a bzw. den Normalspaltendekoder 5a ausgeführt.
Anschließend wird die ausgewählte Speicherzelle (die Speicherzelle
an der Kreuzung der ausgewählten Zeile mit der ausgewählten Spalte)
über den Leseverstärker-I/O-Block 6 mit dem Ein-/Ausgabeschaltkreis
7 verbunden.
Die interne Zeilenadresse und die interne Spaltenadresse, die vom
Zeilenadreßpuffer 2 bzw. dem Spaltenadreßpuffer 4 empfangen werden,
unterschieden sich von der Defektzeilenadresse und der Defektspaltenadresse,
die im Defektzeilen-Programmschaltkreis 12 bzw. dem Defektspalten-
Programmschaltkreis 13 gespeichert sind, so daß der Ersatzzeilendetektor
3b und der Ersatzspaltendekoder 5b im inaktiven
Zustand bleiben.
Nun wird eine Operation beschrieben, wenn eine externe angelegte
Zeilenadresse eine defekte Zeile im Speicherzellenfeld 1 auswählt.
Die interne Zeilenadresse vom Zeilenadreßpuffer 2 wird dem Normalzeilendekoder
3a und dem Ersatzzeilendekoder 3b zugeführt. Der Ersatzzeilendekoder
3b vergleicht diese interne Zeilenadresse mit der
Defektzeilenadresse, die im Defektzeilen-Programmschaltkreis 12 gespeichert
ist. Da diese übereinstimmen, wählt der Ersatzzeilendekoder
3b nun eine redundante Zeile im Redundanzzeilen-Speicherzellenfeld
10 aus, erzeugt ein Redundanzzeilen-Aktivierungssignal SXD und
versetzt eine entsprechende redundante Zeile in den ausgewählten Zustand.
Gleichzeitig erzeugt der Ersatzzeilendekoder 3b ein Normalelement-
Deaktivierungssignal NED und führt dieses dem Normalzeilendekoder 3a
zu. Obwohl der Normalzeilendekoder 3a vom Zeilenadreßpuffer 2 eine
interne Zeilenadresse empfängt, wird die Dekodieroperation durch
dieses Normalelement-Deaktivierungssignal NED verhindert. Entsprechend
wird die Auswahl der defekten Zeile im Speicherzellenfeld 1
verhindert.
Der Normalspaltendetektor 5a dekodiert die interne Spaltenadresse vom
Spaltenadreßpuffer 4, die eine normale Spalte festlegt, und erzeugt
ein Signal zum Auswählen einer entsprechenden Spalte. Der Ersatzspaltendekoder
5a bleibt im inaktiven Zustand, da die interne Spaltenadresse
eine normale Spalte bestimmt. Entsprechend wird in diesem
Fall eine Speicherzelle ausgewählt, die sich an der Kreuzung der Redundanzzeile
im Redundanzzeilen-Speicherzellenfeld 10 mit einer vom
Spaltenauswahlsignal vom Normalspaltendekoder 5a ausgewählten Spalte
befindet. Die ausgewählte Speicherzelle wird über den Block 6 mit
dem Ein-/Ausgabeschaltkreis 7 verbunden.
Durch die oben angeführten Operationen wird die defekte Zeile im
Speicherzellenfeld 1 durch die redundante Zeile im Redundanzzeilen-
Speicherzellenfeld 10 ersetzt, so daß das defekte Bit im Speicherzellenfeld
1 funktionsgleich repariert und das Schreiben/Lesen von
Daten genau ausgeführt wird.
Nun wird eine Operation beschrieben, wenn eine extern angelegte
Spaltenadresse eine defekte Spalte im Speicherzellenfeld 1 festlegt.
Zu diesem Zeitpunkt wird in der Zeilenauswahlschaltung der Normalzeilendekoder
3a in den aktiven und der Ersatzzeilendekoder 3b in
den inaktiven Zustand versetzt, und es wird eine Zeile entsprechend
der internen Zeilenadresse im Speicherzellenfeld 1 ausgewählt.
In der Spaltenauswahlschaltung wird der Ersatzspaltendekoder 5b in
den aktiven Zustand gebracht, erzeugt ein Spaltenauswahlsignal SYD
und wählt eine redundante Spalte entsprechend der im Defektspalten-
Programmschaltkreis 13 gespeicherten defekten Spalte aus dem Redundanzspalten-
Speicherzellenfeld 11 aus. Der Ersatzspaltendekoder 5b
erzeugt ferner ein Normalelement-Deaktivierungssignal NED und führt
dieses dem Normalspaltendekoder 5a zu. Obwohl der Normalspaltendekoder
5a eine interne Spaltenadresse vom Spaltenadreßpuffer 4 empfängt,
wird dessen Dekodieroperation durch das Normalelement-Deaktivierungssignal
NED vom Ersatzspaltendekoder 5b verhindert.
Daher wird in diesem Fall eine Speicherzelle einer redundanten
Spalte, die mit einer normalen Zeile verbunden ist, ausgewählt und
die ausgewählte Speicherzelle über den Leseverstärker-I/O-Block 6
mit dem Ein-/Ausgabeschaltkreis 7 verbunden. Hierdurch wird die defekte
Spalte im Speicherzellenfeld 1 durch eine redundante Spalte im
Redundanzspalten-Speicherzellenfeld 11 ersetzt, um die defekte
Spalte zu reparieren.
Für den Fall der in Fig. 3 gezeigten Dekoderstruktur können zwei benachbarte
Paare von Bitleitungen wie beispielsweise die Bitleitungspaare
BL0, *BL0 und BL1, *BL1, die Bitleitungspaare BL2, *BL2 und
BL3, *BL3 etc. in jedem Fall gleichzeitig mit den internen Datenübertragungs-
Leitungspaaren I/O0, *I/O0 und I/O1, *I/O1 verbunden
werden. Das bedeutet, daß Daten mit zwei Bits gleichzeitig ein- und
ausgegeben werden können.
Im Falle der Struktur des Dekoders von Fig. 3 ist die Kombination
der Bitleitungspaare, die in Abhängigkeit von der externen Spaltenadresse
ausgewählt werden, eindeutig festgelegt. Wird beispielsweise
der Dekoderschaltkreis 8-0 ausgewählt, so werden die Bitleitungspaare
BL0, *BL0 und BL1, *BL1 zu diesem Zeitpunkt ausgewählt.
Wird allgemein der Dekoderschaltkreis 8-i ausgewählt, so werden die
Bitleitungspaare BL(2i), *BL(2i) und BL(2i+1), *BL(2i+1) ausgewählt.
Die ausgewählte Kombination der Bitleitungspaare wird entsprechend
einer externen Spaltenadresse eindeutig bestimmt. Entsprechend ist
beispielsweise für den Fall, daß die Kombination der Bitleitungspaare
BL1, *BL1 und BL2, *BL2 ausgewählt worden ist und ein Vergleich
oder die Operation von Daten von diesen beiden Spalten ausgeführt
wird, die folgende Prozedur erforderlich. Zuerst wird eine
Spaltenadresse zum Auswählen des Dekoderschaltkreises 8-0 eingegeben,
die Bitleitungspaare BL0, *BL0 und BL1, *BL1 werden ausgewählt
und die Daten des Bitleitungspaars BL1, *BL1 wird z. B. in einem externen
Register gehalten. Als nächstes erfolgt ein Zugriff auf die
Halbleiterspeichereinrichtung, um den Dekoderschaltkreis 8-1 auszuwählen,
wodurch die Bitleitungspaare BL2, *BL2 und BL3, *BL3 ausgewählt
werden. Damit ist ein zweifacher Zugriff auf die Halbleiterspeichereinrichtung
erforderlich, wodurch das Problem auftritt, daß
die Datenverarbeitung nicht mit hoher Geschwindigkeit ausgeführt
werden kann.
Allgemein ist in der Struktur eines herkömmlichen Dekoders eine Kombination
von Zielobjekten (Schaltkreisen in der nachfolgenden
Stufe), die durch ein extern zugeführtes Bestimmungssignal ausgewählt
werden, eindeutig festgelegt, so daß das Problem auftritt, daß
eine beliebige Kombination von Zielobjekten nicht gleichzeitig gewählt
werden kann. Beispielsweise tritt bei der Ermittlung, ob etwas
mit einem zu prüfenden Zielobjekt nicht in Ordnung ist und wo der
Ort der Abnormalität ist, durch eine Überwachung der Ausgangssignale
einer Mehrzahl von Sensoren und Interpretieren der Beziehung zwischen
den Ausgangssignalen der Sensoren dasselbe Problem auf, wenn
die Schaltkreiseinrichtung zum Ausführen dieser Prüfoperation eine
Halbleiterschaltkreiseinrichtung wie beispielsweise einen Mikrocomputer
und eine Prüfoperation-Ausführungseinheit, bei der eine Kombination
von Sensorbestimmungssignalen oder ausgewählte Sensoren
eindeutig festgelegt werden, aufweist. Ferner tritt das Problem auf,
daß es unmöglich ist, mit hoher Geschwindigkeit zu ermitteln, ob es
eine Abnormalität im Zielobjekt gibt und wo sich diese Abnormalität
befindet.
In einer herkömmlichen Halbleiterspeichereinrichtung kann bei der
Verwendung einer redundanten Struktur die Reparatur eines defekten
Bits ausgeführt und die Produktionsausbeute der Halbleiterspeichereinrichtungen
verbessert werden. Bei der in Fig. 4 gezeigten Strukturen
wird die Dekodieroperation des normalen Zeilendekoders und des
normalen Spaltendekoders durch das Normalelement-Deaktivierungssignal
NED verhindert, das von Ersatzzeilendekoder und vom Ersatzspaltendekoder
erzeugt wird. Aus diesem Grund tritt das Problem auf, daß
der Zugriff nicht mit hoher Geschwindigkeit erfolgen kann. Unter Bezugnahme
auf die Zeichnungen wird diese Situation eingehender beschrieben.
Fig. 5 zeigt ein schematisches Diagramm der Struktur eines Einheitsdekoderschaltkreises,
der im normalen Spaltendekoder von Fig. 4 enthalten
ist. In Fig. 5 weist der Einheitsdekoderschaltkreis einen
Gatterschaltkreis G1 zum Empfangen einer vorbestimmten Bitkombination
der internen Spaltenadresse CA, *CA vom Spaltenadreßpuffer 4 an
seinen Wahr-Eingängen und zum Empfangen eines eine Normalelement-
Deaktivierungssignals NED an seinem Falsch-Eingang sowie einen Inverter
G2 zum Empfangen des Ausgangssignals des Gatterschaltkreises
G1 auf. Ein Spaltenauswahlsignal Y wird vom Inverterschaltkreis G2
erzeugt und an die Gates der I/O-Gattertransistoren TrI und Tr′I angelegt.
In Fig. 5 ist als Beispiel der Fall dargestellt, daß ein Paar von
Bitleitungen durch den Einheitsdekoderschaltkreis ausgewählt worden
ist. Es kann jedoch in ähnlicher Weise eine Mehrzahl von Bitleitungspaaren
ausgewählt werden und in diesem Fall wird ein Spaltenauswahlsignal
Y an die Gates der I/O-Gattertransistoren benachbarter
Bitleitungspaare angelegt.
Die interne Spaltenadresse CA, *CA weist eine Mehrzahl von Bits auf,
und der Gatterschaltkreis G1 empfängt eine vorbestimmte Kombination
von Bits in der internen Spaltenadresse der Mehrzahl von Bits. Der
Gatterschaltkreis G1 gibt ein Signal Y′ mit Pegel "L" aus, wenn eine
Kombination der gesetzten Bits der internen Spaltenadresse CA, *CA
mit einer vorbestimmten Kombination von Bits übereinstimmt und das
Normalelement-Deaktivierungssignal NED liegt auf dem "L"-Pegel. Nun
wird unter Bezugnahme auf die Fig. 6, die ein Signaldiagramm der
Operation darstellt, der Betrieb des Dekoderschaltkreises von Fig. 5
beschrieben.
Für den Fall der in Fig. 4 gezeigten Halbleiterspeichereinrichtung
werden gleichzeitig eine Spalten- und eine Zeilenadresse parallel
angelegt. Die Abtastsignalabstimmung der Zeilen- und Spaltenadresse
wird durch ein Chip-Auswahlsignal CS bestimmt. Steigt das (in Fig. 4
nicht dargestellte) Chip-Auswahlsignal CS auf "H" an, so wird eine
externe Spaltenadresse Add, die dem Spaltenadreßpuffer 4 zugeführt
worden ist, in das Innere der Einrichtung übertragen und dem Normalspaltendekoder
5a und dem Ersatzspaltendekoder 5b zugeführt.
Der Normalspaltendekoder 5a führt in Abhängigkeit von der internen
Spaltenadresse vom Spaltenadreßpuffer 4 eine Dekodieroperation aus.
Wird eine interne Spaltenadresse mit einer vorbestimmten Kombination
von Bits dem Gatterschaltkreis G1 zugeführt, so fällt das Ausgangssignal
Y′ des Gatterschaltkreises G1 auf "L" ab und entsprechend
steigt das Spaltenauswahlsignal Y vom Inverterschaltkreis G2 auf "H"
an.
Gleichzeitig wird im Ersatzspaltendekoder 5b eine Vergleichsoperation
zwischen einer Defektspaltenadresse vom Defektspalten-Programmschaltkreis
13 und der internen Spaltenadresse CA, *CA ausgeführt.
Wird im Ersatzspaltendekoder 5b eine Übereinstimmung festgestellt,
so wird ein Signal SYD zum Auswählen einer Ersatzspalte erzeugt und
gleichzeitig wird ein Normalelement-Deaktivierungssignal NED erzeugt.
Entsprechend gibt es nach dem Anstieg des Chip-Auswahlsignals CS auf
"H" eine bestimmte Zeitspanne T, in der im Ersatzspaltendekoder 5b
die Vergleichsoperation ausgeführt und die Dekodieroperation vervollständigt
wird, bevor das Normalelement-Deaktivierungssignal NED
auf "H" ansteigt.
In dieser Zeitspanne ist im Normalspaltendekoder 5a die Dekodieroperation
bereits ausgeführt worden, so daß das Spaltenauswahlsignal Y
auf "H" ansteigt und die defekte Spalte in dieser Zeitspanne mit dem
internen Datenübertragungs-Leitungspaar I/O, *I/O verbunden wird.
Steigt das Signal NED auf "H" an, so steigt der Ausgang des Gatterschaltkreises
G1 auf "H" an, das Spaltenauswahlsignal Y fällt auf
"L" und die Auswahl einer defekten Spalte wird verhindert. In dieser
Situation wird eine Auswahloperation einer redundanten Spalte ausgeführt,
so daß die redundante Spalte mit dem internen Datenübertragungs-
Leitungspaar I/O, *I/O verbunden werden kann.
Wie oben beschrieben worden ist, werden beim Auswählen einer defekten
Spalte Daten einer defekten Speicherzelle auf das interne Datenübertragungs-
Leitungspaar I/O, *I/O ausgelesen, da die defekte
Spalte während der Zeitspanne T mit dem internen Datenübertragungs-
Leitungspaar I/O, *I/O verbunden ist. Um dies zu vermeiden, ist es
erforderlich, die redundante Spalte mit dem Ein-/Ausgabeschaltkreis
7 zu verbinden, nachdem die Auswahl eines defekten Bits verhindert
und die Ersetzung durch eine redundante Spalte ohne Fehler ausgeführt
worden ist. Daher tritt das Problem auf, daß die Zugriffszeit
der Halbleiterspeichereinrichtung aufgrund dieser Zeitspanne T größer
wird.
Da dieses Signal NED jedem der Dekoderschaltkreise des Spaltendekoders
gemeinsam zugeführt wird, ist die Zeitspanne, in der das Signal
NED den Dekoderschaltkreis erreicht, der am weitesten vom Ersatzspaltendekoder
5b entfernt ist, am längsten. Da es notwendig ist,
die Zeitabstimmung zum Schreiben/Lesen von Daten unter Beachtung der
Zeitspanne einzustellen, in der das Signal NED den am weitesten entfernten
Dekoderschaltkreis erreicht, tritt das Problem auf, daß der
Zugriff auf die Halbleiterspeichereinrichtung weiter verzögert wird.
Diese Operation wird in ähnlicher Weise in der Zeilenauswahlschaltung
ausgeführt. Wird der Ersatzzeilendekoder 3b aktiviert und das
Ersatzzeilen-Auswahlsignal SXD erzeugt, so wird das Normalelement-
Deaktivierungssignal NED dem Normaldekoder 3a zugeführt und die Zeilenauswahloperation
verhindert. Es ist daher notwendig, die Auswahloperation
einer Bitleitung auszuführen, nachdem eine Zeitspanne verstrichen
ist, in der die defekte Zeile einmal in einen ausgewählten
Zustand gebracht worden ist. In ähnlicher Weise wird die Zeit, die
für die Zeilenauswahloperation notwendig ist, länger, wodurch die
Zugriffszeit ansteigt.
Ferner gibt es einen Fall, in dem die Struktur eines Normaldekoders,
wie in Fig. 7 gezeigt, anstelle der Struktur verwendet wird, bei der
der Dekoderschaltkreis unter Verwendung des Signals NED wie oben beschrieben
in den inaktiven Zustand gebracht wird.
Fig. 7 zeigt ein Diagramm eines anderen Aufbaus für einen Einheitsdekoderschaltkreis,
der in einem herkömmlichen normalen Spaltendekoder
enthalten ist. In Fig. 7 weist der Einheitsdekoderschaltkreis
einen Gatterschaltkreis G10 zum Dekodieren einer internen Spaltenadresse
CA, *CA und einen Spaltenauswahlsignal-Erzeugerschaltkreis
LA auf, der eine Funktion besitzt, um ein Bitleitungspaar in
jedem Fall in einen nicht-ausgewählten Zustand zu bringen, wenn das
Bitleitungspaar BL0, *BL0 eine defekte Spalte darstellt, und der
ferner das Ausgangssignal des Gatterschaltkreises G10 über ein Verbindungselement
LE empfängt und ein Spaltenauswahlsignal Y treibt.
Der Gatterschaltkreis G10 gibt ein Signal mit Pegel "L" aus, wenn
die internen Spaltenadressen CA, *CA eine Mehrzahl von Bits in einer
vorbestimmten Kombination enthält. Das Verbindungselement LE ist mit
einem Laser abschmelzbar und wird beispielsweise mit einem Laserstrahl
durchgebrannt, wenn eine vom Gatterschaltkreis G10 ausgewählte
Spalte (Bitleitungspaar BL10, *BL0) defekt ist, um den Ausgang
des Gatterschaltkreises G10 und das Bitleitungspaar BL0, *BL0 voneinander
zu trennen.
Der Spaltenauswahlsignal-Erzeugerschaltkreis LA weist einen p-Kanal
MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) TP1 und
einen n-Kanal MOS-Transistor TN1, die einen Inverter bilden, um das
Ausgangssignal des Gatterschaltkreises G10 zu invertieren, und P-Kanal
MOS-Transistoren TP2 und TP3 auf, die einen Verriegelungsschaltkreis
bilden, um die Ausgangssignalleitung des Spaltenauswahlsignal-
Erzeugerschaltkreis LA auf "L" zu initialisieren, wenn die Spannungsversorgung
eingeschaltet wird.
Der P-Kanal MOS-Transistor TP2 empfängt das Ausgangssignal des Inverters
(Transistoren TP1 und TN1) an seinem Gate. Der P-Kanal MOS-
Transistor TP3 empfängt am Gate ein Einschalterfassungssignal *POP,
das beim Einschalten der Spannungsversorgung für eine vorbestimmte
Zeitspanne auf "L" gebracht wird. Die Transistoren TP2 und TP3 sind
parallel zueinander geschaltet und weisen Leitungsanschlüsse, die
gemeinsam mit der Spannungsversorgung Vcc verbunden sind, und Leitungsanschlüsse,
die gemeinsam mit den Gates der Transistoren TP1
und TN1 verbunden sind, auf. Nun wird der Betrieb des in Fig. 7 gezeigten
Dekoderschaltkreises beschrieben.
Stellt das Bitleitungspaar BL0, *BL0 eine normale Spalte dar, so befindet
sich das Verbindungselement LE in einem leitenden Zustand.
Wird die Spannungsversorgung eingeschaltet, so wird das Signal *POP
für eine vorbestimmte Zeitspanne auf "L" gebracht. Als Reaktion auf
dies schaltet der Transistor TP3 durch und das Versorgungspotential
Vcc wird den Gates der Transistoren TP1 und TN1 zugeführt. Als Reaktion
auf das übertragene Versorgungspotential Vcc schaltet der Transistor
TN1 durch und das Spaltenauswahlsignal Y wird auf den Pegel
"L" des Massepotentials gesetzt. Selbst wenn das Signal *POP nach
dem Verstreichen der vorbestimmten Zeitspanne auf "H" ansteigt, befindet
sich das Spaltenauswahlsignal Y auf "L", so daß der Transistor
TP2 durchschaltet, wodurch der Transistor TN1 im Durchlaßzustand
und der Transistor TP1 in einem gesperrten Zustand gehalten
wird.
Wird der Gatterschaltkreis G10 durch die interne Spaltenadresse CA,
*CA ausgewählt, so gibt der Gatterschaltkreis ein Signal mit Pegel
"L" aus. Zu diesem Zeitpunkt wird der Transistor TP1 in den Durchlaßzustand
gebracht, der Transistor TN1 sperrt, das Spaltenauswahlsignal
Y steigt auf "H" und das Bitleitungspaar BL0, *BL0 wird über
die Transistoren Tr0, Tr0′ mit dem internen Datenübertragungs-Leitungspaar
I/O0, *I/O0 verbunden. Hierdurch wird die Auswahl einer
normalen Spalte vervollständigt. In diesem Fall ist die Stromtreibungsfähigkeit
des Transistors TP2 kleiner als diejenige des Gatterschaltkreises
G10, so daß die Ein-/Aus-Operation der Transistoren
TP1 und TN1 unabhängig vom Durchlaßzustand des Transistors TP2 in
Übereinstimmung mit dem Ausgangssignal des Gatterschaltkreises G10
ausgeführt wird. Steigt das Spaltenauswahlsignal Y auf "H" an, so
wird der Transistor TP2 in den gesperrten Zustand gebracht, so daß
das Spaltenauswahlsignal Y mit hoher Geschwindigkeit auf "H" angehoben
wird.
Stellt das Bitleitungspaar BL0, *BL0, mit dem der Dekoderschaltkreis
mit dem Gatterschaltkreis G10 verbunden ist, eine defekte Spalte
darstellt, so wird das Verbindungselement LA mit einem Laserstrahl
oder ähnlichem abgeschmolzen. Damit wird der Gatterschaltkreis G10
vom Bitleitungspaar BL0, *BL0 getrennt.
Wird die Spannungsversorgung eingeschaltet, so bewirkt der Transistor
TP3, daß der Transistor TN1 durchgeschaltet ist und daß das
Spaltenauswahlsignal Y auf "L" fällt. Der Transistor TP2 wird in Abhängigkeit
von diesem Pegel "L" des Spaltenauswahlsignals durchgeschaltet,
wodurch das Spaltenauswahlsignal Y stets auf "L" liegt.
Hierdurch wird die Auswahl einer defekten Spalte verhindert.
Für die oben beschriebene Struktur, die ein Verbindungselement verwendet,
ist es notwendig, für jeden Dekoderschaltkreis ein Verbindungselement
LE zu schaffen. Steigt die Kapazität einer Halbleiterspeichereinrichtung
an, so wird es erforderlich, eine Vielzahl von
Speicherzellen in einem beschränkten Bereich anzuordnen, so daß der
Abstand der Bitleitungen voneinander kleiner wird. Es ist notwendig,
einen Dekoderschaltkreis in Übereinstimmung mit diesem Bitleitungsabstand
zu bilden und ein Verbindungselement entsprechend diesem
kleinen Bitleitungsabstand zu lokalisieren.
Das Verbindungselement wird mit einem Laserstrahl durchgeschmolzen.
Für das Verbindungselement ist ein größerer Abstand notwendig als
für die Bitleitungen, um nachteilige Auswirkungen auf benachbarte
Signalleitungen (Kurzschluß der Signalleitung aufgrund des Auftreffens
geschmolzener Bruchstücke) zu vermeiden, die vom Bereich verursacht
werden, der beim Abschmelzen mit dem Laser weggeschleudert
wird. Wird der Bitleitungsabstand mit einem Anstieg der Kapazität
der Halbleiterspeichereinrichtung kleiner, so tritt entsprechend das
Problem auf, daß es schwierig wird, für jedes Bitleitungspaar ein
Verbindungselement zu schaffen.
Anstelle der Struktur von Fig. 4 für das Speicherzellenfeld wird
eine Anordnung verwendet, bei der das Speicherzellenfeld in einer
Massenhalbleiterspeichereinrichtung in eine Mehrzahl von Blöcke unterteilt
ist und für jeden Block eine Auswahloperation für die Zeile
und Spalte ausgeführt wird.
Fig. 8 zeigt ein schematisches Diagramm der Gesamtstruktur einer
weiteren herkömmlichen Halbleiterspeichereinrichtung. In Fig. 8
weist die Halbleiterspeichereinrichtung vier Teilspeicherzellenfeldblöcke
1a, 1b, 1c und 1d auf. Jeder der Speicherzellenfeldblöcke 1a
bis 1d weist eine Mehrzahl von Speicherzellen auf, die in Zeilen und
Spalten angeordnet sind.
Entsprechend jedem der Speicherzellenfeldblöcke 1a bis 1d sind Normalzeilendekoder
30a bis 30d, Ersatzzeilendekoder 31a bis 31d, Redundanzzeilen-
Speicherzellenfelder 10a bis 10d und Leseverstärker-
I/O-Blöcke 6a bis 6d gebildet. Jedem der Normalzeilendekoder 30a bis
30d und der Ersatzzeilendekoder 31a bis 31d wird eine interne Zeilenadresse
vom Zeilenadreßpuffer 2 parallel zugeführt. In jedem der
Speicherzellenfeldblöcke 1a bis 1d wird eine Zeile ausgewählt.
In den Speicherzellenfeldblöcken 1a bis 1d sind Redundanzspalten-
Speicherzellenfelder 11a bis 11d zum Reparieren einer defekten
Spalte gebildet.
Um eine Spalte aus jedem der Speicherzellenfeldblöcke 1a bis 1d auszuwählen
sind ein Spaltenadreßpuffer 4 zum Empfangen einer externen
Spaltenadresse und Erzeugen einer internen Spaltenadresse, ein Normalspaltendekoder
5a und ein Ersatzspaltendekoder 5b zum Dekodieren
der internen Spaltenadresse gebildet. Der Normalspaltenadreßdekoder
5a ist für die Speicherzellenfeldblöcke 1a bis 1d gemeinsam gebildet.
Ferner ist auch der Ersatzspaltendekoder 5b gemeinsam für jede
der Redundanzspalten 11a bis 11d geschaffen.
Ein Ein-/Ausgabeschaltkreis 7a ist zum selektiven Ausführen einer
Ein-/Ausgabe von Daten für die Speicherzellenfeldblöcke 1a und 1b
und ein Ein-/Ausgabeschaltkreis 7b zum selektiven Ausführen einer
Ein-/Ausgabe von Daten für die Speicherzellenfeldblöcke 1c und 1d
gebildet. Ein Ein-/Ausgabeschaltkreis 7c ist zur selektiven Ausführung
einer Ein-/Ausgabe von Daten mit den Ein-/Ausgabeschaltkreisen
7a und 7b geschaffen.
Die Auswahl einer Ein-/Ausgabespalte in den Ein-/
Ausgabeschaltkreisen 7a, 7b und 7c wird beispielsweise durch Dekodieren
einer Blockadresse ausgeführt, um einen Block auszuwählen,
wobei das höchstwertige Zeilenadreßbit und das höchstwertige Spaltenadreßbit
im Ein-/Ausgabeschaltkreis 7c als Blockadresse vorliegt.
In einer solchen Halbleiterspeichereinrichtung sind redundante Zeilenspeicherzellenfelder
10a bis 10d für die Speicherzellenfeldblöcke
1a bis 1d und entsprechend Ersatzzeilendekoder 31a bis 31d gebildet.
Entsprechend kann die Reparatur einer defekten Zeile unabhängig in
jedem der Speicherzellenfeldblöcke 1a bis 1d ausgeführt werden.
Obwohl die Redundanzspalten-Speicherzellenfelder 11a bis 11d jeweils
entsprechend den Speicherzellenfeldblöcken 1a bis 1d gebildet sind,
ist der Ersatzspaltendekoder 5b für die Redundanzspalten-Speicherzellenfelder
11a bis 11d gemeinsam geschaffen. Entsprechend wird die
Reparatur einer defekten Spalte gemeinsam für jeden Block ausgeführt.
Dies bedeutet, daß die Ersetzung durch eine redundante Spalte
in jedem Block unabhängig von der Existenz/Nicht-Existenz einer defekten
Spalte im Block ausgeführt wird. Wird beispielsweise eine redundante
Spalte im Redundanzspalten-Speicherzellenfeld 11a dazu benutzt,
die defekte Spalte im Speicherzellenfeldblock 1a zu reparieren,
so wird daher eine entsprechende Redundanzspalte auch in jedem
der Redundanzspalten-Speicherzellenfelder 11b bis 11d verwendet. Damit
tritt das Problem auf, daß die Blöcke die redundanten Spalten
nicht unabhängig verwenden können und die Reparatur der defekten
Spalte nicht effizient ausgeführt wird.
Aus der US 49 14 632
ist ein simultanes Aktivieren mehrerer Schaltkreise
durch eine Auswahleinrichtung und ein
Aktivieren desselben Schaltkreises auf zweifache
Weise bekannt, jedoch durch eine vorausgehende
Programmierung festgelegt und nicht vom
Eingangssignal abhängig. Insbesondere
ist eine Halbleitervorrichtung mit Redundanzschaltung
bekannt, bei der in Abhängigkeit von der Programmierung
einer Setzschaltung eine fehlerhafte Wortleitung durch eine Ersatzwortleitung
ersetzt werden kann. Dabei wird das Programmieren
der Setzschaltung fest durch Durchbrennen einer Sicherungseinrichtung
bewirkt.
Aus der US 48 49 938 ist ferner eine Halbleiterspeichervorrichtung
mit Ersatzspeicherzellen zum Ersetzen einer defekten Zeile bekannt.
Dafür ist eine Vergleicherschaltung vorgesehen, die eine
eingegebene Adresse mit der Adresse der defekten Speicherzelle
vergleicht. Dabei wird die defekte Speicherzellenadresse durch
selektives Durchbrennen von Sicherungselementen fest programmiert.
Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterschaltkreiseinrichtung
mit einer Anordnung von Schaltkreisen in aufeinanderfolgenden
Stufen zu schaffen, bei der ein Satz gleichzeitig
ausgewählter Schaltkreise einer nachfolgenden Stufe flexibel
bestimmt werden kann. Ferner ist ein Verfahren zum Auswählen von
Schaltkreisen der nachfolgenden Stufe zu schaffen.
Die Aufgabe wird durch die Halbleiterschaltkreiseinrichtung nach
dem Patentanspruch 1 sowie das Verfahren nach dem Patentanspruch
17 gelöst.
Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.
In Übereinstimmung mit diesem Aufbau ist es möglich, eine beliebige
Kombination von Schaltungen der nachfolgenden Stufe flexibel auszuwählen und
zu aktivieren.
Sind eine Programmschaltung zum Speichern einer defekten Adresse,
die eine defekte Schaltung der nachfolgenden Stufe angibt, und eine
zweite Auswahlschaltung zum weiteren Auswählen einer vorbestimmten
Zahl von Schaltungen nachfolgender Stufe aus der Mehrzahl von Schaltungen
nachfolgender Stufe, die von der Auswahlschaltung ausgewählt
worden sind, gebildet und wird die Auswahlkonfiguration der zweiten
Auswahlschaltung in Übereinstimmung mit einem Teil des Eingangssignals
und dem Vergleichsergebnis zwischen der defekten Adresse und
dem Eingangssignal bestimmt, so kann darüber hinaus die Reparatur
einer defekten Schaltung der nachfolgenden Stufe ohne die Bereitstellung
einer gesonderten Redundanzschaltung ausgeführt werden.
Es folgt die
Beschreibung von Ausführungsbeispielen anhand der Figuren. Von
den Figuren zeigt
Fig. 1: ein schematisches Diagramm der Gesamtstruktur einer
herkömmlichen Halbleiterspeichereinrichtung;
Fig. 2: ein Diagramm, das besonders den Aufbau des in Fig. 1
gezeigten Speicherzellenfelds darstellt;
Fig. 3: ein Diagramm, das ein Beispiel für den Aufbau
einer Spaltenauswahlschaltung in der Halbleiterspeichereinrichtung
von Fig. 1 darstellt;
Fig. 4: ein Diagramm, das ein weiteres Beispiel der Struktur einer
herkömmlichen Halbleiterspeichereinrichtung darstellt;
Fig. 5: ein Diagramm, das ein Beispiel für die Struktur eines
Dekoderschaltkreises darstellt, der in einem
Spaltendekoder der Halbleiterspeichereinrichtung von
Fig. 4 enthalten ist;
Fig. 6: ein Signaldiagramm, das den Betrieb des Einheitsspaltendekoderschaltkreises
von Fig. 5 darstellt;
Fig. 7: ein Diagramm eines weiteren Beispiels der Struktur des
Ausgangsbereichs eines Einheitsspaltendekoderschaltkreises
in einer herkömmlichen
Halbleiterspeichereinrichtung;
Fig. 8: ein Diagramm eines weiteren Beispiels für den Aufbau einer
herkömmlichen Halbleiterspeichereinrichtung;
Fig. 9: ein Diagramm des Gesamtaufbaus einer Halbleiterspeichereinrichtung
in Übereinstimmung mit einer ersten
Ausführungsform der Erfindung;
Fig. 10: ein Diagramm, das besonders die Struktur einer Spaltenauswahlschaltung
der Halbleiterspeichereinrichtung von
Fig. 9 darstellt;
Fig. 11: ein Diagramm, das ein modifiziertes Beispiel der
Spaltenauswahlschaltung von Fig. 10 darstellt;
Fig. 12: ein Diagramm, das ein weiteres modifiziertes Beispiel der
Spaltenauswahlschaltung von Fig. 10 darstellt;
Fig. 13: ein Diagramm eines weiteren Beispiels für die Struktur des
zweiten Spaltendekoders von Fig. 9;
Fig. 14: ein Diagramm, das in Form einer Tabelle die Beziehungen
zwischen den Ein-/Ausgangssignalen im Dekoderschaltkreis
von Fig. 13 darstellt;
Fig. 15: ein Diagramm eines Beispiels für die Struktur eines ersten
Spaltendekoderschaltkreises (Vordekoderschaltkreis), der
in Kombination mit dem Dekoderschaltkreis von Fig. 13
verwendet wird;
Fig. 16: ein Diagramm, das in Form einer Tabelle die Beziehungen
zwischen den Eingangsadressen und den ersten
vordekodierten Signalen im Vordekoderschaltkreis der
Fig. 15 darstellt;
Fig. 17: ein Diagramm, das in Form einer Tabelle die Beziehungen
zwischen den Ein-/Ausgangssignalen im Vordekoderschaltkreis
von Fig. 15 darstellt;
Fig. 18: ein Diagramm, das schematisch die Strukturen der
Spaltenauswahlschaltung und der Speicherzellenblöcke in
einer weiteren Ausführungsform der Halbleiterspeichereinrichtung
von Fig. 9 darstellt;
Fig. 19; ein Diagramm, das besonders die Struktur der Zeilenauswahlschaltung
in einer Halbleiterspeichereinrichtung in
Übereinstimmung mit einer zweiten Ausführungsform
darstellt;
Fig. 20: ein Diagramm eines weiteren Beispiels für die Struktur
einer Halbleiterschaltkreiseinrichtung in Übereinstimmung
mit der zweiten Ausführungsform;
Fig. 21: ein Diagramm eines Beispiels für die Gesamtstruktur einer
Halbleiterspeichereinrichtung in Übereinstimmung mit einer
dritten Ausführungsform;
Fig. 22: ein Diagramm, das schematisch die Struktur einer
Spaltenauswahlschaltung in der Halbleiterspeichereinrichtung
von Fig. 16 zeigt;
Fig. 23: ein Diagramm, das ein Beispiel für die Struktur des
Ein-/Ausgabeauswahl-Steuerschaltkreises von Fig. 17 zeigt;
Fig. 24: ein Diagramm, das ein Beispiel für die Struktur des
Adressenvergleichsschaltkreises von Fig. 17 zeigt;
Fig. 25: ein Diagramm, das ein Beispiel für den Aufbau des
Defektspaltenadreß-Programmschaltkreises von Fig. 17
zeigt;
Fig. 26: ein Diagramm, das schematisch die Struktur einer
Spaltenauswahlschaltung in einer weiteren Ausführungsform
der Halbleiterspeichereinrichtung in Übereinstimmung mit
der dritten Ausführungsform zeigt;
Fig. 27: ein Diagramm, das schematisch die Struktur eines
Ein-/Ausgabesteuerschaltkreisblocks zeigt, der auf die in
Fig. 26 dargestellte Spaltenauswahlschaltung angewandt
wird;
Fig. 28: ein Diagramm eines Beispiels für die Struktur der
Eingangsstufe des Adressenkonvertierungsschaltkreises von
Fig. 27;
Fig. 29: ein Diagramm, das in Form einer Tabelle die Beziehungen
zwischen den Ein-/Ausgangssignalen im Schaltkreis von
Fig. 28 zeigt;
Fig. 30: ein Diagramm, das ein Beispiel für die Struktur der
Ausgangsstufe im Adressenkonvertierungsschaltkreis von
Fig. 27 zeigt;
Fig. 31A: ein Diagramm eines Beispiels für die Struktur des
Ein-/Ausgangsauswahlschaltkreises von Fig. 27;
Fig. 31B: ein Diagramm eines Beispiels für die Struktur des
Ein-/Ausgangsauswahlschaltkreises von Fig. 27;
Fig. 31C: ein Diagramm eines Beispiels für die Struktur des
Ein-/Ausgangsauswahlschaltkreises von Fig. 27;
Fig. 32 ein Diagramm eines weiteren Beispiels für die Strukturen
des Adressenvergleichsschaltkreises und des
Defektadressen-Programmschaltkreises von Fig. 27;
Fig. 33: ein Diagramm eines Beispiels einer weiteren Struktur der
Eingangsstufe im Adressenkonvertierungsschaltkreis von
Fig. 27;
Fig. 34: ein Diagramm, das in Form einer Tabelle die Beziehungen
zwischen den Ein-/Ausgangssignalen im Schaltkreis von
Fig. 33 zeigt;
Fig. 35: ein Diagramm, das die Struktur der Ausgangsstufe eines
Adressenkonvertierungsschaltkreises zeigt, der in
Kombination mit dem Schaltkreis von Fig. 33 benutzt wird;
Fig. 36A: ein Diagramm der Struktur eines Ein-/Ausgangsauswahlschaltkreises,
der in Kombination mit den
Schaltkreisen der Fig. 31A bis 33 verwendet wird;
Fig. 36B: ein Diagramm der Struktur eines Ein-Ausgangsauswahlschaltkreises,
der in Kombination mit den
Schaltkreisen der Fig. 31A bis 33 verwendet wird;
Fig. 36C: ein Diagramm der Struktur eines Ein-Ausgangsauswahlschaltkreises,
der in Kombination mit den
Schaltkreisen der Fig. 31A bis 33 verwendet wird;
Fig. 37: ein Diagramm einer weiteren Ausführungsform für den Aufbau
des Adressenvergleichsbereichs im Ein-/Ausgangsauswahl-
Steuerschaltkreisblocks der Fig. 27;
Fig. 38A und 38B: Diagramm einer weiteren Struktur für den
Adressenkonvertierungsschaltkreis von Fig. 27;
Fig. 39: ein Diagramm, das in Form einer Tabelle die Beziehungen
zwischen den Ein-/Ausgangssignalen im Adressenkonvertierungsschaltkreis
der Fig. 38 darstellt;
Fig. 40: ein Diagramm, das die Struktur eines Ein-/Ausgangsauswahlschaltkreises
zeigt, der in Kombination mit dem
Adressenkonvertierungsschaltkreis von Fig. 38 verwendet
wird;
Fig. 41: ein Diagramm der Struktur einer Spaltenauswahlschaltung in
einer Halbleiterspeichereinrichtung in Übereinstimmung mit
einer vierten Ausführungsform;
Fig. 42: ein Diagramm eines weiteren modifizierten Beispiels für
die Halbleiterspeichereinrichtung von Fig. 41;
Fig. 43: ein Diagramm eines weiteren modifizierten Beispiels für
die Halbleiterspeichereinrichtung von Fig. 42;
Fig. 44: ein Diagramm, das ein Beispiel für den Aufbau einer
Zeilenauswahlschaltung in der Halbleiterspeichereinrichtung
von Fig. 43 zeigt; und
Fig. 45: ein Diagramm eines Beispiels für den Aufbau einer
Halbleiterschaltkreiseinrichtung in Übereinstimmung mit
einer fünften Ausführungsform.
Fig. 9 zeigt ein Diagramm der Gesamtstruktur einer Halbleiterspeichereinrichtung,
auf die die vorliegende Erfindung angewandt wird.
Die in Fig. 9 gezeigte Halbleiterspeichereinrichtung kann jede Art
von Halbleiterspeichereinrichtung darstellen, solange sie einen Aufbau
aufweist, bei dem die Speicherzellen in einer Matrix aus Zeilen
und Spalten angeordnet sind.
In Fig. 9 weist die Halbleiterspeichereinrichtung zusätzlich zum
Zeilenadreßpuffer 2, dem Zeilendekoder 3, dem Spaltenadreßpuffer 4,
dem Leseverstärker-I/O-Block 6 und dem Ein-/Ausgabeschaltkreis 7
einem ersten Spaltendekoder 15 und einen zweiten Spaltendekoder 16
auf.
Der erste Spaltendekoder 15 empfängt eine interne Spaltenadresse CA
(und *CA) vom Spaltenadreßpuffer 4 und erzeugt ein erstes Spaltenauswahlsignal
zum Auswählen einer Spalte in einem Speicherzellenfeld
1.
Der zweite Spaltendekoder 16 wählt aus dem Speicherzellenfeld 1 in
Abhängigkeit vom ersten Spaltenauswahlsignal vom ersten Spaltendekoder
15 gleichzeitig eine Mehrzahl von entsprechenden Spalten aus.
Der zweite Spaltendekoder 16 besitzt eine Funktion, dieselbe Spalte
aus dem Speicherzellenfeld 1 in Abhängigkeit von verschiedenen ersten
Spaltenauswahlsignalen vom ersten Spaltendekoder 15 auszuwählen.
In Übereinstimmung mit einer externen Spaltenadresse
(Spaltenadresse) kann mit dieser Funktion des zweiten Spaltendekoders
16 eine beliebige Kombination von Spalten aus dem Speicherzellenfeld
1 ausgewählt werden.
Fig. 10 zeigt ein Diagramm der Strukturen des ersten Spaltendekoders,
des zweiten Spaltendekoders und des Leseverstärker-I/O-Blocks
von Fig. 9. In Fig. 10 ist der Leseverstärkerabschnitt weggelassen.
In Fig. 10 weist der erste Spaltendekoder 15 Dekoderschaltkreise 19-0
bis 19-n auf, die jeweils eine vorbestimmte Kombination von Bits
eines internen Spaltenadreßsignals empfangen. Die Dekoderschaltkreise
19-0 bis 19-n weisen jeweils einen NAND-Schaltkreis auf, wobei
jeder in den ausgewählten Zustand gebracht wird und ein Signal
mit Pegel "L" ausgibt, wenn eine vorbestimmte Bitkombination interner
Adreßsignale zugeführt wird.
Der zweite Spaltendekoder 16 weist NAND-Schaltkreise 20-0 bis 20-n+1
auf, die entsprechend den Bitleitungspaaren BL0, *BL0 bis BLn+1,
*BLn+1 gebildet sind. Der NAND-Schaltkreis 20-0 empfängt an einem
Eingang eine Versorgungsspannung Vcc und am anderen Eingang das Ausgangssignal
des Dekoderschaltkreises 19-0. Der NAND-Schaltkreis 20-
n+1 empfängt an einem Eingang das Ausgangssignal des Dekoderschaltkreises
19-n und am anderen Eingang die Versorgungsspannung Vcc.
Die restlichen NAND-Schaltkreise 20-1 bis 20-n empfangen jeweils die
Ausgangssignale zweier benachbarter Dekoderschaltkreise. Dies bedeutet,
daß der NAND-Schaltkreis 20-i (i=1 bis n) die Ausgangssignale
der Dekoderschaltkreise 19-i-1 und 19-i empfängt. Die im zweiten
Spaltendekoder 16 enthaltenen NAND-Schaltkreise 20-0 bis 20-n+1 wählen
jeweils entsprechende Bitleitungspaare aus und verbinden diese
mit den internen Datenübertragungs-Leitungspaaren I/O0, *I/O0, I/O1,
*I/O1. Die Bitleitungspaare mit gerader Nummer (beispielsweise BL0,
*BL0, BL2, *BL2) sind mit den internen Datenübertragungs-Leitungspaaren
I/O0, *I/O0 und die Bitleitungspaare mit ungerader Nummer
(beispielsweise die Bitleitungspaare BL1, *BL1, BL3, *BL3) sind mit
den internen Datenübertragungs-Leitungspaaren I/O1, *I/O1 verbunden.
Bei der oben angeführten Struktur erzeugt jeder der NAND-Schaltkreise
20-1 bis 20-n ein zweites Spaltenauswahlsignal, wenn einer
der entsprechenden Dekoderschaltkreise in den ausgewählten Zustand
gebracht wird. Beispielsweise erzeugt der NAND-Schaltkreis 20-1 ein
zweites Spaltenauswahlsignal, durch das das Bitleitungspaar BL1,
*BL1 in den ausgewählten Zustand gebracht wird, wenn der Dekoderschaltkreis
19-0 oder der Dekoderschaltkreis 19-1 in den ausgewählten
Zustand gebracht worden ist.
Die NAND-Schaltkreise 20-0 und 20-n+1 erzeugen ein zweites Spaltenauswahlsignal,
das die Bitleitungspaare BL0, *BL0 und BLn+1, *BLn+1
nur dann in den ausgewählten Zustand bringt, wenn die Dekoderschaltkreise
19-0 bzw. 19-n in den ausgewählten Zustand gebracht worden
sind.
Im zweiten Spaltendekoder 16 können die NAND-Schaltkreise 20-1 bis
20-n mit Ausnahme der NAND-Schaltkreise 20-0 und 20-n+1 an beiden
Enden jeweils durch zwei Dekoderschaltkreise ausgewählt werden. Ensprechend
kann auf Daten einer beliebigen Kombination zweier benachbarter
Spalten durch eine externe Spaltenadresse zugegriffen werden.
Nun wird der Betrieb der in Fig. 10 gezeigten Spaltenauswahlschaltung
beschrieben.
Es sei angenommen, daß der Dekoderschaltkreis 19-0 durch eine externe
Spaltenadresse ausgewählt worden ist. Zu diesem Zeitpunkt erreicht
nur das Ausgangssignal des Dekoderschaltkreises 19-0 den Pegel
"L" und die Ausgangssignale der restlichen Dekoderschaltkreise
19-1 bis 19-n liegen alle auf "H". In diesem Fall werden die NAND-
Schaltkreise 20-0 und 20-1 in den ausgewählten Zustand gebracht und
das zweite Spaltenauswahlsignal mit Pegel "H" wird dem Gate der I/O-
Gattertransistoren Tr1 bis Tr4 zugeführt. Das Bitleitungspaar BL0,
*BL0 ist mit dem internen Datenübertragungs-Leitungspaar I/O0, *I/O0
und das Bitleitungspaar BL1, *BL1 mit dem internen Datenübertragungs-
Leitungspaar I/O1, *I/O1 verbunden.
Die Operation zum Auswählen einer Zeile wird auf eine Weise ausgeführt,
die ähnlich dem herkömmlichen Fall ist. Speicherzellen mit
zwei Bit an den Kreuzungen der ausgewählten Zeile mit den ausgewählten
Bitleitungspaaren BL0, *BL0 und BL1, *BL1 ausgewählt und
mit dem Ein-/Ausgabeschaltkreis 7 verbunden.
Es sei angenommen, daß der Dekoderschaltkreis 19-1 in Abhängigkeit
von der Spaltenadresse ausgewählt worden ist. Zu diesem Zeitpunkt
erreicht der Ausgang des Dekoderschaltkreises 19-1 nur den Pegel
"L". Entsprechend steigen die Ausgangssignale der NAND-Schaltkreise
20-1 und 20-2 auf "H" an und die Bitleitungspaare BL1, *BL1 und BL2,
*BL2 werden mit den internen Datenübertragungs-Leitungspaaren I/O1,
*I/O1 bzw. I/O0 und *I/O0 verbunden.
Eine im zweiten Spaltendekoder 16 gleichzeitig ausgewählte Kombination
von NAND-Schaltkreisen kann in Übereinstimmung mit einer externen
Spaltenadresse geändert und entsprechend kann eine Kombination
ausgewählter Bitleitungspaare verändert werden. Wird eine Spaltenadresse
in Übereinstimmung mit dem Inhalt des ausgeführten Prozesses
korrekt zugeführt, so können daher beliebige benachbarte
Speicherzellen mit zwei Bit gleichzeitig ausgewählt werden.
Fig. 11 zeigt ein Diagramm eines modifizierten Beispiels der Spaltenauswahlschaltung
von Fig. 10. In Fig. 11 weist der erste Spaltendekoder
15 ferner einen zusätzlichen Dekoderschaltkreis 19-n+1 auf.
Die Zahl der Dekoderschaltkreise und die Zahl der Bitleitungspaare
im ersten Spaltendekoder wird daher gleich.
Obwohl der zweite Spaltendekoder 16 eine Struktur aufweist, die der
in Fig. 10 gezeigten ähnlich ist, unterscheidet er sich dahingehend,
daß die NAND-Schaltkreise 20-0 und 20-n+1 statt der Versorgungsspannung
Vcc das Ausgangssignal des Dekoderschaltkreises 19-n+1 an jeweils
einem Eingang empfangen. Entsprechend erzeugt der NAND-Schaltkreis
20-0 ein Signal, durch das das Bitleitungspaar BL0, *BL0 auswählt,
wenn der Dekoderschaltkreis 19-0 oder der Dekoderschaltkreis
19-n+1 in den ausgewählten Zustand gebracht wird.
Der NAND-Schaltkreis 20-n+1 erzeugt ein Signal, durch das das Bitleitungspaar
BLn+1, *BLn+1 auswählt, wenn der Dekoderschaltkreis 19-
n oder Dekoderschaltkreis 19-n+1 in den ausgewählten Zustand gebracht
worden ist.
Bei der in Fig. 11 gezeigten Struktur können zwei benachbarte Paare
von Bitleitungen schleifenförmig ausgewählt werden. Beim Aufbau von
Fig. 10 wird das Bitleitungspaar BL0, *BL0 nur in simultaner Kombination
mit dem Bitleitungspaar BL1, *BL1 ausgewählt. In ähnlicher
Weise wird das Bitleitungspaar BLn+1, *BLn+1 nur gleichzeitig mit
dem Bitleitungspaar BLn, *BLn ausgewählt. Bei der in Fig. 11 dargestellten
Struktur kann das Bitleitungspaar BL0, *BL0 gleichzeitig
mit dem Bitleitungspaar BL1, *BL1 oder dem Bitleitungspaar BLn+1,
*BLn+1 ausgewählt werden. In ähnlicher Weise kann das Bitleitungspaar
BLn+1, *BLn+1 gleichzeitig mit dem Bitleitungspaar BLn, *BLn
oder dem Bitleitungspaar BL0, *BL0 ausgewählt werden. Dies bedeutet,
daß zwei beliebig benachbarte Bitleitungspaare oder zwei beliebige
benachbarte Bitleitungspaare in der Form einer geschlossenen
Schleife ausgewählt werden können.
Fig. 12 zeigt ein Diagramm eines weiteren modifizierten Beispiels
der Spaltenauswahlschaltung von Fig. 10. In Fig. 12 weist der erste
Spaltendekoder 15 ähnlich wie die Struktur von Fig. 11 NAND-Dekoderschaltkreise
19-0 bis 19-n+1 auf. Der zweite Spaltendekoder 16′
weist 3-Eingangs-NAND-Schaltkreise 21-0 bis 21-n+1 auf. Jeder der
NAND-Schaltkreise 21-0 bis 21-n+1 empfängt die Ausgangssignale von
drei benachbarten Dekoderschaltkreisen oder drei in Form einer geschlossenen
Schleife benachbarten Dekoderschaltkreisen. Beispielsweise
empfängt der NAND-Schaltkreis 21-0 die Ausgangssignale der Dekoderschaltkreise
19-0, 19-1 und 19-n+1 und der NAND-Schaltkreis 21-
n+1 die Ausgangssignale der Dekoderschaltkreise 19-n, 19-n+1 und 19-0.
Die restlichen NAND-Schaltkreise 21-i (i=1 bis n) empfangen die
Ausgangssignale der Dekoderschaltkreise 19-i-1, 19-i und 19-i+1.
Jeder der NAND-Schaltkreise 21-0 bis 21-n+1 ist jeweils entsprechend
den Bitleitungspaaren BL0, *BL0 bis BLn+1, *BLn+1 gebildet. Wird der
NAND-Schaltkreis 21-j (j=0 bis n+1) ausgewählt, so wird entsprechend
das Bitleitungspaar BLj, *BLj ausgewählt.
Wird bei der in Fig. 12 dargestellten Struktur ein Dekoderschaltkreis
ausgewählt, so werden gleichzeitig drei Bitleitungspaare ausgewählt
und die drei gewählten Bitleitungspaare mit drei Paaren interner
Datenübertragungsleitungen I/O0, *I/O0, I/O1, *I/O1 und I/O2,
*I/O2 verbunden. Das Bitleitungspaar BL3k, *BL3k ist mit dem internen
Datenübertragungs-Leitungspaar I/O0, *I/O0, das Bitleitungspaar
BL3k+1, *BL3k+1 mit dem internen Datenübertragungs-Leitungspaar
I/O1, *I/O1 und das Bitleitungspaar BL3k+2, *BL3k+2 mit dem internen
Datenübertragungs-Leitungspaar I/O2, *I/O2 verbunden, wobei k eine
beliebige ganze Zahl ist.
Wird bei der in Fig. 12 dargestellten Struktur ein Dekoderschaltkreis
ausgewählt, so werden gleichzeitig drei Paare von Bitleitungen
gewählt und dasselbe Bitleitungspaar wird in Abhängigkeit von verschiedenen
externen Spaltenadressen in zweifacher Weise ausgewählt,
so daß beliebige benachbarte Speicherzellen mit drei Bit oder beliebige
Speicherzellen mit drei Bit einer Schleife gleichzeitig ausgewählt
werden können.
Die interne Spaltenadresse CA (und *CA) wird vom NAND-Dekoderschaltkreis
dekodiert und eine Mehrzahl von Spalten wird vom Ausgangssignal
dieses Dekoderschaltkreises in der oben beschriebenen Struktur
gleichzeitig ausgewählt. Jeder der Dekoderschaltkreise empfängt eine
interne Spaltenadresse CA (und *CA), die eine vorbestimmte Kombination
von Bits enthält. In Massenhalbleiterspeichereinrichtungen wird
in erheblichem Maße ein Adressenvordekodiersystem verwendet, um die
von einem Dekoder belegte Fläche zu vermindern und die Dekodieroperation
zu beschleunigen. Unter Verwendung eines solchen Vordekodiersystems
kann eine beliebige Kombination einer Mehrzahl von Bitleitungspaaren
gleichzeitig ausgewählt werden.
Die Fig. 13 zeigt ein Diagramm einer Spaltenauswahlschaltung in einer
Halbleiterspeichereinrichtung in Übereinstimmung mit einem
dritten Aspekt der Erfindung. Obwohl die Struktur des in Fig. 13 als
Beispiel gezeigten Dekoders 16 Spalten (16 Paare von Bitleitungen)
aufweist, kann die Struktur dieses Dekoders auf einfache Weise erweitert
werden.
Der zweite Spaltendekoder 16 weist UND-Schaltkreise ANA0 bis ANA15
auf, an die eine vorbestimmte Kombination vordekodierter Signale angelegt
wird. Spaltenauswahlsignale (Auswahlsignale) SP0 bis SP15
werden von den UND-Schaltkreisen ANA0 bis ANA15 erzeugt. Die vordekodierten
Signale P0 bis P3 und Q0 bis Q3 werden durch Vordekodieren
einer Mehrzahl benachbarter Bits eines Adreßsignals erzeugt. Im folgenden
wird nun die besondere Struktur des ersten Spaltendekoders
(Vordekoders) 15 zum Erzeugen dieser vordekodierten Signale P0 bis P3
und Q0 bis Q3 im Detail beschrieben. Die UND-Schaltkreise ANA0 bis
ANA15 bewirken einen Anstieg der entsprechenden Auswahlsignale auf
den Pegel "H" des aktiven Zustands, wenn die vordekodierten und an
ihre beiden Eingänge angelegten Signale beide den Pegel "H" erreichen.
Die UND-Schaltkreise ANA0 bis ANA15 sind in vier Gruppen unterteilt.
Diese Gruppen werden durch das vordekodierte Signal der vier Bits Q0
bis Q3 angegeben. Wird das vordekodierte Signalbit Q0 in den aktiven
Zustand gebracht, so sind die UND-Schaltkreise ANA0 bis ANA3 einer
ersten Gruppe bestimmt. Wird das vordekodierte Signalbit Q1 in den
aktiven Zustand gebracht, so sind die UND-Schaltkreise ANA4 bis ANA7
einer zweiten Gruppe, wird das vordekodierte Signalbit Q2 in den aktiven
Zustand gebracht, so sind die UND-Schaltkreise ANA8 bis ANA11
und wird das vordekodierte Signalbit Q3 in den aktiven Zustand gebracht,
so sind die UND-Schaltkreise ANA12 bis ANA15 bestimmt.
Den UND-Schaltkreisen ANA0 bis ANA15 sind Elementnummern zugeordnet,
die die Position in den jeweiligen Gruppen angeben. Diese Elementnummern
sind bezüglich der Grenzlinien der Gruppen spiegelverkehrt
angegeben. Dies bedeutet, daß die Elementnummern in einer Gruppe in
aufsteigender Reihenfolge und in der benachbarten Gruppe in absteigender
Reihenfolge angegeben, wobei diese Ordnung für alle Gruppen
zyklisch wiederholt wird. Diese Elementnummern werden durch das vordekodierte
Signal P0 bis P3 angegeben. Jedes Bit des vordekodierten
Signals P0 bis P3 bestimmt eine der Gruppen, d. h. insgesamt vier
UND-Schaltkreise. Es sei nun angenommen, daß die Elementnummern der
UND-Schaltkreise ANA0 bis ANA3 gleich 0, 1, 2, 3 und die Elementnummern
der UND-Schaltkreise ANA4 bis ANA7 gleich 3, 2, 1, 0 sind. Die
Änderung dieser Elementnummern wird auch in den UND-Schaltkreisen
ANA8 bis ANA15 wiederholt, so daß die UND-Schaltkreise ANA8 bis ANA11
die Elementnummern 0 bis 3 und die UND-Schaltkreise ANA12 bis
ANA15 die Elementnummern 3 bis 0 aufweisen. Das vordekodierte Signalbit
P0 bestimmt UND-Schaltkreise mit der Elementnummer 0. Das
vordekodierte Signalbit P1 bestimmt die UND-Schaltkreise mit der
Elementnummer 1, das vordekodierte Signalbit P2 die UND-Schaltkreise
mit der Elementnummer 2 und das vordekodierte Signalbit P3 die UND-
Schaltkreise mit der Elementnummer 3.
Die Zahl der Bits, die in den vordekodierten Signalbits P0 bis P3
und Q0 bis Q3 in den aktiven Zustand gebracht werden, ist konstant,
so daß stets nur diejenigen zwei UND-Schaltkreise, die zueinander
benachbart sind, in den ausgewählten Zustand versetzt werden. Werden
zwei im vordekodierten Signal P0 bis P3 benachbarte Bits gleichzeitig
in den aktiven Zustand gebracht, so wird nur ein Bit im vordekodierten
Signal Q0 bis Q3 in den aktiven Zustand gebracht. Wird im
vordekodierten Signal P0 bis P3 nur ein Bit in den aktiven Zustand
gebracht, so werden im vordekodierten Signal Q0 bis Q3 zwei benachbarte
Bits in einen aktiven Zustand versetzt. Wird beispielsweise
das vordekodierte Signalbit Q0 in den aktiven Zustand "H" versetzt
und erreichen die vordekodierten Signalbits P0 und P1 den Pegel "H"
des aktiven Zustands, so werden die UND-Schaltkreise ANA0 und ANA1
mit den Elementnummern 0 und 1 der Gruppe 0 ausgewählt und die Auswahlsignale
SP0 und SP1 erreichen den Pegel "H" des aktiven Zustands.
Damit werden zwei benachbarte Spalten gleichzeitig ausgewählt.
Werden die vordekodierten Signalbits Q0 bis Q3 zum Angeben
einer Gruppennummer und die vordekodierten Signalbits P0 bis P3 zum
Angeben einer Elementnummer geeignet und selektiv in den aktiven Zustand
gebracht, so kann daher eine beliebige Kombination von zwei
benachbarten UND-Schaltkreisen gleichzeitig in den ausgewählten Zustand
gebracht und eine beliebige Kombination von zwei benachbarten
Paaren von Bitleitungen ausgewählt werden. Fig. 14 zeigt anhand einer
Tabelle die Entsprechung der aktiven Zustände dieser vordekodierten
Signalbits P0 bis P3 und Q0 bis Q3 und der Auswahlsignale
SP0 bis SP15, die hierzu gehörig erzeugt werden.
Wie aus Fig. 14 ersichtlich ist, ist die Zahl der Bits in den vordekodierten
Signalen P0 bis P3 und Q0 bis Q3, die in jedem Fall in den
aktiven Zustand gebracht werden, gleich drei und es werden in einer
Gruppe benachbarte Bits in den aktiven Zustand versetzt. Mit der
Kombination der Bits im aktiven Zustand werden von den entsprechenden
UND-Schaltkreisen Auswahlsignale zum Auswählen einer beliebigen
Kombination von zueinander benachbarten Spalten erzeugt. Die Struktur,
in der die Auswahlsignale zur Spaltenauswahl unter Verwendung
eines solchen vordekodierten Signals erzeugt werden, stimmt hinsichtlich
der Größe des Schaltkreises und der Fläche des Layouts im
wesentlichen mit der in einem herkömmlichen Dekoder, der ein Vordekodiersystem
verwendet, überein. Es sind jedoch das Verfahren zur
Erzeugung der vordekodierten Signale P0 bis P3 und Q0 bis Q3 und die
Reihenfolge der Verbindung der vordekodierten Signale mit dem jeweiligen
UND-Schaltkreis verschieden. Entsprechend kann eine beliebige
Kombination von zwei benachbarten Spalten mit einer extrem vereinfachten
Schaltkreisstruktur ausgewählt werden, ohne die vom Dekoder
belegte Fläche zu vergrößern.
Fig. 15 zeigt ein Diagramm eines Beispiels für die Schaltkreisstruktur
eines ersten Spaltendekoders 15 (im weiteren als Vordekoder bezeichnet)
zum Erzeugen eines vordekodierten Signals mit einer Mehrzahl
von Bits P0 bis P3 und Q0 bis Q3. In Fig. 15 empfängt der Vordekoder
15 eine Spaltenadresse mit vier Bit A0 bis A3 (insgesamt
acht Bit, wenn deren komplementäre interne Adresse *A0 bis *A3 hinzugerechnet
wird), um eine der 16 Spalten zu bestimmen. Diese Adreßbits
A0 bis A3 sind zueinander benachbarte Adreßbits.
In Fig. 15 weist der erste Spaltendekoder 15 (Vordekoder) UND-
Schaltkreise AG0 bis AG3 zum Erzeugen eines ersten vordekodierten
Signals mit vier Bit FP0 bis FP3 aus den Adreßsignalbits A0, *A0 und
A1, *A1 sowie UND-Schaltkreise AG4 bis AG7 zum Erzeugen eines ersten
vordekodierten Signals mit vier Bit FQ0 bis FQ3 aus den Adreßsignalbits
A2, *A2 und A3, *A3 auf. Diese ersten vordekodierten Signale
FP0 bis FP3 und FQ0 bis FQ3 entsprechen den vordekodierten Signalen
in einem Vordekoder, der in einer herkömmlichen Halbleiterspeichereinrichtung
verwendet wird. Der UND-Schaltkreis AG0 empfängt die
Bits *A1 und *A0, der UND-Schaltkreis AG1 die Adreßbits *A1 und A0,
der UND-Schaltkreis AG2 die Adreßbits A1 und *A0, der UND-Schaltkreis
AG3 die Adreßbits A0 und A1, der UND-Schaltkreis AG4 die
Adreßbits *A2 und *A3, der UND-Schaltkreis AG5 die Adreßbits *A2 und
A3, der UND-Schaltkreis AG6 die Adreßbits A2 und *A3 und der UND-Schaltkreis
AG7 die Adreßbits A2 und A3.
Aus den ersten vordekodierten Signalbits FP0 bis FP3 und FQ0 bis FQ3
werden die vordekodierten Signalbits
P0 bis P3 und Q0 bis Q3 erzeugt.
Das erste vordekodierte Signalbit FP0 wird dem Inverterschaltkreis
I0 und dem NAND-Schaltkreis NG3 sowie dem NAND-Schaltkreis NG14, das
erste vordekodierte Signalbit FP1 dem NAND-Schaltkreis NG0, dem Inverterschaltkreis
I1 und dem NAND-Schaltkreis NG4, das Bit FP2 dem
Inverterschaltkreis I2, dem NAND-Schaltkreis NG1 und dem NAND-
Schaltkreis NG5 und das Bit FP3 dem Inverterschaltkreis I3, dem
NAND-Schaltkreis NG2 und den NAND-Schaltkreisen NG13 und NG15 zugeführt.
Das Bit FQ0 wird dem Inverterschaltkreis I4 und dem NAND-Schaltkreis
NG13, das Bit FQ2 dem Inverterschaltkreis I5, dem NAND-Schaltkreis
NG10 und dem NAND-Schaltkreis NG14, das Bit FQ2 dem Inverterschaltkreis
I6 und den NAND-Schaltkreisen NG11 und NG15, das Bit FQ3 dem
Inverterschaltkreis I7 und dem NAND-Schaltkreis NG12 und das Massepotential
GND den NAND-Schaltkreisen NG10, NG11 und NG12 zugeführt.
Das Adreßbit *A2 wird den NAND-Schaltkreisen NG3, NG4 und NG5 gemeinsam
zugeführt. Ferner wird das Adreßbit A2 den NAND-Schaltkreisen
NG0, NG1 und NG2 zugeführt.
Der NAND-Schaltkreis NG6 zum Erzeugen des Bits P0 empfängt das Ausgangssignal
des Inverterschaltkreises I0 und das Ausgangssignal des
NAND-Schaltkreises NG0, der NAND-Schaltkreis NG7 zum Erzeugen des
Bits P1 die Ausgangssignale des NAND-Schaltkreises NG3, des NAND-
Schaltkreises NG1 und des Inverterschaltkreises I1, der NAND-Schaltkreis
NG8 zum Erzeugen des Bits P2 die Ausgangssignale des Inverterschaltkreises
I2, des NAND-Schaltkreises NG4 und des NAND-Schaltkreises
NG2 und der NAND-Schaltkreis NG9 zum Erzeugen des Bits P3
die Ausgangssignale des NAND-Schaltkreises NG5 und des Inverterschaltkreises
I3.
Der NAND-Schaltkreis NG16 zum Erzeugen des Bits Q0 empfängt die Ausgangssignale
des Inverterschaltkreises I4 und des NAND-Schaltkreises
NG10, der NAND-Schaltkreis NG17 zum Erzeugen des Bits Q1 die Ausgangssignale
des NAND-Schaltkreises NG13, des NAND-Schaltkreises
NG11 und des Inverterschaltkreises I5, der NAND-Schaltkreis NG18 zum
Erzeugen des Bits Q2 die Ausgangssignale des Inverterschaltkreises
I6, des NAND-Schaltkreises NG14 und des NAND-Schaltkreises NG12 und
der NAND-Schaltkreis NG19 zum Erzeugen des Bits Q3 die Ausgangssignale
des NAND-Schaltkreises NG15 und des Inverterschaltkreises I7.
Bei der in Fig. 15 gezeigten Struktur des Vordekoders kann durch Dekodieren
eines Adreßsignals einer Mehrzahl benachbarter Bits einer
Mehrzahl von aufeinanderfolgend benachbarten Bits in einer der Gruppen
des vordekodierten Signals P0 bis P3 zum Angeben einer Elementnummer
und des vordekodierten Signals Q0 bis Q3 zum Angeben einer
Gruppennummer und deren Versetzen in den aktiven Zustand eine Mehrzahl
von Spalten (zwei Spalten) gleichzeitig ausgewählt werden. Der
Betrieb des in Fig. 15 gezeigten Vordekoders wird nun beschrieben.
Jeder der UND-Schaltkreise AG0 bis AG7 erzeugt ein Signal im inaktiven
Zustand, wenn beide Eingangssignale im aktiven Zustand auf dem
Pegel "H" liegen. Werden das Adreßsignal mit vier Bit A0 bis A3 und
sein komplementäres Adreßsignal mit vier Bit *A0 bis *A3 zugeführt,
so werden durch die UND-Schaltkreise AG0 bis AG7 die ersten vordekodierten
Signale FP0 bis FP3 und FQ0 bis FQ3 erzeugt. Die Dekodieroperation
in diesen UND-Schaltkreisen AG0 bis AG7 stimmt mit der Operation
des herkömmlicherweise benutzten Vordekoders überein. Dies
bedeutet, daß das erste vordekodierte Signal FQ0 bis FQ3 eine Gruppe
auswählt und ein weiteres erstes vordekodiertes Signal FP0 bis FP3
ein Element festlegt. Fig. 16 zeigt in einer Tabelle die Beziehungen
zwischen den ersten vordekodierten Signalbits FP0 bis FP3 sowie FQ0
bis FQ3 und den Bits der angelegten Adreßsignale A0 bis A3 sowie *A0
bis *A3. In Fig. 16 gibt "L" den inaktiven Zustand, d. h. einen Ausgabezustand
mit "L"-Pegel und "H" den aktiven Zustand, d. h. einen
"H"-Pegel an. Wie aus Fig. 16 ersichtlich ist wird entsprechend der
Kombination der Eingangsadreßsignalbits A0 bis A3 und *A0 bis *A3
einer der UND-Schaltkreise AG0 bis AG3 und einer der UND-Schaltkreise
AG4 bis AG7 ausgewählt. Damit wird eines der Bits FP0 bis FP3
in den aktiven Zustand und ferner eines der Bits FQ0 bis FQ3 in den
aktiven Zustand gebracht.
Die von den UND-Schaltkreisen AG0 bis AG7 erzeugten ersten vordekodierten
Signalbits FP0 bis FP3 und FQ0 bis FQ3 werden den Inverterschaltkreisen
I0 bis I7 und den NAND-Schaltkreisen NG0 bis NG15 zugeführt.
Die Inverterschaltkreise invertieren die zugeführten Signale.
Die NAND-Schaltkreise geben nur dann ein Signal mit Pegel "L"
aus, wenn beide Eingangssignale auf "H" liegen.
Die Ausgangssignale der Inverterschaltkreise I0 bis I7 und der NAND-
Schaltkreise NG0 bis NG5 und NG10 bis NG15 werden den NAND-Schaltkreisen
NG6 bis NG9 und NG16 bis NG19 der letzten Stufe zugeführt.
Die vordekodierten Signalbits P0 bis P3 und Q0 bis Q3 werden von den
NAND-Schaltkreisen NG6 bis NG9 und NG16 bis NG19 der letzten Stufe
erzeugt. Im folgenden wird nun der Betrieb beschrieben, wenn die
Bits des ersten vordekodierten Signals FQ0 und FP0 im aktiven Zustand
auf dem "H"-Pegel liegen.
Zu diesem Zeitpunkt befinden sich die Bits FP0, FQ0 und *A2 im aktiven
Zustand auf dem Pegel "H" und die restlichen ersten vordekodierten
Signalbits FP1 bis FP3 und FQ1 bis FQ3 sowie das Adreßbits A2
liegen auf "L". Nur die Inverterschaltkreise I0 und I7 unter den Inverterschaltkreisen
I0 bis I7 geben ein Signal "L" und die restlichen
Inverterschaltkreise ein Signal "H" aus.
Das sich das Adreßbit A2 auf "L" befindet, geben die NAND-Schaltkreise
NG0 bis NG3 alle ein Signal mit Pegel "H" aus. Die NAND-
Schaltkreise NG10 bis NG12 empfangen das Massepotential GND mit Pegel
"L" jeweils an einem ihrer Eingänge, so daß sie alle ein Signal
mit Pegel "H" ausgeben.
Unter den NAND-Schaltkreisen NG3 bis NG5 gibt nur der NAND-Schaltkreis
NG3 ein Signal mit Pegel "L" aus, da sich das Adreßbit *A2 und
das Bit FP0 auf "H" befinden. Das Bit FP3 und das Bit FQ1 liegen auf
dem Pegel "L", so daß die NAND-Schaltkreise NG13 bis NG15 alle ein
Signal mit Pegel "H" ausgeben.
Unter den NAND-Schaltkreisen NG6 bis NG9 und NG16 bis NG19 in der
letzten Stufe geben nur die NAND-Schaltkreise NG6, NG7 und NG16 ein
Signal mit Pegel "H" aus. Alle restlichen geben ein Signal mit "L"-
Pegel ab. Zu diesem Zeitpunkt werden nur die Bits P0, P1 und Q0 unter
den vordekodierten Signalbits P0 bis P3 und Q0 bis Q3 in den aktiven
Zustand mit Pegel "H" gebracht.
Bei der Schaltkreisstruktur des in Fig. 15 gezeigten Vordekoders
kann die Beziehung der Bits FP0 bis FP3 und FQ0 bis FQ3 des ersten
vordekodierten Signals und die Bits P0 bis P3 und Q0 bis Q3 des vordekodierten
Signals, wie sie in Fig. 17 dargestellt ist, entsprechend
derselben Betrachtung erhalten werden.
Wie in Fig. 17 gezeigt ist, befindet sich nur eines der Bits Q0 bis
Q3 im aktiven Zustand, wenn benachbarte Bits der vordekodierten Signalbits
P0 bis P3 in den aktiven Zustand gebracht werden. Befindet
sich unter den Bits P0 bis P3 nur ein Bit im aktiven Zustand, so
sind zwei benachbarte unter den Bits Q0 bis Q3 im aktiven Zustand.
Die vordekodierten Signale P0 bis P3 und Q0 bis Q3, die aus der in
Fig. 17 dargestellten Beziehung erhalten werden, stimmen mit den
vordekodierten Signalen P0 bis P3 und Q0 bis Q3 aus Fig. 14 überein.
Dies bedeutet, daß die vordekodierten Signale P0 bis P3 und Q0 bis
Q3 unter Verwendung des in Fig. 15 gezeigten Vordekoderschaltkreises
erzeugt werden können, um Auswahlsignale zum Auswählen von zwei benachbarten
Spalten zu erzeugen.
Obwohl der in Fig. 15 gezeigte Vordekoderschaltkreis etwas größer
als die Struktur eines herkömmlichen Vordekoders wird, ist ein Vordekoderschaltkreis
für einen Speicherblock mit einem Dekoder in einer
Halbleiterspeichereinrichtung ausreichend, so daß der Anstieg
der Layoutfläche mit dem Anstieg des Schaltkreisumfangs sehr klein
ist.
Obwohl die Beschreibung für einen 4-Bit-auf-16-Bit-Dekoder erfolgte,
d. h. einen Dekoder, der in Übereinstimmung mit vier Adreßbits zwei
beliebige benachbarte Bits unter 16 Bits in der Schaltkreisstruktur
des Vordekoders von Fig. 15 auswählt, kann der oben angeführte Vordekoder
auch in einem Fall angewandt werden, in dem die Zahl der
Bits beliebig ist, und es können für jedes Adreßsignal zusammenhängend
benachbarte Dekoderschaltkreise in den ausgewählten Zustand gebracht
werden. Ist die Struktur so aufgebaut, daß der Dekoderschaltkreis
in Gruppen unterteilt ist, so werden in den Gruppen des Dekoderschaltkreises
Elementnummern ausgegeben, die Summe der Zahl der
Bits, die in einem Gruppennummer-Bestimmungssignal und einem Elementnummer-
Bestimmungssignal in den aktiven Zustand gebracht werden,
ist konstant und die vordekodierten Signale werden so erzeugt, daß
benachbarte Bits aktiviert werden können.
Die Schaltkreisstruktur zum Erzeugen derselben vordekodierten Signale
ist nicht notwendigerweise auf die in Fig. 15 gezeigte Schaltkreisstruktur
beschränkt.
Fig. 18 zeigt ein Diagramm der Struktur eines Bereichs, der zu einer
Spaltenauswahlschaltung einer Halbleiterspeichereinrichtu 99999 00070 552 001000280000000200012000285919988800040 0002004117585 00004 99880ng in
Übereinstimmung mit einer weiteren Ausführungsform der Erfindung gehört.
In Fig. 18 ist das Speicherzellenfeld in zwei Speicherzellenblöcke
BA und BB unterteilt. Die Bitleitungspaare mit ungerader Nummer
BL1, *BL1, . . . sind im ersten Speicherzellenblock BA und die
Bitleitungspaare mit gerader Nummer BL0, *BL0, . . . sind im zweiten
Speicherzellenblock BB angeordnet.
Ein erster Spaltendekoder 15 ist gemeinsam für die beiden Speicherzellenblöcke
BA und BB geschaffen. Der erste Spaltendekoder 15 weist
NAND-Dekoderschaltkreise 19-0 bis 19-3, . . . auf. Es sind n oder n+1
Dekoderschaltkreise im ersten Spaltendekoder 15 ähnlich zu den in
den Fig. 10 bis 12 gezeigten Strukturen gebildet. In Fig. 18 sind
zur Vereinfachung der Figur jedoch nur vier Dekoderschaltkreise 19-0
bis 19-3 dargestellt.
Im ersten Speicherzellenblock BA ist ein zweiter Spaltendekoder 16a
gebildet, der von einem Dekodiersignal vom ersten Spaltendekoder 15
abhängig ist, um eine Spalte auszuwählen. Der andere zweite Spaltendekoder
16b ist abhängig vom Ausgangssignal des ersten Spaltendekoders
15 zum Auswählen einer Spalte aus dem zweiten Speicherzellenblock
BB gebildet. Der zweite Spaltendekoder 16a weist NAND-Schaltkreise
22-1, 22-3, . . . auf, die entsprechend den Bitleitungspaaren
BL1, *BL1, BL3, *BL3, . . . des ersten Speicherzellenblocks BA geschaffen
sind.
In ähnlicher Weise weist der andere zweite Spaltendekoder 16b NAND-
Schaltkreise 22-0, 22-2, . . . auf, die entsprechend den Bitleitungspaaren
BL0, *BL0, BL2, *BL2, . . . im zweiten Speicherzellenblock BB
gebildet sind. Jeder der NAND-Schaltkreise 22-0 bis 22-3 empfängt
die Ausgangssignale der zwei Dekoderschaltkreise. Obwohl es in der
Struktur von Fig. 18 nicht besonders dargestellt ist, empfängt der
NAND-Schaltkreis 22-0 an seinem Eingang das Ausgangssignal des Dekoderschaltkreises
19-n+1. Besteht keine Notwendigkeit zu einer solchen
Schleife, so empfängt ein Eingang des NAND-Schaltkreises 22-0
das Versorgungspotential Vcc.
In Übereinstimmung mit der in Fig. 18 dargestellten Struktur erreichen
die Ausgänge der NAND-Schaltkreise 22-0 bis 22-1 den Pegel "H"
und die Bitleitungspaare BL0, *BL0, BL1, *BL1 werden ausgewählt,
wenn der Dekoderschaltkreis 19-0 ausgewählt ist. Wird der Dekoderschaltkreis
19-1 ausgewählt, so erreichen die Ausgangssignale der
NAND-Schaltkreise 22-1 und 22-2 beide den Pegel "H" und die Bitleitungspaare
BL1, *BL1 und BL2, *BL2 werden ausgewählt.
Die ausgewählten Bitleitungspaare des Speicherzellenblocks BA sind
mit dem internen Datenübertragungs-Leitungspaar I/O1, *I/O1 und die
ausgewählten Bitleitungspaare des Speicherzellenblocks BB mit dem
internen Datenübertragungs-Leitungspaar I/O0, *I/O0 verbunden.
Wird in der Struktur von Fig. 18 in jedem der Speicherzellenblöcke
BA und BB eine Spalte ausgewählt, so kann es entsprechend zwei verschiedene
Kombinationen von Speicherzellen mit zwei Bits geben, die
gleichzeitig ausgewählt werden. Wird das Speicherzellenfeld wie bei
der Struktur in Fig. 18 in zwei Blöcke unterteilt, so ist es möglich,
gleichzeitig eine beliebige Kombination von Bitleitungspaaren
aus verschiedenen Speicherzellenblöcken auszuwählen und nicht physikalisch
benachbarte Bitleitungspaare in einem gemeinsamen Speicherzellenfeld.
Bei der Struktur des Dekodiersystems , wie es in Fig. 18 dargestellt
ist, kann dieselbe Bitleitungsauswahl ausgeführt werden, wenn die
Auswahlsignale SP0 bis SP16 vom Dekoder der Fig. 13 in Gruppen von
geraden und ungeraden Nummern unterteilt und an die Blöcke BB und BA
verteilt werden.
Bei allen oben angeführten Ausführungsformen wählt die Spaltenauswahlschaltung
physikalisch benachbarte Bitleitungspaare. Diese
gleichzeitig ausgewählten Bitleitungspaare müssen jedoch nicht unbedingt
physikalisch benachbart, sondern können beliebig sein. Werden
die Eingänge der NAND-Schaltkreise, die im zweiten Spaltendekoder
enthalten sind, mit jedem zweiten Dekoderschaltkreis verbunden, so
kann jedes zweite Bitleitungspaar gleichzeitig ausgewählt werden.
Dies gilt auch für die Struktur des Dekoderschaltkreises von Fig. 15
und beliebige Kombinationen ausgewählter Signale unter den Auswahlsignalen
SP0 bis SP16 können gleichzeitig in den aktiven Zustand gebracht
werden.
Obwohl bei den oben angeführten Ausführungsformen Speicherzellen mit
zwei oder drei Bits gleichzeitig ausgewählt werden, können die NAND-
Schaltkreise im zweiten Spaltendekoder n Eingänge aufweisen, wenn
Speicherzellen mit n Bits gleichzeitig ausgewählt werden sollen.
Werden die Ausgänge von n verschiedenen Dekoderschaltkreisen mit ihren
jeweiligen Eingängen verbunden, so können Speicherzellen mit n
Bit gleichzeitig ausgewählt werden. In diesem Fall kann ein Eingang
eines jeden der NAND-Schaltkreise, die sich an den beiden Enden befinden,
mit dem Versorgungspotential Vcc verbunden sein. In diesem
einfachen Fall wird keine Spaltenauswahl in Form einer Schleife ausgeführt.
Dies gilt auch für den in Fig. 15 gezeigten Dekoder. Die
Struktur kann so angepaßt sein, daß die vordekodierten Signale die n
Bits gleichzeitig in den ausgewählten Zustand bringen. Bei einer
solchen Struktur weist eine Gruppe 2n Bits auf und die Zahl der
Bits, die sich in den vordekodierten Signalen P und Q (Q0 bis Q3) im
aktiven Zustand befinden, wird gleich n+1.
Obwohl in der obigen Beschreibung der Betrieb der Spaltenauswahlschaltung
beschrieben worden ist, kann diese Struktur auch auf den
Betrieb der Zeilenauswahlschaltung angewandt werden.
Fig. 19 zeigt ein Diagramm einer weiteren Ausführungsform einer
Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung.
In Fig. 19 ist ein Schaltkreisbereich für die Zeilenauswahl schematisch
gezeigt und die Spaltenauswahlschaltung ist weggelassen worden.
In Fig. 19 ist das Speicherzellenfeld in zwei Speicherzellenblöcke
MB1 und MB2 unterteilt. Die Wortleitungen mit gerader Nummer
WL0, WL2, . . . sind im ersten Speicherzellenblock MB1 und die Wortleitungen
ungerader Nummer WL1, WL3, . . . im zweiten Speicherzellenblock
MB2 angeordnet.
Für den ersten Speicherzellenblock MB1 ist ein erster Worttreiber
17a und für den zweiten Speicherzellenblock MB2 ein zweiter Worttreiber
17b gebildet. Der erste Worttreiber 17a weist 2-Eingangs-
NAND-Schaltkreise 25-0, 25-2, . . . auf, die entsprechend jeder der
Wortleitungen im ersten Speicherzellenblock MB1 gebildet sind.
Der zweite Worttreiber 17b weist 2-Eingangs-NAND-Schaltkreise 25-1,
25-3, . . . auf, die entsprechend jeder der Wortleitungen im zweiten
Speicherzellenblock MB2 gebildet sind.
Für die zwei Speicherzellenblöcke MB1 und MB2 ist ein Zeilendekoder
3 gemeinsam gebildet, um die Worttreiber 17a und 17b in Abhängigkeit
von einer externen Zeilenadresse zu treiben. Der Zeilendekoder 3
weist NAND-Dekoderschaltkreise 30-0, 30-1, 30-2, 30-3, . . . auf.
Die Worttreiber 17a und 17b weisen 2-Eingangs-NAND-Schaltkreise auf,
die entsprechend den in den ersten und zweiten Speicherblöcken MB1
und MB2 enthaltenen Wortleitungen gebildet sind. In Fig. 19 sind jedoch
nur vier Dekoderschaltkreise 30-0 bis 30-3 und vier 2-Eingangs-
NAND-Schaltkreise 25-0 bis 25-3 schematisch dargestellt, um die Figur
zu vereinfachen.
Das Ausgangssignal des Dekoderschaltkreises 30-0 wird jeweils einem
Eingang der zwei NAND-Schaltkreise 25-0 und 25-1, das Ausgangssignal
des Dekoderschaltkreises 30-1 dem anderen Eingang des NAND-Schaltkreises
25-1 und einem Eingang des NAND-Schaltkreises 25-2 zugeführt.
Das Ausgangssignal eines Dekoderschaltkreises 30-i (i=1 bis
m; m ist die Zahl der Wortleitungen in einem Speicherzellenblock)
wird den NAND-Schaltkreisen 25-i und 25-i+1 zugeführt. Der andere
Eingang des NAND-Schaltkreises 25-0 ist mit dem Ausgang des (nicht
dargestellten) Dekoderschaltkreises 30-m+1 oder dem Versorgungspotential
Vcc verbunden. Mit wem er verbunden ist, hängt davon ab, ob
die gleichzeitig ausgewählten Wortleitungen eine Schleife bilden
oder nicht.
Wird bei der in Fig. 19 dargestellten Struktur beispielsweise der
Dekoderschaltkreis 30-0 ausgewählt, so erreichen die Ausgangssignale
der NAND-Schaltkreise 25-0 und 25-1 den Pegel "H" und die Wortleitung
WL0 im ersten Speicherzellenblock MB1 und die Wortleitung WL1
im zweiten Speicherzellenblock MB2 werden ausgewählt. Wird der Dekoderschaltkreis
30-1 ausgewählt, so werden durch die NAND-Schaltkreise
25-1 und 25-2 die Wortleitung WL2 im ersten Speicherzellenblock
MB1 und die Wortleitung WL1 im zweiten Speicherzellenblock MB2
ausgewählt.
Bei der in Fig. 19 gezeigten Struktur kann eine gemeinsame Wortleitung
in Übereinstimmung mit verschiedenen externen Zeilenadressen in
zweifacher Weise ausgewählt werden, so daß eine beliebige Kombination
zweier Wortleitungen aus den jeweiligen Speicherzellenblöcken
gleichzeitig ausgewählt werden kann. Speichern die ersten und zweiten
Speicherzellenblöcke MB1 und MB2 beispielsweise jeweils Bilddaten,
so können daher Daten verschiedener Zeilen oder derselben Zeile
verschiedener Bilder gleichzeitig gelesen und verarbeitet werden.
Wird in einer herkömmlichen Halbleiterspeichereinrichtung ein Zeilendekoder
gemeinsam für jeden Feldblock in einem Speicherzellenfeld
mit Blockteilungsschema gebildet, so wird eine Wortleitung derselben
Adresse in jedem der Teilspeicherzellenblöcke ausgewählt und die
Kombination von Wortleitungen, die in Übereinstimmung mit einer externen
Zeilenadresse ausgewählt werden, ist eindeutig festgelegt.
Wird demgegenüber eine Struktur für den Wortleitungs-Auswahlschaltkreis
mit einem Zeilendekoder und einem Worttreiber wie in Fig. 19 dargestellt verwendet, so können die Kombinationen gleichzeitig ausgewählter
Wortleitungen der jeweiligen Speicherzellenblöcke in gewünschter
Weise eingestellt werden. In diesem Fall muß der 2-Eingangs-
NAND-Schaltkreis im Wortleitungstreiber das Ausgangssignal eines
benachbarten Dekoderschaltkreises nicht empfangen und solange
die Bedingung erfüllt ist, daß alle Wortleitungen in Übereinstimmung
mit externen Zeilenadressen ausgewählt werden können, kann die
Struktur so angepaßt werden, daß die Ausgangssignale der Dekoderschaltkreise
einer beliebigen Kombination einem 2-Eingangs-NAND-
Schaltkreis eines Worttreibers zugeführt werden.
Es ist ersichtlich, daß der Zeilendekoder 3 und die Worttreiber 17a
und 17b, die in Fig. 19 dargestellt sind, durch die Struktur des
Vordekoderschaltkreises und des Dekoderschaltkreises, wie sie in den
Fig. 13 und 15 dargestellt sind, ersetzt werden können. In diesem
Fall wählen die Auswahlsignale gerader Nummer Wortleitungen des ersten
Speicherzellenblocks MB1 und die Auswahlsignale ungerader Nummer
Wortleitungen des zweiten Speicherzellenblocks MB2 aus. Zu diesem
Zeitpunkt können auch die Auswahlsignale zum Auswählen einer beliebigen
Kombination von Wortleitungen des ersten Speicherzellenblocks
MB1 und des zweiten Speicherzellenblocks MB2 erzeugt werden.
Anstelle der Speicherzellen einer Spalte oder Zeile, wie in den oben
angeführten Ausführungsformen dargestellt ist, kann ein Funktionsschaltkreis
zum Ausführen einer vorbestimmten Funktion als Schaltkreis
der nachfolgenden Stufe gebildet sein, der vom Ausgangssignal
des Dekoders in zweifacher Weise ausgewählt wird. Wie in Fig. 20
dargestellt ist, wird beispielsweise ein Überwachungssystem mit n
Sensoren SE1 bis SEn, die jeweils eine vorbestimmte Funktion ausführen,
als Schaltkreis nachfolgender Stufe betrachtet.
Beim Überwachungssystem der Fig. 20 wird der Betriebszustand einer
(nicht dargestellten) zu kontrollierenden Einrichtung durch die Ausgangssignale
der Sensoren SEW1 bis SEn überwacht. Die Auswahl der
Sensoren SE1 bis SEn erfolgt durch den Sensorauswahlschaltkreis SS.
Es sei angenommen, daß die Bitbreite des Sensorauswahlsignals von
einem Steuerschaltkreis CTR vier Bit beträgt und 64 Sensoren gebildet
sind. Der Sensorauswahlschaltkreis SS dekodiert das Sensorauswahlsignal
mit vier Bits vom Steuerschaltkreis CTR und wählt entsprechende
Sensoren aus.
Ist in diesem Fall die Kombination von Sensoren, die vom Sensorauswahlsignal
gleichzeitig ausgewählt werden, eindeutig festgelegt und
tritt die Notwendigkeit auf, die Ausgangssignale verschiedener Kombinationen
von Sensoren zu vergleichen, so muß das Sensorauswahlsignal
zweimal zugeführt werden. Wird in einem solchen Fall ein Dekodiersystem
wie der vorliegenden Erfindung im Sensorauswahlschaltkreis
SS angewandt, so können die Ausgangssignale einer beliebigen
Kombination von Sensoren durch einen einmaligen Zugriff überwacht
und die Erfassung einer Abnormalität im Betriebszustand der zu überwachenden
Einrichtung sowie die Lokalisierung des Orts der Abnormalität
können mit hoher Geschwindigkeit ausgeführt werden.
Wird das in Fig. 9 gezeigte doppelte Zeilen-/Spaltenauswahlschema
verwendet, so kann ein defektes Bit repariert werden, ohne speziell
eine redundante Zeile/Spalte in einer Halbleiterspeichereinrichtung
zu schaffen. Im folgenden wird nun ein Schema zum Reparieren eines
defekten Bits unter Verwendung des doppelten Zeilen-/
Spaltenauswahlschemas in Übereinstimmung mit der Erfindung beschrieben.
Fig. 21 zeigt ein Diagramm eines Beispiels für die Gesamtstruktur
einer Halbleiterspeichereinrichtung in Übereinstimmung mit einem
weiteren Aspekt der Erfindung. In Fig. 21 weist die Halbleiterspeichereinrichtung
zusätzlich zur Struktur von Fig. 9 einen I/O-Auswahlsteuerblock
70 zwischen dem Leseverstärker-I/O-Block 6 und dem
Ein-/Ausgabeschaltkreis 7 auf. Der I/O-Auswahlsteuerblock 70 wählt
ferner unter den Spalten im Speicherzellenfeld 1, das vom zweiten
Spaltendekoder 16 in Abhängigkeit davon, ob die Spaltenadresse gerade
oder ungerade ist, ausgewählt wurde, eine Spalte aus.
Das Speicherzellenfeld 1 weist ein Feld von Speicherzellen auf, die
in einer Matrix mit Zeilen und Spalten angeordnet sind. Das
Speicherzellenfeld 1 weist eine redundante Spalte auf, dessen Position
nicht festgelegt ist.
Der I/O-Auswahlsteuerblock 70 weist einen Ein-/Ausgabe-Auswahlsteuerschaltkreis
71 zum Empfangen einer internen Spaltenadresse CA, *CA
auf, der eine in ihm gespeicherten Defektspaltenadresse und die zugeführte
interne Spaltenadresse vergleicht und erzeugt ein Steuersignal
in Abhängigkeit vom Ergebnis des Vergleiches. Ferner weist der
I/O-Auswahlsteuerblock 70 einen Ein-/Ausgabeauswahlschaltkreis 72
auf, der vom Auswahlsteuersignal vom Ein-/Ausgabe-Auswahlsteuerschaltkreis
71 abhängig ist, um wenigstens eine Spalte aus der Mehrzahl
von Spalten auszuwählen, die vom zweiten Spaltendekoder ausgewählt
worden sind.
Die Art und Weise, auf die der Ein-/Ausgabeauswahlschaltkreis 72
weiter aus der Mehrzahl von Spalten auswählt, die bereits vom zweiten
Spaltendekoder ausgewählt worden sind, ist in Abhängigkeit vom
Steuersignal vom Ein-/Ausgabe-Auswahlsteuerschaltkreis 71 festgelegt.
Die Art und Weise der Auswahl des Ein-/
Ausgabeauswahlschaltkreises 72 wird so bestimmt, daß eine Spalte
mit einem defekten Bit in keinem Fall ausgewählt werden kann. Wird
im Speicherzellenfeld 1 durch die interne Spaltenadresse CA, *CA
eine defekte Spalte ausgewählt, so wird auf diese Weise nicht die
defekte Spalte, sondern eine andere Spalte mit dem Ein-/
Ausgabeschaltkreis 7 verbunden. Damit wird die defekte Spalte repariert.
Obwohl bei Verwendung der in Fig. 21 gezeigten Struktur der Schaltkreis
zum Programmieren einer Defektspaltenadresse notwendig ist,
ist es nicht erforderlich, in der Ausgangsstufe eines jeden Spaltendekoderschaltkreises
eine Schmelzverbindung zu schaffen, um die defekte
Spalte in einen nicht-ausgewählten Zustand zu bringen. Damit
wird es möglich, ein defektes Bit vollständig zu reparieren, selbst
wenn der Abstand zwischen den Bitleitungen kleiner wird. In Übereinstimmung
mit der Struktur von Fig. 21 wird kein Ersatzspaltendekoder
verwendet, so daß keine Notwendigkeit besteht, den normalen Zeilendekoder
zum Zeitpunkt der Auswahl eines Ersatzspaltendekoders in
einen inaktiven Zustand zu versetzen. Daher ist es möglich, die
Spaltenauswahloperation mit hoher Geschwindigkeit auszuführen. Im
folgenden wird nun unter Bezugnahme auf die Zeichnungen die Struktur
der in Fig. 21 gezeigten Halbleiterspeichereinrichtung genau beschrieben.
Fig. 22 zeigt ein Diagramm eines Beispiels für eine spezielle Struktur
der Spaltenauswahlschaltung in der Halbleiterspeichereinrichtung
von Fig. 21. In Fig. 22 weist der erste Spaltendekoder 15 NAND-Einheitsdekoderschaltkreise
CD0 bis CDn auf. Eine vorbestimmte verschiedene
Kombination von Bits des internen Spaltenadreßsignals wird
an jeden der Dekoderschaltkreise CD0 bis CDn übertragen.
Der zweite Spaltendekoder 16 weist 2-Eingangs-NAND-Schaltkreise NA0
bis NAn+1 auf. Die NAND-Schaltkreise NA0 bis NAn+1 bilden jeweils
einen Einheitsspaltenauswahlschaltkreis. Der NAND-Schaltkreis NA0
empfängt an einem Eingang das Versorgungspotential Vcc und am anderen
Eingang das Ausgangssignal des Einheitsdekoderschaltkreises CD0.
Der NAND-Schaltkreis NAn+1 empfängt an seinem einen Eingang das Versorgungspotential
Vcc und am anderen Eingang das Ausgangssignal des
Einheitsdekoderschaltkreises CDn. Die restlichen NAND-Schaltkreise
NAi (i=1 bis n) empfangen die Ausgangssignale der Einheitsdekoderschaltkreise
CDi und CDi-1. In Abhängigkeit von einer Spaltenadresse
werden daher zwei Paare von Bitleitungen ausgewählt.
Jeder der NAND-Schaltkreise NA0 bis NAn+1 ist entsprechend den Bitleitungspaaren
BL0, *BL0 bis BLn+1, *BLn+1 gebildet. Die Ausgangssignale
der NAND-Schaltkreise NA0 bis NAn+1 werden jeweils an die Gates
der I/O-Gattertransistoren Tr0, Tr0′ bis Trn+1, Trn+1′ übertragen,
die entsprechend jedem Bitleitungspaar gebildet sind.
Die in Übereinstimmung mit der internen Spaltenadresse simultan ausgewählten
zwei Bitleitungspaare werden gleichzeitig mit den internen
Datenübertragungs-Leitungspaaren I/O0, *I/O0 und I/O1, *I/O1 verbunden.
Die Bitleitungspaare mit gerader Nummer BL0, *BL0, . . . werden
mit dem internen Datenübertragungs-Leitungspaar I/O0, *I/O0 und die
Bitleitungspaare mit ungerader Nummer BL1, *BL1, . . . mit dem internen
Datenübertragungs-Leitungspaar I/O1, *I/O1 verbunden.
Der Ein-/Ausgabeauswahlschaltkreis 72 wählt eines der zwei internen
Datenübertragungs-Leitungspaare I/O0, *I/O0 und I/O1, *I/O1 aus und
verbindet dieses in Abhängigkeit vom Steuersignal vom Ein-/Ausgabe-
Auswahlsteuerschaltkreis 71 mit dem gemeinsamen Datenbus CDB, *CDB.
Der gemeinsame Datenbus CDB, *CDB ist über den Ein-/
Ausgabeschaltkreis 7 mit einem (nicht dargestellten) externen Ein-/
Ausgabepinanschluß verbunden.
Obwohl nicht genau dargestellt, weist der Ein-/Ausgabe-Auswahlsteuerschaltkreis
71 einen Defektspalten-Programmschaltkreis zum Speichern
einer Spaltenadresse auf, die eine defekte Spalte angibt. Die
Programmierung dieser Defektspaltenadresse wird beispielsweise durch
Abschmelzen einer Verbindung ausgeführt. Existiert keine defekte
Spalte, so steuert der Ein-/Ausgabe-Auswahlsteuerschaltkreis 71 die
Auswahloperation des Ein-/Ausgabeauswahlschaltkreises 72 und verbindet
das interne Datenübertragungs-Leitungspaar I/O0, *I/O0 mit dem
gemeinsamen Datenbus CDB, *CDB, wenn eine externe Spaltenadresse
eine Spalte mit gerader Nummer bestimmt.
Existiert keine defekte Spalte und bestimmt eine externe Spaltenadresse
eine Spalte mit ungerader Nummer (ein Bitleitungspaar),
so steuert der Ein-/Ausgabe-Auswahlsteuerschaltkreis 71 die Auswahloperation
des Ein-/Ausgabeauswahlschaltkreises 72 und verbindet das
interne Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen
Datenbus CDB, *CDB.
Nun sei angenommen, daß eine defekte Spalte existiert. In diesem
Fall vergleicht der Ein-/Ausgabe-Auswahlsteuerschaltkreis 71 die
empfangene externe Spaltenadresse mit der in ihm programmierten Defektspaltenadresse.
Ist die externe Spaltenadresse kleiner als die
Defektspaltenadresse, so wird die Auswahloperation des Ein-/
Ausgabeauswahlschaltkreises 72 so gesteuert, daß dieselbe Operation
ausgeführt werden kann, wie im oben beschriebenen Fall, daß keine
defekte Spalte existiert.
Ist die externe Spaltenadresse gleich oder größer als die Defektspaltenadresse,
so erzeugt der Ein-/Ausgabe-Auswahlsteuerschaltkreis
71 ein Steuersignal und ändert die Auswahloperation des Ein-/
Ausgabeauswahlschaltkreises 72. Ist eine defekte Spalte vorhanden,
so wird die folgende Operation ausgeführt, falls eine kleinere Spaltenadresse
als diese Defektspaltenadresse (eine Adresse höher im
Adreßraum als die Defektspaltenadresse) zugeführt wird. Bestimmt die
externe Spaltenadresse eine Spalte mit gerader Nummer, so wird das
interne Datenübertragungs-Leitungspaar I/O0, *I/O0 mit dem gemeinsamen
Datenbus CDB, *CDB verbunden. Legt die externe Spaltenadresse
eine Spalte ungerader Nummer (Bitleitungspaar) fest, so wird das interne
Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen
Datenbus CDB, *CDB verbunden.
Legt im Adreßraum, in dem eine externe Spaltenadresse gleich oder
größer als die Defektspaltenadresse ist (d. h. ein Adreßraum unter
der Defektspaltenadresse), die externe Spaltenadresse eine Spalte
mit gerader Nummer (Bitleitungspaar) fest, so wird das interne Datenübertragungs-
Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Datenbus
CDB, *CDB verbunden. Bestimmt die externe Spaltenadresse ein
Bitleitungspaar mit gerader Nummer (Spalte), so wird das interne Datenübertragungs-
Leitungspaar I/O0, *I/O0 mit dem gemeinsamen Datenbus
CDB, *CDB verbunden.
Die Bestimmung einer Spalte mit gerader Nummer (Bitleitungspaar) und
einer Spalte mit ungerader Nummer (Bitleitungspaar) wird beispielsweise
in Abhängigkeit vom niederwertigsten Bit der internen Spaltenadresse
ermittelt.
In Übereinstimmung mit der oben beschriebenen Struktur werden durch
den zweiten Spaltendekoder 16 stets Daten (oder eine Spalte) mit
zwei Bits ausgewählt und ferner wird die Auswahloperation von einem
Bit aus den Daten mit zwei Bits, die vom zweiten Spaltendekoder 16
ausgewählt worden sind, so ausgeführt, daß im Ein-/
Ausgabeauswahlschaltkreis 72 keine defekte Spalte ausgewählt wird.
Nun wird eine Spaltenauswahloperation im Ein-/
Ausgabeauswahlschaltkreis 72 eingehend beschrieben. Es sei angenommen,
daß das Bitleitungspaar BL3, *BL3 eine defekte Spalte darstellt.
Wählt eine externe Spaltenadresse einen der Dekoderschaltkreise
CD0 bis CD2 aus, so ist die externe Spaltenadresse kleiner
als die Adresse des Bitleitungspaares BL3, *BL3. Die Dekoderschaltkreise
CD0 bis CDn sind entsprechend den jeweiligen Bitleitungspaaren
gebildet. Wird einer der Dekoderschaltkreise CD0 und CD2 ausgewählt,
so wird entsprechend das interne Datenübertragungs-Leitungspaar
I/O0, *I/O0 vom Ein-/Ausgabeauswahlschaltkreis 72 ausgewählt,
während das interne Datenübertragungs-Leitungspaar I/O1, *I/O1 durch
den Ein-/Ausgabeauswahlschaltkreis 72 ausgewählt wird, wenn der Dekoderschaltkreis
CD1 ausgewählt ist.
Es sei angenommen, daß der Dekoderschaltkreis CD3 durch die externe
Spaltenadresse ausgewählt wird. In diesem Fall werden die Bitleitungspaare
BL3, *BL3 und BL4, *BL4 in den ausgewählten Zustand gebracht.
Das Bitleitungspaar BL3, *BL3 stellt eine defekte Spalte dar
und ist ein Bitleitungspaar, das in den nicht-ausgewählten Zustand
gebracht werden muß. Zu diesem Zeitpunkt gibt der Ein-/Ausgabe-Auswahlsteuerschaltkreis
72 einen Befehl aus, um die Art und Weise der
Auswahl zu ändern. Der Ein-/Ausgabeauswahlschaltkreis 72 wählt das
interne Datenübertragungs-Leitungspaar I/O0, *I/O0 aus und verbindet
dieses in Abhängigkeit von diesem Auswahlart-Änderungsbefehl mit dem
gemeinsamen Datenbus CDB, *CDB. Wird ein Bitleitungspaar mit gerader
Nummer bestimmt, so wird das interne Datenübertragungs-Leitungspaar
I/O1, *I/O1 ausgewählt, bis der Dekoderschaltkreis CDn ausgewählt
ist. Wird ein Bitleitungspaar mit ungerader Nummer (ein Dekoderschaltkreis
mit ungerader Nummer) ausgewählt, so wird vom Ein-/
Ausgabeauswahlschaltkreis 72 das interne Datenübertragungs-Leitungspaar
I/O0, *I/O0 ausgewählt. Hierdurch wird das Bitleitungspaar
BL3, *BL3 in jedem Fall in den nicht-ausgewählten Zustand gebracht
und damit kann eine Reparatur der defekten Spalte ausgeführt werden.
Bei der in Fig. 22 gezeigten Struktur kann die defekte Spalte stets
in den nicht-ausgewählten Zustand gebracht werden, welches Bitleitungspaar
auch immer die defekte Spalte darstellt. Ein Zugriff auf
eine Speicherzelle im Speicherzellenfeld mit n Spalten kann unter
Verwendung von n+1 Bitleitungspaaren erfolgen, indem nur die Auswahlart
im Ein-/Ausgabeauswahlschaltkreis 72 verändert wird, so daß
eine Reparatur einer defekten Spalte ausgeführt werden kann. Im weiteren
erfolgt eine Beschreibung bestimmter Strukturen für den Ein-/
Ausgabe-Auswahlsteuerschaltkreis 71 und den Ein-/
Ausgabeauswahlschaltkreis 72.
Fig. 23 zeigt ein Diagramm eines Beispiels für bestimmte Strukturen
des Ein-/Ausgabe-Auswahlsteuerschaltkreises und des Ein-/
Ausgabeauswahlschaltkreises von Fig. 22. In Fig. 23 weist der Ein-/
Ausgabe-Auswahlsteuerschaltkreis 71 einen Defektspaltenadressen-
Programmschaltkreis 710 zum Speichern einer Defektspaltenadresse CB,
die eine defekte Spalte angibt, einen Adressenvergleichsschaltkreis
711 zum Vergleichen einer internen Spaltenadresse CA und einer Defektspaltenadresse
CB, die in den Defektspaltenadressen-Programmschaltkreis
710 einprogrammiert ist, und Nichtübereinstimmungs-Erfassungsschaltkreise
ER1 und ER2, die vom Steuersignal S0 vom Adressenvergleichsschaltkreis
711 und den niederwertigsten internen Spaltenadreßbits
CA0, *CA0 abhängig sind, um ein Auswahlsteuersignal zu
erzeugen, auf.
Der Defektspaltenadresse-Programmschaltkreis 710 weist eine Mehrzahl
von mit einem Laser abschmelzbare Verbindungselemente auf und
speichert eine Adresse, die eine defekte Spalte angibt, indem die
Verbindungselemente selektiv mit einem Laserstrahl durchgebrannt
werden. Der Adressenvergleichsschaltkreis 711 vergleicht die einprogrammierte
Defektspaltenadresse CB und die interne Spaltenadresse
CA. Ist die interne Spaltenadresse CA kleiner als die Defektspaltenadresse
CB, so bewirkt er einen Anstieg des Steuersignals S0 auf
"H". Ist die Defektspaltenadresse CB umgekehrt gleich oder größer
als die interne Spaltenadresse, so bewirkt der Adressenvergleichsschaltkreis
711 einen Abfall des Steuersignals S0 auf "L".
Der Nichtübereinstimmungs-Erfassungsschaltkreis ER1 empfängt das
niederwertigste interne Spaltenadreßbit CA0 und das Steuersignal S0
und der Nichtübereinstimmungs-Erfassungsschaltkreis ER2 das Steuersignal
S0 und ein komplementäres niederwertigstes internes Spaltenadreßbit
*CA0. Die Nichtübereinstimmungs-Erfassungsschaltkreise
ER1 und ER2 geben ein Signal mit Pegel "H" aus, wenn die an die Eingänge
angelegten Signale logisch nicht übereinstimmen.
Der Ein-/Ausgabeauswahlschaltkreis 72 weist Transfergattertransistoren
TR10a, TR10b und TR20a, TR20b auf, die jeweils für die internen
Datenübertragungs-Leitungspaar I/O0, *I/O0 und I/O1, *I/O1 gebildet
sind. Das Ausgangssignal des Nichtübereinstimmungs-Erfassungsschaltkreises
ER1 wird den Gates der Transfergattertransistoren TR10a und
TR10b und das Ausgangssignal des Nichtübereinstimmungs-Erfassungsschaltkreises
ER2 wird den Gates der Transfergattertransistoren
TR20a und TR20b zugeführt.
Ist die interne Spaltenadresse CA kleiner als die Defektspaltenadresse
CB, so erreicht das Steuersignal S0 den Pegel "H". Wird
eine Spalte mit gerader Nummer ausgewählt, so erreicht das niederwertigste
Spaltenadreßbit CA0 den Pegel "L(0)" und das komplementäre
niederwertigste Spaltenadreßbit *CA0 "H(1)". Entsprechend gibt der
Nichtübereinstimmungs-Erfassungsschaltkreis ER1 ein Signal mit Pegel
"H" und der Nichtübereinstimmungs-Erfassungsschaltkreis ER2 ein Signal
mit Pegel "L" aus. Damit werden Transfergattertransistoren
TR10a und TR10b in den Durchlaßzustand gebracht und das interne Datenübertragungs-
Leitungspaar I/O0, *I/O0 wird mit dem gemeinsamen
Datenbus CDB, *CDB verbunden.
Wird umgekehrt eine Spalte mit ungerader Nummer vom internen Spal
tenadreßsignal bestimmt, so erreicht das niederwertigste Spal
tenadreßbit CA0 den Pegel "H" und das komplementär interne Spal
tenadreßbit *CA0 erreicht den Pegel "L". In diesem Fall steigt das
Ausgangssignal des Nichtübereinstimmungs-Erfassungsschaltkreises ER2
auf "H" an und die Transfergattertransistoren TR20a und TR20b werden
durchgeschaltet. Das interne Datenübertragungs-Leitungspaar I/O1,
*I/O1 wird hierdurch mit dem gemeinsamen Datenbus CDB, *CDB verbun
den.
Wird die interne Spaltenadresse CA gleich oder größer als die De
fektspaltenadresse CB, so erreicht das Steuersignal S0 den Pegel
"L". Im Gegensatz zum oben beschriebenen Fall schalten die Transfer
gattertransistoren TR10a und TR10b durch, wenn das niederwertigste
Spaltenadreßbit CA0 auf "H" liegt. Befindet sich das niederwertigste
Spaltenadreßbit CA0 auf "L", so erreicht das Ausgangssignal des
Nichtübereinstimmungs-Erfassungsschaltkreises ER2 den Pegel "H" und
die Transfergattertransistoren TR20a und TR20b werden durchgeschal
tet. Entsprechend wird in einem Spaltenadreßraum, der Spaltenadres
sen aufweist, die den gleichen oder einen größeren Wert als diese
Defektspaltenadresse CB aufweisen, das interne Datenübertragungs-
Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Datenbus CDB, *CDB ver
bunden, wenn eine Spalte mit gerader Nummer bestimmt wird, während
das interne Datenübertragungs-Leitungspaar I/O, *I/O mit dem gemein
samen Datenbus verbunden wird, wenn eine Spalte mit ungerader Nummer
festgelegt ist. Wird eine defekte Spalte bestimmt, wird daher statt
dessen eine zur defekten Spalte nachfolgend benachbarte Spalte aus
gewählt und anschließend werden alle auszuwählenden Spaltenadressen
um eins zur kleineren Seite (zu größeren Spaltenadressen) verscho
ben.
Fig. 24 zeigt ein Diagramm eines Beispiels für die Struktur des
Adressenvergleichsschaltkreises 711. Der in Fig. 24 dargestellte
Adressenvergleichsschaltkreis vergleicht Spaltenadressen mit vier
Bit. Diese Struktur kann jedoch auf einfache Weise auf eine belie
bige Zahl von Bits erweitert werden. In Fig. 24 weist der Adressen
vergleichsschaltkreis 711 Gatterschaltkreise G50 und G51, die für
die höchstwertigen Adreßbits B3 und A3 gebildet sind, Gatterschalt
kreise G52 und G53 für die zweiten Bits B2 und A2, Gatterschalt
kreise G54 und G55 für die dritten Bits B1 und A1, einen Gatter
schaltkreis G56, der für die niederwertigsten Bits B0 und A0 gebil
det ist, und kaskadenförmig verbundene Gatterschaltkreise G57, G58,
G59, G60, G61 und G62 auf.
Der Gatterschaltkreis G50 empfängt an seinem Wahr-Eingang ein Adreß
bit B3 und an seinem Falsch-Eingang ein Adreßbit A3 und der Gatter
schaltkreis G51 an seinem Wahr-Eingang das Adreßbit B3 und an seinem
Falsch-Eingang das Adreßbit A3.
Der Gatterschaltkreis G52 empfängt an seinem Wahr-Eingang ein Adreß
bit B2 und an seinem Falsch-Eingang ein Adreßbit A2 und der Gatter
schaltkreis G53 an seinem Wahr-Eingang das Adreßbit B2 und an seinem
Falsch-Eingang das Adreßbit A2.
Ferner empfängt der Gatterschaltkreis G54 an seinem Wahr-Eingang ein
Adreßbit B1 und an seinem Falsch-Eingang ein Adreßbit A1 und der
Gatterschaltkreis G55 an seinem Wahr-Eingang das Adreßbit B1 und an
seinem Falsch-Eingang das Adreßbit A1. Dem Gatterschaltkreis G56
wird an seinem Wahr-Eingang ein Adreßbit B0 und an seinem Falsch-
Eingang ein Adreßbit A0 zugeführt.
Jeder der Gatterschaltkreise G50, G52, G54 und G56 gibt nur dann ein
Signal mit Pegel "H" aus, wenn sich das seinem Wahr-Eingang zuge
führte Adreßbit auf "H" und das seinem Falsch-Eingang zugeführte
Adreßbit auf "L" befindet.
Jeder der Gatterschaltkreise G51, G53 und G55 gibt ein Signal mit
Pegel "H" aus, wenn sich das seinem Wahr-Eingang zugeführte Adreßbit
auf "H" und das seinem Falsch-Eingang zugeführte Adreßbit auf "L"
befindet.
Der Gatterschaltkreis G57 empfängt das Ausgangssignal des Gatter
schaltkreises G55 und das Ausgangssignal des Gatterschaltkreises
G56, der Gatterschaltkreis G58 das Ausgangssignal des Gatterschalt
kreises G57 und das Ausgangssignal des Gatterschaltkreises G54.
Der Gatterschaltkreis G59 empfängt das Ausgangssignal des Gatter
schaltkreises G58 und das Ausgangssignal des Gatterschaltkreises
G53, der Gatterschaltkreis G60 das Ausgangssignal des Gatterschalt
kreises G59 und das Ausgangssignal des Gatterschaltkreises G52.
Der Gatterschaltkreis G61 empfängt das Ausgangssignal des Gatter
schaltkreises G60 und das Ausgangssignal des Gatterschaltkreises
G51, der Gatterschaltkreis G62 das Ausgangssignal des Gatterschalt
kreises G61 und das Ausgangssignal des Gatterschaltkreises G50. Der
Gatterschaltkreis G62 gibt ein Steuersignal S0 ab, das das Ergebnis
des Vergleiches zwischen den Adreßbits A3 bis A0 und den Adreßbits
B3 bis B0 angibt.
Die Gatterschaltkreise G57, G59 und G61 sind 2-Eingangs-UND-Gatter
und geben ein Signal mit Pegel "H" aus, wenn beide Eingänge auf "H"
liegen.
Die Gatterschaltkreise G58, G60 und G62 sind ODER-Gatter und geben
ein Signal mit Pegel "H" aus, wenn einem Eingang ein Signal mit Pe
gel "H" zugeführt wird. Nun wird deren Betrieb beschrieben.
Befindet sich das Adreßbit B3 auf "H(1)" und das Adreßbit A3 auf
"L(0)", so gibt der Gatterschaltkreis G50 ein Signal mit Pegel "H"
aus. In diesem Fall erreicht das Ausgangssignal des Gatterschalt
kreises G60 den Pegel "H". Die Adreßbits B3 und A3 stellen die
höchstwertigen Adreßbits dar. Weist die Spaltenadresse B (die
Adresse mit den Adreßbits B3 bis B0) einen größeren Wert als die
Spaltenadresse A (die Adresse mit den Adreßbits A3 bis A0) auf, so
erreicht das Steuersignal S0 daher den Pegel "H". Befinden sich das
Adreßbit B3 und das Adreßbit A3 auf demselben Logikpegel, so er
reicht das Ausgangssignal des Gatterschaltkreises G50 den Pegel "L",
während das Ausgangssignal des Gatterschaltkreises G51 "H" erreicht.
In diesem Fall wird der Gatterschaltkreis G61 in einen aktiven Zu
stand versetzt, um die Vergleichsergebnisse der Adreßbits niedrige
rer Ordnung auszuwählen.
Befindet sich das Adreßbit B3 auf "L" und das Adreßbit A3 auf "H",
so erreichen die Ausgangssignale der Gatterschaltkreise G50 und G51
beide den Pegel "L". In diesem Fall liegt das Ausgangssignal des
Gatterschaltkreises G61 den Pegel "L" und entsprechend erreicht auch
das Ausgangssignal S0 des Gatterschaltkreises G62 den Pegel "L". Ist
der Wert der Spaltenadresse B kleiner als die Spaltenadresse A, so
erreicht das Steuersignal S0 den Pegel "L".
Dann werden die Adreßbits B2 und A2 im Schaltkreisblock der Gatter
schaltkreise G52, G53, G60 und G59, die Adreßbits B1 und A1 im
Schaltkreisblock der Gatterschaltkreise G54, G55, G57 und G58 mit
einander verglichen und Signale entsprechend den Ergebnissen des je
weiligen Vergleichs werden von den Schaltkreisblöcken ausgegeben.
Der Gatterschaltkreis G56 gibt nur dann ein Signal mit Pegel "H"
aus, wenn das Adreßbit B0 auf "H" und das Adreßbit A0 auf "L" liegt.
Sind in diesem Fall die Adreßbits B3, B2 und B1 gleich den Adreßbits
A3, A2 bzw. A1, so wird daher ein Signal mit einem Logikpegel ent
sprechend dem Ergebnis des Vergleichs zwischen den niederwertigsten
Adreßbits B0 und A0 ausgegeben. Ist das niederwertigste Adreßbit B0
gleich dem niederwertigsten Adreßbit A0, so erreicht das Ausgangssi
gnal des Gatterschaltkreises G56 den Pegel "L". Stimmt die Spal
tenadresse B mit der Spaltenadresse A überein, so liegen die Aus
gangssignale der Gatterschaltkreise G50, G52, G54 und G56 alle auf
"L" und der Pegel des Steuersignals S0 wird gleich "L".
Entsprechend kann in der Struktur von Fig. 24 die Struktur des in
Fig. 23 dargestellten Adressenvergleichsschaltkreises erhalten wer
den, wenn die Adreßbits B3 bis B0 (Spaltenadresse B) als Defektspal
tenadresse CB und die Spaltenadresse A mit den Adreßbits A3 bis A0
als interne Spaltenadresse CA benutzt werden.
Fig. 25 zeigt ein Beispiel für eine spezielle Struktur des De
fektspaltenadressen-Programmschaltkreises 710 von Fig. 23. In Fig. 25
ist ein Fall einer Spaltenadresse mit vier Bits als Beispiel dar
gestellt. Der Defektspaltenadressen-Programmschaltkreis 710 in Fig. 25
weist als Widerstand geschaltete n-Kanal MOS-Transistoren TD3,
TD2, TD1 und TD0, Verbindungselemente F3, F2, F1 und F0, mit bei
spielsweise einem Element, das mit einem Laserstrahl abgeschmolzen
werden kann, und einen Widerstand r mit relativ hohem Widerstand
auf. Die Defektspaltenadressen-Bitleitung B3 ist über das Verbin
dungselement F3 und den Transistor TD3 mit dem Versorgungspotential
Vcc, die Defektspaltenadressen-Bitleitung B2 über das Verbindungs
element F2 und den Transistor TD2 mit dem Versorgungspotential Vcc,
die Defektspaltenadressen-Bitleitung B1 über das Verbindungselement
F1 und den Transistor TD1 mit dem Versorgungspotential Vcc, und die
Defektspaltenadressen-Bitleitung B0 über das Verbindungselement F0
und den Transistor TD0 mit dem Versorgungspotential Vcc verbunden.
Der mit jeder der Defektspaltenadressen-Bitleitungen B3 bis B0 ver
bundene Widerstand r stellt zum Zeitpunkt der Durchtrennung der Ver
bindungselemente ein entsprechendes defektes Spaltenbit ohne Fehl
funktion auf "L" ein. Da dieses Widerstandselement r einen relativ
hohen Widerstand aufweist, ist der Strom durch dieses klein und übt
im nicht-durchtrennten Zustand des entsprechenden Verbindungsele
ments (F3 bis F0) keinen nachteiligen Effekt auf die Übertragung der
Versorgungsspannung Vcc von den entsprechenden Transistoren TD3 bis
TD0 zu den entsprechenden Adreßbitleitungen B3 bis B0 aus. In Über
einstimmung mit einer solchen Struktur kann die Defektspaltenadresse
programmiert werden, wenn die Verbindungselemente F3 bis F0 in Über
einstimmung mit der Defektspaltenadresse geeignet abgeschmolzen wer
den.
Ist die Zahl der Bits der Defektspaltenadresse, die der Defektspal
tenadressen-Programmschaltkreis 710 speichert, gleich der Zahl von
Bits der internen Spaltenadresse, so kann ohne defekte Spalte der
Fall auftreten, daß der Defektspaltenadressen-Programmschaltkreis
710 beispielsweise die Spalte 1111 als defekt angibt, die mit der
Maximalspalte im Speicherzellenfeld übereinstimmt. In einem solchen
Fall wird die Ersetzung einer Spalte mit einer normalen Maximalspal
tenadresse beim Auswählen einer normalen Spalte verhindert, indem
die Zahl von Defektspaltenadreßbits, die im Programmschaltkreis 710
gespeichert werden, um eins größer als die Zahl interner Spal
tenadreßbits in dieser Halbleiterspeichereinrichtung gemacht wird.
Dieser eine zusätzliche Bit wird als höchstwertiges Adreßbit verwen
det, wobei dieses höchstwertige Defektspaltenadreßbit auf "H" gehal
ten wird, wenn keine defekte Spalte vorhanden ist, und dieses
höchstwertige Defektspaltenadreßbit auf "L" programmiert wird, wenn
eine defekte Spalte existiert. In diesem Fall kann der Adreßver
gleichsschaltkreis 711 eine Struktur aufweisen, bei der das höchst
wertige interne Adreßbit entsprechend dem zusätzlichen Adreßbit
gleich "L" ist.
Bei der in Fig. 23 dargestellten Struktur wird eine defekte Spalte
durch gleichzeitiges Auswählen von Speicherzellen mit zwei Bits
durch den zweiten Spaltendekoder und weiteres Auswählen einer
Speicherzelle mit einem Bit durch den Ein-/Ausgabeauswahlschaltkreis
72 repariert. Es ist jedoch ferner möglich, eine Struktur zu imple
mentieren, bei der eine Mehrzahl defekter Spalten repariert werden
kann.
Fig. 26 zeigt eine Struktur einer Spaltenauswahlschaltung in einer
Halbleiterspeichereinrichtung in Übereinstimmung mit einer weiteren
Ausführungsform der Erfindung. In Fig. 26 weist der erste Spaltende
koder 15 NAND-Einheitsdekoderschaltkreise CD0 bis CD4, . . . auf.
Der zweite Spaltendekoder 16′ weist 4-Eingangs-NAND-Schaltkreise
NA0′ bis NA4′ auf, die entsprechend den Bitleitungspaaren BL0, *BL0
bis BL4, *BL4 gebildet sind. Obwohl in Fig. 26 eine vorbestimmte
Zahl (m) von Bitleitungspaaren geschaffen ist, ist nur ein Abschnitt
entsprechend vier Bitleitungspaaren als Beispiel dargestellt, um die
Figur zu vereinfachen. Das Ausgangssignal eines Dekoderschaltkreises
CDi (i=0 bis n) wird den NAND-Schaltkreisen NAi′, NAi+1′, NAi+2′ und
NAi+3′ zugeführt. Bei der in Fig. 26 dargestellten Struktur werden
Bitleitungspaare, die einander in Form einer Schleife benachbart
sind, nicht ausgewählt und den Eingängen der NAND-Schaltkreise NA0′
bis NA2′ wird das Versorgungspotential Vcc zugeführt. Wird bei die
ser Struktur ein Einheitsdekoderschaltkreis CDi ausgewählt, so wer
den gleichzeitig vier NAND-Schaltkreise NAi′ bis NAi+3′ in den aus
gewählten Zustand gebracht und vier Bitleitungspaare werden simultan
ausgewählt.
Es sind vier Paare interner Datenübertragungsleitungen I/O0, *I/O0,
I/O1, *I/O1, I/O2, *I/O2 und I/O3, *I/O3 gebildet, um eine simultane
Auswahl von vier Bitleitungspaaren zu erlauben. Jedes Bitleitungs
paar ist mit den internen Datenübertragungs-Leitungspaaren I/O0,
*I/O0 bis I/O3, *I/O3 verbunden, so daß vier gleichzeitig von einem
Einheitsdekoderschaltkreis ausgewählte Bitleitungspaare mit ver
schiedenen internen Datenübertragungs-Leitungspaaren verbunden wer
den können. Das bedeutet, daß die Bitleitungspaare BL4k, *BL4k bis
BL4k+3, *BL4k+3 aufeinanderfolgend mit den Datenübertragungs-Lei
tungspaaren I/O0, *I/O0 bis I/O3, *I/O3 verbunden sind, wobei k eine
beliebige ganze Zahl darstellt.
Mit dem Ein-/Ausgabeauswahlschaltkreis 72 (siehe Fig. 22) sind vier
Paare interner Datenübertragungsleitungen I/O0, *I/O0 bis I/O3,
*I/O3 verbunden. Der Ein-/Ausgabeauswahlschaltkreis 72 wählt in
Übereinstimmung mit der internen Spaltenadresse (d. h. dem ausgewähl
ten Einheitsdekoderschaltkreis) ein bestimmtes internes Datenüber
tragungs-Leitungspaar unter diesen vier Paaren interner Datenüber
tragungsleitungen aus.
Fig. 27 zeigt ein Diagramm eines Beispiels für die detaillierte
Struktur des I/O-Auswahlsteuerblocks 70 von Fig. 21. In Fig. 27
weist der Ein-/Ausgabe-Auswahlsteuerschaltkreis 71 einen Defektspal
tenadressen-Programmschaltkreis 710 zum Speichern einer Defektspal
tenadresse CB, die eine defekte Spalte angibt, einen Adressenver
gleichsschaltkreis 711 zum Vergleichen der internen Spaltenadresse
CA (und *CA) mit der Defektspaltenadresse CB, die die defekte Spalte
angibt und im Defektspaltenadressen-Programmschaltkreis 710 einpro
grammiert ist, und einen Adressenkonvertierungsschaltkreis 712, der
von den Steuersignalen S, *S vom Adressenvergleichsschaltkreis 711
und der internen Spaltenadresse CA, *CA abhängig ist, zum Erzeugen
eines Auswahlsteuersignals IS auf.
Fig. 28 zeigt ein Diagramm eines Beispiels für die Eingangsstufe des
Adressenkonvertierungsschaltkreises 712 von Fig. 27. Der in Fig. 28
dargestellte Adressenkonvertierungsschaltkreis 712 erzeugt ein Si
gnal sowohl zum Verbinden von drei Bitleitungspaaren mit dem Ein-/
Ausgabeschaltkreis 7 als auch zum Reparieren einer defekten Spalte
von vier gleichzeitig ausgewählten Bitleitungspaaren.
In Fig. 28 weist der Adressenkonvertierungsschaltkreis 712a Gatter
schaltkreise GE1 bis GE6 zum Erfassen einer Nicht-Übereinstimmung
der logischen Werte der jeweiligen zugeführten Eingangssignale und
UND-Gatterschaltkreise GA1 bis GA4 zum jeweiligen Erzeugen von Aus
wahlsteuersignalen IS0, IS1, IS2 und IS3, die die Art der Auswahl
eines internen Datenübertragungs-Leitungspaars im Ein-/
Ausgabeauswahlschaltkreis 72 bestimmen, auf.
Der Gatterschaltkreis GE1 empfängt das Steuersignal *S0 und das in
terne Spaltenadreßbit *C1. Der Gatterschaltkreis GE2 empfängt die
internen Spaltenadreßbits C0 und *C1, der Gatterschaltkreis GE3 das
Steuersignal *S0 und das interne Spaltenadreßbit C0, der Gatter
schaltkreis GE4 das Steuersignal *S0 und das interne Spaltenadreßbit
C1, der Gatterschaltkreis GE5 die internen Spaltenadreßbits C1, C0
und der Gatterschaltkreis GE6 das Steuersignal *S0 und das interne
Spaltenadreßbit C0. Das Steuersignal *S0 ist ein Steuersignal, das
vom Adressenvergleichsschaltkreis 711 erzeugt wird und komplementär
zum in Fig. 23 dargestellten Steuersignal S0 ist. Die internen Spal
tenadreßbits C0 und C1 sind Adreßbits niedriger Ordnung der internen
Spaltenadresse CA und *C1 stellt das zum Adreßbit C1 komplementäre
Adreßbit dar.
Der UND-Schaltkreis GA1 empfängt die Ausgangssignale der Gatter
schaltkreise GE1 und GE2 und erzeugt ein Steuersignal IS0. Der UND-
Schaltkreis GA2 empfängt das interne Spaltenadreßbit *C1 und das
Ausgangssignal des Gatterschaltkreises GE3 und erzeugt ein Steuersi
gnal IS1. Der UND-Schaltkreis GA3 empfängt die Ausgangssignale der
Gatterschaltkreise GE4 und GE5 und erzeugt ein Steuersignal IS2. Der
UND-Schaltkreis GA4 empfängt das interne Spaltenadreßbit C1 und das
Ausgangssignal des Gatterschaltkreises GE6 und erzeugt ein Steuersi
gnal IS3.
Fig. 29 zeigt in einer Tabelle die Operation des Adressenkonvertie
rungsschaltkreises 712a, der in Fig. 28 dargestellt ist. Wie aus der
Tabelle von Fig. 29 ersichtlich ist, wird in diesem Adressenkonver
tierungsschaltkreis 712a nur eines der vier Auswahlsteuersignale IS0
bis IS3 durch eine Kombination der Steuersignale S0, *S0 vom Adres
senvergleichsschaltkreis 711 und zwei niederwertigen Bits C0, *C0,
C1, *C1 der internen Spaltenadresse in den ausgewählten Zustand ge
bracht und steigt auf "H" an.
Die vom ersten Schaltkreis 712a in Fig. 28 erzeugten Auswahlsteuer
signale IS0 bis IS3 werden ferner einem zweiten Schaltkreis zuge
führt, der in Fig. 30 dargestellt ist. Der in Fig. 30 gezeigte
zweite Schaltkreis bildet den Ausgangsbereich des Adressenkonvertie
rungsschaltkreises 712. Vom zweiten Schaltkreis werden die Auswahl
steuersignale IS0N bis IS3N, IS0(-1) bis IS3(-1) und IS0(-2) bis
IS3(-2) erzeugt, die die Auswahlart im Ein-/Ausgabeschaltkreis 72
bestimmen.
In Fig. 30 weist der zweite Schaltkreis 712b, der die Ausgangsstufe
des Adressenkonvertierungsschaltkreises 712 bildet, 2-Eingangs-UND-
Gatterschaltkreise GA18 bis GA25, Inverterschaltkreise GI1 bis GI4
zum Invertieren der empfangenen Signale und NOR-Gatterschaltkreise
GN1 bis GN4 zum Ausgeben eines Signals mit Pegel "H" nur dann, wenn
alle empfangenen Eingangssignale auf "L" liegen, auf. Der zweite
Schaltkreis 712b weist vier unabhängige Schaltkreisblöcke auf. Der
Schaltkreisblock zum Empfangen der Steuersignale S0(-1), IS0 und
S0(-2) erzeugt Steuersignale IS0(-1), IS0N und IS0(-2), um die Rei
henfolge der internen Datenübertragungs-Leitungspaare entsprechend
ihren Nummern aufrecht zu erhalten und die Paare mit dem gemeinsamen
Datenbus (Datenbus mit drei Bit) zu verbinden. Wenn die Steuersi
gnale IS1(-1), IS1N und IS1(-2) erzeugt werden, wird die Verbindung
der internen Datenübertragungs-Leitungspaare und des gemeinsamen Da
tenbus um ein Bit verschoben. Werden die Steuersignale IS2(-1), IS2N
und IS2(-2) erzeugt, so wird die Verbindung der internen Datenüber
tragungs-Leitungspaare und des gemeinsamen Datenbus um zwei Bit ver
schoben. Wenn die Steuersignale IS3(-1), IS3N und IS3(-2) erzeugt
werden, wird die Verbindung der internen Datenübertragungs-Leitungs
paare und des gemeinsamen Datenbus um drei Bit verschoben.
Die Steuersignale IS0 bis IS3 stellen Auswahlsteuersignale dar, die
vom ersten Schaltkreisblock 712a der Fig. 28 erzeugt werden. Das
Steuersignal S0(-1) erreicht den Pegel "H" nur dann, wenn die in
terne Spaltenadresse CA einen um eins (Dezimalzahl) kleineren Wert
als die Defektspaltenadresse aufweist und das Steuersignal S0(-2)
erreicht den Pegel "H" nur dann, wenn die interne Spaltenadresse CA
einen um zwei (Dezimalzahl) kleineren Wert als die Defektspal
tenadresse aufweist. Diese Steuersignale S0(-1) und S0(-2) werden
vom Adressenvergleichsschaltkreis 711 erzeugt, der in Fig. 19 darge
stellt ist, und sind in den Steuersignalen S, *S enthalten. Daher
vergleicht der Adressenvergleichsschaltkreis 711 die Defektspal
tenadresse, die im Defektspaltenadressen-Programmschaltkreis 710
einprogrammiert ist, die um eins verminderte Defektspaltenadresse
und die um zwei verminderte Defektspaltenadresse mit einer empfange
nen internen Spaltenadresse CA.
Das Steuersignal ISj(-1) (j=0, 1, 2, 3) wird in der Schaltkreis
struktur der Fig. 30 erzeugt, wenn das Steuersignal ISj und das
Steuersignal S0(-1) beide den Pegel "H" erreichen. Das Steuersignal
ISjN erzeugt, wenn das Steuersignal ISj auf "H" und die Steuersi
gnale ISj(-1) und ISj(-2) beide auf "L" liegen.
In den Fig. 31A bis 31C sind Strukturen von Ein-/
Ausgabeauswahlschaltkreisen gezeigt, die entsprechend Steuersigna
len klassifiziert werden und durch Steuersignale arbeiten, die vom
zweiten Schaltkreis der Fig. 30 erzeugt werden. Fig. 31A zeigt einen
Abschnitt eines Ein-/Ausgabeauswahlschaltkreises, der in Abhängig
keit von den Steuersignalen IS0N bis IS3N arbeitet, Fig. 31B einen
Abschnitt eines Ein-/Ausgabeauswahlschaltkreises, der in Abhängig
keit von den Steuersignalen IS0(-1) bis IS3(-1) arbeitet. Fig. 31C
zeigt ein Diagramm einer Schaltkreisstruktur eines Abschnitts, der
in Abhängigkeit von den Steuersignalen IS0(-2) bis IS3(-2) arbeitet.
Obwohl die Schaltkreisstrukturen der Fig. 31A bis 31C getrennt dar
gestellt sind, als ob sie unabhängige Schaltkreisstrukturen wären,
erfolgt diese Darstellung nur aus dem Grund, die Operation des Ein-/
Ausgabeauswahlschaltkreises einfacher verstehen zu können. Die
Struktur kann so angepaßt werden, daß ein Signal der logischen Summe
von Signalen der entsprechenden der Fig. 31A bis 31C den Transisto
ren (Transfergattertransistoren), die jeweils in den internen Daten
übertragungs-Leitungspaaren gebildet sind, zugeführt wird. Alterna
tiv können die Steuersignale unter Verwendung eines PLD
(programmierbaren Logikeinrichtung) dekodiert werden, um selektiv
Transfergattertransistoren zu treiben, die mit den internen Daten
übertragungs-Leitungspaaren verbunden sind. Es kann jegliche Schalt
kreisstruktur verwendet werden, bei der die Strukturen der in den
Fig. 31A bis 31C dargestellten Ein-/Ausgabeauswahlschaltkreise äqui
valent implementiert werden kann. Einander entsprechende Transfer
gattertransistoren in den Fig. 31A bis 31C sind mit denselben Be
zugszeichen versehen.
Wird in Fig. 31A das Steuersignal IS0N erzeugt, so werden die Trans
fergattertransistoren T10a, T10b, T21a, T21b, T32a, T32b in einen
leitenden Zustand gebracht und die internen Datenübertragungs-Lei
tungspaare I/O0, *I/O0, I/O1, *I/O1 und I/O2, *I/O2 werden mit den
gemeinsamen Datenbus-Leitungspaaren D0, *D0, D1, *D1 bzw. D2, *D2
verbunden.
Wird das Steuersignal IS1N erzeugt, so werden die Transfergatter
transistoren T20a, T20b, T31a, T31b und T42a, T42b in einen Durch
laßzustand gebracht und die internen Datenübertragungs-Leitungspaare
I/O1, *I/O1, I/O2, *I/O2 und I/O3, *I/O3 werden mit den gemeinsamen
Datenbus-Leitungspaaren D0, *D0, D1, *D1 bzw. D2, *D2 verbunden.
Wenn das Steuersignal IS2N erzeugt wird, so werden die Transfergat
tertransistoren T12a, T12b, T30a, T30b und T41a, T41b in den Durch
laßzustand gebracht und die internen Datenübertragungs-Leitungspaare
I/O0, *I/O0, I/O2, *I/O2 und I/O3, *I/O3 werden mit den gemeinsamen
Datenbus-Leitungspaaren D2, *D2, D0, *D0 bzw. D1 *D1 verbunden.
Wird das Steuersignal IS3N erzeugt, so werden die Transfergatter
transistoren T11a, T11b, T22a, T22b und T40a, T40b in den Durchlaß
zustand gebracht und die internen Datenübertragungs-Leitungspaare
I/O0, *I/O0, I/O1, *I/O1 und I/O3, *I/O3 werden mit den gemeinsamen
Datenbus-Leitungspaaren D1, *D1, D2, *D2 bzw. D0, *D0 verbunden.
Wird in Fig. 31B das Steuersignal IS0(-1) erzeugt, so werden die
Transfergattertransistoren T10a, T10b, T34a, T34b, T43a, T43b in
einen leitenden Zustand gebracht und die internen Datenübertragungs-
Leitungspaare I/O0, *I/O0, I/O2, *I/O2 und I/O3, *I/O3 werden mit
den gemeinsamen Datenbus-Leitungspaaren D0, *D0, D1, *D1 bzw. D2,
*D2 verbunden. Wird das Steuersignal IS1(-1) erzeugt, so werden die
Transfergattertransistoren T13a, T13b, T20a, T20b und T44a, T44b in
den Durchlaßzustand gebracht und die internen Datenübertragungs-Lei
tungspaare I/O0, *I/O0, I/O1 und I/O3, *I/O3 werden mit den
gemeinsamen Datenbus-Leitungspaaren D2, *D2, D0, *D0 bzw. D1, *D1
verbunden.
Wenn das Steuersignal IS2(-1) erzeugt wird, so werden die Transfer
gattertransistoren T14a, T14b, T23a, T23b und T30a, T30b in den
Durchlaßzustand gebracht und die internen Datenübertragungs-Leit
tungspaare I/O0, *I/O0, I/O1, *I/O1 und I/O2, *I/O2 werden mit den
gemeinsamen Datenbus-Leitungspaaren D1, *D1, D2, *D2 bzw. D0, *D0
verbunden.
Wird das Steuersignal IS3(-1) erzeugt, so werden die Transfergatter
transistoren T24a, T24b, T33a, T33b und T40a, T40b in den Durchlaß
zustand gebracht und die internen Datenübertragungs-Leitungspaare
I/O1, *I/O1, I/O2, *I/O2 und I/O3, *I/O3 werden mit den gemeinsamen
Datenbus-Leitungspaaren D1, *D1, D2, *D2 bzw. D0, *D0 verbunden.
Wird in Fig. 31C das Steuersignal IS0(-2) erzeugt, so werden die
Transfergattertransistoren T10a, T10b, T21a, T21b und T43a, T43b in
den leitenden Zustand gebracht und die internen Datenübertragungs-
Leitungspaare I/O0, *I/O0, I/O1, *I/O1 und I/O3, *I/O3 werden mit
den gemeinsamen Datenbus-Leitungspaaren D0, *D0, D1, *D1 bzw. D3,
*D3 verbunden.
Wird das Steuersignal IS1(-2) erzeugt, so werden die Transfergatter
transistoren T13a, T13b, T20a, T20b und T31a, T31b in den Durchlaß
zustand gebracht und die internen Datenübertragungs-Leitungspaare
I/O0, *I/O0, I/O1, *I/O1 und I/O2, *I/O2 werden mit den gemeinsamen
Datenbus-Leitungspaaren D2, *D2, D0, *D0 bzw. D1, *D1 verbunden.
Wenn das Steuersignal IS2(-2) erzeugt wird, so werden die Transfer
gattertransistoren T23a, T23b, T30a, T30b und T41a, T41b in den
Durchlaßzustand gebracht und die internen Datenübertragungs-Lei
tungspaare I/O1, *I/O1, I/O2, *I/O2 und I/O3, *I/O3 werden mit den
gemeinsamen Datenbus-Leitungspaaren D2, *D2, D0, *D0 bzw. D1, *D1
verbunden.
Wird das Steuersignal IS3(-2) erzeugt, so werden die Transfergatter
transistoren T11a, T11b, T33a, T33b und T40a, T40b in den Durchlaß
zustand gebracht und die internen Datenübertragungs-Leitungspaare
I/O0, *I/O0, I/O2, *I/O2 und I/O3, *I/O3 werden mit den gemeinsamen
Datenbus-Leitungspaaren D1, *D1, D2 *D2 bzw. D0, *D0 verbunden. Im
folgenden wird nun der Betrieb beschrieben.
Existiert kein defektes Bit oder weist die interne Spaltenadresse CA
einen kleineren Wert als die Defektspaltenadresse CB auf, so befin
det sich das Ausgangssignal S0 vom Adressenvergleichsschaltkreis 711
auf "H". In diesem Fall erreichen
entsprechend der in Fig. 29 dargestellten Beziehung die Steuersi
gnale IS0, IS1 IS2 bzw. IS3 für die Zustände (L, L), (L, H), (H, L)
und (H, H) der niederwertigsten Bits (C1, C0) der internen Spal
tenadresse CA den Pegel "H".
Ist bei der in Fig. 30 dargestellten Schaltkreisstruktur der Wert
der internen Spaltenadresse CA um drei oder mehr (Dezimalzahl) klei
ner als die Defektspaltenadresse CB, so erreicht ein entsprechendes
der Steuersignale IS0N bis IS3N den Pegel "H", falls eines der Steu
ersignale IS0 bis IS3 erzeugt wird.
Ist der Wert der interenen Spaltenadresse CA um eins (Dezimalzahl)
kleiner als die Defektspaltenadresse CB, so erreicht das Signal S0(-1)
den Pegel "H" und in Übereinstimmung mit der in Fig. 30 darge
stellten Schaltkreisstruktur erreichen die Steuersignale IS0(-1) bis
IS3(-1) jeweils den Pegel "H", wenn die Steuersignale IS0 bis IS3
auf "H" liegen.
Ist der Wert der internen Spaltenadresse CA um zwei (Dezimalzahl)
kleiner als die Defektspaltenadresse CB, so erreicht das Signal S0(-2)
den Pegel "H" und in Übereinstimmung mit der in Fig. 30 darge
stellten Schaltkreisstruktur erreichen die entsprechenden Steuersi
gnale IS0(-2) bis IS3(-2) den Pegel "H", wenn die Steuersignale IS0
bis IS3 jeweils auf "H" liegen.
Ist der Wert der internen Spaltenadresse CA gleich oder größer wie
die Defektspaltenadresse DB, so erreicht das Ausgangssignalbit S0
des Adressenvergleichsschaltkreises 711 den Pegel "L". In Überein
stimmung mit der in Fig. 29 dargestellten Beziehung der Signale er
reichen daher die Steuersignale IS1, IS2, IS3 und IS0 für die Zu
stände (L, L), (L, H), (H, L) bzw. (H, H) der zwei niederwertigsten
Bits (C1, C0) der internen Spaltenadresse CA jeweils den Pegel "H".
Darüber hinaus liegen die Steuersignale IS1N, IS2N, IS3N und IS0N in
Übereinstimmung mit der in Fig. 30 dargestellten Schaltkreisstruktur
für die jeweiligen Zustände der Bits (C1, C0) der oben angeführten
internen Spaltenadresse auf "H".
Es sei angenommen, daß in einer Speicherzelle, die beispielsweise
mit dem Bitleitungspaar BL4, *BL4 verbunden ist, bei der in Fig. 26
gezeigen Struktur ein Defekt auftritt. In diesem Fall ist die De
fektspaltenadresse CB gleich vier (Dezimalzahl). Ist eine extern an
gelegte Spaltenadresse gleich 0 (Dezimalzahl) und ist der Einheits
dekoderschaltkreis CD0 ausgewählt, so werden die NAND-Schaltkreise
NA0′, NA1′, NA2′ und NA3′ ausgewählt, die im zweiten Spaltendekoder
16′ enthalten sind. In diesem Fall werden die Auswahlgattertransi
storen TR0, TR0′ bis TR3, TR3′ in den Durchlaßzustand gebracht und
die internen Datenübertragungs-Leitungspaare I/O0, *I/O0 bis I/O3,
*I/O3 werden mit den Bitleitungspaaren BL0, *BL0 bis BL3, *BL3 ver
bunden. Die in Abhängigkeit von der externen Spaltenadresse erzeugte
interne Spaltenadresse CA wird zu "0" (im folgenden wird die Adresse
CA durch eine Dezimalzahl dargestellt). Entsprechend erreichen die
internen Spaltenadreßbits C1 und C0 beiden Pegel "L", während das
Steuersignal S0 den Pegel "H" erreicht. Hierdurch liegt das Steuer
signal IS0 im ersten Schaltkreis 712a der Fig. 28 auf "H".
Da der Wert der internen Spaltenadresse CA um drei oder mehr kleiner
als die Defektspaltenadresse CB ist, führt dies zur Beziehung S0(-1)
=S0(-2)="L" zwischen den Signalbits und das Steuersignal IS0N er
reicht in Übereinstimmung mit den Fig. 29 dargestellten Signalen den
Pegel "H". Entsprechend wird in diesem Fall das Steuersignal IS0N
vom zweiten Schaltkreis (712b) der Fig. 30 erzeugt und erreicht den
Pegel "H". Wie in Fig. 31A gezeigt ist, werden in diesem Fall die
Transfergattertransistor T10a, T10b, T21a, T21b und T32a, T32b in
den Durchlaßzustand gebracht und die internen Datenübertragungs-Lei
tungspaare I/O0, *I/O0 bis I/O2, *I/O2 werden mit den gemeinsamen
Datenbus-Leitungspaaren D0, *D0 bis D2, *D2 im Ein-/
Ausgabeschaltkreis 72 verbunden.
Ist die extern zugeführte Spaltenadresse gleich "1" und wird der De
koderschaltkreis CD1 im ersten Dekoderschaltkreis 15 ausgewählt, so
werden im zweiten Dekoder 16′ die NAND-Schaltkreise NA1′, NA2′, NA3′
und NA4′ ausgewählt. Hierdurch werden die Auswahlgattertransistoren
Tr1, Tr1′ bis Tr4, Tr4′ in den Durchlaßzustand gebracht und die in
ternen Datenübertragungs-Leitungspaare I/O1, *I/O1, I/O2, *I/O2,
I/O3, *I/O3 und I/O0, *I/O0 werden mit den Bitleitungspaaren BL1,
*BL1, BL2, *BL2, BL3, *BL3 und BL4, *BL4 verbunden. In diesem Fall
ist die interne Spaltenadresse CA gleich "1". Dies führt zur Bezie
hung C1="L", C0="H", S0="H" und das Steuersignal IS1 erreicht im er
sten Schaltkreis 712a der Fig. 28 den Pegel "H". Der Wert der inter
nen Spaltenadresse CA ist um 3 oder mehr kleiner als die Defektspal
tenadresse. Dies führt zu S0(-1)=S0(-2)="L" und daher erreicht das
Steuersignal IS1N im zweiten Schaltkreis 712b der Fig. 30 den Pegel
"H". In diesem Fall werden bei der vorliegenden Struktur des Ein-/
Ausgabeauswahlschaltkreises 72 der Fig. 31A die internen Datenüber
trangungs-Leitungspaare I/O1, *I/O1, I/O2, *I/O2 und I/O3, *I/O3 mit
den gemeinsamen Datenbus-Leitungspaaren D0, *D0, D1, *D1 bzw. D2,
*D2 verbunden.
Ist die externe Spaltenadresse gleich "2" und wid der Dekoder
schaltkreis CD2 im ersten Spaltendekoder 15 ausgewählt, so werden im
zweiten Spaltendekoder 16′ die NAND-Schaltkreise NA2′, NA3′, NA4′,
NA5′ ausgewählt und die Auswahlgattertransistoren Tr2, Tr2′ bis Tr5,
Tr5′ werden durchgeschaltet. Daher werden die internen Datenübertra
gungs-Leitungspaare I/O2, *I/O2, I/O3, *I/O3, I/O0, *I/O0 und I/O1,
*I/O1 sind mit den Bitleitungspaaren BL2, *BL2, BL3, *BL3, BL4, *BL4
bzw. BL5, *BL5 verbunden.
Da die internen Spaltenadresse CA gleich "2" ist, sind die Adreßbits
C1="H", C0="L" und das Steuersignalbit S0="H" und das Steuersignal
IS2 wird vom ersten Schaltkreis 712a erzeugt, der in Fig. 28 darge
stellt ist.
Da der Wert der internen Spaltenadresse CA um 2 kleiner als die De
fektspaltenadresse CB ist, führt dies zu S0(-1)="L", S0(-2)="H" und
das Steuersignal IS2(-2) wird im zweiten Schaltkreis 212b der Fig. 30
erzeugt. Daher werden in diesem Fall in Fig. 31C die Transfergat
tertransistoren T23a, T23b, T30a, T30b, T41a, T41b in den Durchlaß
zustand gebracht und die internen Datenübertragungs-Leitungspaare
I/O2, *I/O2, I/O3, *I/O3, I/O1, *I/O1 werden mit den gemeinsamen Da
tenbus-Leitungspaaren D0, *D0, D1, *D1 bzw. D2, *D2 verbunden.
Ist die externe Spaltenadresse gleich "3" und wird der Dekoder
schaltkreis CD3 im ersten Spaltendekoder 15 ausgewählt, so werden im
zweiten Spaltendekoder 16′ die NAND-Schaltkreise NA3′, NA4′, NA5′,
NA6′ ausgewählt und die Auswahlgattertransistoren Tr3, Tr3′ bis Tr6,
Tr6′ werden durchgeschaltet. In diesem Fall werden die internen Da
tenübertragungs-Leitungspaare I/O3, *I/O3, I/O0, *I/O0, I/O1, *I/O1
und I/O2, *I/O2 mit den Bitleitungspaaren BL3, *BL3, BL4, *BL4, BL5,
*BL5 bzw. BL6, *BL6 verbunden.
Die interne Spaltenadresse CA ist "3". Dies führt zu C1="H", C0="H",
S0="H" und das Steuersignal IS3 wird vom ersten Schaltkreis 712a er
zeugt, der in Fig. 28 dargestellt ist.
Der Wert der internen Spaltenadresse CA ist um eins kleiner als die
Defektspaltenadresse CB. Dies führt zu S0(-1)="H", S0(-2)="L" und
das Steuersignal IS3(-1) wird vom zweiten Schaltkreis 712b erzeugt,
der in Fig. 30 gezeigt ist. In diesem Fall werden bei der in Fig. 31B
dargestellten Struktur des Ein-/Ausgabeauswahlschaltkreises die
Transfergattertransistoren T24a, T24b, T33a, T33b und T40a, T40b in
den Durchlaßzustand gebracht und die internen Datenübertragungs-Lei
tungspaare I/O3, *I/O3, I/O1, *I/O1, I/O2, *I/O2 mit den gemeinsamen
Datenbus-Leitungspaaren D0, *D0, D1, *D1 bzw. D2, *D2 verbunden.
Es sei angenommen, daß die externe Spaltenadresse gleich "4" ist und
damit gleich dem Wert der Defektspaltenadresse wird. In diesem Fall
werden im ersten Spaltendekoder 15 der Dekoderschaltkreis CD4, im
zweiten Spaltendekoder 16 die NAND-Schaltkreise NA4′, NA5′, NA6′ und
NA7′ ausgewählt und die Auswahlgattertransistoren Tr4, Tr4′ bis Tr7,
Tr7′ werden durchgeschaltet. Zu diesem Zeitpunkt sind die internen
Datenübertragungs-Leitungspaare I/O0, *I/O0, I/O1, *I/O1, I/O2,
*I/O2, I/O3, *I/O3 mit den Bitleitungspaaren BL4, *BL4 BL5, *BL5,
BL6, *BL6 bzw. BL7, *BL7 verbunden.
Da die interne Spaltenadresse CA gleich "4" ist, gilt C1="L",
C0="L", S0="L". In diesem Fall wird das Steuersignal IS1 vom ersten
Schaltkreis 712a der Fig. 28 erzeugt.
Da die interne Spaltenadresse CA gleich dem Wert der Defektspal
tenadresse CB ist und die Bedingung erfüllt, daß der Wert der inter
nen Spaltenadresse CA gleich oder größer der Defektspaltenadresse
ist, führt dies zu S0(-1)=S0(-2)="L" und vom zweiten Schaltkreis
712b der Fig. 30 wird das Steuersignal IS1N erzeugt. Daher werden in
der Struktur des Ein-/Ausgabeschaltkreises, der in der Fig. 31A ge
zeigt ist, die Transfergattertransistoren T20a, T20b, T31a, T31b,
T42a, T42b in den Durchlaßzustand gebracht und die internen Daten
übertragungs-Leitungspaare I/O1, *I/O1, I/O2, *I/O2 und I/O3, *I/O3
werden mit den gemeinsamen Datenbus-Leitungspaaren D0, *D0, D1, *D1
bzw. D2, *D2 verbunden. Es sei angenommen, daß der Rest beim Teilen
der internen Spaltenadresse durch 4 gleich j ist. Jedesmal, wenn die
externe Spaltenadresse um eins ansteigt, wird ein Steuersignal ISjN
erzeugt und Speicherzellen mit drei Bit benachbarter Spalten werden
mit einem Datenbus verbunden. Das Bitleitungspaar BL4, *BL4 der de
fekten Spalte wird in Übereinstimmung mit der oben beschriebenen
Verbindungsart in den nicht-ausgewählten Zustand versetzt.
Bei der oben angeführten Struktur wird eine defekte Spalte durch
Auswählen von drei Paaren internen Datenübertragungs-Leitungspaaren
aus vier internen Datenübertragungs-Leitungspaaren repariert. Bei
dieser Struktur können jedoch zwei defekte Spalten repariert werden,
indem selektiv zwei interne Datenübertragungs-Leitungspaare mit ei
nem gemeinsamen Datenbus verbunden werden.
Fig. 32 zeigt ein Diagramm einer Struktur eines Ein-/Ausgabe-Aus
wahlsteuerschaltkreises zum Reparieren von zwei defekten Spalten. In
Fig. 32 weist der Ein-/Ausgabe-Auswahlsteuerschaltkreis 71 einen De
fektspalten-Programmschaltkreis 83 zum Speichern einer ersten defek
ten Spalte, einen Defektspalten-Programmschaltkreis 84 zum Speichern
der Adresse einer zweiten defekten Spalte, einen ersten Adressenver
gleichsschaltkreis 81 zum Vergleichen der internen Spaltenadresse CA
mit einer Defektspaltenadresse, die im Defektspalten-Programmschalt
kreis 83 einprogrammiert ist, und einen zweiten Adressenvergleichs
schaltkreis 82 zum Vergleichen der internen Spaltenadresse CA mit
einer zweiten Defektspaltenadresse, die im Defektspalten-Programm
schaltkreis 84 einprogrammiert ist, auf. Vom ersten Adressenver
gleichsschaltkreis 81 wird ein Steuersignal S0′ zum Angeben des Ver
gleichsergebnisses und vom zweiten Adressenvergleichsschaltkreis 82
ein Steuersignal S1′ zum Angeben des Vergleichsergebnisses erzeugt.
Der Wert der im Defektspalten-Programmschaltkreis 83 einprogram
mierten Defektspaltenadresse ist kleiner als die im zweiten De
fektspalten-Programmschaltkreis 84 einprogrammierte Defektspal
tenadresse. Im zweiten Defektspalten-Programmschaltkreis 84 wird
eine Adresse einprogrammiert, deren Wert um "1" kleiner als die
Spaltenadresse der tatsächlich defekten Spalte ist.
Fig. 33 zeigt ein Diagramm einer Struktur für den ersten Schaltkreis
712a′, der die Eingangsstufe eines Adressenkonvertierungsschaltkrei
ses zum Reparieren zweier defekter Spalten bildet. In Fig. 33 weist
der erste Schaltkreis 712a′ 2-Eingangs-Gatterschaltkreise GE7 bis
GE12 zum Ermitteln einer exklusiven logischen Summe empfangener Si
gnale und zum Erfassen der Übereinstimmung/Nichtübereinstimmung der
Logikpegel der Eingangssignale, 3-Eingangs-UND-Schaltkreise GA5 bis
GA12 zum Ermitteln des logischen Produkts empfangener Signale und 2-
Eingangs-ODER-Schaltkreise GO1 bis GO4 zum Ermitteln der logischen
Summe empfangener Signale auf.
Der Gatterschaltkreis GE7 empfängt das Steuersignal S0′ und das in
terne Spaltenadreßbit C0′, der Gatterschaltkreis GE8 die internen
Spaltenadreßbits C0′ und *C1′, der Gatterschaltkreis GE9 das Steuer
signal *S0′ und das interne Spaltenadreßbit C0′, der Gatterschalt
kreis GE10 das Steuersignal S0′ und das interne Spaltenadreßbit C0′,
der Gatterschaltkreis GE11 die internen Spaltenadreßbits C0′ und
C1′, und der Gatterschaltkreis GE12 das Steuersignal *S0′ und das
interne Spaltenadreßbit C0′.
Der Gatterschaltkreis GA5 empfängt das Steuersignal S1′ und die Aus
gangssignale der Gatterschaltkreise GE7 und GE8, der Gatterschalt
kreis GA6 die internen Spaltenadreßbits C1′ und *C0′ sowie das Steu
ersignal *S1, der Gatterschaltkreis GA7 das Steuersignal S1′, das
interne Spaltenadreßbit C1′ und das Ausgangssignal des Gatterschalt
kreises GE9, der Gatterschaltkreis GA8 die internen Spaltenadreßbits
C0′ und C1′ sowie das Steuersignal *S1′, der Gatterschaltkreis GA9
das interne Spaltenadreßbit S1′ und die Ausgangssignale der Gatter
schaltkreise GE10 und GE11, der Gatterschaltkreis GA10 die internen
Spaltenadreßbits *C1′ und *C0′ sowie das Steuersignal *S1′, der Gat
terschaltkreis GA11 das Steuersignal S1′, das interne Spaltenadreß
bit C1′ und das Ausgangssignal des Gatterschaltkreises GE12 und der
Gatterschaltkreis GA12 die internen Spaltenadreßbits C0′ und *C1′
sowie das Steuersignal *S1′.
Der ODER-Gatterschaltkreis GO1 empfängt die Ausgangssignale der UND-
Gatterschaltkreise GA5 und GA6, der ODER-Gatterschaltkreis GO2 die
Ausgangssignale der UND-Gatterschaltkreise GA7 und GA8, der ODER-
Gatterschaltkreis GO3 die Ausgangssignale der UND-Gatterschaltkreise
GA9 und GA10 und der ODER-Gatterschaltkreis GO4 die Ausgangssignale
der UND-Gatterschaltkreise GA11 und GA12.
Jeder der Gatterschaltkreise GE7 bis GE12 gibt ein Signal mit Pegel
"H" aus, wenn die Logikpegel der beiden Eingangssignale nicht mit
einander übereinstimmen. Jeder der UND-Schaltkreise GA5 bis GA12
gibt ein Signal mit Pegel "H" ab, wenn alle drei Eingänge auf "H"
liegen. Jeder der ODER-Gatterschaltkreise GO1 bis GO4 gibt ein Si
gnal mit Pegel "H" aus, falls sich wenigstens einer der zwei Ein
gänge auf dem Pegel "H" befindet. Von den Gatterschaltkreisen GO1
bis GO4 werden die Auswahlsteuersignale IS0′ bis IS3′ erzeugt.
Fig. 34 zeigt in einer Tabelle die vom ersten Schaltkreis 712a′ der
Fig. 33 ausgeführte Logikoperation. Wie in Fig. 34 dargestellt ist,
erreichen die Steuersignale IS0′ bis IS3′ den Pegel "H" in Überein
stimmung mit einer Kombination der internen zwei niederwertigsten
Spaltenadreßbits C0′ und C1′ und die Steuersignale S0′ und S1′ geben
das Ergebnis des Vergleichs an.
Von den in Fig. 32 gezeigten Adessenvergleichsschaltkreisen 81 und
82 werden nicht nur die Steuersignale S0′ und S1′, die das Ergebnis
des Vergleichs zwischen den eingegebenen Spaltenadressen und den in
den Defektspalten-Programmschaltkreisen 83 bzw. 84 gespeicherten De
fektspaltenadressen angeben, sondern auch die Steuersignale S0(-1)′
und S1(-1)′ erzeugt. Diese geben das Ergebnis des Vergleichs zwi
schen einer eingegebenen Spaltenadresse und Adressen an, deren Wert
um eins kleiner als diese Defektspaltenadressen ist (im weiteren wird
die erste Defektspaltenadresse als CB1 und die zweite Defektspal
tenadresse als CB2 bezeichnet).
Fig. 35 zeigt ein Diagramm einer Struktur für die Ausgangsstufe des
Ein-/Ausgabe-Auswahlsteuerschaltkreises. In Fig. 35 weist der zweite
Schaltkreis 712b′, der die Ausgangsstufe des Ein-/Ausgabe-Auswahl
steuerschaltkreises 712 bildet, NOR-Schaltkreise GN5 bis GN8 zum
Ausgeben eines Signals mit Pegel "H" nur dann, wenn alle empfangenen
Eingangssignale auf dem Pegel "L" liegen, UND-Schaltkreise GA26 bis
GA37, Inverterschaltkreise GI5 bis GI8 und NOR-Schaltkreise GN9 bis
GN12 auf.
Der Gatterschaltkreis GN5 empfängt die Steuersignale S0(-1)′ und
S1(-1), der UND-Schaltkreis GA26 die Steuersignale S0(-)′ und S1(-1)′,
der UND-Schaltkreis GA27 das Ausgangssignal des NOR-Schaltkrei
ses GN5 und das Steuersignal IS0′, der UND-Schaltkreis GA28 das
Steuersignal IS0′ und das Ausgangssignal des UND-Schaltkreises GA26,
der Inverterschaltkreis GI5 das Steuersignal IS0′ und der NOR-
Schaltkreis GN9 die Ausgangssignale der UND-Schaltkreise GA27 und
GA28 sowie das Ausgangssignal des Inverterschaltkreises GI5. Das
Steuersignal IS0N′ wird vom UND-Schaltkreis GA27, das Steuersignal
IS0(-1)′ vom NOR-Schaltkreis GN9 und das Steuersignal IS0(-2)′ vom
UND-Schaltkreis GA28 erzeugt.
In jedem der verbleibenden Schaltkreisblöcke ist die Verbindungsart
zwischen den Gattern dieselbe und es unterscheiden sich nur die zu
geführten Steuersignale ISk (K=1 bis 3). Die Steuersignale IS1N′ bis
IS1(-2)′ werden vom Schaltkreisblock, der das Steuersignal IS1′ emp
fängt, die Steuersignale IS2N′ bis I2(-2)′ vom Schaltkreisblock,
dem das Steuersignal IS2′ zugeführt wird, und die Steuersignale
IS3N′ bis IS3(-2)′ vom Schaltkreisblock, der das Steuersignal IS3′
empfängt, erzeugt.
Die Fig. 36A bis 36C sind Diagramme, die Strukturen von Ein-/
Ausgabeauswahlschaltkreisen zum Reparieren zweier defekter Spalten
darstellen. Obwohl die Schaltkreisstrukturen der Fig. 36A bis 36C
unabhängig voneinander gezeigt sind, geschieht dies nur, um die Art
der Verbindung zwischen internen Datenübertragungs-Leitungspaaren
und einem gemeinsamen Datenbus, wenn ein Auswahlsteuersignal zuge
führt wird, einfacher verstehen zu können. Den Transfergattertransi
storen mit denselben Bezugszeichen wird in den einzelnen Figuren das
jeweilige Steuersignal und die logische Summe der jeweiligen Steuer
signale in der Praxis zugeführt.
Fig. 36A ist ein Diagramm, das die Struktur eines Ein-/
Ausgabeauswahlschaltkreises zeigt, der den Steuersignale IS0N′ bis
IS3N′ entspricht. In Fig. 36A verbinden die Transfergattertransisto
ren T10a′ und T10b′ das interne Datenübertragungs-Leitungspaar I/O0,
*I/O0 mit dem gemeinsamen Datenbus-Leitungspaar D0, *D0 in Abhängig
keit vom Steuersignal IS0N′ und die Transfergattertransistoren T11a′
und T11b′ das interne Datenübertragungs-Leitungspaar I/O0, *I/O0 mit
dem gemeinsamen Datenbus-Leitungspaar D1, *D1 in Abhängigkeit vom
Steuersignal IS3N′.
Die Transfergattertransistoren T21a′ und T21b′ verbinden das interne
Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Da
tenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal
IS0N′ die Transfergattertransistoren T20a′ und T20b′ das interne
Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Da
tenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS1N′.
Ferner verbinden die Transfergattertransistoren T31a′ und T31b′ das
interne Datenübertragungs-Leitungspaar I/O2, *I/O2 mit dem gemeinsa
men Datenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal
IS1N′ und die Transfergattertransistoren T30a′ und T30b′ das interne
Datenübertragungs-Leitungspaar I/O2, *I/O2 mit dem gemeinsamen Da
tenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS2N′.
Die Transfergattertransistoren T41a′ und T41b′ verbinden das interne
Datenübertragungs-Leitungspaar I/O3, *I/O3 mit dem gemeinsamen Da
tenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal IS2N′
und die Transfergattertransistoren T40a′ und T40b′ das interne Da
tenübertragungs-Leitungspaar I/O3, *I/O3 mit dem gemeinsamen Daten
bus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS3N′.
Fig. 36B ist ein Diagramm, das die Struktur eines Ein-/
Ausgabeauswahlschaltkreises zeigt, der den Steuersignalen IS0(-1)′
bis IS3(-1)′ entspricht. In Fig. 36B verbinden die Transfergatter
transistoren T10a′ und T10b′ das interne Datenübertragungs-Leitungs
paar I/O0, *I/O0 mit dem gemeinsamen Datenbus-Leitungspaar D0, *D0
in Abhängigkeit vom Steuersignal IS0(-1)′ und die Transfergatter
transistoren T13a′ und T13b′ das interne Datenübertragungs-Leitungs
paar I/O0, *I/O0 mit dem gemeinsamen Datenbus-Leitungspaar D1, *D1
in Abhängigkeit vom Steuersignal IS2(-1)′.
Die Transfergattertransistoren T20a′ und T20b′ verbinden das interne
Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Da
tenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS1(-1)′
und die Transfergattertransistoren T23a′ und T23b′ das interne
Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Da
tenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal IS3(-
1)′.
Ferner verbinden die Transfergattertransistoren T33a′ und T33b′ das
interne Datenübertragungs-Leitungspaar I/O2, *I/O2 mit dem gemeinsa
men Datenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal
IS0(-1)′ und die Transfergattertransistoren T30a′ und T30b′ das in
terne Datenübertragungs-Leitungspaar I/O2, *I/O2 mit dem gemeinsamen
Datenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS2(-
1)′.
Die Transfergattertransistoren T43a′ und T43b′ verbinden das interne
Datenübertragungs-Leitungspaar I/O3, *I/O3 mit dem gemeinsamen Da
tenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal IS1(-1)′
und die Transfergattertransistoren T40a′ und T40b′ das interne
Datenübertragungs-Leitungspaar I/O3, *I/O3 mit dem gemeinsamen Da
tenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS3(-
1)′.
Fig. 36C ist ein Diagramm, das die Struktur eines Ein-/
Ausgabeauswahlschaltkreises zeigt, der zu den Steuersignalen IS0(-
2)′ bis IS3(-2)′ gehört.
In Fig. 36C verbinden die Transfergattertransistoren T10a′ und T10b′
das interne Datenübertragungs-Leitungspaar I/O0, *I/O0 mit dem ge
meinsamen Datenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuer
signal IS0(-2)′ und die Transfergattertransistoren T14a′ und T14b′
das interne Datenübertragungs-Leitungspaar I/O0, *I/O0 mit dem ge
meinsamen Datenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuer
signal IS1(-2)′.
Die Transfergattertransistoren T20a′ und T20b′ verbinden das interne
Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Da
tenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS1(-2)′
und die Transfergattertransistoren T24a′ und T24b′ das interne
Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Da
tenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal IS2(-
2)′.
Ferner verbinden die Transfergattertransistoren T30a′ und T30b′ das
interne Datenübertragungs-Leitungspaar I/O2, *I/O2 mit dem gemeinsa
men Datenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal
IS2(-2)′ und die Transfergattertransistoren T34a′ und T34b′ das in
terne Datenübertragungs-Leitungspaar I/O2, *I/O2 mit dem gemeinsamen
Datenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal IS3(-
2)′.
Die Transfergattertransistoren T44a′ und T44b′ verbinden das interne
Datenübertragungs-Leitungspaar I/O3, *I/O3 mit dem gemeinsamen Da
tenbus-Leitungspaar D1, *D1 in Abhängigkeit vom Steuersignal IS0(-2)′
und die Transfergattertransistoren T40a′ und T40b′ das interne
Datenübertragungs-Leitungspaar I/O3, *I/O3 mit dem gemeinsamen Da
tenbus-Leitungspaar D0, * D0 in Abhängigkeit vom Steuersignal IS3(-
2)′. Nun wird der Betrieb der Schaltkreise beschrieben.
Existiert kein defektes Bit oder ist der Wert der internen Spal
tenadresse CA kleiner als die erste Defektspaltenadresse CB1, so be
finden sich die Ausgangssignale S0′ und S1′ von den Adressenver
gleichsschaltkreisen 1 und 82 beide auf dem Pegel "H". In diesem
Fall werden für die jeweiligen Kombinationen (L, L), (L, H), (H, L),
(H, H) der zwei niederwertigsten Bits (C1′, C0′) in der internen
Spaltenadresse in Übereinstimmung mit der in Fig. 34 dargestellten
Beziehung der Ein-/Ausgabesignale die Steuersignale IS0′, IS1′, IS2′
und IS3′ erzeugt.
Darüber hinaus werden im zweiten Schaltkreis 712b′, der in Fig. 35
dargestellt ist, die Steuersignale IS0N′ bis IS3N′ entsprechend den
Steuersignalen IS0′ bis IS3′ erzeugt und auf den Pegel "H" gebracht,
falls die interne Spaltenadresse CA einen um zwei oder mehr kleine
ren Wert als die Defektspaltenadresse CB1 aufweist, da die Steuersi
gnale S0(-1)′ und S1(-1)′ beide auf "L" liegen.
Ist der Wert der internen Spaltenadresse CA um eins kleiner als die
erste Defektspaltenadresse CB1, so erreicht das Steuersignal S0(-1)′
den Pegel "H" und S1(-1)′ den Pegel "L". In diesem Fall werden die
Steuersignale IS0(-1)′ bis IS3(-1)′ entsprechend den Steuersignalen
IS0′ bis IS3′ erzeugt und auf den Pegel "H" gebracht.
Ist der Wert der internen Spaltenadresse um eins kleiner als die er
ste Defektspaltenadresse CB1 und ferner um eins kleiner als die
zweite Defektspaltenadresse, so liegen die Steuersignale S0(-1)′ und
S1(-1)′ beide auf "H". In diesem Fall werden die Steuersignale IS0(-2)′
bis IS3(-2)′ entsprechend den Steuersignalen IS0 bis IS3 er
zeugt.
Ist der Wert der internen Spaltenadresse CA gleich oder größer als
die erste Defektspaltenadresse CB1 und kleiner als die zweite De
fektspaltenadresse CB2, so erreichen die von den Adressenvergleichs
schaltkreisen 81 und 82 erzeugten Ausgangssignale S0′ und S1′ den
Pegel "L" bzw. "H". In diesem Fall erreichen die Steuersignale IS1′,
IS2′, IS3′ und IS0′ in Übereinstimmung mit der Beziehung zwischen
den Signalen in Fig. 34 für die Zustände (L, L), (L, H), (H, L), (H,
H) der zwei niederwertigsten Bits (C1′, C0′) der internen Spal
tenadresse CA jeweils den Pegel "H".
Weist in diesem Zustand im ersten Schaltkreis 712b, der in Fig. 35
gezeigt ist, die interne Spaltenadresse CA einen um zwei oder mehr
kleineren Wert als die zweite Defektspaltenadresse CB2 auf, so er
reichen die Steuersignale IS0N′ bis IS3N′ entsprechend den jeweili
gen Steuersignalen IS0′ bis IS3′ den Pegel "H". Ist der Wert der in
ternen Spaltenadresse CA um eins kleiner als die zweite Defektspal
tenadresse CB2, so erreichen die Steuersignale IS0(-1)′ bis IS3(-1)′
entsprechend den Steuersignalen IS0′ bis IS3′ den Pegel "H".
Ist der Wert der internen Spaltenadresse CA gleich oder größer als
die zweite Defektspaltenadresse CB2, so erreichen die Ausgangssi
gnale S0′ und S1′ der Adressenvergleichsschaltkreise 81 und 82 beide
den Pegel "L", so daß die Steuersignale IS2′, IS3′, IS0′, IS1′ ent
sprechend den Zuständen (L, L), (L, H), (H, L), (H, H) der zwei nie
derwertigsten Bits (C1′, C0′) der internen Spaltenadresse CA jeweils
den Pegel "H" erreichen.
Die Steuersignale IS2N′, IS3N′, IS0N′ und IS1N′ erreichen entspre
chend dem Pegel "H" der Steuersignale IS2′, IS3′, IS0′ und IS1′ den
Pegel "H".
Nun wird ein Beispiel beschrieben. Es sei angenommen, daß defekte
Bitspeicherzellen mit den Bitleitungspaaren BL2, *BL2 und BL4, *BL4
verbunden sind. In diesem Fall ist die im ersten Defektspalten-Pro
grammschaltkreis 83 einprogrammierte erste Defektspaltenadresse CB1
gleich "2" und die im zweiten Defektspalten-Programmschaltkreis 84
einprogrammierte zweite Defektspaltenadresse CB2 gleich "3". Dieser
Wert ist um eins kleiner als die tatsächlich defekte Spalte.
Ist die externe Spaltenadresse gleich "0" und wird der Dekoder
schaltkreis CD0 im ersten Spaltendekoder 15 ausgewählt, so werden
die NAND-Schaltkreise NA0′, NA1′, NA2′ und NA3′ im zweiten Spalten
dekoder 16′ ausgewählt. In diesem Fall werden die Auswahlgattertran
sistoren Tr0, Tr0′ bis Tr3, Tr3′ in den Durchlaßzustand gebracht und
die Bitleitungspaare BL0, *BL0 bis BL3, *BL3 werden mit den internen
Datenübertragungs-Leitungspaaren I/O0, *I/O0 bis I/O3, *I/O3 verbun
den. Die interne Spaltenadresse CA ist gleich "0" und dies führt zu
C1′=C0′="L" sowie S0′=S1′="H". In diesem Zustand erreicht das Steu
ersignal IS0′ den Pegel "H".
Da der Wert der internen Spaltenadresse CA um zwei oder mehr kleiner
als die erste Defektspaltenadresse CB1 ist, wobei dies auf S0(-1)′
=S1(-1)′="L" führt, erreicht das Steuersignal IS0N′ den Pegel
"H". Daher werden im Ein-/Ausgabeauswahlschaltkreis der Fig. 36A in
diesem Fall die Transfergattertransistoren T10a′, T10b′, T21a′,
T21b′ in den durchgeschalteten Zustand gebracht und die internen Da
tenübertragungs-Leitungspaare I/O0, *I/O0, I/O1, *I/O1 werden mit
den gemeinsamen Datenbus-Leitungspaaren D0, *D0, D1, *D1 verbunden.
Damit sind die Bitleitungspaare BL0, *BL0, BL1, *BL1 ausgewählt.
Ist die externe Spaltenadresse gleich "1" und wird der Dekoder
schaltkreis CD1 im ersten Spaltendekoder 15 ausgewählt, so werden im
zweiten Spaltendekoder 16′ die NAND-Schaltkreise NA1′, NA2′, NA3′
und NA4′ ausgewählt. Zu diesem Zeitpunkt werden die Auswahlgatter
transistoren Tr1, Tr1′ bis Tr4, Tr4′ in den Durchlaßzustand gebracht
und die Bitleitungspaare BL1, *BL1, BL2, *BL2, BL3, *BL3 und BL4,
*BL4 werden mit den internen Datenübertragungs-Leitungspaaren I/O1,
*I/O1, I/O2, *I/O2, I/O3, *I/O3 bzw. I/O0, *I/O0 verbunden.
Die interne Spaltenadresse CA ist gleich "1" und es gilt C1′="L",
C0′="H", S0′=S1′="H". Das Steuersignal IS1′ wird vom ersten Schalt
kreis 712a′ der Fig. 33 erzeugt.
Der Wert der internen Spaltenadresse CA ist um eins kleiner als die
erste Defektspaltenadresse CB1 und daher gilt S0(-1)′="H" und S1(-1)′
="L". Das Steuersignal IS1(-1)′ erreicht den Pegel "H". Daher
werden im Ein-/Ausgabeauswahlschaltkreis der Fig. 36B die Transfer
gattertransistoren T20a′, T20b′, T43a′, T43b′ in den Durchlaßzustand
gebracht und die internen Datenübertragungs-Leitungspaare I/O1,
*I/O1, I/O3, *I/O3 werden mit den gemeinsamen Datenbus-Leitungspaa
ren D0, *D0, D1, *D1 verbunden. Damit sind die Bitleitungspaare BL1,
*BL1 und BL3, *BL3 ausgewählt.
Ist die externe Spaltenadresse gleich "2" und wird der Dekoder
schaltkreis CD2 im ersten Spaltendekoder 15 ausgewählt, so werden im
zweiten Spaltendekoder 16′ die NAND-Schaltkreise NA2′, NA3′, NA4′
und NA5′ ausgewählt und die Auswahlgattertransistoren Tr2, Tr2′ bis
Tr5, Tr5′ in den Durchlaßzustand gebracht. Damit werden die internen
Datenübertragungs-Leitungspaare I/O2, *I/O2, I/O3, *I/O3, I/O0,
*I/O0, I/O1, *I/O1 mit den Bitleitungspaaren BL2, *BL2, BL3, *BL3,
BL4, *BL4 bzw. BL5, *BL5 verbunden.
Die interne Spaltenadresse CA ist gleich "2" und dies führt zu
C1′="H", C0′="L", S0′="L", S1′="H". In diesem Fall wird das Steuer
signal IS3′ vom ersten Schaltkreis 712a′ der Fig. 33 erzeugt.
Der Wert der internen Spaltenadresse CA ist gleich der ersten De
fektspaltenadresse CB1 und um eins kleiner als die zweite De
fektspaltenadresse CB2. Dies führt zu S0(-1)′="L", S1(-1)′="H" und
vom zweiten Schaltkreis 712b′ in Fig. 35 wird das Steuersignal IS3(-1)′
erzeugt. Daher werden im Ein-/Ausgabeauswahlschaltkreis der Fig. 36B
die Transfergattertransistoren T23a′, T23b′ und T40a′, T40b′ in
den Durchlaßzustand gebracht und die internen Datenübertragungs-Lei
tungspaare I/O3, *I/O3 und I/O1, *I/O1 werden mit den gemeinsamen
Datenbus-Leitungspaaren D0, *D0 bzw. D1, *D1 verbunden. Damit werden
die Bitleitungspaare BL3, *BL3 und BL5, *BL5 ausgewählt.
Ist die externe Spaltenadresse gleich "3" und ist der Dekoderschalt
kreis CD3 im ersten Spaltendekoder 15 ausgewählt, so werden im zwei
ten Spaltendekoder 16′ die NAND-Schaltkreise NA3′, NA4′, NA5′ und
NA6′ ausgewählt. In diesem Fall werden die Auswahlgattertransistoren
Tr3, Tr3′ bis Tr6, Tr6′ in den Durchschaltzustand gebracht und die
internen Datenübertragungs-Leitungspaare I/O3, *I/O3, I/O0, *I/O0,
I/O1, *I/O1 und I/O2, *I/O2 werden mit den Bitleitungspaaren BL3,
*BL3, BL4, *BL4, BL5, *BL5 bzw. BL6, *BL6 verbunden.
Die interne Spaltenadresse CA ist gleich "3" und es ergibt sich
C1′="H", C0′="H", S0′=S1′="L". Das Steuersignal IS1′ erreicht den
Pegel "H".
Der Wert der internen Spaltenadresse CA ist gleich der zweiten De
fektspaltenadresse CB2. Dies führt zu S0(-1)′="L" und S1(-1)′="L"
und vom ersten Schaltkreis 712b′ wird das Steuersignal IS1N′ er
zeugt.
Daher werden im Ein-/Ausgabeauswahlschaltkreis der Fig. 36A die
Transistoren T20a′, T20b′ und T31a′, T31b′ in den Durchlaßzustand
gebracht und die internen Datenübertragungs-Leitungspaare I/O1,
*I/O1 und I/O2, *I/O2 werden mit den gemeinsamen Datenbus-Leitungs
paaren D0, *D0 bzw. D1, *D1 verbunden. Damit werden die Bitleitungs
paare BL5, *BL5 und BL6, *BL6 ausgewählt.
Ist die externe Spaltenadresse gleich "4" und ist der Dekoderschalt
kreis CD4 im ersten Spaltendekoder 15 ausgewählt, so werden im zwei
ten Spaltendekoder 16′ die NAND-Schaltkreise NA4′, NA5′, NA6′ und
NA7′ ausgewählt und die Auswahlgattertransistoren Tr4, Tr4′ bis Tr7,
Tr7′ in den Durchlaßzustand gebracht. In diesem Fall werden die in
ternen Datenübertragungs-Leitungspaare I/O0, *I/O0, I/O1, *I/O1,
I/O2, *I/O2 und I/O3, *I/O3 mit den Bitleitungspaaren BL4, *BL4,
BL5, *BL5, BL6 *BL6 bzw. BL7, *BL7 verbunden.
Die interne Spaltenadresse CA ist gleich "4" und daher gilt C1′="L",
C0′="L", S0′=S1′="L". Vom ersten Schaltkreis 712a′ der Fig. 33 wird
das Steuersignal IS2′ erzeugt.
Der Wert der internen Spaltenadresse CA ist gleich oder größer als
die zweite Defektspaltenadresse CB2 und dies führt zu S0(-1)′="L",
S1(-1)′="L". Vom zweiten Schaltkreis 712b′ in Fig. 35 wird das Steu
ersignal IS2N′ erzeugt. Daher werden im Ein-/
Ausgabeauswahlschaltkreis der Fig. 36A die Transistoren T30a′,
T30b′ und T41a′, T41b′ in den Durchlaßzustand gebracht und die in
ternen Datenübertragungs-Leitungspaare I/O2, *I/O2, I/O3, *I/O3 wer
den mit den gemeinsamen Datenbus-Leitungspaaren D0, *D0 bzw. D1, *D1
verbunden. Damit sind die Bitleitungspaare BL6, *BL6 und BL7, *BL7
ausgewählt.
Nun erfolgt die Beschreibung einer Struktur zum Reparieren von drei
defekten Spalten, indem nur eines von vier internen Datenübertra
gungs-Leitungspaaren ausgewählt wird.
Fig. 37 zeigt ein Diagramm einer Struktur für einen Adressenver
gleichsbereich, der in einer Struktur zum Reparieren von drei defek
ten Spalten benutzt wird. In Fig. 37 weist der Adressenvergleichs-
Schaltkreisblock erste, zweite und dritte Adressenvergleichsschalt
kreise 85a, 85b und 85c sowie erste, zweite und dritte Defektspal
ten-Programmschaltkreise 87a, 87b und 87c auf. Die 41455 00070 552 001000280000000200012000285914134400040 0002004117585 00004 41336se Adressenver
gleichsschaltkreise 85a bis 85c weisen denselben Aufbau wie der in
Fig. 32 dargestellte Adressenvergleichsschaltkreis auf. Der erste
Defektspalten-Programmschaltkreis 87a speichert die minimale De
fektspaltenadresse CB1, der zweite Defektspalten-Programmschaltkreis
87b eine Spaltenadresse CB2 (zweite Defektspaltenadresse), deren
Wert um eins kleiner als die mittlere Defektspaltenadresse ist und
der dritte Defektspalten-Programmschaltkreis 87c eine Adresse
(dritte Defektspaltenadrese) CB3, deren Wert um zwei kleiner als
die maximale Defektspaltenadresse ist.
Die Fig. 38A und B zeigen Diagramme eines Beispiels für eine be
stimmte Struktur des Ein-/Ausgabe-Auswahlsteuerschaltkreises 712 zum
Reparieren dieser drei defekten Spalten. In Fig. 38A weist ein er
ster Schaltkreis 712a′′, der die Eingangsstufe des Ein-/Ausgabe-Aus
wahlsteuerschaltkreises 712 bildet, einen Gatterschaltkreis GE23 zum
Empfangen eines komplementären Signals *S0′′ eines Steuersignals S0′′
vom Adressenvergleichsschaltkreis 85a und eines Steuersignals S1′′
vom Adressenvergleichsschaltkreis 85b, einen Gatterschaltkreis GA17
zum Empfangen des Ausgangssignals des Gatterschaltkreises GE23 und
eines Steuersignals S2′′ vom Adressenvergleichsschaltkreis 85c, einen
Inverterschaltkreis IV50 zum Empfangen des Ausgangssignals des Gat
terschaltkreises GA17 und einen Inverterschaltkreis IV51 zum Empfan
gen des Steuersignals S1′′ vom Adressenvergleichsschaltkreis 85b. Der
Gatterschaltkreis GE23 ermittelt eine exklusive logische Summe und
der Gatterschaltkreis GA17 ein logisches Produkt
der empfangenen Signale. Der Inverterschaltkreis IV50 erzeugt ein
Steuersignal S0X′′ und der Inverterschaltkreis IV51 gibt ein Steuer
signal *S1X′′ aus.
In Fig. 38B weist der zweite Schaltkreis 712b′′, der die Ausgangs
stufe des Ein-/Ausgabe-Auswahlsteuerschaltkreises 712 bildet, 2-Ein
gangs-Gatterschaltkreise GE13 bis GE20 zum Ermitteln einer exklusi
ven logischen Summe der angelegten Signale und 2-Eingangs-Gatter
schaltkreise GA13 bis GA16 zum Ermitteln eines logischen Produkts
für die empfangenen Signale auf. Der Gatterschaltkreis GE13 empfängt
das Steuersignal S0X′′ und ein Spaltenadreßsignalbit C0′′, der Gatter
schaltkreis GE14 die Spaltenadreßbits C0′′ und C1′′, der Gatterschalt
kreis GE15 das Ausgangssignal des Gatterschaltkreises GE14 und ein
Steuersignal S1X′′ und der Gatterschaltkreis GA13 die Ausgangssignale
der Gatterschaltkreise GE13 und GE15. Vom Gatterschaltkreis GA13
wird ein Auswahlsteuersignal IS0′′ erzeugt.
Der Gatterschaltkreis GE16 empfängt ein Steuersignal *S0X′′ und das
Spaltenadreßbit C0′′, der Gatterschaltkreis GE17 das Steuersignal
S1X′′ und das Spaltenadreßbit C1′′ und der Gatterschaltkreis GA14 die
Ausgangssignale der Gatterschaltkreise GE16 und GE17. Vom Gatter
schaltkreis GA14 wird das Steuersignal IS1′′ erzeugt.
Der Gatterschaltkreis GE18 empfängt ein Steuersignal S0X′′ und das
Spaltenadreßbit C0′′, der Gatterschaltkreis GE19 die Spaltenadreßbits
C0′′ und C1′′, der Gatterschaltkreis GE20 das Ausgangssignal des Gat
terschaltkreises GE19 und das Steuersignal *S1X′′ und der Gatter
schaltkreis GA15 die Ausgangssignale der Gatterschaltkreise GE18 und
GE20. Vom Gatterschaltkreis GA15 wird das Steuersignal IS2′′ erzeugt.
Der Gatterschaltkreis GE21 empfängt ein Steuersignal *S0X′′ und das
Spaltenadreßbit C0′′, der Gatterschaltkreis GE22 das Steuersignal
*S1X′′ und das Spaltenadreßbit C1′′ und der Gatterschaltkreis GA16 die
Ausgangssignale der Gatterschaltkreise GE21 und GE22. Vom Gatter
schaltkreis GA16 wird das Steuersignal IS3′′ erzeugt.
Fig. 39 zeigt in Form einer Tabelle die Beziehung zwischen den Ein-
und Ausgangssignalen des Ein-/Ausgabe-Auswahlsteuerschaltkreises,
der in den Fig. 38A und 38B dargestellt ist. Wie in Fig. 39 gezeigt
ist, wird eines der Steuersignale IS0′′ bis IS3′′ in Übereinstimmung
mit einer Kombination der Spaltenadreßbits C1′′, C0′′ und den Steuer
signalen S0′′, S1′′, S2′′ erzeugt.
Fig. 40 zeigt ein Diagramm der Struktur eines Ein-/
Ausgabeauswahlschaltkreises zum Reparieren dreier defekter Spalten.
In Fig. 40 verbinden Transfergattertransistoren T10a′′, T10b′′ das in
terne Datenübertragungs-Leitungspaar I/O0, *I/O0 mit dem gemeinsamen
Datenbus-Leitungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS0′′,
Transfergattertransistoren T20a′′, T20b′′ das interne Datenübertra
gungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen Datenbus-Lei
tungspaar D0, *D0 in Abhängigkeit vom Steuersignal IS1′′, Transfer
gattertransistoren T30a′′, T30b′′ das interne Datenübertragungs-Lei
tungspaar I/O2, *I/O2 mit dem gemeinsamen Datenbus-Leitungspaar D0,
*D0 in Abhängigkeit vom Steuersignal IS2′′ und Transfergattertransi
storen T40a′′, T40b′′ das interne Datenübertragungs-Leitungspaar I/O3,
*I/O3 mit dem gemeinsamen Datenbus-Leitungspaar D0, *D0 in Abhängig
keit vom Steuersignal IS3′′. Nun wird der Betrieb beschrieben.
Existiert kein defektes Bit oder ist der Wert der internen Spal
tenadresse CA kleiner als die erste Defektspaltenadresse CB1, die in
den ersten Defektspalten-Programmschaltkreis 87a einprogrammiert
ist, so liegen die Ausgangssignale S0′′, S1′′ und S2′′ von den Adres
senvergleichsschaltkreisen 85a bis 85c alle auf dem Pegel "H". In
diesem Fall werden im Ein-/Ausgabe-Auswahlsteuerschaltkreis 712
(712a′′, 712b′′) der Fig. 38A und 38B die Steuersignale IS0′′, IS1′′,
IS2′′ und IS3′′ entsprechend den Zuständen (L, L), (L, H), (H, L) und
(H, H) der zwei niederwertigsten Bits (C1′′, C0′′) in der internen
Spaltenadresse CA erzeugt.
Ist der Wert der internen Spaltenadresse CA gleich oder größer als
die erste Defektspaltenadresse CB1 und kleiner als die zweite De
fektspaltenadresse CB2, so erreicht das Ausgangssignal S0′′ des er
sten Adressenvergleichsschaltkreises 85a den Pegel "L" und die Aus
gangssignale S1′′ und S2′′der zweiten und dritten Adressenvergleichs
schaltkreise 85b und 85c den Pegel "H". In diesem Fall werden in
Übereinstimmung mit der Tabelle von Fig. 39 die Steuersignale IS1′′,
IS2′′, IS3′′ und IS0′′ entsprechend den Zuständen (L, L), (L, H), (H,
L) und (H, H) der zwei niederwertigsten Bits (C1′′, C0′′) der internen
Spaltenadresse CA erzeugt.
Ist der Wert der internen Spaltenadresse CA gleich oder größer als
die zweite Defektspaltenadresse CB2 und kleiner als die dritte De
fektspaltenadresse CB3, erreichen die Ausgangssignale S0′′ und S1′′
der ersten und zweiten Adressenvergleichsschaltkreise 85a und 85b
den Pegel "L" und das Ausgangssignal S2′′ des dritten Adressenver
gleichsschaltkreises 85c liegt auf dem Pegel "H". Daher werden in
Übereinstimmung mit der Tabelle von Fig. 39 die Steuersignale IS2′′,
IS3′′, IS0′′ und IS1′′ entsprechend den Zuständen (L, L), (L, H), (H,
L) und (H, H) der zwei niederwertigsten Bits (C1′′, C0′′) der internen
Spaltenadresse CA erzeugt.
Ist der Wert der internen Spaltenadresse CA gleich oder größer als
die dritte Defektspaltenadresse CB3, so liegen die Ausgangssignale
S0′′, S1′′ und S2′′ von den Adressenvergleichsschaltkreisen 85a bis 85c
alle auf dem Pegel "L". In diesem Fall werden in Übereinstimmung mit
der Tabelle der Fig. 39 die Steuersignale IS3′′, IS0′′, IS1′′ und IS2′′
entsprechend den Zuständen (L, L), (L, H), (H, L) und (H, H) der
zwei niederwertigsten Bits (C1′′, C0′′) der internen Spaltenadresse CA
erzeugt.
Es sei angenommen, daß beispielsweise in den Speicherzellen, die mit
den Bitleitungspaaren BL1, *BL1, BL2, *BL2 und BL6, *BL6 verbunden
sind, defekte Bits existieren. In diesem Fall ist die erste De
fektspaltenadresse CB1 gleich "1", die zweite Defektspaltenadresse
CB2 gleich "1" und die dritte Defektspaltenadresse CB3 gleich "4".
Ist die externe Spaltenadresse gleich "0" und ist der Dekoderschalt
kreis CD0 im ersten Spaltendekoder 15 ausgewählt, so werden im zwei
ten Spaltendekoder 16′ die NAND-Schaltkreise NA0′, NA1′, NA2′ und
NA3′ ausgewählt. In diesem Fall werden die Transistoren Tr0, Tr0′
bis Tr3, Tr3′ in den Durchlaßzustand gebracht und die internen Da
tenübertragungs-Leitungspaare I/O0, *I/O0 bis I/O3, *I/O3 werden mit
den Bitleitungspaaren BL0, *BL0 bis BL3, *BL3 verbunden.
Die interne Spaltenadresse CA ist gleich "0" und es ergibt sich
C1′′=C0′′="L", S0′′=S1′′=S2′′="H". In diesem Fall wird im Ein-/Ausgabe-
Auswahlsteuerschaltkreis 712 der Fig. 38A und 38B das Steuersignal
IS0′′ erzeugt. Damit werden in Fig. 40 die Transfergattertransistoren
T10a′′, T10b′′ in den Durchlaßzustand gebracht und das interne Daten
übertragungs-Leitungspaar I/O0, *I/O0 wird mit dem gemeinsamen Da
tenbus-Leitungspaar D0, *D0 verbunden. Damit ist das Bitleitungspaar
BL0, *BL0 ausgewählt.
Ist die externe Spaltenadresse gleich "1" und ist der Dekoderschalt
kreis CD1 im ersten Spaltendekoder 15 ausgewählt, so werden im zwei
ten Spaltendekoder 16′ die NAND-Schaltkreise NA1′, NA2′, NA3′ und
NA4′ ausgewählt und die Auswahlgattertransistoren Tr1, Tr1′ bis Tr4,
Tr4′ in den Durchlaßzustand gebracht. In diesem Zustand sind die in
ternen Datenübertragungs-Leitungspaare I/O1, *I/O1, I/O2, *I/O2,
I/O3, *I/O3, I/O0, *I/O0 mit den Bitleitungspaaren BL1, *BL1, BL2,
*BL2, BL3, *BL3 bzw. BL4, *BL4 verbunden.
Da die interne Spaltenadresse CA gleich "1" ist und C1′′="L",
C0′′="H", S0′′=S1′′="L" und S2′′="H" gilt, wird vom zweiten Schaltkreis
712b′′ der Fig. 38B das Steuersignal IS3′′ erzeugt. Damit werden die
Transfergattertransistoren T40a′′, T40b′′ in den Durchlaßzustand ge
bracht und das interne Datenübertragungs-Leitungspaar I/O3, *I/O3
wird mit dem gemeinsamen Datenbus-Leitungspaar D0, *D0 verbunden.
Damit ist das Bitleitungspaar BL3, *BL3 mit dem Ein-/
Ausgabeschaltkreis verbunden.
Ist die externe Spaltenadresse gleich "2" und ist der Dekoderschalt
kreis CD2 im ersten Spaltendekoder 15 ausgewählt, so werden im zwei
ten Spaltendekoder 16′ die NAND-Schaltkreise NA2′, NA3′, NA4′ und
NA5′ ausgewählt und die Auswahlgattertransistoren Tr2, Tr2′ bis Tr5,
Tr5′ nehmen den Durchlaßzustand an. In diesem Zustand sind die in
ternen Datenübertragungs-Leitungspaare I/O2, *I/O2, I/O3, *I/O3,
I/O0, *I/O0, I/O1, *I/O1 mit den Bitleitungspaaren BL2, *BL2, BL3,
*BL3, BL4, *BL4 bzw. BL5, *BL5 verbunden.
Da die interne Spaltenadresse CA gleich "2" ist und C1′′="H",
C0′′="L", S0′′=S1′′="L" und S2′′="H" gilt, wird vom zweiten Schaltkreis
712b′′ das Steuersignal IS0′′ erzeugt. Damit nehmen die Transfergat
tertransistoren T10a′′, T10b′′ den Durchlaßzustand an und das Bitlei
tungspaar BL4, *BL4 wird über das interne Datenübertragungs-Lei
tungspaar I/O0, *I/O0 mit dem gemeinsamen Datenbus-Leitungspaar D0,
*D0 verbunden.
Ist die externe Spaltenadresse gleich "3" und ist der Dekoderschalt
kreis CD3 im ersten Spaltendekoder 15 ausgewählt, so werden im zwei
ten Spaltendekoder 16′ die NAND-Schaltkreise NA3′, NA4′, NA5′ und
NA6′ ausgewählt und die Auswahlgattertransistoren Tr3, Tr3′ bis Tr6,
Tr6′ nehmen den Durchlaßzustand an. In diesem Zustand sind die in
ternen Datenübertragungs-Leitungspaare I/O3, *I/O3, I/O0, *I/O0,
I/O1, *I/O1, I/O2, *I/O2 mit den Bitleitungspaaren BL3, *BL3, BL4,
*BL4, BL5, *BL5 bzw. BL6, *BL6 verbunden.
Da die interne Spaltenadresse CA gleich "3" ist und C1′′="H",
C0′′="H", S0′′=S1′′="L" und S2′′="H" gilt, wird vom zweiten Schaltkreis
712b′′ der Fig. 38B das Steuersignal IS1′′ erzeugt. In diesem Fall
werden die Transfergattertransistoren T20a′′, T20b′′ in den Durchlaß
zustand gebracht und das Bitleitungspaar BL5, *BL5 wird über das in
terne Datenübertragungs-Leitungspaar I/O1, *I/O1 mit dem gemeinsamen
Datenbus-Leitungspaar D0, *D0 verbunden.
Ist die externe Spaltenadresse gleich "4" und ist der Dekoderschalt
kreis CD4 im ersten Spaltendekoder 15 ausgewählt, so werden im zwei
ten Spaltendekoder 16′ die NAND-Schaltkreise NA4′, NA5′, NA6′ und
NA7′ ausgewählt und die Auswahlgattertransistoren Tr4, Tr4′ bis Tr7,
Tr7′ werden in den Durchlaßzustand gebracht. In diesem Zustand sind
die internen Datenübertragungs-Leitungspaare I/O0, *I/O0, I/O1,
*I/O1, I/O2, *I/O2, I/O3, *I/O3 mit den Bitleitungspaaren BL4, *BL4,
BL5, *BL5, BL6, *BL6 bzw. BL7, *BL7 verbunden.
Da die interne Spaltenadresse CA gleich "4" ist und C1′′=C0′′="L",
S0′′=S1′′=S2′′="L" gilt, wird vom Ein-/Ausgabe-Auswahlsteuerschaltkreis
712 (712a′′, 712b′′) der Fig. 38A und 38B das Steuersignal IS3′′ er
zeugt. Daher werden im Ein-/Ausgabeauswahlschaltkreis der Fig. 40
die Transfergattertransistoren T40a′′, T40b′′ in den Durchlaßzustand
gebracht und das Bitleitungspaar BL7, *BL7 wird über das interne Da
tenübertragungs-Leitungspaar I/O3, *I/O3 mit dem gemeinsamen Daten
bus-Leitungspaar D0, *D0 verbunden.
Jedesmal, wenn sich nun die Spaltenadresse um eins erhöht, wird auf
einanderfolgend ein Bitleitungspaar über ein internes Datenübertra
gungs-Leitungspaar mit dem gemeinsamen Datenbus-Leitungspaar D0, *D0
verbunden. Das zu diesem Zeitpunkt ausgewählte interne Datenübertra
gungs-Leitungspaar wird durch die Steuersignale IS1′′ bis IS3′′ be
stimmt und diese Steuersignale werden von den zwei niederwertigsten
Bits C1′′, C0′′ in der Spaltenadresse festgelegt.
Die Bildung eines zusätzlichen Auswahlsteuerschaltkreises wie oben
beschrieben ermöglicht es, die Zahl der Datenein-/ausgabebits einer
Halbleiterspeichereinrichtung in Übereinstimmung mit der Zahl defek
ter Spalten, die intern existieren, einzustellen und eine Halblei
terspeichereinrichtung mit höherer Produktionsausbeute zu erhalten.
Diese Struktur kann auf eine Struktur mit mehreren Bits erweitert
werden. Beispielsweise kann ein NAND-Schaltkreis, der im zweiten
Spaltendekoder 16′ enthalten ist, so beschaltet sein, daß er die
Ausgangssignale von fünf Dekoderschaltkreisen empfängt, so daß fünf
Paare von Bitleitungen gleichzeitig ausgewählt werden können. Ist in
diesem Fall ein Paar von Bitleitungen zu Redundanzzwecken zugewie
sen, so kann auf beliebige benachbarte Speicherzellen mit vier Bits
oder Speicherzellen mit vier Bits entsprechend einer externen Spal
tenadresse gleichzeitig zugegriffen werden. Daher kann dieses Schema
auch für einen Hochgeschwindigkeitsmodus anstelle des Nibble-Modus
oder des statischen Modus benutzt werden, der von einer üblichen
Halbleiterspeichereinrichtung unterstützt wird. Dies bedeutet, daß
eine Halbleiterspeichereinrichtung erhalten werden kann, bei der das
Schreiben/Lesen von Daten mit hoher Geschwindigkeit ausgeführt wer
den kann, wenn die Struktur so angepaßt wird, daß in Abhängigkeit
von einer beliebigen externen Spaltenadresse gleichzeitig vier Bits
ausgewählt werden und die Speicherzellen der gleichzeitig ausgewähl
ten vier Bits aufeinanderfolgend mit einem Ein-/Ausgabepuffer von
einem Bit (Ein-/Ausgabeschaltkreis), beispielsweise beginnend mit
einem Bitleitungspaar, das von den zwei niederwertigsten Bits der
Spaltenadresse definiert wird, oder in der Reihenfolge der Nummer
der internen Datenausgabe-Leitungspaare verbunden werden.
Fig. 41 ist ein Diagramm, das ein weiteres Beispiel für die Struktur
einer Spaltenauswahlschaltung in einer Halbleiterspeichereinrichtung
mit dieser Defektreparaturfunktion zeigt. In Fig. 41 ist das
Speicherzellenfeld in zwei Blöcke MB1 und MB2 unterteilt.
Für die Speicherzellenblöcke MB1 und MB2 sind erste und zweite Spal
tendekoder 16a und 16b gebildet. Der erste Speicherblock MB1 weist
Bitleitungspaare mit ungeraden Nummern und der zweite Speicherzel
lenblock MB2 Bitleitungspaare mit geraden Nummern auf. Wird bei die
ser Struktur ein Dekoderschaltkreis CDi ausgewählt, so wird in jedem
der Speicherzellenblöcke MB1 und MB2 eine Spalte ausgewählt. Das
ausgewählte Bitleitungspaar des Speicherzellenblocks MB1 wird mit
dem internen Datenübertragungs-Leitungspaar I/O1, *I/O1 verbunden.
Das ausgewählte Bitleitungspaar des Speicherzellenblocks MB2 wird
mit dem internen Datenübertragungs-Leitungspaar I/O0, *I/O0 verbun
den. Die internen Datenübertragungs-Leitungspaare I/O1, *I/O1 und
I/O0, *I/O0 sind mit einem I/O-Auswahlsteuerblock 70 verbunden. Der
I/O-Auswahlsteuerblock 70 verbindet eines der beiden internen Daten
übertragungs-Leitungspaare I/O0, *I/O0 und I/O1, *I/O1 mit einem ge
meinsamen Datenbus-Leitungspaar CDB, *CDB. Daher kann auch in der
Schaltkreisstruktur der Fig. 41 eine Kombination von Bitleitungspaa
ren, die von einem Dekoderschaltkreis gleichzeitig ausgewählt wer
den, geändert werden und eine defekte Spalte kann in derselben Weise
wie bei der in Fig. 22 dargestellten Struktur repariert werden.
Obwohl bei der oben angeführten Struktur das Ausgangssignal des Ein-/
Ausgabeauswahlschaltkreises 72 an den Ein-/Ausgabeschaltkreis 7
übertragen wird, kann diese Struktur so angepaßt werden, daß der
Ein- und der Ausgang des Ein-/Ausgabeschaltkreises 7 vom Ein-/
Ausgabeauswahlschaltkreis 72 ausgewählt und dann mit dem Ein-/
Ausgabepuffer verbunden wird oder daß die Datenauswahloperation in
tern im Ein-/Ausgabeschaltkreis 7 ausgeführt wird.
Fig. 42 zeigt ein Diagramm eines Beispiels für die Struktur einer
Halbleiterspeichereinrichtung in Übereinstimmung mit einer weiteren
Ausführungsform der Erfindung. Die in Fig. 42 dargestellte Halblei
terspeichereinrichtung stellt eine Verbesserung der in Fig. 8 ge
zeigten Halbleiterspeichereinrichtung dar. Das Speicherzellenfeld
der Halbleiterspeichereinrichtung von Fig. 42 ist in vier Blöcke 1a,
1b, 1c und 1d unterteilt. Entsprechend den Speicherzellenblöcken 1a
bis 1d sind normale Zeilendekoder 30a bis 30d und Ersatzzeilendeko
der 31a bis 31d gebildet. Von einem Zeilenadreßpuffer 2 wird eine
interne Zeilenadresse an jeden der Zeilendekoder 30a bis 30d übertra
gen.
Ersatzzeilen-(Redundanzzeilen-)Speicherzellenfelder 10a bis 10d
sind entsprechend jedem der Speicherzellenblöcke 1a bis 1d geschaf
fen. Darüber hinaus sind Leseverstärker-I/O-Blöcke 6a bis 6d ent
sprechend den Speicherblöcken 1a bis 1d gebildet, um die Ein-/
Ausgabe von Daten bezüglich jedes Speicherzellenfeldblockes auszu
führen.
Die in Fig. 42 dargestellte Halbleiterspeichereinrichtung weist fer
ner einen ersten Spaltendekoder 15 und einen zweiten Spaltendekoder
16 auf, die gemeinsam für die Speicherzellenblöcke 1a bis 1d gebil
det sind. Die Spaltenauswahloperationen des ersten Spaltendekoders
15 und des zweiten Spaltendekoders 16 im jeweiligen Speicherzellen
block stimmen mit denjenigen in der oben angeführten Ausführungsform
überein.
Die Ein-/Ausgabeschaltkreise 7a und 7b sind geschaffen, um die Ein-/
Ausgabe von Daten für jeden Speicherzellenblock 1a bis 1d auszufüh
ren. Der Ein-/Ausgabeschaltkreis 7a führt die Ein-/Ausgabe von Daten
bezüglich der Speicherzellenblöcke 1a und 1b über die Blöcke 6a und
6b und der Ein-/Ausgabeschaltkreis 7b die Ein-/Ausgabe von Daten be
züglich der Speicherzellenblöcke 1c und 1d über die Blöcke 6c und 6d
aus.
Die I/O-Auswahlsteuerblöcke 70a bis 70d sind in den Speicherzellen
blöcken 1a bis 1d gebildet, um eine defekte Spalte zu reparieren.
Der I/O-Auswahlsteuerblock 70a repariert eine defekte Spalte im
Speicherzellenblock 1a, der I/O-Auswahlsteuerblock 70b eine defekte
Spalte im Speicherzellenblock 1b, und die I/O-Auswahlsteuerblöcke
70c und 70d jeweils eine defekte Spalte in den Speicherzellenblöcken
1c und 1d.
Obwohl bei der in Fig. 42 gezeigten Struktur die Spaltendekoder 15
und 16 gemeinsam für die Speicherzellenblöcke 1a bis 1d geschaffen
sind, sind die I/O-Auswahlsteuerblöcke 70a bis 70d unabhängig von
einander für die entsprechenden Speicherzellenblöcke 1a bis 1d ge
bildet, so daß die Reparatur einer defekten Spalte in jedem der
Speicherzellenblöcke 1a bis 1d unabhängig ausgeführt werden kann.
Daher kann die Effizienz der Verwendung eines Redundanzspalten-
Speicherzellenfeldes im Vergleich zur Struktur der herkömmlichen
Halbleiterspeichereinrichtung der Fig. 8 beträchtlich verbessert
werden. Da die Reparatur einer Spalte im jeweiligen Speicherzellen
block wie die Reparatur einer defekten Spalte erfolgt, wie sie oben
beschrieben worden ist, erfolgt hier keine weitere Erläuterung die
ser Reparaturoperation.
Die Einrichtung kann so konfiguriert werden, daß Daten D1 und D2
(gemeinsamer Datenbus) von den Ein-/Ausgabeschaltkreisen 7a und 7b
direkt mit externen Pinanschlüssen verbunden werden, oder daß die
Auswahloperation durch einen anderen (nicht dargestellten) Ein-/
Ausgabeschaltkreis erfolgt und nur die Daten auf einer Leitung des
Datenbuspaares mit einem externen Pinanschluß verbunden werden.
Die Struktur der in Fig. 42 dargestellten Halbleiterspeichereinrich
tung kann so konfiguriert werden, daß zwei benachbarte Speicherzel
lenblöcke auf einer Seite (1a und 1b oder 1c und 1d) selektiv ausge
wählt werden oder darüber hinaus nur ein Speicherzellenblock an
stelle aller Speicherzellenblöcke 1a bis 1d, die in einen Be
triebszustand gebracht werden, selektiv aktiviert wird. In diesem
Fall wird nur ein Ein-/Ausgabeschaltkreis in Übereinstimmung mit dem
aktivierten Speicherzellenblock aktiviert.
Die Fig. 43 zeigt schematisch eine Struktur einer Halbleiterspei
chereinrichtung in Übereinstimmung mit einer weiteren Ausführungs
form der Erfindung. In Fig. 43 ist eine Struktur zum Reparieren ei
ner defekten Zeile dargestellt. In der Fig. 43 sind Redundanzspal
ten-Speicherzellenfelder 11a bis 11d für die Speicherzellenfeld
blöcke 1a bis 1d gebildet. Für die Speicherzellenfeldblöcke 1a bis
1d sind ein Spaltenadreßpuffer 4 und ein normaler Spaltendekoder 5a
gemeinsam gebildet und für die Redundanzspalten-Speicherzellenfelder
11a bis 11d ist ein Ersatzspaltendekoder 5b gemeinsam geschaffen. Für
die Speicherzellenblöcke 1a bis 1d sind Leseverstärker-I/O-Blöcke 6a
bis 6d gebildet. Für die Leseverstärker-I/O-Blöcke 6a und 6b ist ein
Ein-/Ausgabeschaltkreis 7a und für die Leseverstärker-I/O-Blöcke 6c
und 6d ein Ein-/Ausgabeschaltkreis 7b geschaffen.
Für die Operation zum Auswählen eines internen Datenübertragungs-
Leitungspaars im Ein-/Ausgabeschaltkreis 7a ist ein I/O-Auswahlsteu
erblock 70a und für die Operation zum Auswählen eines internen Da
tenübertragungs-Leitungspaars im Ein-/Ausgabeschaltkreis 7b ein I/O-
Auwahlsteuerblock 70b geschaffen.
Ein Zeilendekoder 300a ist gemeinsam für die Speicherzellenblöcke 1a
und 1b und ein Zeilendekoder 300b gemeinsam für die Speicherzellen
blöcke 1c und 1d gebildet. Den Zeilendekodern 300a und 300b wird von
einem Zeilenadreßpuffer 2 eine interne Zeilenadresse zugeführt.
Fig. 44 zeigt ein schematisches Diagramm der Struktur des Zeilende
koders 300 (300a oder 300b) der Fig. 43. In Fig. 4 weist der Zeilen
dekoder 300 NAND-Dekoderschaltkreise RD0 bis RD3, . . . zum Dekodieren
einer internen Zeilenadresse und NAND-Schaltkreise NA0 bis NA3, die
von den Ausgangssignalen der Dekoderschaltkreise RD0 bis RD3, . . .
abhängig sind, um eine (nicht dargestellte) Wortleitung aus den
Speicherzellenblöcken 1a bzw. 1b auszuwählen, auf. Obwohl der Deko
der 300 n Dekodierschaltkreise und n+1 NAND-Schaltkreise aufweist,
sind in Fig. 44 nur vier Dekoderschaltkreise und vier entsprechende
NAND-Schaltkreise als Beispiel dargestellt. Im Speicherzellenblock
1a sind Wortleitungen mit Zeilenadressen gerader Nummern und im
Speicherzellenblock 1b Wortleitungen mit Zeilenadressen ungerader
Nummern angeordnet. Wird in dieser Struktur ein Zeilendekoderschalt
kreis ausgewählt, so wird in den Speicherzellenblöcken 1a und 1b
gleichzeitig eine Zeile ausgewählt.
Die Speicherzellenblöcke 1a und 1b sind über Leseverstärker-I/O-
Blöcke 6a und 6b mit einem I/O-Auswahlsteuerblock 70a verbunden. Der
I/O-Auswahlsteuerblock 70a wählt aus einem der Speicherzellenblöcke
1a und 1b eine Speicherzelle aus und verbindet diese in Abhängigkeit
von einem Teil der internen Zeilenadresse RA mit einem gemeinsamen
Datenbus-Leitungspaar CDB, *CDB. Die Auswahloperation des I/O-Aus
wahlsteuerblocks 70a stimmt bei der Reparatur einer defekten Spalte
mit der oben beschriebenen Operation überein, außer daß aus der in
ternen Zeilenadresse RA und der Defektzeilenadresse ein Steuersignal
erzeugt wird.
In Übereinstimmung mit der in den Fig. 43 und 44 dargestellten
Struktur kann eine defekte Zeile in einem der Speicherzellenblöcke
repariert werden, während Daten aus einem Speicherzellenblock gele
sen werden (zu diesem Zeitpunkt kann optional die Zahl der auszu
lesenden Bits bestimmt werden). Dies bedeutet, daß die Auswahl einer
Speicherzelle unter Vermeidung einer defekten Zeile ausgeführt wer
den kann, indem die Art der Steueroperation (Auswahloperation) im
I/O-Auswahlsteuerblock 70a in Abhängigkeit davon umgeschaltet wird,
ob die angelegte Zeilenadresse eine Zeilenadresse höherer oder nied
rigerer Ordnung bezüglich der Adresse der defekten Zeile ist.
Die oben beschriebene Operation wird in gleicher Weise auch in den
Speicherzellenblöcken 1c und 1d ausgeführt. Die Struktur der in Fig. 43
dargestellten Halbleiterspeichereinrichtung kann so konfiguriert
werden, daß alle Speicherzellenblöcke 1a bis 1d nicht gleichzeitig
aktiviert werden müssen und nur einer der Speicherzellenblöcke 1a
und 1b oder 1c und 1d aktiviert wird.
Die Operation zur Reparatur einer defekten Zeile in der Halbleiter
einrichtung der Fig. 44 stimmt mit der der Speichereinrichtung von
Fig. 41 überein. Wird in einer Teilblockstruktur ein Bitleitungspaar
repariert, so reicht wie in Fig. 41 gezeigt ein I/O-Auswahlsteuer
block 70 für zwei Speicherzellenblöcke aus. Der Grund hierfür be
steht darin, daß Daten aus einem Speicherzellenblock ausgewählt wer
den. Die Einrichtung kann so konfiguriert werden, daß nur einer der
Speicherzellenblöcke 1a und 1b oder der Speicherzellenblöcke 1c und
1d aktiviert wird.
In den oben angeführten Ausführungsformen ist eine Halbleiterspei
chereinrichtung als Beispiel für eine Halbleiterschaltkreiseinrich
tung beschrieben worden. Die Halbleiterschaltkreiseinrichtung kann
jedoch anstelle der Halbleiterspeichereinrichtung eine Struktur auf
weisen, die einen Funktionsblock mit einer Mehrzahl von wenigstens
in Spalten angeordneten Funktionsschaltkreisen aufweist und ein be
stimmter Funktionsschaltkreis durch ein extern zugeführtes Adreßsi
gnal aus dem Funktionsblock ausgewählt wird.
Fig. 45 zeigt ein Diagramm einer Struktur für eine Halbleiterschalt
kreiseinrichtung in Übereinstimmung mit einer weiteren Ausführungs
form der Erfindung. In Fig. 45 weist die Halbleiterschaltkreisein
richtung einen Funktionsblock 104 mit n Funktionsschalterkreisen #1
bis #n, die wenigstens in Spalten angeordnet sind, auf. Jeder der
Funktionsschaltkreise #1 bis #n kann einen Signalkonvertierungs
schaltkreis zum Konvertieren des Ausgangssignals eines Sensors in
ein gewünschtes elektrisches Signal darstellen, solange er eine vor
bestimmte Funktion ausführt. Beispielsweise kann der Funktions
schaltkreis einen Festkörperbildsensor wie ein CCD darstellen. Die
Funktionsschaltkreise #1 bis #n können einen Sensor und arithmeti
sche Schaltkreise zum Ausführen einer vorbestimmten Operation dar
stellen. Die Halbleiterschaltkreiseinrichtung weist eine Funktion
des Funktionsblocks 104 auf und ein vorbestimmter Funktionsschalt
kreis des Funktionsblocks 104 führt ein Schreiben und/oder Lesen von
Daten aus.
Die in Fig. 45 dargestellte Halbleiterschaltkreiseinrichtung weist
einen Auswahlsignal-Erzeugerschaltkreis 101 zum Erzeugen eines Aus
wahlsignals zum Bestimmen eines Funktionsschaltkreises im Funktions
block 104, einen ersten Blockauswahlschaltkreis 102 zum Dekodieren
des Auswahlsignals und zum Erzeugen eines ersten Blockauswahlsignals
und einen zweiten Blockauswahlschaltkreis 103 zum Erzeugen eines Si
gnals, das eine vorbestimmte Mehrzahl von Funktionsschaltkreisen aus
dem Funktionsblock 104 in Übereinstimmung mit dem ersten Blockaus
wahlsignal auswählt auf. Die Halbleiterschaltkreiseinrichtung weist
ferner einen Blockein-/ausgabebereich 105 zum Verbinden eines Funk
tionsschaltkreises, der vom zweiten Blockauswahlschaltkreis 103 aus
gewählt worden ist, mit einem Ein-/Ausgabeauswahlschaltkreis 106 und
einen Ein-/Ausgabe-Auswahlsteuerschaltkreis 107, der vom Auswahlsi
gnal vom Auswahlsignal-Erzeugerschaltkreis 101 abhängig ist, zum
weiteren Auswählen eines im Ein-/Ausgabeauswahlschaltkreis 106 aus
gewählten Funktionsschaltkreises auf. Der vom Ein-/
Ausgabeauswahlschaltkreis 106 ausgewählte Funktionsschaltkreis 106
ist mit einem Ein-/Ausgabeschaltkreis 108 verbunden, der wiederum
mit dem Äußeren der Einrichtung verbunden ist.
Vergleicht man die in Fig. 45 dargestellte Halbleiterschaltkreisein
richtung mit der in Fig. 16 gezeigten Halbleiterspeichereinrichtung,
so entspricht der Auswahlsignal-Erzeugerschaltkreis 101 dem Spal
tenadreßpuffer 4, der erste Blockauswahlschaltkreis 102 dem ersten
Spaltendekoder, der zweite Blockauswahlschaltkreis 103 dem zweiten
Spaltendekoder 16 (16′), der Blockein-/ausgabebereich 105 dem I/O-
Block im Leseverstärker-I/O-Block 6, der Ein-/
Ausgabeauswahlschaltkreis 106 dem Ein-/Ausgabeauswahlschaltkreis
72, der Ein-/Ausgabe-Auswahlsteuerschaltkreis 107 dem Ein-/Ausgabe-
Auswahlsteuerschaltkreis 71 und der Ein-/Ausgabeschaltkreis 108 dem
Ein-/Ausgabeschaltkreis 7. Daher stimmt der Betrieb der Halbleiter
schaltkreiseinrichtung von Fig. 45 mit dem oben beschriebenen Be
trieb zum Zeitpunkt des Auswählens einer defekten Zeile oder defek
ten Spalte beim Reparieren eines defekten Bits überein. Dies bedeu
tet, daß das Speicherzellenfeld 1 durch den Funktionsblock 104 er
setzt wird. Die detaillierte Beschreibung der in Fig. 45 gezeigten
Halbleiterschaltkreiseinrichtung wird nicht wiederholt.
Führen die Funktionsschaltkreise #1 bis #n im Funktionsblock 104 je
weils parallel eine vorbestimmte Verarbeitung aus und wird das Aus
gangssignal eines vorbestimmten Funktionsschaltkreises unter diesen
überwacht oder außerhalb verarbeitet, beispielsweise im Falle, daß
Daten aus jeder Abtastzeile wie in einem CCD (Charge Coupled Device)
ausgelesen werden, so gibt ein defekter Funktionsschaltkreis ein
sinnloses oder inkorrektes Verarbeitungsergebnis aus. Für den Fall
einer Struktur, bei der das Ausgangssignal von einem ausgewählten
Funktionsschaltkreis weiter verarbeitet wird, kann kein gewünschtes
Ergebnis erhalten werden, falls ein bestimmter Funktionsschaltkreis
defekt ist. In einem solchen Fall kann
eine Verarbeitung ausgeführt werden, indem der defekte
Funktionsschaltkreis entfernt wird und nur die Ausgangssignale der
restlichen Funktionsschaltkreise verwendet werden. Damit kann man
ein Signalverarbeitungssystem erhalten, das ausgezeichnete Sicher
heitseigenschaften aufweist.
In diesem Fall ist die Lösung auch auf einen umfang
reichen Signalprozessor anwendbar, wenn eine defekte Spaltenadresse
(eine Adresse, die einen defekten Funktionsschaltkreis angibt) im
Ein-/Ausgabe-Auswahlsteuerschaltkreis so angepaßt ist, daß sie bei
spielsweise durch einen DIP-Schalter oder eine ähnliche Vorrichtung
extern programmierbar ist.
Ist sie so konfiguriert, daß eine Defektspaltenadresse extern pro
grammierbar ist, so können die Ausgangssignale der Funktionsschalt
kreise mit Ausnahme eines bestimmten Funktionsschaltkreises kontinu
ierlich erhalten werden, selbst wenn die Funktionsschaltkreise im
Funktionsblock 104 alle normal arbeiten, indem diese Defektspal
tenadresse eingestellt wird. Damit kann ein Signalverarbeitungssy
stem mit großer Flexibilität und der Fähigkeit zum Umschalten eines
Zielobjektes, für das ein Signal wie erforderlich verarbeitet werden
soll, erhalten werden.
Es ist ersichtlich, daß die in den Fig. 15 bis 17 dargestellten De
koderschaltkreise auch zum Reparieren eines defekten Bits (einer de
fekten Funktion) verwendet werden können. Aus dem vorangegangenen
ergeben sich für die Erfindung folgende Effekte.
- (1) Eine Mehrzahl von Schaltkreisen einer nachfolgenden Stufe wird simultan aktiviert und es wird derselbe Schaltkreis der nachfolgen den Stufe in Abhängigkeit von den Ausgangssignalen verschiedener De koderschaltkreise in zweifacher Weise aktiviert, so daß es möglich ist, eine Kombination von Schaltkreisen nachfolgender Stufe frei einzustellen, die simultan aktiviert werden sollen, und bei der Kom bination von Schaltkreisen nachfolgender Stufe, die mit einer einzi gen Signaleingabe simultan ausgewählt werden sollen, eine große Fle xibilität zu ermöglichen.
- (2) Eine Mehrzahl von Zeilen oder Spalten wird simultan aus einem Speicherzellenfeld ausgewählt und es wird dieselbe Zeile oder Spalte in Übereinstimmung mit den Ausgangssignalen verschiedener Dekoder schaltkreise in zweifacher Weise ausgewählt, so daß es möglich wird, eine Kombination von simultan auszuwählenden Zeilen oder Spalten frei einzustellen, die gewünschte Kombination von Zeilen oder Spal ten in Übereinstimmung mit der Art der Verarbeitung auszuwählen und eine Halbleitereinrichtung zu erhalten, die eine Operation mit hoher Geschwindigkeit ausführen kann.
- (3) Es ist ausgeführt worden, daß ein Adreßsignal vordekodiert wird, um ein Gruppennummer-Bestimmungssignal und ein Elementnummer-Bestim mungssignal zu erzeugen, wobei die Summe der aktivierten Bits stets konstant bleibt und eine Mehrzahl von Schaltkreisen nachfolgender Stufe in Abhängigkeit vom Gruppennummer-Bestimmungssignal und dem Elementnummer-Bestimmungssignal, die durch die Vordekodierung erhal ten wurden, ausgewählt wird, so daß man eine Halbleiterschaltkreis einrichtung erhalten kann, die fähig ist, eine gewünschte Kombina tion von Schaltkreisen nachfolgender Stufe mit hoher Geschwindigkeit ohne eine Vergrößerung des Dekoderschaltkreises auszuwählen.
- (4) Es ist ausgeführt worden, daß eine Mehrzahl von Funktionsschalt kreisen simultan in Abhängigkeit von einem Adreßsignal ausgewählt wird, wobei die Kombinationen der Mehrzahl von Funktionsschaltkrei sen, die simultan ausgewählt werden sollen, verändert werden kann, unter Verwendung eines Teils der externen Adresse wenigstens ein Funktionsschaltkreis weiter aus der Mehrzahl gleichzeitig ausgewähl ter Funktionsschaltkreise ausgewählt wird, und die Art und Weise, in der wenigstens ein Funktionsschaltkreis ausgewählt wird, in Überein stimmung mit dem Vergleich einer Adresse, die einen zu entfernenden Funktionsschaltkreis angibt, und der externen Adresse umgeschaltet wird, so daß es möglich wird, eine gewünschte Kombination von Funk tionsschaltkreisen ohne die Auswahl eines unnötigen Funktionsschalt kreises erfolgreich auszuwählen.
- (5) Es ist ausgeführt worden, daß eine Mehrzahl von Zeilen oder Spalten in Übereinstimmung mit einer externen Adresse simultan aus einem Speicherzellenfeld ausgewählt wird, wobei die Kombinationen der simultan auszuwählenden Zeilen und Spalten verändert werden kann, weiter unter Verwendung eines Teils der externen Adresse eine Spalte aus den simultan gewählten Speicherzellen ausgewählt wird und die Auswahlart, auf die eine Spalte ausgewählt wird, in Übereinstim mung mit dem Vergleich zwischen der Defektzeilen- oder Defektspal tenadresse einerseits und der Adresse der ausgewählten Zeile oder Spalte andererseits umgeschaltet wird, so daß es nicht notwendig ist, in jedem Dekoderschaltkreis ein Verbindungselement zu bilden, um die defekte Zeile oder Spalte vom Dekoderschaltkreis abzutrennen. Die defekte Zeile oder defekte Spalte wird ohne Ersatzzeilen- oder Ersatzspaltendekoder durch eine normale Zeile oder Spalte ersetzt, so daß es unnötig ist, einen normalen Dekoder, der einmal in den ak tiven Zustand gebracht worden ist, in den inaktiven Zustand zu ver setzen. Damit kann eine Halbleiterspeichereinrichtung mit großer Zu griffsgeschwindigkeit erhalten werden. Da kein Verbindungselement verwendet wird, kann eine Halbleitereinrichtung mit großer Zuverläs sigkeit geschaffen werden, die niemals einen Defekt wie z. B. einen Kurzschluß einer Signalleitung aufgrund einer abgeschmolzenen Schmelzverbindung im Dekoderausgang aufweist.
- (6) Zusätzlich zum oben beschriebenne Effekt (5) ist es möglich, die Reparatur einer defekten Zeile/Spalte in jedem Speicherzellenblock unabhängig auszuführen und damit eine Halbleiterspeichereinrichtung mit hoher Effizienz bei der Verwendung eines Redundanzspeicherzel lenfeldes zu erhalten.
Claims (22)
1. Halbleiterschaltkreiseinrichtung, die abhängig von einem Eingangssignal
selektiv eine Mehrzahl von Schaltkreisen einer nachfolgenden
Stufe (Tr1 bis Tr2n+4; WL0 bis WL3; SE0 bis SEn; 104, #1
bis #n) aktiviert, mit
einer Auswahleinrichtung (15, 16; 3, 17, SS; 102, 103), die vom
Eingangssignal abhängig ist, zum simultanen Aktivieren einer vorbestimmten
Zahl von Schaltkreisen aus der Mehrzahl von Schaltkreisen
nachfolgender Stufe, wobei die Auswahleinrichtung jeweils
einen Schaltkreis der nachfolgenden Stufe in Abhängigkeit von verschiedenen
Eingangssignalen auf die dem Eingangssignal entsprechende
Weise aktiviert.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Aus
wahleinrichtung
eine erste Dekodiereinrichtung (15) mit einer Mehrzahl von Dekoder schaltkreisen (19-0 bis 19-n; 19-0 bis 19-n+1; 30-0 bis 30-3; CD0 bis CDn; RD0 bis RD3), die vom Eingangssignal abhängig ist, zum se lektiven Aktivieren von wenigstens einem der Mehrzahl von Dekoder schaltkreisen, wobei ein aktivierter Dekoderschaltkreis ein Aktivie rungssignal erzeugt, und
eine zweite Dekodiereinrichtung (16), die vom Aktivierungssignal von der ersten Dekodiereinrichtung abhängig ist, zum simultanen Aktivie ren der vorbestimmten Zahl unter den Schaltkreisen nachfolgender Stufe umfaßt, wobei die zweite Dekodiereinrichtung eine Mehrzahl von Aktivierungsschaltkreisen (20-0 bis 20-n+1; 21-0 bis 21-n+1; 22-0 bis 22-3; 25-1 bis 25-3; NA0 bis NAn+1) aufweist, die entsprechend der Mehrzahl von Schaltkreisen nachfolgender Stufe gebildet sind, wobei jeder der Aktivierungsschaltkreise Ausgangssignale einer Mehr zahl von Dekoderschaltkreisen empfängt und einen zugehörigen Schalt kreis nachfolgender Stufe aktiviert, wenn ein Aktivierungssignal in den empfangenen Ausgangssignalen enthalten ist.
eine erste Dekodiereinrichtung (15) mit einer Mehrzahl von Dekoder schaltkreisen (19-0 bis 19-n; 19-0 bis 19-n+1; 30-0 bis 30-3; CD0 bis CDn; RD0 bis RD3), die vom Eingangssignal abhängig ist, zum se lektiven Aktivieren von wenigstens einem der Mehrzahl von Dekoder schaltkreisen, wobei ein aktivierter Dekoderschaltkreis ein Aktivie rungssignal erzeugt, und
eine zweite Dekodiereinrichtung (16), die vom Aktivierungssignal von der ersten Dekodiereinrichtung abhängig ist, zum simultanen Aktivie ren der vorbestimmten Zahl unter den Schaltkreisen nachfolgender Stufe umfaßt, wobei die zweite Dekodiereinrichtung eine Mehrzahl von Aktivierungsschaltkreisen (20-0 bis 20-n+1; 21-0 bis 21-n+1; 22-0 bis 22-3; 25-1 bis 25-3; NA0 bis NAn+1) aufweist, die entsprechend der Mehrzahl von Schaltkreisen nachfolgender Stufe gebildet sind, wobei jeder der Aktivierungsschaltkreise Ausgangssignale einer Mehr zahl von Dekoderschaltkreisen empfängt und einen zugehörigen Schalt kreis nachfolgender Stufe aktiviert, wenn ein Aktivierungssignal in den empfangenen Ausgangssignalen enthalten ist.
3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jeder
der Aktivierungsschaltkreise Ausgangssignale einer Mehrzahl von auf
einanderfolgend benachbarten Dekoderschaltkreisen empfängt.
4. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jeder
der Aktivierungsschaltkreise Ausgangssignale einer Mehrzahl von auf
einanderfolgend benachbarten Dekoderschaltkreisen empfängt, die in
Form einer Schleife gebildet sind.
5. Einrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß
jedem der Mehrzahl von Schaltkreisen nachfolgender Stufe eine Grup
pennummer und eine Elementnummer zugeordnet ist, die die Position in
einer zugehörigen Gruppe angibt, wobei das Eingangssignal eine Mehr
zahl von Bits umfaßt, und
die Auswahleinrichtung
eine erste Dekodiereinrichtung (15) zum Bestimmen aufeinanderfolgend benachbarter Bits im Eingangssignal der Mehrzahl von Bits und zum Erzeugen eines Gruppennummer-Bestimmungssignals (Q0 bis Q3) und ei nes Elementnummer-Bestimmungssignals (P0 bis P3), die jeweils eine Mehrzahl von Bits aufweisen, wobei die Summe der aktiven Bits des Gruppennummer-Bestimmungssignals und der aktiven Bits des Element nummer-Bestimmungssignals gleich drei oder mehr ist, und
eine zweite Dekodiereinrichtung (16), die vom Gruppennummer-Bestim mungssignal und dem Elementnummer-Bestimmungsignal abhängig ist, zum Aktivieren entsprechender Schaltkreise nachfolgender Stufe, auf weist.
eine erste Dekodiereinrichtung (15) zum Bestimmen aufeinanderfolgend benachbarter Bits im Eingangssignal der Mehrzahl von Bits und zum Erzeugen eines Gruppennummer-Bestimmungssignals (Q0 bis Q3) und ei nes Elementnummer-Bestimmungssignals (P0 bis P3), die jeweils eine Mehrzahl von Bits aufweisen, wobei die Summe der aktiven Bits des Gruppennummer-Bestimmungssignals und der aktiven Bits des Element nummer-Bestimmungssignals gleich drei oder mehr ist, und
eine zweite Dekodiereinrichtung (16), die vom Gruppennummer-Bestim mungssignal und dem Elementnummer-Bestimmungsignal abhängig ist, zum Aktivieren entsprechender Schaltkreise nachfolgender Stufe, auf weist.
6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die
zweite Dekodiereinrichtung eine Mehrzahl von Gatterschaltkreisen
(ANA0 bis ANA15) aufweist, die entsprechend der Mehrzahl von Schalt
kreisen nachfolgender Stufe gebildet sind, um ein zugehöriges Grup
pennummer-Bestimmungssignalbit und ein zugehöriges Elementnummer-Be
stimmungssignalbit zu empfangen, und aktiviert werden, wenn sich die
empfangenen Signalbits alle in einem aktiven Zustand befinden.
7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
die Elementnummern den jeweiligen Schaltkreisen nachfolgender Stufe bezüglich der Grenzlinie der Gruppen in spiegelverkehrter Weise zu geordnet sind, und die erste Dekodiereinrichtung aufeinanderfolgend benachbarte Bits von wenigstens einem der Gruppennummer-Bestimmungssignalbits und der Elementnummer-Bestimmungssignalbits aktiviert.
die Elementnummern den jeweiligen Schaltkreisen nachfolgender Stufe bezüglich der Grenzlinie der Gruppen in spiegelverkehrter Weise zu geordnet sind, und die erste Dekodiereinrichtung aufeinanderfolgend benachbarte Bits von wenigstens einem der Gruppennummer-Bestimmungssignalbits und der Elementnummer-Bestimmungssignalbits aktiviert.
8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste
Dekodiereinrichtung das Gruppennummer-Bestimmungssignal und das Ele
mentnummer-Bestimmungssignal so erzeugt, daß zwei aufeinanderfolgend
benachbarte Gatterschaltkreise simultan aktiviert werden können.
9. Einrichtung nach einem der Ansprüche 1 bis 8, dadurch gekenn
zeichnet, daß jeder der Schaltkreise nachfolgender Stufe ein Spal
tenauswahlgatter (Tr1 bis Tr2n+4) zum Verbinden einer Spaltenleitung
(BL0, *BL0 bis BLn+1, *BLn+1), mit der eine Spalte von Speicherzel
len verbunden ist, mit einer entsprechenden Datenbusleitung einer
Mehrzahl interner Datenbusleitungen (I/O0, *I/O0 bis I/O3, *I/O3)
aufweist.
10. Einrichtung nach einem der Ansprüche 1 bis 9, dadurch gekenn
zeichnet, daß
die Mehrzahl von Schaltkreisen nachfolgender Stufe in wenigstens zwei Blöcke (BA, BB; MB1, MB2) unterteilt ist und
die Auswahleinrichtung eine Einrichtung (30; 19-0 bis 19-3) aufweist zum Aktivieren eines Schaltkreises nachfolgender Stufe in jedem Block.
die Mehrzahl von Schaltkreisen nachfolgender Stufe in wenigstens zwei Blöcke (BA, BB; MB1, MB2) unterteilt ist und
die Auswahleinrichtung eine Einrichtung (30; 19-0 bis 19-3) aufweist zum Aktivieren eines Schaltkreises nachfolgender Stufe in jedem Block.
11. Einrichtung nach einem der Ansprüche 1 bis 10, dadurch gekenn
zeichnet, daß jeder der Schaltkreise nachfolgender Stufe eine Wort
leitung (WL0 bis WL3) aufweist, mit der eine Zeile von Speicherzel
len verbunden ist.
12. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
das Eingangssignal eine Spaltenadresse darstellt und die Einrichtung
ferner
eine Defektadressen-Speichereinrichtung (710; 87a bis 87c) zum Spei chern der Adresse einer Spalte mit einer defekten Speicherzelle un ter den Spaltenleitungen als Defektadresse,
eine Vergleichseinrichtung (711; 85a bis 85c) zum Vergleichen einer empfangenen Spaltenadresse mit der Defektadresse, und
eine Busauswahleinrichtung (72), die von den Bits des niederwertigen Teils der Spaltenadresse und einem Ausgangssignal der Vergleichsein richtung abhängig ist, zum Auswählen einer vorbestimmten Zahl inter ner Datenbusleitungen unter der Mehrzahl interner Datenbusleitungen aufweist, wobei
die Busauswahleinrichtung eine Auswahlsteuereinrichtung (ER1, ER2; 712a, 712b; 712a′, 712b′; 712a′′, 712b′′) zum Auswählen einer Buslei tung aus der Mehrzahl interner Datenbusleitungen so, daß die von der Defektadresse festgelegte Spalte stets in einen nicht-ausgewählten Zustand gebracht wird, aufweist.
eine Defektadressen-Speichereinrichtung (710; 87a bis 87c) zum Spei chern der Adresse einer Spalte mit einer defekten Speicherzelle un ter den Spaltenleitungen als Defektadresse,
eine Vergleichseinrichtung (711; 85a bis 85c) zum Vergleichen einer empfangenen Spaltenadresse mit der Defektadresse, und
eine Busauswahleinrichtung (72), die von den Bits des niederwertigen Teils der Spaltenadresse und einem Ausgangssignal der Vergleichsein richtung abhängig ist, zum Auswählen einer vorbestimmten Zahl inter ner Datenbusleitungen unter der Mehrzahl interner Datenbusleitungen aufweist, wobei
die Busauswahleinrichtung eine Auswahlsteuereinrichtung (ER1, ER2; 712a, 712b; 712a′, 712b′; 712a′′, 712b′′) zum Auswählen einer Buslei tung aus der Mehrzahl interner Datenbusleitungen so, daß die von der Defektadresse festgelegte Spalte stets in einen nicht-ausgewählten Zustand gebracht wird, aufweist.
13. Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die
Busauswahleinrichtung eine Mehrzahl von Verbindungsgattern (T10a bis
T43b) zum Verbinden der Mehrzahl interner Datenbusleitungen mit ei
ner Mehrzahl getrennt gebildeter gemeinsamer Datenbusleitungen (CDB,
*CDB; D0, *D0 bis D3, *D3), wobei die Verbindungsgatter so angeord
net sind, daß eine interne Datenbusleitung mit jeder der gemeinsamen
Datenbusleitungen verbunden werden kann, aufweist, und
die Auswahlsteuereinrichtung eine Einrichtung (ER1, ER2; 712a, 712b;
712a′, 712b′, 712a′′, 712b′′) zum Verschieben der Verbindung in Über
einstimmung mit dem Ausgangssignal der Vergleichseinrichtung und dem
niederwertigen Teil der Spaltenadresse um eine Stufe in eine Rich
tung in sequentieller Weise, falls eine defekte Speicherzelle exi
stiert, so daß simultan ausgewählte Spalten mit den gemeinsamen Da
tenbusleitungen ab der Stufe in sequentieller Weise verbunden wer
den, wenn keine Spalte mit einer defekten Speicherzelle existiert,
so daß eine Spalte mit einer defekten Speicherzelle nicht ausgewählt
wird, aufweist.
14. Einrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet,
daß
die Mehrzahl von Schaltkreisen nachfolgender Stufe in eine Mehrzahl von Blöcke (6a, 6b, 6c, 6d) unterteilt ist, und
die Defektadressen-Speichereinrichtung, die Vergleichseinrichtung und die Busauswahleinrichtung für jeden der Mehrzahl von Blöcke ge trennt gebildet sind.
die Mehrzahl von Schaltkreisen nachfolgender Stufe in eine Mehrzahl von Blöcke (6a, 6b, 6c, 6d) unterteilt ist, und
die Defektadressen-Speichereinrichtung, die Vergleichseinrichtung und die Busauswahleinrichtung für jeden der Mehrzahl von Blöcke ge trennt gebildet sind.
15. Einrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
die Mehrzahl von Wortleitungen in einer Mehrzahl von Blöcken (1a, 1b) angeordnet ist, und die Einrichtung ferner
eine Defektadressen-Speichereinrichtung (70a) zum Speichern der Adresse einer Zeile, mit der eine defekte Speicherzelle verbunden ist, als Defektadresse,
eine Vergleichseinrichtung (70a) zum Vergleichen einer extern ange legten Adresse als Eingangssignal mit der Defektadresse,
eine Spaltenauswahleinrichtung (5a) zum Auswählen einer Speicher zelle aus den Speicherzellen einer Wortleitung, die von der Auswahl einrichtung ausgewählt worden ist, für jeden Block in Übereinstim mung mit einer extern angelegten Spaltenadresse, und
eine Ein-/Ausgabeauswahleinrichtung (7a, 70a), die vom nie derwertigen Teil der externen Adresse und einem Ausgangssignal der Vergleichseinrichtung abhängig ist, zum weiteren Auswählen einer Speicherzelle aus den Speicherzellen, die von der Spaltenauswahlein richtung ausgewählt worden sind, aufweist, wobei die Ein-/ Ausgabeeinrichtung eine beliebige Speicherzelle einer Zeile, die von der Defektadresse bestimmt wird, stets in einen nicht-ausgewähl ten Zustand bringt.
die Mehrzahl von Wortleitungen in einer Mehrzahl von Blöcken (1a, 1b) angeordnet ist, und die Einrichtung ferner
eine Defektadressen-Speichereinrichtung (70a) zum Speichern der Adresse einer Zeile, mit der eine defekte Speicherzelle verbunden ist, als Defektadresse,
eine Vergleichseinrichtung (70a) zum Vergleichen einer extern ange legten Adresse als Eingangssignal mit der Defektadresse,
eine Spaltenauswahleinrichtung (5a) zum Auswählen einer Speicher zelle aus den Speicherzellen einer Wortleitung, die von der Auswahl einrichtung ausgewählt worden ist, für jeden Block in Übereinstim mung mit einer extern angelegten Spaltenadresse, und
eine Ein-/Ausgabeauswahleinrichtung (7a, 70a), die vom nie derwertigen Teil der externen Adresse und einem Ausgangssignal der Vergleichseinrichtung abhängig ist, zum weiteren Auswählen einer Speicherzelle aus den Speicherzellen, die von der Spaltenauswahlein richtung ausgewählt worden sind, aufweist, wobei die Ein-/ Ausgabeeinrichtung eine beliebige Speicherzelle einer Zeile, die von der Defektadresse bestimmt wird, stets in einen nicht-ausgewähl ten Zustand bringt.
16. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die
Mehrzahl von Schaltkreisen nachfolgender Stufe Funktionsschaltkreise
(104) aufweist, die jeweils eine vorbestimmte Funktion ausführen,
und wobei die Einrichtung ferner
eine Adressenspeichereinrichtung (107) zum Speichern einer Adresse, die einen vorbestimmten Funktionsschaltkreis angibt,
eine Vergleichseinrichtung (107) zum Vergleichen des Eingangssignals und der gespeicherten Adresse, und
eine Einrichtung (106, 107), die wenigstens von einem Ausgangssignal der Vergleichseinrichtung abhängig ist, zum weiteren Auswählen einer vorbestimmten Zahl von Funktionsschaltkreisen aus der Mehrzahl von Funktionsschaltkreisen, die von der Auswahleinrichtung ausgewählt worden sind, so daß der Funktionsschaltkreis mit der Defektadresse in den nicht-ausgewählten Zustand gebracht werden kann, aufweist.
eine Adressenspeichereinrichtung (107) zum Speichern einer Adresse, die einen vorbestimmten Funktionsschaltkreis angibt,
eine Vergleichseinrichtung (107) zum Vergleichen des Eingangssignals und der gespeicherten Adresse, und
eine Einrichtung (106, 107), die wenigstens von einem Ausgangssignal der Vergleichseinrichtung abhängig ist, zum weiteren Auswählen einer vorbestimmten Zahl von Funktionsschaltkreisen aus der Mehrzahl von Funktionsschaltkreisen, die von der Auswahleinrichtung ausgewählt worden sind, so daß der Funktionsschaltkreis mit der Defektadresse in den nicht-ausgewählten Zustand gebracht werden kann, aufweist.
17. Verfahren zum Aktivieren einer Mehrzahl von Schaltkreisen
nachfolgender Stufe (Tr1 bis Tr2n+4; WL0 bis WL3; SE0 bis SEn; #1
bis #n) in Abhängigkeit von einem Eingangssignal, mit dem Schritt:
simultanes Aktivieren einer vorbestimmten Zahl von Schaltkreisen
nachfolgender Stufe aus der Mehrzahl von Schaltkreisen nachfolgender
Stufe in Abhängigkeit vom Eingangssignal, wobei jeweils ein
Schaltkreis der nachfolgenden Stufe in Abhängigkeit von verschiedenen
Eingangssignalen auf die dem Eingangssignal entsprechende
Weise aktiviert wird.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der
Schritt der simultanen Aktivierung einen Schritt der Aktivierung von
Schaltkreisen nachfolgender Stufe, die in einer vorbestimmten Bezie
hung aufeinanderfolgend benachbart sind, aufweist.
19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der
Schritt der simultanen Aktivierung die Schritte:
Dekodieren des Eingangssignals und Erzeugen eines ersten Auswahlsi gnals, und
simultanes Aktivieren der vorbestimmten Zahl von Schaltkreisen nach folgender Stufe in Abhängigkeit vom so erzeugten ersten Auswahlsi gnal, wobei eine Kombination von simultan aktivierten Schaltkreisen nachfolgender Stufe entsprechend dem ersten Auswahlsignal vorbe stimmt ist, aufweist.
Dekodieren des Eingangssignals und Erzeugen eines ersten Auswahlsi gnals, und
simultanes Aktivieren der vorbestimmten Zahl von Schaltkreisen nach folgender Stufe in Abhängigkeit vom so erzeugten ersten Auswahlsi gnal, wobei eine Kombination von simultan aktivierten Schaltkreisen nachfolgender Stufe entsprechend dem ersten Auswahlsignal vorbe stimmt ist, aufweist.
20. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß
jeder der Schaltkreise nachfolgender Stufe einer Gruppennummer und eine Elementnummer, die eine Position in der Gruppe angibt, und das Eingangssignal eine Mehrzahl von Bits aufweist, und der Schritt der simultanen Aktivierung die Schritte
Dekodieren einer Mehrzahl von aufeinanderfolgend benachbarten Bits des Eingangssignals und Erzeugen eines Gruppennummer-Bestimmungssi gnals und eines Elementnummer-Bestimmungssignals, die jeweils eine Mehrzahl von Bits aufweisen, wobei die Mehrzahl (aufeinanderfolgend benachbarter) Bits wenigstens im Gruppennummer-Bestimmungssignal oder dem Elementnummer-Bestimmungssignal in einem aktiven Zustand ist, und
Aktivieren eines entsprechenden Schaltkreises nachfolgender Stufe in Abhängigkeit vom Gruppennummer-Bestimmungssignal und dem Elementnum mer-Bestimmungssignal umfaßt.
jeder der Schaltkreise nachfolgender Stufe einer Gruppennummer und eine Elementnummer, die eine Position in der Gruppe angibt, und das Eingangssignal eine Mehrzahl von Bits aufweist, und der Schritt der simultanen Aktivierung die Schritte
Dekodieren einer Mehrzahl von aufeinanderfolgend benachbarten Bits des Eingangssignals und Erzeugen eines Gruppennummer-Bestimmungssi gnals und eines Elementnummer-Bestimmungssignals, die jeweils eine Mehrzahl von Bits aufweisen, wobei die Mehrzahl (aufeinanderfolgend benachbarter) Bits wenigstens im Gruppennummer-Bestimmungssignal oder dem Elementnummer-Bestimmungssignal in einem aktiven Zustand ist, und
Aktivieren eines entsprechenden Schaltkreises nachfolgender Stufe in Abhängigkeit vom Gruppennummer-Bestimmungssignal und dem Elementnum mer-Bestimmungssignal umfaßt.
21. Verfahren nach Anspruch 17, gekennzeichnet durch die Schritte:
Speichern einer vorbestimmten Adresse, die einen vorbestimmten Schaltkreis nachfolgender Stufe angibt,
Vergleichen des Eingangssignals und der vorbestimmten Adresse, und weiteres Auswählen einer vorbestimmten Zahl von Schaltkreisen nach folgender Stufe aus den gleichzeitig aktivierten Schaltkreisen nach folgender Stufe in Abhängigkeit von wenigstens dem Vergleichsergeb nis im Schritt des Vergleichens, so daß der Schaltkreis nachfolgen der Stufe, der von der vorbestimmten Adresse bestimmt wird, in einen nicht- ausgewählten Zustand gebracht werden kann.
Speichern einer vorbestimmten Adresse, die einen vorbestimmten Schaltkreis nachfolgender Stufe angibt,
Vergleichen des Eingangssignals und der vorbestimmten Adresse, und weiteres Auswählen einer vorbestimmten Zahl von Schaltkreisen nach folgender Stufe aus den gleichzeitig aktivierten Schaltkreisen nach folgender Stufe in Abhängigkeit von wenigstens dem Vergleichsergeb nis im Schritt des Vergleichens, so daß der Schaltkreis nachfolgen der Stufe, der von der vorbestimmten Adresse bestimmt wird, in einen nicht- ausgewählten Zustand gebracht werden kann.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der
Schritt des weiteren Auswählens die Schritte
Verbinden der vorbestimmten Zahl von Schaltkreisen nachfolgender Stufe mit einer Mehrzahl von Datenbussen in vorbestimmter Reihen folge, wobei die vorbestimmte Reihenfolge von einem Teil des Ein gangssignals bestimmt wird, und
Modifizieren der vorbestimmten Reihenfolge in Übereinstimmung mit dem Ausgangssignal der Vergleichseinrichtung, so daß der Schaltkreis nachfolgender Stufe, der durch die vorbestimmte Adresse bestimmt wird, nicht ausgewählt ist, aufweist.
Verbinden der vorbestimmten Zahl von Schaltkreisen nachfolgender Stufe mit einer Mehrzahl von Datenbussen in vorbestimmter Reihen folge, wobei die vorbestimmte Reihenfolge von einem Teil des Ein gangssignals bestimmt wird, und
Modifizieren der vorbestimmten Reihenfolge in Übereinstimmung mit dem Ausgangssignal der Vergleichseinrichtung, so daß der Schaltkreis nachfolgender Stufe, der durch die vorbestimmte Adresse bestimmt wird, nicht ausgewählt ist, aufweist.
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