DE4132116C2 - - Google Patents

Description

Die Erfindung betrifft einen Reparaturschaltkreis und ein Verfahren zum Reparieren eines defekten Bit in einer Halbleiterspeichereinrichtung.

Allgemein sind in einer Halbleiterspeichereinrichtung Ersatzzeilen und Ersatzspalten zum Reparieren einer defekten Speicherzelle, die nicht korrekt funktioniert (im weiteren als defektes Bit bezeichnet), gebildet, um die Produktionsausbeute zu erhöhen.

Fig. 20 zeigt schematisch die Struktur eines Abschnitts, der mit der Reparatur eines defekten Bit in einer herkömmlichen Halbleiterspei­ chereinrichtung zusammenhängt. Die in der Figur gezeigte Halbleiter­ speichereinrichtung verwendet ein Spaltenauswahlleitungsschema und weist eine geteilte Leseverstärkerstruktur auf. Soll eine Spalte von Speicherzellen, die in einem Feld aus Zeilen und Spalten angeordnet sind, ausgewählt werden, so wird beim Spaltenauswahlleitungsschema das Ausgangssignal (ein Spaltenauswahlsignal) eines Spaltendekoders (Spaltenauswahleinrichtung) einer Spaltenauswahlleitung zugeführt, und eine entsprechende Spalte des Speicherzellenfeldes wird mit dieser Spaltenauswahlleitung mit einem internen Datenbus (IO- Leitung) verbunden. Bei der geteilten Leseverstärkerstruktur ist das Speicherzellenfeld in eine Mehrzahl von Blöcke unterteilt, der Lese­ verstärker wird von zwei Blöcken geteilt und nur einer der beiden Blöcke wird ausgewählt, um mit dem Leseverstärker verbunden zu werden. Der andere Block wird in einem Wartezustand (Vorladezustand) gehalten.

Wie in Fig. 20 dargestellt ist, weist die Halbleiterspeichereinrichtung ein Speicherzellenfeld 1 mit einer Mehrzahl von (nicht dargestellten) Speicherzellen auf. Das Speicher­ zellenfeld 1 ist in vier Speicherzellenblöcke A, B, C und D unterteilt. Jeder der Speicherzellenblöcke A bis D weist zwei Teil­ felder 6a und 6b auf. Jedes der Teilfelder 6a und 6b weist eine Mehrzahl von Speicherzellen auf, die in einer Matrix mit Zeilen und Spalten angeordnet sind, obwohl sie hier nicht genauer gezeigt sind.

Die Halbleiterspeichereinrichtung weist ferner einen Spaltendekoder 3 zum Dekodieren der internen Spaltenadreßsignale A₀ bis A_n von einem (nicht dargestellten) Adreßpuffer und zum Erzeugen von Spal­ tenauswahlsignalen und eine Spaltenauswahlleitung 40 zum Übertragen des Spaltenauswahlsignals vom Spaltendekoder 3 auf. Die Spaltenaus­ wahlleitung 40 ist für jeden der Ausgänge des Spaltendekoders 3 gebildet und verläuft über die vier Speicherblöcke A bis D. Da eine Spaltenauswahlleitung 40 von vier Speicherblöcken A bis D geteilt wird, wird jedem der Speicherzellenblöcke A bis D dasselbe Spalten­ auswahlsignal zugeführt.

Das Speicherzellenfeld 1 weist einen Ersatzspalten-Bildungsbereich 12 zum Reparieren einer Spalte, mit der ein defektes Bit verbunden ist, auf. Der Ersatzspalten-Bildungsbereich 12 ist entsprechend jedem der Teilfelder 6a und 6b der Speicherzellenblöcke A bis D gebildet. Der Ersatzspalten-Bildungsbereich weist eine Wortleitung WL, die sich vom entsprechenden Teilfeld (6a oder 6b) aus erstreckt, und eine Ersatzspalten-Auswahlleitung 13, die so angeordnet ist, daß sie vom Ersatzspalten-Bildungsbereich 12 für die vier Speicherzellenblöcke A bis D geteilt wird, auf. Die Ersatzspalten-Auswahlleitung 13 wählt eine Ersatzspalte (mit der Speicherzellen einer Spalte verbunden sind) aus, die im Bereich 12 geschaffen ist. Vom Spaltendekoder 3 wird der Ersatzspaltenauswahlleitung 13 ein Ersatzspalten- Auswahlsignal unabhängig davon, ob die Ersatzspalte ausgewählt ist oder nicht, zugeführt.

Im weiteren erfolgt eine Beschreibung unter der Voraussetzung, daß ein Speicherblock Teilblöcke 6a, 6b und den Ersatzspalten-Bildungs­ bereich 12 aufweist. Die Speicherblöcke A bis D weisen (Leseverstärker+I/O)-Blöcke 2a, 2b, 2c bzw. 2d auf, die zwischen den Teilfeldern 6a und 6b gebildet sind. Jeder der (Leseverstärker+I/O-) Blöcke 2a bis 2d wird von zwei Teilfeldern 6a und 6b geteilt, die auf seinen beiden Seiten liegen. Die Blöcke 2a bis 2d weisen jeweils normale I/O-Leitungspaare 8a bis 8d zum Übertragen ausgelesener Daten von einer normalen Spalte (Bitleitungspaar) und Ersatz-I/O- Busse 9a bis 9d zum Übertragen ausgelesener Daten von der Ersatz­ spalte auf.

In den Fig. 21 und 22 sind detaillierte Strukturen der (Leseverstärker+I/O)-Blöcke 2a bis 2d dargestellt. Fig. 21 zeigt die detaillierte Struktur eines Abschnitts, der einer normalen Spalte eines (Leseverstärker+I/O)-Blocks 2 entspricht (das Bezugszeichen 2 wird dazu benutzt, die Blöcke 2a bis 2d anzugeben). Die in Fig. 21 dargestellte Struktur entspricht einem Bereich 100 der Fig. 20.

Wie in Fig. 21 dargestellt ist, weist der Abschnitt, der zur normalen Spalte von Block 2 gehört, einen Leseverstärkerschaltkreis SA zum differentiellen Verstärken des Potentials der Knoten N1 und N2, aus n-Kanal MOS-Transistoren gebildete I/O-Gatter Q5, Q6, die von einem Spaltenauswahlsignal auf der Spaltenauswahlsignalleitung 40 abhängig sind, zum Verbinden der Knoten N1 und N2 mit einem normalen I/O-Leitungspaar 8, aus n-Kanal MOS-Transistoren gebildete Feldauswahlgatter Q1 und Q2, die von einem Teilfeldauswahlsignal SL abhängig sind, zum Verbinden eines Bitleitungspaars BLL, des Teilfeldes 6a mit den Leseverstärkerknoten N1 bzw. N2, und aus n- Kanal MOS-Transistoren gebildete Feldauswahlgatter Q3 und Q4, die von einem Teilfeld-Auswahlsignal SR abhängig sind, zum Verbinden eines Bitleitungspaars BLR, des Teilfeldes 6b mit den Lesever­ stärkerknoten N1 bzw. N2 auf.

Eine Spalte des Teilfeldes weist ein Paar von Bitleitungen BLL, oder BLR, auf. An der Kreuzung einer Wortleitung WLL oder WLR mit einer Bitleitung des Bitleitungspaars BLL, oder BLR, ist eine Speicherzelle MC gebildet. In Fig. 21 sind Speicherzellen MC an einer Kreuzung der Wortleitung WLL mit der Bitleitung BLL und an der Kreuzung der Wortleitung WLR mit der Bitleitung BLR gebildet.

Die Teilfeld-Auswahlsignale SL, SR werden in Abhängigkeit von einem Adreßsignal mit einem Bit (z. B. dem höchstwertigen Zeilenadreßsignal) erzeugt und nur eines von ihnen wird im Betrieb aktiv.

In Fig. 22 ist eine detaillierte Struktur des Abschnitts gezeigt, der zur Ersatzspalte des (Leseverstärker+I/O)-Blocks gehört. Die in Fig. 22 dargestellte Struktur entspricht einem Abschnitt 110 der Fig. 20. Wie in Fig. 22 gezeigt ist, weist die Ersatzspalte auch ein Bitleitungspaar SBLL, oder SBLR, auf. Der Abschnitt des Blocks 2, der zur Ersatzspalte gehört, weist einen Leseverstärker­ schaltkreis SA zur differentiellen Verstärkung des Potentials der Knoten N3 und N4, aus n-Kanal MOS-Transistoren gebildete Ersatz- Teilfeldauswahlgatter Q7 und Q8, die von einem Teilfeld- Auswahlsignal SL abhängig sind, zum Verbinden des Ersatzbitleitungs­ paars SBLL, mit den Leseverstärkerknoten N3 und N4, aus n-Kanal MOS-Transistoren gebildete Ersatzteilfeldauswahlgatter Q9 und Q10, die von einem Teilfeld-Auswahlsignal SR abhängig sind, zum Verbinden des Ersatzbitleitungspaars SBLR, mit den Leseverstärkerknoten N3 und N4, und aus n-Kanal MOS-Transistoren gebildete Ersatz-I/O- Gatter Q11 und Q12, die von einem Ersatzspalten-Auswahlsignal auf der Ersatzspalten-Auswahlsignalleitung 13 abhängig ist, zum Verbinden der Leseverstärkerknoten N3 und N4 mit einem Ersatz-I/O- Leitungspaar 9 auf.

Wie in Fig. 20 gezeigt ist, weist die Halbleiterspeichereinrichtung durch abschmelzbare Verbindungen programmierbare Schaltkreise 10a bis 10d, die entsprechend den Blöcken A bis D gebildet sind, zum Bestimmen, ob eine Adresse einer Spalte mit einem defekten Bit im zugehörigen Block (im weiteren als defekte Spalte bezeichnet) festgelegt worden ist oder nicht, und Auswahlschaltkreise 11a bis 11d, die entsprechend den Blöcken A bis D gebildet und von Schalt­ steuersignalen ΦA bis ΦD vom zugehörigen durch abschmelzbare Verbin­ dungen programmierbaren Schaltkreis 10 (die Schaltkreise 10a bis 10d werden repräsentativ durch das Bezugszeichen 10 angegeben) abhängig sind, zum Auswählen des normalen I/O-Leitungspaars oder der Ersatz- I/O-Leitung 9, um sie mit einem internen Datenbus 120 zu verbinden, auf.

Der durch abschmelzbare Verbindungen programmierbare Schaltkreis 10 weist z. B. durch Laser abschmelzbare Verbindungselemente auf. Die Adresse eines defekten Bit (Ersatzadresse) in einem zugehörigen Block wird durch Abschmelzen des Verbindungselements programmiert. Der Schaltkreis 10 bestimmt ferner eine Übereinstimmung/Nicht-Über­ einstimmung zwischen den eingegebenen Adreßsignalen A₀ bis A_n und der programmierten Ersatzadresse und erzeugt Schaltsteuersignale ΦA bis ΦD, die das Ergebnis der Bestimmung angeben.

Die Halbleiterspeichereinrichtung weist ferner einen Ausgabeschalt­ kreis 7a zum Verstärken der Daten auf einem internen Datenbus 120 und zum Erzeugen externer Ausgabedaten Q sowie einen Eingabeschalt­ kreis 7b zum Erzeugen interner Schreibdaten und zum Übertragen derselben an den internen Datenbus 120 in Übereinstimmung mit externen Eingabedaten D auf. Unter Bezugnahme auf die Fig. 23, die ein Zeitdiagramm des Betriebs darstellt, wird nun deren Betrieb beschrieben.

Es wird angenommen, daß das Teilfeld 6a eine aktive, d. h. ausgewählte Wortleitung enthält.

Im Wartezustand befinden sich die Teilfeld-Auswahlsignale SL und SR beide auf "H" und die Bitleitungspaare BLL, , BLR, , SBLL, , SBLR, der Blöcke A bis D sind mit den Leseverstärkerknoten N1, N2, N3, N4 verbunden und auf ein Zwischen­ potential vorgeladen (z. B. Vcc/2, wobei Vcc der Versorgungsspan­ nungspegel entsprechend "H" ist).

Wird ein Zeilenadreßsignal extern angelegt, so fällt das Teilfeld- Auswahlsignal SR zum Zeitpunkt t1 in Übereinstimmung mit diesem Zei­ lenadreßsignal auf "L", die Gatter Q3, Q4 und Q9, Q10 werden gesperrt und das Teilfeld 6b sowie der Ersatzspaltenbereich 12b werden von den Leseverstärkerknoten N1, N2 und N3, N4 getrennt. Das Signal SL befindet sich auf "H" und das Teilfeld mit der ausgewählten Wortleitung und dem Ersatzspaltenbereich 12b werden mit dem Leseverstärkerschaltkreis des Blocks 2 verbunden.

Zum Zeitpunkt t2 wird das eingegebene Zeilenadreßsignal in einem (nicht dargestellten) Dekoder dekodiert und eine entsprechende Wortleitung WL ausgewählt. Die Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, werden einer entsprechenden Bitleitung (BLL, , SBLL, ) in Abhängigkeit von der Wortleitungsauswahl zugeführt. In Fig. 23 ist ein Fall gezeigt, bei dem Daten "H" ausgelesen werden. In jedem Bitleitungspaar hält die jeweils andere Bitleitung ein Vorladepotential und eine Potential­ differenz entsprechend den ausgelesenen Speicherzellendaten entwickelt sich zwischen den Bitleitungen des jeweiligen Bitlei­ tungspaars.

Zum Zeitpunkt t3 wird der Leseverstärkerschaltkreis SA aktiviert und verstärkt das Bitleitungspotential, das den Knoten N1, N2 und N3, N4 zugeführt worden ist. Zum Zeitpunkt t4, wenn die Potentialdifferenzen zwischen den Bitleitungen des normalen Bitlei­ tungspaars BLL, und den Bitleitungen des Ersatzbitleitungspaars SBLL, durch die Leseoperation ausreichend groß werden, dekodiert der Spaltendekoder 3 die zugeführten internen Spaltenadreßsignale A₀ bis A₃ und führt der entsprechenden Spalten­ auswahlleitung 40 ein Spaltenauswahlsignal zu. Zu diesem Zeitpunkt wird gleichzeitig auch ein Ersatzspalten-Auswahlsignal der Ersatz­ spalten-Auswahlsignalleitung 13 vom Spaltendekoder 3 zugeführt.

Damit wird ein normales I/O-Leitungspaar 8 mit dem ausgewählten normalen Bitleitungspaar BLL, und das Ersatz-I/O-Leitungspaar 9 mit dem Ersatzbitleitungspaar SBLL, verbunden. Die Potentiale des normalen I/O-Leitungspaars 8 und des Ersatz-I/O-Leitungspaars 9 ändern sich von den Vorladepotentialen ("H") auf Pegel entsprechend den Signalpotentialen der entsprechenden Bitleitungspaare.

Im Schaltkreis 10 ist durch Abschmelzen einer Verbindung vorher eine Adresse einprogrammiert worden, die eine defekte Spalte (Ersatzadresse) angibt. Der Schaltkreis 10 vergleicht die eingegebenen Spaltenadreßsignale A₀ bis A_n mit der einprogrammierten Ersatzadresse und erzeugt Steuersignale ΦA bis ΦD entsprechend dem Ergebnis des Vergleichs. Die Auswahlschaltkreise 11a bis 11d wählen normale I/O-Leitungspaare 8a bis 8d aus, wenn die entsprechenden Steuersignale ΦA bis ΦD eine Nicht-Übereinstimmung angeben. Geben sie eine Übereinstimmung an, so werden die Ersatz-I/O-Leitungspaare 9a bis 9d ausgewählt.

Zum Zeitpunkt des Datenlesens wird der Ausgabeschaltkreis 7a aktiviert, um die auf den internen Datenbus 120 übertragenen ausge­ wählten Speicherzellendaten zu verstärken und externe Ausgabedaten Q zu erzeugen. Beim Datenschreiben wird der Eingabeschaltkreis 7b aktiviert, um aus den externen Schreibdaten D interne Schreibdaten zu erzeugen und diese dem internen Datenbus 120 zuzuführen. Die internen Schreibdaten werden über die Auswahlschaltkreise 11a bis 11d und Blöcke 2a bis 2d der ausgewählten Speicherzelle zugeführt. Da die Blöcke A bis D parallel arbeiten, wird eine Datenein-/ -ausgabe mit vier Bit ausgeführt.

Diese Halbleiterspeichereinrichtung weist folgenden Nachteil auf. Als Testbetrieb zur Erfassung eines defekten Bit ist ein Verfahren vorgeschlagen worden, bei dem Daten mit demselben Wert in alle Speicherzellen geschrieben werden, die Speicherzellendaten dann ausgelesen und die gelesenen Daten geprüft werden. Um den Test zu beschleunigen, wird in einem solchen Testmodus ein Zeilenschreiben ausgeführt, bei dem Daten gleichzeitig in eine Zeile von Speicher­ zellen eingeschrieben werden. Anschließend werden Speicherzellendaten einer Zeile gleichzeitig ausgelesen und durch eine Verarbeitung mit einem Gatter, wie z. B. einem Exklusiv-NOR- Gatter oder ähnlichem, in einem anderen Pfad bestimmt, ob in dieser einen Zeile ein defektes Bit existiert. Die Bestimmung, ob ein defektes Bit existiert oder nicht, kann entsprechend dem Potential­ pegel der I/O-Leitung 8 erfolgen, wenn die Speicherzellen einer Zeile gleichzeitig mit der normalen I/O-Leitung 8 verbunden sind. Existiert ein defektes Bit, so wird eine Spalte durch sequentiellen Zugriff auf diese Zeile angegeben. Die Spaltenadresse des angegebenen defekten Bit wird in den Schaltkreisen 10a bis 10d einprogrammiert, so daß eine Reparatur des defekten Bit erfolgt. Nach der Programmierung der Ersatzadresse wird erneut ein Schreib­ test in der Zeile ausgeführt, um zu prüfen, ob die Reparatur des defekten Bit auch tatsächlich ausgeführt worden ist. Da die defekte Spalte zu diesem Zeitpunkt mit der normalen I/O-Leitung 8 verbunden ist, werden die Testdaten auch in das defekte Bit geschrieben. Werden die Speicherzellendaten ausgelesen, so werden daher auch die Daten des defekten Bit ausgelesen, so daß die Prüfung der ausgelesenen Daten angibt, daß ein defektes Bit existiert. Hierdurch ist es unmöglich, zu bestimmen, ob die Reparatur des defekten Bit sicher ausgeführt worden ist.

Es gibt einen Testmodus mit der Bezeichnung Zeilenmodustest. Bei diesem Testmodus werden die Daten verriegelt, die in eine Speicher­ zelle einer Spalte geschrieben worden sind. Die Daten in den Speicherzellen einer Zeile werden gleichzeitig ausgelesen und mit Daten im entsprechenden Verriegelungsschaltkreis verglichen. Für das Ergebnis des Vergleichs der Speicherzellen einer Zeile wird eine Verarbeitung durch ein Gatter, wie z. B. eine UND-Verarbeitung, ausgeführt und ein Indikator erzeugt, der angibt, ob ein defektes Bit in einer Zeile von Speicherzellen existiert. Auch bei diesem Zeilenmodustest wird der Indikator erzeugt, der die Daten des defekten Bit widerspiegelt, so daß es unmöglich ist, zu bestimmen, ob das defekte Bit sicher repariert worden ist.

Um eine Ersatzspalte im Schaltkreis 10 zu programmieren, ist es ferner notwendig, mit einem Laserstrahl oder ähnlichem ein Verbin­ dungselement im Schaltkreis 10 abzuschmelzen. Die Zahl der abzuschmelzenden Verbindungselemente ist größer als die Zahl defekter Spalten. Maximal ist es in jedem der Blöcke A bis D notwendig, dieselbe Zahl von Verbindungselementen wie die Anzahl der Bits (n+1) der Spaltenadreßsignale A₀ bis A_n abzuschmelzen. Bei der Programmierung der Ersatzspalte tritt leichter ein Fehler auf und die Effizienz der Reparatur eines defekten Bit wird reduziert.

Da verschiedene Ersatzspalten in den Schaltkreisen 10a bis 10d programmiert werden können, die entsprechend den Blöcken A bis D gebildet sind, kann in jedem Block A bis D eine defekte Spalte unabhängig repariert werden. Der Auswahlschaltkreis 11 und der Pro­ grammschaltkreis 10 müssen jedoch für jeden Block A bis D gebildet werden, wodurch die Layout-Fläche vergrößert wird und ein ernstes Hindernis für die Erhöhung der Dichte und Integration der Halblei­ terspeichereinrichtung auftritt.

Darüber hinaus ist es im Schaltkreis 10 notwendig, die Übereinstimmung/Nicht-Übereinstimmung zwischen dem eingegebenen Adreßsignal und der programmierten Ersatzspalte festzustellen, dann Steuersignale ΦA bis ΦD an den Auswahlschaltkreis 11 auszugeben und I/O-Leitungen 8, 9 auszuwählen, so daß die Zugriffszeit erhöht wird.

Darüber hinaus werden in jedem Speicherzyklus die Ersatzspalten-Aus­ wahlleitung 13 und die Ersatz-I/O-Leitung 9 angesprochen, so daß eine unnötige Leistungsaufnahme auftritt.

Fig. 24 zeigt eine Struktur des Hauptabschnitts einer anderen her­ kömmlichen Halbleiterspeichereinrichtung. In Fig. 24 sind die Abschnitte, die denen in der Struktur der Fig. 20 entsprechen, mit denselben Bezugszeichen versehen.

Die in Fig. 24 dargestellte Halbleiterspeichereinrichtung weist einen Umschalt-Schaltkreis 4, der zwischen den Ausgängen eines Spaltendekoders 3 und den normalen Spaltenauswahlleitungen 40 gebildet ist. Der Umschalt-Schaltkreis 4 weist ein Schaltelement 14, das zwischen dem jeweiligen Ausgang des Spaltendekoders 3 und einer entsprechenden Spaltenauswahlleitung 40 gebildet ist, und ein Verbindungselement f, das jedem der Schaltelemente 14 zugeordnet ist, auf. Wenn das Verbindungselement 14 abgeschmolzen wird, so öffnet ein zugehöriges Schaltelement 14 und trennt den Ausgang des Spaltendekoders 3 von der Spaltenauswahlleitung 40. Das Schaltelement 14 fixiert zum Zeitpunkt des Abschmelzens des zugehörigen Verbindungselements f die entsprechende Spaltenauswahl­ leitung 40 auf "L", wie z. B. dem Massepotentialpegel, und bewirkt, daß die Spaltenauswahlleitung stets in einem nicht-ausgewählten Zustand ist. Diese Halbleiterspeichereinrichtung weist auch einen Ersatzspaltendekoder 3a auf, der gemeinsam in allen Ersatzspalten- Bildungsbereichen 12 geschaffen ist, und einen durch abschmelzbare Verbindungen programmierbaren Schaltkreis 10, in dem eine defekte Spaltenadresse durch Abschmelzen der Verbindungselemente in ihm programmiert werden kann, auf. Der Schaltkreis 10 ermittelt eine Übereinstimmung/Nicht-Übereinstimmung zwischen den eingegebenen Adreßsignalen A₀ bis A_n und der programmierten Ersatzspaltenadresse und gibt ein Signal Φ aus, das das Ergebnis der Bestimmung an den Ersatzspaltendekoder 3a übergibt.

Die Strukturen und der Betrieb des Rests der Blöcke 2a bis 2d etc. stimmen mit denen der Halbleiterspeichereinrichtung von Fig. 20 mit der Ausnahme überein, daß in den Bereichen 2a bis 2d keine Ersatz- I/O-Leitung gebildet ist.

Wird beim Test der Halbleiterspeichereinrichtung die Adresse einer Spalte mit einem defekten Bit, d. h. eine Defektspaltenadresse, angegeben, so wird das Verbindungselement f des entsprechenden Schaltelements 14 abgeschmolzen und die Defektspaltenadresse (Ersatzadresse) im Schaltkreis 10 durch Abschmelzen des Verbindungs­ elements in ihm einprogrammiert.

Beim Betrieb zum Schreiben/Lesen von Daten wird selbst dann kein Spaltenauswahlsignal einer entsprechenden Spaltenauswahlleitung 40 zugeführt, wenn eine defekte Spalte durch die internen Spaltenadreß­ signale A₀ bis A_n angegeben wird. Zu diesem Zeitpunkt wird der Ersatzspaltendekoder 3a durch ein Übereinstimmungserfassungssignal vom Schaltkreis 10 aktiviert, um ein Spaltenauswahlsignal der entsprechenden Ersatzspalten-Auswahlsignalleitung 13 zuzuführen. Dieses Ersatzspalten-Auswahlsignal bewirkt, daß eine Speicherzelle, die sich an der Kreuzung der ausgewählten Wortleitung mit dem Ersatzbitleitungspaar im Bereich 12 befindet, mit dem I/O-Leitungs­ paar 8 verbunden wird.

Bei der Halbleiterspeichereinrichtung der Fig. 24 werden nur die Spalten, die normal funktionieren, mit dem I/O-Leitungspaar 8 verbunden, und ein Testmodus, wie z. B. der oben beschriebene Zeilen­ schreibmodus oder Zeilenmodustest, kann ausgeführt werden, bei dem eine Mehrzahl von Spalten gleichzeitig ausgewählt wird.

Auch bei der Struktur der Fig. 24 ist die Zahl der abzuschmelzenden Verbindungselemente, um eine Ersatzspalte im Programmschaltkreis 10 einzuprogrammieren, größer als die Anzahl defekter Spalten. Die maximale Zahl von abzuschmelzenden Verbindungselementen zur Programmierung ist gleich der Zahl von Bit (n+1) der Spaltenadreßsi­ gnale A₀ bis A_n. Hierdurch kann bei der Programmierung auf einfachere Weise ein Fehler auftreten und die Effizienz der Reparatur defekter Bit wird vermindert.

Da der Ersatzspaltendekoder 3a von den Blöcken A bis D geteilt wird, können darüber hinaus in den Blöcken A bis D nur dieselben Spal­ tenadressen repariert werden. Da jeder der Blöcke A bis D ein defektes Bit aufweist, das nicht unabhängig repariert werden kann, kann der Ersatzspalten-Bildungsbereich 12 nicht effektiv benutzt werden und die Effizienz der Reparatur defekter Bit wird reduziert.

Da der Umschalt-Schaltkreis 4 zwischen dem Spaltendekoder 3 und der Spaltenauswahlleitung 40 gebildet ist und auch der Programm­ schaltkreis 10 notwendig ist, wird die Layout-Fläche vergrößert.

Darüber hinaus wird der Ersatzspaltendekoder 3a aktiviert, nachdem der Programmschaltkreis 10 eine Übereinstimmung/Nicht- Übereinstimmung des internen Spaltenadreßsignals festgestellt hat, so daß die Zugriffszeit länger wird. In der JP 61-35 636 und der JP 61-61 300 sind eine Struktur, bei der defekte Bit ohne die Verwendung eines Ersatzdekoders repariert werden, und eine bestimmte Ersatzspalte oder -zeile beschrieben.

Die JP-B2-61-35 636 beschreibt einen Speicher mit einem Umschalt-Schalt­ kreis, der zwischen dem jeweiligen Ausgang eines Dekoders und der entsprechenden Zeile oder Spalte gebildet ist. Ein Verbindungspfad des Umschalt-Schaltkreises wird durch Abschmelzen eines Verbindungs­ elements innerhalb des Umschalt-Schaltkreises eingestellt. Damit wird eine große Zahl von Verbindungselementen abgeschmolzen und die Effizienz der Reparatur defekter Bit wird vermindert.

Die JP 61-A-61 300 beschreibt einen Speicher mit einem Schalter, der zwischen dem jeweiligen Ausgang eines Dekoders und einer Spalte oder Zeile gebildet ist. Dieser Schalter kann selektiv einen Ausgang des Dekoders mit einer Mehrzahl benachbarter Zeilen oder Spalten verbinden. Die defekte Zeile oder Spalte wird vom Dekoderausgang getrennt und der Ausgang des Dekoders über den Schalter mit einer benachbarten Zeile oder Spalte verbunden.

Obwohl beide Speicher entsprechend dem Stand der Technik die Reparatur eines defekten Bit in einem Speicherzellenfeld behandeln, sind sie für die Reparatur eines defekten Bit auf einer Blockbasis für eine Speichereinrichtung mit Blockteilungsschema nicht brauchbar.

Aufgabe der Erfindung ist es, einen Reparaturschaltkreis zu schaffen, der ein defektes Bit in einem Speicher mit Blocktei­ lungsschema effektiv reparieren kann, ohne die Layout-Fläche, Leistungsaufnahme und Zugriffszeit zu erhöhen, sowie ein Reparaturverfahren zu schaffen.

Die Aufgabe wird durch den Reparaturschaltkreis nach dem Patentanspruch 1 sowie die Verfahren nach den Ansprüchen 14, 15, 16 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

In Übereinstimmung mit der oben beschriebenen Struktur ist es möglich, ein defektes Bit ohne Bildung eines Ersatzdekoders zu reparieren. Da der Verbindungspfad der Umschalteinheit im jeweiligen Block durch die Einstelleinrichtung eingestellt werden kann, kann ferner die Reparatur eines defekten Bit unabhängig im jeweiligen Block ausgeführt werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 schematisch die Gesamtstruktur einer Halbleiterspeicher­ einrichtung nach einer Ausführungsform der Erfindung;

Fig. 2 ein Signaldiagramm des Betriebs der Halbleiterspeicher- Einrichtung von Fig. 1;

Fig. 3 die genaue Struktur des Schieberedundanzschaltkreises von Fig. 1;

Fig. 4 einen Zustand, in dem der Schieberedundanzschaltkreis der Fig. 3 eine defekte Spalte der Halbleiterspeicher­ einrichtung von Fig. 1 repariert hat;

Fig. 5 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 6 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 7 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 8 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 9 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 10 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 11 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 12 eine weitere Struktur des Schieberedundanzschaltkreises;

Fig. 13 die genaue Struktur eines Umschaltelements, das im Schieberedundanzschaltkreis verwendet wird;

Fig. 14 ein modifiziertes Beispiel des zweiten Schaltelements von Fig. 13;

Fig. 15 ein modifiziertes Beispiel des ersten Schaltelements von Fig. 13;

Fig. 16 eine weitere Struktur eines Umschaltelements, das im Schieberedundanzschaltkreis verwendet wird;

Fig. 17 ein modifiziertes Beispiel des Schaltelements von Fig. 16;

Fig. 18 ein weiteres modifiziertes Beispiel des Schaltelements von Fig. 16;

Fig. 19 schematisch die Gesamtstruktur einer Halbleiterspeicher­ einrichtung nach einer weiteren Ausführungsform der Erfindung;

Fig. 20 die Struktur eines Abschnitts, der mit der Reparatur eines defekten Bit in einer herkömmlichen Halbleiterspeicher­ einrichtung zusammenhängt;

Fig. 21 die Detailstruktur eines Abschnitts, der einer normalen Spalte im (Leseverstärker+I/O-)Block der Fig. 20 entspricht;

Fig. 22 die detaillierte Struktur eines Abschnitts, der einer Ersatzspalte im (Leseverstärker+I/O-)Block der Fig. 20 entspricht;

Fig. 23 ein Signaldiagramm des Betriebs der Halbleiterspeicher­ einrichtung von Fig. 20; und

Fig. 24 die Struktur eines Abschnitts, der mit der Reparatur einer defekten Spalte in einer weiteren herkömmlichen Halbleiterspeichereinrichtung zusammenhängt.

Fig. 1 zeigt schematisch die Struktur eines Abschnitts, der mit der Reparatur defekter Bit in einer Halbleiterspeichereinrichtung nach einer Ausführungsform der Erfindung zusammenhängt.

Wie in Fig. 1 dargestellt ist, weist die Halbleiterspeichereinrichtung ein Speicherzellenfeld 1 auf, das in vier Blöcke A bis D unterteilt ist. Jeder der Speicherblöcke A bis D weist zwei Teilfelder 6a und 6b auf. Die Blöcke besitzen (Leseverstärker+I/O-)Blöcke 2a bis 2d zwischen den Teilfeldern 6a und 6b. Jedes der Teilfelder 6a und 6b weist eine Mehrzahl von Speicherzellen auf, die in Zeilen und Spalten angeordnet sind.

Hauptspalten-Auswahlleitungen 400 sind über den vier Speicherblöcken A bis D gebildet. Die Hauptspalten-Auswahlleitungen 400 sind entsprechend jedem Ausgang eines Spaltendekoders 3 geschaffen, und ihnen wird ein Spaltenauswahlsignal zugeführt. Es sind Subspalten- Auswahlleitungen 450 für jeden der Blöcke A bis D unabhängig gebildet. Die Zahl der Subspalten-Auswahlleitungen 450 ist in jedem Block um eins größer als die der Hauptspalten-Auswahlleitungen 400. Daher ist die Zahl der Spalten (Bitleitungspaare) der Teilfelder 6a und 6b um eins größer als die Zahl der Ausgänge des Spaltendekoders 3 entsprechend der Zahl der Hauptspalten-Auswahlleitungen 400.

Zwischen den Teilfeldern 6a und 6b in jedem der Blöcke A bis D sind (Leseverstärker+I/O-)Blöcke 2a bis 2d gebildet. Die Strukturen der Blöcke 2a bis 2d stimmen mit der Ausnahme, daß über die Subspalten- Auswahlleitungen 450 ein Spaltenauswahlsignal den Spaltenauswahlgattern Q5, Q6 zugeführt wird, mit den herkömmlichen Strukturen der Fig. 20 überein.

Es sind Schieberedundanzschaltkreise 300a bis 300d gebildet, um die Hauptspalten-Auswahlleitungen 400 mit den Subspalten- Auswahlleitungen 450 in jedem der Blöcke A bis D zu verbinden.

Jeder der Schieberedundanzschaltkreise 300a bis 300d weist Umschalt- Schaltkreise SW auf, die entsprechend jeder der Hauptspalten- Auswahlleitungen 400 gebildet sind. Jeder der Umschalt-Schaltkreise SW verbindet selektiv eine der Hauptspalten-Auswahlleitungen 400 mit einer von zwei benachbarten Subspalten-Auswahlleitungen 450.

Die anderen Strukturen stimmen mit denen im herkömmlichen Speicher von Fig. 20 überein.

Nach der Herstellung einer Speichereinrichtung wird eine Funktions­ prüfung ausgeführt. Wird eine defekte Spalte erfaßt, so wird der Verbindungspfad des Umschalt-Schaltkreises SW so eingestellt, daß eine Subspalten-Auswahlleitung 450 und eine Hauptspalten- Auswahlleitung 400 entsprechend der defekten Spalte im Schieberedun­ danzschaltkreis 300 voneinander getrennt werden (die Schaltkreise 300a bis 300d werden repräsentativ durch das Bezugszeichen 300 angegeben). Zu diesem Zeitpunkt wird die Verbindung zwischen der Hauptauswahlleitung entsprechend der defekten Spalte und den nach­ folgend benachbarten Hauptspalten-Auswahlleitungen (auf einer Seite der Ausgänge des Spaltendekoders 3) um eine Spalte verschoben und über die Subspalten-Auswahlleitungen verbunden. Die Verbindungspfade des Restes der Hauptspalten-Auswahlleitungen bleibt gleich wie im Fall einer normalen Spalte.

Die Pfade der Umschalt-Schaltkreise SW werden unabhängig in jedem der Schieberedundanzschaltkreise 300a bis 300d eingestellt. Die Erfassung defekter Bits in jedem der Blöcke A bis D wird ausgeführt, indem man 4-Bit-Daten Q überwacht, die beim Test vom jeweiligen Block A bis D parallel ausgegeben werden. Der Betrieb zum Lesen von Daten wird im folgenden unter Bezugnahme auf die Fig. 2 beschrieben, die ein Betriebssignaldiagramm darstellt.

Betrachtet sei ein Fall, in dem das Teilfeld 6a auf der linken Seite aktiv ist, um eine ausgewählte Wortleitung einzuschließen. Da das Teilfeld 6b auf der rechten Seite keine ausgewählte Wortleitung auf­ weist, behält es denselben Zustand wie im Vorladezustand bei. Der Betrieb im Speicherzellenfeld 1 stimmt mit dem im herkömmlichen überein. Zuerst wird das Teilfeld 6b auf der rechten Seite, das nicht ausgewählt ist, zum Zeitpunkt t1 abgetrennt, indem das Signal SR auf "L" gebracht wird. Dann steigt die ausgewählte Wortleitung zum Zeitpunkt t2 an, Daten der Speicherzellen werden auf eine Seite des jeweiligen Bitleitungspaars (in diesem Fall BLL) ausgelesen und eine Potentialdifferenz tritt zwischen den Bitleitungen des Paars auf (hier: Lesen von "H"-Daten).

Zum Zeitpunkt t3 wird der Leseverstärker SA aktiviert und verstärkt die sehr kleine Potentialdifferenz, die auf dem Bitleitungspaar erzeugt worden ist. Zum Zeitpunkt t4, wenn die Potentialdifferenz auf dem Bitleitungspaar ausreichend groß geworden ist, wird eine Hauptspalten-Auswahlleitung 400 durch die internen Spaltenadreßsignale A₀, A₁, . . ., A_n aktiviert, Subspalten- Auswahlleitungen werden über Umschalt-Schaltkreise SW in den Schie­ beredundanzschaltkreisen 300 aktiviert und das ausgewählte Bitlei­ tungspaar BLL, mit der I/O-Leitung 8 verbunden. Auf diese Weise wird eine Potentialdifferenz auf der I/O-Leitung 8 erzeugt und im Ausgabeschaltkreis 7a verstärkt, um als Ausgabedaten ausgegeben zu werden.

In Fig. 3 ist ein Beispiel einer genauen Struktur des Schieberedun­ danzschaltkreises gezeigt. Um die Hauptspalten-Auswahlleitungen 400 zu unterscheiden, sind sie in Fig. 3 durch die Signalleitungen Y₀ bis Y_i dargestellt. Um ferner die Subspalten-Auswahlleitungen 450 zu unterscheiden, sind sie in Fig. 3 durch Signalleitungen a₀ bis a_i+1, b₀ bis b_i+1, c₀ bis c_i+1 und d₀ bis d_i+1 angegeben. Die Bezugszeichen a₀ bis a_i+1 geben die Subspalten-Auswahlleitungen für Block A, b₀ bis b_i+1 die Subspalten-Auswahlleitungen für Block B, c₀ bis c_i+1 die Subspalten-Auswahlleitungen für Block C und d₀ bis d_i+1 die Subspalten-Auswahlleitungen für Block D an. Obwohl in der folgenden Beschreibung nur auf die Subspalten-Auswahlleitungen a₀ bis a_i+1 für Block A Bezug genommen wird, wird die Reparatur eines defekten Bit in den Blöcken B bis D in derselben Weise ausgeführt.

Wie in Fig. 3 gezeigt ist, weist der Schieberedundanzschaltkreis 300 Schaltelemente TG01, TG02 bis TGi1, TGi2, die zwischen den jeweiligen Hauptspalten-Auswahlleitungen Y₀ bis Y_i und den jeweiligen Subspalten-Auswahlleitungen a₀ bis a_i+1 gebildet sind, und einen Potentialzuführungspfad P als Potentialeinstelleinrichtung zum Einstellen des Durchlaß-/Sperrzustands der Schaltelemente TG01, TG02 bis TGi1, TGi2 auf.

Ein Paar von Schaltelementen TGK1, TGK2 (k=0 bis i) bildet einen Umschalt-Schaltkreis SW der Fig. 1. Das Schaltelement TG (das reprä­ sentativ die Schaltelemente TG01, TG02 bis TGi1, TGi2 darstellt) weist einen Anschluß S1, der mit der Hauptspalten-Auswahlleitung Y (die repräsentativ die Hauptspalten-Auswahlleitungen Y₀ bis Y_i darstellt), einen Anschluß S2, der mit der Subspalten-Auswahlleitung a (die repräsentativ die Subspalten-Auswahlleitungen a₀ bis ai darstellt), und einen Steueranschluß C zum Empfangen eines Signals, das den Durchlaß-/Sperrzustand steuert, auf. Das Schaltelement TGk1 wird durchgeschaltet und verbindet eine Hauptspalten-Auswahlleitung Y_k mit einer Subspalten-Auswahlleitung a_k, wenn eine Referenzspannung V_cc, die z. B. eine Betriebsversorgungsspannung dar­ stellt, dem Steueranschluß C zugeführt wird.

Das Schaltelement TGk2 wird durchgeschaltet und verbindet die Hauptspalten-Auswahlleitung Y_k mit einer Subspalten-Auswahlleitung a_k+1, wenn eine Referenzspannung V_GND, die z. B. den Massepegel dar­ stellt, dem Steueranschluß C zugeführt wird.

Die Hauptspalten-Auswahlleitung Y_k weist die zwei Schaltelemente TGk1 und TGk2 auf und eine Hauptspalten-Auswahlleitung Y_k kann selektiv (auf alternierende Weise) mit zwei benachbarten Subspalten- Auswahlleitungen a_k, a_k+1 verbunden werden.

Der Potentialzuführungspfad P weist (i+1) Verbindungselemente f₀ bis f_i, die zwischen der Versorgungsspannung V_cc und einem Knoten N_i in Reihe geschaltet sind, und einen Widerstand Z1 mit hohem Wider­ standswert, der zwischen den Knoten N_i und Masse GND geschaltet ist, auf. Die Verbindungselemente f₀ bis f_i sind entsprechend den Hauptspalten-Auswahlleitungen Y₀ bis Y_i gebildet. Der Knoten des Verbindungselements f_k (k=0 bis i), das dem Widerstand Z1 näher liegt (im weiteren als unterer Knoten bezeichnet), ist mit den Steueranschlüssen C der Schaltelemente TGk1 und TGk2 verbunden. Damit wird nur eines der Schaltelemente TGk1 und TGk2 durchgeschaltet.

Nun erfolgt die Beschreibung eines Verfahrens zur Reparatur einer defekten Spalte.

Die Defektspaltenadresse der jeweiligen Blöcke A bis D ist bereits durch eine Funktionsprüfung der Speichereinrichtung bestimmt worden. Es sei angenommen, daß ein defektes Bit in einer Spalte existiert, die mit der Subspalten-Auswahlleitung a₁ verbunden ist. Bevor die Verbindungselemente f₀ bis f_i abgeschmolzen werden, befinden sich die unteren Knoten der Verbindungselemente f₀ bis f_i auf "H" des Spannungspegels V_cc, die Schaltelemente TG01 bis TG0i sind durchge­ schaltet und die Schaltelemente TG02 bis TGi2 sind gesperrt.

Das Verbindungselement f₁ entsprechend der Hauptspalten- Auswahlleitung Y₁ wird abgeschmolzen, um die Hauptspalten-Auswahl­ leitung Y₁ und die Subspalten-Auswahlleitung a₁ abzutrennen. Die Potentiale der unteren Knoten der Verbindungselemente f₁ bis f_i erreichen über den Widerstand Z1 das Niveau "L" des Massepegels. Der untere Knoten des Verbindungselements f₀ befindet sich auf "H" des Spannungspegels V_cc. Damit schalten die Schaltelemente TG01, TG12 bis TGi2 durch und die Schaltelemente TG02, TG11 bis TGi1 werden gesperrt. Die Hauptspalten-Auswahlleitungen Y₁ bis Y_i werden mit den Subspalten-Auswahlleitungen a₂ bis a_i+1 verbunden. Die Hauptspalten- Auswahlleitung Y₀ wird mit der Subspalten-Auswahlleitung a₀ verbunden. Die Subspalten-Auswahlleitung a₁ ist von der Hauptspalten-Auswahlleitung Y getrennt und wird in einen nicht-aus­ gewählten Zustand gebracht, da die Schaltelemente TG02, TG11 beide gesperrt sind.

Unter der Voraussetzung, daß ADk die Adresse der Hauptspalten-Aus­ wahlleitung Y_k darstellt, so wird die Subspalten-Auswahlleitung a₂ ausgewählt, wenn eine Adresse AD1 festgelegt ist. In ähnlicher Weise wird eine Subspalten-Auswahlleitung a_n+1 ausgewählt, wenn auf eine Adresse ADn (n<1) zugegriffen wird.

Allgemein wird ein Verbindungselement f_m abgeschmolzen, wenn die defekte Spalte der Subspalten-Auswahlleitung a_m entspricht. Zu diesem Zeitpunkt werden die Schaltelemente TG01 bis TG(m-1)1 und TGm2 bis TGi2 durchgeschaltet und die Schaltelemente TG02 bis TG(m- 1)2 und TGm1 bis TGi1 gesperrt. Beim Zugriff auf eine Adresse ADm wird eine Subspalten-Auswahlleitung a_m+1 ausgewählt, beim Zugriff auf eine Adresse ADp (mpi) eine Subspalten-Auswahlleitung a_p+1 und beim Zugriff auf eine Adresse ADq (0qm-1) die Subspalten-Auswahl­ leitung a₂. Die Subspalten-Auswahlleitung a_m entsprechend der defekten Spalte wird stets in den nicht-ausgewählten Zustand gebracht und so die Reparatur des defekten Bit ausgeführt.

Fig. 4 zeigt die Art und Weise, wie die Reparatur defekter Bit unabhängig in den jeweiligen Blöcken A bis D ausgeführt wird. Es wird angenommen, daß in Fig. 4 Spalten entsprechend der Subspalten- Auswahlleitung b₁ (Block B) und der Subspalten-Auswahlleitung c₀ (Block C) defekte Spalten darstellen und alle anderen Spalten normal sind.

Da in Block A und Block D keine defekte Spalte existiert, wird in den Schieberedundanzschaltkreisen 300a und 300d kein Verbindungselement abgeschmolzen. Die Hauptspalten-Auswahlleitungen Y₀ bis Y_i sind mit den Subspalten-Auswahlleitungen a₀ bis a_i bzw. d₀ bis d_i verbunden.

Im Schieberedundanzschaltkreis 300b für den Block B wird ein Verbin­ dungselement f₁ entsprechend der Subspalten-Auswahlleitung b₁ abgeschmolzen. Die Hauptspalten-Auswahlleitung Y₀ ist mit der Subspalten-Auswahlleitung b₀ und die Hauptspalten-Auswahlleitungen Y₁ bis Y_i sind mit den Subspalten-Auswahlleitungen b₂ bis b_i+1 verbunden.

Im Schieberedundanzschaltkreis 300c für den Block C wird ein Verbindungselement f₀ entsprechend der Subspalten-Auswahlleitung b₀ abgeschmolzen. Die Subspalten-Auswahlleitung c₀ wird von der Hauptspalten-Auswahlleitung Y₀ getrennt. Die Hauptspalten- Auswahlleitungen Y₀ bis Y_i sind mit den Subspalten-Auswahlleitungen c₁ bis c_i+1 verbunden.

Selbst wenn Spalten unterschiedlicher Adresse in den Blöcken A bis D defekt sind, wird die Reparatur defekter Bit unabhängig im jeweiligen der Blöcke A bis D ausgeführt, solange die Zahl defekter Spalten in den jeweiligen Blöcken A bis D gleich eins ist.

Nachdem die Reparatur defekter Bit für jeden der Blöcke A bis D ausgeführt worden ist, weist das Speicherzellenfeld 1 keine defekten Bit mehr auf, so daß keine Notwendigkeit besteht, die Übereinstimmung/Nicht-Übereinstimmung eines Adreßsignals und einer Defektadresse im Programmschaltkreis zu vergleichen, und es wird nur eine Steuerung ausgeführt, um ein Signal dem Auswahlschaltkreis zuzuführen, wie das in der herkömmlichen Ausführung gezeigt ist. Ferner ist es möglich, einen Test wie z. B. einen Zeilenschreib- oder einen Zeilenmodustest auszuführen, bei dem eine Mehrzahl von Spal­ tenauswahlleitungen gleichzeitig ausgewählt wird.

Fig. 5 zeigt eine weitere Struktur für den Redundanzschaltkreis. Wie in Fig. 5 gezeigt ist, weist der Potentialzuführungspfad P einen Widerstand Z1 mit hohem Widerstandswert, der zwischen den Knoten N0 und eine Spannungsquelle V_cc geschaltet ist, und i+1 Verbindungselemente f₀ bis f_i, die zwischen dem Knoten N0 und Masse GND in Reihe geschaltet sind, auf.

Die Struktur des Umschalt-Schaltkreises SW stimmt mit der in Fig. 3 gezeigten überein. Die Knoten der Verbindungselemente f₀ bis f_i, die dem Widerstand näher liegen (im weiteren als obere Knoten bezeichnet), sind mit den Steueranschlüssen C der entsprechenden Schaltelemente verbunden.

Bevor die Verbindungselemente f₀ bis f_i abgeschmolzen werden, sind die Potentiale der oberen Knoten der Verbindungselemente f₀ bis f_i alle gleich "L". Zu diesem Zeitpunkt werden die Schaltelemente TG01 bis TGi1 gesperrt und die Schaltelemente TG02 bis TGi2 durchgeschaltet. Die Hauptspalten-Auswahlleitungen Y₀ bis Y_i sind mit den Subspalten-Auswahlleitungen a₁ bis a_i+1 (b₁ bis b_i+1, c₁ bis c_i+1 oder d₁ bis d_i+1) verbunden.

Existiert eine defekte Spalte, so wird die Reparatur des defekten Bit in ähnlicher Weise wie bei der Struktur der Fig. 3 durch Abschmelzen eines entsprechenden Verbindungselements ausgeführt. Bei der Struktur der Fig. 5 verschiebt sich jedoch der Verbindungspfad der Hauptspalten-Auswahlleitungen gegenüber der Struktur von Fig. 3 in entgegengesetzter Richtung, d. h. in Fig. 5 nach oben.

Fig. 6 zeigt eine weitere Struktur für den Schieberedundanzschalt­ kreis. Wie in Fig. 6 gezeigt ist, weist der Potentialzuführungspfad P i+2 Verbindungselemente f₀ bis f_i+1, die zwischen der Spannungs­ quelle V_cc und einem Knoten N_i+1 in Reihe geschaltet sind, und einen Widerstand Z1 mit hohem Widerstandswert, der zwischen den Knoten N_i+1 und Masse GND geschaltet ist, auf. Die Struktur der anderen Abschnitte stimmt mit der in Fig. 3 gezeigten überein. Beim Reparieren eines defekten Bit wird in gleicher Weise wie bei der Struktur von Fig. 3 ein entsprechendes Verbindungselement abgeschmolzen. Bei der in Fig. 6 dargestellten Struktur wird das Verbindungselement f_i+1 abgeschmolzen, wenn in den Blöcken A bis D kein defektes Bit existiert. Daher wird im Potentialzuführungspfad P der Pfad zwischen der Spannungsquelle V_cc und Masse GND abgeschnitten, selbst wenn kein defektes Bit existiert. Es gibt daher keinen Pfad, über den ein Strom fließt, und es wird eine Ver­ minderung der Leistungsaufnahme (Stromaufnahme) erreicht.

Fig. 7 zeigt eine weitere Struktur für den Schieberedundanzschalt­ kreis. Wie in Fig. 7 gezeigt ist, weist ein Potentialzuführungspfad P einen Widerstand Z1 mit hohem Widerstandswert, der zwischen einer Spannungsquelle V_cc und einen Knoten N0 geschaltet ist, und i+2 Verbindungselemente f₀ bis f_i+1, die zwischen dem Knoten N0 und Masse in Reihe geschaltet sind, auf. Die Struktur der anderen Abschnitte stimmt mit der in Fig. 5 gezeigten überein. Bei der in Fig. 7 dargestellten Struktur wird das Verbindungselement f_m abge­ schmolzen, wenn die defekte Spalte gleich der Subspalten- Auswahlleitung a_m ist. Das bedeutet, daß das Verbindungselement f_m+1 abgeschmolzen wird, wenn die defekte Spalte mit der Hauptspalten- Auswahlleitung Y_m verbunden ist. Damit wird die Reparatur der defekten Spalte in derselben Weise wie im Fall der Struktur von Fig. 5 ausgeführt.

Selbst wenn im zugehörigen Block kein defektes Bit existiert, wird das Verbindungselement f₀ abgeschmolzen. Daher gibt es keinen Strompfad im Potentialzuführungspfad P und es wird in gleicher Weise wie bei der Struktur von Fig. 6 ein Schieberedundanzschaltkreis mit einer reduzierten Stromaufnahme (Leistungsaufnahme) erreicht.

Fig. 8 zeigt eine weitere Struktur für den Redundanzschaltkreis. Wie in Fig. 8 dargestellt ist, ist für den Potentialzuführungspfad P anstelle des Widerstands Z1 mit hohem Widerstandswert von Fig. 3 ein Potentialeinstellschaltkreis VI gebildet. Die Struktur des Rests der Abschnitte stimmt mit der von Fig. 3 überein. Der Potentialeinstell­ schaltkreis VI weist einen n-Kanal MOS-Transistor QS₁, dessen einer Leitungsanschluß mit dem Knoten Ni und dessen anderer Leitungsan­ schluß mit Masse GND verbunden ist, zum Empfangen eines Adreßübergangs-Erfassungssignals ATD am Gate, einen Inverter I1 zum Invertieren des Potentials am Knoten N_i, und einen n-Kanal MOS-Tran­ sistor QS₂, dessen einer Leitungsanschluß mit dem Knoten N_i und dessen anderer Leitungsanschluß mit Masse verbunden ist, zum Empfangen des Ausgangssignals des Inverters I1 am Gate auf.

Das Adreßübergangs-Erfassungssignal ATD wird in Abhängigkeit von einem Übergang des eingegebenen Adreßsignals erzeugt. Allgemein wird in einem Speicher mit interner Synchronisation die Betriebstaktung der internen Schaltung unter Verwendung dieses Signals ATD (und dessen invertiertem Signal ) als Taktsignal bestimmt. Stellt der Speicher einen DRAM (dynamischen Direktzugriffsspeicher) dar, so werden ein Zeilenadreßsignal und ein Spaltenadreßsignal in zeitlich gemultiplexter Weise zugeführt und Signale ATD, in einem Adreßübergangs-Erfassungsschaltkreis 490 in Abhängigkeit vom Über­ gang des Zeilenadreßsignals erzeugt. Für den Fall der Reparatur einer defekten Spalte, wie in Fig. 8 dargestellt ist, kann das Adreßübergangs-Erfassungssignal ATD in Abhängigkeit vom Übergang des Spaltenadreßsignals erzeugt werden. Im Fall eines SRAM (statischen Direktzugriffsspeichers) kann der Übergang einer oder beiden Adressen der Zeilen- und Spaltenadreßsignale erfaßt werden, da ein Zeilenadreßsignal und ein Spaltenadreßsignal gleichzeitig zugeführt werden.

Nun wird der Betrieb des Potentialeinstellschaltkreises beschrieben. Der Durchlaßwiderstand des Transistors QS₁ wird auf einen ausrei­ chend großen Wert eingestellt, so daß das Potential des Potentialzu­ führungspfads P das Niveau "H" des Spannungspegels V_cc annimmt, wenn die Verbindungselemente f₀ bis f_i alle in einem nicht- abgeschmolzenen Zustand sind.

Findet in einem eingegebenen Adreßsignal ein Übergang statt, so erzeugt der Adreßübergangs-Erfassungsschaltkreis 490 das Adreßübergangs-Erfassungssignal ATD (das Signal ATD steigt auf "H" an). Als Reaktion hierauf wird der Transistor QS₁ durchgeschaltet und der Knoten N_i über den Durchlaßwiderstand des Transistors QS₁ mit Masse GND verbunden.

Befinden sich die Verbindungselemente f₀ bis f_i alle in einem nicht- abgeschmolzenen Zustand, ist der Durchlaßwiderstand des Transistors QS₁ ausreichend groß, so daß das Potential des Potentialzuführungs­ pfads P gleich "H" ist. Wird eines der Verbindungselemente f₀ bis f_i abgeschmolzen, so fällt das Potential eines Abschnitts im Potential­ zuführungspfad, der von der Spannungsquelle V_cc getrennt worden ist, auf "L" ab. Wenn das Potential des Knotens N_i abfällt, steigt das Ausgangssignal des Inverters I1 auf "H" an und der Transistor QS₂ schaltet durch. Ist das Stromtreibungsvermögen des Transistors QS₂ ausreichend groß, so fällt das Potential am Knoten N_i schnell auf "L". Das Potential des Knotens N_i ("L") wird von diesem Inverter I1 und dem Transistor QS₂ verriegelt und das Potential des Abschnitts des Potentialzuführungspfads, der von der Spannungsquelle Vcc abgetrennt worden ist, wird auf "L" fixiert.

Durch den Potentialeinstellschaltkreis VI ist es möglich, das Poten­ tial des Potentialzuführungspfads P selbst kurz nach dem Einschalten schnell und stabil auf das Niveau "L" des Massepotentials GND einzustellen.

Fig. 9 zeigt ein Beispiel für eine weitere Struktur des Schieberedun­ danzschaltkreises. Wie in Fig. 9 dargestellt ist, ist anstelle des Widerstands Z1 mit hohem Widerstandswert der Fig. 5 ein Poten­ tialeinstellschaltkreis V2 gebildet.

Der Potentialeinstellschaltkreis V2 weist einen p-Kanal MOS- Transistor QS₃, dessen einer Leitungsanschluß mit dem Knoten N₀ und dessen anderer Leitungsanschluß mit der Spannungsquelle V_cc verbun­ den ist und dessen Gate ein Adreßübergangs-Erfassungssignal empfängt, einen Inverter I2 zum Invertieren des Potentials am Knoten N_0, und einen p-Kanal MOS-Transistor QS₄, dessen einer Leitungsan­ schluß mit dem Knoten N₀ und dessen anderer Leitungsanschluß mit der Spannungsquelle V_cc verbunden ist und dessen Gate das Ausgangssignal des Inverters I2 empfängt, auf. Der Transistor QS₃ weist einen aus­ reichend großen Durchlaßwiderstand und der Transistor QS₄ ein relativ großes Stromtreibungsvermögen auf. Die Struktur des Rests der Abschnitte stimmt mit der von Fig. 5 überein.

Das Adreßübergangs-Erfassungssignal wird vom selben Schaltkreis wie dem Adreßübergangs-Erfassungsschaltkreis 490 der Fig. 8 erzeugt und nimmt zum Zeitpunkt der Erfassung eines Adreßübergangs den Pegel "L" an.

Wenn das Signal erzeugt wird und einen Pegel "L" annimmt, schaltet der Transistor QS₃ durch und verbindet den Knoten N₀ mit Masse GND. Befinden sich alle Verbindungselemente f₀ bis f_i in einem nicht-abgeschmolzenen Zustand, so ist das Potential des Potentialzu­ führungspfads P aufgrund des ausreichend großen Durchlaßwiderstands des Transistors QS₃ gleich "L" des Massepegels GND. Wird eines der Verbindungselemente f₀ bis f_i abgeschmolzen, so beginnt der Abschnitt des Potentialzuführungspfads, der von Masse GND getrennt worden ist, von "L" auf "H" zu steigen. Das Ausgangssignal des Inverters I2 fällt als Reaktion auf den Anstieg des Potentials dieses Abschnitts (Knoten N₀) auf "L". Damit wird der Transistor QS₄ durchgeschaltet und das Potential des Abschnitts vom Potentialzufüh­ rungspfad P, der von Masse GND getrennt worden ist, steigt schnell auf den Spannungspegel V_cc an. Transistor QS₄ und Inverter I2 bilden einen Verriegelungsschaltkreis und verriegeln das Potential des Knotens N₀ auf "H".

Durch den Potentialeinstellschaltkreis V2 der Fig. 9 ist es möglich, das Potential des Abschnitts vom Potentialzuführungspfad P, der von Masse GND getrennt worden ist, mit größerer Geschwindigkeit und stabiler als bei der Struktur, bei der der Potentialzuführungspfad P über den Widerstand Z1 geladen wird, auf den Spannungspegel V_cc ein­ zustellen.

Fig. 10 zeigt ein Diagramm einer weiteren Struktur für den Redundanzschaltkreis 300. Wie in Fig. 10 dargestellt ist, weist der Umschalt-Schaltkreis SW Schaltelemente TG3k1 und TG3k2 (k=0 bis i) mit einem Paar bidirektionaler Übertragungsgatter auf. Das Schalte­ lement TG3 (das repräsentativ die Elemente TG301, TG302 bis TG3i1, TG3i2 angibt) weist einen Anschluß S1, der mit einer Hauptspalten- Auswahlleitung Y verbunden ist, einen Anschluß S₂, der mit einer Subspalten-Auswahlleitung a (b, c, d) verbunden ist, einen Steueran­ schluß C1, der mit einem unteren Knoten des Verbindungselements f verbunden ist, und einen Steueranschluß C2, der über einen Inverter I (der repräsentativ I10 bis I1i angibt) mit dem unteren Knoten des Verbindungselements f verbunden ist, auf.

Das Schaltelement TG3 schaltet durch, wenn ein Potential "H" dem Steueranschluß C1 und ein Potential "L" dem Steueranschluß C2 zuge­ führt wird. Das Schaltelement TG3 sperrt, wenn ein Potential "L"dem Steueranschluß C1 und ein Potential "H" dem Steueranschluß C2 zuge­ führt wird.

Die Art und Weise, in der die Schaltelemente TG3p1 und TG3p2 mit der Hauptspalten-Auswahlleitung Y und der Subspalten-Auswahlleitung a (b, c, d) verbunden sind, stimmt mit der des Schieberedundanzschalt­ kreises von Fig. 3 überein. Das Schaltelement TG3 kann ein Signal übertragen, ohne Verlust des Signalpotentials zu bewirken, und die Hauptspalten-Auswahlleitung Y und die Subspalten-Auswahlleitung a (b, c, d) im Sperrzustand zuverlässig trennen.

Das Verfahren zur Reparatur eines defekten Bit unter Verwendung des Schieberedundanzschaltkreises der Fig. 10 stimmt mit dem überein, wenn der Schieberedundanzschaltkreis der Fig. 3 benutzt wird.

Fig. 11 zeigt eine weitere Struktur des Schieberedundanzschaltkreises. Der in Fig. 11 dargestellte Schiebe­ redundanzschaltkreis kann in einem Block zwei Spalten reparieren.

Wie in Fig. 11 gezeigt ist, weist der Schieberedundanzschaltkreis 300 einen ersten Subredundanzschaltkreis 310 und einen zweiten Subredundanzschaltkreis 320 auf. Der erste Subredundanzschaltkreis 310 weist einen Umschalt-Schaltkreis SW1 zum Verbinden einer Hauptspalten-Auswahlleitung Y mit einer von zwei benachbarten Subleitungen YS in alternierender Weise und einen Potentialzufüh­ rungspfad P_a zum Einstellen eines Verbindungspfads des Umschalt- Schaltkreises SW1 auf.

Der Umschalt-Schaltkreis SW1 weist Schaltelemente Tg11 und Tg12 auf, die komplementär durchschalten und sperren. Die Schaltelemente TG11, TG12 besitzen dieselbe Funktion wie die Schaltelemente TG01 bis TGi1, die in den Fig. 3, 5, 6, 7 und 8 dargestellt sind. Das Aus­ gangssignal eines Inverters I20 wird einem Steueranschluß C des Schaltelements TG12 zugeführt, damit die Schaltelemente TG11 und TG12 komplementär arbeiten. Der Ausgang des Inverters I20 und der Steuereingang C des entsprechenden Schaltelements TG11 sind gemein­ sam mit einem unteren Knoten desselben Verbindungselements f verbunden.

Der Potentialzuführungspfad P_a weist (i+1) Verbindungselemente f_0a bis f_ia, die zwischen der Spannungsquelle V_cc und dem Knoten N_i in Reihe geschaltet sind, und einen Widerstand Z1a mit hohem Wider­ standswert, der zwischen den Knoten N_i und Masse GND geschaltet ist, auf.

Das Schaltelement TG11 verbindet eine entsprechende Hauptspalten- Auswahlleitung Y (z. B. Y_m) mit einer entsprechenden Subleitung (z. B. YS_m). Das Schaltelement TG12 verbindet eine entsprechende Hauptspalten-Auswahlleitung Y (z. B. Y_m) mit einer benachbarten Sub­ leitung (z. B. YS_m+1).

Der zweite Subredundanzschaltkreis 320 weist einen Umschalt-Schalt­ kreis SW2, der entsprechend den jeweiligen Subleitungen YS₀ bis YS_i+1 gebildet ist, und einen Potentialzuführungspfad P_b zum Einstellen eines Verbindungspfads des Umschalt-Schaltkreises SW2 auf.

Der Umschalt-Schaltkreis SW2 weist Schaltelemente Tg21 und Tg22 auf, die komplementär durchschalten und sperren. Die Schaltelemente TG21, TG22 besitzen dieselbe Struktur wie die Schaltelemente TG11 und TG12. Das Schaltelement TG21 verbindet eine zugehörige Subleitung YS (z. B. YS_m) mit einer entsprechenden Subauswahlleitung a (z. B. a_m). Das Schaltelement TG22 verbindet eine zugehörige Subleitung YS (z. B. YS_m) mit einer benachbarten Subspalten-Auswahlleitung (z. B. a_m+1). In jedem der Blöcke A bis D sind i+1 Subspalten-Auswahlleitungen für i Hauptspalten-Auswahlleitungen YS gebildet.

Der Potentialzuführungspfad P_b weist (i+2) Verbindungselemente f_0b bis f_(i+1)b, die zwischen der Spannungsquelle V_cc und dem Knoten N_i+1 in Reihe geschaltet sind, und einen Widerstand Z1b mit hohem Widerstandswert, der zwischen den Knoten N_i+1 und Masse GND geschaltet ist, auf. Im folgenden wird der Betrieb zur Reparatur eines defekten Bit beschrieben.

Es wird angenommen, daß die Subspalten-Auswahlleitungen a₀ und a_i defekten Spalten entsprechen. Zuerst wird ein Verbindungselement f_0a (Potentialzuführungspfad P_a) entsprechend der Hauptspalten-Auswahl­ leitung Y₀ abgeschmolzen, um die Subspalten-Auswahlleitung a₀ abzu­ trennen. Die Steuerspannung vom Potentialzuführungspfad P_a erreicht das Niveau "L", das Schaltelement TG11 sperrt und das Schaltelement TG12 schaltet durch. Die Hauptspalten-Auswahlleitungen Y₀ bis Y_i sind mit den Subleitungen YS₁ bis YS_i+1 verbunden, die Subleitung YS₀ ist abgetrennt. In diesem Zustand sind die Subleitungen YS₁ bis YS_i+1 über das Schaltelement TG21 mit den Spaltenauswahlleitungen a₁ bis a_i+1 verbunden. Die Reparatur der defekten Spalte (Subspalten- Auswahlleitung) a₀ ist abgeschlossen.

Anschließend wird die Reparatur der defekten Spalte a_i ausgeführt. Im Potentialzuführungspfad P_b wird ein Verbindungselement f_ib entsprechend der Subspalten-Auswahlleitung a_i abgeschmolzen. Die Subleitungen YS₁ bis YS_i+1 sind über das Schaltelement TG21 mit den Subspalten-Auswahlleitungen a₁ bis a_i-1, die Subleitungen YS_i bis YS_i+1 mit den Subspalten-Auswahlleitungen a_i+1 bis a_i+2 verbunden. Die Subspalten-Auswahlleitung a_i ist abgetrennt und die Reparatur der defekten Spalte a_i abgeschlossen.

Gibt es zwei defekte Spalten a_r und a_s (r<s), so wird allgemein zu­ erst ein Verbindungselement f_r, das zur Hauptspalten-Auswahlleitung Y_r entsprechend der Spalte a_r gehört, im Potentialzuführungspfad P_a abgeschmolzen. Damit wird eine entsprechende Subleitung YS_r abgetrennt. Die Hauptspalten-Auswahlleitungen Y₀ bis Y_r-1 werden über das Schaltelement TG11 mit den Subleitungen YS₀ bis YS_r-1 und die Hauptspalten-Auswahlleitungen Y_r bis Y_i über das Schaltelement TG12 mit den Subleitungen YS_r+1 bis YS_i+1 verbunden. Anschließend wird ein Verbindungselement f_s, das zur Subleitung YS_s entsprechend der defekten Spalte a_s gehört, im Potentialzuführungspfad P_b abgeschmolzen. Die Subleitungen YS₀ bis YS_s-1 werden über das Schal­ telement TG21 mit den Subspalten-Auswahlleitungen a₀ bis a_s-1 und die Subleitungen YS_s bis YS_i+1 über das Schaltelement TG22 mit den Subspalten-Auswahlleitungen a_s+1 bis a_i+2 verbunden. Obwohl die Subleitung Y_r mit der defekten Subspalten-Auswahlleitung a_r verbunden ist, wird die Subleitung Y_r von der Hauptspalten- Auswahlleitung Y getrennt.

Damit werden die Hauptspalten-Auswahlleitungen Y₀ bis Y_r-1 mit den Subspalten-Auswahlleitungen a₀ bis a_r-1, die Hauptspalten-Auswahl­ leitungen Y_r bis Y_s-2 mit den Subspalten-Auswahlleitungen a_r+1 bis a_s-1 und die Hauptspalten-Auswahlleitungen Y_s-1 bis Y_i mit den Subspalten-Auswahlleitungen Y_s+1 bis Y_i+2 verbunden.

Während bei der Struktur von Fig. 11 zwei Spalten repariert werden können, können auch drei oder mehr Spalten repariert werden, wenn diese Struktur kontinuierlich verbunden und erweitert wird, so daß drei oder mehr kaskadierte Stufen vorhanden sind.

Fig. 12 zeigt ein Diagramm einer weiteren Struktur des Schieberedundanzschaltkreises. Der Schieberedundanzschaltkreis der Fig. 12 kann zwei Spalten reparieren. Wie in Fig. 12 dargestellt ist, weist der Schieberedundanzschaltkreis einen Umschalt-Schalt­ kreis SW3, der entsprechend den jeweiligen Hauptspalten- Auswahlleitungen Y₀ bis Y_i gebildet ist, Potentialzuführungspfade P_a und P_b zum Einstellen eines Verbindungspfads des Umschalt-Schalt­ kreises SW3 und NOR-Gatter NG (NG₀ bis NG_i), die jeweils entsprechend den Umschalt-Schaltkreisen SW3 gebildet sind, auf.

Der Potentialzuführungspfad P_a weist Verbindungselemente f_0a bis f_(i+1)a, die zwischen Masse GND und einem Knoten N_a in Reihe geschaltet sind, und einen Widerstand Z1a mit hohem Widerstandswert, der zwischen den Knoten N_a und die Spannungsquelle V_cc geschaltet ist, auf.

Der Potentialzuführungspfad P_b weist Verbindungselemente f_0b bis f_(i+1)b, die zwischen der Spannungsquelle V_cc und einem Knoten N_b in Reihe geschaltet sind, und einen Widerstand Z1b mit hohem Wider­ standswert, der zwischen den Knoten N_b und Masse V_cc geschaltet ist, auf.

Die NOR-Gatter NG_i sind entsprechend den Hauptspalten- Auswahlleitungen Y₀ bis Y_i gebildet. Das NOR-Gatter NGm (m=0 bis i) empfängt das Potential des unteren Knotens des Verbindungselements f_ma (einem Knoten näher dem Knoten N_a in der Figur) und das Potential des unteren Knotens des Verbindungselements f_mb (einem Knoten näher dem Knoten N_b). Jedes der NOR-Gatter NG₀ bis NG_i führt nur dann ein Signal "H" zu, wenn beide Eingänge auf "L" liegen.

Der Umschalt-Schaltkreis SW3 weist drei Schaltelemente TG41, TG42 und TG43 auf, die parallel zur zugehörigen Hauptspalten-Auswahllei­ tung Y geschaltet sind. Die Schaltelemente TG41, TG42 und TG43 arbeiten in derselben Weise wie die oben angeführten Schaltelemente TG1 oder TG2. Die Schaltelemente TG41 bis TG43 weisen jeweils einen Anschluß S1, der mit der Hauptspalten-Auswahlleitung Y verbunden ist, einen Anschluß S2, der mit einer Subspalten-Auswahlleitung a (b, c, d) verbunden ist, und einen Steuersignal-Eingangsanschluß (Steueranschluß) C auf.

Das Schaltelement TG41 empfängt am Steueranschluß C das Potential des unteren Knotens des entsprechenden der Verbindungselemente f_0b bis f_ib des Potentialzuführungspfads P_b. Das Schaltelement TG42 empfängt am Steueranschluß C das Ausgangssignal des entsprechenden der NOR-Gatter NG₀ bis NG_i. Das Schaltelement TG43 empfängt am Steueranschluß C das Potential des unteren Knotens des entsprechenden der Verbindungselemente f_0a bis f_ia des Potentialzu­ führungspfads P_a.

Das Schaltelement TG41 verbindet die Hauptspalten-Auswahlleitung Y mit der Subspalten-Auswahlleitung a (b, c, d), ohne die Verbindung zu verschieben. Das Schaltelement TG42 verbindet die Hauptspalten- Auswahlleitung Y mit der Subspalten-Auswahlleitung a (b, c, d), wobei die Auswahlleitung Y um eine Spalte verschoben wird. Das Schaltelement TG43 verbindet die Hauptspalten-Auswahlleitung Y mit der Subspalten-Auswahlleitung a (b, c, d), wobei die Auswahlleitung Y um zwei Spalten verschoben wird.

Existiert im Block (A bis D) kein defektes Bit, so werden die Verbindungselemente f_(i+1)a und f_(i+1)b abgeschmolzen, wodurch der Strompfad der Potentialzuführungspfade P_a und P_b abgeschnitten wird. Nun wird der Betrieb beschrieben.

Gibt es im entsprechenden Block (A bis D) kein defektes Bit, so werden die Verbindungselemente f_(i+1)a und f_(i+1)b abgeschmolzen. Die Potentiale der unteren Knoten der Verbindungselemente f_0a bis f_ia erreichen "L", die Potentiale der unteren Knoten der Verbin­ dungselemente f_0b bis f_ib "H" und die Ausgangssignale der NOR-Gatter NG₀ bis NG_i den Pegel "L". Das Schaltelement TG41 wird durchgeschaltet, die Schaltelemente TG42, TG43 gesperrt und die Hauptspalten-Auswahlleitungen Y₀ bis Y_i werden mit den Subspalten- Auswahlleitungen a₀ bis a_i (b₀ bis b_i, c₀ bis c_i, d₀ bis d_i) verbunden.

Nun sei angenommen, daß die Subspalten-Auswahlleitung a₁ mit einer defekten Spalte verbunden ist. Zu diesem Zeitpunkt wird das Verbin­ dungselement f_1b entsprechend der Hauptspalten-Auswahlleitung Y₁ abgeschmolzen. Die Potentiale der unteren Knoten der Verbindungselemente f_1b bis f_ib erreichen "L" und die Ausgänge der NOR-Gatter NG₁ bis NG_i steigen auf "H" an. In den Umschalt-Schalt­ kreisen SW3 entsprechend den Hauptspalten-Auswahlleitungen Y₁ bis Y_i wird das Schaltelement TG42 durchgeschaltet und die Schaltelemente TG41 und Tg43 werden gesperrt. Die Hauptspalten-Auswahlleitungen Y₁ bis Y_i werden mit den Subspalten-Auswahlleitungen a₁ bis a_i+1 (b₁ bis b_i+1, c₁ bis c_i+1, d₁ bis d_i+1) verbunden. Die Hauptspalten- Auswahlleitung Y₀ wird mit der Subspalten-Auswahlleitung a₀ (b₀, c₀, d₀) verbunden, so daß die Reparatur einer Spalte abgeschlossen ist.

Darüber hinaus sei angenommen, daß eine defekte Spalte mit der Subspalten-Auswahlleitung a_i (b_i, c_i, d_i) verbunden ist. Die Subspalten-Auswahlleitung a_i ist mit der Hauptspalten-Auswahlleitung Y_i-1 verbunden. Ein Verbindungselement f_(i-1)a entsprechend der Hauptspalten-Auswahlleitung Y_i-1 wird abgeschmolzen. Die Potentiale der unteren Knoten der Verbindungselemente f_(i-1)a und f_ia erreichen "H" und die Ausgangssignale der NOR-Gatter NG_i-1 und NG_i "L". Die Hauptspalten-Auswahlleitungen Y_i-1 und Y_i werden über das Schaltelement TG43 mit den Subspalten-Auswahlleitungen a_i+1 und a_i+2 verbunden.

Wenn defekte Spalten den Subspalten-Auswahlleitungen a_p, a_q (p<q) entsprechen, wird allgemein ein Verbindungselement f_pb (entsprechend der Hauptspalten-Auswahlleitung Y_p) des Potentialzuführungspfads P< ;S 13823 00070 552 001000280000000200012000285911371200040 0002004132116 00004 13704UB<b und dann ein Verbindungselement f_(q-1)a (entsprechend der Hauptspalten-Auswahlleitung Y_q-1) des Potentialzuführungspfads P_a abgeschmolzen. Durch selektives Abschmelzen der Verbindungselemente können maximal zwei defekte Spalten repariert werden.

Werden noch mehr Schaltelemente im Umschalt-Schaltkreis SW3 gebildet, so daß im Umschalt-Schaltkreis nur ein Schaltelement durchgeschaltet wird, dann können mehr defekte Spalten repariert werden.

Der in Fig. 12 dargestellte Schieberedundanzschaltkreis kann in Kombination mit den Schieberedundanzschaltkreisen der Fig. 3 bis 11 benutzt werden. Nun wird eine genaue Struktur der Schaltelemente beschrieben, die in einem Schieberedundanzschaltkreis verwendet werden.

Fig. 13A zeigt ein Beispiel für eine Struktur des Schaltelements TG1. Das Schaltelement TG1 repräsentiert die Schaltelemente TG01 bis TGi1 der Fig. 3 und 5 bis 9, die Schaltelemente TG11, TG21 der Fig. 11 und die Schaltelemente TG41, TG42 und TG43 der Fig. 12.

Das Schaltelement TG1 weist einen n-Kanal MOS-Transistor (mit isoliertem Gate) 220 auf, dessen einer Leitungsanschluß mit einem Eingangsanschluß S1, dessen anderer Leitungsanschluß mit einem Aus­ gangsanschluß S2 und dessen Gate mit einem Steueranschluß C verbunden ist. Wird dem Steueranschluß C ein Signal "H" zugeführt, so schaltet der Transistor 220 durch, wird ein Signal "L" angelegt, dann sperrt er.

In Fig. 13B ist eine genaue Struktur für ein Schaltelement TG2 dargestellt. Das Schaltelement TG2 repräsentiert die Schaltelemente TG02 bis TGi2 der Fig. 3 und 5 bis 9 und die Schaltelemente TG12, TG22 der Fig. 11. Das Schaltelement TG2 weist einen p-Kanal MOS- Transistor 221 auf, dessen einer Leitungsanschluß mit einem Eingangsanschluß S1, dessen anderer Leitungsanschluß mit einem Ausgangsanschluß S2 und dessen Gate-Elektrode mit einem Steueran­ schluß C verbunden ist. Der Transistor 221 wird gesperrt, wenn dem Steueranschluß C ein Signal mit Pegel "H" zugeführt wird, und er schaltet durch, wenn an den Steueranschluß C ein Signal "L" angelegt wird.

Die Fig. 14 zeigt eine weitere Struktur für das Schaltelement TG2. Das in Fig. 14 dargestellte Schaltelement TG2 weist einen Inverter IV zum Invertieren des Signals, das einem Steueranschluß C zugeführt wird, und einen n-Kanal MOS-Transistor 220 auf, dessen erster Leitungsanschluß mit einem Eingangsanschluß S1, dessen anderer Leitungsanschluß mit einem Ausgangsanschluß S2 und dessen Gate mit dem Ausgang des Inverters IV verbunden ist. Das in Fig. 14 gezeigte Schaltelement TG2 arbeitet in derselben Weise wie das Schaltelement TG2 der Fig. 13B.

Fig. 15 zeigt eine weitere Struktur für das Schaltelement TG1. Das in Fig. 15 dargestellte Schaltelement TG1 weist einen Inverter IV zum Invertieren des Signals, das einem Steueranschluß C zugeführt wird, und einen p-Kanal MOS-Transistor 221 auf, dessen erster Leitungsanschluß mit einem Eingangsanschluß S1, dessen anderer Leitungsanschluß mit einem Ausgangsanschluß S2 und dessen Gate mit dem Ausgang des Inverters IV verbunden ist. Das in Fig. 15 gezeigte Schaltelement TG1 arbeitet in derselben Weise wie das Schaltelement TG1 der Fig. 13A. Es kann eine beliebige Kombination der Schaltelemente TG1, TG2 der Fig. 13A bis 15 benutzt werden.

Fig. 16 zeigt eine genaue Struktur für ein Schaltelement TG3. Das Schaltelement TG3 repräsentiert die Schaltelemente TG301, TG302 bis TG3i1, TG3i2 der Fig. 10. Das Schaltelement TG3 weist einen n-Kanal MOS-Transistor 220 und einen p-Kanal MOS-Transistor 221 auf, die zwischen einem Eingangsanschluß S1 und einem Ausgangsanschluß S2 in Reihe geschaltet sind. Das Gate des Transistors 220 ist mit dem einen Steueranschluß C1 und das Gate des Transistors 221 mit dem anderen Steueranschluß C2 verbunden. Ist der Verbindungsaufbau dieses Schaltelements so, daß es in derselben Weise wie die Schaltelemente TG1 und TG2 arbeitet, kann es anstelle der Schaltele­ mente TG1 und TG2 benutzt werden.

Fig. 17 zeigt eine weitere Struktur für das Schaltelement TG3. Das in Fig. 17 dargestellte Schaltelement TG3 weist einen p-Kanal MOS- Transistor 221a und einen n-Kanal MOS-Transistor 220a, die komple­ mentär zwischen einen Eingangsanschluß S1 und einen Knoten NC geschaltet sind, einen p-Kanal MOS-Transistor 221b, der zwischen den Transistor 221a und die Spannungsquelle V_cc geschaltet ist, einen n- Kanal MOS-Transistor 220b, der zwischen den Transistor 220a und Masse GND geschaltet ist, und einen Inverter IV, der zwischen den Knoten NC und einen Ausgangsanschluß S2 geschaltet ist, auf. Das Gate des Transistors 220b ist mit dem einen Steueranschluß C1 und das Gate des Transistors 221b mit dem anderen Steueranschluß C2 verbunden. Die Transistoren 220a, 220b, 221a und 221b schaffen die Funktion eines getakteten Inverters. Wird dem Anschluß C1 ein Potential "H" und dem Anschluß C2 ein Potential "L" zugeführt, so erscheint ein invertiertes Potential des Potentials von Anschluß S1 am Knoten NC. Das Potential des Knotens NC wird vom Inverter IV invertiert.

Es ist unnötig, den Inverter IV in jedem Schaltelement TG3 zu bilden. Ist der Anschluß S2 mit einer Subspalten-Auswahlleitung verbunden, so wird in der jeweiligen Subspalten-Auswahlleitung ein Inverter gebildet und das Schaltelement TG3 kann allein durch die Transistoren 220a, 220b, 221a und 221b gebildet werden.

Fig. 18 zeigt eine weitere Struktur für das Schaltelement TG3. Das in Fig. 18 dargestellte Schaltelement TG3 unterscheidet sich dahin­ gehend vom Schaltelement TG3 der Fig. 17, daß ein Inverter IV zwischen einem Eingangsanschluß S1 und den Gates der Transistoren 221a und 220a gebildet ist. Ist der Eingangsanschluß S1 mit einer Hauptspalten-Auswahlleitung verbunden, so kann der Inverter in der Hauptspalten-Auswahlleitung gebildet sein und das Schaltelement TG3 allein durch die Transistoren 220a, 220b, 221a und 221b geschaffen werden. Das bedeutet, daß der Inverter IV von den Schaltelementen TG3, die zur selben Hauptspalten-Auswahlleitung gehören, geteilt wird.

Obwohl der Verbindungspfad der Hauptspalten-Auswahlleitung und der Subspalten-Auswahlleitung durch Abschmelzen der Verbindungselemente f in den Potentialzuführungspfaden P, P_a und P_b eingestellt wird, kann anstelle der Verbindungselemente eine nichtflüchtige Speicher­ einrichtung verwendet werden. Diese nichtflüchtige Speichereinrichtung ist normalerweise durchgeschaltet und wird bei der Programmierung gesperrt.

Fig. 19 zeigt die Gesamtstruktur einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der vorliegenden Erfindung. Wie in Fig. 19 dargestellt ist, weist die Halbleiterspeichereinrichtung ein Speicherzellenfeld 1 mit einer Mehrzahl von Speicherzellen und einen Adreßpuffer 600 zur Erzeugung eines internen Zeilenadreßsignals und eines internen Spaltenadreßsignals in Übereinstimmung mit extern angelegten Adreßsignalen A₀ bis A_n auf.

Das Speicherzellenfeld 1 ist in vier Blöcke A bis D unterteilt, wobei jeder der Blöcke A bis D jeweils zwei Teilfelder 6a und 6b aufweist. Jedes der Teilfelder 6a, 6b weist Speicherzellen auf, die in Zeilen und Spalten angeordnet sind. In jedem der Teilfelder 6a, 6b ist eine Zeile von Speicherzellen mit einer Subwortleitung (Subzeilen-Auswahlleitung) SWL verbunden. Eine Spalte ist mit einer Spaltenleitung verbunden.

Ein Zeilendekoder 610a ist für die Teilfelder 6a der Blöcke A bis D und ein Zeilendekoder 610b für die Teilfelder 6b der Blöcke A bis D gebildet. Das interne Zeilenadreßsignal wird vom Adreßpuffer 600 an die Zeilendekoder 610a, 610b übertragen.

Die Zeilenauswahlsignale (Wortleitungs-Treibungssignale) von den Zeilendekodern 610a, 610b werden auf die Hauptwortleitungen MWL übertragen, die entsprechend den Ausgängen der Dekoder 610a, 610b gebildet sind. Die Hauptwortleitungen MWL erstrecken sich über die Blöcke A bis D, damit sie von den Blöcken A bis D geteilt werden können.

Die Schieberedundanzschaltkreise 620a bis 620d sind für die Blöcke A bis D geschaffen, um die Hauptwortleitungen MWL und die Subwortlei­ tungen in den jeweiligen Blöcken A bis D zu verbinden. Die Schiebe­ redundanzschaltkreise 620a bis 620d weisen jeweils dieselben Strukturen wie die vorher im Zusammenhang mit der Reparatur einer defekten Spalte beschriebenen Schieberedundanzschaltkreise 300a bis 300d auf. Die beiden Teilfelder 6a und 6b besitzen um eins oder größer mehr Subwortleitungen als Hauptwortleitungen MWL, die für einen Zeilendekoder 610 (610a, 610b) geschaffen sind.

(Leseverstärker+I/O)-Blöcke 630a bis 630d sind zwischen den Teilfeldern 6a und 6b der Blöcke A bis D gebildet. Die Blöcke 630a bis 630d weisen dieselben Strukturen wie die (Leseverstärker+I/O)- Blöcke 2a bis 2d der Fig. 1 auf.

Es sind Spaltendekoder 650a bis 650d für die Blöcke A bis D gebildet. Die Spaltendekoder 650a bis 650d dekodieren ein internes Spaltenadreßsignal vom Adreßpuffer 600, um ein Spaltenauswahlsignal zu erzeugen. Eine Speicherzelle mit einem Bit wird aus den jeweiligen Blöcken A bis D ausgewählt und Speicherzellen mit vier Bit mit einem Ein-/Ausgabeschaltkreis 660 verbunden.

Im Betrieb werden nur die Teilfelder mit Wortleitungen, die von den Ausgängen der Zeilendekoder 610a, 610b (Zeilen in den Teilfeldern) ausgewählt worden sind, mit den Leseverstärkern in den Blöcken 630a bis 630d verbunden.

Auch bei der in Fig. 19 dargestellten Struktur werden die Wortleitungen in Hauptwortleitungen MWL und Subwortleitungen SWL geteilt, und die Verbindung zwischen den Hauptwortleitungen MWL und den Subwortleitungen SWL wird durch die Umschalt-Schaltkreise in den Schieberedundanzschaltkreisen 620a bis 620d eingestellt, so daß eine Reparatur einer defekten Zeile in jedem der Blöcke A bis D unabhängig ausgeführt werden kann.

Obwohl in der oben beschriebenen Ausführungsform ein DRAM als Halbleiterspeichereinrichtung verwendet worden ist, kann auch ein SRAM (statischer Direktzugriffsspeicher) oder ein Festwertspeicher benutzt werden. Allgemein kann ein Halbleiterspeicher mit Blocktei­ lungsschema verwendet werden, der eine Mehrzahl von Speicherzellen aufweist, die in Zeilen und Spalten angeordnet sind.

Obwohl bei der oben angeführten Ausführungsform das Schreiben und Lesen von Daten über dasselbe I/O-Leitungspaar ausgeführt wird, können ein I/O-Leitungspaar zum Datenschreiben und ein I/O- Leitungspaar zum Datenlesen getrennt gebildet werden.

Darüber hinaus ist die Zahl der Teilblöcke nicht auf vier begrenzt, sondern kann eine andere Zahl wie z. B. acht, 16 etc. betragen. Es kann ein Speicher mit einem Blockteilungsschema ohne geteilte Lese­ verstärkerstruktur gebildet sein.

Die technischen Vorteile der vorliegenden Erfindung sind die folgenden.

Es kann ein Speichertest wie z. B. Zeilenschreib- oder ein Zeilenmo­ dustest realisiert werden, bei dem eine Mehrzahl von Spaltenauswahl­ leitungen gleichzeitig ausgewählt wird.

In einem Redundanzschaltkreis ist es nicht notwendig, einen I/O- Leitungsumschalter oder einen Umschalt-Schaltkreis zur Abtrennung eines Spaltendekoders und einen durch abschmelzbare Verbindungen programmierbaren Schaltkreis zur Erfassung einer Übereinstimmung/Nicht-Übereinstimmung eines Adreßsignals mit einer Defektadresse zu bilden, wodurch Layout-Fläche eingespart wird.

Da eine Hauptspalten- oder Hauptzeilen-Auswahlleitung und eine Subspalten- oder eine Sub-Zeilen-Auswahlleitung direkt miteinander verbunden werden kann, kann die Zugriffsverzögerung minimiert werden. Da die Reparatur eines defekten Bit im jeweiligen Block des in Blöcke unterteilten Speicherzellenfeldes unabhängig ausgeführt werden kann, wird darüber hinaus die Reparatureffizienz verbessert.

Es besteht keine Notwendigkeit für ein Ersatz-I/O-Leitungspaar und ein Ersatzspalten-Auswahlsignal, so daß die Leistungsaufnahme reduziert werden kann. Ferner ist die Zahl der abzuschmelzenden Elemente gleich der Zahl defekter Spalten oder Zeilen im jeweiligen Block und kleiner als die Zahl der zu programmierenden Verbindungs­ elemente im herkömmlichen Beispiel, so daß die Reparatur eines defekten Bit einfacher ausgeführt werden kann.

Claims (16)

1. Reparaturschaltkreis für ein defektes Bit in einer Halbleiter­ speichereinrichtung mit einer Mehrzahl von Speicherblöcken (A bis D), wobei jeder Block eine Mehrzahl von Speicherzellen aufweist, die in einer Matrix aus Zeilen und Spalten angeordnet sind, aufweisend i Hauptzeilen- oder Hauptspaltenleitungen (400, MWL), die sich über die Mehrzahl von Speicherblöcken erstrecken und diesen gemeinsam sind, wobei i eine ganze Zahl darstellt,
einer Dekodereinrichtung (3, 610) mit i Ausgängen, die von einem empfangenen Adreßsignal abhängig ist, zum Auswählen einer Hauptzeilen- oder Hauptspaltenleitung aus den i Hauptzeilen- oder Hauptspaltenleitungen über einen der Ausgänge,
wenigstens (i+1) Subzeilen- oder Subspaltenleitungen (450, SWL), die im jeweiligen Speicherblock gebildet sind, wobei jede Zeilen- oder Spaltenleitung zum Auswählen einer Zeile oder Spalte von Speicherzellen im zugehörigen Speicherblock dient,
einer Verbindungseinrichtung (300a bis 300d, SW, SW1, SW2, SW3, 310, 320), die für jeden der Speicherblöcke gebildet und zwischen den i Hauptzeilen- oder Hauptspaltenleitungen und den wenigstens (i+1) Subzeilen- oder Subspaltenleitungen im zugehörigen Speicherblock geschaffen ist, zum selektiven Verbinden einer Hauptzeilen- oder Hauptspaltenleitung mit einer Leitung einer vorbestimmten Menge von Leitungen der wenigstens (i+1) Subzeilen- oder Subspaltenleitungen, und
einer Definitionseinrichtung (f₀ bis f_i, P, P_a, P_b, P_c), die jeweils für eine Verbindungseinrichtung gebildet ist, zum Definieren der Art und Weise der zugehörigen Verbindungseinrichtung so, daß die i Hauptzeilen- oder Hauptspaltenleitungen mit aufeinanderfolgend benachbarten Subzeilen- oder Subspaltenleitungen in einer eins-zu- eins-Entsprechung mit Ausnahme der Zeile oder Spalte mit einem defekten Bit verbunden sind.

2. Reparaturschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß jede der Definitionseinrichtungen eine Einrichtung (f₀ bis f_i, f_0a bis f_0i, f_0b bis f_ib, NG₀ bis NG_i) zum Definieren der Art und Weise der Verbindung der zugehörigen Verbindungseinrichtung durch Gruppierung der Hauptzeilen- oder Hauptspaltenleitungen zu einer ersten Gruppe mit einer Hauptzeilen- oder Hauptspaltenleitung, die mit der defekten Zeilen- oder Spaltenleitung verbunden ist, und einer zweiten Gruppe mit den restlichen Hauptzeilen- oder Hauptspaltenleitungen, wenn eine defekte Subzeilen- oder Subspaltenleitung existiert, die einem defekten Bit entspricht, und zum Umschalten der defekten Subzeilen- oder Subspaltenleitung zu entsprechenden Subzeilen- oder Subspaltenleitungen der ersten Gruppe, aufweist, wobei die ersten und zweiten Gruppen aufeinander­ folgend benachbarte Hauptzeilen- oder Hauptspaltenleitungen enthalten.

3. Reparaturschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die jeweilige Definitionseinrichtung wenigstens einen Potentialzu­ führungspfad (P, P_a, P_b) aufweist, der zwischen eine erste Potenti­ alquelle (V_cc) und eine zweite Potentialquelle (GND) geschaltet ist, wobei der wenigstens eine Potentialzuführungspfad mindestens n in Reihe geschaltete abschmelzbare Elemente (f₀ bis f_i, f_0a bis f_(i+1)a, f_0b bis f_(i+1)b) aufweist.

4. Reparaturschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß der wenigstens eine Potentialzuführungspfad über einen relativ hohen Widerstand (Z1, Z1a, Z1b) mit der ersten oder zweiten Potential­ quelle verbunden ist.

5. Reparaturschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß der wenigstens eine Potentialzuführungspfad eine Einrichtung (QS1, QS3), die von einem Speicherzyklus-Definitionssignal abhängig ist, zum Koppeln von einem Ende des wenigstens einen Potentialzuführungs­ pfads mit der ersten oder zweiten Potentialquelle, und eine Einrichtung (I1, QS2, I2, QS4) zum Verriegeln des Potentials des einen Endes des Stromzuführungspfads aufweist.

6. Reparaturschaltkreis nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der Verbindungseinrichtungen eine Mehrzahl von Schalteinrichtungen (SW, SW1, SW2, SW3) mit jeweils identischer Struktur aufweist, die selektiv eine zugehörige Hauptzeilen- oder Hauptspaltenleitung mit einer von zwei benachbarten Subzeilen- oder Subspaltenleitungen verbinden können.

7. Reparaturschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß
jede der Schalteinrichtungen ein Paar von Schaltelementen (TG1, TG2) aufweist, die komplementär durchgeschaltet und gesperrt werden,
ein Potentialzuführungspfad (P, P_a, P_b) i in Reihe geschaltete abschmelzbare Elemente (f₀ bis f_i) entsprechend den Hauptzeilen- oder Hauptspal­ tenleitungen aufweist,
das Paar der Schaltelemente ein erstes Schaltelement (TG1) und ein zweites Schaltelement (TG2) aufweist,
ein Ende von jedem der i abschmelzbaren Elemente mit Steueranschlüssen der ersten und zweiten Schaltelemente verbunden ist, und
das erste Schaltelement einer Schalteinrichtung und das zweite Schaltelement einer anderen Schalteinrichtung mit identischen Subzeilen- oder Subspaltenleitungen verbunden sind.

8. Reparaturschaltkreis nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß
jede der Schalteinrichtungen (SW) ein Paar von Schaltelementen (TG3k1, TG3k2; k=0 . . . i), die aus ersten und zweiten Schaltelementen (220, 221) bestehen und komplementär durchschalten und sperren, aufweist, wobei jedes der ersten und zweiten Schaltelemente einen ersten und zweiten Steueranschluß (C1, C2) besitzt, die komplementäre Steuersi­ gnale empfangen,
ein Ende eines k-ten abschmelzbaren Elements (f_k) unter den i abschmelzbaren Elementen mit einem ersten Steueranschluß des ersten Schaltelements der Schalteinrichtung entsprechend der k-ten Hauptzeilen- oder Hauptspaltenleitung und einem zweiten Steueran­ schluß des zweiten Schaltelements verbunden ist und über einen Inverter (Ik1) mit einem zweiten Steueranschluß des ersten Schaltelements und einem ersten Steueran­ schluß des zweiten Schaltelements verbunden ist.

9. Reparaturschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß
die Subzeilen- oder Subspaltenleitungen mindestens (i+2) Zeilen- oder Spaltenleitungen aufweisen,
jede der Verbindungseinrichtungen (i+1) Subsignalleitungen (YS),
eine erste Auswahleinrichtung (310), die zwischen den i Hauptzeilen- oder Hauptspaltenleitungen und den (i+1) Subsignalleitungen angeordnet ist, wobei die erste Auswahleinrichtung eine Mehrzahl erster Verbindungseinrichtungen (SW1), die entsprechend der jeweiligen der i Hauptzeilen- oder Hauptspaltenleitungen gebildet sind, zum selektiven Verbinden einer entsprechenden Hauptzeilen- oder Hauptspaltenleitung mit einer von zwei aufeinanderfolgend benachbarten Subsignalleitungen besitzt,
eine erste Definitionseinrichtung (P_a, f_0a bis f_ia) zum Definieren der Art und Weise der Verbindung der Mehrzahl erster Verbindungseinrichtungen,
eine zweite Auswahleinrichtung (320), die zwischen den Subsignallei­ tungen und der Mehrzahl von Subzeilen- oder Subspaltenleitungen angeordnet ist, wobei die zweite Auswahleinrichtung eine Mehrzahl zweiter Verbindungseinrichtungen (SW2), die entsprechend der jeweiligen der Subsignalleitungen gebildet sind, zum selektiven Verbinden einer entsprechenden Subsignalleitung mit einer von zwei aufeinanderfolgend benachbarten Subzeilen- oder Subspaltenleitungen besitzt, und
eine zweite Definitionseinrichtung (P_b, f_0b bis f_ib) zum Definieren der Art und Weise der Verbindung der Mehrzahl zweiter Verbindungseinrichtungen, aufweist, wobei
die erste Definitionseinrichtung eine Einrichtung (f_0a bis f_ia) aufweist zum Ändern der Art und Weise der Verbindung der Mehrzahl von ersten Verbindungseinrichtungen, wenn eine erste Subzeilen- oder Subspaltenleitung zu einem defekten Bit gehört, in aufeinanderfolgend benachbarten Hauptzeilen- oder Hauptspaltenleitungen in einer ersten Menge, die eine Hauptzeilen- oder Hauptspaltenleitung entsprechend der ersten Subzeilen- oder Subspaltenleitung entsprechend der ersten Subzeilen- oder Subspaltenleitung enthalten, gegenüber denen der restlichen aufein­ anderfolgend benachbarten Hauptzeilen- oder Hauptspaltenleitungen einer zweiten Menge, wobei die Mehrzahl erster Verbindungseinrichtungen in erste und zweite Mengen entsprechend den ersten und zweiten Mengen der i Hauptzeilen- oder Hauptspaltenleitungen gruppiert wird, und
die zweite Definitionseinrichtung eine Einrichtung (f_0b bis f_ib) aufweist zum Definieren der Art und Weise der Verbindung der Mehrzahl von zweiten Verbindungseinrichtungen, wenn eine zweite Subzeilen- oder Subspaltenleitung zu einem defekten Bit in einem zugehörigen Speicherblock gehört, so daß sich die Art und Weise der Verbindung in einer ersten Menge und einer zweiten Menge der Mehr­ zahl von zweiten Verbindungseinrichtungen unterscheidet,
wobei jede Menge eine Verbindungseinrichtung aufweist, die mit der zweiten Subzeilen- oder Subspaltenleitung verbunden ist, die Art der Verbindung der ersten Menge der Mehrzahl von ersten Verbindungsein­ richtungen identisch mit der in der ersten Menge der Mehrzahl von zweiten Verbindungseinrichtungen ist, die Art der Verbindung der zweiten Menge der Mehrzahl von ersten Verbindungseinrichtungen identisch mit der in der zweiten Menge der Mehrzahl von zweiten Ver­ bindungseinrichtungen ist,
wobei die i Hauptzeilen- oder Hauptspaltenleitungen in einer eins- zu-eins-Entsprechung mit aufeinanderfolgend benachbarten i Subzeilen- oder Subspaltenleitungen mit Ausnahme der ersten und zweiten Subzeilen- oder Subspaltenleitung verbunden sind.

10. Reparaturschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß
die Mehrzahl von Subzeilen- oder Subspaltenleitungen (i+m) Subzeilen- oder Subspaltenleitungen aufweist,
jede der Verbindungseinrichtungen (310, 320) erste bis M-te kaskadenförmig verbundene Auswahleinrichtungen aufweist,
eine k-te Auswahleinrichtung in der Verbindungseinrichtung, wobei k eine ganze Zahl ist, die 1kM erfüllt, (i+k) Subsignalleitungen, (YS0, . . ., YSi+1),
eine Auswahlschaltkreiseinrichtung (SW1; SW2) mit einer Mehrzahl von Verbin­ dungsschaltkreiseinrichtungen (TG11, TG12; TG21, TG22), die entsprechend der jeweiligen (i+k- 1)-ten Subsignalleitung einer (k-1)-ten Auswahleinrichtung der Verbindungseinrichtung gebildet sind, zum selektiven Verbinden einer entsprechenden Subsignalleitung der (k- 1)-ten Auswahleinrichtung mit einer von zwei benachbarten Subsignal­ leitungen der (i+k) Subsignalleitungen, und
eine Definitionseinrichtung (Pa; Pb) zum Definieren der Art und Weise der Verbindung der Auswahlschaltkreiseinrichtung aufweist,
wobei die Definitionseinrichtung eine Einrichtung (fa, f_bi) zur Änderung der Art und Weise der Verbindung in einer ersten Menge von Subsignallei­ tungen der (k-1)-ten Auswahleinrichtung mit einer Subsignalleitung entsprechend einer defekten Subzeilen- oder Subspaltenleitung gegen­ über der Verbindung in einer zweiten Menge der restlichen Subsignal­ leitungen in der (k-1)-ten Auswahleinrichtung beim Reparieren der defekten Subzeilen- oder Subspalten­ leitung mit der k-ten defekten Subzeilen- oder Subspaltenleitung in den N Subzeilen- oder Subspaltenleitungen, wenn N Subzeilen- oder Sub­ spaltenleitungen mit defekten Bit existieren, aufweist, wobei N eine ganze Zahl darstellt, die Nk erfüllt, und
wobei die erste Menge und die zweite Menge jeweils aufeinanderfolgend benachbarte Subsignalleitungen enthalten.

11. Reparaturschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß
die Subzeilen- oder Subspaltenleitungen (i+1) Subzeilen- oder Sub­ spaltenleitungen aufweisen, und
jede der Verbindungseinrichtungen eine Mehrzahl von Verbindungsein­ richtungen (SW3), die entsprechend der jeweiligen der i Hauptzeilen- oder Hauptspaltenleitungen gebildet sind, jede der Verbindungsein­ richtungen Schalteinrichtungen (TG41, TG42, TG43) zum selektiven Verbinden einer entsprechenden Hauptzeilen- oder Hauptspaltenleitung mit einer von drei aufeinanderfolgend benachbarten Subzeilen- oder Subspaltenleitungen aufweist,
wobei die Einrichtung zum Definieren eine erste Einrichtung (P_b, P_a, f_b, f_a) aufweist, um die Art und Weise der Verbindung der Verbindungsein­ richtung in einer ersten Menge von Hauptzeilen- oder Hauptspalten­ leitungen mit einer Hauptzeilen- oder Hauptspaltenleitung, die mit der ersten Subzeilen- oder Subspaltenleitung verbunden ist, wenn kein defektes Bit existiert, unterschiedlich zu machen gegenüber einer zweiten Menge der restlichen Hauptzeilen- oder Hauptspalten­ leitungen, wenn eine Subzeilen- oder Subspaltenleitung, die zu einem defekten Bit gehört, eine erste Subzeilen- oder Subspaltenleitung ist, wobei die i Hauptzeilen- oder Hauptspaltenleitungen in einer eins-zu-eins-Entsprechung mit aufeinanderfolgend benachbarten Subzeilen- oder Subspaltenleitungen mit Ausnahme der ersten Subzeilen- oder Subspaltenleitung verbunden sind,
wobei die Einrichtung zum Definieren ferner eine zweite Einrichtung (P_a, fa, NG₀ bis NG_i) aufweist, um die Art und Weise der Verbindung der Verbindungseinrichtung in einer dritten Menge von Signalleitungen mit einer Hauptzeilen- oder Hauptspaltenleitung entsprechend der zweiten Subzeilen- oder Subspaltenleitung in der ersten Menge unter­ schiedlich zu machen gegenüber einer Menge der restlichen Hauptzeilen- oder Hauptspaltenleitungen in der dritten Menge und der zweiten Menge der Hauptzeilen- oder Hauptspaltenleitungen, wenn ein weiteres defektes Bit für eine zweite Subzeilen- oder Sub­ spaltenleitung existiert, die mit einer Hauptzeilen- oder Hauptspal­ tenleitung in der ersten Menge der Hauptzeilen- oder Hauptspalten­ leitungen verbunden ist
wodurch die erste Menge von Hauptzeilen- oder Hauptspaltenleitungen in einer eins-zu-eins-Entsprechung mit aufeinanderfolgend benachbar­ ten Subzeilen- oder Subspaltenleitungen mit Ausnahme der ersten und zweiten Subzeilen- oder Subspaltenleitung verbunden ist.

12. Reparaturschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß
die Subzeilen- oder Subspaltenleitungen (i+2) Zeilen- oder Spalten­ leitungen aufweisen, und
jede der Verbindungseinrichtungen eine Mehrzahl von Verbindungsein­ richtungen (SW3), die entsprechend der jeweiligen der Hauptzeilen- oder Hauptspaltenleitungen gebildet sind, jede der Verbindungsein­ richtungen Schalteinrichtungen (TG41, TG42, TG43) zum Verbinden der entsprechenden Hauptzeilen- oder Hauptspaltenleitung mit drei Subzeilen- oder Subspaltenleitungen aufweist, wobei die Schaltein­ richtungen erste, zweite und dritte Schaltelemente (TG41, TG42, TG43) besitzen, die mit verschiedenen Subzeilen- oder Subspaltenlei­ tungen verbunden sind,
die Definitionseinrichtung eine erste Definitionseinrichtung, die gemeinsam für die Mehrzahl von Verbindungseinrichtungen gebildet ist, zum Definieren des Durchlaß- oder Sperrzustands des ersten Schaltelements (TG41), wobei die erste Definitionseinrichtung einen ersten Pfad (P_b) zum Zuführen eines ersten Potentials aufweist,
eine zweite Definitionseinrichtung, die gemeinsam für die Mehr­ zahl von Verbindungseinrichtungen gebildet ist, zum Definieren des Durchlaß- oder Sperrzustands des zweiten Schaltelements (TG43), wobei das zweite Potential von entgegengesetzter Polarität zum ersten Potential ist, und
eine dritte Definitionseinrichtung (NG₀-NG_i), die gemeinsam für die Mehrzahl von Verbindungseinrichtungen gebildet ist, zum Definieren des Durchlaß- oder Sperrzustands des dritten Schaltelements (TG42), wobei die dritte Definitionseinrichtung eine Gattereinrichtung (NG₀- NG_i) besitzt, die gemeinsam für das jeweilige dritte Schaltelement (TG42) gebildet und vom Potential auf dem ersten Pfad und dem Poten­ tial auf dem zweiten Pfad (P_a) abhängig ist, zum Definieren des Durchlaß- und Sperrzustands des entsprechenden dritten Schaltelements, aufweist,
wobei die Gattereinrichtung nur dann ein Signal mit einem aktiven Pegel erzeugt, wenn das Potential auf dem ersten Pfad und das Potential auf dem zweiten Pfad beide auf einem inaktiven Pegel für das entsprechende dritte Schaltelement sind, wodurch nur ein Schalt­ element in einer Verbindungseinrichtung durchgeschaltet wird.

13. Reparaturschaltkreis nach Anspruch 12, dadurch gekennzeichnet, daß
der erste Pfad (P_b) ein Ende, das mit der ersten Potentialquelle (V_cc) verbunden ist, ein anderes Ende, das mit der zweiten Potentialquelle (GND) verbunden ist, und erste in Reihe geschaltete abschmelzbare Elemente (f_0b bis f_(i+1)b), die entsprechend der jeweiligen der Hauptzeilen- oder Hauptspaltenleitungen gebildet sind, aufweist,
der zweite Pfad (P_a) ein Ende, das mit der zweiten Potentialquelle (GND) verbunden ist, ein anderes Ende, das mit der ersten Potential­ quelle (V_cc) verbunden ist, und zweite in Reihe geschaltete abschmelzbare Elemente (f_0a bis f_ia), die entsprechend der jeweiligen der Hauptzeilen- oder Hauptspaltenleitungen gebildet sind, aufweist,
die Gattereinrichtung ein Gatter (NG₀ bis NG_i), das ein Potential an einem Ende eines ersten entsprechenden abschmelzbaren Elements und ein Potential an einem Ende eines zweiten entsprechenden abschmelzbaren Elements empfängt, zum Ausgeben eines Signals mit aktivem Pegel nur dann, wenn die empfangenen Eingangspotentiale beide auf einem inaktiven Pegel liegen.

14. Verfahren zum Reparieren eines defekten Bit in einer Halbleiter­ speichereinrichtung mit einer Mehrzahl von Speicherblöcken (A, B, C, D), i Hauptzeilen-Auswahlleitungen (MWL), die sich über eine Mehrzahl von Speicherblöcken erstrecken und diesen gemeinsam sind, k Hauptspalten-Auswahlleitungen (400, Y), die sich über eine Mehrzahl von Speicherblöcken erstrecken, eine Zeilendekodereinrichtung (600), die von einem empfangenen Adreßsignal abhängig ist, zum Auswählen einer Hauptzeilen-Auswahl­ leitung aus den i Hauptzeilen-Auswahlleitungen, und eine Spaltendekodereinrichtung (3), die von einem empfangenen Adreßsignal abhängig ist, zum Auswählen einer Hauptspalten-Auswahl­ leitung aus den k Hauptspalten-Auswahlleitungen, wobei jeder Speicherblock eine Mehrzahl von Speicherzellen, die in einer Matrix von mindestens (i+1) Zeilen und mindestens (k+1) Spalten angeordnet sind, mindestens (i+1) Subwortleitungen (SWL), die jeweils eine Zeile von Speicherzellen verbinden, und mindestens (k+1) Subspalten-Auswahlleitungen (450), die jeweils eine Spalte von Speicherzellen auswählen, aufweist, gekennzeichnet durch die Schritte:
in jedem der Speicherblöcke:
Verbinden der i Hauptzeilen-Auswahlleitungen mit aufeinanderfolgend benachbarten i Subwortleitungen der wenigstens (i+1) Subwortleitungen in einer eins-zu-eins-Entsprechung, wenn keine defekte Speicherzelle mit den aufeinanderfolgend benachbarten i Sub­ wortleitungen verbunden ist,
Verbinden der k Hauptspalten-Auswahlleitungen in einer eins-zu-eins- Entsprechung mit aufeinanderfolgend benachbarten k Spaltenleitungen der wenigstens (k+1) Subspalten-Auswahlleitungen, wenn keine defekte Speicherzelle mit den aufeinanderfolgend benachbarten k Subspalten­ leitungen verbunden ist,
Verbinden der i Hauptwort-Auswahlleitungen jeweils mit i Subwortlei­ tungen, die aufeinanderfolgend benachbart sind, mit der Ausnahme der Subwortleitung, mit der die defekte Speicherzelle verbunden ist, unter den mindestens (i+1) Subwortleitungen,
wenn eine defekte Speicherzelle mit einer Subwortleitung unter den mindestens (i+1) Subwortleitungen verbunden ist, und
Verbinden der k Hauptspalten-Auswahlleitungen jeweils mit k Subspalten-Auswahlleitungen, die aufeinanderfolgend benachbart sind, mit der Ausnahme der Subspalten-Auswahlleitung, mit der die defekte Speicherzelle verbunden ist, unter den mindestens (k+1) Subspalten- Auswahlleitungen, wenn eine defekte Speicherzelle mit einer Subspalten-Auswahlleitung unter den mindestens (k+1) Subspalten- Auswahlleitungen verbunden ist.

15. Verfahren zum Reparieren einer defekten Speicherzelle in einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherblöcken (A bis D), i Hauptwortleitungen (MWL), die sich über die Mehrzahl von Speicherblöcken erstrecken und diesen gemeinsam sind, eine Zeilendekodereinrichtung (610), die von einem empfangenen Adreßsignal abhängig ist, zum Auswählen einer Hauptwortleitung aus den i Hauptwortleitungen, wobei jeder der Speicherblöcke eine Mehrzahl von Speicherzellen, die in einer Matrix aus mindestens (i+1) Zeilen und Spalten angeordnet sind, und mindestens (i+1) Sub­ wortleitungen (SWL) zum Auswählen eine Zeile von Speicherzellen der Matrix enthält, wobei die Speichereinrichtung ferner eine Mehrzahl von Verbindungseinrichtungen (SW), die für jeden Speicherblock und jede entsprechende der i Hauptwortleitungen gebildet sind, jeweils zum selektiven Verbinden einer Hauptwortleitung mit einer Subwort­ leitung einer vorbestimmten Menge von Subwortleitungen unter den wenigstens (i+1) Subwortleitungen in einem zugehörigen Speicherblock über ein Schaltelement (TG), und eine Einrichtung (P, P_a, P_b, f₀ bis f_i), die für jeden Speicherblock gebildet ist, zum Definieren der Art und Weise der Verbindung der Mehrzahl von Verbindungseinrichtungen mit i abschmelzbaren Elementen (f₀ bis f_i), die zwischen einer ersten Potentialquelle (V_cc oder GND) und einer zweiten Potentialquelle (GND oder V_cc) in Reihe geschaltet sind, wobei jedes der i abschmelzbaren Elemente ein Ende besitzt, das mit Steuereingängen von Schaltelementen in einer zugehörigen Verbindungseinrichtung verbunden ist, aufweist, gekennzeichnet durch die Schritte:
für jeden der Speicherblöcke
Unterbrechen des abschmelzbaren Elements entsprechend einer Haupt­ wortleitung, die als defekte Adreßleitung bezeichnet wird, die über ein Schaltelement mit der Subwortleitung verbunden ist, die diese mit der defekten Speicherzelle verbindet, wodurch jeweilige Haupt­ wortleitungen, die in einer Gruppe aufeinanderfolgend benachbarter Hauptwortleitungen mit der defekten Adreßleitung enthalten sind, um eine Zeile verschoben werden, um mit der Subwortleitung verbunden zu werden, wenn eine defekte Speicherzelle mit einer Subwortleitung verbunden ist.

16. Verfahren zum Reparieren einer defekten Speicherzelle in einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherblöcken (A bis D), i Hauptspalten-Auswahlleitungen (400), die sich über die Mehrzahl von Speicherblöcken erstrecken und diesen gemeinsam sind, eine Spaltendekodereinrichtung (3), die von einem empfangenen Adreßsignal abhängig ist, zum Auswählen einer Hauptspalten-Auswahlleitung aus den i Hauptspalten-Auswahlleitungen (400), wobei jeder der Speicherblöcke eine Mehrzahl von Speicherzellen, die in einer Matrix aus mindestens (i+1) Spalten und Zeilen angeordnet sind, und mindestens (i+1) Subspalten- Auswahlleitungen (450) zum Auswählen eine Spalte von Speicherzellen der Matrix enthält, wobei die Speichereinrichtung ferner eine Mehrzahl von Verbindungseinrichtungen (SW), die für jeden Speicher­ block und jede entsprechende der i Hauptspalten-Auswahlleitungen gebildet sind, jeweils zum selektiven Verbinden einer Hauptspalten- Auswahlleitung mit einer Subspalten-Auswahlleitung einer vorbestimmten Menge von Subwortleitungen unter den wenigstens (i+1) Subspalten-Auswahlleitungen in einem zugehörigen Speicherblock über ein Schaltelement (TG), und eine Einrichtung (P, P_a, P_b, f₀ bis f_i), die für jeden Speicherblock gebildet ist, zum Definieren der Art und Weise der Verbindung der Mehrzahl von Verbindungseinrichtungen mit i abschmelzbaren Elementen (f₀ bis f_i), die zwischen einer ersten Potentialquelle (V_cc oder GND) und einer zweiten Potentialquelle (GND oder V_cc) in Reihe geschaltet sind, wobei jedes der i abschmelzbaren Elemente ein Ende besitzt, das mit Steuereingängen von Schaltelementen in einer zugehörigen Verbindungseinrichtung verbunden ist, wobei ferner jedes der i abschmelzbaren Elemente entsprechend den i Hauptspalten-Auswahlleitungen gebildet ist, aufweist, gekennzeichnet durch die Schritte:
Unterbrechen des abschmelzbaren Elements entsprechend einer Hauptspalten-Auswahlleitung, die als defekte Adreßleitung bezeichnet wird, die über ein Schaltelement mit der Subspalten-Auswahlleitung verbunden ist, die diese mit der defekten Speicherzelle verbindet, wodurch jeweilige Hauptspalten-Auswahlleitungen, die in einer Gruppe aufeinanderfolgend benachbarter Hauptspalten-Auswahlleitungen mit der defekten Adreßleitung enthalten sind, um eine Spalte verschoben werden, um mit der Subwortleitung verbunden zu werden, wenn eine defekte Speicherzelle mit einer Subspalten-Auswahlleitung verbunden ist.