DE10305826A1 - Magnetische Dünnfilmspeichervorrichtung mit Redundanzaufbau - Google Patents

Magnetische Dünnfilmspeichervorrichtung mit Redundanzaufbau Download PDF

Info

Publication number
DE10305826A1
DE10305826A1 DE10305826A DE10305826A DE10305826A1 DE 10305826 A1 DE10305826 A1 DE 10305826A1 DE 10305826 A DE10305826 A DE 10305826A DE 10305826 A DE10305826 A DE 10305826A DE 10305826 A1 DE10305826 A1 DE 10305826A1
Authority
DE
Germany
Prior art keywords
memory cells
dummy
memory cell
data
spare
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10305826A
Other languages
English (en)
Inventor
Hideto Hidaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10305826A1 publication Critical patent/DE10305826A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/804—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout to prevent clustered faults
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

In einer magnetischen Dünnfilmspeichervorrichtung sind normale Speicherzellen (MC) in Zeilen und Spalten angeordnet, und Dummyspeicherzellen (DMC) sind so angeordnet, dass sie Dummyspeicherzellenzeilen bilden und die Speicherzellenspalten mit den normalen Speicherzellen (MC) gemeinsam nutzen. Wenn zumindest in den normalen Speicherzellen (MC) und/oder den Dummyspeicherzellen (DMC) ein Fehler vorhanden ist, wird Ersetzen/Reparieren ausgeführt unter Verwendung einer redundanten Spalte (11C) in einer Einheit einer Speicherzellenspalte. Die redundante Spalte (11c) enthält nicht nur Ersatzspeicherzellen (SMC) zum Reparieren der normalen Speicherzellen (MC), sondern auch Ersatzdummyspeicherzellen (SDMC) zum Reparieren der Dummyspeicherzellen (DMC).

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf magnetische Dünnfilm-Speichervorrichtungen und insbesondere auf eine magnetische Dünnfilm-Speichervorrichtung mit einem redundantem Aufbau.
  • Eine MRAM-Vorrichtung (Magnetic Random Access Memory = Magnetischer Direktzugriffspeicher) hat als eine Speichervorrichtung, die in der Lage ist, mit geringem Leistungsverbrauch Daten auf nicht-flüchtige Weise zu speichern, Aufmerksamkeit auf sich gezogen. Die MRAM-Vorrichtung speichert Daten auf nicht-flüchtige Weise unter Verwendung einer Mehrzahl von magnetischen Dünnfilmelementen, die in einer integrierten Halbleiterschaltung ausgebildet sind, und erlaubt einen Direktzugriff auf jedes dieser magnetischen Dünnfilmelemente.
  • Insbesondere zeigen jüngere Ankündigungen, dass die Verwendung magnetischer Dünnfilmelemente mit einem magnetischen Tunnelübergang MTJ (Magnetic Tunnel Junction) als Speicherzelle die Leistungsfähigkeit einer MRAM-Vorrichtung beträchtlich verbes sert. Die MRAM-Vorrichtung, die solche Speicherzellen mit einem magnetischen Tunnelübergang beinhaltet, ist in der technischen Literatur veröffentlicht wie z. B. in "A 10 ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, und "A 256 kb 3.0 V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Februar 2001.
  • 17 ist eine schematische Darstellung des Aufbaus einer Speicherzelle mit magnetischem Tunnelübergang (im folgenden gelegentlich einfach als "MTJ-Speicherzelle" bezeichnet).
  • Mit Bezug auf 17 beinhaltet eine MTJ-Speicherzelle ein magnetoresistives Tunnelelement TMR, dessen elektrischer Widerstand sich entsprechend einem Pegel des gespeicherten Datenwerts (Speicherdatenpegel) ändert, und ein Zugriffselement ATR zum Bilden eines Pfads für einen Lesestrom Is, der beim Datenlesen durch das magnetoresistive Tunnelelement TMR fließt. Das Zugriffselement ATR ist typischerweise aus einem Feldeffekttransistor gebildet und wird daher im Folgenden auch als Zugrifftransistor bezeichnet. Der Zugrifftransistor ATR ist zwischen das magnetoresistive Tunnelelement TMR und eine feste Spannung (Massespannung Vss) geschaltet.
  • Für die MTJ-Speicherzelle sind bereitgestellt: eine Schreibwortleitung WWL zum Steuern des Datenschreibens, eine Lesewortleitung RWL zum Steuern des Datenlesens, und eine Bitleitung BL als Datenleitung zum Übertragen eines elektrischen Signals entsprechend dem Speicherdatenwert während des Datenlesens und des Datenschreibens.
  • 18 ist eine konzeptionelle Darstellung, die einen Datenlesevorgang aus der MTJ-Speicherzelle veranschaulicht.
  • Mit Bezug auf 18 beinhaltet das magnetoresistive Tunnelelement TMR eine ferromagnetische Schicht FL (im folgenden gelegentlich einfach als "feste magnetische Schicht" bezeichnet) mit einer festen, kontanten Magnetisierungsrichtung, und eine ferromagnetische Schicht VL (im folgenden gelegentlich einfach als "freie magnetische Schicht" bezeichnet), die in eine Richtung magnetisiert ist, die einem von außen angelegten Magnetfeld entspricht. Zwischen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL ist eine Tunnelbarriere (Tunnelschicht) TB aus einer Isolierschicht ausgebildet. Entsprechend dem Speicherdatenpegel ist die freie magnetische Schicht VL entweder in dieselbe Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte Richtung. Die feste magnetische Schicht FL, die Tunnelbarriere TB und die freie magnetische Schicht VL bilden einen magnetischen Tunnelübergang MTJ.
  • Beim Datenlesen wird der Zugriffstransistor ATR als Reaktion auf eine Aktivierung der Lesewortleitung RWL eingeschaltet. Dadurch kann ein Lesestrom Is durch einen Strompfad von der Bitleitung BL über das magnetoresistive Tunnelelement TMR und den Zugriffstransistor ATR zu der Massespannung Vss fließen.
  • Der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR ändert sich entsprechend der Beziehung zwischen den jeweiligen Magnetisierungsrichtungen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL. Insbesondere ist der elektrische Widerstandswert des magnetoresistive Tunnelelements TMR in dem Fall, in dem die feste magnetische Schicht FL und die freie magnetische Schicht VL dieselbe (parallele) Magnetisierungsrichtung aufweisen, kleiner als in dem Fall, in dem sie entgegengesetzte (antiparallele) Magnetisierungsrichtungen haben.
  • Wenn die freie magnetischen Schicht VL in der dem Speicherdatenpegel entsprechenden Richtung magnetisiert ist, variiert dementsprechend eine durch den Lesestrom Is in dem magnetoresistiven Tunnelelement TMR erzeugte Spannungsänderung entsprechend dem Speicherdatenpegel. Daher kann durch Zuführen des Lesestroms Is zu dem magnetoresistiven Tunnelelement TMR, nachdem die Bitleitung BL auf eine feste Spannung vorgeladen ist, der in der MTJ-Speicherzelle gespeicherte Datenwert (Speicherdatenwert) durch Erfassen der Spannung auf der Bitleitung BL gelesen werden.
  • 19 ist eine konzeptionelle Darstellung, die den Datenschreibbetrieb in die MTJ-Speicherzelle veranschaulicht.
  • Mit Bezug auf 19 wird beim Datenschreiben die Lesewortleitung RWL deaktiviert und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand wird durch die Schreibwortleitung WWL und durch Bitleitung BL ein Datenschreibstrom zum Magnetisieren der freien magnetischen Schicht VL in der dem Schreibdatenwert entsprechenden Richtung geführt. Die Magnetisierungsrichtung der freien magnetischen Schicht VL wird durch die jeweiligen Datenschreibströme festgelegt, die jeweils durch die Schreibwortleitung WWL bzw. die Bitleitung BL fließen.
  • 20 ist eine konzeptionelle Darstellung, die den Zusammenhang zwischen dem Datenschreibstrom beim Datenschreiben in die MTJ-Speicherzelle und der Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR veranschaulicht.
  • Mit Bezug auf 20 bezeichnet eine horizontale Achse H(EA) ein Magnetfeld, das in Richtung einer leicht zu magnetisierenden Achse (EA) der freien magnetischen Schicht VL des magneto resistiven Tunnelelements TMR angelegt ist. Eine vertikale Achse H(HA) bezeichnet ein Magnetfeld, das in Richtung einer schwer zu magnetisierenden Achse (HA) der freien magnetischen Schicht VL angelegt ist. Die Magnetfelder H(EA) und H(HA) entsprechen jeweils zwei Magnetfeldern, die durch die in der Bitleitung BL bzw. in der Schreibwortleitung WWL fließenden Ströme erzeugt werden.
  • In der MTJ-Speicherzelle liegt die feste Magnetisierungsrichtung der festen magnetische Schicht FL in Richtung der leicht zu magnetisierenden Achse der freien magnetischen Schicht VL. Die freie magnetische Schicht VL ist entlang der leicht zu magnetisierenden Achse entsprechend dem Speicherdatenpegel ("1" bzw. "0") entweder in dieselbe (parallele) Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte (antiparallele) Richtung. Im Folgenden werden die elektrischen Widerstandswerte des magnetoresistiven Tunnelelements TMR, die den zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL entsprechen, als Rmax und Rmin (Rmax > Rmin) bezeichnet. Die MTJ-Speicherzelle ist somit in der Lage, entsprechend den zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL 1-Bit-Daten ("1" bzw. "0") zu speichern.
  • Die Magnetisierungsrichtung der freien magnetischen Schicht VL kann nur dann neu geschrieben werden, wenn die Summe der angelegten Magnetfelder H(EA) und H(HA) einen Bereich außerhalb der in 20 dargestellten Asteroidenkennlinie erreicht. Anders ausgedrückt: Die Magnetisierungsrichtung der freien magnetischen Schicht VL ändert sich nicht, wenn das angelegte Datenschreibmagnetfeld eine Stärke hat, die dem Bereich innerhalb der Asteroidenkennlinie entspricht.
  • Wie aus der Asteroidenkennlinie ersichtlich, ermöglicht das Anlegen eines Magnetfelds in Richtung der schwer zu magnetisie renden Achse an die freie magnetische Schicht VL eine Verringerung eines Magnetisierungsschwellwerts, der zum Ändern der Magnetisierungsrichtung entlang der leicht zu magnetisierenden Achse erforderlich ist.
  • Es sei angenommen, dass die Arbeitspunkte beim Datenschreiben wie in dem in 20 dargestellten Beispiel festgelegt sind. In diesem Fall hat das Datenschreibmagnetfeld in der MTJ-Speicherzelle, in die ein Datenwert geschrieben werden soll, in Richtung der leicht zu magnetisierenden Achse eine Stärke HW R. Anders ausgedrückt wird der Wert des Datenschreibstroms, der durch die Bitleitung BL bzw. die Schreibwortleitung WWL geführt werden soll, so entworfen, dass das geeignete Datenschreibmagnetfeld HWR erzeugt wird. Im allgemeinen wird das Datenschreibmagnetfeld HWR ausgedrückt als Summe aus einer Schaltmagnetfeldstärke HSW, die zum Schalten der Magnetisierungsrichtung erforderlich ist, und aus einer Reserve ΔH, also als HWR = HSW + ΔH.
  • Um den Speicherdatenwert der MTJ-Speicherzelle, d. h. die Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR zu überschreiben, muss sowohl der Schreibwortleitung WWL als auch der Bitleitung BL ein Datenschreibstrom mit mindestens einem vorhergesehenen Pegel zugeführt werden. Dadurch kann die freie magnetische Schicht VL in dem magnetoresistiven Tunnelelement TMR entsprechend der Richtung des Datenschreibmagnetfelds entlang der leicht zu magnetisierenden Achse (EA) entweder in dieselbe (parallele) Richtung magnetisiert werden wie die feste magnetische Schicht FL oder in die entgegengesetzte (antiparallele) Richtung. Die einmal in das magnetoresistive Tunnelelement TMR geschriebene Magnetisierungsrichtung, d. h. der Speicherdatenwert der MTJ-Speicherzelle, wird auf nichtflüchtige Weise gehalten, bis ein neuer Datenwert geschrieben wird.
  • Der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR ändert sich somit entsprechend der Magnetisierungs richtung, die durch ein angelegtes Datenschreibmagnetfeld überschrieben werden kann. Dementsprechend kann ein nichtflüchtiges Datenspeichern verwirklicht werden, in dem die zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL des magnetoresistiven Tunnelelements TMR den jeweiligen Speicherdatenpegeln ("0" bzw. "1") zugeordnet werden.
  • In der MRAM-Vorrichtung werden Daten gelesen unter Verwendung eines Unterschieds des elektrischen Widerstandswerts ΔR = (Rmax–Rmin), d. h. einem Unterschied des Übergangswiderstands des magnetoresistiven Tunnelelements TMR, der dem Unterschied des Speicherdatenpegels entspricht. Anders ausgedrückt wird Datenlesen durchgeführt, indem ein durch eine ausgewählte Speicherzelle fließender Strom, d. h. der Lesestrom Is, erfasst wird.
  • Zusätzlich zu den zum Speichern von Daten verwendeten normalen MTJ-Speicherzellen sind im allgemeinen Dummyspeicherzellen für einen Vergleich mit der ausgewählten Speicherzelle bereitgestellt. Die Dummyspeicherzellen müssen so hergestellt werden, dass jede von ihnen einen Zwischenwert des elektrischen Widerstandswerts zwischen den beiden elektrischen Widerstandswerten Rmax und Rmin aufweist, die den Speicherdatenpegeln der MTJ-Speicherzelle entsprechen. Die Verwirklichung eines solchen elektrischen Widerstandswerts erfordert einen speziellen Entwurf und eine spezielle Herstellung der Dummyspeicherzellen. Wenn die Dummyspeicherzellen nicht den entworfenen elektrischen Widerstandswert aufweisen, würde der Datenlesespielraum beeinträchtigt.
  • Weiterhin ist zum Verbessern der Ausbeute in einer Speichervorrichtung im allgemeinen zusätzlich zu der Mehrzahl von normalen Speicherzellen, die mit Adresssignalen ausgewählt werden, ein Redundanzaufbau bereitgestellt zum Reparieren von Defekten in den normalen Speicherzellen. In dem Redundanzaufbau wird ein Ersetzen/Reparieren der fehlerhaften Speicherzellen in Einhei ten von Abschnitten durchgeführt, indem die zusätzlich bereitgestellten Ersatzspeicherzellen verwendet werden.
  • In dem Redundanzaufbau in der MRAM-Vorrichtung muss ermöglicht werden, dass nicht nur die normalen MTJ-Speicherzellen ersetzt/repariert werden, sondern auch die Dummyspeicherzellen. Anders ausgedrückt sollten die Ersatzspeicherzellen effizient angeordnet werden, in dem das Ersetzen von Dummyspeicherzellen genau so berücksichtigt wird wie das von normalen Speicherzellen.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine magnetische Dünnfilmspeichervorrichtung mit einem Redundanzaufbau bereitzustellen, der ein effizientes Ersetzen/Reparieren sowohl von zum Datenspeichern bereitgestellten normalen MTJ-Speicherzellen als auch von zum Vergleich mit den normalen MTJ-Speicherzellen beim Datenlesen bereitgestellten Dummyspeicherzellen ermöglicht.
  • Die Aufgabe wird gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 1.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet eine Mehrzahl von Speicherzellen, eine Mehrzahl von Dummyspeicherzellen, eine Datenleseschaltung und eine Redundanzeinheit. Die Mehrzahl von Speicherzellen sind in Zeilen und Spalten angeordnet, und jede Speicherzelle weist einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert auf. Die Mehrzahl von Dummyspeicherzellen weisen alle einen vorbestimmten elektrischen Widerstandswert auf und sind so angeordnet, dass die Zeilen bzw. die Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen und dementsprechend Spalten bzw. Zeilen bilden. Die Datenleseschaltung führt Datenlesen durch auf der Grundlage eines Unterschieds zwischen den elektrischen Widerstandswerten einer aus der Mehrzahl von Speicher zellen ausgewählten Speicherzellen und einer Dummyspeicherzelle aus der Mehrzahl von Dummyspeicherzellen. Die Redundanzeinheit dient zum zeilen- bzw. spaltenweisen Ersetzen einer fehlerhaften Speicherzelle aus der Mehrzahl von Speicherzellen und der Mehrzahl von Dummyspeicherzellen. Die Redundanzeinheit enthält eine Mehrzahl von ersten Ersatzspeicherzellen und eine oder mehrere zweite Ersatzspeicherzellen, die so angeordnet sind, dass sie eine Zeile bzw. eine Spalte bilden. Die Mehrzahl von ersten Ersatzspeicherzellen sind so angeordnet, dass sie die Spalten bzw. Zeilen mit der Mehrzahl von Speicherzellen gemeinsam nutzen zum Ersetzen der fehlerhaften Speicherzelle aus der Mehrzahl von Speicherzellen. Die zweite Ersatzspeicherzelle ist so angeordnet, dass sie die Spalte bzw. Zeile mit der Mehrzahl von Dummyspeicherzellen gemeinsam nutzt zum Ersetzen der fehlerhaften Speicherzelle aus der Mehrzahl von Dummyspeicherzellen.
  • Dementsprechend liegt ein Hauptvorteil der vorliegenden Erfindung darin, dass Fehler nicht nur in den normalen Speicherzellen sondern auch in den Dummyspeicherzellen von der Redundanzeinheit, die sowohl erste als auch zweite Speicherzellen enthält, in einer Einheit von einer Speicherzellenzeile bzw. -spalte ersetzt/repariert werden kann, da die Dummyspeicherzellen in einer Richtung angeordnet sind, die sich von der Richtung unterscheidet, in der die ersten und zweiten Ersatzspeicherzellen angeordnet sind. Somit ist es möglich, die Layoutfläche der ersten und zweiten Ersatzspeicherzellen zu verringern und das Speicherfeld zu verkleinern.
  • Die Aufgabe wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 5.
  • Die magnetische Dünnfilmspeichervorrichtung enthält eine Mehrzahl von Speicherzellen, eine Mehrzahl von Dummyspeicherzellen, einen Widerstandseinstellabschnitt, eine Datenleseschaltung und eine Redundanzeinheit. Die Speicherzellen sind in Zeilen und Spalten angeordnet. Jede Speicherzelle weist einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert auf. Die Dummyspeicherzellen haben alle dieselbe elektrische Widerstandseigenschaft wie jede Speicherzelle, und ein Datenwert mit einem vorbestimmten Pegel ist im Voraus in sie eingeschrieben. Die Dummyspeicherzellen sind so angeordnet, dass sie die Zeilen bzw. Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen und dementsprechend Spalten bzw. Zeilen bilden. Der Widerstandseinstellabschnitt verbindet einen elektrischen Widerstandswert zumindest mit der Speicherzelle oder mit der Dummyzelle. Die Datenleseschaltung führt Datenlesen durch auf der Grundlage eines Unterschieds zwischen einem zusammengesetzten Widerstandswert der aus der Mehrzahl von Speicherzellen ausgewählten Speicherzelle und des Widerstandseinstellabschnitts und einem zusammengesetzten Widerstandswert der Dummyspeicherzelle aus der Mehrzahl von Dummyspeicherzellen und des Widerstandseinstellabschnitts. Die Redundanzeinheit dient zum spalten bzw. zeilenweisen Ersetzen einer fehlerhaften Speicherzelle aus den Speicherzellen und den Dummyspeicherzellen. Die Redundanzeinheit enthält eine Mehrzahl von Ersatzspeicherzellen, die in Spalten bzw. Zeilen angeordnet sind und die Zeilen bzw. Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen. Jede Ersatzspeicherzelle weist dieselbe elektrische Widerstandseigenschaft auf wie die Speicherzelle.
  • In dem Speicherfeldaufbau mit Dummyspeicherzellen, die denselben Aufbau haben wie die in dem Speicherfeld angeordneten Speicherzellen, ermöglicht die magnetische Dünnfilmspeichervorrichtung das Ersetzen/Reparieren sowohl der fehlerhaften Zellen als auch der fehlerhaften Dummyspeicherzellen in einer Einheit einer Zeile bzw. Spalte unter Verwendung einer einzigen Redundanzeinheit, die aus Ersatzspeicherzellen gebildet ist. Da die Dummyspeicherzellen denselben Aufbau und dieselbe Form haben wie die Speicherzelle, sind weiterhin ein spezieller Entwurf oder spezielle Herstellungsschritte für die Herstellung der Dummyspeicherzellen nicht erforderlich. Daher können ein Ansteigen der Chipfläche durch Verkomplizierung des Aufbaus, eine Beeinträchtigung des Arbeitsspielraums des Speichers und andere Probleme verhindert werden.
  • Die Aufgabe wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 10.
  • Die magnetische Dünnfilmspeichervorrichtung, die parallele Eingabe/Ausgabe von Daten mit m Bit (m ganze Zahl größer gleich 2) ermöglicht, enthält eine Mehrzahl von Blöcken, m Datenanschlüsse und eine Redundanzschaltung. Jeder aus der Mehrzahl von Blöcken enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, und eine Mehrzahl von Dummyspeicherzellen, die so angeordnet sind, dass sie die Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen und Dummyspeicherzellenzeilen bilden. Jede Speicherzelle weist einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert auf. Jede Dummyspeicherzelle weist einen vorbestimmten elektrischen Widerstandswert auf. Jeder Block enthält weiter (m+1) Speicherzellenspalten, die aus Speicherzellen und Dummyspeicherzellen ausgebildet sind, und (m+1) Datenleitungspaare, von denen jedes aus komplementären ersten und zweiten Datenleitungen ausgebildet und entsprechend den (m+1) Speicherzellenspalten bereitgestellt ist. Beim Datenlesen aus einem entsprechenden Block aus der Mehrzahl von Blöcken ist von der ersten und zweiten Datenleitung jeweils die eine mit der Speicherzelle und die andere mit der Dummyspeicherzelle verbunden, die zu der entsprechenden Spalte aus den (m+1) Speicherzellenspalten gehört. Die m Datenanschlüsse sind zum Senden/Empfangen der Daten nach bzw. von außen bereitgestellt. Die Verschieberedundanzschaltung ist für den Fall bereitgestellt, dass zumindest eine Speicherzelle oder Dummyspeicherzelle in einem ausgewählten Block einen Fehler hat, zum Lesen bzw. Schreiben der über die m Datenanschlüsse gesendeten bzw. empfangenen Daten unter Verwendung von m Datenleitungspaaren unter Ausschluss des Datenleitungspaars, das mit der fehlerhaften Zelle in dem ausgewählten Block verbunden ist.
  • Die magnetische Dünnfilmspeichervorrichtung kann für jeden Block, der Daten mit mehreren Bits parallel lesen/schreiben kann, Fehler sowohl in den Speicherzellen als auch in den Dummyspeicherzellen in einer Einheit einer Speicherzellenspalte ersetzen/reparieren, in dem unter Verwendung der Speicherzellenspalten einschließlich der zusätzlich bereitgestellten Spalte eine Verschieberedundanz durchgeführt wird. Dementsprechend wird der Redundanzaufbau in dem Speicherfeldaufbau, in dem mehrere Bits parallel ein- bzw. ausgegeben werden, effizienter.
  • Die Aufgabe wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 12.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet eine Mehrzahl von Speicherzellen, eine Mehrzahl von Dummyspeicherzellen, eine erste und eine zweite Datenleitung, eine Datenleseschaltung und einen Dummyreferenzspannungserzeugeabschnitt. Jede Speicherzelle weist einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert auf. Jede Dummyspeicherzelle weist einen vorbestimmten elektrischen Widerstandswert auf. Der ersten und der zweiten Datenleitung wird ein vorbestimmter Datenlesestrom zugeführt, und bei einem normalen Datenlesevorgang wird jeweils die eine mit einer aus der Mehrzahl von Speicherzellen und die andere mit einer aus der Mehrzahl von Dummyspeicherzellen verbunden. Die Datenleseschaltung führt Datenlesen durch auf der Grundlage eines Spannungsunterschieds zwischen der ersten und der zweiten Datenleitung. Wenn entweder die erste oder die zweite Datenleitung in einem Testbetrieb mit einer aus der Mehrzahl von Dummyspeicherzellen verbunden ist, wird der Dummyreferenzspannungserzeugeabschnitt anstelle einer aus der Mehrzahl von Speicherzellen mit der jeweils anderen Datenleitung verbunden. Der Dummyreferenzspannungserzeugeabschnitt legt an die jeweils andere Datenleitung eine Spannung an, die von der Spannung an der Datenleitung verschieden ist, mit der der vorbestimmte Widerstandswert verbunden ist.
  • In der magnetischen Dünnfilmspeichervorrichtung kann die Datenleseschaltung, die im Normalbetrieb verwendet werden, auch im Testbetrieb verwendet werden, um Fehler in den Dummyspeicherzellen zu erfassen.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
  • 1 ein schematisches Blockdiagramm eines Gesamtaufbaus einer MRAM-Vorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 ein Schaltbild eines Aufbaus eines Speicherfelds nach der ersten Ausführungsform;
  • 3 ein Blockdiagramm eines Aufbaus der in 1 dargestellten Redundanzsteuerschaltung;
  • 4 ein Betriebsverlaufsdiagramm während des Datenlesevorgangs und des Datenschreibvorgangs zum Veranschaulichen des Ersetzens/Reparierens in der MRAM-Vorrichtung;
  • 5–7 Schaltbilder eines Aufbaus eines Speicherfelds jeweils nach einer ersten bis dritten Abwandlung der ersten Ausführungsform;
  • 8 ein Schaltbild eines Aufbaus eines Speicherfelds und eines Aufbaus zum Lesen von Daten aus dem Speicherfeld nach einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 9 ein Schaltbild eines Aufbaus der Redundanzsteuerschaltung nach der zweiten Ausführungsform;
  • 10 & 11 Schaltbilder eines Aufbaus eines Speicherfelds und eines Aufbaus zum Lesen von Daten aus dem Speicherfeld jeweils nach einer ersten und zweiten Abwandlung der ersten Ausführungsform;
  • 12 & 13 Schaltbilder eines Aufbaus eines Speicherfelds jeweils nach einer dritten und vierten Ausführungsform der vorliegenden Erfindung;
  • 14 ein Schaltbild eines Aufbaus eines Speicherfelds und eines Aufbaus zum Lesen von Daten aus dem Speicherfeld und zum Schreiben von Daten in das Speicherfeld nach einer fünften Ausführungsform der vorliegenden Erfindung;
  • 15 ein Blockschaltbild eines Aufbaus der in
  • 14 dargestellten Redundanzsteuerschaltung;
  • 16 ist ein Schaltbild einer Testschaltung für Dummyspeicherzellen nach einer sechsten Ausführungsform;
  • 17 ein Schaltbild eines Aufbaus einer MTJ-Speicherzelle;
  • 18 eine konzeptionelle Darstellung, die einen Datenlesevorgang aus der MTJ-Speicherzelle veranschaulicht;
  • 19 eine konzeptionelle Darstellung, die den Datenschreibbetrieb in die MTJ-Speicherzelle veranschaulicht;
  • 20 eine konzeptionelle Darstellung, die den Zusammenhang zwischen dem Datenschreibstrom beim Datenschreiben in die MTJ-Speicherzelle und der Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR veranschaulicht.
  • Im Folgenden werden mit Bezug auf die Figuren Ausführungsformen der vorliegenden Erfindung detailliert beschrieben.
  • Mit Bezug auf 1 führt eine MRAM-Vorrichtung 1 nach einer ersten Ausführungsform der vorliegenden Erfindung entsprechend einem Steuersignal CMD und einem Adresssignal ADD, die von außen zugeführt werden, einen wahlfreien Zugriff durch und liest Schreibdaten DIN ein bzw. gibt Ausgabedaten DOUT aus. Der Datenlese- und der Datenschreibbetrieb in der MRAM-Vorrichtung 1 werden z. B. synchron zu einem externen Taktsignal CLK ausgeführt. Alternativ dazu kann die Betriebszeitsteuerung intern festgelegt werden, ohne ein externes Taktsignal CLK zu empfangen.
  • Die MRAM-Vorrichtung 1 beinhaltet: einen Adressanschluss 2, der das Adresssignal ADD empfängt; einen Signalanschluss 3, der das Steuersignal CMD und das Taktsignal CLK empfängt; einen Signalanschluss 4a, der ein Programmsignal PRG empfängt, das in einem Programmierbetrieb aktiviert wird; eine Steuerschaltung 5 zum Steuern eines Gesamtbetriebs der MRAM-Vorrichtung 1 entsprechend dem Steuersignal CMD und dem Taktsignal CLK; und ein Speicherfeld 10 mit einer Mehrzahl von MTJ-Speicherzellen, die in Zeilen und Spalten angeordnet sind.
  • Das Speicherfeld 10, dessen Aufbau später detailliert beschrieben wird, beinhaltet: eine Mehrzahl von normalen MTJ-Speicherzellen (im folgenden einfach auch als "normale Speicherzellen" bezeichnet), die in Zeilen und Spalten angeordnet sind und über das Adresssignal ADD ausgewählt werden können; eine Mehrzahl von Dummyspeicherzellen zum Vergleich mit der normalen Speicherzelle, die als ein Zugriffsziel ausgewählt ist (im folgenden auch als "ausgewählte Speicherzelle" bezeichnet), bei einem Datenlesevorgang; und eine (nicht dargestellte) Redundanzschaltung zum Ersetzen/Reparieren der normalen Speicherzelle(n) und/oder der Dummyspeicherzelle(n), die Fehler aufweisen (im folgenden gemeinsam als "fehlerhafte Speicherzellen" bezeichnet) in einer Einheit eines vorbestimmten Redundanzreparaturabschnitts. Im allgemeinen ist die Einheit eines Redundanzreparaturabschnitts eine Zeile, eine Spalte oder eine I/O-Datenleitung, wobei die Redundanzschaltung einer redundanten Zeile, einer redundanten Spalte bzw. einem einer Ersatz-I/O-Leitung entsprechenden redundanten Block entspricht. Die Dummyspeicherzellen sind so angeordnet, dass sie entweder die Zeilen oder die Spalten mit den normalen Speicherzellen gemeinsam nutzen. Im folgenden werden sowohl die Zeile, die nur aus normalen Speicherzellen gebildet ist, als auch die Zeile, die von normalen Speicherzellen und Dummyspeicherzellen gemeinsam genutzt wird, im allgemeinen als "Speicherzellenzeile" bezeichnet. In ähnlicher Weise wird sowohl die Spalte, die nur aus den normalen Speicherzellen gebildet ist, als auch die Spalte, die von den normalen Speicherzellen und den Dummyspeicherzellen gemeinsam genutzt wird, im allgemeinen als "Speicherzellenspalte" bezeichnet.
  • Eine Mehrzahl von Schreibwortleitungen WWL und Lesewortleitungen RWL ist entsprechend den jeweiligen Speicherzellenzeilen angeordnet. Komplementäre Bitleitungen BL und /BL, die Bitleitungspaare bilden, sind entsprechend den jeweiligen Speicherzellenspalten angeordnet.
  • Die MRAM-Vorrichtung 1 beinhaltet weiter einen Zeilendecoder 20, einen Spaltendecoder 25, einen Wortleitungstreiber 30 sowie Lese/Schreibsteuerschaltungen 50 und 60. Der Zeilendecoder 20 führt entsprechend einer durch das Adresssignal ADD ausgedrückten Zeilenadresse RA in dem Speicherfeld 10 eine Zeilenauswahl durch. Der Spaltendecoder 25 führt entsprechend einer durch das Adresssignal ADD ausgedrückten Spaltenadresse CA in dem Speicherfeld 10 eine Spaltenauswahl durch. Auf der Grundlage des Ergebnisses der Zeilenauswahl des Zeilendecoders 20 aktiviert der Wortleitungstreiber 30 selektiv die Lesewortleitung RWL bzw. die Schreibwortleitung WWL. Die Zeilenadresse RA und die Spaltenadresse CA bezeichnen eine ausgewählte Speicherzelle, die als Ziel für das Datenlesen bzw. Schreiben ausgewählt ist.
  • Die Schreibwortleitung WWL ist in einem Bereich 40 auf der anderen Seite des Speicherfelds 10 als der Bereich, in dem der Wortleitungstreiber 30 angeordnet ist, mit einer Massespannung Vss verbunden. Lese/Schreibsteuerschaltungen 50, 60 steht stellvertretend für eine Gruppe von Schaltungen, die angrenzend an das Speicherfeld 10 angeordnet sind, um einen Datenschreibstrom und einen Lesestrom (Datenlesestrom) durch die Bitleitungen BL und /BL einer Speicherzellenspalte zu führen, die der ausgewählten Speicherzelle entspricht (im folgenden auch als "ausgewählte Spalte" bezeichnet). Die MRAM-Vorrichtung 1 beinhaltet weiter eine Programmschaltung 100 und eine Redundanzsteuerschaltung 105. Die Programmschaltung 100 speichert in nichtflüchtiger Weise Fehleradressen zum Bezeichnen von fehlerhaften Speicherzellen als Programminformation. Die Fehleradres sen entsprechen den Zeilenadressen, die Speicherzellenzeilen mit fehlerhaften Speicherzellen bezeichnen (im folgenden auch als "fehlerhafte Zeilen" bezeichnet), und/oder die Spaltenadressen, die Speicherzellenspalten mit fehlerhaften Speicherzellen bezeichnen (im folgenden auch als "fehlerhafte Spalten" bezeichnet).
  • Bei Datenschreib- und Lesevorgängen, in denen auf der Grundlage des Adresssignals ADD ein Zugriff durchgeführt werden soll, werden diese Fehleradressen auf der Grundlage einer Anweisung von der Steuerschaltung 5 ausgelesen und an die Redundanzsteuerschaltung 105 übertragen. Die Redundanzsteuerschaltung 105 führt einen Vergleich zwischen den von der Programmschaltung 100 übertragenen Fehleradressen und dem an dem Adressanschluss eingegebenen Adresssignal ADD durch. Alternativ dazu können die Funktionen der Programmschaltung 100 und der Redundanzsteuerschaltung 105 in dem Zeilendecoder 20 bzw. dem Spaltendecoder 25 integriert sein.
  • Im folgenden wird ein Aufbau zur Redundanzreparatur nach der ersten Ausführungsform beschrieben, bei dem eine redundante Spalte zum Ersetzen in einer Einheit einer Speicherzellenspalte verwendet wird.
  • Wie in 2 dargestellt, beinhaltet ein Speicherfeld 10 eine Mehrzahl von Speicherzellen MC, die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Dummyspeicherzellen DMC und eine redundante Spalte 11C. Der Aufbau jeder normalen Speicherzelle MC ist derselbe wie in Verbindung mit 17 beschrieben, und der elektrische Widerstandswert ist entsprechend dem magnetisch geschriebenen Datenwert entweder auf Rmax oder Rmin eingestellt.
  • Dummyspeicherzellen DMC sind in der Zeilenrichtung so angeordnet, dass sie die Speicherzellenspalten mit den normalen Spei cherzellen MC gemeinsam nutzen und zwei Dummyzellenzeilen bilden. Jede Dummyspeicherzelle DMC enthält ein Dummywiderstandselement TMRd und einen Dummyzugriffstransistor ATRd. Wenn die Dummyspeicherzelle DMC ausgewählt ist, d. h. wenn ihr Dummyzugriffstransistor ATRd eingeschaltet ist, hat sie einen vorbestimmten elektrischen Widerstandswert. Insbesondere ist der elektrische Widerstandswert der Dummyspeicherzelle, wenn sie ausgewählt ist, auf einen Zwischenpegel zwischen den beiden elektrischen Widerstandswerten Rmax und Rmin der normalen Speicherzelle eingestellt, vorzugsweise auf Rmin+ΔR/2.
  • Um eine Dummyspeicherzelle DMC mit solchen Eigenschaften zu erzielen wird zum Beispiel zunächst das Dummywiderstandselement TMRd genau so entworfen wie das magnetoresistive Tunnelelement TMR der normalen Speicherzelle MC und ein dem elektrischen Widerstandswert Rmin entsprechender Speicherdatenwert hineingeschrieben. Die Transistorgröße des Dummyzugriffstransistors ATRd wird dann von der des Zugriffstransistors ATR abgeändert, oder der elektrische Widerstandswert des Dummywiderstandselements TMRd wird auf einen bestimmten Wert eingestellt. Im Normalbetrieb wird kein Datenschreiben in die Dummyspeicherzelle DMC durchgeführt, da ihr elektrischer Widerstandswert auf einem vorbestimmten Wert gehalten werden soll.
  • Die redundante Spalte 11C enthält Ersatzspeicherzellen SMC und Ersatzdummyspeicherzellen SDMC, die in der Spaltenrichtung angeordnet sind. Die Ersatzspeicherzellen SMC haben jeweils denselben Aufbau und dieselben Eigenschaften wie die normale Speicherzelle MC, und sie sind so angeordnet, dass sie die Speicherzellenzeilen mit normalen Speicherzellen MC gemeinsam nutzen. Die Ersatzdummyspeicherzellen DMC haben jeweils denselben Aufbau und dieselben Eigenschaften wie die Dummyspeicherzellen DMC, und sie sind so angeordnet, dass sie die Dummyspeicherzellenzeilen mit den Dummyspeicherzellen DMC gemeinsam nutzen.
  • In dem Speicherfeld 10 sind die Lesewortleitungen RWL und die Schreibwortleitungen WWL entsprechend einer Mehrzahl von Speicherzellenzeilen angeordnet, die von normalen Speicherzellen MC und Ersatzspeicherzellen SMC gemeinsam genutzt werden. Dummylesewortleitungen DRWL0 und DRWL1 sind entsprechend den zwei Dummyspeicherzellenzeilen bereitgestellt, die von den Dummyspeicherzellen DMC und den Ersatzspeicherzellen SDMC gemeinsam genutzt werden. Somit werden normale Speicherzellen MC und Ersatzspeicherzellen SMC, die zu derselben Speicherzellenzeile gehören, von einer gemeinsamen Lesewortleitung RWL (im Datenlesebetrieb) bzw. einer gemeinsamen Schreibwortleitung WWL (im Datenschreibbetrieb) ausgewählt, und die Dummyspeicherzellen DMC und die Ersatzdummyspeicherzellen SDMC, die zu derselben Dummyspeicherzellenzeile gehören, werden im Datenlesebetrieb von der gemeinsamen Dummylesewortleitung DRWL0 bzw. DRWL1 ausgewählt.
  • Weiterhin sind komplementäre Bitleitungen BL und /BL entsprechend jeder der m Speicherzellenspalten (m: natürliche Zahl) angeordnet, die von normalen Speicherzellen MC und Dummyspeicherzellen DMC gemeinsam genutzt werden. Komplementäre Ersatzbitleitungen SBL und /SBL sind entsprechend der redundanten Spalte 11C bereitgestellt.
  • Im folgenden werden Schreibwortleitungen, Lesewortleitungen und Bitleitungen kollektiv durch WWL, RWL bzw. BL (/BL) dargestellt, während bestimmte Schreibwortleitungen, Lesewortleitungen und Bitleitungen z. B. als WWL1, RWL1 bzw. BL1 (/BL1) mit begleitenden Zahlen dargestellt werden. Ein Zustand mit hoher Spannung (Versorgungsspannungen Vcc1, Vcc2) und ein Zustand mit niedriger Spannung (Massespannung Vss) von Signalen und Signalleitungen wird jeweils einfach auch als "H-Pegel" bzw. als "L-Pegel" bezeichnet.
  • Die normalen Speicherzellen MC in jeder zweiten Reihe sind entweder mit der Bitleitung BL oder /BL verbunden. Bei der Betrachtung zum Beispiel der normalen Speicherzellen, die zu der ersten Speicherzellenspalte gehören, ist die normale Speicherzelle in der ersten Zeile mit der Bitleitung BL1 verbunden und die normale Speicherzelle in der zweiten Zeile mit der Bitleitung /BL1. In ähnlicher Weise sind die normalen Speicherzellen und die Ersatzspeicherzellen in den ungradzahligen Zeilen mit den Bitleitungen BL1 bis BLm verbunden und die in den geradzahligen Zeilen mit den Bitleitung /BL1 bis /BLm.
  • Die Dummyspeicherzellen DMC sind in zwei Zeilen und m Spalten angeordnet, und die zwei Zeilen entsprechen den Dummylesewortleitungen DRWL0 und DRWL1. Die von der Dummylesewortleitung DRWL0 ausgewählten Dummyspeicherzellen sind mit der jeweiligen Bitleitung BL1 bis BLm verbunden. Die verbleibenden Dummyspeicherzellen, die von der Dummylesewortleitung DRWL1 ausgewählt werden, sind mit der jeweiligen Bitleitung /BL1 bis /BLm verbunden.
  • Wie bei den normalen Speicherzellen MC sind die Ersatzspeicherzellen SMC in den ungradzahligen Zeilen mit der Ersatzbitleitung SBL verbunden und die in den geradzahligen Zeilen mit der Ersatzbitleitung /SBL. In ähnlicher Weise sind die Ersatzdummyspeicherzellen SDMC, die durch die jeweilige Dummylesewortleitung DRWL0 bzw. DRWL1 ausgewählt werden, jeweils mit der Ersatzbitleitung SBL bzw. /SBL verbunden.
  • Auch wenn in 2 stellvertretend die Lesewortleitungen RWL1 und RWL2, die Schreibwortleitungen WWL1 und WWL2 und die Bitleitungen BL1, /BL1, BLm und /BLm dargestellt sind, die der ersten und m-ten Speicherzellenspalte und der ersten und zweiten Speicherzellenzeile entsprechen, ist ein ähnlicher Aufbau für die verbleibenden Speicherzellenspalten und Speicherzellenzeilen bereitgestellt.
  • Im Datenlesebetrieb aktiviert der Wortleitungstreiber 30 entsprechend dem Ergebnis der Zeilenauswahl selektiv die Lesewortleitungen RWL und die Dummylesewortleitung DRWL0 und DRWL1 auf H-Pegel (Versorgungsspannung Vcc1). Wenn eine ungradzahlige Zeile ausgewählt ist und die normalen Speicherzellen MC und die Ersatzspeicherzelle SMC in der ausgewählten Zeile jeweils mit den Bitleitungen BL1 bis BLm und der Ersatzbitleitung SBL verbunden sind, wird auch die Dummylesewortleitung DRWL1 aktiviert, und die entsprechenden Dummyspeicherzellen DMC und die Ersatzdummyspeicherzelle SDMC werden mit den jeweiligen Bitleitungen /BL1 bis /BLm und der Ersatzbitleitung /SBL verbunden. Wenn eine geradzahlige Zeile ausgewählt ist, wird zusätzlich zu der Lesewortleitung der ausgewählten Zeile die Dummylesewortleitung DRWL0 aktiviert.
  • Im Datenschreibbetrieb verbindet der Wortleitungstreiber 30 ein Ende der Schreibwortleitung WWL der ausgewählten Zeile mit der Versorgungsspannung Vcc2. Dadurch kann ein Datenschreibstrom Ip in der Schreibwortleitung WWL der ausgewählten Spalte in der Zeilenrichtung von dem Wortleitungstreiber 30 zu dem Bereich 40 fließen. Die Schreibwortleitungen WWL der nicht ausgewählten Zeile werden durch den Wortleitungstreiber 30 mit der Massespannung Vss verbunden.
  • Spaltenauswahlleitungen CSL1 bis CSLm zum Durchführen der Spaltenauswahl sind jeweils entsprechend den Speicherzellenspalten bereitgestellt. Eine Ersatzspaltenauswahlleitung SCSL ist ebenfalls entsprechend der redundanten Spalte 11C bereitgestellt. Der Spaltendecoder 25 aktiviert sowohl beim Datenschreiben als auch beim Datenlesen entsprechend einem decodierten Ergebnis der Spaltenadresse CA, d. h. dem Ergebnis der Spaltenauswahl, selektiv entweder eine der Spaltenauswahlleitungen CSL1 bis CSLm oder die Ersatzspaltenauswahlleitung SCSL auf H-Pegel. Die Spaltenauswahl wird später detailliert beschrieben.
  • Weiterhin sind in einem peripheren Bereich des Speicherfelds 10 komplementäre Datenbusse DB und /DB angeordnet. Die in 1 dargestellte Lese/Schreibsteuerschaltung 50 beinhaltet: eine Datenschreibschaltung 51W, eine Datenleseschaltung 51R, Spaltenauswahlgatter CSG1 bis CSGm, die jeweils entsprechend den Speicherzellenspalten bereitgestellt sind, und ein Ersatzspaltenauswahlgatter SCSG, das entsprechend der redundanten Spalte 11C bereitgestellt ist. Im folgenden werden die Spaltenauswahlleitungen CSL1 bis CSLm und die Spaltenauswahlgatter CSG1 bis CSGm kollektiv auch einfach als "Spaltenauswahlleitung CSL" und "Spaltenauswahlgatter" CSG bezeichnet.
  • Jedes Spaltenauswahlgatter CSG enthält einen Transistorschalter, der elektrisch zwischen den Datenbus DB und die entsprechende Bitleitung BL geschaltet ist, und einen Transistorschalter, der elektrisch zwischen den Datenbus /DB und die entsprechende Bitleitung /BL geschaltet ist. Die Transistorschalter werden entsprechend einer Spannung auf der entsprechenden Spaltenauswahlleitung CSL ein- oder ausgeschaltet. Wenn die entsprechende Spaltenauswahlleitung CSL in einen ausgewählten Zustand auf H-Pegel aktiviert wird, verbindet das Spaltenauswahlgatter CSG jeweils die Datenbusse DB und /DB elektrisch mit der entsprechenden Bitleitung BL bzw. /BL.
  • Das Ersatzspaltenauswahlgatter SCSG hat denselben Aufbau wie das Spaltenauswahlgatter CSG. Es verbindet die Ersatzbitleitungen SBL und /SBL elektrisch mit den Datenbussen DB und /DB, wenn die Ersatzspaltenauswahlleitung SCSL auf einen ausgewählten Zustand auf H-Pegel aktiviert wird.
  • Im folgenden wird der Spaltenauswahlbetrieb in der MRAM-Vorrichtung 1 beschrieben. Der Spaltenauswahlvorgang beinhaltet die Redundanzsteuerung zum Ersetzen/Reparieren der fehlerhaften Spalte(n).
  • 3 ist ein Blockdiagramm eines Aufbaus der in 1 dargestellten Redundanzsteuerschaltung 105. In 3 wird als Beispiel angenommen, dass eine Fehleradresse FAD aus i+1 Bits gebildet wird (i: natürliche Zahl), die eine fehlerhafte Spalte anzeigen, die zumindest entweder in den normalen Speicherzellen MC oder in den Dummyspeicherzellen DMC eine oder mehrere fehlerhafte Speicherzelle(n) enthält. Die Fehleradresse FAD wird z. B. als FAD<0> dargestellt, um eines der Bits zu bezeichnen. Eine Mehrzahl von Fehleradressbits wird z. B. als FRD<0:i> dargestellt, um kollektiv FAD<0> bis FAD<i> zu bezeichnen. In dieser Beschreibung werden auch andere Signale, die aus einer Mehrzahl von Bits gebildet sind, wie z. B. die Spaltenadresse CA und die Zeilenadresse RA, in derselben Weise dargestellt.
  • Wie in 3 dargestellt, empfängt der Adressanschluss 2 eine Spaltenadresse CA, die Spaltenadressbits CA<0> bis CA<i> enthält, die mit den Fehleradressbits FRD<0:i> vergleichbar sind.
  • Die Redundanzsteuerschaltung 105 beinhaltet Vergleichsgatter 107-0 bis 107-i, die entsprechend den Spaltenadressbits CA<0> bis CA<i> bereitgestellt sind, und Logikgatter 108 und 109. Die Programmschaltung 100 liefert der Redundanzsteuerschaltung 105 die Fehleradresse FAD, die aus den Fehleradressbits FAD<0:i> gebildet ist, und ein Redundanzspaltenaktiviersignal ACT. Das Redundanzspaltenaktiviersignal ACT wird aufgrund der in der Programmschaltung 100 in nichtflüchtiger Weise gespeicherten Information auf H-Pegel aktiviert, wenn die Verwendung der Redundanzspalte zum Ersetzen/Reparieren der fehlerhaften Speicherzelle(n) bestimmt ist. Wenn unter den normalen Speicherzellen und den Dummyspeicherzellen keine fehlerhafte Speicherzelle vorkommt, wird das Redundanzspaltenaktiviersignal ACT auf L-Pegel gehalten.
  • Die Vergleichsgatter 107-0 bis 107-i vergleichen die Spaltenadressen CA<0:i> mit den Fehleradressen FRD<0:i>. Das Vergleichsgatter 107-0 z. B. vergleicht das Spaltenadressbit CA<0> mit dem Fehleradressbit FRD<0>, gibt ein Signal mit H-Pegel aus, wenn beide übereinstimmen, bzw. ein Signal mit L-Pegel, wenn sie nicht übereinstimmen. Das Logikgatter 108 gibt das Ergebnis einer AND Verknüpfung der Ausgaben der Vergleichsgatter 107-0 bis 107-i aus. Das Logikgatter 109 führt eine RND Verknüpfung zwischen der Ausgabe des Logikgatters 108 und dem Redundanzspaltenaktiviersignal ACT von der Programmschaltung 100 durch und gibt das Ergebnis als ein Ersetzungsfreigabesignal SE aus.
  • Somit wird der Ausgang des Logikgatters 108 auf H-Pegel gesetzt, wenn die Spaltenadressbits CA<0:i> und die Fehleradressbits FAD<0:i> bzw. die Spaltenadresse CA und die Fehleradresse FAD einander vollständig entsprechen. Das von dem Logikgatter 109 ausgegebene Ersetzungsfreigabesignal SE wird auf H-Pegel gelegt, wenn die Verwendung der Redundanzspalte bestimmt ist und die Fehleradresse FAD und die Spaltenadresse CA miteinander übereinstimmen.
  • Auch wenn das nicht dargestellt ist, wird ein invertiertes Signal des Ersetzungsfreigabesignals SE dem Spaltendecoder 25 als normales Freigabesignal übermittelt. Wenn das normale Freigabesignal auf H-Pegel liegt, aktiviert der Spaltendecoder 25 auf der Grundlage der Spaltenadresse CA eine der Spaltenauswahlleitungen CSL1 bis CSLm auf H-Pegel, und er deaktiviert die Ersatzspaltenauswahlleitung SCSL auf L-Pegel. Wenn das normale Freigabesignal dagegen auf L-Pegel liegt, aktiviert der Spaltendecoder 25 die Ersatzspaltenauswahlleitung SCSL als Reaktion auf das Ersetzungsfreigabesignal SE auf H-Pegel und deaktiviert alle Spaltenauswahlleitungen CSL1 bis CSLm auf L-Pegel.
  • Mit Bezug zurück zu 2 sind für jede Speicherzellenspalte ein Transistorschalter 62 zum Kurzschließen der anderen Enden der entsprechenden Bitleitungen BL und /BL und ein Steuergatter 66 zum Steuern des Ein- und Ausschaltens des Transistorschalters 62 bereitgestellt. In 2 sind stellvertretend die Transistorschalter 62-1 und 62-m, die den Bitleitungen BL1, /BL1, BLm und /BLm entsprechen, sowie die entsprechenden Steuergatter 66-1 und 66-m dargestellt. Jeder Transistorschalter 62 empfängt an seinem Gate die Ausgabe des entsprechenden Steuergatters 66. Jedes Steuergatter 66 gibt das Ergebnis einer AND Verknüpfung zwischen einem Spannungspegel der Spaltenauswahlleitung CSL der entsprechenden Speicherzellenspalte und einem Steuersignal WE aus, das im Datenschreibbetrieb auf H-Pegel aktiviert wird.
  • Ein ähnlicher Aufbau ist für die redundante Spalte 11C bereitgestellt. Insbesondere ist ein Transistorschalter 62-s zwischen den anderen Enden der Ersatzbitleitungen SBL und /SBL bereitgestellt, und das Gate des Transistorschalters 62-s empfängt eine Ausgabe eines Steuergatters 66-s. Das Steuergatter 66-s gibt das Ergebnis einer AND-Verknüpfung zwischen den Spannungspegeln auf der Ersatzspaltenauswahlleitung SCSL und dem Steuersignal WE aus.
  • Somit sind im Datenschreibbetrieb die Enden der Bitleitungen BL und /BL in einer ausgewählten Spalte, die der Spaltenadresse CA entspricht, oder die Enden der Ersatzbitleitungen SBL und /SBL in der redundanten Spalte 11C über den Transistorschalter 62 elektrisch miteinander verbunden.
  • Weiterhin wird jede Bitleitung BL, /BL und jede Ersatzbitleitung SBL, /SBL über einen nicht dargestellten Vorladeschalter in einer aktiven Zeitspanne der MRAM-Vorrichtung 1, zumindest in einer vorbestimmten Zeitspanne vor dem Start des Datenlesens, auf eine Massespannung Vss vorgeladen. Während des Daten lesevorgangs und des Datenschreibvorgangs in der aktiven Zeitspanne der MRAM-Vorrichtung 1 ist der Vorladeschalter ausgeschaltet, und alle Bitleitungen BL, /BL und alle Ersatzbitleitungen SBL, /SBL sind von der Massespannung Vss (Vorladespannung) getrennt.
  • 4 zeigt die Betriebssignalverläufe während des Datenlesevorgangs und des Datenschreibvorgangs zum Veranschaulichen des Ersetzens/Reparierens in der MRAM-Vorrichtung.
  • Zunächst wird der Betrieb beim Datenlesen beschrieben. Der Wortleitungstreiber 30 aktiviert entsprechend einem Ergebnis der Zeilenauswahl des Zeilendecoders 20 die der ausgewählten Zeile entsprechende Schreibwortleitung WWL und verbindet sie mit der Versorgungsspannung Vcc2. Somit wird durch die Schreibwortleitung WWL der ausgewählten Zeile ein Datenschreibstrom Ip in einer Richtung von dem Wortleitungstreiber 30 zu dem Bereich 40 geführt. Der Datenschreibstrom wird nicht durch die Schreibwortleitung WWL einer nicht ausgewählten Zeile geführt, da sie in einem deaktivierten Zustand (L-Pegel: Massespannung Vss) gehalten wird.
  • Wenn die Spaltenadresse CA und die Fehleradresse FAD nicht übereinstimmen, wird die Spaltenauswahlleitung CSL der ausgewählten Zeile in einen ausgewählten Zustand (H-Pegel) aktiviert, und die einen Enden der Bitleitungen BL und /BL der ausgewählten Spalte werden jeweils mit dem Datenbus DB bzw. /DB verbunden. Weiterhin wird der entsprechende Transistorschalter 62 eingeschaltet, und die anderen Enden (der Seite der Spaltenauswahlgatter CSG gegenüberliegend) der Bitleitungen BL und /BL der ausgewählten Spalte werden kurzgeschlossen.
  • Wenn die Spaltenadresse CA und die Fehleradresse FAD übereinstimmen, wird die Ersatzspaltenauswahlleitung SCSL auf einen ausgewählten Zustand (H-Pegel) aktiviert, und anstelle der Bit leitungen BL und /BL der ausgewählten Spalte werden die einen Enden der entsprechenden Ersatzbitleitungen SBL und /SBL jeweils mit den Datenbussen DB und /DB verbunden. Weiterhin wird der Transistorschalter 62-s eingeschaltet und schließt die anderen Enden der Ersatzbitleitung SBL und /SBL (gegenüber der Seite des Ersatzspaltenauswahlgatters SCSG) kurz.
  • Die Datenschreibschaltung 51W legt den einen der Datenbusse DB und /DB auf die Versorgungsspannung Vcc2 (H-Pegel) und den anderen auf Massespannung Vss (L-Pegel). Wenn der Datenpegel des Schreibdatenwerts DIN beispielsweise auf L-Pegel liegt, wird durch den Datenbus DB ein Datenschreibstrom –Iw zum Schreiben des L-Pegels geführt. Der Datenschreibstrom –Iw wird über das Spaltenauswahlgatter CSG bzw. das Ersatzspaltenauswahlgatter SCSG der Bitleitung BL der ausgewählten Spalte bzw. der Ersatzbitleitung SBL zugeführt.
  • Der Datenschreibstrom –Iw, der durch die Bitleitung BL der ausgewählten Spalte oder die Ersatzbitleitung SBL fließt, wird durch den entsprechenden Transistorschalter 62, der eingeschaltet wurde, umgekehrt. Somit wird durch die andere Bitleitung /BL bzw. die Ersatzbitleitung /SBL ein Datenschreibstrom +Iw in der entgegengesetzten Richtung geführt. Der Datenschreibstrom +Iw, der durch die Bitleitung /BL bzw. die Ersatzbitleitung /SBL fließt, wird über das Spaltenauswahlgatter CSG bzw. Ersatzspaltensauswahlgatter SCSG zu dem Datenbus /DB übertragen.
  • Wenn der Datenpegel des Schreibdatenwerts DIN auf H-Pegel liegt, können die Datenschreibströme in den entgegengesetzten Richtungen durch die Bitleitungen BL, /BL der ausgewählten Spalte bzw. durch die Ersatzbitleitung SBL und /SBL geführt werden, in dem die Spannungseinstellungen der Datenbusse DB und /DB umgekehrt werden.
  • Wenn die Spaltenadresse CA und die Fehleradresse FAD nicht übereinstimmen, wird eine normale Speicherzelle (ausgewählte Speicherzelle), in der die Datenschreibströme sowohl durch die entsprechende Schreibwortleitung WWL als auch durch die entsprechende Bitleitung BL (/BL) geführt werden, ein Ziel für den Zugriff, und in die ausgewählte Speicherzelle wird ein Datenwert geschrieben. Wenn dagegen die Spaltenadresse CA und die Fehleradresse FAD einander entsprechen, wird die Ersatzspeicherzelle SMC, die zu derselben Speicherzellenzeile gehört wie die ausgewählte Speicherzelle, ein Ziel für den Zugriff. Dadurch dass die Datenschreibströme sowohl durch die entsprechende Schreibwortleitung WWL als auch durch die entsprechende Ersatzbitleitung SBL (/SBL) fließen, wird ein Datenwert in die Ersatzspeicherzelle SMC geschrieben.
  • Im Datenschreibbetrieb werden die Lesewortleitung RWL und die Dummylesewortleitung DRWL0 und DRWL1 in einem nicht ausgewählten Zustand (L-Pegel) gehalten.
  • Als nächstes wird der Datenlesebetrieb beschrieben.
  • Beim Datenlesen aktiviert der Wortleitungstreiber 30 entsprechend dem Ergebnis der Zeilenauswahl des Zeilendecoders 20 die einer ausgewählten Zeile entsprechende Lesewortleitung RWL auf H-Pegel. In einer nicht ausgewählten Zeile wird der Spannungspegel der Lesewortleitung RWL auf einem inaktiven Zustand (L-Pegel) gehalten. Weiterhin wird wie oben beschrieben eine der Dummylesewortleitungen DRWL0 und DRWL1 mit einem Zeitverlauf, der ähnlich ist wie bei der Lesewortleitung RWL der ausgewählten Zeile auf H-Pegel aktiviert, je nachdem ob die ausgewählte Zeile eine geradzahlige oder eine ungradzahlige Zeile ist.
  • Zu Beginn des Datenlesens wird die Lesewortleitung RWL der ausgewählten Zeile auf H-Pegel aktiviert, und der entsprechende Zugriffstransistor ATR wird eingeschaltet. Dann werden die normalen Speicherzellen MC und die Ersatzspeicherzelle SMC, die der ausgewählten Zeile entsprechen, über die Zugriffstransistoren ATR jeweils elektrisch zwischen die Bitleitungen BL, /BL und die Ersatzbitleitungen SBL, /SBL und die Massespannung Vss geschaltet.
  • Die Datenleseschaltung 51R zieht die Datenbusse DB und /DB zu der Versorgungsspannung Vcc1 hinauf und führt den konstanten Lesestrom Is zu.
  • Weiterhin wird wie beim Datenschreiben entsprechend der Spaltenadresse CA die Spaltenauswahlleitung CSL der ausgewählten Spalte bzw. die Ersatzspaltenauswahlleitung SCSL selektiv auf H-Pegel aktiviert.
  • Wenn die Spaltenadresse CA und die Fehleradresse FAD nicht übereinstimmen, werden als Reaktion auf die Aktivierung der Spaltenauswahlleitung CSL der ausgewählten Spalte die ausgewählte Speicherzelle (normale Speicherzelle) und eine der Dummyspeicherzellen DMC, die zu derselben Speicherzellenspalte gehören wie die ausgewählte Speicherzelle, jeweils über die eine oder die andere der Bitleitungen BL und /BL der ausgewählten Spalte als Zugriffsziele mit dem einen bzw. anderen Datenbus DB bzw. /DB verbunden. Mit dem Lesestrom Is von der Datenleseschaltung 51R tritt an einer der Bitleitungen BL und /BL der ausgewählten Spalte und an einem der Datenbusse DB und /DB eine dem elektrischen Widerstandswert Rmax, Rmin des magnetoresistiven Tunnelelements TMR, d. h. dem Speicherdatenpegel in der ausgewählten Speicherzelle entsprechende Spannungsänderung auf. In ähnlicher Weise tritt an der anderen Bitleitungen BL und /BL der ausgewählten Spalte und an dem anderen der Datenbusse DB und /DB eine dem Zwischenwert des elektrischen Widerstands der Dummyspeicherzelle DMC, die zu derselben Speicherzellenspalte gehört wie die ausgewählte Speicherzelle, entsprechende Spannungsänderung auf.
  • In dem Fall, in dem der Speicherdatenwert der ausgewählten Speicherzelle z. B. einen Pegel hat, der dem elektrischen Widerstandswert Rmax entspricht, tritt auf derjenigen der Bitleitung BL und /BL, die mit der ausgewählten Speicherzelle verbunden ist, eine Spannungsänderung ΔV1 auf, die größer ist als die Spannungsänderung ΔVm, die auf der anderen Bitleitung BL bzw. /BL auftritt, die mit der Dummyspeicherzelle DMC verbunden ist (ΔV1>ΔVm). In ähnlicher Weise treten Spannungsänderungen ΔVb1 und ΔVbm an den Datenbussen DB und /DB auf (ΔVbm>ΔVb1). Unter Verwendung der Datenleseschaltung 51R zum Erfassen und Verstärken des somit zwischen den Datenbussen DB und /DB erzeugten Spannungsunterschieds kann der Speicherdatenwert der ausgewählten Speicherzelle als Lesedatenwert DOUT ausgegeben werden.
  • Wenn dagegen die Spaltenadresse CA und die Fehleradresse FAD übereinstimmen, wird anstelle der Spaltenauswahlleitung CSL der ausgewählten Spalte die Ersatzspaltenauswahlleitung SCSL aktiviert. Demzufolge wird anstelle der ausgewählten Speicherzelle (normale Speicherzelle) die Ersatzspeicherzellen SMC, die zu derselben Speicherzellenzeile gehört wie die ausgewählte Speicherzelle, ein Zugriffsziel, und sie wird über eine der Ersatzbitleitungen SBL und /SBL mit einem der Datenbusse DB und /DB verbunden.
  • In ähnlicher Weise wird anstelle der Dummyspeicherzelle DMC der ausgewählten Spalte die Ersatzdummyspeicherzelle SDMC, die zu derselben Dummyspeicherzellenzeile gehört wie die Dummyspeicherzelle DMC, ein Zugriffsziel. Die Ersatzdummyspeicherzelle SDMC wird als Reaktion auf die Aktivierung der Dummylesewortleitung DRWL0 bzw. DRWL1, die sie mit der betreffenden Dummyspeicherzelle DMC gemeinsam benutzt, mit der jeweils anderen Ersatzbitleitung SBL bzw. /SBL verbunden und empfängt den Lesestrom Is.
  • Die Ersatzspeicherzellen SMC und die Ersatzspeicherzellen SDMC teilen sich die Speicherzellenzeilen und die Dummyspeicherzellenzeilen jeweils mit den normalen Speicherzellen SMC und den Dummyspeicherzellen DMC. Somit kann die Zeilenauswahl der Ersatzspeicherzellen SMC und der Ersatzdummyspeicherzellen SDMC unter Verwendung der gemeinsamen Lesewortleitungen RWL, Schreibwortleitungen WWL und Dummylesewortleitungen DRWL0 und DRWL1 durchgeführt werden. Das bedeutet, dass in der redundanten Spalte 11C ein Aufbau ausschließlich für die Auswahl der Ersatzspeicherzelle SMC und der Ersatzdummyspeicherzelle SDMC nicht notwendig ist.
  • Durch Zuführen des Lesestroms Is in ähnlicher Weise von der Datenleseschaltung 51R tritt an einer der Ersatzbitleitungen SBL bzw. /SBL und an einem der Datenbusse DB bzw. /DB entsprechend dem Speicherdatenwert (elektrischer Widerstandswert Rmax, Rmin) der Ersatzspeicherzelle, die der ausgewählten Speicherzelle entspricht, eine Spannungsänderung auf. Außerdem tritt an der anderen Ersatzbitleitung SBL bzw. /SBL und an dem anderen Datenbus DB bzw. /DB ähnlich wie bei dem Fall, bei dem die Dummyspeicherzelle DMC das Zugriffsziel ist, eine Spannungsänderung auf.
  • Selbst wenn durch die Speicheradresse CA eine fehlerhafte Spalte ausgewählt ist, kann somit Datenschreiben und Datenlesen ohne Fehler in der Ersatzspeicherzelle SMC und der Ersatzdummyspeicherzelle SDMC in der redundanten Spalte 11C als Zugriffsziele durchgeführt werden. Anders ausgedrückt ist es möglich, eine oder mehrere fehlerhafte Speicherzelle(n) unter Verwendung der redundanten Spalte 11C in einer Einheit einer Speicherzellenspalte zu ersetzen/reparieren.
  • In 4 sind die Vorladespannungen der Bitleitung BL, /BL und der Ersatzbitleitungen SBL, /SBL auf Massespannung Vss gelegt. Dadurch wird verhindert, dass ein Entladestrom in einer nicht ausgewählten Spalte von den Bitleitungen BL, /BL und den Ersatzbitleitungen SBL, /SBL über die Zugriffstransistoren fließt, die als Antwort auf die Aktivierung der Lesewortleitung RWL einer ausgewählten Zeile eingeschaltet werden. Demzufolge kann der durch Laden/Entladen der Bitleitungen und Ersatzbitleitungen während des Vorladevorgangs bedingte Leistungsverbrauch verringert werden.
  • Außerdem ist die Spannung Vcc2 als Betriebsversorgungsspannung der Datenschreibschaltung 51W höher eingestellt als die Spannung Vcc1 als Betriebsversorgungsspannung der Datenleseschaltung 51R. Das ist so, weil die Datenschreibströme Ip und ±Iw, die zum Magnetisieren des magnetoresistiven Tunnelelements einer ausgewählten Speicherzelle beim Datenschreiben erforderlich sind, größer sind als der Lesestrom Is, der für das Datenlesen erforderlich ist. Wenn zum Beispiel eine externe Versorgungsspannung, die der MRAM-Vorrichtung von außen zugeführt wird, unverändert als Versorgungsspannung Vcc2 verwendet wird und wenn diese externe Versorgungsspannung durch einen (nicht dargestellten) Spannungsabwärtswandler verarbeitet wird, um die Versorgungsspannung Vcc1 zu erzeugen, können die Versorgungsspannung Vcc1 und Vcc2 effizient zugeführt werden.
  • Wie oben beschrieben unterscheiden sich nach dem Aufbau der ersten Ausführungsform die Richtung, in der die Dummyspeicherzellen DMC angeordnet sind (Zeilenrichtung) und die Richtung, in der die Ersatzspeicherzellen SMC angeordnet sind (Spaltenrichtung) voneinander. Indem so die redundante Spalte 11C verwendet wird, die sowohl Ersatzspeicherzellen SMC als auch Ersatzdummyspeicherzellen SDMC enthält, können nicht nur Fehler von normalen Speicherzellen MC, sondern auch von Dummyspeicherzellen DMC in einer Einheit einer Speicherzellenspalte ersetzt/repariert werden.
  • Wenn die Konfiguration so wäre, dass Ersetzen/Reparieren in der Speicherfeldanordnung, in der Dummyspeicherzellenzeilen ausgebildet sind, in einer Einheit einer Speicherzellenzeile durchgeführt werden würde, währen jeweils getrennte redundante Zeilen erforderlich für die Ersatzspeicherzellen SMC und die Ersatzdummyspeicherzellen SDMC, und getrennte Signalverbindungen müssten zum Auswählen der entsprechenden redundanten Zeile bereitgestellt werden. Besonders wenn der in 2 dargestellte gefaltete Bitleitungsaufbau verwendet wird, wären zum Ersetzen der Dummyspeicherzellenzeile zwei redundante Zeilen erforderlich. Nach der vorliegenden Ausführungsform erlaubt dagegen das Bereitstellen einer redundanten Spalte 11C das Ersetzen/Reparieren sowohl von normalen Speicherzellen MC als auch von Dummyspeicherzellen DMC, so dass die Layoutfläche der Ersatzspeicherzellen SMC und der Ersatzdummyspeicherzellen SDMC verringert wird, und somit wird ein Verkleinern des Speicherfelds möglich.
  • Wie in 5 dargestellt, unterscheidet sich der Aufbau des Speicherfelds nach einer ersten Abwandlung der ersten Ausführungsform von dem in 2 dargestellten Aufbau der ersten Ausführungsform darin, dass von den Dummyspeicherzellen DMC jeweils eine für jede Speicherzellenspalte angeordnet ist. In den jeweiligen Speicherzellenspalten sind die normalen Speicherzellen MC mit den entsprechenden Bitleitungen BL1, BL2 . . . BLm verbunden, und die Dummyspeicherzellen DMC sind fest mit den jeweils anderen Bitleitungen /BL1, /BL2 . . . /LM verbunden.
  • Weiterhin sind keine Dummylesewortleitungen DRWL0 und DRWL1 bereitgestellt, und auch die Dummyspeicherzellen DMC werden von den Spaltenauswahlleitungen CSL1 bis CSLm ausgewählt, d. h. jede Dummyspeicherzelle DMC enthält einen Dummyzugriffstransistor ATRd, dessen Gate mit der entsprechenden Spaltenauswahlleitung CSL verbunden ist.
  • In der redundanten Spalte 11C sind die Ersatzspeicherzellen SMC zum Ersetzen der normalen Speicherzellen MC mit der Ersatzbitleitung SBL verbunden, und die Ersatzdummyspeicherzelle SDMC zum Ersetzen der Dummyspeicherzelle DMC ist mit der Ersatzbitleitung /SBL verbunden. Die Ersatzdummyspeicherzelle SDMC wird durch die Ersatzspaltenauswahlleitung SCSL ausgewählt.
  • In dem Aufbau nach der ersten Abwandlung der ersten Ausführungsform ist zusätzlich ein inverser Schreibdatenbus /WDB zum Ausführen des Datenschreibens bereitgestellt, und die Transistorschalter 62-1 bis 62-m und 62-s sind durch Transistorschalter 63-1 bis 63-m und 63-s ersetzt. Die Bitleitungen BL1 bis BLm sind jeweils über die Transistorschalter 63-1 bis 63-m mit dem inversen Schreibdatenbus /WDB verbunden. Die Ersatzbitleitung SBL ist über den Transistorschalter 63-s mit dem inversen Schreibdatenbus /WDB verbunden.
  • Die Transistorschalter 63-1 bis 63-m und 63-s werden wie vorher die Transistorschalter 62-1 bis 62-m und 62-s gesteuert von den Steuergattern 66-1 bis 66-m und 66-s ein- bzw. ausgeschaltet. Im folgenden werden die Transistorschalter 63-1 bis 63-m kollektiv auch einfach als "Transistorschalter 63" bezeichnet. Ansonsten stimmen Aufbau und Betrieb der ersten Abwandlung der ersten Ausführungsform mit denen der ersten Ausführungsform überein, und daher wird ihre detaillierte Beschreibung nicht wiederholt.
  • Bei dem Datenschreibvorgang wird je nachdem, ob die ausgewählte Spalte eine fehlerhafte Speicherzelle beinhaltet, entweder die Spaltenauswahlleitunug CSL der ausgewählten Spalte oder die Ersatzspaltenauswahlleitung SCSL aktiviert.
  • Wenn die ausgewählte Spalte keine fehlerhafte Speicherzelle enthält, werden als Reaktion darauf das Spaltenauswahlgatter CSG und der Transistorschalter 63, die der ausgewählten Spalte entsprechen, eingeschaltet. Demzufolge wird die Bitleitung BL der ausgewählten Spalte elektrisch zwischen den Datenbus DB und den inversen Schreibdatenbus /WDB geschaltet. Wenn die ausgewählte Spalte dagegen eine fehlerhafte Speicherzelle enthält, wird die Ersatzspaltenauswahlleitung SCSL als Reaktion auf das aktivierte Ersetzungsfreigabesignal SE aktiviert, und der Transistorschalter 63-s und das Ersatzspaltenauswahlgatter SCSG werden eingeschaltet. Somit wird die Ersatzbitleitung SBL zwischen den Datenbus DB und den inversen Schreibdatenbus /WDB geschaltet.
  • In diesem Zustand legt die Datenschreibschaltung 51W entsprechend dem Schreibdatenwert DIN, wie in Verbindung mit 4 beschrieben, von dem Datenbus DB und dem inversen Schreibdatenbus /WDB den einen auf die Versorgungsspannung Vcc2 (H-Pegel) und den anderen auf Massespannung Vss (L-Pegel).
  • Bei dem Datenlesevorgang sind alle Transistorschalter 63-1 bis 63-m und 63-s ausgeschaltet. Weiterhin wird je nachdem, ob die ausgewählte Spalte eine fehlerhafte Speicherzelle enthält oder nicht, entweder die Spaltenauswahlleitung CSL der ausgewählten Spalte oder die Ersatzspaltenauswahlleitung SCSL selektiv aktiviert.
  • Wenn die ausgewählte Spalte keine fehlerhafte Speicherzelle enthält, werden demzufolge die ausgewählte Speicherzelle und die entsprechende Dummyspeicherzelle jeweils über die Bitleitung BL bzw. /BL der ausgewählten Spalte mit dem Datenbus DB bzw. /DB verbunden. Wenn die ausgewählte Spalte dagegen eine fehlerhafte Speicherzelle enthält, werden die Ersatzspeicherzelle SMC in derselben Speicherzellenzeile wie die ausgewählte Speicherzelle und die entsprechende Ersatzdummyspeicherzelle SDMC jeweils über die Ersatzbitleitung SBL bzw. /SBL mit dem Datenbus DB bzw. /DB verbunden.
  • In diesem Zustand führt die Datenleseschaltung 51R, wie in Verbindung mit 4 beschrieben, den Datenbussen DB und /DB den Lesestrom Is zu, und sie erzeugt entsprechend dem Spannungsunterschied zwischen den Datenbussen DB und /DB den Lesedatenwert DOUT.
  • Somit kann auch in dem Aufbau nach der ersten Abwandlung der ersten Ausführungsform ein Ersetzen/Reparieren sowohl von normalen Speicherzellen MC als auch von Dummyspeicherzellen DMC ausgeführt werden, indem die redundante Spalte 11C verwendet wird, die denselben Aufbau hat wie die Speicherzellenspalten, die normalen Speicherzellen MC entsprechen.
  • Insbesondere werden in dem Aufbau nach der ersten Abwandlung der ersten Ausführungsform die Dummyspeicherzelle DMC und die Ersatzdummyspeicherzelle SDMC auf der Grundlage des Ergebnisses der Spaltenauswahl ausgewählt. Somit wird verhindert, dass ein unnötiger Strom durch die Dummyspeicherzellen DMC und die Ersatzdummyspeicherzellen SDMC in einer nicht ausgewählten Speicherzellenspalte bzw. in der nicht verwendeten redundanten Spalte 11C fließt, so dass eine Verringerung des Leistungsverbrauch und eine erhöhte Geschwindigkeit des Betriebs möglich werden. Außerdem kann für die Dummyspeicherzellen DMC (bzw. die Ersatzdummyspeicherzelle SDMC), auf die im Vergleich zu normalen Speicherzellen MC (bzw. Ersatzspeicherzellen SMC), die in derselben Speicherzellenspalte angeordnet sind, relativ häufig zugegriffen wird, ein unnötiger Zugriff vermieden werden, so dass die Betriebszuverlässigkeit besser wird.
  • Wie in 6 dargestellt, unterscheidet sich der Aufbau des Speicherfelds nach der zweiten Abwandlung der ersten Ausführungsform von dem in 2 dargestellten Aufbau nach der er sten Ausführungsform darin, dass anstelle der Dummylesewortleitungen DRWL0 und DRWL1 Dummyzellenauswahlgatter DCG1, /DCG1 bis DCGm, /DCGm und Ersatzdummyzellenauswahlgatter DCGs, /DCGs bereitgestellt sind. Die Dummyzellenauswahlgatter DCG1 bis DCGm sind jeweils entsprechend den Dummyspeicherzellen DMC bereitgestellt, die mit den Bitleitungen /BL1 bis /BLm verbunden sind. Das Ersatzdummyzellenauswahlgatter DCGs ist entsprechend der Ersatzdummyspeicherzelle SDMC bereitgestellt, die mit der Ersatzbitleitung /SBL verbunden ist. In ähnlicher Weise sind die Dummyzellenauswahlgatter /DCG1 bis /DCGm jeweils entsprechend den Dummyspeicherzellen DMC bereitgestellt, die mit den Bitleitungen BL1 bis BLm verbunden sind, und das Ersatzdummyzellenauswahlgatter /DCGs ist entsprechend der Ersatzdummyspeicherzelle SDMC bereitgestellt, die mit der Ersatzbitleitung SBL verbunden ist.
  • Im folgenden werden die Dummyzellenauswahlgatter DCG1 bis DCGm auch einfach als "Dummyzellenauswahlgatter DCG" bezeichnet und die Dummyzellenauswahlgatter /DCG1 bis /DCGm als "Dummyzellenauswahlgatter /DCG".
  • Jedes Dummyzellenauswahlgatter DCG gibt das Ergebnis einer AND-Verknüpfung zwischen den Spannungspegeln eines Steuersignals RA0, das auf H-Pegel gelegt wird, wenn eine ungradzahlige Zeile ausgewählt ist, und der entsprechenden Spaltenauswahlleitung CSL an ein Gate des Dummyzugriffstransistors ATRd in der entsprechenden Dummyspeicherzelle DMC aus. Andererseits gibt jedes Dummyzellenauswahlgatter /DCG ein Ergebnis einer AND-Verknüpfung zwischen den Spannungspegeln eines Steuersignals /RA0 (des inversen Signals von RA0), das auf H-Pegel gelegt wird, wenn eine geradzahlige Zeile ausgewählt wird, und einer entsprechenden Spaltenauswahlleitung CSL an ein Gate des Dummyzugriffstransistors ATRd in der entsprechenden Dummyspeicherzelle DMC aus. Ansonsten stimmen der Aufbau und Betrieb der zweiten Abwandlung der ersten Ausführungsform mit denen der er sten Ausführungsform überein, so dass ihre detaillierte Beschreibung nicht wiederholt wird.
  • Mit einem solchen Aufbau können die Dummyspeicherzelle DMC und der Ersatzdummyspeicherzelle SDMC im Datenlesebetrieb auf der Grundlage des Ergebnisses der Spaltenauswahl ausgewählt werden, und dann kann entsprechend der Redundanzsteuerung auf eine ausgewählte Speicherzelle MC (bzw. die entsprechende Ersatzspeicherzelle SMC) und auf die Dummyspeicherzelle DMC (bzw. die Ersatzdummyspeicherzelle SDMC) zugegriffen werden.
  • Dementsprechend wird wie in dem Aufbau nach der ersten Abwandlung der ersten Ausführungsform ein unnötiger Stromfluss durch die Dummyspeicherzelle DMC in einer nicht ausgewählten Speicherzellenspalte und durch die Ersatzdummyspeicherzelle SDMC in einer nicht verwendeten redundanten Spalte 11C vermieden. Somit werden die Verringerung des Leistungsverbrauchs, eine höhere Geschwindigkeit des Betriebs und eine Verbesserung der Betriebszuverlässigkeit der Dummyspeicherzelle DMC und der Ersatzdummyspeicherzelle SDMC ermöglicht.
  • Wie in 7 dargestellt ist das Speicherfeld 10 in dem Aufbau des Speicherfelds nach der dritten Abwandlung der ersten Ausführungsform in Blöcke MBa und MBb aufgeteilt, von denen jeder m normale Speicherzellenspalten und eine redundante Spalte 11C aufweist.
  • In dem Speicherblock MBa sind die Bitleitungen BL1 bis BLm entsprechend den m normalen Speicherzellenspalten angeordnet, und die Ersatzbit1eitung SBL ist entsprechend der redundante Spalte 11C angeordnet. Von den Dummyspeicherzellen DMC ist jeweils eine für jede Speicherzellespalte angeordnet und mit der entsprechenden Bitleitung BL1 bis BLm verbunden.
  • In der redundanten Spalte 11C sind Ersatzspeicherzellen SMC zum Ersetzen/Reparieren normaler Speicherzellen MC und eine Ersatzdummyspeicherzelle SDMC zum Ersetzen/Reparieren der Dummyspeicherzelle DMC in der Spaltenrichtung angeordnet. Die Ersatzspeicherzellen SMC sind so angeordnet, dass die Speicherzellenzeilen gemeinsam mit den normalen Speicherzellen MC nutzen. Die Ersatzdummyspeicherzelle SDMC ist so angeordnet, dass sie mit den Dummyspeicherzellen DMC eine Dummyspeicherzellenzeile bildet. Die Ersatzspeicherzellen SMC und die Ersatzdummyspeicherzelle SDMC in der redundanten Spalte 11C sind mit der Ersatzbitleitung SBL verbunden.
  • Die Bitleitungen BL1 bis BLm und die Ersatzbitleitung SBL sind jeweils über die Spaltenauswahlgatter CSGa1 bis CSGam und das Ersatzspaltenauswahlgatter SCSGa mit dem Datenbus DB verbunden.
  • Lesewortleitungen RWLa1, RWLa2 usw. und Schreibwortleitungen WWLa1, WWLa2 usw. sind entsprechend den jeweiligen Speicherzellenzeilen angeordnet, die von normalen Speicherzellen MC und Ersatzspeicherzellen SMC gemeinsam genutzt werden. Als Aufbau zum Auswählen der Dummyspeicherzellen DMC und der Ersatzdummyspeicherzelle SDMC sind Dummyauswahlgatter DSG1a bis DSGma, die den jeweiligen Speicherzellenspalten entsprechen, und ein Ersatzdummyauswahlgatter DSGsa, das der redundanten Spalte 11C entspricht, bereitgestellt.
  • Der Speicherblock MBb hat denselben Aufbau wie der Speicherblock MBa. In dem Speicherblock MBb sind Bitleitungen /BL1 bis /BLm entsprechend den m normalen Speicherzellenspalten angeordnet, und eine Ersatzbitleitung /SBL ist entsprechend einer redundanten Spalte 11C angeordnet. von den Dummyspeicherzellen DMC ist eine für jede Speicherzellenspalte angeordnet und mit der entsprechenden Bitleitung /BL1 bis /BLm verbunden. In der redundanten Spalte 11C sind die Ersatzspeicherzellen SMC und die Ersatzdummyspeicherzelle SDMC mit der Ersatzbitleitung /SBL verbunden. Die Bitleitungen /BL1 bis /BLm und die Ersatzbitleitung /SBL sind jeweils über Spaltenauswahlgatter CSGb1 bis CSGbm und das Ersatzspaltenauswahlgatter SCSGb mit dem Datenbus /DB verbunden.
  • Weiterhin sind für den Speicherblock MBb Lesewortleitung RWLb1, RWLb2 usw. und Schreibwortleitungen WWLb1, WWLb2 usw. bereitgestellt, die entsprechend den Speicherzellenzeilen angeordnet sind, die von normalen Speicherzellen MC und Ersatzspeicherzellen SMC gemeinsam genutzt werden. Auch Dummyauswahlgatter DSG1b bis DSGmb und ein Ersatzdummyauswahlgatter DSGsb sind jeweils entsprechend den Speicherzellenspalten und der redundanten Spalte 11C bereitgestellt zum Auswählen der Dummyspeicherzellen DMC und der Ersatzdummyspeicherzelle SDMC.
  • Die Spaltenauswahlleitungen CSL1 bis CSLm und die Ersatzspaltenauswahlleitungen SCSL sind in der Spaltenrichtung so angeordnet, dass die von den Speicherblöcken MBa und MBb gemeinsam genutzt werden. Die Spaltenauswahlgatter CSGa1 bis CSGam und CSGb1 bis CSGbm werden als Reaktion auf die entsprechende Spaltenauswahlleitungen CSL1 bis CSLm ein- bzw. ausgeschaltet, und die Ersatzspaltenauswahlgatter SCSGa, SCSGb werden als Reaktion auf die Ersatzspaltenauswahlleitung SCSL ein- bzw. ausgeschaltet.
  • Die Dummyauswahlgatter DSG1a bis DSGma im Speicherblock MBa geben jeweils ein Ergebnis einer AND-Verknüpfung zwischen Spannungspegeln eines Adressbits RAx, das auf H-Pegel aktiviert wird, wenn der Speicherblock MBb ausgewählt ist, und der entsprechenden Spaltenauswahlleitung CSL1 bis CSLm an ein Gate des Dummyzugriffstransistors ATRd in der entsprechenden Dummyspeicherzelle DMC aus. In ähnlicher Weise gibt das Ersatzdummyauswahlgatter DSGsa in dem Speicherblock MBa ein Ergebnis einer AND-Verknüpfung zwischen den Spannungspegeln eines Adressbits RAx und der Ersatzspaltenauswahlleitung SCSL an ein Gatter des Dummyzugriffstransistors ATRd in der entsprechenden Ersatzdummyspeicherzelle SDMC aus.
  • In ähnlicher Weise geben die Spaltenauswahlgatter DSG1b bis DSGmb in dem Speicherblock MBb jeweils ein Ergebnis einer AND-Verknüpfung zwischen den Spannungspegeln eines Adressbits /RAx (inverses Signal von RAx), das auf H-Pegel aktiviert wird, wenn der Speicherblock MBa ausgewählt ist, und der entsprechenden Spaltenauswahlleitung CSL1 bis CSLm an ein Gate des Dummyzugriffstransistors ATRd in der entsprechenden Dummyspeicherzelle DMC aus. In ähnlicher Weise gibt das Ersatzdummyauswahlgatter DSGsb in dem Speicherblock MBb ein Ergebnis einer AND-Verknüpfung zwischen Spannungspegeln des Adressbits /RAx und der Ersatzspaltenauswahlleitung SCSL an ein Gatter des Dummyzugriffstransistors ATRd in der entsprechenden Ersatzdummyspeicherzelle SDMC aus.
  • Auch wenn in 7 nur die auf das Datenlesen bezogenen Schaltungen dargestellt sind, um primär die Anordnung der Dummyspeicherzellen DMC und der Ersatzdummyspeicherzellen SDMC zu veranschaulichen, sind für jeden Block auch die Schaltungen zum Datenschreiben bereitgestellt, die wie in 5 dargestellt aufgebaut sind.
  • Als nächstes wird der Datenlesebetrieb beschrieben, wobei als Beispiel der Fall angenommen wird, in dem eine ausgewählte Speicherzelle in dem Speicherblock MBa enthalten ist.
  • Wenn eine ausgewählte Speicherzellenspalte keine fehlerhafte Speicherzelle enthält, wird im Datenlesebetrieb die Spaltenauswahlleitung CSL der ausgewählten Spalte aktiviert. Als Reaktion darauf wird in dem Speicherblock MBa die ausgewählte Speicherzelle über die Bitleitung BL der ausgewählten Spalte mit dem Datenbus DB verbunden. In dem Speicherblock MBb wird die Dum myspeicherzelle DMC über die Bitleitung /BL der ausgewählten Speicherzellenspalte mit dem Datenbus /DB verbunden.
  • Wenn die ausgewählte Speicherzellenspalte dagegen eine fehlerhafte Speicherzelle enthält, wird anstelle der Spaltenauswahlleitung CSL, die der betreffenden ausgewählten Spalte entspricht, die Ersatzspaltenauswahlleitung SCSL aktiviert. Somit wird in dem Speicherblock MBa die Ersatzspeicherzelle SMC über die Ersatzbitleitung SBL mit dem Datenbus DB verbunden, und in dem Speicherblock MBb wird die Ersatzdummyspeicherzelle SDMC über die Ersatzbitleitung /SBL mit dem Datenbus /DB verbunden.
  • In diesem Zustand wird den Datenbussen DB und /DB von der Datenleseschaltung 51R ein Lesestrom zugeführt, und ein Spannungsunterschied zwischen den Datenbussen DB und /DB wird erfasst. Somit kann der Datenwert aus der ausgewählten Speicherzelle gelesen werden.
  • Wenn die ausgewählte Speicherzelle in dem Speicherblock MBb enthalten ist, werden die Verbindungen im Hinblick auf die Datenbusse DB und /DB umgekehrt.
  • Somit ist es auch in dem Speicherfeldaufbau, bei dem das Speicherfeld in Speicherblöcke aufgeteilt ist, möglich, sowohl normale Speicherzellen MC als auch Dummyspeicherzellen DMC zu ersetzen/reparieren, indem die in dem jeweiligen Speicherblöcken angeordneten redundanten Spalten 11C verwendet werden, so dass dieselben Wirkungen erzielt werden können wie bei der ersten und zweiten Abwandlung der ersten Ausführungsform.
  • In einer zweiten Ausführungsform wird eine effiziente Art des Ersetzens von Dummyspeicherzellen in dem Fall beschrieben, in dem jede Dummyspeicherzelle so entworfen ist, dass sie denselben Aufbau und dieselben Eigenschaften aufweist wie eine normale Speicherzelle.
  • 8 ist ein Schaltbild eines Speicherfeldaufbaus und eines Aufbaus zum Lesen von Daten aus dem betreffenden Speicherfeld nach der zweiten Ausführungsform.
  • Wie in 8 dargestellt, sind in dem Aufbau nach der zweiten Ausführungsform auf der Grundlage des gefalteten Bitleitungsaufbaus wie in dem in 2 dargestellten Speicherfeldaufbau normale Speicherzellen MC und Dummyspeicherzellen DMC# in abwechselnden Zeilen jeweils mit einer der komplementären Bitleitungen BL bzw. /BL verbunden. Verglichen mit der in 2 dargestellten Anordnung der normalen Speicherzellen MC und der Dummyspeicherzellen DMC sind bei dem in 8 dargestellten Aufbau die Dummyspeicherzellen DMC#, die die Dummyspeicherzellen DMC ersetzen, so angeordnet, dass sie Dummyspeicherzellenzeilen bilden. Die Dummyspeicherzellen DMC#, von denen jede denselben Aufbau und dieselbe Form hat wie die normale Speicherzelle MC, können unter Verwendung einiger der MTJ-Speicherzellen gebildet werden, die fortlaufend in demselben Speicherfeld hergestellt sind. Das bedeutet, dass ein besonderer Entwurf und besondere Herstellungsschritte für die Herstellung der Dummyspeicherzellen nicht notwendig sind, so dass ein Ansteigen der Chipfläche durch komplizierten Aufbau, eine Beeinträchtigung des Arbeitsspielraums des Speicherfelds und andere Probleme vermieden werden. Jede Dummyspeicherzelle DMC# ist im Voraus so in einer Richtung magnetisiert, dass sie einen vorbestimmten elektrischen Widerstandswert (z. B. Rmin) aufweist.
  • In dem Aufbau nach der zweiten Ausführungsform ist zwischen den Datenbussen DB und /DB und der Datenleseschaltung 51R weiter ein Widerstandseinstellabschnitt 200 bereitgestellt, so dass das Datenlesen mit Bezug auf Dummyspeicherzellen DMC# durchgeführt wird, die dieselben Eigenschaften aufweisen wie normale Speicherzellen MC.
  • Der Widerstandseinstellabschnitt 200 enthält ein Verbindungsschaltgied 210 und einen Dummywiderstand 220. Der Dummywiderstand 220 ist in Serie mit einem Leseeingangsknoten /Nsi geschaltet. Der elektrische Widerstandswert des Dummywiderstands 220 entspricht einem Unterschied (vorzugsweise ΔR/2) zwischen Rmin und dem elektrischen Widerstandswert der Dummyspeicherzelle DMC in der ersten Ausführungsform und ihren Abwandlungen. Eine genaue Steuerung des elektrischen Widerstandswerts des Dummywiderstands 220 ist z. B. dadurch möglich, dass der Dummywiderstand 220 aus einem MOS-Transistor aufgebaut ist, der an seinem Gate eine veränderliche Steuerspannung Vrd empfängt.
  • Das Verbindungsschaltglied 210 enthält Transistorschalter 211 und 212, die jeweils elektrisch zwischen die Leseeingangsknoten Nsi und /Nsi und den Datenbus DB geschaltet sind, sowie Transistorschalter 213 und 214, die jeweils elektrisch zwischen die Leseeingangsknoten Nsi und /Nsi und den Datenbus /DB geschaltet sind. Die jeweiligen Gates der Transistorschalter 211 und 214 empfangen das Steuersignal RA0, das auf H-Pegel gelegt wird, wenn eine ungradzahlige Zeile ausgewählt ist. Die jeweiligen Gates der Transistorschalter 212 und 213 empfangen das Steuersignal /RA0, das auf H-Pegel gelegt wird, wenn eine geradzahlige Zeile ausgewählt ist. Demzufolge wird die ausgewählte Speicherzelle unabhängig davon, ob eine ungradzahlige Zeile oder eine geradzahlige Zeile ausgewählt ist, in Reihe zu dem Leseeingangsknoten Nsi geschaltet und die Dummyspeicherzelle DMC# in Reihe zu dem Leseeingangsknoten /Nsi.
  • Somit wird in dem Datenlesevorgang der zusammengesetzte elektrische Widerstandswert der Dummyspeicherzelle DMC# und des Widerstandseinstellabschnitts 200 unabhängig von dem Ergebnis der Zeilenauswahl auf den Wert "Rmin+ΔR/2" (Dummywiderstand 220) eingestellt. Der zusammengesetzte elektrische Widerstandswert der ausgewählten Speicherzelle und des Widerstandseinstellab schnitts 200 dagegen nimmt abhängig von dem Speicherdatenwert in der ausgewählten Speicherzelle einen Wert entweder Rmax oder Rmin an. Durch Verwenden der Datenleseschaltung 51R zum Zuführen eines Lesestroms zu den Leseeingangsknoten Nsi und /Nsi und zum Erfassen einer Spannungsunterschieds zwischen ihnen kann der Datenwert entsprechend einem Unterschied zwischen den elektrischen Widerstandswerten der ausgewählten Speicherzelle und der Dummyspeicherzelle gelesen werden.
  • Als nächstes wird eine in dem Aufbau nach der zweiten Ausführungsform durchgeführte Redundanzreparatur beschrieben.
  • In dem Aufbau nach der zweiten Ausführungsform sind anstelle der in 2 dargestellten redundanten Spalte 11C weiter redundante Zeilen 11R angeordnet, die gemeinsam zum Ersetzen/Reparieren von normalen Speichezellenzeilen und Dummyspeicherzellenzeilen verwendet werden. Es ist erforderlich zumindest eine redundante Zeile 11R (zum Ersetzen einer ungradzahligen Zeile) bereitzustellen, die aus Ersatzspeicherzellen SMC gebildet ist, die mit den Bitleitungen BL1 bis BLm verbunden sind, und zumindest eine redundante Zeile 11R (zum Ersetzen einer geradzahligen Zeile), die aus Ersatzspeicherzellen SMC gebildet ist, die mit den Bitleitungen /BL1 bis /BLm verbunden sind.
  • Die Ersatzspeicherzellen SMC, von denen jede denselben Aufbau und dieselbe Form hat wie eine normale Speicherzelle MC, können unter Verwendung der MTJ-Speicherzellen aufgebaut sein, die fortlaufend in demselben Speicherfeld hergestellt sind. Entsprechend einer jeweiligen redundanten Zeile 11R sind eine Ersatzlesewortleitung SRWL und eine Ersatzschreibwortleitung SWWL bereitgestellt. In 8 sind stellvertretend die redundanten Zeilen 11R, von denen eine zum Ersetzen einer ungradzahligen Zeile und eine zum Ersetzen einer geradzahligen Zeile dient, sowie Ersatzlesewortleitungen SRWL0 und SRWL1 und Ersatz schreibwortleitung SWWL0 und SWWL1, die diesen entsprechen, dargestellt. Ansonsten ist der Aufbau nach der zweiten Ausführungsform derselbe wie der der ersten Ausführungsform, und daher wird die detaillierte Beschreibung nicht wiederholt. Es sei angemerkt, dass obwohl in 8 nur die auf das Datenlesen bezogenen Schaltungen dargestellt sind, hauptsächlich um die Dummyspeicherzellen DMC# und deren Ersetz/Reparierverfahren zu beschreiben, wie in 2 auch die auf das Datenschreiben bezogene Schaltung bereitgestellt sind.
  • In dem Aufbau nach der zweiten Ausführungsform ist es notwendig, sowohl normale Speicherzellen MC als auch Dummyspeicherzellen DMC# unter Verwendung der redundanten Zeilen 11R zu ersetzen. Somit ist ein anderes Redundanzsteuerverfahren erforderlich als bei der ersten Ausführungsform.
  • 9 ist ein Schaltbild einer Redundanzsteuerschaltung nach der zweiten Ausführungsform.
  • Mit Bezug auf 9 ist die Programmschaltung 100 in dem Aufbau nach der zweiten Ausführungsform in der Lage, sowohl eine Fehleradresse FAD(n) zu speichern, die eine Zeile mit normalen Speicherzellen MC bezeichnet, die einen Fehler enthält, als auch eine Fehleradresse FAD(d), die eine Zeile mit Dummyspeicherzellen DMC anzeigt, die einen Fehler enthält. Da es jedoch nicht möglich ist, sowohl normale Speicherzellen MC als auch Dummyspeicherzellen DMC# unter Verwendung einer redundanten Zeile 11R zu ersetzen, wird angenommen, dass die Programmschaltung 100 von den Fehleradressen FAD(n) und FAD (d) nur eine speichert.
  • In dem Fall, in dem die Fehleradresse FAD(n) gespeichert ist, d. h. wenn es erforderlich ist, den Fehler in normalen Speicherzellen MC zu ersetzen/reparieren, wird das Redundanzzeilenaktiviersignal ACT(n) auf H-Pegel aktiviert.
  • Wenn dagegen die Fehleradresse FAD(d) gespeichert ist, d. h. wenn der Fehler in den Dummyspeicherzellen DMC ersetzt/repariert werden soll, wird das Redundanzzeilenauswahlsignal ACT(d) auf H-Pegel aktiviert. In diesem Fall ist es erforderlich, im Voraus in jede Ersatzspeicherzelle SMC einen Speicherdatenwert zu schreiben, der einem vorbestimmten elektrischen Widerstandswert (Rmin) der Dummyspeicherzelle DMC# entspricht.
  • Das Fehleradresssignal FAD(n) ist dabei aus (j+1) Bits aufgebaut (j: natürliche Zahl), die die normale Speicherzellenzeile bezeichnen, die einen Fehler enthält, während das Fehleradresssignal FAD (d) aus einem Bit aufgebaut ist, das anzeigt, welche der zwei Dummyspeicherzellenzeilen einen Fehler enthält.
  • Die Redundanzsteuerschaltung 105a nach der zweiten Ausführungsform beinhaltet eine Adressvergleichsschaltung 120, eine Dummyadressvergleichsschaltung 122, ein Logikgatter 124 und einen Inverter 128. Die Adressvergleichsschaltung 120 hat denselben Aufbau wie die in 3 dargestellte Redundanzsteuerschaltung 105 und führt für die (j+1) Bits einen Vergleich zwischen der Zeilenadresse RA und der Fehleradresse FAD(n) durch. Die Adressvergleichsschaltung 120 aktiviert ein Ersatzzeilenfreigabesignal SRE auf H-Pegel, wenn das Redundanzzeilenaktiviersignal ACT(n) auf H-Pegel aktiviert ist und die Zeilenadresse RA und die Fehleradresse FAD(n) miteinander übereinstimmen.
  • Die Dummyadressvergleichsschaltung 122 führt einen Vergleich zwischen einem Adressbit RA<0> (z. B. dem niedrigstwertigen Bit) einer Zeilenadresse RA, das anzeigt, ob eine geradzahlige Zeile oder eine ungradzahlige Zeile ausgewählt ist, und der Fehleradresse FAD(d) durch. Die Dummyadressvergleichsschaltung 122 aktiviert ein Ersatzdummyzeilenfreigabesignal SDRE auf H-Pegel, wenn das Redundanzzeilenaktiviersignal RCT(d) auf H-Pegel akti viert ist und das Adressbit RA<0> und die Fehleradresse FAD(d) miteinander übereinstimmen.
  • Das Logikgatter 124 führt eine OR-Verknüpfung zwischen dem Ersatzzeilenfreigabesignal SRE und dem Ersatzdummyzeilenfreigabesignal SDRE durch und gibt das Ergebnis als Ersetzungsfreigabesignal SE aus. Der Inverter 128 invertiert das Ersatzdummyzeilenfreigabesignal SDRE und gibt es als normales Dummyzeilenfreigabesignal NDRE aus.
  • Der Zeilendecoder 20 beinhaltet einen Zeilenadressvordecoder 21 und ein Logikgatter 22. Der Zeilenadressvordecoder 21 empfängt die Zeilenadresse RA und gibt ein vordecodiertes Ergebnis aus (eine Mehrzahl von Bits). Das Logikgatter 22 führt eine NOR-Verknüpfung zwischen den jeweiligen von dem Zeilenadressvordecoder 21 ausgegebenen vordecodierten Ergebnissen und dem Ersatzzeilenfreigabesignal SRE durch und gibt das Ergebnis als Zeilendecodiersignal RD aus. Das Zeilendecodiersignal RD wird an den Wortleitungstreiber 30 übertragen und für die Auswahl der Lesewortleitung RWL bzw. der Schreibwortleitung WWL verwendet. Auch das Steuersignal RA0, das anzeigt, ob eine geradzahlige Zeile oder eine ungradzahlige Zeile ausgewählt ist, wird zur Auswahl der Dummylesewortleitung DRWL0 bzw. DRWL1 an den Wortleitungstreiber 30 übertragen. Alle Bits des Zeilendecodiersignals RD liegen auf L-Pegel, wenn das Ersatzzeilenfreigabesignal SRE auf H-Pegel aktiviert ist, d. h. wenn die Zeilenadresse RA und die Fehleradresse FAD(n) miteinander übereinstimmen. Als Reaktion darauf deaktiviert der Wortleitungstreiber 30 jede Lesewortleitung RWL und jede Schreibwortleitung WWL, die den normalen Speicherzellen entsprechen.
  • Wenn die Zeilenadresse RA und die Fehleradresse FAD(n) einander jedoch nicht entsprechen, wird das Zeilendecodiersignal RD entsprechend den vordecodierten Ergebnissen des Zeilenadressvordecoders 21 eingestellt, und der Wortleitungstreiber 30 aktiviert die Lesewortleitung RWL (beim Datenlesen) bzw. die Schreibwortleitung WWL (beim Datenschreiben), die der ausgewählten Spalte entspricht.
  • Der Wortleitungstreiber 30 steuert weiterhin die Aktivierung der Ersatzlesewortleitungen SRWL1 und SRWL2 und der Ersatzschreibwortleitungen SWWL1 und SWWL2 auf der Grundlage des Steuersignals RA0 und des Ersatzzeilenauswahlsignals SRE von der Redundanzsteuerschaltung 105a. Insbesondere in dem Fall, in dem ein Fehler in der normalen Speicherzellenzeile ersetzt werden soll, d. h. wenn das Ersatzzeilenauswahlsignal SRE aktiviert ist, aktiviert der Wortleitungstreiber 30 auf der Grundlage des Steuersignals RA0 selektiv beim Datenlesen eine der Ersatzlesewortleitungen SRWL1 und SRWL2 bzw. beim Datenschreiben eine der Ersatzschreibwortleitungen SWWL1 und SWWL2.
  • Wenn dagegen ein Fehler in der Dummyspeicherzeile ersetzt werden soll, d. h. wenn das Ersatzdummyzeilenfreigabesignal SDRE aktiviert ist, wird die Lesewortleitung RWL der ausgewählten Zeile beim Datenlesen auf der Grundlage des Zeilendecodiersignals RD aktiviert, und anstelle der Dummylesewortleitungen DRWL0 und DRWL1 wird entsprechend dem Steuersignal RA0 eine der Ersatzlesewortleitungen SRWL1 und SRWL2 aktiviert. Da es beim Datenschreiben nicht erforderlich ist, auf die Dummyspeicherzelle DMC zuzugreifen, wird die Schreibwortleitung WWL der ausgewählten Zeile auf der Grundlage des Zeilendecodiersignals RD aktiviert, und die Ersatzschreibwortleitung SWWL1 und SWWL2 bleiben alle deaktiviert (auf L-Pegel).
  • Bei Verwendung. des oben beschriebenen Redundanzbestimmungsverfahrens ist es in dem Speicherfeldaufbau, bei dem Dummyspeicherzellen, von denen jede denselben Aufbau hat wie eine normale Speicherzelle hat, so angeordnet sind, dass sie Dummyspeicherzeilen bilden, möglich, Fehler sowohl in den normalen Speicherzellen MC als auch in den Dummyspeicherzellen DMC# zu er setzen/reparieren, indem gemeinsam die Ersatzspeicherzellen SMC verwendet werden, die effizient so angeordnet sind, dass sie redundante Zeilen bilden.
  • Wie in 10 dargestellt, ist der Aufbau nach einer ersten Abwandlung der zweiten Ausführungsform der gleiche wie der in 8 dargestellte Aufbau nach der zweiten Ausführungsform, außer dass der Widerstandeinstellabschnitt 200 durch einen Widerstandseinstellabschnitt 201 ersetzt ist. Der Widerstandseinstellabschnitt 201 unterscheidet sich von dem Widerstandseinstellabschnitt 200 darin, dass der Dummywiderstand 220 nur parallel zu dem Leseeingangsknoten Nsi geschaltet ist. Der Dummywiderstand 220 hat entsprechend der Steuerspannung Vrd einen elektrischen Widerstandswert Rdd. Ansonsten entsprechen Aufbau und Betrieb der ersten Abwandlung der zweiten Ausführungsform denen der zweiten Ausführungsform, und daher wird ihre detaillierte Beschreibung nicht wiederholt.
  • Wie bereits beschrieben ist der Leseeingangsknoten Nsi unabhängig von dem Ergebnis der Adressauswahl (Auswahl einer ungradzahligen Zeile oder einer geradzahligen Zeile) über das Verbindungsschaltglied 210 elektrisch mit der ausgewählten Speicherzelle verbunden, die einen elektrischen Widerstandswert Rmax oder Rmin aufweist. Der Leseeingangsknoten /Nsi ist zu der Dummyspeicherzelle in Reihe geschaltet, die den elektrischen Widerstandswert Rmin aufweist. Der elektrische widerstandswert des Dummywiderstands 220 wird daher so eingestellt, dass der zusammengesetzte Widerstandswert aus der Dummyspeicherzelle DMC# und dem Widerstandseinstellabschnitt 201 (d. h. der elektrische widerstandswert Rmin der Dummyspeicherzelle DMC#) einen Zwischenpegel zwischen den zusammengesetzten widerstandswerten erreicht, der durch die Parallelschaltung jeweils eines der elektrischen Widerstandswerte Rmax und Rmin mit dem Dummywiderstand 220 (Rdd) erzielt werden, d. h. (Rmin//Rdd) und (Rmax//Rdd). Dementsprechend können mit dem oben beschriebenen Aufbau dieselben Wirkungen erzielt werden wie bei der zweiten Ausführungsform.
  • Wie in 11 dargestellt, ist der Aufbau nach einer zweiten Abwandlung der zweiten Ausführungsform der gleiche wie der in 8 dargestellten Aufbau nach der zweiten Ausführungsform, außer dass der Widerstandseinstellabschnitt 200 durch einen Widerstandseinstellabschnitt 202 ersetzt ist. Der Widerstandseinstellabschnitt 202 unterscheidet sich von dem Widerstandseinstellabschnitt 200 darin, dass der Dummywiderstand 220 durch die Dummywiderstände 221 und 222 ersetzt sind, die jeweils in Reihe zu den Leseeingangsknoten Nsi und /Nsi geschaltet sind.
  • Über das Verbindungsschaltglied 210 wird unabhängig von dem Ergebnis der Adressauswahl der Dummywiderstand 221 in Reihe zu der ausgewählten Speicherzelle MC geschaltet und der Dummywiderstand 222 in Reihe zu der Dummyspeicherzelle DMC#. Ansonsten ist der Aufbau nach der zweiten Abwandlung der zweiten Ausführungsform derselbe wie der nach der zweiten Ausführungsform und daher wird seine detaillierte Beschreibung nicht wiederholt.
  • Die elektrischen Widerstandswerte der Dummywiderstände 221 und 222 sind so eingestellt, dass der zusammengesetzte Widerstandswert der Dummyspeicherzelle DMC# und des Widerstandseinstellabschnitts 202 (Dummywiderstand 222) einen Zwischenpegel annimmt zwischen den beiden elektrischen Widerstandswerten, die jeweils den kombinierten Widerstandswert der zwei elektrischen Widerstandswerte (Rmax, Rmin) der ausgewählten Speicherzelle und des Widerstandseinstellabschnitts 202 (Dummywiderstand 221) entsprechen. In dem Fall, in dem der elektrische Widerstandswert der Dummyspeicherzelle auf Rmin eingestellt ist, kann die obige Bedingung entsprechend dem folgenden Ausdruck (1) erfüllt werden, wenn der elektrische Widerstandswert des Dummywiderstands 221 auf ΔR/2 und der des Dummywiderstands 222 auf ΔR eingestellt werden: Rmin + ΔR/2 < Rmin + ΔR < Rmax + ΔR/2 (1)
  • 11 zeigt als Beispiel einen Aufbau der Dummywiderstände 221 und 222, die wie oben beschrieben entworfen sind. Der Dummywiderstand 221 ist aus MOS-Transistoren 223 und 224 ausgebildet, die zueinander parallel geschaltet sind. Der Dummywiderstand 222 ist aus der halben Anzahl von Feldeffekttransistoren wie der Dummywiderstand 221 ausgebildet, d. h. aus einem Feldeffekttransistor. Die Transistoren 222 bis 224 empfangen alle an ihrem Gate eine gemeinsame Steuerspannung Vrd. Somit ist es möglich, den elektrischen Widerstandswert des Dummywiderstands 221 auf die Hälfte des elektrischen Widerstandswerts des Dummywiderstands 222 einzustellen. Durch Einstellen der Steuerspannung Vrd, so dass der elektrische Widerstandswert des Dummywiderstands 222 den Wert ΔR annimmt, kann also der elektrische Widerstandswert des Dummywiderstands 221 auf ΔR/2 eingestellt werden. Daher können mit diesem Aufbau dieselben Wirkungen erzielt werden wie bei der zweiten Ausführungsform.
  • In der zweiten Ausführungsform und ihren Abwandlungen (in 8, 10 und 11 dargestellt) wurde der Fall beschrieben, in dem der elektrische Widerstandswert der Dummyspeicherzelle auf Rmin voreingestellt ist. Das kommt daher, dass bei dem Herstellungsverfahren der MRAM-Vorrichtung nach Beendigung des Magnetisierungsschritts der in 18 dargestellten festen magnetischen Schicht FL nach der Herstellung des Speicherfelds 10 die Magnetisierungsrichtung der festen magnetischen Schicht FL und der freien magnetischen Schicht VL dieselbe sind und die Dummyspeicherzelle so den elektrischen Widerstandswert Rmin annimmt. Wenn der elektrische Widerstandswert der Dummyspeicherzelle DMC# auf Rmax eingestellt werden soll, wird ein zusätzlicher dafür bestimmter Magnetisierungsschritt erforderlich. Anders ausgedrückt kann durch Einstellen des elektrischen Widerstandswerts der Dummyspeicherzelle DMC# auf Rmin ein solcher zusätz licher Magnetisierungsschritt ausschließlich für die Dummyspeicherzellen überflüssig werden.
  • Der Aufbau, der in der zweiten Ausführungsform und ihren Abwandlungen gezeigt wurde, ist jedoch auch auf den Fall anwendbar, in dem der elektrische Widerstandswert der Dummyspeicherzelle DMC# auf Rmax voreingestellt ist. In einem solchen Fall ist es lediglich erforderlich, bei dem in 8 bzw. 10 gezeigten Aufbau den Dummywiderstand 220 mit dem jeweils anderen Leseeingangsknoten zu verbinden und bei dem in 11 dargestellten Aufbau die Dummywiderstände 221 und 222 gegeneinander auszutauschen. Dadurch kann das Datenlesen in derselben Weise wie oben beschrieben durchgeführt werden.
  • In einer dritten Ausführungsform der vorliegenden Erfindung wird eine effiziente Art beschrieben, die Dummyspeicherzellen in dem Speicherfeldaufbau, in dem die Dummyspeicherzellen wie in der ersten Ausführungsform so angeordnet sind, dass sie eine Speicherzellenspalte bilden, zu ersetzen.
  • Wie in 12 dargestellt, sind in dem Aufbau nach der dritten Ausführungsform m normale Speicherzellenspalten und eine Dummyspeicherzellenspalte separat angeordnet. Bitleitungen BL1 bis BLm und eine Dummybitleitung DBL sind jeweils entsprechend den m normalen Speicherzellenspalten und der Dummyspeicherzellenspalte angeordnet.
  • Normale Speicherzellen MC und Dummyspeicherzellen DMC sind so angeordnet, dass sie die Speicherzellenzeilen gemeinsam nutzen, d. h. die Zeilenauswahl der normalen Speicherzellen MC und der Dummyspeicherzellen DMC wird unter Verwendung der gemeinsamen Lesewortleitungen RWL und Schreibwortleitungen WWL durchgeführt.
  • Weiterhin ist eine redundante Zeile 11R zum Ersetzen/Reparieren von Fehlern in normalen Speicherzellen MC und Dummyspeicherzellen DMC angeordnet. Die redundante Zeile 11R enthält Ersatzspeicherzellen SMC und eine Ersatzdummyspeicherzelle SDMC, die entlang der Zeilenrichtung angeordnet sind. In jeder normalen Speicherzellenspalte ist die Ersatzspeicherzelle SMC mit der Bitleitung BL verbunden. In der Dummyspeicherzellenspalte ist die Ersatzdummyspeicherzelle SDMC mit der Dummybitleitung DBL verbunden. Eine Ersatzlesewortleitung SRWL und eine Ersatzschreibwortleitung SWWL sind jeweils zum Auswählen der redundanten Zeile 11R im Datenlesebetrieb bzw. im Datenschreibbetrieb entsprechend der redundanten Zeile 11R angeordnet. Die Gates der Ersatzspeicherzellen SMC und der Ersatzdummyspeicherzelle SDMC sind mit der Ersatzlesewortleitung SRWL verbunden.
  • In dem Aufbau nach der dritten Ausführungsform können Fehler in normalen Speicherzellen und Dummyspeicherzellen in einer Einheit von einer Speicherzellenzeile ersetzt werden. Das bedeutet, dass die redundante Zeile 11R anstelle der betreffenden ausgewählten Zeile für den Zugriff bezeichnet wird, wenn eine fehlerhafte Zeile als Zugriffsziel ausgewählt wird, die Fehler zumindest in den normalen Speicherzellen MC oder den Dummyspeicherzellen DMC enthält. Insbesondere wird die Ersatzlesewortleitung SRWL (beim Datenlesen) bzw. die Ersatzschreibwortleitung SWWL (beim Datenschreiben) anstelle der Lesewortleitung RWL bzw. der Schreibwortleitung WWL der fehlerhaften Zeile aktiviert. Demzufolge werden in dem Datenlesevorgang, in dem eine fehlerhafte Zeile ausgewählt ist, die Ersatzspeicherzelle SMC und die Ersatzdummyspeicherzelle SDMC jeweils mit der Bitleitung BL der ausgewählten Spalte bzw. der Dummybitleitung DBL verbunden, und das Datenlesen wird ausgeführt wie in Verbindung mit 2 beschrieben.
  • Weiterhin ist es durch Anordnen des inversen Schreibdatenbus /WDB, der Transistorschalter 63-1 bis 63-m und der Steuergatter 66-1 bis 66-m wie in 5 möglich, bei dem Datenschreibvorgang, bei dem eine fehlerhafte Zeile ausgewählt ist, die Datenschreibströme durch die Bitleitung BL der ausgewählten Spalte und die Ersatzschreibwortleitung SWWL fließen zu lassen, so dass der Datenwert in die betreffende Ersatzspeicherzelle SMC geschrieben werden kann anstatt in die ausgewählte Speicherzelle.
  • Wie oben beschrieben sind in dem Aufbau nach der dritten Ausführungsform die Richtung, in der die Dummyspeicherzellen DMC angeordnet sind (Spaltenrichtung), und die Richtung, in der die Ersatzspeicherzellen SMC und die Ersatzdummyspeicherzelle SDMC angeordnet sind (Zeilenrichtung), voneinander verschieden. Somit ist es möglich, Fehler nicht nur in normalen Speicherzellen MC sondern auch in Dummyspeicherzellen DMC unter Verwendung der redundanten Zeile 11R, die sowohl Ersatzspeicherzellen SMC als auch eine Ersatzdummyspeicherzelle SDMC enthält, in einer Einheit von einer Speicherzellenzeile zu ersetzen/reparieren.
  • Anders ausgedrückt: Wenn Ersetzen/Reparieren in dem Speicherfeldaufbau, in dem eine Dummyspeicherzellenspalte ausgebildet ist, in einer Einheit von einer Speicherzellenspalte durchgeführt werden soll, wäre es nötig, getrennte redundante Spalten für die Ersatzspeicherzellen MC und die Ersatzdummyspeicherzellen SDMC und getrennte Signalverbindungen für die Auswahl der jeweiligen redundanten Spalten bereitzustellen. Nach der vorliegenden Ausführungsform ist das Ersetzen/Reparieren sowohl von normalen Speicherzellen MC als auch von Dummyspeicherzellen DMC durch Verwenden der redundanten Zeile 11R möglich. Das ermöglicht eine Verringerung der Layoutfläche der Ersatzspeicherzellen SMC und der Ersatzdummyspeicherzelle SDMC und somit eine Verkleinerung des Speicherfelds.
  • In einer vierten Ausführungsform der vorliegenden Erfindung wird ein Aufbau zur Redundanzreparatur beschrieben in dem Auf bau des Speicherfelds, in dem Dummyspeicherzellen DMC#, von denen jede denselben Aufbau hat wie die normalen Speicherzellen MC, so angeordnet sind, dass sie eine Speicherzellenspalte bilden.
  • Wie in 13 dargestellt sind die Dummyspeicherzellen DMC# in dem Aufbau nach der vierten Ausführungsform so angeordnet, dass sie anstelle der Dummyspeicherzellen DMC in dem in 12 dargestellten Aufbau eine Speicherzellenspalte bilden. Die Dummyspeicherzelle DMC# ist so aufgebaut, wie in Verbindung mit 8 beschrieben, so dass die detaillierte Beschreibung nicht wiederholt wird. Insbesondere ist die Dummyspeicherzelle DMC# im Voraus in einer Richtung magnetisiert, in der sie einen vorbestimmten elektrischen Widerstandswert (z. B. Rmin) aufweist.
  • Bitleitungen BL1 bis BLm und eine Dummybitleitung DBL, die den m normalen Speicherzellenspalten und der Dummyspeicherzellenspalte entsprechen, Datenbusse DB und /DB, ein inverser Schreibdatenbus /WDB, Transistorschalter 63-1 bis 63-m und Steuergatter 66-1 bis 66-m sind in derselben Weise angeordnet wie in 12 dargestellt.
  • Weiterhin ist der in 8 dargestellte Dummywiderstand 220 in Reihe zu dem Datenbus /DB geschaltet, so dass Datenlesen mit Bezug auf die Dummyspeicherzellen durchgeführt werden kann, die die selben Eigenschaften aufweisen wie die normalen Speicherzellen MC. In dem in 13 dargestellten Speicherzellenfeldaufbau sind die Datenbusse DB und /DB im Datenlesebetrieb unabhängig von einem Ergebnis der Zeilenauswahl fest mit einer ausgewählten Speicherzelle bzw. einer Dummyspeicherzelle verbunden. Somit ist ein Bereitstellen des Verbindungsschaltglieds 210 nicht erforderlich.
  • Als nächstes wird ein Redundanzreparaturverfahren in dem Aufbau nach der vierten Ausführungsform beschrieben.
  • In dem Aufbau nach der vierten Ausführungsform ist anstelle der in 12 dargestellten redundanten Zeile 11R weiter eine redundante Spalte 11C angeordnet. Die redundante Spalte 11C wird gemeinsam genutzt zum Ersetzen/Reparieren der normalen Speicherzellen und der Dummyspeicherzellen. Die redundante Spalte 11C enthält eine Mehrzahl von Ersatzspeicherzellen SMC, die entsprechend den jeweiligen Speicherzellenzeilen in der Spaltenrichtung angeordnet sind. Wie oben beschrieben hat jede Ersatzspeicherzelle SMC denselben Aufbau und dieselbe Form wie die normale Speicherzelle MC.
  • Die Ersatzspeicherzellen SMC werden durch Lesewortleitungen RWL und Schreibwortleitungen WWL ausgewählt, die sie mit den normalen Speicherzellen MC und den Dummyspeicherzellen DMC teilen. Jede Ersatzspeicherzelle SMC ist mit der Ersatzbitleitung SBL verbunden, die entsprechend der redundanten Spalte 11C bereitgestellt ist.
  • Die Ersatzbitleitung SBL ist mit dem Datenbus DB über ein Ersatzspaltenauswahlgatter SCSG verbunden und mit dem Datenbus /DB über ein Ersatzdummyspaltenauswahlgatter SDCG. Das Ersatzspaltenauswahlgatter SCSG wird als Reaktion auf die Aktivierung (H-Pegel) der Ersatzspaltenauswahlleitung SCSL eingeschaltet. Das Ersatzdummyspaltenauswahlgatter SDCG wird als Reaktion auf die Aktivierung (H-Pegel) der Ersatzdummyspaltenauswahlleitung SDCSL eingeschaltet.
  • In dem Aufbau nach der vierten Ausführungsform sind wie in dem Aufbau nach der zweiten Ausführungsform das Vorhandensein/Fehlen von Fehlern in normalen Speicherzellen (entsprechend dem in 9 dargestellten Redundanzzeilenaktiviersignal ACT(n)), eine Fehleradresse, die die Speicherzellespalte bezeichnet, die eine fehlerhafte Speicherzelle enthält (entsprechend der in 9 dargestellten Fehleradresse FAD(n)) und das Vorhandensein/Fehlen von Fehlern in der Dummyspeicherzellenspalte (entsprechend dem in 9 dargestellten Redundanzzeilenaktiviersignal ACT(d)) in der Programmschaltung gespeichert.
  • Die Redundanzsteuerschaltung erzeugt anstelle des in 9 dargestellten Ersatzzeilenfreigabesignals SRE und des Ersatzdummyzeilenfreigabesignals SDRE ein Ersatzspaltenfreigabesignal SCE und ein Ersatzdummyspaltenfreigabesignal SDCE (nicht dargestellt). Das Ersatzspaltenfreigabesignal SCE wird auf H-Pegel gelegt, wenn die Spaltenadresse CA mit einer Fehleradresse übereinstimmt. Ansonsten ist es auf L-Pegel deaktiviert. Das Ersatzdummyspaltenfreigabesignal SDCE wird auf H-Pegel aktiviert, wenn in dem Dummyspeicherzellen DMC# ein Fehler vorliegt und die Dummyspeicherzellenspalte somit ersetzt werden muss. In dem Fall, in dem Ersetzen/Reparieren der Dummyspeicherzellen DMC# durch Ersatzspeicherzellen SMC programmiert ist, wird im Voraus in jede Ersatzspeicherzelle SMC ein Datenwert geschrieben, der einem vorbestimmten elektrischen Widerstandswert (Rmin) der Dummyspeicherzelle DMC# entspricht.
  • Der Spaltendecoder 25 aktiviert auf der Grundlage der Spaltenadresse CA, des Ersatzspaltenfreigabesignals SCE und des Ersatzdummyspaltenfreigabesignals SDCE von der Redundanzsteuerschaltung selektiv die Spaltenauswahlleitungen CSL1 bis CSLm, die Dummyspaltenauswahlleitung DCSL und die Ersatzdummyspaltenauswahlleitung SDCSL auf H-Pegel.
  • Wenn eine normale Speicherzellenspalte, die Fehler enthält, ersetzt werden soll, d. h. wenn das Ersatzspaltenauswahlsignal SCE aktiviert ist, wird sowohl im Datenlesebetrieb als auch im Datenschreibbetrieb anstelle der Spaltenauswahlleitung CSL der ausgewählten Spalte die Ersatzspaltenauswahlleitung SCSL aktiviert.
  • Wenn dagegen die Dummyspeicherzellenspalte, die Fehler enthält, ersetzt werden soll, d. h. wenn das Ersatzdummyspaltenauswahlsignal SDCE aktiviert ist, wird die Ersatzdummyspaltenauswahlleitung SDCSL anstelle der Spaltenauswahlleitung CSL der ausgewählten Spalte im Datenlesebetrieb aktiviert. Im Datenschreibbetrieb wird auf der Grundlage der Spaltenadresse CA die Spaltenauswahlleitung der ausgewählten Spalte auf H-Pegel aktiviert, da es nicht erforderlich ist, auf die Dummyspeicherzelle DMC zuzugreifen.
  • Wenn ein Fehler in den Dummyspeicherzellen DMC# auftritt, wird durch Übernahme des Redundanzfestlegeverfahrens wie oben beschrieben die Ersatzspeicherzelle SMC, die die fehlerhafte Dummyspeicherzelle ersetzen soll, in dem Datenlesevorgang mit dem Datenbus /DB verbunden. Wenn ein Fehler in normalen Speicherzellen MC auftritt, wird die Ersatzspeicherzelle SMC, die die jeweilige fehlerhafte Speicherzelle ersetzen soll, sowohl im Datenschreibbetrieb als auch im Datenlesebetrieb mit dem Datenbus DB verbunden.
  • Dementsprechend ist es in dem Speicherfeldaufbau, bei dem Dummyspeicherzellen DMC#, von denen jede denselben Aufbau hat wie die normale Speicherzelle, so angeordnet sind, dass sie eine Dummyspeicherzellenspalte bilden, möglich, Fehler sowohl in normalen Speicherzellen MC als auch in Dummyspeicherzellen DMC# zu ersetzen/reparieren, in dem die Ersatzspeicherzellen SMC gemeinsam verwendet werden, die effizient als eine redundante Spalte angeordnet sind.
  • Dieselben Wirkungen können mit dem Aufbau erzielt werden, bei dem der in Reihe zu dem Datenbus /DB geschaltete Dummywiderstand wie in 10 dargestellt durch den parallel zu dem Datenbus DB geschalteten Dummywiderstand 220 ersetzt ist, und auch in dem Aufbau, bei dem wie in 11 dargestellt Dummywiderstände 221 und 222 jeweils in Reihe zu den Datenbussen DB und /DB geschaltet sind. Weiterhin kann jede Dummyspeicherzelle DMC# im Voraus so magnetisiert sein, dass sie den elektrischen Widerstandswert Rmax aufweist, wobei die Verbindungen zwischen den Dummywiderständen und den Datenbussen wie in Verbindung mit der zweiten Ausführungsform beschrieben vertauscht werden müssen.
  • In der fünften Ausführungsform wird ein Reparaturverfahren für fehlerhafte Spalten auf der Grundlage eines Versatzspaltenredundanzaufbaus beschrieben.
  • Mit Bezug auf 14 wird angenommen, dass in dem Aufbau nach der fünften Ausführungsform Daten mit m Bits (m: natürliche Zahl) parallel gelesen oder geschrieben werden. Schreibdaten DIN(1) bis DIN(m) und DOUT(1) bis DOUT(m), die parallel ein- bzw. ausgegeben werden sollen, werden über Dateneingabe/ausgabeanschlüsse DP(1) bis DP(m), die auch kollektiv als "Datenanschluss 4" bezeichnet werden, von außerhalb der MRAM-Vorrichtung empfangen bzw. nach außerhalb übertragen.
  • Auch wenn nicht der gesamte Aufbau gezeigt ist, ist das Speicherfeld 10 in eine Mehrzahl von Blöcken aufgeteilt, von denen jeder Lesen oder Schreiben von m Datenbits durchführt. Jeder Block enthält (m+1) Speicherzellenspalten, und Bitleitungspaare BLP1 bis BLP(m+1) sind entsprechend den (m+1) Speicherzellenspalten bereitgestellt. Jedes der Bitleitungspaare BLP1 bis BLP(m+1) wird aus komplementären Bitleitungen BL und /BL gebildet.
  • In jeder Speicherzellenspalte sind die normalen Speicherzellen MC und die Dummyspeicherzellen DMC in abwechselnden Reihen jeweils wie bei dem in 2 dargestellten Aufbau mit einer der komplementären Bitleitungen BL und /BL verbunden. Auch wenn das nicht dargestellt ist, sind weiter entsprechend jeder Speicherzellenspalte an den einen Enden der Bitleitungen BL und /BL wie in 2 dargestellt ein Transistorschalter 62 und ein Steuergatter 66 angeordnet. Somit werden im Datenlesebetrieb in jeder Speicherzellenspalte eines ausgewählten Blocks von den Bitleitungen BL und /BL die eine mit der ausgewählten Speicherzelle verbunden und die andere mit der Dummyspeicherzelle DMC, und die betreffenden Enden der Bitleitungen BL und /BL werden im Datenschreibbetrieb durch den (nicht dargestellten) Transistorschalter miteinander verbunden.
  • In 14 ist stellvertretend nur ein ausgewählter Block dargestellt. In jedem Block werden das Datenlesen und das Datenschreiben wie unten erläutert ausgeführt, wenn er ausgewählt ist. Um die sogenannte "Verschieberedundanz" in einer Einheit von einer Speicherzellenspalte zu verwirklichen, sind Datenknoten Nd(1) bis Nd(m+1), Leseverstärker RAP(1) bis RAP(m+1) und Schreibtreiber WRD(1) bis WRD(m+1) in den jeweiligen Blöcken für die (m+1) Speicherzellenspalten gemeinsam bereitgestellt. Im folgenden werden die Datenknoten Nd(1) bis Nd(m+1), die Leseverstärker RAP(1) bis RAP(m+1) und die Schreibtreiber WRD(1) bis WRD(m+1) jeweils auch kollektiv als "Datenknoten Nd", "Leseverstärker RAP" bzw. "Schreibtreiber WRD" bezeichnet.
  • Jeder Leseverstärker RAP führt der entsprechenden Bitleitung BL und /BL in einem ausgewählten Block einen Lesestrom zu, erzeugt einen Lesedatenwert entsprechend dem Spannungsunterschied zwischen den jeweilige Bitleitungen BL und /BL und stellt ihn an dem entsprechenden Datenknoten Nd bereit. Wenn über einen Verschiebeschalter SSW(1) bis SSW(m) Schreibdaten an einen entsprechenden Datenknoten Nd übertragen werden, treibt der entsprechende Schreibtreiber WRD entsprechend dem Schreibdatenwert von den entsprechenden Bitleitungen BL und /BL die eine auf H-Pegel (Versorgungsspannung Vcc2) und die andere auf L-Pegel (Massespannung Vss). Demzufolge werden den entsprechenden Bitleitungen BL und /BL Datenschreibströme in dem übertragenen Speicherdatenwert entsprechenden Richtungen zugeführt. Wenn an den entsprechenden Datenknoten Nd dagegen kein Schreibdatenwert übertragen wird, treibt der Schreibtreiber WRD beide entsprechenden Bitleitungen BL und /BL auf L-Pegel (Massespannung Vss). Somit werden den betreffenden Bitleitungen BL und /BL keine Datenschreibströme zugeführt.
  • Die Schaltungsgruppe zur Verwendung bei der Verschieberedundanz kann von einer Mehrzahl von Blöcken gemeinsam genutzt werden, indem z. B. (nicht dargestellte) Auswahlschalter, die entsprechend einem Ergebnis einer Blockauswahl ein- bzw. ausschalten, zwischen den (m+1) Bitleitungspaaren in den jeweiligen Blöcken und den Leseverstärkern RAP(1) bis RAP(m+1) und den Schreibtreibern WRD(1) bis WRD(m+1) angeordnet werden.
  • Verschiebeschalter SSW(1) bis SSW(m), die den Dateneingabe/ausgabeanschlüssen DP(1) bis DP(m) entsprechen, sind aufeinanderfolgend zwischen zwei benachbarte Datenknoten ND(1) bis ND(m+1) geschaltet. Jede der Verschiebeschalter SSW(1) bis SSW(m) verbindet einen der entsprechenden zwei Datenknoten mit einem entsprechenden Dateneingabe/ausgabeanschluss DP(1) bis DP(m).
  • Die Verbindungsrichtungen der Verschiebeschalter SSW1 bis SSWm werden auf der Grundlage eines Redundanzfestlegeergebnisses der Redundanzsteuerschaltung 10 jeweils durch Verschiebesteuersignale SF(1) bis SF(m) gesteuert. In dem Aufbau nach der fünften Ausführungsform werden die Speicherzellenspalten, die in den jeweiligen Blöcken in einer Anzahl von Datenbits +1 angeordnet sind, d. h. die (m+1) Speicherzellenspalten verwendet, um eine Redundanzreparatur in einer Einheit einer Speicherzellenspalte mit Hilfe der Verschieberedundanz durchzuführen, wobei m Speicherzellenspalten ausgewählt werden und eine fehlerhafte Spalte übersprungen wird.
  • Der erste Verschiebeschalter SSW(1) z. B. verbindet entsprechend einem Verschiebesteuersignal SF(1) selektiv einen der Datenknoten Nd1 und Nd2 mit dem Dateneingabe/ausgabeanschluss DP1. Der m-te (letzte) Verschiebeschalter SSW(m) verbindet entsprechend dem Verschiebesteuersignal SF(m) einen der Datenknoten Nd(n) und Nd(m+1) mit dem Dateneingabe/ausgabeanschluss DB(m). Im folgenden werden die Verschiebeschalter SSW(1) bis SSW(m) auch kollektiv als Verschiebeschalter SSW bezeichnet.
  • Die Verbindungsrichtung jedes Verschiebeschalters SSW ändert sich je nach dem, welcher Datenknoten Nd der Speicherzellenspalte entspricht, die einen Fehler enthält. Wenn in dem in 14 dargestellten Aufbau z. B. die j-te (j: natürliche Zahl zwischen 2 und (m+1)) Speicherzellenspalte eine fehlerhafte Speicherzelle enthält, werden die Verbindungsrichtungen der Verschiebeschalter SSW(1) bis SSW(j-1) auf eine Normalseite (in 14 nach oben) eingestellt, während die Verbindungsrichtungen der Verschiebeschalter SSW (j) bis SSW(m) auf eine Verschiebeseite (in 14 nach unten) eingestellt werden. Wenn die erste Speicherzellenspalte eine fehlerhafte Speicherzelle enthält, werden die Verbindungsrichtungen aller Verschiebeschalter SSW(1) bis SSW(m) auf die Verschiebeseite (in 14 nach unten) eingestellt.
  • Wenn dagegen in keiner Speicherzellenspalte eine fehlerhafte Speicherzelle existiert und die Verschieberedundanz daher nicht erforderlich ist, werden die Verbindungsrichtungen aller Verschiebeschalter SSW(1) bis SSW(m) auf die Normalseite (in 14 nach oben) eingestellt.
  • 15 ist ein Schaltbild einer Anordnung der Redundanzsteuerschaltung nach der fünften Ausführungsform.
  • Mit Bezug auf 15 speichert die Programmschaltung 100 in dem Aufbau nach der fünften Ausführungsform in nichtflüchtiger Weise die Fehleradresse FAD, die den Block anzeigt, der eine defekte Spalte enthält, und Einstellungen der Schiebesteuersignale SF(1) bis SF(m) zum Reparieren der fehlerhaften Spalte durch Verschieberedundanz, wenn der betreffende Block ausgewählt ist. Die Verschiebesteuersignale SF(1) bis SF(m) werden entsprechend der Position der fehlerhaften Spalte wie oben beschrieben eingestellt.
  • Die Redundanzsteuerschaltung 105b enthält eine Adressvergleichschaltung 120, die einen Vergleich zwischen der von der Programmschaltung 100 gelieferten Fehleradresse FAD und einem über den Adressanschluss 2 eingegebenen Adresssignal ADD (Information der Blockauswahl) durchführt, und einen Wähler 125. Die Adressvergleichschaltung 120 aktiviert das Ersetzungsfreigabesignal SE auf H-Pegel, wenn die Fehleradresse FAD mit dem Adresssignal ADD übereinstimmt, d. h. wenn der ausgewählte Speicherblock die fehlerhafte Spalte enthält. Ansonsten deaktiviert sie das Ersetzungsfreigabesignal SE auf L-Pegel.
  • Wenn das Ersetzungsfreigabesignal SE auf H-Pegel aktiviert ist, stellt der Wähler 125 die Verschiebesteuersignale SF(1) bis SF(m) auf der Grundlage der in der Programmschaltung 100 programmierten Werte ein. Wenn das Ersetzungsfreigabesignal SE dagegen auf L-Pegel deaktiviert ist, d. h. wenn der ausgewählte Speicherblock keine fehlerhafte Spalte beinhaltet, werden die Verschiebesteuersignale SF(1) bis SF(m) so eingestellt, dass jeder Verschiebeschalter SSW mit der Normalseite verbunden ist.
  • Mit dem oben beschriebenen Aufbau wird in jedem Speicherblock Ersetzen/Reparieren von Fehlern sowohl von normalen Speicherzellen MC als auch von Dummyspeicherzellen DMC in einer Einheit von einer Speicherzellenspalte ermöglicht durch Verschieberedundanz, die die mit einer extra Spalte versehenen Speicherzellenspalten verwendet. Auch wenn in 14 der Redundanzaufbau gezeigt ist, mit dem die Verschieberedundanz auf einen Speicherzellenaufbau angewendet wird, wie er in 2 dargestellt ist, kann die Verschieberedundanz auch auf den Speicherzellenaufbau angewendet werden, wie er in 5 bis 7 dargestellt ist.
  • In einer sechsten Ausführungsform der vorliegenden Erfindung wird ein Testaufbau beschrieben zum Erfassen von Fehlern in Dummyspeicherzellen DMC (DMC#), die in der ersten bis fünften Ausführungsform als zu ersetzende Objekte beschrieben worden sind.
  • 16 ist ein Schaltbild einer Testschaltung für Dummyspeicherzellen nach der sechsten Ausführungsform.
  • Wie in 16 dargestellt hat das Speicherfeld 10 denselben Aufbau wie in 2. Dementsprechend werden bei einem normalen Datenlesevorgang die Lesewortleitung RWL einer ausgewählten Zeile, die Dummylesewortleitung DRWL0 bzw. DRWL1 und die Spaltenauswahlleitung CSL einer ausgewählten Spalte entsprechend den Ergebnissen der Zeilen- und Spaltenauswahl aktiviert. Somit werden die ausgewählte Speicherzelle (normale Speicherzelle) MC und die Dummyspeicherzelle DMC jeweils mit dem Datenbus DB bzw. /DB verbunden.
  • In dem Aufbau nach der sechsten Ausführungsform sind Dummyreferenzspannungserzeugeschaltungen 250a und 250b jeweils entsprechend den Datenbussen DB und /DB bereitgestellt, um Fehler in den Dummyspeicherzellen DMC zu erfassen.
  • Die Dummyreferenzspannungserzeugeschaltung 250a enthält einen Testschalter 260a und einen Testwiderstand 265a, die in Serie zwischen den Datenbus DB und die Massespannung Vss geschaltet sind. Der Testschalter 260a ist aus einem MOS-Transistor gebildet, der an seinem Gate ein Testsignal TSTa empfängt. Die Dummyreferenzspannungserzeugeschaltung 250a ist so entworfen, dass eine Summe der elektrischen Widerstandswerte des Testschalters 260a und des Testwiderstands 265a bei der Aktivierung des Testsignals TSTa einen Wert erreicht, der für den Fehlererfassungstest der Dummyspeicherzellen geeignet ist.
  • Die Dummyreferenzspannungserzeugeschaltung 250b, die genauso entworfen ist wie die Dummyreferenzspannungspotentialerzeugeschaltung 250a, enthält einen Testschalter 260b und einen Testwiderstandswert 265b, die in Reihe zueinander zwischen den Datenbus /DB und die Massespannung Vss geschaltet sind.
  • In einem Betrieb, in dem das Erfassen von Fehlern in den Speicherzellen DMC durchgeführt wird, sind die Lesewortleitungen RWL und die Schreibwortleitungen WWL alle deaktiviert, und eine der Dummylesewortleitungen DRWL0 und DRWL1 ist aktiviert. Demzufolge wird einer der Datenbusse DB und /DB über die Dummyspeicherzelle DMC zu der Massespannung Vss heruntergezogen. weiterhin ist eines der Testsignale TSTa und TSTb aktiviert, so dass der andere der Datenbusse DB bzw. /DB über den Testwiderstand 265a bzw. 265b zu der Massespannung heruntergezogen wird.
  • Mit dem oben beschriebenen Aufbau, z. B. mit einem solchen Entwurf, dass die elektrischen Widerstandswerte der Dummyreferenzspannungserzeugeschaltungen 250a und 250b bei Aktivierung der Testsignale TSTa und TSTb einen vorbestimmten elektrischen Widerstandswert der normalen Speicherzelle annehmen, d. h. Rmax bzw. Rmin, ist es möglich, zu bewirken, dass in einem der Datenbusse DB und /DB eine Spannung auftritt, die dem elektrischen Widerstandswert der zu testenden Dummyspeicherzelle entspricht, und in dem anderen eine durch die Dummyreferenzspannungserzeugeschaltungen 250a bzw. 250b bewirkte Testreferenzspannung. Die Testreferenzspannung ist also so entworfen, dass sie einen anderen Wert hat als die Spannung, die an den Datenbussen DB und /DB bedingt durch die Dummyspeicherzellen DMC auftreten sollte, die einen elektrischen Widerstandswert aufweisen wie er ursprünglich entworfen ist.
  • Dementsprechend können Fehler in der Dummyspeicherzelle DMC erfasst werden auf der Grundlage des von der Datenleseschaltung 51R durch Vergleich der Spannungen an den Datenbussen DB und /DB erzeugten Lesedatenwerts DOUT. Insbesondere kann ein Fehler in der Dummyspeicherzelle DMC erfasst werden, in dem festgestellt wird, ob der betreffende Lesedatenwert DOUT eine Polarität aufweist, die der Größenbeziehung zwischen den elektrischen Widerstandswerten der Dummyreferenzspannungserzeugeschaltung 250a und 250b und einem vorbestimmten Widerstandspegel (Rmin+ΔR/2) der Dummyspeicherzelle DMC entspricht.
  • Der Testaufbau für Speicherzellen nach der sechsten Ausführungsform kann unbegrenzt auf einen beliebigen Aufbau des Speicherfelds 10 angewendet werden. Dieselbe Effekte wie oben beschrieben können durch Bereitstellen der in 16 dargestellten Dummyreferenzspannungserzeugeschaltung 250a und 250b als Vergleichsziel für die jeweilige Datenleitung erzielt werden, solange eine Datenleitung vorhanden ist, die in einem Testbetrieb mit den Dummyspeicherzellen DMC verbunden werden kann.

Claims (13)

  1. Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind und von denen jede einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert aufweist, einer Mehrzahl von Dummyspeicherzellen (DMC), von denen jede einen vorbestimmten elektrischen Widerstandswert aufweist und die so angeordnet sind, dass sie eines von Zeilen und Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen und dementsprechend das andere von Zeilen und Spalten bilden, einer Datenleseschaltung (51R), die Datenlesen durchführt auf der Grundlage eines Unterschieds zwischen den elektrischen Widerstandswerten einer aus der Mehrzahl von Speicherzellen ausgewählten Speicherzelle und einer Dummyspeicherzelle aus der Mehrzahl von Dummyspeicherzellen, und einer Redundanzeinheit (11C, 11R) zum Ersetzen einer fehlerhaften Speicherzelle aus der Mehrzahl von Speicherzellen und der Mehrzahl von Dummyspeicherzellen in einer Einheit des einen von Zeile und Spalte; wobei die Redundanzeinheit eine Mehrzahl von ersten Ersatzspeicherzellen (SMC) und eine oder mehrere zweite Ersatzspeicherzellen (SDMC) enthält, die so angeordnet sind, dass sie das eine von Zeilen und Spalten bilden, die Mehrzahl von ersten Ersatzspeicherzellen so angeordnet sind, dass sie das andere von Zeilen und Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen, zum Ersetzen der fehlerhaften Speicherzelle aus der Mehrzahl von Speicherzellen und die zweiten Ersatzspeicherzellen so angeordnet sind, dass sie das andere von Zeilen und Spalten mit der Mehrzahl von Dummyspeicherzellen gemeinsam nutzen, zum Ersetzen der fehlerhaften Speicherzelle aus der Mehrzahl von Dummyspeicherzellen.
  2. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der die Mehrzahl von Dummyspeicherzellen (DMC) so angeordnet sind, dass sie zumindest eine Zeile bilden, und die Mehrzahl von Dummyspeicherzellen auf der Grundlage eines Ergebnisses einer Spaltenauswahl selektiv mit der Datenleseschaltung (51R) verbunden werden.
  3. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1 oder 2, bei der die Mehrzahl von Dummyspeicherzellen (DMC) so angeordnet sind, dass sie zumindest eine Zeile bilden, und die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet: eine Mehrzahl von ersten Signalleitungen (RWL), die entsprechend den Zeilen der Mehrzahl von Speicherzellen (MC) bereitgestellt sind und zum Auswählen dieser Zeilen verwendet werden, und eine oder mehrere zweite Signalleitungen (DRWL0, DRWL1), die entsprechend der zumindest einen Dummyzellenzeile bereitgestellt sind und zum Auswählen dieser zumindest einen Dummyzellenzeile verwendet werden; wobei die Zeilenauswahl für die Mehrzahl von ersten Ersatzspeicherzellen (SMC) über die Mehrzahl von ersten Signalleitungen durchgeführt wird und die Zeilenauswahl für die zumindest eine Ersatzdummyspeicherzelle (SDMC) über die zumindest eine zweite Signalleitung durchgeführt wird.
  4. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der die Mehrzahl von Dummyspeicherzellen (DMC) so angeordnet sind, dass sie eine Spalte bilden, und die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet: eine Mehrzahl von Bitleitungen (BL), die entsprechend den Spalten der Mehrzahl von Speicherzellen (MC) bereitgestellt sind, und eine Dummybitleitung (DBL), die entsprechend der Spalte der Mehrzahl von Dummyspeicherzellen bereitgestellt ist; wobei in jeder Spalte der Mehrzahl von Speicherzellen die entsprechenden Speicherzellen und die entsprechende erste Ersatzspeicherzelle (SMC) mit der entsprechenden Bitleitung aus der Mehrzahl von Bitleitungen verbunden sind und in der Spalte der Mehrzahl von Dummyspeicherzellen die Mehrzahl von Dummyspeicherzellen und die zweite Ersatzspeicherzelle (SDMC) mit der Dummybitleitung verbunden sind.
  5. Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind und von denen jede einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert aufweist, einer Mehrzahl von Dummyspeicherzellen (DMC#), von denen jede dieselbe elektrische Widerstandseigenschaft aufweist wie die Speicherzelle und in die im Voraus ein Datenwert mit einem vorbestimmten Pegel eingeschrieben ist, wobei die Dummyspeicherzellen so angeordnet sind, dass sie das eine von Zeilen und Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen und dementsprechend das andere von Zeilen und Spalten bilden, einem Widerstandseinstellabschnitt (200, 201, 202) zum elektrischen Verbinden eines vorbestimmten elektrischen Widerstandswerts zumindest mit der Speicherzelle oder der Dummyspeicherzelle, einer Datenleseschaltung (51R), die Datenlesen durchführt auf der Grundlage eines Unterschieds zwischen einem zusammengesetzten Widerstandswert der aus der Mehrzahl von Speicherzellen ausgewählten Speicherzelle und des Widerstandseinstellabschnitts und einem zusammengesetzten Widerstandswert der Dum myspeicherzelle aus der Mehrzahl von Dummyspeicherzellen und des Widerstandseinstellabschnitts, und einer Redundanzeinheit (11C, 11R) zum Ersetzen einer fehlerhaften Speicherzelle aus der Mehrzahl von Speicherzellen und der Mehrzahl von Dummyspeicherzellen in einer Einheit des anderen von Zeile und Spalte; wobei die Redundanzeinheit eine Mehrzahl von Ersatzspeicherzellen (SMC) enthält, die in dem anderen von Zeilen und Spalten angeordnet sind und das eine von Zeilen und Spalten mit der Mehrzahl von Speicherzellen und der Mehrzahl von Dummyspeicherzellen gemeinsam nutzen, und jede Ersatzspeicherzelle dieselbe elektrische Widerstandseigenschaft aufweist wie die Speicherzelle.
  6. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 5, bei der jede Speicherzelle (MC) entsprechend dem Datenwert entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmax, Rmin) aufweist, jede Dummyspeicherzelle (DMC#) den ersten elektrischen Widerstandswert aufweist und der zusammengesetzte Widerstandswert des Widerstandseinstellabschnitts (200, 201, 202) und jeder der Dummyspeicherzellen einen Zwischenwert aufweist zwischen den zwei dem Datenwert entsprechenden zusammengesetzten Widerstandswerten des Widerstandseinstellabschnitts und jeder der Speicherzellen.
  7. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 6, bei der der erste elektrische Widerstandswert (Rmin) kleiner ist als der zweite elektrische Widerstandswert (Rmax).
  8. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 5 bis 7, bei der die Mehrzahl von Dummyspeicherzellen (DMC#) und die Mehrzahl von Ersatzspeicherzellen (SMC) so angeordnet sind, dass sie jeweils Zeilen bilden, die magnetische Dünnfilmspeichervorrichtung weiter eine Redundanzsteuerschaltung (105a) beinhaltet zum Steuern des Zugriffs auf die Mehrzahl von Speicherzellen (MC), die Mehrzahl von Dummyspeicherzellen und die Mehrzahl von Ersatzspeicherzellen entsprechend einem Ergebnis eines Vergleichs zwischen einer Fehleradresse (FAD(n), FAD(d)), die die fehlerhafte Speicherzelle anzeigt, und einer Adresseingabe (RA), die ein Zugriffsziel anzeigt, und die Redundanzsteuerschaltung im Datenlesebetrieb in dem Fall, in dem die fehlerhafte Speicherzelle in der Mehrzahl von Dummyspeicherzellen enthalten ist, bei Übereinstimmen der Fehleradresse und der Adresseingabe den Zugriff auf die Zeile der Mehrzahl von Ersatzspeicherzellen bezeichnet anstatt auf die Zeile der Mehrzahl von Dummyspeicherzellen.
  9. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 5 bis 7, bei der die Mehrzahl von Dummyspeicherzellen (DMC#) und die Mehrzahl von Ersatzspeicherzellen (SMC) so angeordnet sind, dass sie jeweils Spalten bilden, und die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet: eine erste und eine zweite Datenleitung (DB, /DB), die bei einem Datenlesevorgang elektrisch mit der Datenleseschaltung (51R) verbunden werden; eine Mehrzahl von ersten Auswahlgattern (CSG1–CSGm), die entsprechend den Spalten der Mehrzahl von Speicherzellen (MC) bereitgestellt sind, zum Verbinden der aus der Mehrzahl von Speicherzellen ausgewählten Speicherzelle mit der ersten Datenleitung, ein zweites Auswahlgatter (CSGd), das entsprechend der Spalten der Mehrzahl von Dummyspeicherzellen bereitgestellt ist, zum Verbinden einer Dummyspeicherzelle aus der Mehrzahl von Dummyspeicherzellen mit der zweiten Datenleitung, ein erstes Ersatzauswahlgatter (SCSG), das zum Verbinden einer Ersatzspeicherzelle aus der Mehrzahl von Ersatzspeicherzellen mit der ersten Datenleitung bereitgestellt ist, und ein zweites Ersatzauswahlgatter (SDCG), das zum Verbinden einer Ersatzspeicherzelle aus der Mehrzahl von Ersatzspeicherzellen mit der zweiten Datenleitung bereitgestellt ist; wobei das erste und das zweite Ersatzauswahlgatter komplementär ein- und ausgeschaltet werden, wenn beim Datenlesen eine Fehleradresse (FAD(n), FAD(d)), die die fehlerhafte Speicherzelle anzeigt, mit einer Adresseingabe (CA) übereinstimmt, die ein Zugriffsziel anzeigt, wonach entweder die Mehrzahl von Speicherzellen oder die Mehrzahl von Dummyspeicherzellen die fehlerhafte Speicherzelle enthält.
  10. Magnetische Dünnfilmspeichervorrichtung, die parallele Eingabe/Ausgabe von Daten mit m Bit (m: ganze Zahl größer gleich 2) ermöglicht, mit einer Mehrzahl von Blöcken, von denen jeder eine Mehrzahl von Speicherzellen (MC) enthält, die in Zeilen und Spalten angeordnet sind, und eine Mehrzahl von Dummyspeicherzellen (DMC) enthält, die so angeordnet sind, dass sie Dummyspeicherzellenzeilen bilden und die Spalten mit der Mehrzahl von Speicherzellen gemeinsam nutzen; wobei jede Speicherzelle einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert aufweist, jede Dummyspeicherzelle einen vorbestimmten elektrischen Widerstandswert aufweist und jeder Block weiter beinhaltet: (m+1) Speicherzellenspalten, die aus der Mehrzahl von Speicherzellen und der Mehrzahl von Dummyspeicherzellen ausgebildet sind, und (m+1) Datenleitungspaare (BPL1–BLP(m+1)), von denen jedes aus komplementären ersten und zweiten Datenleitungen (BL, /BL) ausgebildet ist und die jeweils entsprechend den (m+1) Speicherzellenspalten bereitgestellt sind; wobei beim Datenlesen aus einem entsprechenden Block aus der Mehrzahl von Blöcken von der ersten und zweiten Datenleitung jeweils die eine mit der Speicherzelle und die andere mit der Dummyspeicherzelle verbunden wird, die zu der entsprechende Spalte aus den (m+1) Speicherzellenspalten gehört, und die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet: m Datenanschlüsse (DP(1)–DP(m)) zum Senden/Empfangen der Daten nach bzw. von außerhalb und eine Verschieberedundanzschaltung zum Lesen bzw. Schreiben der über die m Datenanschlüsse gesendeten bzw. empfangenen Daten unter Verwendung von m Datenleitungspaaren unter Ausschluss des Datenleitungspaars, das mit der fehlerhaften Zelle in dem ausgewählten Block verbunden ist, wenn zumindest eine Speicherzelle oder Dummyspeicherzelle in einem ausgewählten Block einen Fehler hat.
  11. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 10, bei der die Verschieberedundanzschaltung beinhaltet: (m+1) Datenknoten (Nd(1)–Nd(m+1)), die für die Mehrzahl von Blöcken entsprechend den (m+1) Datenleitungspaaren (BLP(1)–BLP(m+1)) jedes Blocks gemeinsam bereitgestellt sind, eine Datenlese/schreibschaltung (RAP(1)–RAP(m+1), WRD(1)–WRD(m+1)), die entsprechend den (m+1) Datenknoten angeordnet ist und jeweils Datenlesen bzw. Datenschreiben zwischen einem entsprechenden der (m+1) Datenknoten und der Speicherzelle (MC) durchführt, die mit dem entsprechenden der (m+1) Datenleitungspaare verbunden ist, m Verschiebeschalter (SSW(1)–SSW(m+1)), die entsprechend den m Datenanschlüssen (DP(1)–DP(m)) bereitgestellt und jeweils zwischen zwei zueinander benachbarten der (m+1) Datenknoten angeordnet sind, und eine Redundanzsteuerschaltung (105b), die eine Fehleradresse, die einen Block anzeigt, der einen Fehler enthält, und eine Adresseingabe zur Auswahl aus der Mehrzahl von Blöcken miteinander vergleicht; wobei die Verbindung der m Verschiebeschalter auf der Grundlage eines Vergleichs in der Redundanzsteuerschaltung so gesteuert wird, dass m Datenleitungspaare unter Ausschluss des Datenleitungspaars, dass mit der Speicherzelle oder mit der Dummyspeicherzelle verbunden ist, die einen Fehler enthält, jeweils aufeinanderfolgend mit den m Datenanschlüssen (DP(1)–DP(m)) verbunden werden.
  12. Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von Speicherzellen (MC), von denen jede einen elektrischen Widerstandswert entsprechend einem magnetisch geschriebenen Datenwert aufweist, einer Mehrzahl von Dummyspeicherzellen (DMC), von denen jede einen vorbestimmten elektrischen Widerstandswert aufweist, eine erste und eine zweite Datenleitung (DB, /DB), denen ein vorbestimmter Datenlesestrom zugeführt wird und von denen bei einem normalen Datenlesevorgang jeweils die eine mit einer aus der Mehrzahl von Speicherzellen und die andere mit einer aus der Mehrzahl von Dummyspeicherzellen verbunden wird, einer Datenleseschaltung (51R), die Datenlesen durchführt auf der Grundlage eines Spannungsunterschieds zwischen der ersten und der zweiten Datenleitung, einer Dummyreferenzspannungserzeugeschaltung (250a, 250b), die dann, wenn entweder die erste oder die zweite Datenleitung in einem Testbetrieb mit einer aus der Mehrzahl von Dummyspeicherzellen verbunden ist, anstelle einer aus der Mehrzahl von Speicherzellen mit der jeweils anderen ersten oder zweiten Datenleitung verbunden wird; wobei die Dummyreferenzspannungserzeugeschaltung an die jeweils andere erste oder zweite Datenleitung eine Spannung anlegt, die von der Spannung an der ersten oder zweiten Datenlei tung verschieden ist, mit der der vorbestimmte Widerstandswert verbunden ist.
  13. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 12, bei der jede Speicherzelle (MC) entsprechend dem Datenwert entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmax, Rmin) aufweist und die Dummyreferenzspannungserzeugeschaltung (250a, 250b) beinhaltet: ein Widerstandselement (265a, 265b) und ein Schaltelement (260a, 260b), das in dem Testbetrieb eingeschaltet wird, um den Datenlesestrom durch das Widerstandselement zu leiten; wobei der zusammengesetzte Widerstandswert des Widerstandselements und des Schaltelements in eingeschaltetem Zustand des Schaltelements entweder dem ersten oder dem zweiten elektrischen Widerstandswert entspricht.
DE10305826A 2002-06-04 2003-02-12 Magnetische Dünnfilmspeichervorrichtung mit Redundanzaufbau Withdrawn DE10305826A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002/163135 2002-06-04
JP2002163135A JP2004013961A (ja) 2002-06-04 2002-06-04 薄膜磁性体記憶装置

Publications (1)

Publication Number Publication Date
DE10305826A1 true DE10305826A1 (de) 2004-01-08

Family

ID=29561695

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10305826A Withdrawn DE10305826A1 (de) 2002-06-04 2003-02-12 Magnetische Dünnfilmspeichervorrichtung mit Redundanzaufbau

Country Status (6)

Country Link
US (4) US6876576B2 (de)
JP (1) JP2004013961A (de)
KR (1) KR100560136B1 (de)
CN (1) CN100338681C (de)
DE (1) DE10305826A1 (de)
TW (1) TW575878B (de)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4159095B2 (ja) * 2003-12-03 2008-10-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 磁気記憶装置
US7086020B2 (en) * 2003-12-11 2006-08-01 International Business Machines Corporation Circuits and methods for matching device characteristics for analog and mixed-signal designs
US7085183B2 (en) * 2004-07-13 2006-08-01 Headway Technologies, Inc. Adaptive algorithm for MRAM manufacturing
US7380161B2 (en) * 2005-02-11 2008-05-27 International Business Machines Corporation Switching a defective signal line with a spare signal line without shutting down the computer system
JP4731219B2 (ja) * 2005-06-29 2011-07-20 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
FR2888660B1 (fr) * 2005-07-13 2007-10-05 St Microelectronics Sa Systeme redondance colonne pour une memoire en circuit integre
KR100824798B1 (ko) * 2005-11-08 2008-04-24 삼성전자주식회사 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
TWI316712B (en) * 2006-06-27 2009-11-01 Silicon Motion Inc Non-volatile memory, repair circuit, and repair method thereof
US7907466B2 (en) * 2007-03-09 2011-03-15 Hynix Semiconductor Inc. Semiconductor memory apparatus
WO2009116117A1 (ja) * 2008-03-19 2009-09-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
AU2009202180B2 (en) * 2008-06-05 2014-10-23 Bissell Inc. Cyclonic vacuum cleaner with improved collection chamber
WO2009156873A1 (en) * 2008-06-23 2009-12-30 Sandisk Il Ltd. Ad hoc flash memory reference cells
IT1392913B1 (it) * 2008-12-30 2012-04-02 St Microelectronics Srl Metodo per implementare variazioni di funzionalita' di un layout di progetto di un dispositivo integrato, in particolare un sistema su singolo chip o system-on-chip mediante celle di riempimento programmabili tramite maschera
US7830710B2 (en) * 2009-01-30 2010-11-09 Panasonic Corporation Semiconductor memory device
KR200451938Y1 (ko) * 2009-06-29 2011-01-25 주식회사 에이프로테크놀로지 적외선 카메라
US8107285B2 (en) * 2010-01-08 2012-01-31 International Business Machines Corporation Read direction for spin-torque based memory device
JP2012018718A (ja) * 2010-07-07 2012-01-26 Toshiba Corp 半導体記憶装置
US8638596B2 (en) * 2011-07-25 2014-01-28 Qualcomm Incorporated Non-volatile memory saving cell information in a non-volatile memory array
US9111624B2 (en) * 2013-03-22 2015-08-18 Katsuyuki Fujita Semiconductor memory device
CN105336376A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法
KR102217244B1 (ko) 2014-10-28 2021-02-18 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
JP2016178229A (ja) * 2015-03-20 2016-10-06 株式会社東芝 再構成可能な回路
US10649690B2 (en) * 2015-12-26 2020-05-12 Intel Corporation Fast memory initialization
CN106205732B (zh) * 2016-07-12 2019-08-06 北京兆易创新科技股份有限公司 一种Multi-plane结构非易失性存储器的列修复方法和装置
CN107767918A (zh) * 2016-08-16 2018-03-06 上海磁宇信息科技有限公司 一种mram芯片及其测试方法
JP2019054200A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 抵抗変化型メモリ
CN110797071B (zh) * 2019-10-31 2021-10-22 西安紫光国芯半导体有限公司 一种多子块nand闪存缺陷的修复方法
US11164610B1 (en) 2020-06-05 2021-11-02 Qualcomm Incorporated Memory device with built-in flexible double redundancy
US11177010B1 (en) * 2020-07-13 2021-11-16 Qualcomm Incorporated Bitcell for data redundancy

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5031151A (en) * 1988-04-01 1991-07-09 International Business Machines Corporation Wordline drive inhibit circuit implementing worldline redundancy without an access time penalty
JP2863937B2 (ja) 1989-12-29 1999-03-03 株式会社トプコン 視野測定装置
JPH03237610A (ja) 1990-02-13 1991-10-23 Matsushita Electric Ind Co Ltd 磁気記録媒体
US5687330A (en) * 1993-06-18 1997-11-11 Digital Equipment Corporation Semiconductor process, power supply and temperature compensated system bus integrated interface architecture with precision receiver
JPH07153287A (ja) 1993-12-02 1995-06-16 Toshiba Corp 不揮発性半導体記憶装置
JP2914171B2 (ja) * 1994-04-25 1999-06-28 松下電器産業株式会社 半導体メモリ装置およびその駆動方法
JP3774500B2 (ja) 1995-05-12 2006-05-17 株式会社ルネサステクノロジ 半導体記憶装置
US5638318A (en) * 1995-09-11 1997-06-10 Micron Technology, Inc. Ferroelectric memory using ferroelectric reference cells
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US5933376A (en) * 1997-02-28 1999-08-03 Lucent Technologies Inc. Semiconductor memory device with electrically programmable redundancy
US6188618B1 (en) 1998-04-23 2001-02-13 Kabushiki Kaisha Toshiba Semiconductor device with flexible redundancy system
US6865099B2 (en) * 1999-01-14 2005-03-08 Silicon Storage Technology, Inc. Wide dynamic range and high speed voltage mode sensing for a multilevel digital non-volatile memory
JP2000235800A (ja) * 1999-02-12 2000-08-29 Mitsubishi Electric Corp 半導体記憶装置
JP2000285694A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置
JP2001036033A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体記憶装置
JP3415502B2 (ja) * 1999-07-30 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
DE19956069A1 (de) * 1999-11-22 2001-05-31 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen und Referenzzellen
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP2001264456A (ja) 2000-03-22 2001-09-26 Nippon Telegr & Teleph Corp <Ntt> 気象情報提供方法及びその装置
JP4250299B2 (ja) 2000-03-29 2009-04-08 川崎マイクロエレクトロニクス株式会社 配置配線方法
DE60037504T2 (de) * 2000-05-31 2008-12-11 Stmicroelectronics S.R.L., Agrate Brianza Referenzzellenmatrixanordnung zum Datenlesen in einer nichtflüchtigen Speicheranordnung
JP2002042495A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 冗長救済回路、方法および半導体装置
US6487110B2 (en) * 2000-09-27 2002-11-26 Canon Kabushiki Kaisha Nonvolatile solid-state memory device using magnetoresistive effect and recording and reproducing method of the same
JP4726290B2 (ja) * 2000-10-17 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
TW584976B (en) * 2000-11-09 2004-04-21 Sanyo Electric Co Magnetic memory device
JP4726292B2 (ja) * 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
JP2002237196A (ja) * 2001-02-13 2002-08-23 Nec Corp メモリとその動作方法
JP4637388B2 (ja) * 2001-03-23 2011-02-23 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4073690B2 (ja) 2001-11-14 2008-04-09 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4229607B2 (ja) 2001-11-27 2009-02-25 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
JP3983048B2 (ja) * 2001-12-18 2007-09-26 シャープ株式会社 半導体記憶装置および情報機器
JP4046513B2 (ja) * 2002-01-30 2008-02-13 株式会社ルネサステクノロジ 半導体集積回路
JP3772774B2 (ja) * 2002-03-22 2006-05-10 セイコーエプソン株式会社 強誘電体記憶装置
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4084089B2 (ja) * 2002-05-30 2008-04-30 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6687150B1 (en) * 2002-09-04 2004-02-03 Infineon Technologies Aktiengesellschaft Reference voltage generation for memory circuits
US6885600B2 (en) * 2002-09-10 2005-04-26 Silicon Storage Technology, Inc. Differential sense amplifier for multilevel non-volatile memory

Also Published As

Publication number Publication date
JP2004013961A (ja) 2004-01-15
US20070008772A1 (en) 2007-01-11
US20050122774A1 (en) 2005-06-09
KR100560136B1 (ko) 2006-03-13
CN100338681C (zh) 2007-09-19
TW575878B (en) 2004-02-11
US7257020B2 (en) 2007-08-14
US20080037318A1 (en) 2008-02-14
US6876576B2 (en) 2005-04-05
US20030223269A1 (en) 2003-12-04
KR20030095203A (ko) 2003-12-18
US7486549B2 (en) 2009-02-03
CN1467740A (zh) 2004-01-14
US7110288B2 (en) 2006-09-19

Similar Documents

Publication Publication Date Title
DE10305826A1 (de) Magnetische Dünnfilmspeichervorrichtung mit Redundanzaufbau
DE4132116C2 (de)
DE3751002T2 (de) Halbleiterspeicher.
DE4236099C2 (de) Redundanzspalten-Schaltkreis für eine Halbleiter-Speichervorrichtung
DE69626792T2 (de) Elektrische löschbare und programmierbare nichtflüchtige Speicheranordnung mit prüfbaren Redundanzschaltungen
DE10255683A1 (de) Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle als Datenlesereferenz
DE10248221A1 (de) Dünnfilm-Magnetspeichervorrichtung zur Programmierung erforderlicher Informationen mit einem speicherzellenähnlichen Element und Informationsprogrammierungsverfahren
DE69411532T2 (de) Verfahren zur Programmierung von Redundanzregistern in einer Zeilenredundanzschaltung für einen Halbleiterspeicherbaustein
DE10235467A1 (de) Dünnfilm-Magnetspeichervorrichtung mit Speicherzellen mit Magnettunnelübergang
CN1121247A (zh) 存储电路的备份方法
DE10251218A1 (de) Dünnfilmmagnetspeichervorrichtung, bei der für ein Datenschreiben ein Magnetfeld angelegt wird
DE69907997T2 (de) Halbleiterspeicherschaltung mit Redundanz
DE10238782A1 (de) Dünnfilm-Magnetspeichervorrichtung mit Redundanzreparaturfunktion
DE10303073A1 (de) Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle
DE10235459A1 (de) Dünnfilm-Magnetspeichervorrichtung mit hochgenauer Datenlesekonstruktion und verringerter Anzahl von Schaltungselementen
DE102005046425A1 (de) Array resistiver Speicherzellen und Verfahren zum Erfassen von Widerstandswerten solcher Zellen
DE10252822A1 (de) Magnetische Dünnfilmspeichervorrichtung zum Verringern einer Ladezeit einer Datenleitung im Datenlesebetrieb
DE10307991A1 (de) Magnetische Dünnfilmspeichervorrichtung zum Durchführen des Lesebetriebs nach einem selbstreferenzierenden Verfahren
DE4132831C2 (de) Halbleiterspeichervorrichtung
DE69129492T2 (de) Halbleiterspeicher
DE19833952A1 (de) Halbleiterspeichervorrichtung mit einem Blockschreibmodus
DE10229802B3 (de) Testschaltung und Verfahren zum Testen einer integrierten Speicherschaltung
DE10237523A1 (de) Dünnfilm-Magnetspeichervorrichtung zum parallelen Schreiben von Mehrbitdaten
DE10307926A1 (de) Magnetische Dünnfilmspeichervorrichtung mit Unterdrückung interner magnetischer Störungen
DE10230922A1 (de) Magnetische Dünnfilm-Speichervorrichtung, die sowohl Hochgeschwindigkeits-Datenlesebetrieb als auch stabilen Betrieb verwirklicht

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal