DE3751002T2

DE3751002T2 - Halbleiterspeicher.

Info

Publication number: DE3751002T2
Application number: DE3751002T
Authority: DE
Inventors: Junichi Nippon Telegraph Inoue; Tsuneo Nippon Telegraph T Mano; Tsuneo Nippon Telegr Matsumura; Junzo Nippon Telegraph Yamada
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1986-10-20
Filing date: 1987-10-19
Publication date: 1995-10-05
Anticipated expiration: 2007-10-20
Also published as: EP0264893B1; DE3751002D1; US5400342A; KR900004312B1; KR880005624A; EP0264893A2; EP0264893A3

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher und insbesondere auf einen Halbleiterspeicher, der einen Testschaltkreis aufweist, wodurch ein gleichzeitiger Test einer Vielzahl von Speicherzellen ermöglicht wird, und weiterhin bezieht sie sich auf ein Verfahren zum Testen des Halbleiterspeichers.
In einem Halbleiterspeicher nach dem Stand der Technik, der keinen Testschaltkreis aufweist, wird der Test durch eine Vergleichsoperation für jede Speicherzelle durchgeführt. Daher wird mit einer Erhöhung der Speicherkapazität des Halbleiterspeichers die Testzeit stark verlängert. Wenn beispielsweise ein Test in 300-ns-Zyklen unter Verwendung von "MSCAN" als eine der einfachsten Testdaten oder "CHECKERBOARD", das zum Detektieren von Wechselwirkungen zwischen benachbarten Speicherzellen geeignet ist, durchgeführt wird, verlangt ein Halbleiterspeicher mit einer Speicherkapazität von 256 kb (Kilobits) nur eine Testzeit von 0,3 sec für jede Testdaten.
Wenn allerdings die Speicherkapazität sich bis auf 16 Mb (Megabits) erhöht, beträgt die Testzeit für die obigen Testdaten jeweils 20 sec. Eine Erhöhung der Testzeit bewirkt eine Erhöhung der Kosten eines Halbleiterspeichers und stört eine Massenproduktion.
Zum Zwecke der Verringerung einer Testzeit wurden drei Arten von Patenten
DE-A-35 30 591, erteilt an Kumanoya et al,
US-A-4,055,754, erteilt an Chesley, and
US-A-4,654,849, erteilt an White, Jr. et al erfunden.
Das Patent DE-A-35 30 591 offenbart einen Halbleiterspeicher mit einem Testschaltkreis mit einem externen Anschluß zum Senden von Testdaten an die Speicherzellen, Simultan-Schreibvorrichtungen zum gleichzeitigen Schreiben der Testdaten von dem externen Anschluß in jede Speicherzelle einer Gruppe von Speicherzellen, wobei speziell jede Speicherzelle zu einer Vielzahl von Unterfeldern gehört, und Simultan-Vergleichsvorrichtungen zum simultanen Vergleich untereinander, wenn alle Speicherzellen der Gruppe von Speicherzellen die gleichen Testaten enthalten. Wenn daher der simultane Test für eine Gruppe von Speicherzellen durchgeführt werden, die sich auf eine Mehrzahl von Unterfeldern erstrecken, wobei eine Gruppe von Speicherzellen ein Bit einer Speicherzelle von jedem Unterfeld sammelt, wird diese Gruppe von Speicherzellen durch die Unterfeldanzahl begrenzt, um eine große Anzahl von Unterfeldern in der Speicherzelle zu setzen. Wenn dagegen der gleichzeitige Test für die Speicherzellen in der Matrix durchgeführt wird, die nicht durch die Unterfeldanzahl begrenzt sind, wobei die Speicherzelle nicht in die Unterfelder aufgeteilt ist, können die Speicherzellen auf eine große Anzahl all der Speicherzellen in einer Wortleitung gesetzt werden, wie 1024 Stück.
Somit ist das letzte simultane Testverfahren sehr effektiv und praktisch für die Technik, um die Testzeit zu reduzieren.
Darüber hinaus werden Decoder nach dein Stand der Technik des Halbleiterspeichers modifiziert, um die Fähigkeit für die Simultan-Schreib- und Vergleichsvorrichtungen durch das Steuersignal im Testmodus vorzusehen. Die Modifikation des Decoderkreises verringert die Dichte des Decoder-Schaltkreises, wodurch die Chip-Fläche erhöht wird.
Das Patent US-A-4,055,754 offenbart einen Halbleiterspeicher, bei dem Testdaten von allen Speicherzellen, die mit einer ausgewählten Wortleitung verbunden sind, miteinander verglichen werden, wobei Testdaten in einer Speicherzelle nacheinander in der gleichen wie bei der Operation nach dem Stand der Technik eingeschrieben werden. Somit gibt die in dem bezeichneten Patent offenbarte Technik keinen praktischen Vorteil für die Verringerung der für den Test notwendigen Zeit, da die Testzeit nicht praktisch für den Zeitraum verringert wird, in dem das gleichzeitige Schreiben abgeschaltet ist.
All die oben erwähnten Patente offenbaren nicht ein effizientes Testverfahren für einen Halbleiterspeicher unter Verwendung eines Testschaltkreises und insbesondere offenbarten sie nicht, wie der Testschaltkreis selbst getestet werden soll.

Zusammenfassen der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher und ein Testverfahren dafür vorzusehen, die die Schaltkreiskonfiguration eines Testschaltkreises vereinfachen und in starkem Maße die Testzeit verringern, wobei unterschiedliche Testmuster verwendet werden können.
Diese Aufgabe wird durch die Merkmale des Anspruches 1 und des Anspruches 18 gelöst.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Schaltbild, das eine Anordnung eines Halbleiterspeicher nach einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 2(a) bis 2(f) sind Zeitdarstellungen des Zeitablaufes während eines Testes,
Fig. 3 ist ein Schaltbild, das eine Anordnung eines Halbleiterspeicher nach einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 4 ist ein Schaltbild, das eine Modifikation des Halbleiterspeichers nach Fig. 3 zeigt,
Fig. 5 ist ein Schaltbild, das eine Anordnung eines Halbleiterspeichers nach einem noch weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 6 ist ein Schaltbild, das eine Modifikation des Halbleiterspeichers nach Fig. 5 zeigt,
Fig. 7 ist ein Schaltbild, das eine andere schaltungsgeinäße Ausgestaltung zeigt, bei der eine Verbindungsbeziehung zwischen einem Komparator und Bit-Leitungen oder Hauptbitleitungen in Fig. 1, 5 und 6 geändert ist,
Fig. 8 ist ein Schaltbild, das eine Anordnung eines Halbleiterspeichers nach noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 9 ist ein Flußdiagramm eines Testes nach dem Ausführungsbeispiel nach Fig. 8,
Fig. 10 ist eine Ansicht, die ein Speicherzellenfeld zeigt, das als ein Gegenstand in einem Test einer peripheren Schaltungsanordnung verwendet wird, nach dem Ausführungsbeispiel der Erfindung nach Fig. 8,
Fig.11(a) bis 11(h) sind Zeitdarstellungen der Testoperation nach dem Ausführungsbeispiel nach Fig. 8,
Fig.12(a) bis 12(c) sind Zeitdarstellungen, die Änderungen in üblichen Taktsignalen zeigen, die mit dem Einstellen und dem Löschen eines Testmodus zusammenhängen,
Fig.13(a) bis 13(k) sind Zeitedarstellungen, die mit einem Test eines Speicherzellenfeldes nach dem Ausführungsbeispiel nach Fig. 8 zusammenhängen,
Fig. 14 ist ein Schaltbild, das einen Testdaten- Schreib-Steuerschaltkreis nach Fig. 8 zeigt,
Fig. 15 ist eine Schaltung, die einen Latch-Kreis nach Fig. 8 zeigt,
Fig. 16 ist ein Schaltbild einer Anordnung eines Schalters nach Fig. 8,
Fig. 17 ist ein Schaltkreis, der eine Anordnung eines Daten-Eingangskreises nach Fig. 8 zeigt,
Fig. 18 ist ein Blockschaltbild, das noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 19 (a) bis 19(j) sind Zeitdarstellungen, die mit einem Test der Speicherzellenmatrix nach dem Ausführungsbeispiel nach Fig. 18 zusammenhängen,
Fig. 20 ist ein Schaltbild, das eine Anordnung eines Schalters nach Fig. 18 zeigt,
Fig. 21 ist ein Schaltbild, das eine Anordnung eines Daten-Eingangs/Ausgangskreises nach Fig. 18 zeigt,
Fig. 22 ist ein Schaltbild, das eine Anordnung zeigt, bei der ein Testkreis der vorliegenden Erfindung bei einem Halbleiterspeicher angewendet wird, der eine offene Bit-Leitungsanordnung aufweist,
Fig. 23 ist ein Schaltbild, das eine Modifikation des Testkreises nach Fig. 22 zeigt,
Fig. 24 ist ein Schaltbild, daß ein noch anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig.26,27 und 29 sind Schaltbilder, die jeweils andere Ausführungsbeispiele der Erfindung zeigen,
Fig. 25 ist ein Flußdiagramm, das ein Testverfahren des Speichers mit der Anordnung nach den Figuren 25 oder 26 zeigt,
Fig. 28 ist ein Flußdiagramm, das ein Testverfahren des Speichers nach Fig. 27 oder 29 zeigt,
Fig. 30 ist ein Schaltbild, das noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 31 ist ein Schaltbild, das einen Schaltsteuerkreis der Fig. 30 zeigt,
Fig. 32 ist ein Schaltbild, das eine Modifikation eines NOR-Kreises nach Fig. 30 zeigt,
Fig. 33 ist ein Schaltbild, das eine andere Ausführungsform des NOR-Schaltkreises nach Fig. 30 zeigt,
Fig. 34 ist ein Schaltbild, das ein noch anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 35 ist ein Schaltbild, das noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 36 ist ein Schaltbild, das eine Modifikation nach Fig. 35 zeigt,
Fig. 37 ist ein Schaltbild, das ein noch anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 38 ist ein Flußdiagramm, das ein Testverfahren nach dem Ausführungsbeispiel nach Fig. 37 zeigt,
Fig. 39 ist eine Ansicht, die eine Speicherzellenmatrix zeigt, die als ein Objekt bei dem Test eines Peripher3creises nach dem Ausführungsbeispiel nach Fig. 37 dient,
Fig. 40 ist eine Zeitdarstellung zur Erläuterung der Operation nach Fig. 37,
Fig. 41 ist eine Zeitdarstellung, die Änderungen der Taktsignale zeigt, die mit dem Einstellen und Löschen eines Testmodus zusammenhängen,
Fig.42(a) bis 42(k) sind Zeitdarstellungen, die mit einem Test der Speicherzellenanordnung nach dem Ausführungsbeispiel nach Fig. 37 zusammenhängen,
Fig. 43 ist ein Schaltbild, das eine Anordnung zeigt, bei der ein Testschaltkreis der vorliegenden Erfindung für einen Redundanz- Halbleiterspeicher angewandt wird, der eine offene Bit-Leitungsanordnung aufweist,
Fig. 44 ist ein Schaltbild einer Modifikation des Testschaltkreises nach Fig. 43,
Fig. 45 ist ein Flußdiagramm, das noch ein weiteres Ausführungsbeispiel der Erfindung zeigt,
Fig. 46 ist ein Schaltbild eines Redundanz-Halbleiterspeichers, bei dem die vorliegende Erfindung angewandt werden kann,
Fig. 47 ist eine detaillierte Darstellung eines Testschaltkreises nach Fig. 46,
Fig. 48 ist ein detailliertes Flußdiagramm, das einen Testfluß eines Peripheren Schaltkreises nach Fig. 45 zeigt,
Fig. 49 ist ein detailliertes Flußdiagramm, das einen Testfluß des Testschaltkreises in Fig. 45 zeigt,
Fig. 50 ist ein detailliertes Flußdiagramm eines Testflusses einer Speicherzellenmatrix in Fig. 45,
Fig. 51 ist ein Flußdiagramm, das ein Testverfahren nach noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 52 ist ein Schaltbild, das eine Anordnung nach einem noch anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 53 ist ein Zeitverlauf, der Änderungen in den üblichen Taktsignalen in Zusammenhang mit dem Einstellen und Löschen eines Testmodus zeigt,
Fig. 54(a) und 54(c) sind Zeitdarstellungen zum Erläutern der Operation des Ausführungsbeispieles nach Fig. 52,
Fig.55(a) bis 55(k) sind Zeitverläufe, die mit einem Test einer Speicherzellenmatrix nach dem Ausführungsbeispiel nach Fig. 52 zusammenhängen,
Fig. 56 ist ein Schaltbild, das einen Testdaten-Schreibsteuerkreis nach Fig. 52 zeigt,
Fig. 57 ist ein Schaltbild, das eine Anordnung eines Latch-Schaltkreises nach Fig. 52 zeigt,
Fig. 58 ist ein Schaltbild einer Anordnung eines Schalters nach Fig. 52,
Fig. 59 ist ein Schaltbild, das eine andere Anordnung eines Daten-Eingangs/Ausgangskreises zeigt, und
Fig. 60 ist ein Schaltbild, das noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt.

Beschreibung der bevorzugten Ausführungsbeispiele

Fig. 1 zeigt eine Anordnung eines Halbleiterspeichers nach einem Ausführungsbeispiel der vorliegenden Erfindung. Fig. 1 stellt einen Fall dar, bei dem ein simultaner Schreibzugriff und ein Vergleich in Einheiten von Wortleitungen in einer gefalteten Bit-Leitungsanordnung durchgeführt werden, bei der ein Bit-Leitungspaar in einer einzigen Speicherzellenmatrix mit einem Fühlschaltkreis verbunden ist. In Fig. 1 bezeichnen die Bezugszeichen 1 eine Speicherzellenmatrix, 2 und 2' Wortleitungen, und 3a, 3b, 3a' und 3b' Speicherzellen. In Fig. 1 sind alle mit der Wortleitung 2 verbundenen Speicherzellen durch zwei Zellen dargestellt, um die Darstellung zu vereinfachen. Die Bezugszeichen 4 und 4' bezeichnen Bit-Leitungen, die auch zum Zwecke der Vereinfachung durch zwei Paare dargestellt sind. Es sei bemerkt, daß BL1 und BL 1, und BL2 und BL2 Bit-Leitungspaare bilden, und entgegengesetzte Daten erscheinen an den Bit-Leitungen BL1 kund BL1 bei der Operation einer Blindzelle (Dummy- Zelle) (nicht dargestellt) und eines Abfühlkreises 7. Das Bezugszeichen 5 bezeichnet einen Reihen-Decoder; 6 einen Worttreiber; 7 einen Abfühlkreis; 8 Testdaten-Schreibsteuergatter, jeweils entsprechend den Bit-Leitungspaaren; 9 eine Testdaten-Schreibsteuerleitung; 10 einen Testdaten-Schreibsteueranschluß; 11 und 12 Testdaten-Schreibleitungen, und 13 und 14 Testdaten-Schreibanschlüsse, durch die Testdaten mit entgegengesetzten Polaritäten jeweils den Testdaten-Schreibleitungen 11 und 12 zugeführt werden. Die Bezugszeichen 15 bezeichnen Koinparatoren, jeweils entsprechend den Bit-Leitungspaaren; 16 einen NOR- Schaltkreis zum Erfassen einer Übereinstimmung der aus den Speicherzellen, die mit den Wortleitungen verbunden sind, ausgelesenen Daten auf der Grundlage der Datenausgänge der Komparatoren 15; 17 einen Ausgangsknoten des NOR-Schaltkreises 16; 18 einen Ausgangsanschluß für das Ergebnis eines simultanen Vergleiches, und 19 Ausgangsknoten der Komparatoren 15.
Bei der obigen Anordnung bilden die Testdaten-Schreibsteuergatter 8, die Testdaten-Schreibsteuerleitung 9, der Testdaten-Schreibsteueranschluß 10, die Testdaten-Schreibleitungen 11 und 12, die Testdaten-Schreibanschlüsse 13 und 14 und dergleichen eine Simultan-Schreibvorrichtung. Die Testdaten- Schreibsteuerleitung 9, der Testdaten-Schreibsteueranschluß 10, die Testdaten-Schreibleitungen 11 und 12, und die Testdaten-Schreibanschlüsse 13 und 14, der Komparator 15, der NOR-Schaltkreis 16, der Ausgangsanschluß 18 und dergleichen bilden eine Simultan-Vergleichseinrichtung.
Der Testdaten-Schreibsteueranschluß 10 wird nur auf einen "H"- Pegel gesetzt, wenn Testdaten geschrieben werden, sonst liegt er auf einem "L"- Pegel. Die Testdaten-Schreibanschlüsse 13 und 14 werden während eines Testes auf einen "H"- oder "L"- Pegel gesetzt, sonst sind sie im offenen Zustand. In Fig. 1 liegt der Grund, warum die Spannungsversorgungsspannung Vcc den Testdaten-Schreibleitungen 11 und 12 über Widerstände zugeführt wird, darin, daß die Testdaten-Schreibleitungen 11 und 12 bei "L"- Pegel in den offenen Zustand gesetzt sind. Ausgangsanschluß 18 für das Ergebnis des simultanen Vergleiches wird auf "L"- Pegel gesetzt, wenn das simultane Vergleichsergebnis anzeigt, daß alle Bits in Ordnung sind, und wird auf "H"- Pegel gesetzt, wenn das Vergleichsergebnis anzeigen soll, daß defekte Bits erhalten werden. φW, das dem Worttreiber 6 zugeführt wird, ist ein Wortleitungstreiber-Taktsignal, φSA, das dem Abfühlkreis zugeführt wird, ist ein Steuertaktsignal für den Abfühlkreis, und φP in dem NOR-Schaltkreis 16 ist ein Vorladungs-Taktsignal.
Ein Testmodus nach dem Ausführungsbeispiel nach Fig. 1 wird unter Bezugnahme auf die Zeitverläufe in Fig. 2(a) bis Fig. 2(f) beschrieben. Zuerst wird eine Testdaten-Simultanschreiboperation für die mit den Wortleitungen verbundenen Speicherzellen wie folgt durchgeführt. Das Vorladungs-Taktsignal φP, das in Fig. 2(a) gezeigt wird, wird auf einen "L"- Pegel gesetzt, um den Reihendecoder 5 zu steuern, wodurch eine Wortleitung 2 ausgewählt wird. Dann wird das Wortleitungs-Steuertaktsignal φW, das in Fig. 2(b) gezeigt ist, auf "H"- Pegel gesetzt, um den Worttreiber 6 zu steuern, so daß die ausgewählte Wortleitung auf einen "H"- Pegel geht. Nachdem Daten von all den Speicherzellen, die mit der ausgewählten Wortleitung 2 verbunden sind, auf den Bit-Leitungen erscheinen, wird das Steuertaktsignal φSA für den Abfühlkreis, das in Fig. 2(c) gezeigt wird, auf "H"- Pegel gesetzt, um den Abfühlkreis 7 zu steuern. Bei der Operation des Abfühlkreises 7 werden die Spannungspegel der Bit-Leitungen bestimmt. Danach, wie in Fig. 2(d) gezeigt wird, wird eine "H"- oder "L"- Pegelspannung entsprechend den Testdaten an die Testdaten-Schreibanschlüsse 13 und 14 angelegt. Wie in Fig. 2(e) gezeigt wird, wird der Testdaten-Schreibsteueranschluß 10 auf einen "H"- Pegel gesetzt, um einen Spannungspegel entsprechend den Testdaten auf den Bit-Leitungen zuzuführen. Zu diesem Zeitpunkt wird die Wortleitung 2 auf "H"- Pegel gehalten, und die Testdaten werden gleichzeitig für alle mit der Wortleitung verbundenen Speicherzellen geschrieben. Dann wird der Testdaten-Schreibsteueranschluß 10 auf "L"- Pegel gesetzt, und die Testdaten-Schreibanschlüsse 13 und 14 werden auf den "H"- Pegel gesetzt. Danach werden das Wortleitungs-Steuertaktsignal φW und das Abfühlkreis-Steuertaktsignal φSA auf den "L"- Pegel bei dem gleichen Zeitpunkt wie bei einer normalen Speicheroperation gesetzt, wodurch eine Reihe von Schreiboperationen beendet wird.
Auf diese Weise werden die Wortleitungen 2, 2', ... sequentiell ausgewählt, und "H"- und "L"- Pegelspannungen werden wechselseitig den Testdaten-Schreibanschlüssen 13 und 14 zugeführt, so daß die Testdaten "MSCAN" simultan geschrieben werden können. Genauer gesagt, werden in Fig. 1 in "H"- oder in "L"- Pegeldaten in alle Speicherzellen 3a, 3b, 3a' und 3b' geschrieben. "H"- und "L"-Pegelspannungen werden wechselseitig den Testdaten-Schreibanschlüssen 13 und 14 für jede zweite Wortleitung zugeführt, so daß Testdaten in "CHECKERBOARD" simultan geschrieben werden können. Das heißt, daß in Fig. 1 "H"- oder "L" -Pegeldaten in die Speicherzellen 3a und 3b, und "L"- oder "H"-Pegeldaten in die Speicherzellen 3a' und 3b' geschrieben werden.
Wie aus der Beschreibung der Schreiboperation zu erkennen ist, können entsprechend dem Testverfahren nach diesem Ausführungsbeispiel diese Testdaten normal geschrieben werden, selbst in einem Halbleiterspeicher, bei dem eine physikalische Anordnung von Speicherzellen in einer Speicherzellenmatrix unterschiedlich zu einer Anordnung der logischen Adressen ist. Um den simultanen Schreibzugriff zu vereinfachen, kann, wenn die "H"-Pegelspannung den Testdaten- Schreibsteueranschluß 10 zugeführt wird, das Abfühlkreis-Steuertaktsignal φSA temporär auf "L"-Pegel gesetzt werden, um die Verriegelung des Abfühlkreises 7 zu löschen. Wenn die Spannungspegel der Bit-Leitungen zufriedenstellend durch eine von dem Testdaten-Schreibsteueranschluß 10 zugeführte Spannung bestimmt werden können, muß der Abfühlkreis 7 nicht immer betrieben werden.
Eine Simultan-Vergleichssequenz für die mit Wortleitungen verbundenen Speicherzellen wird nun weiter unten beschrieben. Während einer Vorladungsperiode wird das Vorladungs-Taktsignal φP auf einen "H" -Pegel gesetzt, um den Simultan-Vergleichs-Ausgangsknoten 17 auf den "H" -Pegel zu setzen. Danach wird die gleiche Operation wie bei der Schreiboperation bis zu einem Zeitpunkt durchgeführt, bei der der Abfühlkreis 7 aktiviert wird. Nachdem die Spannungspegel der Bit-Leitungen bestimmt sind, wird ein zu den Testdaten bei der Schreiboperation entgegengesetzter Spannungspegel den Testdaten-Schreibanschlüssen 13 und 14 zugeführt. In diesem Fall wird der Testdaten-Schreibsteueranschluß 10 auf "L" -Pegel gehalten. Als ein Ergebnis wird, wenn der Spannungspegel der den Testdaten-Schreibanschlüssen 13 und 14 während der Vergleichsoperation zugeführten Testdaten mit dem aus jeder Speicherzelle ausgelesenen und auf der Bit-Leitung erscheinenden Spannungspegel übereinstimmt, d.h. wenn die aus der Speicherzelle ausgelesenen Daten Fehlerdaten sind, der Ausgangsknoten 19 des Vergleichers 15 auf den "H"-Pegel gesetzt, und es wird bewirkt, daß der Ausgangsknoten 17 des NOR-Schaltkreises 16 sich vom "H"-Pegel in den "L"-Pegel ändert. Daher kann durch die Beobachtung einer Änderung vom "L"-Pegel auf "H"-Pegel des Ausgangsanschlusses 18 festgestellt werden, daß ein defektives Bit in den mit der ausgewählten Wortleitung verbundenen Speicherzellen vorhanden ist. Dieser Zustand ist in Fig. 2(f) dargestellt. In Fig. 2(f) gibt der durch die durchgezogene Linie dargestellte "H"-Pegel an, daß ein defektes Bit vorhanden ist, und der durch die gestrichelte Linie dargestellte "L"-Pegel gibt an, daß alle Bits in Ordnung sind oder eine Schreiboperation gerade durchgeführt wird.
Eine Operation der Praxis, bei der der Spannungspegel der Testdaten mit den aus einer Speicherzelle ausgelesenen Daten übereinstimmt, wird beschrieben. Es wird ein Fall beispielhaft angegeben, bei dem der Testdaten-Schreibanschluß 13 auf den "L"-Pegel gesetzt ist, und "H"-Pegeldaten werden während des Simultan-Schreibmodus in die Speicherzelle 3a geschrieben. In diesem Fall wird bei dem Simultan-Vergleichsmodus eine "H"-Pegelspannung dem Testdaten-Schreibanschluß 13 zugeführt, und eine "L"-Pegelspannung wird an den Testdaten-Schreibanschluß 14 angelegt, und diese Spannungen werden mit den aus der Speicherzelle 3a ausgelesenen Daten verglichen. Wenn bei dem Simultan-Vergleichsmodus die aus der Speicherzelle 3a ausgelesenen Daten fehlerhafterweise einen "L" -Pegel aufweisen, wird die Bit-Leitung BL1, d.h. das Gate eines Transistors 15a des Comparators 15 auf "L"-Pegel gesetzt, und der Transistor 15a schaltet ab. In diesem Fall wird die Bit-Leitung BL1- aufgrund der Wirkung der Blindzelle und des Abfühlkreises 7 auf "H" -Pegel gesetzt, und das Gate eines Transistors 15b des Komparators 15 wird auf "H"-Pegel gesetzt. Somit wird der Transistor 15b eingeschaltet, und die vom Testdaten-Schreibanschluß 14 an den Komparator 15 gelieferte "H"-Pegelspannung erscheint am Ausgangsknoten 19, wodurch eine Änderung des Ausgangsknotens 17 des NOR-Schaltkreises 16 vom "H"-Pegel auf den "L"-Pegel bewirkt wird.
Die obige Operation wurde beispielhaft erläutert, im Falle, daß die Testdaten-Schreibanschlüsse 13 und 14 jeweils auf "L"- und "H"-Pegel im Schreibmodus gesetzt werden. Allerdings kann die gleiche Operation durchgeführt werden, wenn die Testdaten-Schreibanschlüsse 13 und 14 jeweils auf "H"- und "L"-Pegel gesetzt werden.
Bei dem oben erwähnten Simultan-Schreib- und Vergleichs-Testverfahren werden die Testdaten "MSCAN" und "CHECKERBOARD" verwendet. Alternativ kann ein Test unter Verwendung der Testdaten "MARCHING" durchgeführt werden. Dieser Test kann durch die folgenden Sequenzen realisiert werden. Genauer gesagt, werden der Schreibzugriff von Hintergrunddaten in bezug auf alle Speicherzellen und der folgende Simultan-Vergleich der gelesenen Daten in der gleichen Weise wie bei dem Test unter Verwendung von "MSCAN" durchgeführt, und die gleichen Simultan-Schreib-und Vergleichsoperationen wie in dem Test unter Verwendung von "MSCAN" werden durchgeführt, während die den Testdaten-Schreibanschlüssen 13 und 14 zuge führten Spannungspegel invertiert werden. Da allerdings in der vorliegenden Erfindung Daten des gleichen Pegels simultan in alle oder in eine Vielzahl von Speicherzellen, die mit einer ausgewählten Wortleitung verbunden sind, geschrieben werden, kann keine fehlerhafte Erfassung einer Decodierfunktion durch Verwendung einer Spaltenadresse, die mit dem konventionellen Testverfahren durchgeführt werden kann, auftreten. Daher wird für die fehlerhafte Erfassung der Decodierfunktion unter Verwendung einer Spaltenadresse ein Test unter Verwendung von "MARCHING" zusätzlich für alle die Speicherzellen, die mit einer oder einer Vielzahl von Wortleitungen in der Speicherzellenmatrix 1 verbunden sind, durchgeführt.
Nach dem oben beschriebenen Ausführungsbeispiel des Testverfahrens kann eine Testzeit auf 1/n der eines konventionellen Halbleiterspeichers verkürzt werden, da Simultan-Schreib- und Vergleichsoperationen für alle mit den Wortleitungen verbundenen Zellen durchgeführt werden können. In diesem Fall bezeichnet n die Anzahl von Speicherzellen, die den Simultan-Schreib- und Vergleichsoperationen unterworfen werden und mit einer Wortleitung verbunden sind und die normalerweise einen großen Wert annimmt, z.B. 500 oder 1000 oder mehr.
Fig. 3 zeigt eine Anordnung nach einem anderen Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 3 ist ein Fall dargestellt, bei dem Simultan-Schreibund Vergleichsoperationen in Einheiten von Wortleitungen in einer offenen Bit-Leitungsanordnung durchgeführt werden, bei der ein Bit-Leitungspaar durch Bit-Leitungen in unterschiedlichen Speicherzellenfeldern gebildet werden, die zwischen sich einen entsprechenden Abfühlkreis einschließen. In Fig. 3 bezeichnen die Bezugszeichen 1' eine Speicherzellenmatrix, und 4L, 4L', 4R und 4R' Bit-Leitungen. 4L und 4R, und 4L' und 4R' bilden jeweils Bit-Leitungspaare.
Die Bezugszeichen 16' bezeichnen einen NOR-Schaltkreis zum Erfassen einer Übereinstimmung mit den aus den mit den Wortleitungen verbundenen Speicherzellen ausgelesenen Daten; 17' einen Ausgangsknoten des NOR- Schaltkreises 16'; 20 und 20' Testdaten-Schreibsteuergatter jeweils entsprechend den Bit-Leitungen; 21 und 21' Komparatoren jeweils entsprechend den Bit-Leitungen; 22, 23, 24 und 25 Testdaten-Schreibleitungen; 26 einen OR (ODER)-Schaltkreis zum Erfassen einer Übereinstimmung mit aus den mit den Wortleitungen verbundenen Speicherzellen ausgelesenen Daten auf der Grundlage von Daten, die von den NOR-Schaltkreisen 16 und 16' geliefert werden; 27, 28, 29 und 30 Testdaten-Schreibanschlüsse, und 31 und 31' Ausgangsknoten jeweils der Komparatoren 21 und 21'. Die gleichen Bezugszeichen in Fig. 3 bezeichnen die gleichen oder entsprechende Teile wie in Fig. 1.
Eine "H"- oder "L"-Pegelspannung wird den Testdatenschreibanschlüssen 27, 28, 29 und 30 nur in einem Testmodus zugeführt, sonst befinden sich diese Anschlüsse im offenen Zustand. Es sei bemerkt, daß der Reihendecoder 5, der Worttreiber 6, das Wortleitungs-Steuertaktsignal φW, und das Abfühlkreis-Steuertaktsignal φSA, die in Fig. 1 dargestellt sind, auch in diesem Ausführungsbeispiel notwendig sind. Sie sind jedoch in Fig. 3 weggelassen.
Ein Test nach diesem Ausführungsbeispiel ist im wesentlichen der gleiche wie bei dem obigen Ausführungsbeispiel mit der Ausnahme, daß ein Steuerverfahren der Simultan-Schreib- und Vergleichsoperation von Testdaten dazu unterschiedlich ist. In diesem Ausführungsbeispiel kann die Simultan-Schreiboperation der Testdaten in "CHECKERBOARD" wie folgt erzielt werden.
Eine "H"- oder "L"-Pegelspannung wird den Testdaten-Schreibanschlüssen 27 und 29 zugeführt, und eine "L"- oder "H"-Pegelspannung wird den Testdaten-Schreibanschlüssen 28 und 30 zugeführt, um sequentiell Wortleitungen auszuwählen und die "H"- und "L"-Pegel, die diesen Anschlüssen zugeführt werden, werden seguentiell alterniert. Die Simultan-Schreiboperation der Testdaten "MSCAN" kann derart erreicht werden, daß eine "H"- oder "L"-Pegelspannung den Testdaten- Schreibanschlüssen 27 und 28, und eine "L"- oder "H"- Pegelspannung den Anschlüssen 29 und 30 zugeführt werden, und die Wortleitungen werden sequentiell ausgewählt, während die Spannungspegel an diesen Anschlüssen weiter anliegen.
Die Simultan-Vergleichsoperation dieser Testdaten kann derart durchgeführt werden, daß die Spannungspegel entgegengesetzt zu den obigen Pegeln an die jeweiligen Anschlüsse angelegt und mit den auf den Bit-Leitungen bei einer normalen Ausleseoperation erscheinenden Spannungspegeln verglichen werden. Als kennzeichnendes Merkmal dieses Ausführungsbeispie ls werden fehlerhaft Bits unter Verwendung von ODER-Ergebnissen der Ausgangsdaten von den NOR-Schaltkreisen 16 und 16' detektiert. Der Ausgangsanschluß 18 wird auf "L"-Pegel gesetzt, wenn das simultane Vergleichsergebnis angibt, daß alle Bits in Ordnung sind, und er wird auf "H"-Pegel gesetzt, wenn das Vergleichsergebnis angibt, daß defekte Bits erhalten werden.
Für Testdaten von "MARCHING" wird die Simultan- Schreiboperation von Hintergrunddaten für alle Speicherzellen in der gleichen Weise wie bei "MSCAN" durchgeführt. Dann werden die Testdaten von "CHECKERBOARD" simultan geschrieben, und ein simultaner Vergleich wird darauffolgend für die Speicherzellen der Wortleitung durchgeführt, die der Simultan-Schreiboperation unterworfen sind. Danach werden die invertierten Daten der Daten "CHECKERBOARD" simultan in die Speicherzellen der Wortleitung geschrieben. Diese Sequenz wird jedesmal wiederholt, wenn eine Wortleitung ausgewählt wird, so daß ein simultaner Test durch die Testdaten "MARCHING" durchgeführt werden kann.
Entsprechend dem Testverfahren nach diesem Ausführungsbeispiel können in einem Halbleiterspeicher, bei dem die physikalische Anordnung der Speicherzellen in der Speicherzellenmatrix unterschiedlich zu der logischen Adreßanordnung ist, die Testdaten normal geschrieben werden. Das Löschen der Verriegelung, die mit dem Abfühlkreis 7 einhergeht und das in dem obigen Ausführungsbeispiel beschrieben wurde, kannauch auf dieses Ausführungsbeispiel angewendet werden. Entsprechend dem Testverfahren dieses Ausführungsbeispiels kann eine Testzeit auf 1/n von der eines konventionellen Halbleiterspeichers verringert werden, da die Simultan-Schreib- und Vergleichsoperationen für die mit den Wortleitungen verbundenen Speicherzellen durchgeführt werden können. In diesem Fall bezeichnet n die Anzahl der den Simultan-Schreib- und Vergleichsoperationen unterworfenen und mit einer Wortleitung verbundenen Speicherzellen, die normalerweise einen großen Wert, z.B. 500 oder 1000 oder mehr, annimmt.
Fig. 4 ist eine Modifikation von Fig. 3 und zeigt eine Schaltkreisanordnung mit Testdaten-Schreibabschnitten und Testdaten-Schreibanschlüssen zwischen dem Testdaten-Schreibsteuergatter 20 und dem Komparator 21, und dem Testdaten-Schreibsteuergatter 20' und dem Komparator 21'. Als kennzeichnendes Merkmal dieser Anordnung ist zusätzlich ein Testdaten-Auswahl- anschluß vorgesehen, so daß die Anzahl der Testdaten- Schreibanschlüsse auf die Hälfte derjenigen in der Anordnung nach Fig. 3 gebracht werden kann. In Fig. 4 bezeichnen die Bezugszeichen 32, 32', 33 und 33' Testdaten-Schreibleitungen; 34, 34', 35 und 35' Testdaten-Auswahlleitungen; 36 und 37 Testdaten-Schreibanschlüsse; 38 einen Testdaten-Auswahlanschluß, und 39 Testdaten-Auswahlgatter, die in jeder zweiten Bit- Leitung vorgesehen sind. Die gleichen Bezugszeichen in Fig. 4 bezeichnen die gleichen Teile oder entsprechende Teile wie in Fig. 3.
Die Testdaten-Schreibanschlüsse 36 und 37 sind nur während des Testes auf "H"- oder "L"-Pegel gesetzt, sonst sind sie im offenen Zustand.
Das Testverfahren mit der Anordnung nach Fig. 4 ist das gleiche wie bei dem obigen Ausführungsbeispiel mit der Ausnahme, daß ein Steuerverfahren der Simultan-Schreib- und Vergleichsoperationen dazu unterschiedlich ist. In dieser Anordnung kann die Simultan-Schreiboperation der Testdaten "CHECKERBOARD" wie folgt erzielt werden. Eine "H"- oder "L"-Pegelspannung wird an den Testdaten-Schreibanschluß 36 angelegt, eine "L"- oder "H"-Pegelspannung wird dem Testdaten-Schreibanschluß 37 zugeführt, und eine "H"-Pegelspannung wird dem Testdaten-Auswahlanschluß 38 zugeführt, um so sequentiell die Wortleitungen und sequentiell alternierend die "H"- und "L"-Pegel, die den Anschlüssen 36 und 37 zugeführt werden, auszuwählen. Die Simultan-Schreiboperation der Testdaten "MSCAN" wird wie folgt erreicht. Eine "H"- oder "L"- Pegelspannung wird dem Testdaten-Schreibanschluß 36 zugeführt, eine "L"- oder "H"-Pegelspannung wird an den Testdaten-Schreibanschluß 37 angelegt, und eine "L"-Pegelspannung wird an den Testdaten-Auswahlanschluß angelegt, so daß die Wortleitungen sequentiell ausgewählt werden, während die diesen Anschlüssen zugeführten Spannungspegel fest sind.
Die Simultan-Vergleichsoperation dieser Testdaten wird derart durchgeführt, daß die entgegengesetzt zu den obigen Pegeln vorgesehenen Spannungspegel den Anschlüssen 36 und 37 zugeführt werden und mit den Spannungspegeln verglichen werden, die auf den Bit- Leitungen bei einer normalen Leseoperationen erscheinen. Entsprechend dem Testverfahren mit der Anordnung nach Fig. 4 kann die Testzeit auch wie in den obigen Ausführungsbeispielen verringert werden. Die gleiche Sequenz wie in Fig. 3 kann bei den Testdaten "MARCHING" angewendet werden.
Wenn in der offenen Bit-Leitungsanordnung nach Fig. 3 eine sich von der Speicherzellenmatrix 1' zu der Matrix 1 erstreckende Bit-Leitung in einer Abfühlkreisabstufung angeordnet werden kann, und das Testdaten- Schreibsteuergatter 8 und der Komparator 15 in Fig. 1 auch angeordnet werden können, muß das NOR-Gatter 16 auf der Seite der Speicherzellenmatrix 1 nur angeordnet werden. Mit dieser Ausführung kann die Testzeit in der gleichen Weise wie bei den obigen Ausführungsbeispielen verkürzt werden.
Fig. 5 zeigt eine Anordnung nach noch einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. In diesem Fall wird die vorliegende Erfindung für eine Speichermatrixstruktur hoher Dichte für einen Halbleiterspeicher mit sehr großer Kapazität angewandt. Das kennzeichnende Merkmal dieser Speichermatrixstruktur ist wie folgt.
(1) Um eine Verringerung der Abfühlkreisdichte (pitch) aufgrund einer Verringerung der Speicherzellenfläche zu unterdrücken, werden Abfühlkreise getrennt auf beiden Seiten einer Speicherzellenmatrix angeordnet.
(2) Um parasitäre Kapazitäten der Bit-Leitungen zu verringern, werden Bit-Leitungen geteilt.
(3) Haupt-Bit-Leitungen, die nicht mit Speicherzellen verbunden sind und die durch eine Verdrahtungsschicht gebildet werden, die unterschiedlich von der der Bit-Leitungen ist, sind vorgesehen, und die Haupt-Bit-Leitungen und Bit-Leitungen sind elektrisch verbunden.
Fig. 5 verwendet als Grundanordnung eine gefaltete Bit-Leitungsanordnung und zeigt eine Anordnung entsprechend nur eines Haupt-Bit-Leitungspaares, bei dem die Speicherzellenmatrix 1 in zwei Unterfelder bzw. Teilmatrices 40 und 40' aufgeteilt ist. Mit dieser Anordnung sind die Abfühlkreise 7 auf beiden Seiten der Speicherzellenmatrix 1 angeordnet, so daß Abfühlkreisdichte erweitert werden kann auf viermal eine Speicherzellendichte. In Fig. 5 bezeichnen die Bezugszeichen 8' ein Testdaten-Schreibsteuergatter; 15' einen Komparator entsprechend einem Bit-Leitungspaares; 19' einen Ausgangsknoten des Komparators 15', 41, 41', 42 und 42' Haupt-Bit-Leitungen; 43, 44 und 45 Schalter, die den Haupt-Bit-Leitungen zugeordnet sind, und 46, 47, 48 und 49 Schalter zum Verbinden der Bit-Leitungen mit den Haupt-Bit-Leitungen. Die gleichen Bezugszeichen in Fig. 5 bezeichnen die gleichen oder korrespondierenden Teile wie in den Figuren 1 und 3. Der Reihendecoder 5, der Worttreiber 6, das Wortleitungs-Steuertaktsignal φW, das Abfühlkreis- Steuertaktsignal φSA, die in Fig. 1 gezeigt sind, sind gleichfalls in diesem Ausführungsbeispiel notwendig, aber sie sind in Fig. 5 nicht dargestellt.
Eine Leseoperation bei Auswahl der Wortleitung 2 wird als normale Speicheroperation mit der Anordnung nach Fig. 5 erläutert. Nur die Schalter 43, 45, 46 und 47 werden im wesentlichen zum gleichen Zeitpunkt wie bei dem der Auswahl der Wortleitung 2 eingeschaltet. Als Ergebnis werden die in der Speicherzelle 3a gespeicherten Daten über die Schalter 46 und 43 zu dem linken Abfühlkreis 7 geliefert und verstärkt. In der Speicherzelle 3b gespeicherte Daten werden über die Schalter 47 und 45 an den rechten Abfühlkreis 7 geliefert und verstärkt. Danach werden ein Multiplexer und ein Daten-Ausgangskreis (beide sind nicht gezeigt) betätigt, um Daten aus den interessierenden Speicherzelle zu lesen.
Ein Beispiel einer Testoperation nach diesem Ausführungsbeispiel wird beschrieben. Eine Simultan- Schreiboperation von Testdaten für die mit den Wortleitungen verbundenen Speicherzellen wird unter Bezugnahme auf einen Fall beschrieben, bei dem die Wortleitung 2 in Fig. 5 als zu testendes Objekt ausgewählt wird. Bei der Auswahl der Wortleitung 2 werden die Schalter 43, 45, 46 und 47 eingeschaltet. In den Speicherzellen 3a und 3b gespeicherte Daten erscheinen auf den Haupt-Bit-Leitungen 41 und 41' jeweils über die Schalter 46 und 43 und die Schalter 47 und 45. Danach werden rechten und linken Abfühlkreise 7 betätigt. Da der Schalter 44 ausgeschaltet bleibt, sind die Haupt-Bit-Leitungen 41 und 41', auf denen die Daten von den Speicherzellen 3a und 3b erscheinen, elektrisch getrennt. Nachdem die Spannungspegel der Haupt-Bit-Leitungen bei Betrieb der Abfühlkreise 7 bestimmt sind, wird eine "H"- oder "L"-Pegelspannung entsprechend den Testdaten den Testdaten- Schreibanschlüssen 13 und 14 zugeführt. Dann wird eine "H"-Pegelspannung an einen Testdaten-Schreibsteueranschluß angelegt, so daß die Spannungspegel entsprechend den Testdaten jeweils auf den Bit-Leitungen 4 und 4' über einen Pfad, der aus dem Testdaten-Schreibsteuergatter 8 und den Schaltern 43 und 46 besteht, und über einen Pfad, der aus dem Testdaten- Schreibsteuergatter 8' und den Schaltern 45 und 47 besteht, übertragen. Da zu diesem Zeitpunkt die Wortleitung 2 auf "H"-Pegel gehalten wird, wird die Simultan-Schreiboperation der Testdaten für die mit jeder Wortleitung verbundenen Speicherzellen durchgeführt. Als nächstes wird, nachdem der Testdaten-Schreibanschluß 10 auf den "L"-Pegel und die Testdaten-Schreibanschlüsse 13 und 14 auf den "H"-Pegel gesetzt worden sind, die Wortleitung in einen nicht ausgewählten Zustand zu dem gleichen Zeitpunkt wie bei der normalen Speicheroperation gesetzt, wodurch eine Reihe von Schreiboperationen beendet wird. Auf diese Weise werden die Wortleitungen 2 und 2' aufeinanderfolgend ausgewählt und die "H"- und "L"-Pegelspannungen, die an die Testdaten-Schreibanschlüsse 13 und 14 angelegt werden, werden sequentiell alterniert, wodurch simultan die Testdaten "MSCAN" geschrieben werden. Genauer gesagt, werden in Fig. 5 "H"- oder "L"-Pegeldaten in alle der Speicherzellen 3a, 3b, 3a' und 3b' geschrieben. Wenn die Wortleitungen 2 und 2' sequentiell ausgewählt werden und die "H"- und "L"-Pegelspannungen, die den Testdaten- Schreibanschlüssen 13 und 14 zugeführt werden, für jede zweite Wortleitung alterniert werden, werden simultan die Testdaten "CHECKERBOARD" geschrieben. Genauer gesagt, werden in Fig. 5 "H"- oder "L"-Pegeldaten in die Speicherzellen 3a und 3b geschrieben und die "L"- oder "H"-Pegeldaten werden in die Speicherzellen 3a' und 3b' geschrieben.
Wie aus der Beschreibung der Schreiboperation erkannt werden kann, können entsprechend der Testoperation nach diesem Ausführungsbeispiel diese Testdaten normal geschrieben werden, selbst in einem Halbleiterspeicher, bei dem die physikalische Anordnung der Speicherzellen in einer Speicherzellenmatrix unterschiedlich zu der logischen Adressenanordnung ist. Um die Simultan-Schreiboperation zu vereinfachen, kann, wenn die "H"-Pegelspannung dem Testdaten- Schreibsteueranschluß 10 zugeführt wird, die Verriegelung der Abfühlkreise 7 gelöscht werden. Wenn die Spannungspegel der Bit-Leitungen 4 und 4' zufriedenstellend durch die von den Testdaten-Schreibsteueranschluß 10 gelieferten Spannung bestimmt werden kann, müssen die Abfühlkreise 7 nicht mehr betrieben werden.
Eine Simultan-Vergleichssequenz für die mit den Wortleitungen verbundenen Speicherzellen wird im folgenden beschrieben. Während einer Vorladungs-(Voreinstellungs-)Periode werden die Ausgangsknoten 17 und 17' für die Ergebnisse des Simultan-Vergleiches auf den "H"-Pegel gesetzt. Danach wird die gleiche Operation wie bei der obigen Schreiboperation durchgeführt bis zu einem Zeitpunkt, bei dem die Abfühlkreise 7 aktiviert werden. Nachdem die Spannungspegel der Haupt-Bit-Leitungen bestimmt sind, wird ein Spannungspegel entgegengesetzt, zu dem der Testdaten bei der Schreiboperation an die Testdaten-Schreibanschlüsse 13 und 14 angelegt. Als Ergebnis gehen die Ausgangsknoten 19 und 19' der Komparatoren 15 und 15' auf den "H"-Pegel, wenn der Spannungspegel der den Testdaten-Schreibanschlüsse 13 und 14 zugeführten Testdaten mit dem aus der Speicherzelle ausgelesenen und auf der Haupt-Bit-Leitung erscheinenden Spannungspegel übereinstimmt, wodurch bewirkt wird, daß die Ausgangsknoten 17 und 17' der NOR-Schaltkreise 16 und 16' sich von dem "H"-Pegel in den "L"-Pegel ändern. Daher kann aus der Beobachtung einer Änderung vom "L"-Pegel in den "H"-Pegel eines Ausgangsanschlusses 18 festgestellt werden, daß defekte Bits in allen mit der ausgewählten Wortleitung verbundenen Speicherzelle vorhanden sind. Es sei bemerkt, daß die gleiche Sequenz wie in Fig. 1 hinsichtlich der Testdaten "MARCHING" durchgeführt werden kann. Da entsprechend dem Testverfahren nach diesem Ausführungsbeispiel Simultan-Schreib- und Vergleichsoperationen für mit den Wortleitungen verbundene Speicherzellen durchgeführt werden können, kann die Testzeit auf 1/n der Testzeit eines Halbleiterspeichers nach dem Stand der Technik verringert werden. In diesem Fall bezeichnet n die Anzahl von mit der Wortleitung verbundenen und den Simultan-Schreib- und Vergleichsoperationen unterworfenen Speicherzellen, die normalerweise einen großen Wert, z.B. 500 oder 1000 oder mehr, annimmt.
Wenn das Testdaten-Schreibsteuergatter 8, der Komparator 15, der NOR-Schaltkreis 16 und dergleichen so vorgesehen sind, daß sie nicht dem Abfühlkreis entsprechen, sondern auf der Seite eines Abfühlkreises vorgesehen sind, und wenn der Ausgangsknoten 17 direkt mit dem Ausgangsanschluß 18 verbunden ist, ohne über einen OR-Kreis 26 zu gehen, gehört diese Anordnung gleichfalls zu dem Umfang der vorliegenden Erfindung. Da in diesem Fall eine Hälfte der mit einer Wortleitung verbundenen Speicherzellen der Simultan-Schreib- und Vergleichsoperationen unterworfen wird, kann die Testzeit auf 2/n derjenigen eines Halbleiterspeichers nach dem Stand der Technik verkürzt werden. In diesem Fall ist n die Anzahl der Speicherzellen, die mit der Wortleitung verbunden sind und den Simultan-Schreib- und Vergleichsoperationen unterworden werden.
Die vorliegende Erfindung ist nicht auf die Anordnung der Abfühlkreise 7 nach Fig. 5 begrenzt. Daher können beispielsweise die Abfühlkreise 7 in Übereinstimmung mit den Teilmatrices 40 und 40' angeordnet werden, und diese Anordnung fällt gleichfalls unter die vorliegende Erfindung.
Die vorliegende Erfindung ist nicht auf die Verbindungsbeziehung zwischen den Haupt-Bit-Leitungen und den Bit-Leitungen nach Fig. 5 begrenzt. Daher sind beispielsweise bei einer Speicherzellenmatrix-Anordnung, bei der das Testdaten-Schreibsteuergatter 8 und dergleichen auf der Seite von nur einem Abführkreis vorgesehen sind, die Schalter 43, 44 und 45, die den Haupt-Bit-Leitungen in Fig. 5 zugeordnet sind, unnötig. Die vorliegende Erfindung ist gleichfalls wirksam für eine derartige Speicherzellenmatrix-Anordnung.
Die vorliegende Erfindung ist nicht auf die Speicherzellenmatrix-Anordnung hoher Dichte auf der Basis der gefalteten Bit-Leitungsanordnung nach Fig. 5 begrenzt. Beispielsweise zeigt Fig. 6 eine Modifikation, in der eine Speicherzellenmatrix-Anordnung hoher Dichte auf der Basis einer offenen Bit-Leitungsanordnung dargestellt ist, auf die die vorliegende Erfindung angewandt werden kann. Fig. 6 zeigt eine Anordnung entsprechend einem Haupt-Bit-Leitungspaar, bei der die Speicherzellenmatrix 1 in die zwei Teilmatrices 40 und 40' in der gleichen Weise wie in Fig. 5 aufgeteilt ist. Für die darstellerische Vereinfachung sind verschiedene Schalter vereinfacht durch "Strichschalter" anstelle von Transistoren dargestellt. In Fig. 6 bezeichnen die Bezugszeichen 50, 50', 51, 51', 53, 53', 54 und 54' Schalter zum Verbinden der Bit-Leitungen und der Haupt-Bit-Leitungen, und 52 und 52' Schalter, die den Haupt-Bit-Leitungen zugeordnet sind. In Fig. 6 bezeichnen die gleichen Bezugszeichen wie in den Figuren 1, 3 und 5 die gleichen oder entsprechende Teile. Obwohl der Reihendecoder 5, der Worttreiber 6, das Wortleitungs-Steuertaktsignal φW, das Abfühlkreis-Steuertaktsignal φSA nach Fig. 1 gleichfalls in dieser Modifikation benötigt werden, sind sie zum Zwecke der Vereinfachung in Fig. 6 weggelassen.
Ein Testverfahren mit der Anordnung nach Fig. 6 wird im folgenden über das Ausführungsbeispiel nach Fig. 5 beschrieben. Zuerst wird eine Simultan-Schreiboperation von Testdaten für die mit den Wortleitungen verbundenen Speicherzellen unter Bezugnahme auf einen Fall beschrieben, bei dem die Wortleitung 2 als zu testendes Objekt ausgewählt ist. Bei der Auswahl der Wortleitung 2 werden die Schalter 50 und 50' eingeschaltet. In den Speicherzellen 3a und 3b gespeicherte Daten erscheinen auf den Haupt-Bit-Leitungen 41 und 42' jeweils über die Schalter 50 und 51'. Danach werden die Abfühlkreise 7 der linken und rechten Seite betätigt. Da die Schalter 52 und 52' ausgeschaltet bleiben, sind die Haupt-Bit-Leitungen 41, 41', 42 und 42' elektrisch getrennt. Nachdem die Spannungspegel der Haupt-Bit-Leitungen bei Operation der Abfühlkreise 7 bestimmt sind, wird eine "H"- oder "L"-Pegelspannung entsprechend den Testdaten an die Testdaten-Schreibanschlüsse 27, 28, 29 und 30 angelegt. Dann wird eine "H"-Pegelspannung dem Testdaten-Schreibsteueranschluß 10 zugeführt, so daß die Spannungspegel entsprechend den Testdaten jeweils auf den Bit- Leitungen 4 und 4' über einen Pfad, der aus dem Testdaten-Schreibsteuergatter 8 und dem Schalter 50 besteht, und einen Pfad, der aus dem Testdaten-Schreibsteuergatter 8' und dem Schalter 51' besteht, übertragen werden. Da zu diesem Zeitpunkt die Wortleitung 2 auf "H"-Pegel gehalten wird, werden die Testdaten simultan in die mit den Wortleitungen verbundenen Speicherzellen geschrieben. Dann wird der Testdaten- Schreibsteueranschluß auf den "L"-Pegel gesetzt, und alle Testdaten-Schreibanschlüsse 27 bis 30 werden auf "H"-Pegel gesetzt. Danach werden die Wortleitungen in einen nicht ausgewählten Zustand zu dem gleichen Zeitpunkt wie bei der normalen Speicheroperation gesetzt, so daß eine Reihe von Schreiboperationen beendet wird. In dieser Art wird die "H"- oder "L"-Pegelspannung den Testdaten-Schreibanschlüssen 27 und 30 zugeführt, und die "L"- oder "H"-Pegelspannung wird an die Anschlüsse 28 und 29 angelegt, so daß die Wort leitungen sequentiell ausgewählt werden und die "H"- und "L"-Pegelspannungen, die diesen Anschlüssen zugeführt werden, sequentiell gewechselt werden, wodurch simultan die Testdaten "CHECKERBOARD" geschrieben werden. Wenn die "H"- oder "L"-Pegelspannung den Testdaten-Schreibanschlüssen 27 und 29 zugeführt werden und die "L"- oder "H"-Pegelspannung an die Anschlüsse 28 und 30 angelegt werden, werden die Wortleitungen seguentiell ausgewählt, während die diesen Anschlüssen zugeführten Spannungspegel festgehalten werden, wodurch simultan die Testdaten "MSCAN" geschrieben werden. Wie aus der obigen Beschreibung zu erkennen ist, können entsprechend den Testverfahren der Modifikation nach Fig. 6 diese Testdaten normal geschrieben werden, selbst bei einem Halbleiterspeicher, bei dem die physikalische Anordnung der Speicherzellen in einer Speicherzellenmatrix sich von der logischen Adressenanordnung unterscheidet. Es sei bemerkt, daß zur weiteren Vereinfachung der Simultan-Schreiboperation eine Verriegelung (latching) der Abfühlkreise 7 gelöscht werden kann, wenn die "H"- Pegelspannung dem Testdaten-Schreibsteueranschluß 10 zugeführt wird. Wenn die Spannungspegel der Bit-Leitungen 4 und 4' zufriedenstellend durch eine von dem Testdaten-Schreibsteueranschluß 10 zugeführte Spannung bestimmt werden können, müssen die Abfühlkreise 7 nicht immer betrieben werden.
Eine Simultan-Vergleichssequenz für die Speicherzellen, die mit Wortleitungen verbunden sind, wird nun beschrieben. Die gleiche Operation wie bei der obigen Schreiboperation wird bis zu einem Zeitpunkt durchgeführt, bei dem die Abfühlkreise 7 aktiviert werden. Nachdem die Spannungspegel der Haupt-Bit-Leitungen bestimmt sind, werden Spannungspegel entgegengesetzt zu denen der Testdaten bei der Schreiboperation den Testdaten-Schreibanschlüssen 27 bis 30 zugeführt. Wenn als Ergebnis die zugeführten entgegengesetzten Spannungspegel mit den Spannungspegeln, die auf den Haupt-Bit-Leitungen durch die normale Ausleseoperation erscheinen, übereinstimmen, gehen die Ausgangsknoten 19 und 19' der Komparatoren 15 und 15' auf den "H" -Pegel und bewirken, daß die Ausgangsknoten 17 und 17' der NOR-Schaltkreise 16 und 16' sich von dem "H"-Pegel in den "L"-Pegel ändern. Daher kann aus der Beobachtung einer Änderung vom "L"-Pegel in den "H"- Pegel des Ausgangsanschlusses 18 festgestellt werden, daß defekte Bits in all den mit der ausgewählten Wortleitung verbundenen Speicherzellen vorhanden sind. Es sei bemerkt, daß die gleiche Sequenz wie in Fig. 3 für die Testdaten "MARCHING" angewandt werden kann.
Nach dem Testverfahren der Modifikation nach Fig. 6, wie oben beschrieben, kann eine Testzeit auf 1/n der eines üblichen Halbleiterspeichers verringert werden, da die Simultan-Schreib- und Vergleichsoperationen für die mit den Wortleitungen verbundenen Speicherzellen durchgeführt werden können. In diesem Fall bezeichnet n die Anzahl der mit der Wortleitung verbunden und den Simultan-Schreib- und Vergleichsoperationen unterworfenen Speicherzellen, die normalerweise einen hohen Wert, z.B. 500 oder 1000 oder mehr, annimmt.
Es sei bemerkt, daß, wenn das Testdaten-Schreibsteuergatter 8, der Komparator 15, der NOR-Schaltkreis 16, die Testdaten-Schreibleitungen 22 und 23, die Testdaten-Schreibanschlüsse 27 und 28 und dergleichen auf der Seite jedes einen Abfühlkreises vorgesehen sind und der Ausgangsknoten direkt mit dem Ausgangsanschluß 18 verbunden ist, ohne über den OR-Schaltkreis 26 zu gehen, diese Anordnung gleichfalls unter den Umfang der vorliegenden Erfindung fällt. Da in diesem Fall eine Hälfte der mit der Wortleitung verbundenen Speicherzellen den Simultan-Schreib- und Vergleichsoperationen unterworfen ist, kann die Testzeit auf 2/n derjenigen eines üblichen Halbleiterspeichers verkürzt werden. In diesem Fall bezeichnet n die Anzahl von mit der Wortleitung verbundenen und den Simultan-Schreib- und Vergleichsoperationen unterworfenen Speicherzellen.
Die vorliegende Erfindung ist nicht auf die Verbindungsbeziehung zwischen den Haupt-Bit-Leitungen und den Bit-Leitungen nach Fig. 6 begrenzt. Daher kann die vorliegende Erfindung wirksam für eine Speicherzellenanordnung angewandt werden, bei der die Bit- Leitungen elektrisch mit Haupt-Bit-Leitungen unter Verwendung nur eines Paares von Schaltern, die an zwei Enden der Bit-Leitungen angeordnet sind, verbunden sind.
Fig. 7 zeigt eine andere Schaltkreisanordnung, bei der die Verbindungsbeziehung zwischen dem Komparator 15, dem Bit-Leitungen 4 und 4' oder den Haupt-Bit- Leitungen 41 und 42 in Figuren 1, 5 und 6 geändert ist. Das kennzeichnende Merkmal dieser Anordnung ist wie folgt. Genauer gesagt, sind die Bit-Leitungen 4 und 4' oder die Haupt-Bit-Leitungen 41 und 42 mit den Gates der Transistoren in dem Komparator 15 kreuzverbunden. Bei einem Simultanvergleich für die mit den Wortleitungen verbundenen Speicherzellen können mit dieser Anordnung die gleichen Spannungspegel (nicht invertierte Daten) wie die der Testdaten bei der Schreiboperation den Testdaten-Schreibanschlüssen zugeführt werden. Daher können gewünschte Testdaten unabhängig von den Simultan-Schreib- und Vergleichsoperationen beim Testen zugeführt werden. Die Testdaten-Schreibsteuergatter 8, 8', 20 und 20', die Testdaten-Schreibsteuerleitung 9, der Testdaten- Schreibsteueranschluß 10, die Testdaten-Schreibleitungen 11, 12, 22, 23, 24 und 25 und die Testdaten- Schreibanschlüsse 13, 14 und 27 bis 30, die in den Figuren 1, 3, 5, 6 und 7 gezeigt werden, sind nicht auf die dargestellten Anordnungen begrenzt. Daher kann beispielsweise in Fig. 1 eine einzige Leitung anstelle der Testdaten-Schreibleitungen 11 und 12 verwendet werden, ein einziger Anschluß kann anstelle der Testdaten-Schreibanschlüsse 13 und 14 verwendet werden, zwei Testdaten-Schreibsteuerleitungen 9 können angeordnet werden, und zwei Testdaten-Schreibsteueranschlüsse können vorgesehen sein, so daß die zwei Transistoren in den Testdaten-Schreibsteuergatter 8 und 8' unabhängig von den zwei Testdaten- Schreibsteuerleitungen 9 gesteuert werden können.
In den obigen Ausführungsbeispielen der vorliegenden Erfindung wurden die Simultan-Schreib- und Vergleichsoperationen für die Speicherzellen, die mit Wortleitungen verbunden sind, beschrieben. Allerdings können beispielsweise Testdaten in all die Speicherzellen in einer Speicherzellenmatrix durch unterschiedliche Male von Schreiboperationen geschrieben werden, wenn eine Mehrzahl von Wortleitungen simultan mehrfach ausgewählt wird. Daher müssen bei der vorliegenden Erfindung die Simultan-Schreib- und Vergleichsoperationen nicht in Einheiten von Wortleitungen durchgeführt werden. Beispielsweise kann die Operation für eine Wortleitung oder für eine Mehrzahl von Wort leitungen oder für einen Teil einer Wortleitung durchgeführt werden. Die vorliegende Erfindung ist nicht auf ein DRAM als Halbleiterspeicher begrenzt, sondern sie kann in ähnlicher Weise auf ein statisches RAM, ROM oder dergleichen angewandt werden.
Entsprechend der vorliegenden Erfindung werden, wie oben beschrieben, "0" oder "1" Testdaten simultan von einem externen Anschluß in eine Vielzahl von mit einer ausgewählten Wortleitung verbundenen Speicherzellen geschrieben, und die in die Vielzahl von mit der ausgewählten Wortleitung verbundenen Speicherzellen eingeschriebenen Testdaten werden simultan mit "0" oder "1" erwarteten Datenwerten verglichen, die von dem externen Anschluß an die Vielzahl von mit der ausgewählten Wortleitung verbundenen Speicherzellen zugeführt werden, wodurch stark die Schreib-/Vergleichszeit verringert wird. Somit kann ein Halbleiterspeicher realisiert werden, der in starkem Maße die Testzeit verringern kann.
Wenn eine Mehrzahl von Wortleitungen mehrfach ausgewählt wird, können spezifische Testdaten in all die Speicherzellen durch eine einzige oder mehrfache Schreiboperation geschrieben werden, und die gleiche Wirkung, wie oben beschrieben, kann erzielt werden.
In Fig. 8 ist ein Schaltbild dargestellt, das ein noch anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt. Fig. 8 stellt einen Fall dar, bei dem Simultan-Schreib- und Vergleichsoperationen für alle Speicherzellen in Einheiten von Wortleitungen in einer gefalteten Bit-Leitungsanordnung durchgeführt werden, bei der ein Bit-Leitungspaar in einer identischen Speicherzellenmatrix mit einem Abfühlkreis verbunden ist.
In Fig. 8 bezeichnen die gleichen Bezugszeichen die gleichen Teile wie in Fig. 1. In Fig. 8 bezeichnet das Bezugszeichen 113 einen Latch-Schaltkreis. Der Latch-Schaltkreis 113 verriegelt bzw. speichert Testdaten und liefert Testdaten mit zueinander entgegengesetzten Polaritäten, d.h. komplementären Spannungspegeln, um Datenschreibleitungen 11 und 12 zu testen. Das Bezugszeichen 114 bezeichnet eine Latch-Eingangsleitung; 118 einen Testkreis, der aus einem Testdaten-Schreibsteuergatter 8, einer Testdaten-Schreibsteuerleitung 9, den Testdaten-Schreibsteuerleitungen 11 und 12, einem Komparator 15 und einem NOR-Schaltkreis 16 besteht; 120 eine Ausgangsleitung für das Testergebnis; 121 einen Schalter; 122 einen Multiplexer; 123 eine Datenleitung; 124 einen Daten-Eingangskreis; 125 einen Daten-Ausgangskreis; 126 einen Daten-Eingangsanschluß; 127 einen Daten-Ausgangsanschluß; 128 bis 131 Testmodus-Signalgeneratoren; und 132 einen Spaltendecoder. Zusätzlich ist φP in dem NOR-Schaltkreis 16 ein Vorladungs-Taktsignal, und Vcc ist eine Spannungsversorgung. und bezeichnen jeweils Grundreihen- und Spalten-Taktsignale des Halbleiterspeichers, bezeichnet einen Schreibsteuertakt, und TEO bis TE3 bezeichnen Testmodus- Setzsignale.
Mit der obigen Anordnung bilden das Testdaten- Schreibsteuergatter 8, die Testdaten-Schreibsteuerleitung 9, der Testdaten-Schreibsteuerkreis 10, die Testdaten-Schreibleitungen 11 und 12, der Latch-Kreis 113 und dergleichen einen Simultan-Schreibkreis. Die Testdaten-Schreibsteuerleitung 9, der Testdaten- Schreibsteuerkreis 10, die Testdaten-Schreibleitungen 11 und 12, der Latch-Kreis 11, der Komparator 15, der NOR-Schaltkreis 16 und dergleichen bilden einen Simultan-Vergleichskreis. Bei der Schaltungsanordnung, bei der Daten-Eingangs- und -Ausgangssysteme getrennt sind, wie in Fig. 8 gezeigt wird, muß der Latch-Kreis nicht immer vorgesehen sein, und eine solche Anordnung gehört auch zum Umfang der vorliegenden Erfindung. Das Testdaten-Schreibsteuergatter 8, die Testdaten-Schreibsteuerleitung 9 und die Testdaten- Schreibleitungen 11 und 12 nach Fig. 8 sind nicht auf die dargestellten Anordnungen begrenzt. Daher kann in Fig. 8 eine einzige Schreibleitung anstelle der Testdaten-Schreibleitungen 11 und 12 verwendet werden, und es auch anstelle der Testdaten-Schreibsteuerleitung 9 zwei Testdaten-Schreibsteuerleitungen 9 vorgesehen sein, so daß die zwei Transistoren in dem Testdaten-Schreibsteuergatter 8 unabhängig von den zwei Steuerleitungen 9 gesteuert werden können.
Der Testmodus-Einstellsignalgenerator 128 umfaßt einen Schaltkreis zum Erfassen der Übergangszeitpunkte der Taktsignale , und , die durch den JEDEC bestimmt sind, und er kann durch eine bekannte Anordnung realisiert werden.
Fig. 9 ist ein Flußdiagramm des Testverfahrens nach dem Ausführungsbeispiel nach Fig. 8. In Fig. 9 bedeutet ein "peripherer Kreis" in Schritt S1 einen Schaltungsabschnitt, der die Speicherzellenmatrices und den Testkreis, der durch die Simultan-Schreib- und Vergleichskreise gebildet wird, ausschließt. Dieses Flußdiagramm hat die folgenden zwei Merkmale. Das erste Merkmal ist die Reihenfolge des Tests. Das zweite Merkmal liegt darin, daß, wenn ein Bit-Fehler als Testergebnis bei dem Test der pheripheren Kreise oder des Testkreises erfaßt wird, der Test für den Testkreis oder die Speicherzellenmatrix entsprechend dem darauffolgenden Fluß gestoppt wird und alle Tests angehalten werden.
Fig. 10 zeigt eine Anordnung einer Vielzahl von Speicherzellenlinien, die als Objekte in einem Test der peripheren Schaltkreise entsprechend dem Ausführungsbeispiel, das in Fig. 8 gezeigt wird, dienen. In Fig. 10 werden die Speicherzellenfelder, die durch den gestrichelten Bereich angedeutet sind, als Testobjekte verwendet, so daß die Testzeit der peripheren Schaltkreise verkürzt werden kann. Da diese Operation im Zusammenhang mit dem Ausführungsbeispiel nach Fig. 1 beschrieben wurde, wird seine detaillierte Beschreibung weggelassen.
Die Figuren 11(a) bis 11(h) sind Zeitverläufe, die die Beziehung der Pegelbestimmungen zwischen den Testmodus-Einstellsignalen TE0 bis TE3, den Schreibsteuer-Taktsignal , einem Signal auf der Latch-Eingangsleitung 114, einem Signal auf der Testergebnis- Ausgangsleitung 120, und einem Signal auf der Datenleitung 123 in dem Ausführungsbeispiel nach Fig. 8 zeigen. In den Figuren 11(f) und 11(h) stellen die schraffierten Bereiche willkürliche Pegelperioden dar. Das Testmodus-Einstellsignal TE0 dient als Teststartsignal für die peripheren Schaltkreise. Das Testmodus-Einstellsignal TE1 dient als Teststartsignal für den Testschaltkreis, TE2 als Teststartsignal für den zweiten Schritt, und TE3 als Teststartsignal für die Speicherzellenfelder. Auf der anderen Seite stellen die Bereiche neben den schraffierten Bereichen Perioden dar, während denen die Pegel der Linien bestimmt werden müssen
In dem Beispiel nach Fig. II wird das Schreibsteuer- Taktsignal bei jedem Zyklus geändert, um wechselseitig den Schreibzugriff (entsprechend dem "L"-Pegel) und den Lesezugriff (entsprechend dem "H"-Pegel) durchzuführen. Allerdings ist die vorliegende Erfindung nicht auf diese Sequenz begrenzt. Daher kann, nachdem der Testdaten-Schreibzugriff für alle Wortleitungen durchgeführt wurde, anschließend der Lesezugriff durchgeführt werden. In Fig. 11 ist der Startzeitraum für die peripheren Schaltkreise durch das Testmodus-Einstellsignal TE0 definiert. Allerdings muß das Signal TE0 nicht immer vorgesehen sein. Wie später beschrieben wird, wird bei dem Test der peripheren Schaltkreise der Testdaten-Lese/Schreibzugriff über die Datenleitung 123 und den Multiplexer 122 in der gleichen Weise wie bei einem normalen Schreib/Lesezugriff durchgeführt. Die Übergangs zeitpunkte der , und in bezug auf das Setzen und Löschen des Testmodus sind im Nikkei Micro Device, extra issue No. 1 (May, 1987, pp. 73-80) beschrieben und in Fig. 12 dargestellt. Die Testmodus- Einstellsignalgeneratoren 128 bis 131 in Fig. 8 setzen die Testmoden an den Übergangszeiten der Taktsignale , und fest, wie in den Figuren 12(a), 12(b) und 12(c) gezeigt wird, und danach verriegeln sie die Testmodus-Einstellsignale TEO bis TE3 bei dem "H"-Pegel. Daher werden, wenn der Taktzeitpunkt willkürlich festgesetzt wird, nachdem der Testmodus festgestellt wurde, die Testmodus-Einstellsignale TE0 bis TE3 auf dem "H"-Pegel gehalten.
Ein Beispiel des Tests nach dem Ausführungsbeispiel nach Fig. 8 wird nun unter Bezugnahme auf die Figuren 8 bis 11(h) beschrieben. Wie in Schritt S1 (Fig. 9) gezeigt wird, wird der Test der peripheren Schaltkreise für die Speicherzellenlinien nach Fig. 10 durchgeführt. Genauer gesagt, werden Testdaten dem Daten-Eingangsanschluß 126 in Fig. 8 zugeführt. Die Testdaten werden in eine einzige Speicherzelle in dem schraffierten Bereich in Fig. 10 eingeschrieben, die von dem Reihen- und Spaltendecodern 5 und 132 über den Daten-Eingangskreis 124, den Schalter 121, die Datenleitung 123, und den Multiplexer 122 ausgewählt wird. Die geschriebenen Testdaten werden zu dem Daten-Ausgangsanschluß 127 über den Multiplexer 122, die Datenleitung 123, den Schalter 121, und den Daten-Ausgangskreis 125 ausgelesen. Die ausgelesenen Daten werden zu einem Testgerät außerhalb des Halbleiterspeichers übertragen und werden von dem Testgerät mit den Erwartungswertdaten verglichen. Die obige Operation wird wiederholt, während sequentiell die Position der Speicherzelle in dem schraffierten Bereich nach Fig. 10 verschoben wird. In dem Test der peripheren Schaltkreise werden die Testdaten nicht über die Latch-Eingangsleitung 114 und die Testergebnis-Ausgangsleitung 120 übertragen, sondern nur über die Datenleitung 123. Ein Halbleiterspeicher, der von dem Testgerät als defekt festgestellt wurde, wird von einer Serie des Teststroms (Schritte S2 und S8) ausgeschlossen. Wenn der Tester feststellt, daß der entsprechende Halbleiterspeicher in Ordnung ist, werden die Übergangszeitpunkte der Taktsignale , und so gesetzt, daß sie im Testmodus sind, um das Testmodus-Einstellsignal TE1 zu erzeugen. Dann schreitet die Steuerung zu dem Testablauf des Testkreises (Schritte S2 und S3) fort.
In dem Testablauf des Testschaltkreises wird der Schalter 121 durch das Testmodus-Einstellsignal TE1 geschaltet, so daß der Daten-Eingangsschaltkreis 124 und der Daten-Ausgangsschaltkreis 125 jeweils mit der Latch-Eingangsleitung 114 und der Testergebnis-Ausgangsleitung 120 verbunden sind. Die Testdaten werden simultan in alle Speicherzellen auf einer einzigen Wortleitung, die als Testobjekt der peripheren Schaltkreise dient, über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113, die Testdaten- Schreibleitungen 11 und 12 und das Testdaten-Schreibsteuergatter 8 eingeschrieben. Die eingeschriebenen Testdaten werden gleichzeitig mit Daten des Erwartungswertes verglichen, die dem Komparator 15 über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113 und die Testdaten-Schreibenleitungen 11 und 12 eingegeben werden. Der NOR-Schaltkreis 16 empfängt alle Vergleichsergebnisse und führt gleichzeitig die Feststellung eines Defektes durch. Das Testergebnis wird über die Testergebnis-Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 dem Daten-Ausgangsanschluß 127 zugeführt. Das Testergebnis wird an das Testgerät übertragen, und sein Spannungspegel wird dabei erfaßt. Wenn das Testergebnis ausgegeben wird, das angibt, daß ein defekter Testschaltkreis vorhanden ist, wird der entsprechende Halbleiterspeicher aus der Reihe der Testabläufe (Schritte S4 und S8) ausgeschlossen. Wenn dagegen das Testergebnis ausgegeben wird, das angibt, daß kein Def ekt festgestellt wurde, werden die Übergangszeitpunkte der Taktsignale , und so eingestellt, daß sie im Testmodus sind, um das Testmodus-Einstellsignal TE2 zu erzeugen. Dann rückt die Steuerung zu dem nächsten Testablauf für den Testschaltkreis vor.
In dem nächsten Testschritt wird der Schalter 121 durch das Testmodus-Einstellsignal TE2 so geschaltet, daß der Daten-Eingangskreis 124 und der Daten-Ausgangskreis 125 jeweils mit der Datenleitung 123 und der Testergebnis-Ausgangsleitung 120 verbunden ist. Invertierte Daten der Testdaten, die gleichzeitig während des vorhergehenden Testablaufes bzw. -schrittes eingeschrieben wurden, werden in ein Bett der Speicherzellen auf der einzigen Wortleitung geschrieben, die von dem Spaltendecoder über die Datenleitung 123 und den Multiplexer 122 ausgewählt wird.
Das der Defekterfassung in dem NOR-Schaltkreis 116 unterworfene Testergebnis wird dem Testgerät übertragen, und sein Spannungspegel wird dabei in der gleichen Weise wie in dem vorhergehenden Testablauf festgestellt. Eine Speicherzelle, in die die invertierten Daten eingeschrieben wurden, wird auf die ausgewählte Wortleitung verschoben, und die obige Operation wird wiederholt. Wenn der Testschaltkreis kein Ergebnis der Defekterfassung ausgibt, wird der entsprechende Halbleiterspeicher aus der Reihe der Testabläufe (Schritte S4 und S8) ausgeschlossen. Wenn dagegen der Testschaltkreis das Ergebnis der Defekterfassung ausgibt, werden die Übergangszeitpunkte der Taktsignale , und auf den Testmodus eingestellt, um das Testmodus-Einstellsignal TE3 zu erzeugen. Dann geht die Steuerung zu dem Testablauf für die Speicherzellenmatrices vor (Schritte S4 und S5).
In dem Testablauf der Speicherzellenmatrices oder -felder wird der Schalter 121 durch das Testmodus- Einstellsignal TE3 so geschaltet, daß der Daten-Eingangskreis 124 und der Daten-Ausgangskreis 125 jeweils mit der Latch-Eingangsleitung 114 und der Testergebnis-Ausgangsleitung 120 verbunden sind. Die Testdaten werden simultan in alle Speicherzellen auf einer Wortleitung, die von dem Reihendecoder ausgewählt ist, über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113, die Testdaten-Schreibleitungen 11 und 12 und das Testdaten-Schreibsteuergatter 8 eingeschrieben. Die eingeschriebenen Testdaten werden simultan mit Erwartungswertdaten verglichen, die dem Komparator 15 über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113 und die Testdaten-Schreibleitungen 11 und 12 zugeführt werden. Der NOR-Schaltkreis 16 empfängt alle Vergleichsergebnisse und führt simultan eine Defekterfassung durch. Das Testergebnis wird an dem Daten-Ausgangsanschluß 127 über die Testergebnis-Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Das Testergebnis wird an das Testgerät übertragen, und dabei wird sein Spannungspegel bestimmt. Die obige Operation wird wiederholt, während aufeinanderfolgend die Positionen der Wortleitungen verschoben wird. Wenn in diesem Fall das Erfassungsergebnis, das angibt, daß defekte Bits festgestellt wurden, ausgegeben wird, wird der entsprechende Halbleiterspeicher aus der Reihe der Testabläufe (Schritte S6 und S8) ausgeschlossen. Wenn dagegen das Ergebnis der Erfassung angibt, daß keine def ekten Bits vorhanden sind, wird der Halbleiterspeicher als gut bewertet (Schritte S6 und S7).
Die Reihe der Testoperationen wird durch die Übergangszeitpunkte der Taktsignale , und , die in den Figuren 12(a), 12(b) und 12(c) gezeigt sind, gelöscht bzw. beendet. Es sei bemerkt, daß in Fig. 11 T1 den Testzeitraum der peripheren Schaltkreise angibt, T2 den Testzeitraum für den Testschaltkreis und T3 den Testzeitraum für die Speicherzellenmatrices. In Fig. 12 gibt T11 einen Zeitraum an, der einem Einstellzyklus des Testmodus entspricht, und T12 gibt einen Zeitraum entsprechend einem Löschzyklus des Testmodus an.
Die Figuren 13(a) bis 13(k) sind detaillierte Zeitverläufe, die auf den Test der Speicherzellenmatrices entsprechend dem Ausführungsbeispiel nach Fig. 8 gerichtet sind. Bezugszeichen und dergleichen in den Figuren 13(a) bis 13(k) entsprechen denen nach Fig.8.
Der Test der Speicherzellenfelder entsprechend dem Ausführungsbeispiel nach Fig. 8 wird nun genauer unter Bezugnahme auf die Figuren 8 und 13(a) bis 13(k) beschrieben. Eine simultane Schreiboperation von Testdaten in Einheiten von Wortleitungen wird wie folgt durchgeführt. Die Taktsignale , und , die in den Figuren 13(a) und 13(c) gezeigt sind, gehen auf "L"-Pegel, und der Halbleiterspeicher wird in einen Schreibmodus gesetzt. Dann geht das Vorladungs- Taktsignal φP nach Fig. 13(d) auf "L"-Pegel, und danach wird der Reihendecoder 5 so aktiviert, daß er z.B. die Wortleitung 2 auswählt. Das Wortleitungs- Steuertaktsignal nach Fig. 13(e) wird auf "H"-Pegel gesetzt, um den Worttreiber 6 zu aktivieren, wobei die ausgewählte Wortleitung 2 auf "H"-Pegel gesetzt wird. Nachdem Daten von allen Speicherzellen, mit der der Wortleitung 2 verbunden sind, auf den Bit-Leitungen erscheinen, geht das Abfühlkreis-Steuertaktsignal nach Fig. 13(f) auf den "H"-Pegel, wodurch der Abfühlkreis 7 betätigt wird. Bei Operation des Abfühlkreises 7 werden die Spannungspegel der Bit-Leitungen bestimmt, und danach werden, wie in Fig. 13(g) gezeigt wird, "H"- oder "L"-Pegelkomplementärsignale entsprechend den Testdaten an die Testdaten-Schreibleitungen 11 und 12 geliefert. Die Testdaten werden über den Daten-Eingangsanschluß 126 eingegeben, während das Taktsignal WE auf dem "L"-Pegel gehalten wird, wie in Fig. 13(j) gezeigt wird. Im Lesemodus werden Daten während eines Übergangszeitraumes des Taktsignals RAS, das vom "H"-Pegel zum "L"-Pegel wechselt, ausgelesen. Wie in Fig. 13(h) gezeigt wird, wird die Testdaten-Schreibsteuerleitung 9 auf "H"- Pegel gesetzt, und ein Spannungspegel entsprechend den Testdaten wird an die Bit-Leitungen geliefert. Da zu diesem Zeitpunkt die Wortleitung 2 auf "H"-Pegel gehalten wird, wird die simultane Schreiboperation der Testdaten in Einheiten von Wortleitungen durchgeführt. Während des simultanen Schreibmodus weist der Spannungspegel des Daten-Ausgangsanschlusses 127 nach Fig. 13(k) einen hohen Wert auf, wie durch die durchgezogene Linie angegeben wird.
Auf diese Weise werden die Wortleitungen 2, 2', ... ssequentiell ausgewählt, und die "H"- und "L"-Pegelspannungen, die den Testdaten-Schreibleitungen 11 und 12 zugeführt werden, werden sequentiell alterniert, wodurch Simultan-Testdaten "MSCAN" geschrieben werden. Genauer gesagt, werden in Fig. 8 "H"- oder "L"- Pegel Testdaten in die Speicherzellen 3a, 3b,3a' und 3b' eingeschrieben. Wenn die "H"- und "L"-Pegelspannungen, die den Testdaten-Schreibleitungen 11 und 12 zugefügt werden, für jede zweite Wortleitung alterniert wird, können Testdaten "CHECKERBOARD" simultan geschrieben werden. Genauer gesagt, werden in Fig. 8 "H"- oder "L"-Pegeldaten in die Speicherzellen 3a und 3b und "L"- oder "H"-Pegeldaten in die Speicherzellen 3a' und 3b' geschrieben. Um weiterhin die simultane Schreiboperation zu vereinfachen, kann, wenn die Testdaten-Schreibsteuerleitung 9 auf einen "H"-Pegel gesetzt wird, das Abfühlkreis-Steuertaktsignal zeitweise auf "L"-Pegel gesetzt werden, um so die Verriegelung des Abfühlkreises 7 zu löschen. Wenn die Spannungspegel der Bit-Leitungen zufriedenstellend durch eine Spannung bestimmt sind, die von der Testdaten- Schreibsteuerleitung 9 zugeführt wird, muß der Abfühlkreis 7 nicht immer arbeiten.
Eine simultane Vergleichssequenz in Einheiten von Wortleitungen wird nun beschrieben. Die gleiche Operation wie die normale Schreiboperation wird bis zu einem Zeitpunkt durchgeführt, bei dem der Abfühlkreis 7 betätigt wird. Nachdem die Spannungspegel der Bit- Leitungen bestimmt sind, werden Erwartungswertdaten auf die Testdaten-Schreibleitungen 11 und 12 über den Daten-Eingangskreis 124 und den Schalter 121 gegeben. In diesem Fall wird die Testdaten-Schreibsteuerleitung auf "L"-Pegel gehalten. Wenn als Ergebnis die aus der Speicherzelle ausgelesenen Daten mit den Erwartungswertdaten übereinstimmen, d.h. wenn die aus der Speicherzelle ausgelesenen Daten Fehlerdaten sind, geht der Ausgangsknoten des Komparators 15 auf den "H"-Pegel und bewirkt, daß der Ausgangsknoten 17 des NOR-Schaltkreises 16 sich vom "L"-Pegel in den "H"-Pegel ändert. Daher kann aus der Beobachtung eine Änderung im Spannungspegel, die an dem Daten-Ausgangsanschluß 127 auftaucht, festgestellt werden, daß defekte Bits in all denen mit der ausgewählten Wortleitung verbundenen Speicherzellen vorhanden sind. Dieser Zustand ist in Fig. 13(k) gezeigt. In Fig. 13(k) gibt der "H"-Pegel an, daß defekte Bits vorhanden sind, und der "L"-Pegel gibt an, daß alle Bits in Ordnung sind oder die Schreiboperation durchgeführt wird.
Ein praktischer Vorgang wird nun beschrieben, wenn die Testdaten mit den aus der Speicherzelle ausgelesenen Daten übereinstimmen. Es wird ein Fall beschrieben, bei dem "H"-Pegel Testdaten in die Speicherzelle 3a über die Testdaten-Schreibleitung 11 geschrieben werden. In diesem Fall werden in dem Simultan-Vergleichsmodus "L"-Pegeldaten an die Testdaten-Schreibleitung 11 übertragen, und "H"-Pegeldaten werden an die Testdaten-Schreibleitung 12 übertragen. Dann werden diese Daten mit den aus der Speicherzelle 3a ausgelesenen Daten verglichen. Wenn die aus der Speicherzelle 3a ausgelesenen einen falschen Pegel, z.B. eine "L"-Pegel, aufweisen, geht die Bit-Leitung BL1, d.h. das Gate des Transistors 15a des Komparators 15 auf den "L"-Pegel, und der Transistor 15a wird ausgeschaltet. In diesem Fall wird die Bit-Leitung - bei Operation der Blindzelle und des Abfühlkreises 7 auf "H"-Pegel gesetzt. Das Gate des Transistors 15b des Komparators 15 ändert sich auf den "H"-Pegel. Somit wird der Transistor 15b ausgeschaltet, und die von der Testdaten-Schreibleitung 12 an den Komparator 15 eingegebenen "H"-Pegeldaten erscheinen an dem Ausgangsknoten 19, wodurch der Ausgangsknoten 17 des NOR-Schaltkreises 16 sich vom "L"-Pegel in den "H"-Pegel ändert.
Bei der obigen Operation wurde der Fall erläutert, bei dem die Testdaten-Schreibleitungen 11 und 12 jeweils in dem Schreibmodus auf "H"- und "L"-Pegel gesetzt wurden. Wenn die Testdaten-Schreibleitungen 11 und 12 jeweils in dein Schreibmodus auf "L"- und "H"- Pegel gesetzt werden, wird die gleiche Operation, wie oben beschrieben, durchgeführt.
In dem Simultan-Schreib- und Vergleichstestverfahren entsprechend der obigen Beschreibung wurden beispielhaft "MSCAN" und "CHECKERBOARD" als Testdaten verwendet. Es kann auch ein Test unter Verwendung von "MARCHING" durchgeführt werden. Dieser Test kann durch die folgenden Sequenzen erzielt werden. Der Schreibzugriff von Hintergrunddaten in bezug auf alle Speicherzellen und der folgende simultane Vergleich der ausgelesenen Daten werden in der gleichen Weise wie bei den Operationen, die "MSCAN" verwenden, durchgeführt, und die gleichen Simultan-Schreib- und Vergleichsoperationen werden durchgeführt, während die den Testdaten-Schreibleitungen 11 und 12 zugeführten Spannungspegel invertiert werden. Da jedoch in der vorliegenden Erfindung Daten des gleichen Pegels simultan in alle oder eine Mehrzahl von Speicherzellen oder zusätzlichen Speicherzellen, die mit einer ausgewählten Wortleitung verbunden sind, eingeschrieben werden, kann eine Defekterfassung einer Decodierfunktion unter Verwendung einer Spaltenadresse, die mit dem üblichen Verfahren durchgeführt werden kann, nicht durchgeführt werden. Daher wird für eine Defekterfassung der Decodierfunktion unter Verwendung von Spaltenadressen ein Test, der "MARCHING" verwendet, zusätzlich für alle Speicherzellen und zusätzliche Speicherzellen, die mit einer oder einer Vielzahl von Wortleitungen in der Speicherzellenmatrix 1 verbunden sind, durchgeführt.
Da bei dem Testverfahren nach dein Ausführungsbeispiel nach Fig. 8 Simultan-Schreib- und Simultan-Vergleichsoperationen für die mit Wortleitungen verbundenen Speicherzellen durchgeführt werden können, kann die Testzeit auf 1/n eines üblichen Halbleiterspeichers verkürzt werden. In diesein Fall bezeichnet n die Anzahl von Speicherzellen, die den Simultan- Schreib- und Vergleichsoperationen unterworfen sind und mit einer Wortleitung verbunden sind, die normalerweise einen großen Wert, z.B. 500 oder 1000 oder mehr, annimmt. Selbstverständlich kann die Modifikation nach Fig. 7 bei dem Ausführungsbeispiel nach Fig. 8 angewandt werden.
Fig. 14 zeigt eine Anordnung des Testdaten-Schreibsteuerkreises 110, der in Fig. 8 gezeigt ist. In Fig. 14 bezeichnet φSA(d) ein Verzögerungssignal des Abfühlkreis-Steuertaktsignals, das einen Zeitpunkt ein-J stellt, bei dem die Testdaten-Schreibsteuerleitung 9 auf den "H"-Pegel gesetzt wird. Die durch die Testmodus-Einstellsignale TE1 bis TE3 definierte Logik steuert, um nicht irrtümlich eine Simultan-Schreiboperation von Testdaten während des Tests der per ipheren Schaltkreise und während der zweiten Hälfte des Tests des Testschaltkreises zu bewirken. Die Testdaten-Schreibsteuerleitung 9 wird nur während der ersten Hälfte des Tests des Testschaltkreises und während des Tests der Speicherzellenfelder auf "H"- Pegel gesetzt. Während des Tests der Speicherzellenfelder können, um intern Start und Endzeitpunkte der Schreib- und Leseoperationen der Testdaten für alle Wortleitungen in dem Halbleiterspeicher zu setzen, Ausgangsdaten von einem Adreßzähler-Schaltkreis dem Testdaten-Schreibsteuerkreis 110 eingegebenen werden und als Steuersignal verwendet werden.
Fig. 15 zeigt eine Anordnung eines Latch-Schaltkreises 113 nach Fig. 8. In Fig. 15 bezeichnet das Bezugszeichen TG ein Übertragungstor. Daten werden durch das Übertragungstor TG und zwei Inverter verriegelt bzw. gesperrt. Wenn ein durch einen Pfeil angegebenes Eingangssignal auf "H"-Pegel gesetzt wird, wird das Transfertor TG eingeschaltet. Die Datenverriegelungs-Operation wird zu einem Zeitpunkt durchgeführt, bei dem das Taktsignal im Lesemodus vom "H"-Pegel auf den "L"-Pegel geht. Die verriegelten oder gehaltenen Daten werden auf den Testdaten- Schreibleitungen 11 und 12 zu einem Zeitpunkt gesandt, bei dem ein Signal φSA(d)' vom "L"-Pegel auf den "H"-Pegel geht. Das Signal φSA(d)' ist ein verzögertes Signal des Abfühlkreis-Steuertaktsignals, das um einen kleineren Verzögerungswert als das Signal φSA(d)' verzögert wird.
Fig. 16 zeigt eine Anordnung des Schalters 121 nach Fig. 8. Der Schalter 121 verbindet den Dateneingangskreis 124 oder den Datenausgangskreis 125 mit der Latch- Eingangsleitung 114, der Testergebnis-Ausgangsleitung 120 oder der Datenleitung 123. In Fig. bezeichnet das Bezugszeichen TG ein Übertragungstor, das eingeschaltet wird, ein durch einen Pfeil bezeichnetes Eingangssignal auf "H"-Pegel gesetzt wird.
Fig. 17 zeigt eine Anordnung eines Dateneingangskreises 124 nach Fig. 8. Der Dateneingangskreis 124 ruft Testdaten oder normale Eingangsdaten ab und kann Erwartungswert-Daten von dem Dateneingangsanschluß 126 im Lesemodus während der Tests des Testschaltkreises und der Speicherzellenfelder abrufen.
Fig. 18 zeigt eine Anordnung nach noch einen anderen Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 18 wird die vorliegende Erfindung für ein I/O COMMON Halbleiterspeicher angewandt. Fig. 18 zeigt nur die pheripheren Schaltkreise eines Dateneingangs/Ausgangskreises. Der Schaltkreis nach Fig. 18 wird anstelle des Schaltkreises verwendet, der durch den Schalter 121, den Dateneingangskreis 124, den Datenausgangskreis 125, den Dateneingangsanschluß 126 und den Datenausgangsanschluß 127 nach Fig. 8 gebildet wird. Es kann die Schaltung einschließlich der Speicherzellen Matrizes, des Testschaltkreises, des Latch-Schaltkreises und dergl. nach Fig. 8 (nicht in Fig. 18 gezeigt) verwendet werden. In Fig. 18 bezeichnet das Bezugszeichen 133 einen Schalter, 134 einen Dateneingangs/-ausgangs-(I/O)-Schaltkreis, und 135 einen Daten-(I/O)-Anschluß. Die Beziehung der Pegelbestimmung zwischen den Testmodus-Einstellsignalen, den Schreib-Steuertaktsignalen, der Latch-Eingangsleitung 114 der Testergebnis-Ausgangsleitung 120 und der Datenleitung 123 ist die gleiche, wie in den Zeitverläufen in den Fig 11(a) bis 11(h) gezeigt werden, wenn alle Tests entsprechend diesem Ausführungsbeispiel durchgeführt werden.
Die Fig. 19(a) bis 19(j) sind Zeitdarstellungen, die den Test der Speicherzellen-Matrizes berücksichtigen, bei dem der Dateneingangsanschluß 126 und der Datenausgangsanchluß 127, die in den Zeitverläufen nach Fig. 13 gezeigt werden, durch den Daten-I/O-Anschluß 135 ersetzt sind. Die Bezugszeichen und dergl. in den Fig. 19(a) bis 19(j) entsprechen denen in Fig. 8 und 18.
Wortleitungen des Tests der Speicherzellen-Matrix entsprechend dem Ausführungsbeispiel nach Fig. 18 wird nun unter Bezugnahme auf die Fig. 8, 18 und 19 beschrieben. Es sei bemerkt, daß - da die Simultan- Schreibsequenz in dergl. Weise erläutert werden kann, wie bei dem Ausführungsbeispiel nach Fig. 8 - ihre Beschreibung wegelassen wird. Zu dem Zeitpunkt, bei dem das Taktsignal nach Fig. 19(a) auf den "L"- Pegel geht, werden Erwartungswert-Daten von dem Daten-I/O-Anschluß 135, wie in Fig. 19(j) gezeigt wird, von dem Latch-Schaltkreis 113 abgerufen. Nachdem die Erwartungswert-Daten verriegelt, bzw. gesperrt sind, setzt der Daten-I/O-Schaltkreis 134 die Latch-Eingangsleitung in einen schwimmenden bzw. potentialfreien Zustand. Nachdem die Spannungespegel der Bit-Leitungen bei Operation des Abfühlkreises 7 bestimmt sind, werden die von dem Latch-Schaltkreis 113 abgerufenen Erwartungswert-Daten an die Testdaten-Schreibleitungen 11 und 12 übertragen. Zu diesem Zeitpunkt wird die Testdaten-Schreibsteuerleitung 9 auf "L-"Pegel gehalten. Als Ergebnis dient der Ausgangsknoten 19 des Komperators 15 auf "H"-Pegel, wenn aus der Speicherzelle ausgelesene Daten Fehlerdaten sind, wodurch der Ausgangsknoten 17 des NOR-Schaltkreises 16 sich vom "L"-Pegel in den "H"-Pegel ändert. Daher kann bei Beobachtung einer Änderung des an dem Daten-I/O-Anschluß 135 über den Schalter 133 erscheinenden Spannungspegel festgestellt werden, daß defekte Bits in allen Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, vorhanden sind. Genauer gesagt, gibt in Fig. 19(j) der "H"-Pegel an, daß defekte Bits vorhanden sind und der "L"- Pegel gibt an, daß alle Bits in Ordnung sind oder eine Schreiboperation durchgeführt wird.
Fig. 20 zeigt eine Anordnung des Schalters 133 nach Fig. 18. In Fig. 20 bezeichnet das Bezugszeichen TG ein Übertragungstor, das eingeschaltet wird, wenn ein durch einen Pfeil angegebenes Eingangssignal auf den "H"-Pegel gesetzt wird.
Fig. 21 zeigt eine Anordnung des Daten-I/O-Schaltkreises 134 nach Fig. 18. In Fig. 21 bezeichnet (d) ein Verzögerungssignal des Taktsignals , das dazu dient, die Latch-Eingangsleitung 114 in den schwimmenden Zustand zu setzen, nachdem die Erwartungswert-Daten von dem Latch-Schaltkreis 113 abgerufn worden sind. Das Bezugszeichen 136 bezeichnet PMOS Transistoren und 137 bezeichnet NMOS Transistoren. Diese Transistoren dienen dazu, daß Schwimmen der Latch-Eingangsleitung 114, daß Schwimmen der Signalleitung 138 in dem Testdaten-Lesemodus und das Schwimmen der Signalleitung 139 in dem Testdaten- Schreibmodus in Übereinstimmung mit den Ausgangssignalen von einem NAND-Schaltkreis und einem NOR- Schaltkreis zu realisieren.
In den obigen Ausführungsbeispielen der vorliegenden Erfindung wurden die Simultan Schreib- und Vergleichsoperationen für die mit Wortleitungen verbundenen Speicherzellen beschrieben. Wenn allerdings beispielsweise eine Vielzahl von Wortleitungen gleichzeitig mehrfach ausgewählt werden, können Testdaten in alle die Speicherzellen in einer Speicherzellen-Matrix durch mehrfaches Durchführen von Schreiboperationen eingeschrieben werden. Daher müssen bei der vorliegenden Erfindung die Simultan-Schreib- und Vergleichsoperationen nicht in Einheiten von Wortleitungen durchgeführt werden. Beispielsweise kann die Operation für eine einzige Wortleitung oder für eine Vielzahl von Wortleitungen oder für einen Teil eine Wortleitung durchgeführt werden.
Die obigen Ausführungsbeispiele verwenden eine gefaltete Bit-Leitungsanordnung als Speicherzellen-Matrixanordnung. Allerdings ist die vorliegende Erfindung nicht auf dieser Speicherzellen-Matrixanordnung begrenzt. Beispielsweise kann die vorliegende Erfindung in gleicher Weise für eine offene Bit-Leitungsanordnung angewandt werden, bei der ein Bit-Leitungspaar durch Bit-Leitungen in unterschiedlichen Speicherzellen-Matrizes gebildet wird, die einen Abfühlkreis zwischen ihnen einschließen.
Fig. 22 zeigt eine Anordnung eines Testschaltkreises in einem Halbleiterspeicher, der die offene Bit-Leitungsanordnung verwendet, wobei nur ein Hauptteil dargestellt ist, der einer der Speicherzellen-Matrizes zugeordnet ist, die zwischen sich einen Abfühlkreis einschließen. In Fig. 22 bezeichnet das Bezugszeichen 8A ein Testdaten-Schreibsteuertor, entsprechend einer Bit-Leitung und 15A einen logischen Koperator. In diesem Fall verwendet der Komperator 15A den Transistor 15a in dem Komperator 15 nach Figur 8. Das Bezugszeichen 16A bezeichnet einen NOR-Schaltkreis, dessen schaltungsgemäße Ausgestaltung modifiziert ist. Um den Spannungspegel des Ausgangsergebnisses früher zu bestimmen, sind eine Vielzahl von Ausgangsleitungen 140 vorgesehen und ihre Ausgangssignale werden einem OR-Schaltkreis 141 zugeführt. Das Bezugszeichen 17A bezeichnet einen Ausgangsknoten des NOR-Schaltkreises 16 A. Andere Bezugszeichen in Fig. 22 bezeichnen die gleichen Teile wie in Fig. 8. In Figur 22 sind der Worttreiber, der Abfühl-Schaltkreis und dergl. weggelassen. Die Simultan-Schreib- und Vergleichsoperationen von Testdaten durch einen Testschaltkreis 118' dieses Ausführungsbeispiels sind die gleichen, wie in dem Ausführungsbeispiel nach Fig. 8. Allerdings sind in diesem Fall die Testdaten auf "MSCAN" begrenzt.
Figur 23 zeigt eine Anordnung, bei der zwei Testdaten-Schreibleitungen vorgesehen sind. Mit dieser Anordnung können Testdaten "CHECKERBOARD" und "MARCHING" in dergl. Weise wie in dem Ausführungsbeispiel nach Fig. 8 verwendet werden. In diesem Fall kann die Simultan-Schreiboperation von "MSCAN" dadurch realisiert werden, daß ein identischer Spannungspegel, der den Testdaten-Schreibleitungen 11 und 12 unabhängig von der sequenziellen Auswahl der Wortleitungen zugeführt wird, festgelegt wird. Die Simultan-Schreiboperation von "CHECKERBOARD" kann realisiert werden, in dem alternierend unterschiedliche Spannungspegel den Testdaten-Schreibleitungen 11 und 12 bei sequenzieller Auswahl von Wortleitungen zugeführt werden. Was "MARCHING" betrifft, wird zuerst die Simultan- Schreiboperation von Hintergrunddaten für alle Speicherzellen in dergl. Weise wie in dem Test, der "MSCAN" verwendet, durchgeführt. Dann werden beispielsweise aus den Speicherzellen, die mit der Wortleitung 2 in Fig. 23 verbunden sind, ausgelesenen Daten simultan mit den Erwartungswert-Daten verglichen. Danach werden unterschiedliche Spannungspegel den Testdaten-Schreibleitungen 11 und 12 zugeführt, um simultan Daten in die mit einer Wortleitung 2 verbundenen Speicherzellen zu schreiben. Danach wird die Simultan-Vergleichsoperation in ähnlicher Weise durchgeführt. Ein Spannungspegel, entgegengesetzt zu dem der Hintergrunddaten, wird simultan den Testdaten-Schreibleitungen 11 und 12 zugeführt um Simultan- Daten in die mit der Wortleitung 2 verbundenen Speicherzellen zu schreiben. Danach wird die Simultan- Vergleichsoperation in gleicher Weise durchgeführt. Die obigen Operationen werden nacheinander für die Wortleitung 2' und die folgenden Leitungen durchgeführt. Auf diese Weise kann "MARCHING" in Einheiten von Wortleitungen realisiert werden. Wenn die offene Bit-Leitungsanordnung als zu steuerndes Objekt verwendet wird, gibt es sowohl einen Fall, bei dem ein identischer Spannungspegel den Daten-Schreibleitungen 11 und 12 (im Fall von "MARCHING") zugeführt wird, als auch einen Fall, bei dem komplementäre Spannungspegel jeweils den Testdaten-Schreibleitungen 11 und 12 zugeführt werden (in den Fällen von "MSCAN" und "CHECKERBOARD"). Aus diesem grund muß der in Fig. 15 gezeigte Latch-Schaltkreis 113 so modifiziert werden, daß er nicht nur unterschiedliche Spannungspegel, sondern auch einen identischen Spannungspegel an die Testdaten-Schreibleitungen 11 und 12 ausgibt. Die vorliegende Erfindung kann in gleicher Weise für eine Speicherzellen-Matrixanordnung hoher Dichte für einen Halbleiterspeicher mit sehr großer Kapazität angewandt werden, bei dem die Bit-Leitungen eine hierarchische Struktur aufweisen und Abfühlkreise an beiden Seiten der Speicherzellen-Matrizes vorgesehen sind.
Für Details der Modifikationen der offenen Bit-Leitungsanordnung, die in den Fig. 22 und 23 gezeigt ist und für das Simultan-Schreib- und Vergleichsverfahren von Testdaten für die Speicherzellen-Matrixanordnung hoher Dichte kann auf die Beschreibungsteile im Zusammenhang mit den Fig. 5 und 6 verwiesen werden.
Bei der vorliegenden Erfindung ist ein Halbleiterspeicher nicht auf ein DRAM beschränkt. Beispielsweise kann die vorliegende Erfindung in gleicher Weise für ein statisches RAM, ein ROM oder dergl. angewandt werden.
Mit der Anordnung nach dem Ausführungsbeispiel in Fig 23 werden "0" oder "1" Testdaten simultan von einem externen Anschluß zur Eingabe / Ausgabe normaler Daten in eine Mehrzahl von Speicherzellen, die mit einer ausgewählten Wortleitung verbunden sind, eingeschrieben wobei die eingeschriebenen Testdaten simultan mit "0" oder "1" Erwartungswert-Daten verglichen werden, die von einem externen Anschluß der Mehrzahl von mit der ausgewählten Wortleitung verbundenen Speicherzellen zugeführt werden, wodurch eine Schreib-/Vergleichszeit stark verringert wird. Somit kann ein Halbleiterspeicher realisiert werden, mit dem die Testzeit stark verkürzt wird.
Wenn eine Mehrzahl von Wortleitungen mehrfach ausgewählt wird, kann ein spezifisches Testmuster in die Speicherzellen einmal oder mehrere Male bei der Schreiboperation eingeschrieben werden, und es wird die gleiche oben beschriebene Wirkung erzielt.
Fig. 24 zeigt eine Schaltungsanordnung eines Halbleiterspeichers, bei dem die vorliegende Erfindung angewandt wird. In Fig. 24 bezeichnen die gleichen Bezugszeichen wie in Fig. 8 die gleichen Teile. Das Bezugszeichen 201 bezeichnet einen Adress-Puffer, 204 einen Dateneingangskreis und 205 einen Datenausgangskreis. Die durch schraffierte Darstellungen in Fig. 24 angegebenen Schaltkreise entsprechen pheripheren Schaltkreisen. Eine Speicherzellen-Linie 212, die durch Punkte in einer Speicherzellen-Matrix bzw. einem Speicherzellen-Feld 1 bezeichnet ist, ist in einer diagonalen Richtung verbunden. Das Bezugszeichen BT bezeichnet Bit-Leitungen. Das Bezugszeichen 213 bezeichnet einen Simultan-Schreibkreis und 214 einen Simultan-Vergleichskreis. Die Schaltkreise 213 und 214 bilden einen Testschaltkreis 118. Das Bezugssymbol W&sub1; bezeichnet Eingangsdaten entsprechend Testdaten, W2' Eingangsdaten entsprechend den Testdaten W&sub1; oder deren invertierten Daten, R Ausgangsdaten entsprechend ausgelesenen Daten, F Ausgangsdaten entsprechend einem Vergleichsergebnis von dem Testschaltkreis 118. Die Daten W1', W2', R und F und Erwartungswert-Daten A sind mit einem Speicher-Testgerät über externe Verbindungsanschlüsse in dem Halbleiterspeicher verbunden. Diese Anschlüsse können unabhängig angeordnet sein, aber es kann ein Dateneingangsanschluß und dergl. gemeinsam dafür verwendet werden. Für die detaillierten Schaltkreis-Anordnungen des Simultan-Schreibkreises 213 und des Simultan-Vergleichskreises wird auf die vorhergehenden Ausführungsbeispiele bezug genommen.
Fig. 25 ist ein Fluß-Diagramm eines Testverfahrens. Tabelle 1 faßt die Typen der Eingangs-/Ausgangsdaten- Positionen der Vergleichs- und Defekterfassungsoperationen und Speicherzellen als zu testende Objekte zusammen, wenn der Test in Übereinstimmung mit dem Fluß-Diagramm nach Fig. 25 durchgeführt wird. In Fig. 25 und Tabelle 1 werden pheriphere Schaltkreise, die nicht Speicherzellen-Felder oder Testschaltkreis sind, einfach als "peripherer Schaltkreis" bezeichnet. Darüber hinaus werden das Speicherzellen-Feld bzw. die Speicherzellen-Matrix und der Testschaltkreis einfach als "anderer als peripherer Schaltkreis" bezeichnet. Das Fluß-Diagramm nach Fig. 25 weist das Merkmal in der Reihenfolge der Tests auf. Wenn darüber hinaus in dem Fluß-Diagramm nach Fig. 25 das Testergebnis der pheripheren Schaltkreise einen Defekt darstellt, geht der Ablauf zu Schritt S13 "defekter Chip". Daher wird ein Test für die anderen als die peripheren Schaltkreise in Schritt S15 entsprechend dem nächsten Ablauf gestoppt und die Tests für den gesamten Halbleiterspeicher werden gesperrt. Aus diesem Grund kann Testzeit gespart werden. Genauer gesagt, wird ein Defekt nicht bestimmt, nachdem alle Tests beendet sind, sondern wird bestimmt, wenn ein Defekt erfaßt wird, wobei folgende Tests gesperrt werden. Daher wird Testzeit gespart. Tabelle 1 zu testender Schaltkreis peripherer Schaltkreis anderer als peripherer Schaltkreis Eingangsdaten Testdaten Ausgangsdaten ausgelesene Daten Vergleichsergebnis dem Vergleich unterzogener Bereich außenliegender Halbleiterspeicher innenliegender Halbleiterspeicher der Fehlererfassung unterzogener Bereich außenliegender Halbleiterspeicher innenliegender Halbleiterspeicher zu testende Speicherzelle Speicherzellen auf einer Leitung oder mehr alle Speicherzellen
Der Test des Speichers mit der obigen Anordnung wird wie folgt durchgeführt: Ein Test der peripheren Schaltkreise, die durch den schraffierten Bereich, angegeben sind, wird unter Verwendung der Speicherzellen Linie 212, die durch die Punkte angegeben wird, als Testobjekte durchgeführt. Genauer gesagt, werden die Eingangs-(Test-)Daten W&sub2; von dem Dateneingangs-Schaltkreis 204 abgerufen und die ausgelesenen daten R von dem Datenausgangskreis 205 werden an ein Testgerät außerhalb des Hableiterspeichers übertragen. Die übertragenen Daten werden mit Erwartungswert-Daten verglichen und eine Defekterfassung wird durch das Testgerät durchgeführt. Wenn festgestellt wird, daß ein Halbleiterspeicher defekt ist, ereicht der Ablauf den Schritt S13 "defekter Chip" und der entsprechende Speicher wird aus der Reihe der Testabläufe ausgeschlossen. Wenn ein Halbleiterspeicher als gut befunden wurde, geht die Steuerung zu dem nächsten Testablauf weiter. Bei einem Test von anderen als die peripheren Schaltkreise wird der Test unter Verwendung nur des Testschaltkreises 118 ohne den Betrieb des Testdaten-Eingangskreises 204 und des Testdaten-Ausgangskreises 205 durchgeführt. Zuerst werden die Eingangs-(Test-)Daten W&sub1; in alle mit einer Wortleitung verbundenen Speicherzellen der Speicherzellen-Matrix 1 über den Simultan-Schreibkreis 213 eingeschrieben. Danach werden die in alle Speicherzellen als die Objekte eingeschriebenenen Daten simultan mit Erwartungswert-Daten unter Verwendung des Simultan-Vergleichskreises 214 verglichen und das Vergleichergebnis F wird an das Testgerät außerhalb des Halbleiterspeichers übertragen. Wenn die Speicherzellen auf dieser Wortleitung eine defekte Zelle einschließen, geht das Vergleichsergebnis F auf den "H"-Pegel. Das Testgerät detektiert den Pegel des Vergleichsergebnisses F, um ein Vorhandensein / Nicht-Vorhandensein von Defekten zu bestimmen. Alle Speicherzellen werden getestet, während die Position der Wortleitung als Testobjekt verschoben wird. Testdaten in der Reihe von den oben beschriebenen Testprozeduren können Testdaten eines N-Musters, eines N²-Musters und eines N3/2-Musters verwendet werden. Bei einem Test in einem Massenproduktions-Prozeß für Halbleiterspeicher großer Kapazität werden hauptsächlich Testdaten des N-Musters verwendet, um einen Anstieg der Testzeit unabhängig von einem Testverfahren nach der vorliegenden Erfindung und einem Testverfahren nach dem Stand der Technik zu vermeiden. Wenn eine Testdaten-Länge des üblichen Testverfahrens proportional zu N/n ist (wobei N die Anzahl der Speicherzellen in einem Speicherzellen-Feld und n die Anzahl von Speicherzellen bezeichnen, die simultan getestet werden können), ist die Testdaten-Länge des Testverfahrens nach der vorliegenden Erfindung im Verhältnis zu N1/2. In diesem Fall ist n ein kleiner Wert, z.B. ungefähr 4-6, während N einer Speicherkapazität eines Halbleiters entspricht und einen großen Wert annehmen kann z.B. 1M (mega = eine Million) bei einem Halbleiterspeicher großer Kapazität. Daher kann die Testzeit nach dem Testverfahren nach der vorliegenden Erfindung stark verringert werden (ungefähr 1 : 1000) im Vergleich mit dein Testverfahren nach dem Stand der Technik.
Bei dem obigen Ausführungsbeispiel werden Eingangsdaten simultan in alle Speicherzellen auf einer Wortleitung dem Speicherzellenfeld 1 eingeschrieben. Wenn allerdings die Speicherzellen auf dieser Wortleitung in Teilen getestet werden, werden Eingangsdaten simultan in alle Speicherzellen in jedem geteilten Abschnitt geschrieben.
Bei dem obigen Ausführungsbeispiel werden die Testdaten extern als Eingangsdaten zugeführt. Fig. 26 zeigt beispielhaft einen Fall, bei dem eine ROM block 216 mit einer Mehrzahl von ROM-Elementen einige Testdaten speichert und die Testdaten werden extern ausgewählt. In Fig. 26 bezeichnet das Bezugszeichen 216 einen ROM-Block mit einer Mehrzahl von ROM-Elementen, 217 einen ROM-Elementen-Dekoder und 218 einen ROM- Elementen-Wortreiber. Andere Bezugszeichen entsprechen denen in Fig. 24. Adressdaten, die dem ROM-Elementen-Dekoder 217 angelegt werden, sind ROM-Elementen, Auswahl-Adress-Daten und eine Mehrzahl von Adress-Daten sind in Übereinstimmung mit der Anzahl der ROM-Elementen-Wortleitungen (nicht gezeigt) vorgesehen. Die Anzahl von ROM-Elementen-Wortleitungen hängt von der Anzahl der in die Speicherzellen eingeschriebenen Testdaten ab. Wenn beispielsweise zwei Testdaten ensprechend nur "0" und nur "1" oder Testdaten entsprechend 2 Typen von "CHECKERBOARD", bei denen "0" oder "1" alternierend an den gratzahligen und ungratzahligen ROM-Elementen erscheinen, die mit den ROM-Wortleitungen verbunden sind, in die Speicherzellen an einer Wortleitung eingeschrieben werden, werden 4 ROM-Elementen-Wortleitungen benötigt. Es sei bemerkt, daß die detaillierten Anordnungen des ROM-Blocks 216, des Simultan-Schreibkreises 213 und des Simultan-Vergleichskreises 214 in der japanischen Patentanmeldung Nr. 60-282491 "Halbleiterspeicher" jeweils als ein ROM-Elementen-Feld und zwei Arten von Schalterkreisen beschrieben sind. Das Schlußdiagramm des Testverfahrens für den Halbleiterspeicher nach Fig. 26 entspricht dem nach Fig. 25. Tabelle 2 zeigt die Typen der Eingangs-/Ausgangsdaten, der Bereiche, die einem Vergleich und einer Defekterfassung unterworfen werden und zu testende Speicherzellen, wenn der Test in Übereinstimmung mit dem Flußdiagramm nach Fig. 25 durchgeführt wird. Tabelle 2 zu testender Schaltkreis peripherer Schaltkreis anderer als peripherer Schaltkreis Eingangsdaten Testdaten Daten in ROM Element Ausgangsdaten ausgelesene Daten Vergleichsergebnis dem Vergleich unterzogener Bereich außenliegender Halbleiterspeicher innenliegender Halbleiterspeicher der Fehlererfassung unterzogener Bereich außenliegender Halbleiterspeicher innenliegender Halbleiterspeicher zu testende Speicherzelle Speicherzellen auf einer Leitung oder mehr alle Speicherzellen
Die Betriebsweise des in Fig. 26 gezeigten Speichers ist wie folgt: Zuerst wird ein Test der peripheren Schaltkreise, die mit den schraffierten Bereichen bezeichnet sind unter Verwendung der Speicherzellen- Linie 212, die mit den Punkten bezeichnet ist, durchgeführt. Eingangs-(Test-)Daten W&sub2; werden von dem Daten-Eingangskreis 204 geschrieben und ausgelesene Daten R von dem Daten-Ausgangskreis 205 werden an ein Testgerät außerhalb des Halbleiterspeichers übertragen. Dann werden die ausgelesenen Daten mit Erwartungswert-Daten von dem Testgerät verglichen, um Defekte festzustellen. Wenn ein Halbleiter-Speicher als defekt erkannt wurde, wird er aus der Reihe der Testabläufe ausgeshlossen. Wenn ein Halbleiterspeicher als gut erkannt wurde, geht die Steuerung zum nächsten Testablauf weiter. Bei einem Test von anderen als die peripheren Schaltkreise werden Stapeldaten aller (oder einer Vielzahl von) mit den ROM Elementen-Wortleitungen (nicht gezeigt) in dem ROM Block 216 verbundenen ROM Elemente in alle Speicherzelen an einer Wortleitung in dem Speicherzellen-Feld 1 über den Simultan-Schreibschaltkreis 213 geschrieben. Danach werden die von allen (oder von einer Vielzahl von) Speicherzellen an dieser Wortleitung ausgelesenen Daten simultan mit den Stapeldaten aller (oder einer Vielzahl von) ROM Elemente die mit den ROM Elementen-Wortleitungen verbunden sind, verglichen. Dann wird ein Vergleichsergebnis F an das Testgerät außerhalb des Halbleiterspeichers übertragen. Das Testgerät detektiert den Pegel des Vergleichsergebnisses F, um das Vorhandensein / Nichtvorhandensein von Defekten zu unterscheiden. Alle die Speicherzellen werden getestet, während sequenziell die Position der zu testenden Wortleitung verschoben wird. Nach dem Testverfahren entsprechend diesem Ausführungsbeispiel kann die Testzeit in dergl. Weise wie bei dem Testverfahren eines Halbleiterspeichers nach Fig. 24 verkürzt werden.
Fig.27 zeigt eine Anordnung eines Halbleiterspeichers nach noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 27 sind durch Punkte bezeichnete Speicherzellen-Linien 210 mit Bit-Leitungen verbunden, mit denen eine Vielzahl von Speicherzellen, die als Objekte in einem Test von anderen peripheren Schaltkreisen ausschließlich Speicherzellen-Felder und eines Testschaltkreises dienen, verbunden sind. Speicherzellen-Linien 211 sindmit Wortleitungen verbunden, mit denen eine Vielzahl von Speicherzellen, die als Objekte in einem Test von anderen peripheren Schaltkreisen ausschließlich Speicherzellen-Feldern und eines Testschaltkreises dienen, verbunden sind. Andere Bezugszeichen entsprechen denen in Fig. 24. Es sei bemerkt, daß die Anzahl von Speicherzellen-Linien, die mit 210 bis 212 bezeichnet sind, nicht auf 8, wie in Fig. 27 dargestellt ist, begrenzt ist. Mindestens eine Speicherzellen-Linie 211, die mit Wortleitungen verbunden ist und mindestens eine Speicherzellen-Linie 210, die mit Bit-Leitungen verbunden ist, sind notwendig. Die Anzahl von mit 210 bis 212 bezeichneten Speicherzellen-Linien kann willkürlich in einem Bereich fesgelegt werden, der die obigen Bedingungen erfüllt. Darüberhinaus ist die vorliegende Erfindung nicht auf die dargestellte Anordnung von Speicherzellen-Linien 210- 212 beschränkt. Beispielsweise kann mindestens eine Speicherzellen-Linie benachbart zu der Speicherzellen-Linie 211 angeordnet sein. Die detaillierte Schaltkreis-Anordnung des Simultan-Schreibschaltkreises 213 und des Simultan-Vergleichsschaltkreises 214 ist in dem Ausführungsbeispiel nach Fig. 8 beschrieben.
Fig 28 ist ein Fluß-Diagramm, das ein Testverfahren der Schaltung nach Fig. 27 zeigt und Tabelle 3 zeigt Typen von Eingangs-/Ausgangsdaten-Bereiche, die einem Vergleich und einer Defekterfassung unterworfen werden und dergl. Tabelle 3 zu testender Schaltkreis peripherer Schaltkreis Testschaltkreis Speicherzellenmatrix Eingangsdaten Testdaten invertierte Daten Ausgangsdaten ausgelesene Daten Vergleichsergebnis dem Vergleich unterzogener Bereich außerhalb Halbleiterspeicher innerhalb Halbleiterspeicher der Fehlererfassung unterzogener Bereich zu testende Speicherzelle Speicherzellen auf versch. Leitungen oder mehr Speicherzellen auf einer Wortleitung oder mehr alle Speicherzellen
Bei den Tests des Halbleiterspeichers mit der obigen Anordnung wird ein Test der peripheren Schaltkreise, die durch die schraff ierten Bereiche angegeben werden, unter Verwendung der Speicherzellen-Linien 210 bis 212 als Testobjekte, die durch Punkte in Fig. 27 angezeigt sind, durchgeführt. In diesem Fall kann die Auswahl-Reihenfolge der Speicherzellen-Felder willkürlich bestimmt werden, wenn der Test gestartet wird. Allerdings werden die Speicherzellen-Linien 212 längst der Diagonalen vorzugsweise zuerst ausgewählt, in Hinsicht auf einer Verbesserung eines Defekterfassungs-Verhältnisses unter Verwendung der gesamten peripheren Schaltkreise als Testobjekte in Fig. 27.
In einem detaillierten Testverfahren werden zuerst Eingangs-(Test-)Daten W&sub2; von dein Daten-Eingangsschaltkreis 204 geschrieben und von dem Daten-Ausgangsschaltkreis 205 ausgelesene Daten R werden an ein Testgerät außerhalb des Halbleitespeichers übertragen. Dann wird ein Vergleich mit Erwartungswert-Daten und eine Defekt-Erfassung von dem Testgerät durchgeführt. Wenn ein Halbleiterspeicher als defekt bestimmt wird, wird er aus der Reihe der Testabläufe ausgeschlossen. Wenn ein Halbleiterspeicher als gut erkannt wurde, geht die Steuerung zu dem Testablauf des Testschaltkreises weiter. Bei dem Test des Testschaltkreises werden Eingangs-(Test-)Daten W&sub1; in alle (oder eine Vielzahl von) Speicherzellen einer Wortleitung, die als Objekt in dem Test der peripheren Schaltkreise verwendet wird, über den Simultan- Schreibkreis 213 geschrieben. Danach werden Daten von allen Speicherzellen, die als Objekte dienen, simultan mit Erwartungswert-Daten unter Verwendung des Simultan-Vergleichskreises 214 verglichen. Ein Vergleichsergebnis F wird an das Testgerät außeralb des Halbleiterspeichers übertragen und der Pegel des Ergebnisses F wird von dem Testgerät detektiert. Dann werden W&sub2; als invertierte Daten der Testdaten W&sub1; in ein Bit jeder Speicherzelle an der einzigen Wortleitung geschrieben. Danach werden Daten von allen Speicherzellen, die als Objekte dienen, simultan mit den Erwartungswert-Daten unter Verwendung des Simultan- Vergleichskreises 214 verglichen. Das Vergleichsergebnis F wird an das Testgerät außerhalb des Halbleiterspeichers übertragen und der Pegel des Ergebnisses F wird von dem Testgerät detektiert. Die Speicherzellen-Positionen, in die die invertierten Daten W&sub2; eingeschrieben wurden, wird auf der Wortleitung verschoben und der Simultanvergleich und die Erfassungsoperation werden wiederholt. Wenn ein Halbleiterspeicher als defekt bestimmt wurde, wird er aus der Reihe der Testabläufe ausgeschlossen. Wenn ein Halbleiterspeicher als gut befunden wurde, geht die Steuerung zu dem Testablauf der Speicherzellen-Felder weiter. Bei dem Test der Speicherzellen-Felder wird der Test unter Verwendung nur des Testschaltkreises 118 ohne Betätigung des Daten-Eingangskreises 204 und des Daten-Ausgangskreises 205 durchgeführt. Zuerst werden Eingangs-(Test-) Daten W&sub1; in alle (oder eine Vielzahl von) Speicherzellen auf einer Wortleitung in den Speicherzellen im Feld 1 über den Simultan-Schreibkreis 213 geschrieben. Dann werden Daten von allen als Objekte dienenden Speicherzellen simultan mit Erwartungswert-Daten unter Verwendung des simultanen Vergleichskreises 214 verglichen, Das Vergleichsergebnis F wird an das Testgerät außerhalb des Halbleiterspeichers übertragen. Wenn in diesem Fall eine defekte Speicherzelle auf einer Wortleitung vorhanden ist, geht das Vergleichsergebnis F auf "H"-Pegel. Das Testgerät detektiert den Pegel des Vergleichsergebnisses F, um das Vorhandensein / Nichtvorhandensein von Defekten zu bestimmen. Alle die Speicherzellen werden getestet, während die Position der Wortleitung als Testobjekt sequenziell verschoben wird. Da auf diese Weise der Test des Testschaltkreises unabhängig von dem Test der Speicherzellen-Felder durchgeführt werden kann, wird eine Verringerung des Defekterfassungsverhältnis der Speicherzellen, die durch einen defekten Testschaltkreis bewirkt wird, verhindert werden. Als Eingangs-(Test) Daten können Testdaten eines N-Musters, eines N²-Musters und eines N2/3-Musters verwendet werden. Allerdings werden bei einem Test in einem Massenproduktionsprozeß für Halbleiterspeicher großer Kapazität die N-Muster-Testdaten hauptsächlich verwendet, um einen Anstieg in der Testzeit zu vermeiden. N-Muster-Testdaten, die unterschiedliche Defekterfassungsfähigkeiten haben, z.B. "MSCAN" oder "CHECKERBOARD" mit einer Datenlänge 4N und "MARCHING" mit einer Datenlänge 10N können zur gleichen Zeit verwendet werden, sodaß eine Testzeit stark verringert werden kann, während die Defekt-Erfassungsfähigkeiten in gleicher Weise erhalten bleiben, wie bei dem Testverfahren nach dem Stand der Technik. Eine Gesamttest-Datenlänge L nach diesem Ausführungsbeispiel kann wie folgt berechnet werden:
L = 24(N/r)1/2 + 30 (N x r)1/2 + 6 ...(1)
wobei N die Anzahl der Speicherzellen in einem Speicherzellen-Feld und r (die Anzahl von Wortleitungen) / (Anzahl von Bit-Leitungspaaren) ist.
Allerdings ist die Gleichung (1) unter den folgenden Annahmen (i) und (ii) aufgestellt worden.
(i) Bei dem Test der peripheren Schaltkreise wird eine Gesamtheit von 8 Speicherzellen-Linie 210 bis 212, die in Fig. 27 gezeigt werden, verwendet. Unter diesen Linien wird für eine Wortleitung "MARCHING" als Testdaten verwendet, um eine Defekterfassung einer Decodier-Funktion unter Verwendung einer Spalten-Adresse durchzuführen. Für die anderen sieben Felder werden "MSCAN" oder "CHECKERBOARD" verwendet.
(ii) Da bei dem Test der Speicherzellen-Felder eine Defekterfassung für eine Decodier-Funktion unter Verwendung einer Reihen-Adresse auch zur gleichen Zeit durchgeführt wird, werden die Testdaten "MARCHING" verwendet.
Wie aus der Gleichung (1) zu erkennen ist, ist die Gesamttest-Datenlänge in diesem Ausführungsbeispiel proportinal zu N1/2. Auf der anderen Seite ist die Testdatenlänge nach dem Testverfahren nach dem Stand der Technik proportional zu N/n (N: Anzahl der Speicherzellen, die gleichzeitig getestet werden können). Daher sind sowohl r als auch n groß. Selbst wenn beispielsweise Halbleiterspeicher großer Kapazität mit N = 4 Mb (megabites) und 16 Mb nach dem Testverfahren der vorliegenden Erfindung unter strengeren Bedingungen als diejenigen des Testverfahrens nach dem Stand der Technik, z.B. r = 8 und n = 16, getestet werden, kann die Testzeit beim Testverfahren nach der vorliegenden Erfindung in starkem Maße auf 1/10 bis 1/100 reduziert werden.
In Fig. 27 werden die Testdaten extern eingegeben. In Fig. 29 jedoch werden die Testdaten in einem ROM- Block 216 gespeichert, der in einem Halbleiterspeicher enthalten ist, und sie werden in Übereinstimmung mit externen Eingangsdaten ausgewählt. Das Fluß-Diagramm für die Anordnung nach Fig. 29 entspricht dem in Fig. 28 gezeigten. Tabelle 4 zeigt die Arten von Eingangsdaten, die dem Vergleich und der Defekterfassung unterworfenen Bereiche und dergl. Tabelle 4 zu testender Schaltkreis peripherer Schaltkreis Testschaltkreis Speicherzellenmatrix Eingangsdaten Testdaten Daten in ROM Element invertierte Daten des ROM Ausgangsdaten ausgelesene Daten Vergleichsergebnis dem Vergleich unterzogener Bereich außerhalb Halbleiterspeicher innerhalb Halbleiterspeicher der Fehlererfassung unterzogener Bereich zu testende Speicherzelle Speicherzellen auf versch. Leitungen oder mehr Speicherzellen auf einer Wortleitung oder mehr alle Speicherzellen
Zuerst wird ein Test der peripheren Schaltkreise, die mit den schraffierten Bereichen bezeichnet sind, unter Verwendung der Speicherzellen-Linien 210 bis 212 als Testobjekte, die durch die Punkte in Fig. 29 bezeichnet sind, durchgeführt. In diesem Fall kann die Auswahl-Reihenfolge der Speicherzellen-Linien willkürlich bestimmt werden, wenn der Test gestartet wird. Allerdings werden vorzugsweise die Speicherzellen-Linien 212 längst der Diagonalen in Hinsicht auf eine Verbesserung des Defekterfassungs-Verhältnisses unter Verwendung der gesamten peripheren Schaltkreise als Testobjekte ausgewählt. In einem detaillierten Testverfahren werden zuerst Eingangs-(Test-)Daten W&sub2; von dem Daten-Eingangskreis 204 geschrieben und von dem dem Daten-Ausgangskreis 205 ausgelesene Daten R werden an ein Testgerät außerhalb des Halbleiterspeichers übertragen. Dann wird von dem Testgerät ein Vergleich mit Erwartungswert-Daten und eine Defekterfassung durchgeführt. Wenn ein Halbleiterspeicher als defekt erkannt wird, wird er aus der Reihe der Testabläufe ausgeschlossen. Wenn ein Halbleiterspeicher als gut bezeichnet wird, geht die Steuerung zu dem Testablauf des Testschaltkreises weiter. Bei dem Test des Testschaltkreises werden zwei ROM Elementen- Wortleitungen, die mit ROM Elementen verbunden sind, wobei zwei Arten von Testdaten entsprechen nur "0" oder "1" als Auswahlobjekte verwendet. Zuerst werden Stapeldaten in einer Vielzahl von ROM-Elementen als die Auswahl-Objekte in alle oder einer Vielzahl von Speicherzellen, die mit einer Wortleitung als Objekt in dem Test der peripheren Schaltkreise verbunden sind, über den Simultan-Schreibkreis 213 eingeschrieben. Danach wird ein Simultan-Vergleich zwischen den Speicherzellen als Objekte ausgelesenen Daten und den Stapeldaten der ROM Elemente unter Verwendung des Simultan-Vergleichskreises 214 durchgeführt und ein Vergleichsergebnis F wird an das Testgerät außerhalb des Halbleiterspeichers übertragen. Dann detektiert das Testgerät in den Pegel des Vergleichsergebnisses F. Danach werden W&sub2; als invertierte Daten der Stapeldaten der ROM Elemente in ein Bit jeder der Speicherzellen oder der Vielzahl von Speicherzellen auf dieser Wortleitung von dem Daten-Eingangskreis 204 geschrieben. Danach wird ein Simultanvergleich mit den Stapeldaten der ROM Elemente als Objekte unter Verwendung des Simultan-Vergleichskreises 214 durchgeführt. Ein Vergleichsergebnis F wird an das Testgerät außerhalb des Halbleiterspeichers übertragen und der Pegel des Ergebnisses F wird dabei detektiert. Der simultane Vergleich und die Erfassungsoperation werden wiederholt, während sequienziell die Position der Speicherzelle, in die die invertierten Daten W, eingeschrieben werden, verschoben wird. Wenn ein Halbleiterspeicher als defekt bezeichnet wird, wird er aus der Reihe der Testabläufe ausgeschlossen. Wenn ein Halbleiterspeicher als gut erkannt wird, geht die Steuerung zu dem Testablauf der Speicherzellen-Felder über. Bei dem Test der Speicherzellen-Felder werden Stapeldaten aller oder einer Vielzahl von ROM Elementen, die mit den ROM Elementen-Wortleitungen (nicht gezeigt) in einem ROM Block 216 verbunden sind, in alle Speicherzellen auf dieser Wortleitung in dem Speicherzellenfeld 1 über den Simultan-Schreibkreis 213 geschrieben. Danach werden die aus allen (oder einer Vielzahl von) Speicherzellen an der Wortleitung ausgelesenen Daten simultan mit den Stapeldaten aller (oder einer Vielzahl von) mit den ROM Elementen-Wortleitungen verbundenen ROM Elementen verglichen. Dann wird das Vergleichsergebnis F an das Testgerät außerhalb des Halbleiterspeichers übertragen. Wenn die Halbleiterspeicher an der interessierenden Wortleitung eine defekte Zelle einschließen, geht das Vergleichsergebnis F auf den "H"-Pegel. Das Testgerät detektiert den Pegel des Vergleichsergebnisses F, um das Vorhandensein / Nichtvorhandensein von Defekten zu bestimmen. Alle Speicherzellen werden getestet, während sequenziell die Position der Wortleitung als Testobjekt verschoben wird. Entsprechend dein Testverfahren nach diesem Ausführungsbeispiel kann die Testzeit in dergl. Weise verringert werden, wie bei dem Testverfahren eines Halbleiterspeichers nach Fig. 29.
Die vorliegende Erfindung ist nicht auf die dargestellte Halbleiterzellen-Matrixanordnung in dem Halbleiter-Speicher begrenzt. Beispielsweise kann die vorliegende Erfindung auch für eine Anordnung angewandt werden, bei der eine Speicherzellen-Matrix in eine Vielzahl von Blöcken aufgeteilt ist. Die vorliegende Erfindung ist nicht auf die in dem obigen Ausführungsbeispiel beschriebene Anordnung und Anordnung der ROM Blöcke begrenzt. Darüberhinaus ist die vorliegende Erfindung nicht auf ein DRAM als Halbleiterspeicher begrenzt, sondern kann in gleicher Weise für ein statisches RAM, ein ROM und dergl. angewandt werden.
Entsprechend dem Ausführungsbeispiel nach den Fig. 24 bis 29, wie oben beschrieben, wird der Kreis als Testobjekt in eine Vielzahl von Blöcken aufgeteilt, eine Testreihenfolge wird bestimmt und ein Test nachdem ein Defekt festgestellt wurde, wird gesperrt. Daher wird keine Testzeit unnütz verbraucht. Zusätzlich kann eine Testzeit in starkem Maße verkürzt werden, da simultane Schreib-und Leseoperationen für eine Vielzahl von mit einer Wortleitung verbundenen Speicherzellen durchgeführt werden. Daher kann eine Einsparung erreicht werden und somit ist das Verfahren der vorliegenden Erfindung für eine Massenproduktion geeignet.
Fig. 30 ist eine schaltungsgemäße Ausgestaltung, die noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt und in Fig. 30 bezeichnen die gleichen Bezugszeichen wie in Fig. 1 die gleichen Teile.
In diesem Ausführungsbeispiel liegt ein Unterschied zu Fig. 1 darin, daß ein Redundanz-Kreis vorgesehen ist. Als Redundanz-Kreis wird eine Schaltungsanordnung verwendet, die eine Reihen- und Spalten-Fehlerabhilfe durchführen kann, wobei gemeinsam zusätzliche Wort- und Bit-Leitungen verwendet werden. Da ein einer Spalten-Redundanz zugeordneter Steuerkreis der gleiche wie bei einer Reihen-Redundanz sein kann, ist er in Fig. 30 weggelassen.
In Fig. 30 bezeichnen die Bezugszeichen 2c und 2d zusätzliche Worleitungen und 3a", 3b", 3c, 3d, 3c', 3d', 3c" und 3d" zusätzliche Speicherzellen, die eine Speicherzellen-Matrix 1 in der gleichen Weise wie die Hauptspeicherzellen bilden und die gleichfalls nur durch zwei Zellen dargestellt sind. Die Bezugszeichen 4a, 4b, 4a' und 4b' bezeichnen Bit-Leitungen, die auch nur durch zwei Paare dargestellt sind. Bezugszeichen 4c und 4d bezeichnen zusätzliche Bit-Leitungen, die ein Bit-Leitungspaar durch SBL1 und * bilden. Das Bezugszeichen 5' bezeichnet einen zusätzlichen Reihen-Decoder, 5" einen Sperrkreis der Funktion des Reihen-Decoders, 6' einen zusätzlichen Worttreiber, 7' einen zusätzlichen Abfühl-Kreis, 8s ein Testdaten-Schreibsteuergatter entsprechend dem zusätzlichen Bit-Leitungspaar, 15s einen Komperator entsprechend dem zustzlichen Bit-Leitungspaar, 251 einen Schaltsteuerkreis als Schaltsteuer-Vorrichtung zum elektrischen Schalten eines NOR Schaltkreises 16 (wird später beschrieben) und der Komperatoren 15 oder 15s, 16 den NOR Schaltkreis zum Erfassen einer Übereinstimmung mit den aus den Speicherzellen, die mit den Wortleitungen verbunden sind, ausgelesenen Daten auf der Grundlage der Ausgangsdaten von einer Vielzahl von Komperatoren, und vom Komperator 15 oder 155 und 19s einen Ausgangsknoten des Komperators 15s.
Mit der obigen Anordnung bilden die Testdaten-Schreibsteuergatter 8 und 8s, die Testdaten-Schreibsteuerleitung 9, der Testdaten-Schreibsteueranschluß 10, die Testdaten-Schreibleitungen 11 und 12, die Testdaten-Schreibabschlüsse 13 und 14, die Komperatoren 15 und 15s, der Schaltsteuerkreis 251, der NOR Schaltkreis 16, der Ausgangsanschluß 18 und dergl. einen Simultan-Vergleichskreis.
Der Testdaten-Schreibsteueranschluß 10 wird nur im Testdaten-Schreibmodus auf "H" -Pegel gesetzt, sonst liegt er auf "L"-Pegel. Die Testdaten-Schreibanschlüsse 13 und 14 werden nur im Testmodus auf den "H"- oder "L"-Pegel gesetzt, sonst sind sie im offenen Zustand. In Fig. 30 dient die Zufuhr der Spannungsversorgung Vcc über einen Widerstand zum Setzen der Testdaten-Schreibleitungen in 11 und 12 auf "L"- Pegel im offenen Zustand. Der Ausgangsanschluß 18 für den simultanen Vergleichsausgang geht auf "L"-Pegel während einer Vorladungs-Periode und wenn das simultane Vergleichsergebnis angibt, daß die Bits in Ordnung sind und er geht auf den "H"-Pegel, wenn das Vergleichsergebnis defekte Bits darstellt. Es sei bemerkt, daß φP in dem NOR Schaltkreis ein Vorladungs-Taktsignal ist.
Normale Dateneingangs und -ausgangsanschlüsse können für die Anschlüsse 13, 14 und 18 gemeinsam verwendet werden. Der Anschluß 10 kann weggelassen werden, wenn ein Testdaten-Schreibsteuersignal innerhalb des Chips erzeugt wird.
Ein Beispiel eines Tests nach diesem Ausführungsbeispiel wird unter Bezugnahme auf die Zeitverläufe, die in den Fig. 2(a) bis 2(f) gezeigt sind, beschrieben. Zuerst wird eine simultane Schreiboperation von Testdaten für die Speicherzellen, die mit Wortleitungen verbunden sind, wenn der Redundanz-Schaltkreis nicht verwendet wird, wie folgt durchgeführt. Das Vorladungs-Taktsignal φP nach Fig. 2 (a) wird auf "L"-Pegel gesetzt, um den Reihen-Decoder 5 zu steuern, wodurch eine Wortleitung 2a ausgewählt wird. Ein Wortleitungs-Steuertaktsignal nach Fig. 2(b) wird auf "H"- Pegel zum Steuern des Worttreibers 6 gesetzt, wodurch die ausgewählte Wortleitung 2a auf "H"-Pegel gesetzt wird. Nachdem die Daten von allen Haupt- und zusätzlichen Speicherzellen, die mit der Wortleitung 2a verbunden sind, auf den Bit-Leitungen und den zusätzlichen Bit-Leitungen erscheinen, wird ein Abfühlkreis-Antriebstaktsignal nach Fig, 2(c) auf den "H"- Pegel gesetzt, um den Abfühlkreis 7 und den zusätzlichen Abfühlkreis 7' zu steuern. Nachdem die Spannungspegel der Bit-Leitungen und der zusätzlichen Bit-Leitungen bei Betrieb dieser Abfühlkreise festgelegt sind, wird eine "H"- oder "L"-Pegelspannung entsprechend den Testdaten den Testdaten-Schreibanschlüssen 13 und 14 zugeführt, wie in Fig. 2(d) gezeigt wird. Entsprechend Fig. 2(e) wird der Testdaten-Schreibsteueranschluß 10 auf "H"-Pegel gesetzt, so daß die Spannungspegel entsprechend den Testdaten auf den Bit-Leitungen und den zusätzlichen Bit-Leitungen übertragen werden. Zu diesem Zeitpunkt wird die Wortleitung 2a auf "H"-Pegel gehalten und die Simultan-Schreiboperation der Testdaten für die mit den Wortleitungen verbundenen Speicherzellen wird durchgeführt. Dann wird der Testdaten-Schreibsteueranschluß 10 auf "L"-Pegel und die Testdaten-Schreibanschlüsse 13 und 14 auf den "H" -Pegel gesetzt. Danach werden das Wortleitungs-Steuertaktsignal und das Abfühlkreis-Steuertaktsignal nacheinander zu den gleichen Zeitpunkten wie bei der normalen Speicheroperation auf "L"-Pegel gesetzt, wodurch die Reihe der Schreiboperationen beendet wird. Nachdem die Operation beendet ist, wird der Ausgangsanschluß 18 auf "L"-Pegel gehalten, da die Anschlüsse 13 und 14 auf "H"-Pegel liegen. Auf diese Weise werden die den Testdaten-Schreibanschlüssen 13 und 14 zugeführten "H"- und "L"- Pegelspannungen sequenziell wechselseitig geändert, während sequenziell die Wortleitungen 2a und 2b ausgewählt werden, wodurch Simultan-Testdaten "MSCAN" eingeschrieben werden. Genauer gesagt, werden in Fig. 30 "H"- oder "L"-Pegeldaten in die Speicherzellen 3a, 3b, 3a', 3b', 3a" und 3b" geschrieben. Zusätzlich werden den Testdaten-Schreibanschlüssen 13 und 14 zugeführten "H"- und "L"-Pegelspannungen jede zwei anderen Wortleitungen wechselseitig geändert, während sequenziell die Wortleitungen 2a und 2b ausgewählt werden, wodurch Simultan-Testdaten "CHECKERBOARD" geschrieben werden. Genauer gesagt, können in Fig. 30 "H"- oder "L"- Pegeldaten in die Speicherzellen 3a, 3a' und 3a" und "L" - oder "H"-Pegeldaten können in die Speicherzellen 3b, 3b' und 3b" geschrieben werden. Um weiter die simultane Schreiboperation zu vereinfachen, wenn eine "H"- Pegelspannung dem Testdaten-Schreibsteueranschluß 10 zugeführt wird, daß Abfühlkreis-Steuertaktsignal zeitweise auf "L"-Pegel gesetzt werden, um das Halten oder Verriegeln des Abfühlkreises 7 und des zusätzlichen Abfühlkreises 7' zu löschen. Wenn die Spannungspegel der Bit-Leitungen und der zusätzlichen Bit-Leitungen zufriedenstellend durch eine von dem Testdaten-Schreibsteueranschluß zugeführten Spannung bestimmt sind, wird der Spannungspegel entgegengesetzt zu dem der Testdaten in der Schreiboperation den Testdaten-Schreibanschlüssen 13 und 14 zugeführt. In diesem Fall wird der Testdaten-Schreibsteueranschluß 10 auf "L"-Pegel gehalten. Wenn als Ergebnis der den Testdaten-Schreibanschlüssen 13 und 14 während der Vergleichsoperation zugeführte Spannungspegel der Testdaten mit dem aus den Hauptspeicherzellen ausgelesenen und auf den Bit-Leitungen erscheinenden Spannungspegel übereinstimmt, d.h. wenn die aus den Hauptspeicherzellen ausgelesenen Daten fehlerhafte Daten sind, geht der Ausgangsknoten 19 des Vergleichskreises auf "H"-Pegel und bewirkt eine Änderung des Ausgangsknoten 17 des NOR Schaltkreises 16 vom "H"-Pegel auf "L"-Pegel. Wenn der Spalten-Redundanzkreis nicht verwendet wird, bewirkt der Schaltsteuerkreis 251 nach Fig. 30 eine elektrische Trennung des Komperators 15s von dem NOR Schaltkreis 16. Daher dienen die zusätzlichen Speicherzellen 3a" und 3b" auf den Haupt-Bit-Leitungen 4c und 4d nicht als Objekte für die Simultan-Vergleichsoperation. Daher kann bei Beobachtung der Änderung des Ausgangsanschlusses 18 vom "L"-Pegel auf "H"-Pegel festgestellt werden, daß eine der Hauptzellen, die mit der ausgewählten Wortleitung verbunden ist, ein defektes Bit enthält. Dieser Zustand ist in Fig. 2(f) dargestellt. In 2(f) zeigt der durch eine durchgezogene Linie angegebene "H"-Pegel einen Fall, bei dem ein defektes Bit vorhanden ist und der durch eine gestrichelte Linie angedeutete "L"-Pegel zeigt einen Fall, bei dem alle Bits ist Ordnung sind oder die Schreiboperation durchgeführt wird. Es sei bemerkt, daß der Pegel des Testdaten-Schreibsteueranchlusses 10 nach Fig. 2(e) während des Vergleiches dem "L"-Pegel entspricht, wie durch die gestrichelte Linie angedeutet wird.
Die Funktionsweise, wenn der Spannungspegel der Testdaten mit den aus den Hauptspeicherzellen ausgelesenen Daten übereinstimmt, wird weiter unten beschrieben. Es wird ein Fall beschrieben, bei dem "H"-Pegel-Testdaten in die Hauptspeicherzelle 3a eingeschrieben werden, während der Testdaten-Schreibanschluß 13 auf "L"-Pegel bei der Simultan-Schreiboperation gesetzt wird. Während des simultanen Vergleichs wird in diesem Falle "H"-Pegelspannung dem Testdaten-Schreibanschluß 13 und eine "L"-Pegelspannung dem Testdaten- Schreibanschluß 14 zugeführt, so daß sie mit den aus der Hauptspeicherzelle 3a ausgelesenen Daten verglichen werden. Wenn während des Simultan-Vergleiches die aus der Hauptspeicherzelle ausgelesenen Daten in fehlerhafte Weise einen "L"-Pegel aufweisen, geht die Bit-Leitung *BL1, d.h. das Gate des Transistors 15a des Komperators 15 auf "L"-Pegel und der Transistor 15a wird ausgeschaltet. In diesem Fall geht die Bit-Leitung * bei Betrieb der Blindzelle und des Abfühlkreises 7 auf den "H"-Pegel und das Gate des Transistors 15b des Komperators 15 geht auf den "H"- Pegel. Als Ergebnis wird der Transistor 15b eingeschaltet. Dann erscheinen die von dem Testdaten-Schreibanschluß an den Komperator gegebenen "H"-Pegel-Daten an dem Ausgangsknoten 19 und es wird bewirkt, daß der Ausgangsknoten 17 des NOR Schaltkreises 16 sich vom "H"-Pegel in den "L"-Pegel ändert. In diesem Fall bewirkt der Schaltsteuerkreis 251, daß der Komperator 15 elektrisch mit dem NOR Schaltkreis 16 verbunden wird und der Komperator 15s elektrisch von dem NOR Schaltkreis getrennt wird. Es sei bemerkt, daß bei der obigen Operation die Testdaten-Schreibanschlüsse 13 und 14 jeweils während der Testoperation auf "L"- und "H"-Pegel gesetzt werden. Wenn die Testdaten-Schreibanschlüsse 13 und 14 jeweils auf "H"- und "L"- Pegel während des Tests gesetzt werden, wird die gleiche Operation wie oben beschrieben durchgeführt.
Bei dem oben beschriebenen simultanen Schreib- und Vergleichsverfahren wurden die Testdaten "MSCAN" und "CHECKERBOARD" beispielhaft verwendet. Allerdings kann ein Test unter Verwendung von "MARCHING" gleichfalls durchgeführt werden. Dieser Test kann wie folgt realisiert werden. Genauer gesagt, werden ein Schreibzugriff der Hintergrunddaten in Bezug auf alle Speicherzellen und ein darauf folgender simultaner Vergleich der ausgelesenen Daten in der gleichen Weise, wie bei dem Test unter Verwendung von "MSCAN" durchgeführt. Danach werden die gleichen simultanen Schreib- und Vergleichssequenzen wie in dem Test unter Verwendung von "MSCAN" durchgeführt, während die den Testdaten-Schreibanschlüssen 13 und 14 zugeführten Spannungspegel invertiert werden. Da allerdings in der vorliegenden Erfindung Daten des gleichen Pegels simultan in alle oder eine Vielzahl von Hauptspeicherzellen und zusätzlichen Speicherzellen, die mit einer Wortleitung verbunden sind, eingeschrieben werden, kann eine Defekterfassung einer Decodier- Funktion unter Verwendung einer Spalten-Adresse, die mit einem Verfahren nach dem Stand der Technik durchgeführt werden kann, nicht durchgeführt werden. Daher wird für die Defekterfassung der Decodierfunktion unter Verwendung einer Spalten-Adresse ein Test unter Verwendung von "MARCHING" unabhängig für alle Hauptspeicherzellen und zusätzlichen Speicherzellen durchgeführt, die mit einer oder einer Mehrzahl von Wortleitungen in der Speicherzellen-Matrix 1 verbunden sind. Ein Fall wird beschrieben, bei dem die Hauptspeicherzellen in der Hauptspeicherzellen-Matrix getestet werden und eine Worleitung oder eine Bit-Leitung, die eine defekte Speicherzelle einschließen, wird durch eine zusätzliche Wortleitung oder eine zusätzliche Bit-Leitung ersetzt. Bei einem Test eines Redundanz-Halbleiterspeichers muß nach der Ersetzung durch zusätzliche Leitungen ein nochmaliger Test durchgeführt werden, um zu prüfen, wenn ein defektes Bit gewählt wird. Während des nochmaligen Tests kann das Testverfahren nach dem Ausführungsbeispiel nach Fig. 30 verwendet werden.
Wenn zuerst der Reihen-Redundanz-Kreis verwendet wird, z.B. wenn die zusätzliche Wortleitung 2c ausgewählt wird, werden die Testdaten simultan in die mit der Wortleitung verbundenen Speicherzellen wie folgt geschrieben. Während der Defektabhilfe werden in dem Redundanz-Halbleiterspeicher Adress-Daten zum Auswählen einer Wortleitung einschließlich eines defekten Bits in einem Speicherelement in dem zusätzlichen Reihen-Decoder 5' gespeichert, um sie mit Adress-Daten einer zusätzlichen Wortleitung auszutauschen.
Wenn beispielsweise die mit der Wortleitung 2a verbundene Hauptspeicherzelle ein defektes Bit einschließt, dient die zusätzliche Wortleitung 2c als zu ersetzendes Objekt. Das Vorladungs-Taktsignal φP nach Fig. 2(a) wird auf einen "L"-Pegel gesetzt, um den zusätzlichen Reihen-Decoder 5' zu steuern. Wenn die gespeicherten Adressen-Daten mit den eingegebenen neuen Adressen-Daten übereinstimmen, bewirkt der zusätzliche Reihen-Decoder 5' eine Ansteuerung des Sperrkreises 5" der Funktion des Reihen-Decoders, wodurch der Reihen-Decoder 5 abgeschaltet wird und die zusätzliche Wortleitung 2c als zu ersetzendes Objekt ausgewählt wird. Dann wird das Wortleitungs- Steuertaktsignal nach Fig. 2(b) auf "H"-Pegel gesetzt um den zusätzlichen Worttreiber 6' zu steuern, wodurch die zusätzliche Wortleitung 2c auf "H"-Pegel gesetzt wird. Da in diesem Fall der Reihen-Decoder 5 nicht betätigt wird, wird die Wortleitung 2a auf "L"- Pegel gehalten. Nachdem Daten aus den mit der zusätzlichen Wortleitung 2c verbundenen zusätzlichen Speicherzellen auf den zusätzlichen Bit-Leitungen erscheinen, wird das Abfühlkreis-Steuertaktsignal nach Fig. 2(c) auf "H"-Pegel gesetzt, um den Abfühlkreis 7 und den zusätzlichen Abfühlkreis 7' zu steuern. Nachdem die Spannungspegel der zusätzlichen Bit-Leitungen bei Betrieb dieser Abfühlkreise bestimmt sind, wird eine "H"-oder "L"-Pegelspannung entsprechend den Testdaten den Testdaten-Schreibanschlüssen 13 und 14 zugeführt, wie in Fig. 2(d) gezeigt wird. Entsprechend der Fig. 2(e) wird eine "H"-Pegelspannung dem Testdaten-Schreibsteueranschluß 10 zugeführt, so daß der Spannungspegel entsprechend den Testdaten auf den Bit-Leitungen und den zusätzlichen Bit-Leitungen übertragen wird. Zu diesem Zeitpunkt wird die zusätzliche Wortleitung 2c auf "H"-Pegel gehalten und die Simultan-Schreiboperation der Testdaten wird für die mit den Wortleitugen verbundenen Speicherzellen durchgeführt. Dann wird der Testdaten-Schreibsteueranschluß 10 auf "L"-Pegel gesetzt und die Testdaten- Schreibanschlüsse 13 und 14 werden auf "H"-Pegelgesetzt. Danach werden das Wortleitungs-Steuertaktsignal und das Abfühlkreis-Steuertaktsignal sequenziell auf "L"-Pegel zu den gleichen Zeitpunkten wie bei der normalen Speicheroperation gesetzt, wodurch eine Reihe von Schreiboperationen beendet werden.
Eine sequenzielle Vergleichssequenz für die mit den Wortleitungen verbundenen Speicherzellen, wenn ein Reihen-Redundanzkreis verwendet wird, z.B. wenn die zusätzliche Wortleitung 2c ausgewählt wird, wird im Folgenden beschrieben. Die gleiche Operation wie bei der obigen Schreiboperation wird bis zu einem Zeitpunkt durchgeführt, bei dem der Abfühlkreis 7 und der zusätzliche Abfühlkreis 7', die in Fig. 30 gezeigt sind, betrieben werden. Nachdem die Spannungspegel der Bit-Leitungen und der zusätzlichen Bit-Leitungen bestimmt sind, werden die Spannungspegel entgegengesetzt zu denen der Testdaten während der Schreiboperation den Testdaten-Schreibanschlüssen 13 und 14 zugeführt. In diesem Fall wird der Testdaten-Schreibsteueranschluß 10 auf "L"-Pegel gehalten. Wenn als Ergebnis der Spannungspegel der den Testdaten- Schreibanschlüssen 13 und 14 während der Vergleichsoperation zugeführten Testdaten mit dem aus den zusätzlichen Speicherzellen ausgelesenen und auf den Bit-Leitungen und den zusätzlichen Bit-Leitungen erscheinenden Spannungspegel übereinstimmt, d.h. wenn die aus den zusätzlichen Speicherzellen ausgelesenen Daten fehlerhafte Daten sind, geht der Ausgangsknoten 19 des Komparators 15 auf "H"-Pegel und bewirkt eine Änderung des Ausgangsknotens 17 des NOR-Schaltkreises 16 vom "H"-Pegel auf den "L"-Pegel. Wenn nur der Reihenredundanzkreis verwendet wird, trennt der Schaltsteuerkreis 251 nach Fig. 30 elektrisch den Komparator 15s von dem NOR-Schaltkreis 16. Daher dienen die mit der zusätzlichen Wortleitung 2c verbundenen zusätzlichen Speicherzellen 3c" nicht als Objekt des simultanen Vergleiches. Als Ergebnis kann bei Beobachtung einer Änderung vom "L"-Pegel auf den "H"-Pegel des Ausgangsanschlusses 18 für das simultane Vergleichsergebnis festgestellt werden, daß die mit der zusätzlichen Wortleitung 2c verbundenen zusätzlichen Speicherzellen ein defektes Bit einschließen. Dieser Zustand ist in Fig. 2(f) gezeigt. Darin gibt der "H"- Pegel, der mit durchgezogenen Linien dargestellt ist, einen Fall wieder, bei dem ein defektes Bit vorhanden ist, und der durch die gestrichelten Linien dargestellte "L" -Pegel gibt einen Fall an, bei dem alle Bits in Ordnung sind oder eine Schreiboperation durchgeführt wird. Es sei bemerkt, daß der Typ der zu verwendenden Testdaten, die Schaltungsanordnung und verschiedene den Schaltkreisoperationen zugeordneten Modifikationen u.dgl. mit denen der Ausführungsbeispiele übereinstimmen, die keinen Redundanz-Schaltkreis verwenden.
Eine simultane Schreib- und Vergleichsoperation der Testdaten für die mit Wortleitungen verbundenen Speicherzellen, wenn der Spaltenredundanz-Schaltkreis verwendet wird, wird nun beschrieben. Die Fehlerabhilfe zum Ersetzen der eine defekte Speicherzelle einschließenden Bit-Leitungen durch die zusätzlichen Bit-Leitungen wird in der gleichen Weise durchgeführt wie die Reihenfehlerabhilfe. In dem Testschaltkreis nach Fig. 30 weist der Schaltsteuerkreis 251 Funktionen des elektrischen Trennens des Komparators 15 von dem NOR-Schaltkreis 16 und des elektrischen Verbindens des Komparators 15', der mit den ersetzenden zusätzlichen Bit-Leitungen verbunden ist, und den NOR-Schaltkreis 16 auf. Genauer gesagt, wird ein Fall beschrieben, bei dem defekte Bits auf den Bit-Leitungen 4a und 4b vorhanden sind, die Bit-Leitungen 4a und 4b durch die zusätzlichen Bit-Leitungen 4c und 4d ersetzt werden und die Wortleitung 2a ausgewählt wird. Als erstes ist die Simultan-Schreiboperation der Testdaten für die Speicherzellen, die mit Wortleitungen verbunden sind, die gleiche wie bei der Schaltkreisoperation, bei der kein Redundanz-Schaltkreis verwendet wird. Bei der simultanen Vergleichsoperation der Testdaten für die mit Wortleitungen verbundenen Speicherzellen wird die gleiche Operation wie bei der Schreiboperation bis zu dem Zeitpunkt durchgeführt, bei dem der Abfühlkreis 7 und der zusätzliche Abfühlkreis 7' betrieben werden. Nachdem die Spannungspegel auf den Bit-Leitungen und den zusätzlichen Bit-Leitungen bestimmt sind, werden Spannungspegel, entgegengesetzt zu denen der Testdaten, während der Schreiboperation an die Testdaten- Schreibanschlüsse l3 und 14 gegeben. In diesem Fall wird der Testdaten-Schreibsteueranschluß 10 auf "L"- Pegel gehalten. Wenn als Ergebnis der Spannungspegel der den Testdaten-Schreibanschlüssen 13 und 14 während der Vergleichsoperation zugeführten Testdaten mit dem aus den zusätzlichen Speicherzellen ausgelesenen und auf den zusätzlichen Bit-Leitungen erscheinenden Spannungspegel übereinstimmt, d.h. wenn die aus den zusätzlichen Speicherzellen ausgelesenen Daten fehlerhafte Daten sind, geht der Ausgangsknoten 19s des Komparators 15s auf "H" -Pegel und bewirkt eine Änderung des Ausgangsknotens 17 der NOR-Schaltkreises 16 vom "H" -Pegel während des Vorladungszeitraumes auf den "L"-Pegel. Daher kann bei Beobachtung einer Änderung des Ausgangsanschlusses 18 vom "L"- Pegel auf den "H"-Pegel für das Vergleichsergebnis festgestellt werden, daß die mit der Wortleitung 2a verbundenen Speicherzellen ein defektes Bit einschließen.
Es sei bemerkt, daß der Schaltsteuerkreis 251, der in Fig. 30 dargestellt ist, elektrisch den Komparator 15, der mit den Bit-Leitungen 4a und 4b verbunden ist, von dem NOR-Schaltkreis 16 trennt. Daher dienen die Daten von den defekten Bits auf den Bit-Leitungen 4a und 4b nicht als Objektes für den simultanen Vergleich. Es sei bemerkt, daß der Typ der zu verwendenden Testdaten, die Schaltungsanordnung und verschiedene der Schaltkreisoperation zugeordnete Modifikationen u.dgl. mit denen der Ausführungsbeispiele übereinstimmen, die keinen Redundanzkreis verwenden. Wenn sowohl der Reihen- als auch der Spalten-Redundanzkreis verwendet werden, entspricht eine Operation dafür einem Fall, bei dem die Tests während der Verwendung der Reihen- und Spalten-Redundanzkreise allein kombiniert werden, und das Testverfahren dafür kann in gleicher Weise erklärt werden.
Da entsprechend dem Testverfahren nach dem Ausführungsbeispiel nach Fig. 30 gleichzeitige Schreib- und Vergleichsoperationen für die mit Wortleitungen verbundenen Speicherzellen durchgeführt werden können, kann die Testzeit zu 1/n der eines Redundanz-Halbleiterspeichers nach dem Stand der Technik verkürzt werden. In diesem Fall ist n die Anzahl der mit den Wortleitungen und zusätzlichen Wortleitungen verbundenen und den Simultan-Schreib- und Vergleichsoperationen unterworfenen Speicherzellen, die normalerweise einen großen Wert, z.B. 500 oder 1000 oder mehr, annimmt.
Fig. 31 zeigt eine Anordnung des Schaltsteuerkreises 251 aus Fig. 30. In Fig. 31 dienen die durch Quadrate und Kreise umfaßten und als Widerstände ausgedrückten Elemente R1 bis R4 als Speicherelemente. Die Elemente R1 und R2 haben normalerweise einen niedrigen Widerstandswert, und die Elemente R3 und R4 haben einen fast unendlich hohen Widerstandswert. Mit diesen Elementen werden die elektrische Trennung und Verbindung zwischen den Komparatoren und dem NOR-Schaltkreis durchgeführt. Diese Elemente sind beispielsweise aus Polysilizium hergestellt und werden durch Mittel wie eine Laserstrahlung so geändert, daß sie entgegengesetzte elektrische Eigenschaften (z.B. hohe und niedrige Widerstandswerte) aufweisen. In anderen Worten, wird das Element mit hohem Widerstandswert auf einen niedrigen Widerstandswert geändert und das Element mit niedrigem Widerstandswert wird auf einen hohen Widerstandswert geändert. Wenn der Spalten-Redundanzkreis verwendet wird, werden die Elemente R1 und R4, die mit dem Ausgangsknoten 19 des Komparators 15 verbunden sind und einem defekten Bit zugeordnet sind, jeweils so eingestellt, daß sie einen fast unendlich hohen Widerstandswert und einen niedrigen Widerstandswert aufweisen. Die Elemente R1 und R3, die mit dem Ausgangsknoten 19s des Komparators 15s verbunden sind, der dem zusätzlichen zu ersetzenden Bit-Leitungspaar zugeordnet sind, werden auf einen niedrigen Widerstandswert gesetzt, und das Element R2 wird so eingestellt, daß es einen fast unendlich hohen Widerstand aufweist. Eine Vielzahl von Elementen R1 und R4, die mit dem Ausgangsknoten 19 eines anderen Komparators, der nicht jeweils defekten Bits zugeordnet ist, haben einen niedrigen Widerstand und einen fast unendlich hohen Widerstand. Wenn als ein Ergebnis des erneuten Tests ein defektes Bit gleichfalls von dem ersetzten zusätzlichen Bit-Leitungspaar detektiert wird, wird der Widerstand des Elementes R1 von einem niedrigen Widerstandswert auf einen fast unendlich hohen Widerstandswert geändert. Beim Rücksetzen des Elementes R1 wird der mit dem NOR-Schaltkreis verbundene Ausgangsknoten 19s auf den "L"-Pegel festgelegt. Wenn der Reihen-Redundanzschaltkreis allein verwendet oder kein Redundanzschaltkreis verwendet wird, werden die Elemente R1 und R2 auf einen niedrigen Widerstandswert gesetzt, und die Elemente R3 und R4 werden auf einen fast unendlich hohen Widerstandswert gesetzt. Als Ergebnis kann der Vergleichskreis 15s auf "L"-Pegel über die Elemente R1 und R2 in einem mit dem NOR-Schaltkreis 16 verbundenen Pfad gesetzt, und es kann verhindert werden, daß der NOR-Schaltkreis als Anwort auf das Vergleichssignal vom Komparator 15s angesteuert wird. Es sei bemerkt, daß die elektrischen Eigenschaften und das Einstellverfahren der Widerstände nicht auf die oben beschriebenen Maßnahmen begrenzt sind. Eine Anordnung, bei der das dem Komparator 15s in Fig. 30 zugeordnete Element R1 weggelassen ist, gehört auch zu dem Umfang der vorliegenden Erfindung. Alternativ kann, wie in Fig. 32 gezeigt wird, das Element R1 in dem NOR-Schaltkreis 16 anstelle des Steuerschaltkreises 251 eingefügt werden. In diesem Fall kann das Element R4 weggelassen werden.
Fig. 33 zeigt eine andere Modifikation, bei der die in Fig. 31 dargestellten Elemente in dem NOR-Schaltkreis 16 eingeschlossen sind. Wenn der Bit-Leitungsabstand bei einem Anstieg der Kapazität einen Redundanz-Halbleiterspeichers verringert wird, ist es schwierig, Elemente in den Schaltsteuerkreisen in einem kleinen Bit-Leitungsabstand anzuordnen. Bei der Anordnung nach Fig. 33 wird der Abstand der Elemente wie R1 um das Doppelte zu den Anordnungen nach Fig. 31 und 32 erhöht. Als charakteristisches Merkmal dieser Anordnung hat der NOR-Schaltkreis 16 einen Mehrzustandsaufbau, und Elemente werden zweischen NOR-Schaltkreisen angeordnet. Um Eingangs-Zustandspegel der jeweiligen NOR-Schaltkreise übereinstimmend zu machen, werden CMOS-Inverter zwischen den NOR- Schaltkreisen eingefügt. Wenn in der Anordnung nach Fig. 33 der Spalten-Redundanzschaltkreis verwendet wird, dienen zwei Komparatoren als Austauscheinheit. Wenn die Anzahl der Eingänge zu den NOR-Gattern in Fig. 33 erhöht wird, kann der Elementenabstand weiterhin erhöht werden. Es sei bemerkt, daß eine Anordnung, in der das Element R1 nach Fig. 33 so angeordnet wird, wie in Fig. 32 gezeigt wird, auch zu dem Umfang der vorliegenden Erfindung gehört.
Die Verbindungsstruktur zwischen dem Komparator 15 und den Bit-Leitungen 4a und 4b oder zwischen dem Komparator 15' und den zusätzlichen Bit-Leitungen 4c und 4d kann durch die in Fig. 7 angezeigte Anordnung ersetzt werden. Wenn die Anordnung nach Fig. 7 verwendet wird, kann ein identischer Spannungspegel (nicht invertierte Daten) zu dem der Testdaten während der Testoperation an die Testdaten-Schreibanschlüsse 13 und 14 während des simultanen Vergleichs für die mit Wortleitungen verbundenen Speicherzellen angelegt werden. Daher können gewünschte Testdaten unabhängig von den Simultan-Schreib- und Vergleichsoperationen während eines Testes zugeführt werden. Die Testdaten-Schreibsteuergatter 8 und 8', die Testdaten-Schreibsteuerleitung 9, der Testdaten-Schreibsteueranschluß 10, die Testdaten-Schreibsteuerleitungen 11 und 12 und die Testdaten-Schreibanschlüsse 13 und 14, die in Fig. 30 gezeigt sind, sind nicht auf die dargestellte Anordnung begrenzt. Beispielsweise können in Fig. 30 zwei Testdaten-Schreibsteuerleitungen 9 und zwei Testdaten-Schreibsteueranschlüsse 10 verwendet werden, so daß zwei Transistoren in den Testdaten-Schreibsteuergattern 8 und 8' separat durch die zwei Steuerleitungen 9 gesteuert werden können.
Fig. 34 ist eine schaltungsgemäße Ausgestaltung, die noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt. In Fig. 34 bezeichnen die gleichen Bezugszeichen die gleichen Teile wie in Fig. 3. In diesem Fall werden Simultan-Schreib- und Vergleichsoperationen in Einheiten von Wortleitungen für eine offene Bit-Leitungsanordnung durchgeführt, bei der Bit-Leitungen und zusätzliche Bit-Leitungen in unterschiedlichen Speicherzellenfelder, die die Abfühlkreise 7 und die zusätzlichen Abfühlkreise 7' zwischen sich einschließen, Bit-Leitungspaare bilden. In Fig. 34 bezeichnen die Bezugszeichen 3as, 3as', 3bs und 3bs' zusätzliche Speicherzellen; und 4Ls, 4Ls', 4Rs und 4Rs' zusätzliche Bit-Leitungen. Die Bit-Leitungen 4Ls und 4Rs und die Bit-Leitungen 4Ls' und 4Rs' bilden jeweils Bit-Leitungspaare. Das Bezugszeichen 251' bezeichnet einen Schaltsteuerkreis, der der Speicherzelleninatrix 1' zugeordnet ist; 17' bezeichnet einen Ausgangsknoten eines NOR-Schaltkreises 16'; 20s und 20s' Testdaten-Schreibsteuergatter entsprechend den zusätzlichen Bit-Leitungen; 21s und 21s' Komparatoren entsprechend den zusätzlichen Bit-Leitungen; und 31s und 31s' Ausgangsknoten der Komparatoren 21s und 21s'. Testdaten-Schreibsteueranschlüsse 27, 28, 29 und 30 werden nur während eines Testes auf "H"- oder "L"-Pegel gesetzt, sonst sind sie im offenen Zustand. Es sei bemerkt, daß die zusätzlichen Wortleitungen 2c und 2d, die zusätzlichen Speicherzellen 3c bis 3d", der Reihendecoder 5, der zusätzliche Reihendecoder 5', der Sperrkreis 5" für die Funktion des Reihendecoders, der Worttreiber 6 und der zusätzliche Worttreiber 6' gleichfalls in diesem Ausführungsbeispiel notwendig sind, aber in Fig. 34 weggelassen sind.
Der Test bei dem Ausführungsbeispiel nach Fig. 34 ist im wesentlichen der gleiche wie in dem Ausführungsbeispiel nach Fig. 30 - mit der Ausnahme, daß sich ein Steuerverfahren für Simultan-Schreib- und Vergleichsoperationen von Testdaten unterscheidet. Daher wird eine detaillierte Beschreibung einer Testsequenz weggelassen. Die Simultan-Schreiboperation von Testdaten in dem Ausführungsbeispiel nach Fig. 34 wird wie folgt durchgeführt. Die Simultan-Schreiboperation der Daten "CHECKERBOARD" kann wie folgt erreicht werden. Eine "H"- oder "L"-Pegelspannung wird den Testdaten-Schreibanschlüssen 27 und 29 zugeführt und eine "L"- oder "H"-Pegelspannung wird an die Testdaten- Schreibanschlüsse 28 und 30 angelegt. Dann werden diese "H"- und "L"-Pegelspannungen sequentiell wechselseitig geändert, während aufeinanderfolgend die Wortleitungen ausgewählt werden. Die Simultan- Schreiboperation von Daten "MSCAN" kann wie folgt erreicht werden, d.h. eine "H"- oder "L"-Pegelspannung wird den Testdaten-Schreibanschlüssen 27 und 28, und eine "L"- oder "H"-Pegelspannung wird den Testdaten- Schreibanschlüssen 29 und 30 zugeführt. Dann werden die Wortleitungen aufeinanderfolgend ausgewählt, während die diesen Anschlüssen zuge führten Spannungspegel festgelegt werden. Ein Test unter Verwendung von "MARCHING" kann wie folgt erreicht werden. Die Simultan-Schreiboperation von Hintergrunddaten in bezug auf alle Speicherzellen wird in der gleichen Weise wie bei dem Test unter Verwendung von "MSCAN" durchgeführt, und die Simultan-Schreiboperation von invertierten Daten in die benachbarten Speicherzellen auf einer Wortleitung wird in der gleichen Weise wie in dem Test unter Verwendung von "CHECKERBOARD"durchgeführt.
Der Simultan-Vergleich dieser Testdaten wird derart durchgeführt, daß die Spannungspegel entgegengesetzt zu den oben angegebenen Pegeln den jeweiligen Anschlüssen zugeführt werden, und mit den auf den Bit- Leitungen und den zusätzlichen Bit-Leitungen bei der normalen Ausleseoperation erscheinenden Spannungspegeln verglichen werden. Zusätzlich liegt ein Unterschied zu dem Ausführungsbeispiel nach Fig. 30 darin, daß die Erfassung von defekten Bits als OR-Ergebnis von Ausgangsdaten von den NOR-Schaltkreisen 16 und 16' durchgeführt wird. Der Ausgangsanschluß 18 für das simultane Vergleichsergebnis wird während eines Vorladungszeitraumes und wenn das simultane Vergleichsergebnis angibt, daß alle Bits in Ordnung sind, auf "L"-Pegel gesetzt. Der Ausgangsanschluß wird auf "H"-Pegel gesetzt, wenn das Vergleichsergebnis angeben soll, daß ein defektes Bit erhalten wird. Ein Löschen der Verriegelung oder des Haltens des Abfühlkreises 7 und des zusätzlichen Abfühlkreises 7', das in dem Ausführungsbeispiel nach Fig. 30 beschrieben wurde, kann auch bei diesem Ausführungsbeispiel angewandt werden. Die Schaltsteuerkreise 251 und 251' und die NOR-Schaltkreise 16 und 16' können in der Anordnung nach Fig. 31 bis 33 verwendet werden. Wenn der Spalten-Redundanzkreis in dem Ausführungsbeispiel nach Fig. 34 verwendet wird, werden die Bit-Leitungen 4L und 4R durch die zusätzlichen Bit- Leitungen 4Ls und 4Rs ersetzt, und die Bit-Leitungen 4L' und 4R' werden durch die zusätzlichen Bit-Leitungen 4Ls' und 4Rs' ersetzt. Nach dem Testverfahren nach dem Ausführungsbeispiel in Fig. 34 kann die Testzeit in der gleichen Weise wie in dem Ausführungsbeispiel nach Fig. 30 verkürzt werden.
Fig. 35 ist eine schaltungsgemäße Ausgestaltung noch eines weiteren Ausführungsbeispiels der vorliegenden Erfindung und entspricht der Anordnung nach Fig. 5.
Das kennzeichnende Merkmal dieser Speicherzellenmatrix ist im wesentlichen das gleiche wie das nach Fig. 5 - mit der Ausnahme der folgenden Punkte.
Haupt-Bit-Leitungen und zusätzliche Haupt-Bit-Leitungen, die nicht mit Speicherzellen verbunden sind und durch Verdrahtungsschichten unterschiedlich zu denen der Bit-Leitungen und zusätzlichen Bit-Leitungen gebildet sind, sind vorgesehen, und diese Bit-Leitungen und Haupt-Bit-Leitungen sind elektrisch miteinander verbunden.
Fig. 35 zeigt eine gefaltete Bit-Leitungsanordnung entsprechend einem Haupt-Bit-Leitungspaar, in dem die Speicherzellenmatrix 1 in zwei Teilfelder 40 und 40' und zwei zusätzliche Teilfelder 40s und 40s' aufgeteilt ist. Der Abfühlkreis 7 und der zusätzliche Abfühlkreis 7' sind auf beiden Seiten des Speicherzellenfeldes 1 angeordnet, so daß der Abfühlkreisabstand auf viermal einem Speicherstellenabstand erhöht werden kann. In Fig. 35 bezeichnet das Bezugszeichen 8" ein Testdaten-Schreibsteuergatter entsprechend dem Bit-Leitungspaar; 8s und 8s" Testdaten-Schreibsteuergatter entsprechend dem zusätzlichen Bit-Leitungspaar; 15" einen Komparator entsprechend dem Bit-Leitungspaar; 15s und 15s" Komparatoren entsprechend dem zusätzlichen Bit-Leitungspaar; 19" einem Ausgangsknoten des Komparators 15"; 41, 41', 42 und 42' Haupt- Bit-Leitungen; 43, 44 und 45 den Haupt-Bit-Leitungen und zusätzlichen Haupt-Bit-Leitungen zugeordnete Schalter; und 46, 47, 48 und 49 Schalter zum Verbinden der Bit-Leitungen und der Haupt-Bit-Leitungen. In Fig. 35 bezeichnen die gleichen Bezugszeichen die gleichen Teile wie in Figuren 30 und 34. Die zusätzlichen Wortleitungen 2c und 2d, die zusätzlichen Speicherzellen 3c bis 3d", der Reihendecoder 5, der zusätzliche Reihendecoder 5', der Sperrkreis 5" für die Funktion des Reihendecoders, der Worttreiber 6, und der zusätzliche Worttreiber 6' sind in diesem Ausführungsbeispiel notwendig, sie sind aber in der Fig. 35 weggelassen.
Als normale Speicheroperation der Anordnung nach Fig. 35 wird eine Ausleseoperation bei Auswahl einer Wortleitung 2 erklärt. Nur die Schalter 43 und 45 bis 47 sind zu dem gleichen Zeitpunkt wie dem Auswahl zeitpunkt der Wortleitung 2 eingeschaltet. Als Ergebnis werden Daten von einer Speicherzelle 3a dem linken Abfühlkreis 7 über die Schalter 46 und 43 zugeführt und dabei verstärkt. Daten von einer Speicherzelle 3b werden dem rechten Abfühlkreis 7 über die Schalter 47 und 45 zugeführt und dabei verstärkt. Danach werden ein Multiplexer und ein Datenausgangskreis (beide sind nicht dargestellt) angesteuert, und nur Speicherzellendaten eines auszulesenden Objekts werden ausgelesen.
Ein Beispiel eines Tests des Ausführungsbeispieles nach Fig. 35 wird beschrieben unter Bezugnahme auf einen Fall, bei dem kein Redundanzschaltkreis verwendet wird. Was einen Test betrifft, bei dem ein Redundanzschaltkreis verwendet wird, kann das in dem Ausführungsbeispiel nach Fig. 30 beschriebene Verfahren verwendet werden, und deshalb wird eine Beschreibung hier weggelassen. Eine Simultan-Schreiboperation von Testdaten für die mit Wortleitungen verbundenen Speicherzellen wird unter Bezugnahme auf einen Fall beschrieben, bei dem die Wortleitung 2 in Fig. 35 ausgewählt wird. Bei der Auswahl der Wortleitung sind die Schalter 43 und 45 bis 47 eingeschaltet. Daten von den Speicherzellen 3a bis 3b erscheinen auf den Haupt-Bit-Leitungen 41 und 41' jeweils über die Schalter 46 und 43 und die Schalter 47 und 45. Danach werden die rechten und linken Abfühlkreise 7 betätigt. Da der Schalter 44 ausgeschaltet bleibt, sind die Haupt-Bit-Leitungen 41 und 41', auf denen die Daten aus den Speicherzellen 3a und 3b erscheinen, elektrisch getrennt. Nachdem die Spannungspegel der Haupt-Bit-Leitungen bei Betrieb der Abfühlkreise 7 bestimmt sind, wird eine "H"- oder eine "L"-Pegelspannung entsprechend den Testdaten-Schreibanschlüssen 13 und 14 zugeführt. Dann wird eine "H"-Pegelspannung an den Testdaten-Schreibsteueranschluß 10 angelegt, so daß die Spannungspegel entsprechend den Testdaten auf den Bit-Leitungen 4 und 4' über einen Pfad übertragen werden, der aus dem Testdaten- Schreibsteuergatter 8, den Schaltern 43 und 46 besteht, und einem Pfad, der aus dem Testdaten-Schreibsteuergatter 8" und den Schaltern 45 und 47 besteht.
Da zu diesem Zeitpunkt die Wortleitung 2 auf "H"-Pegel gehalten wird, kann eine Simultan-Schreiboperation von Testdaten für die mit Wortleitungen verbundenen Speicherzellen durchgeführt werden. Als nächstes wird der Testdaten-Schreibsteueranschluß 10 auf "L"-Pegel gesetzt, und die Testdaten-Schreibanschlüsse 13 und 14 werden auf "H"-Pegel gesetzt. Danach wird die Wortleitung in einem nicht ausgewählten Zustand zu dem gleichen Zeitpunkt wie bei der normalen Speicheroperation gesetzt, wodurch eine Reihe von Schreiboperationen beendet wird. Auf diese Weise werden die "H"- und "L"-Pegelspannungen, die den Testdaten-Schreibanschlüssen 13 und 14 zugeführt werden, nacheinander wechselseitig geändert, während nacheinander die Wortleitungen 2 und 2' ausgewählt werden, wobei simultan die Testdaten in "MSCAN" geschrieben werden. Genauer gesagt, werden in Fig. 35 die "H"- oder "L"-Pegeldaten in alle Hauptspeicherzellen 3a, 3b, 3a' und 3b' geschrieben. Wenn die den Testdaten- Schreibanschlüssen 13 und 14 zugeführten "H"- und "L"-Pegelspannungen alle zwei anderen Wortleitungen wechselseitig geändert werden, während sequentiell die Wortleitungen 2 und 2' ausgewählt werden, können Testdaten "CHECKERBOARD" simultan geschrieben werden. Genauer gesagt, können in Fig. 35 "H"- oder "L"-Pegeldaten in die Hauptspeicherzellen 3a und 3b und "L"- oder "H"-Pegeldaten in die Hauptspeicherzellen 3a' und 3b' geschrieben werden. Die Simultan-Schreiboperation von "MARCHING" in diesem Ausführungsbeispiel ist die gleiche wie die, die in dem Ausführungsbeispiel nach Fig. 30 beschrieben wurde. Eine mit der Schaltkreisoperation einhergehende Modifikation, wie das Löschen des Haltens des Abfühlkreises, die Verbindungsbereiche zwischen den Testdaten- Schreibsteuergattern und den Komparatoren, und andere dem Schaltsteuerkreis zugeordnete Anordnungen sind die gleichen wie diejenigen nach dem Ausführungsbeispiel in Fig. 30.
Eine simultane Vergleichssequenz für die mit Wortleitungen verbundenen Speicherzellen wird im folgenden beschrieben. Während eines Vorladungszeitraumes werden die Ausgangsknoten 17 und 17' für Simultan-Vergleichsergebnisse auf den "H"-Pegel vorgeladen. Danach wird die gleiche Operation wie bei der oben beschriebenen Schreiboperation bis zu einem Zeitpunkt durchgeführt, bei dem die Abfühlkreise und die zusätzlichen Abfühlkreise betrieben werden. Nachdem die Spannungspegel der Haupt-Bit-Leitungen und der zusätzlichen Bit-Leitungen bestimmt sind, werden Spannungspegel, entgegengesetzt zu denen der Testdaten während der Schreiboperation, den Testdaten-Schreibanschlüssen 13 und 14 zugeführt. Als Ergebnis stimmen die Spannungspegel der den Testdaten-Schreibanschlüssen 13 und 14 während der Vergleichsoperation zugeführten Testdaten mit den aus den Speicherzellen und zusätzlichen Speicherzellen ausgelesenen und auf den Haupt-Bit-Leitungen und zusätzlichen Haupt-Bit-Leitungen erscheinenden Spannungspegeln überein (wenn ein Fehler festgestellt wird), die Ausgangsknoten 19 0 und 19" der Komparatoren 15 und 15" gehen auf "H"- Pegel und bewirken jeweils eine Änderung der Ausgangsknoten 17 und 17' der NOR-Schaltkreise 16 und 16' vom "H"-Pegel auf den "L"-Pegel. Daher kann bei Beobachtung einer Änderung des Ausgangsanschlusses 18 für das simultane Vergleichsergebnis vom "L"-Pegel auf den "H"-Pegel festgestellt werden, daß alle mit der ausgewählten Wortleitung verbundenen Hauptspeicherzellen ein defektes Bit einschließen. Wenn der Redundanz-Schaltkreis nicht verwendet wird, trennen die Schaltsteuerkreise 251 und 251' die Komparatoren 15s und 15s" elektrisch von den NOR-Schaltkreisen 16 und 16". Nach dem Testverfahren dieses Ausführungsbeispiels kann die Testzeit in der gleichen Weise wie in den Ausführungsbeispielen nach den Figuren 30 und 34 verkürzt werden.
Es sei bemerkt, daß das Testdaten-Schreibsteuergatter 8, der Komparator 15, der NOR-Schaltkreis 16 und dergleichen nicht in Übereinstimmung mit den Abfühlkreisen angeordnet sind, sondern auf der Seite von beiden Abfühlkreisen, und der Ausgangsknoten 17' ist direkt mit dem Ausgangsanschluß 18 für das Simultan-Vergleichsergebnis verbunden, ohne über den OR-Schaltkreis 26 zu gehen. Diese Anordnung gehört auch zum Umfang der vorliegenden Erfindung. Da in diesem Fall die Hälfte der mit der Wortleitung oder der zusätzlichen Wortleitung verbundenen Speicherzellen als ein Objekt für die Simultan-Schreib- und Vergleichsoperation dient, kann die Testzeit auf 2/n des Redundanz- Halbleiterspeichers nach dem Stand der Technik verringert werden. In diesem Fall bezeichnet n die Anzahl der mit der Wortleitung oder der zusätzlichen Wortleitung verbundenen und der simultanen Schreibund Vergleichsoperation unterworfenen Speicherzellen. Die vorliegende Erfindung ist nicht auf die Anordnung des Abfühlkreises 7 und des zusätzlichen Abfühlkreises 7' in Fig. 35 begrenzt. Darüber hinaus ist die vorliegende Erfindung nicht auf die Verbindungsbeziehung zwischen den Haupt-Bit-Leitungen und den Bit- Leitungen beschränkt. Daher können zum Beispiel bei der Zellenmatrixanordnung, bei der das Testdaten- Schreibsteuergatter 8 und dergleichen auf der Seite eines Abfühlkreises vorgesehen sind, die den Haupt- Bit-Leitungen nach Fig. 35 zugeordneten Schalter 43, 44 und 45 weggelassen werden. Die vorliegende Erfindung ist auch für eine derartige Zellenmatrixanordnung wirksam. Die vorliegende Erfindung ist nicht auf die Speicherzellenmatrix-Anordnung hoher Dichte auf der Basis der gefalteten Bit-Leitungsanordnung nach Fig. 35 begrenzt. Beispielsweise zeigt Fig. 36 eine Modifikation von Fig. 35, bei der die vorliegende Erfindung für eine Speicherzellenmatrix-Anordnung hoher Dichte auf der Grundlage von beispielsweise einer offenen Bit-Leitungsanordnung angewandt wird.
Fig. 36 stellt eine Anordnung entsprechend einem Haupt-Bit-Leitungspaar dar, bei der die Speicherzellenmatrix 1 in zwei Teilfelder 40 und 40' und zwei zusätzliche Teilfelder 40s und 40s' aufgeteilt ist. Für die Einfachheit der Darstellung sind verschiedene Schalter als Strichschalter anstelle von Transistoren dargestellt. Die Bezugszeichen 50, 50', 51, 51', 53, 53', 54 und 54' bezeichnen Schalter zum Verbinden der Bit-Leitungen und der Haupt-Bit-Leitungen 52, 52', 52s, 52s', Schalter zum Verbinden der einen Haupt- Bit-Leitung mit der anderen und zum Verbinden der einen zusätzlichen Haupt-Bit-Leitung mit der anderen. In Fig. 36 bezeichnen die gleichen Bezugszeichen die gleichen Teile wie in Fig. 30, 34 und 35. Die zusätzlichen Wortleitungen 2c und 2d, die zusätzlichen Speicherzellen 3c bis 3d", der Reihendecoder 5, der zusätzliche Reihendecoder 5', der Sperrkreis 5" für die Funktion des Reihendecoders, der Worttreiber 6 und der zusätzliche Worttreiber 6' nach Fig. 30 sind gleichfalls notwendig in diesem Ausführungsbeispiel, sind aber aus der Fig. 36 weggelassen.
Ein Testverfahren mit der Anordnung nach Fig. 36 wird nun unter Bezugnahme auf einen Fall beschrieben, bei dem kein Redundanz-Schaltkreis für die entsprechend dem Ausführungsbeispiel nach Fig. 35 verbundenen Speicherzellen verwendet werden. Zuerst wird eine Simultan-Schreiboperation von Testdaten für die mit Wortleitungen verbundenen Speicherzellen unter Bezugnahme auf einen Fall, bei dem die Wortleitung 2 nach Fig. 36 als ein Object dient, beschrieben. Bei Auswahl der Wortleitung 2 sind die Schalter 50 und 51' eingeschaltet. Nachdem Daten aus den Speicherzellen 3a und 3b auf den Haupt-Bit-Leitungen 41 und 42' über die Schalter 50 und 51' jeweils erscheinen, werden die rechten und linken Abfühlkreise 7 betätigt. Da in diesem Fall die Schalter 52 und 52' ausgeschaltet bleiben, sind die Haupt-Bit-Leitungen 41 und 41' und 42 und 42' elektrisch getrennt. Nachdem die Spannungspegel auf den Haupt-Bit-Leitungen bei Operation der Abfühlkreise 7 bestimmt sind, wird eine "H"- oder "L"-Pegelspannung entsprechend den Testdaten den Testdaten-Schreibanschlüssen 27, 28, 29, 30 zugeführt. Dann wird eine "H"-Pegelspannung an den Testdaten-Schreibsteueranschluß angelegt, so daß die Spannungspegel entsprechend den Testdaten jeweils auf den Bit-Leitungen 4 und 4' über einen Pfad, der aus den Testdaten-Schreibsteuergatter 8 und dem Schalter 50 besteht, und über einen Pfad, der aus dem Testdaten-Schreibsteuergatter 8" und dem Schalter 51' besteht, übertragen werden. Da zu diesem Zeitpunkt die Wortleitung 2 auf dem "H" -Pegel gehalten wird, können die Testdaten simultan für die mit Wortleitungen verbundenen Speicherzellen geschrieben werden.
Dann wird der Testdaten-Schreibsteueranschluß 10 auf einen "L"-Pegel und alle Testdaten-Schreibanschlüsse auf den "H"-Pegel gesetzt. Danach wird die Wortleitung in einen nicht ausgewählten Zustand zu dem gleichen Zeitpunkt wie bei der normalen Speicheroperation gesetzt, wodurch eine Reihe von Schreiboperationen beendet wird. Auf diese Weise wird die "H"- oder "L"- Pegelspannung den Testdaten-Schreibanschlüssen 27 und 30 und die "L"- oder "H"-Pegelspannung den Schreibanschlüssen 28 und 29 zugeführt, und die "H"- und "L"-Pegelspannungen werden sequentiell wechselseitig bei aufeinanderfolgender Auswahl der Wortleitungen geändert, wodurch simultan Testdaten "CHECKERBOARD" geschrieben werden. Die "H"- oder "L"-Pegelspannung wird den Testdaten-Schreibanschlüssen 27 und 29, und die "L"- oder "H"-Pegelspannung wird den Schreibanschlüssen 28 und 30 zugeführt, und die Wortleitungen werden sequentiell ausgewählt, während die diesen Anschlüssen zugeführten Spannungspegel festgelegt werden, wodurch simultan Testdaten "MSCAN" geschrieben werden. Für "MARCHING" entspricht die Operation der des Ausführungsbeispieles nach Fig. 34. Eine Modifikation, die der Schaltkreisoperation zugeordnet ist, wie Löschen des Haltens oder Verriegelns des Abfühlkreises, und eine Modifikation, die dem Schaltsteuerkreis zugeordnet ist, sind die gleichen wie die in dem obigen Ausführungsbeispiel.
Eine Simultan-Vergleichssequenz für die mit Wortleitungen verbundenen Speicherzellen wird im folgenden beschrieben. Die gleiche Operation wie bei der obigen Schreiboperation wird bis zu einem Zeitpunkt durchgeführt, bei dem der Abfühlkreis und der zusätzliche Abfühlkreis betrieben werden. Nachdem die Spannungspegel der Haupt-Bit-Leitungen und die zusätzlichen Haupt-Bit-Leitungen bestimmt sind, werden Spannungspegel entgegengesetzt zu denen der Testdaten in der Schreiboperation den Testdaten-Schreibanschlüssen 27, 28, 29 und 30 zugeführt. Wenn als Ergebnis die angelegten entgegengesetzten Spannungspegel mit den Spannungspegeln übereinstimmen, die auf den Haupt-Bit- Leitungen und den zusätzlichen Bit-Leitungen bei der normalen Ausleseoperation erscheinen, gehen die Ausgangsknoten 19 und 19" der Komparatoren 15 und 15" auf den "H"-Pegel und bewirken eine Änderung der Ausgangsknoten 17 und 17' der NOR-Schaltkreise 16 und 16' vom "H"-Pegel in den "L"-Pegel. Daher kann bei Beobachtung einer Änderung vom "L"-Pegel in den "H"- Pegel des Eingangsanschlusses 18 für das Simultan- Vergleichsergebnis festgestellt werden, daß die mit der ausgewählten Wortleitung verbundenen Hauptspeicherzellen ein defektes Bit einschließen. Wenn kein Redundanz-Schaltkreis verwendet wird, trennen die Schaltsteuerkreise 251 und 251' elektrisch die Komparatoren 15s und 15s" von den NOR-Schaltkreisen 16 und 16'. Nach dem Ausführungsbeispiel nach Fig. 36 kann die Testzeit in der gleichen Weise wie in den obigen Ausführungsbeispielen verkürzt werden.
Das Testdaten-Schreibsteuergatter 8, der Komparator 15, der NOR-Schaltkreis 16, die Testdaten-Schreibleitungen 22 und 23, die Testdaten-Schreibanschlüsse 27 und 28, die in Fig. 36 gezeigt sind, können auf der Seite jedes Abfühlkreises angeordnet sein, und der Ausgangsknoten 17 kann direkt mit dem Ausgangsanschluß 18 für das simultane Vergleichsergebnis, ohne über den OR-Schaltkreis 26 zu gehen, verbunden sein.
Diese Anordnung gehört auch zum Umfang der vorliegenden Erfindung. Da in diesem Fall die Hälfte der mit der Wortleitung oder der zusätzlichen Wortleitung verbundenen Speicherzellen als Objekte für die Simultan-Schreib- und Vergleichsoperationen dienen, kann eine Testzeit auf 2/n des Redundanz-Halbleiterspeichers nach dem Stand der Technik reduziert werden. In diesem Fall bezeichnet n die Anzahl der mit der Wortleitung verbundenen und den Simultan-Schreib- und Vergleichsoperationen unterzogenen Speicherzellen.
Die vorliegende Erfindung ist nicht auf die Verbindungsbeziehung zwischen den Haupt-Bit-Leitungen und den Bit-Leitungen in Fig. 36 begrenzt. Daher ist die vorliegende Erfindung für eine Zellenmatrixanordnung wirksam, in der die Haupt-Bit-Leitungen elektrisch mit den Bit-Leitungen unter Verwendung irgendeines Paares von Schaltern verbunden sind, die an beiden Enden jeder der Bit-Leitungen angeordnet sind.
Die obigen Ausführungsbeispiele der vorliegenden Erfindung geben beispielhaft ein Simultan-Schreib- und Vergleichsverfahren für die mit Wortleitungen verbundenen Speicherzellen an. Wenn allerdings eine Vielzahl von Wortleitungen und zusätzlichen Wortleitungen mehrfach ausgewählt werden, können Testdaten in alle Speicherzellen in dem Speicherzellenfeld durch mehrere Schreiboperationen geschrieben werden. Daher ist eine Einheit der Simultan-Schreib- und Vergleichsoperationen nicht auf eine Wortleitung oder eine zusätzliche Wortleitung begrenzt, sondern kann eine oder eine Mehrzahl von Wortleitungen oder eine Mehrzahl von zusätzlichen Wortleitungen oder ein Teil einer Wortleitung oder zusätzlichen Wortleitung sein. Die vorliegende Erfindung ist nicht auf ein DRAM als Redundanz-Halbleiterspeicher begrenzt, sondern kann in ähnlicher Weise auf ein statisches RAM, ROM und dergleichen angewandt werden.
Entsprechend den Ausführungsbeispielen nach Figuren 30 bis 36 werden externe "0"- oder "1"-Testdaten simultanin eine Vielzahl von Hauptspeicherzellen und zusätzlichen Speicherzellen, die mit ausgewählten Haupt- und zusätzlichen Wortleitungen verbunden sind, geschrieben werden und die in die Vielzahl von Hauptspeicherzellen und zusätzlichen Speicherzellen geschriebenen Testdaten werden simultan mit "0"- oder "1"-Erwartungswertdaten verglichen, die von einem externen Anschluß an die ausgewählten Haupt- und zusätzlichen Wortleitungen eingegeben werden, wodurch eine Schreib- und Vergleichszeit stark verkürzt wird. Daher kann ein Redundanz-Halbleiterspeicher realisiert werden, der in großem Maße die Testzeit reduzieren kann.
Wenn eine Vielzahl von Haupt- oder zusätzlichen Wortleitungen mehrfach ausgewählt werden, können Testdaten in alle Speicherzellen durch einmaliges oder mehrmaliges Durchführen der Schreiboperationen geschrieben werden. Daher kann die gleiche Wirkung, wie oben beschrieben, erhalten werden.
Fig. 37 zeigt eine Anordnung nach einem noch weiteren Ausführungsbeispiel der vorliegenden Erfindung. Fig. 37 entspricht Fig. 8, und die gleichen Bezugszeichen bezeichnen die gleichen Teile wie in Fig. 8 und 30. In Fig. 37 verwendet ein Redundanzkreis eine Schaltkreis-Konfiguration, die Reihen- und Spalten-Fehlerabhilfe unter Verwendung sowohl der zusätzlichen Wortleitungen als auch der zusätzlichen Bit-Leitungen durchführen kann. In Fig. 37 bezeichnen die Bezugszeichen 2c und 2d zusätzliche Wortleitungen; und 3a", 3b", 3c, 3d, 3c', 3d', 3c" und 3d" zusätzliche Speicherzellen, die einfach dargestellt sind ebenso wie Hauptspeicherzellen 3a, 3b, 3a', 3b'. Das Bezugszeichen 5' bezeichnet zusätzliche Reihendecoder; 5" einen Sperrkreis der Funktion des Reihendecoders; 6' einen zusätzlichen Worttreiber; 7' einen zusätzlichen Abfühlkreis; 8s ein Testdaten-Schreibsteuergatter entsprechend einem zusätzlichen Bit-Leitungspaar; und 113 einen Latch-Schaltkreis zum Halten bzw. Verriegeln von Testdaten und Zuführen von Testdaten mit entgegengesetzten, d.h. komplementären Spannungspegeln an die Testdaten-Schreibleitungen 11 und 12. Das Bezugszeichen 114 bezeichnet eine Latch-Eingangsleitung; 15s einen Komparator entsprechend dem zusätzlichen Bit-Leitungspaar 251; einen Schaltsteuerkreis zum elektrischen Verbinden von Komparatoren 15 oder dem Komparator 15s mit einem NOR-Schaltkreis 16 (wird später beschrieben); 16 den NOR-Schaltkreis zum Bestimmen einer Ubereinstimmung für die mit Wortleitungen verbundenen Speicherzellen auf der Grundlage von Ausgangsdaten aus der Vielzahl von Komparatoren 15 oder dem Komparator 15s; 17 einen Ausgangsknoten des NOR-Schaltkreises 16; 19s einen Ausgangsknoten des Komparators 15s; und 122' einen zusätzlichen Multiplexer.
Mit dieser Anordnung bilden die Testdaten-Schreibsteuergatter 8 und 8s, die Testdaten-Schreibsteuerleitung 9, der Testdaten-Schreibsteuerkreis 110, die Testdaten-Schreibleitungen 11 und 12, der Latch-Schaltkreis 113 und dergleichen eine simultane Schreibvorrichtung. Die Testdaten-Schreibsteuerleitung 9, der Testdaten-Schreibsteuerkreis 110, die Testdaten-Schreibleitungen 11 und 12, der Latch-Schaltkreis 113, die Komparatoren 15 und 15s, der Schaltsteuerkreis 251, der NOR-Schaltkreis 16 und dergleichen bilden den Simultan-Vergleichskreis. Ein Testmodus-Einstellsignalgenerator 128 ist ein Schaltkreis zum Erfassen der Übergangszeitpunkte von , und , die beispielsweise durch den JEDEC bestimmt ist und durch eine bekannte Anordnung real isiert werden kann. Wie in Fig. 37 gezeigt wird, müssen bei der Schaltkreis-Konfiguration, bei der Daten- Eingangs- und -Ausgangssysteme getrennt sind, Testdaten nicht immer gehalten bzw. verriegelt sein. Daher gehört eine Anordnung, bei der der Latch-Schaltkreis 113 weggelassen wird, gleichfalls zu dem Umfang der vorliegenden Erfindung. Darüber hinaus sind die Testdaten-Schreibsteuergatter 8 und 8s, die Testdaten-Schreibsteuerleitung 9 und die Testdaten-Schreibleitungen 11 und 12, die in Fig. 37 dargestellt sind, nicht auf die gezeigte Anordnung begrenzt. Daher kann beispielsweise in Fig. 37 eine Schreibleitung anstelle der Testdaten-Schreibleitungen 11 und 12 sowie zwei Testdaten-Schreibsteuerleitungen 9 verwendet werden, so daß zwei Transistoren in jedem der Testdaten-Schreibsteuergatter 8 und 8' getrennt von den zwei Testdaten-Schreibsteuerleitungen 9 gesteuert werden können.
Fig. 38 ist ein Flußdiagramm eines Testmodus nach dem Ausführungsbeispiel nach Fig. 37. In Fig. 38 bedeutet "peripherer Schaltkreis" einen Schaltkreis, der einen Testschaltkreis, der durch den Simultan-Schreibkreis und den Simultan-Vergleichskreis gebildet wird, und eine Speicherzellenmatrix ausschließt. Dieses Fluß diagramm weist die folgenden zwei Merkmale auf. Das erste Merkmal ist die Reihenfolge der Tests. Dieses Flußdiagramm zielt darauf hin, ein defektes Chip schnell zu erfassen und eine Verteilungsliste von Defekten, d.h. ein Fehler-Bit-Verzeichnis, herzustellen. Bei dem Test der Speicherzellenmatrix wird ein Simultantest für die mit Wortleitungen verbundenen Speicherzellen unter Verwendung des Testschaltkreises nach Fig. 37 durchgeführt. Dann wird ein Test in Einheiten von Bits für eine Wortleitung durchgeführt, bei dem ein defektes Bit in Übereinstimmung mit dem Testergebnis festgestellt wird, wodurch Daten, die eine Verteilung von def ekten Bits darstellen, erhalten werden. Wenn jedoch die gesamten Hauptspeicherzellen auf der Bit-Leitung als fehlerhaft bestimmt werden aufgrund von fehlerhaften peripheren Schaltkreisen, muß ein Test für alle Wortleitungen in der Speicherzellenmatrix in Einheiten von Bits durchgeführt werden, und die Testzeit kann nicht ausreichend verkürzt werden. Daher wird der Testablauf für die peripheren Schaltkreise zuerst durchgeführt, um defekte Bit-Leitungen zu erfassen, und die defekten Bit-Leitungen werden durch zusätzliche Bit-Leitungen in dem identischen Ablauf ersetzt. Daher wird der Testablauf des Testschaltkreises durchgeführt, um zu überprüfen, ob die Funktionen des Testschaltkreises normal sind. Darauf wird der Testablauf für die Speicherzellenmatrix durchgeführt. Das zweite Merkmal des Flußdiagramms nach Fig. 38 ist wie folgt. Wenn für ein Chip in dem Test der peripheren Schaltkreise oder des Testschaltkreises festgestellt wurde, daß eine Fehlerabhilfe unmöglich ist, wird der nächste Test des Testschaltkreises und der Speicherzellenmatrix dieses Tests nicht durchgeführt, d.h. alle verbleibenden Tests werden gesperrt.
Fig. 39 zeigt eine Anordnung einer Vielzahl von Speicherzellenlinien als in dem Test der peripheren Schaltkreise nach dem Ausführungsbeispiel nach Fig. 37 zu testenden Objekte. Da die durch die schraffierten Bereiche angegebenen Speicherzellenlinien als zu testende Objekte verwendet werden, kann die Testzeit für die peripheren Schaltkreise verkürzt werden.
Figuren 40(a) bis 40(h) sind Zeitverläufe, die die Beziehung von Pegelbestimmungen zwischen den Testmodus-Einstellsignalen TEO bis TE3, dem Schreibsteuertaktsignal , der Latch-Eingangsleitung 114, der Testergebnis-Ausgangsleitung 120 und der Datenleitung 123 zeigen, wenn der Test in Übereinstimmung mit dem Flußdiagramm nach Fig. 38 durchgeführt wird. In den Figuren 40(f) und 40(h) geben die schraffierten Bereiche willkürliche Pegelzeiträume der Leitungen an. Auf der anderen Seite geben die nicht schraffierten Bereiche Ziträume an, in denen der Pegel der Leitungen bestimmt werden muß. Es sei bemerkt, daß bei einer Anordnung nach Fig. 40 das Schreibsteuertaktsignal VE bei jedem Zyklus geändert wird, und die Lese- und Schreibzugriffoperationen von Testdaten werden wechselseitig durchgeführt. Allerdings ist die vorliegende Erfindung nicht auf diese Reihenfolge begrenzt. Daher kann nach der Schreiboperation von Testdaten für alle Wortleitungen die Leseoperation durchgeführt werden. In Fig. 40 wird der Teststartzeitpunkt für die peripheren Schaltkreise durch das Testmodus-Einstellsignal TE0 bestimmt. Allerdings muß das Signal TE0 nicht immer vorgesehen sein. Wie später beschrieben wird, können bei dem Test der peripheren Schaltkreise die Schreib- und Leseoperationen der Testdaten über die Datenleitung 123 und den Multiplexer 122 in der gleichen Weise wie bei den normalen Schreib- und Leseoperationen durchgeführt werden. Die Übergangszeitpunkte der , und - Signale, die dem Einstellen und Abschalten des Testmodus zugeordnet sind, sind in "Both 4M and 1M memories are arranged in a same package, and a test mode is also introduced" in Nikkei Micro Device, extra issue No. 1 (May 1987, pp. 73-80), wie in Fig. 41 gezeigt wird. Es sei bemerkt, daß die Testmodus-Einstellsignalgeneratoren 128 bis 131, die in Fig. 37 gezeigt sind, den Testmodus an den Übergangszeitpunkten der Taktsignale , und nach Fig. 41 detektieren und danach die Testmodus-Einstellsignale TE0 bis TE3 auf "H"-Pegel halten bzw. verriegeln. Daher werden, nachdem der Testmodus detektiert wurde, die Testmodus-Einstellsignale TE0 bis TE3 auf "H"- Pegel gehalten, selbst wenn die Taktzeitpunkte willkürlich gesetzt werden.
Ein Testmodus nach dem Ausführungsbeispiel nach Fig. 37 wird unter Bezugnahme auf die Figuren 37 bis 40 beschrieben. Zuerst wird ein Test der peripheren Schaltkreise unter Verwendung der Hauptspeicher-Zellenlinien nach Fig. 39 als ein Objekt durchgeführt. Genauer gesagt, werden Testdaten dem Daten-Eingangsanschluß 126 in Fig. 37 zugeführt. Die Testdaten werden in eine durch den Reihendecoder 5 und den Spaltendecoder 132 ausgewählte Hauptspeicherzelle über den Daten-Eingangskreis 124, den Schalter 121, die Datenleitung 123 und den Multiplexer 122 geschrieben. Auf der anderen Seite werden die geschriebenen Testdaten an den Daten-Ausgangsanschluß 127 über den Multiplexer 122, die Datenleitung 123, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Die ausgelesenen Daten werden an einen externen Tester bzw. Testvorrichtung übertragen und von der Testvorrichtung mit Erwartungswertdaten verglichen. Die obige Operation wird wiederholt, während die Positionen der Hauptspeicherzellen in der Hauptspeicher-Zellenlinie verschoben wird. Bei dem Test der peripheren Schaltkreise werden die Testdaten nicht über die Latch-Eingangsleitung 114 und die Testergebnis-Ausgangsleitung 120 übertragen. Wenn die Testvorrichtung ein defektes Bit erfaßt, das unterschiedliche Reihen- und Spaltenadressen aufweist, deren Werte größer als die Anzahl von zusätzlichen Leitungen sind, wird der Redundanz- Halbleiterspeicher als defekt erkannt und aus der Reihe von Testabläufen ausgeschlossen. Wenn eine Wortleitung, für die eine Fehlerabhilfe durch Ersetzen mit zusätzlichen Leitungen, die nicht ein defektes Bit nach einem nochmaligen Test einschließen, durchgeführt werden kann, erhalten wird, werden die Übergangszeitpunkte der Taktsignale , und so festgesetzt, daß sie im Testmodus sind, um ein Testmodus-Einstellsignal TE1 zu erzeugen. Danach wird der Testablauf des Testschaltkreises durchgeführt. Der Schalter 121 wird durch das Signal TE1 geschaltet, so daß der Daten-Eingangskreis 124 und der Daten-Ausgangskreis 125 mit der Daten-Eingangsleitung 114 und der Testergebnis-Ausgangsleitung 120 verbunden sind. Testdaten werden simultan in alle Hauptspeicherzellen und zusätzlichen Speicherzellen auf einer einzigen Wortleitung eingeschrieben, die als Objekt in dem Test der peripheren Schaltkreise dient, über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113, die Testdaten-Schreibleitungen 11 und 12 und die Testdaten-Schreibsteuergatter 8 und 8'. Auf der anderen Seite werden die eingeschriebenen Testdaten simultan mit Erwartungswertdaten verglichen, die den Komparatoren 15 und 15' über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113 und die Datenschreibleitungen 11 und 12 eingegeben werden. Wenn ein Ersetzen auf die zusätzliche Bit-Leitung während des Tests der peripheren Schaltkreise durchgeführt wird, trennt der Schaltsteuerkreis 251 elektrisch den NOR-Schaltkreis 16 von dem Komparator 15, der mit der defekten Bit-Leitung verbunden ist. Der NOR-Schaltkreis 16 empfängt alle Vergleichsergebnisse und führt gleichzeitig eine Fehlererfassung durch. Das Testergebnis wird an den Daten-Ausgangsanschluß 127 über die Testergebnis-Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Das Testergebnis wird an die Testvorrichtung übertragen, und sein Spannungspegel wird von der Testvorrichtung detektiert. Wenn festgestellt wird, daß der Testschaltkreis defekt ist, wird der entsprechende Redundanz-Halbleiterspeicher aus der Reihe der Testabläufe ausgeschlossen. Wenn kein Fehler festgestellt wird, werden die Übergangszeitpunkte der Takt- Signale , und so gesetzt, daß sie im Testmodus sind, um das Testmodus-Einstellsignal TE2 zu erzeugen. Dann wird ein Testablauf für den Testschaltkreis durchgeführt. Der Schalter 121 wird abhängig von dem Signal TE2 so geschaltet, daß der Daten-Eingangskreis 124 und der Daten-Ausgangskreis 125 mit der Datenleitung 123 und der Testergebnis-Ausgangsleitung 120 verbunden wird. Invertierte Daten der Testdaten, die gleichzeitig bei dem Testablauf geschrieben werden, werden in ein Bit jeder Hauptspeicherzelle oder zusätzlichen Speicherzelle auf einer einzigen Wortleitung geschrieben, die von dem Spaltendecoder 132 oder dem zusätzlichen Spaltendecoder 132' ausgewählt wird. Das Testergebnis der Fehlererfassung durch den NOR-Schaltkreis wird an die Testvorrichtung in der gleichen Weise wie bei dem obigen Testablauf übertragen, und sein Spannungspegel wird von der Testvorrichtung detektiert. Die obige Operation wird wiederholt, während die Positionen der Haupt- oder zusätzlichen Speicherzellen, in die die invertierten Daten auf der Wortleitung eingeschrieben werden, verschoben werden. Wenn das Erfassungsergebnis eines defekten Bits nicht aufgrund eines Funktionsfehlers des Testschaltkreises ausgegeben wird, wird der entsprechende Redundanz-Halbleiterspeicher aus der Reihe von Testabläufen ausgeschlossen. Wenn dagegen das Testergebnis eines defekten Bits ausgegeben wird, werden die Übergangszeitpunkte der Taktsignale RAS, CAS und WE so gesetzt, daß sie im Testmodus sind, um das Testmodus-Einstellsignal TE3 zu erzeugen. Dann wird der Testablauf für die Speicherzellenmatrix durchgeführt. Der Schalter 121 wird in Abhängigkeit von dem Signal TE3 geschaltet, so daß der Daten-Eingangskreis 124 und der Daten-Ausgangskreis 125 mit der Latch-Eingangsleitung 114 und der Testergebnis-Ausgangsleitung 120 verbunden werden. Die Testdaten werden simultan in alle Haupt- und zusätzlichen Speicherzellen auf der durch den Reihendecoder 5 ausgewählten Wortleitung über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113, die Testdaten-Schreibleitungen 11 und 12 und die Testdaten-Schreibsteuergatter 8 und 8' geschrieben. Auf der anderen Seite werden die eingeschriebenen Testdaten simultan mit Erwartungswertdaten verglichen, die den Komparatoren 15 und 15' über die Latch-Eingangsleitung 114, den Latch-Schaltkreis 113 und die Testdaten-Schreibleitungen 11 und 12 eingegeben werden. Wenn ein Ersetzen zu der zusätzlichen Bit-Leitung während des Tests der peripheren Schaltkreise durchgeführt wird, trennt der Schaltsteuerkreis 251 elektrisch den NOR-Schaltkreis 16 von dem Komparator 15, der mit der defekten Bit-Leitung verbunden ist. Der NOR-Schaltkreis 16 empfängt alle Vergleichsergebnisse und führt gleichzeitig eine Fehlererfassung durch. Die Testdaten werden an den Daten-Ausgangsanschluß 127 über die Testergebnis-Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Die Testdaten werden an die Testvorrichtung übertragen, und ihre Spannungspegel werden von der Testvorrichtung detektiert. Wenn die Testvorrichtung entscheidet, daß eine Fehlerabhilfe unter Verwendung von nicht verwendeten zusätzlichen Leitungen nicht durchgeführt werden kann, wird der entsprechende Redundanz-Halbleiterspeicher als defekt bestimmt. Wenn festgestellt wird, daß eine Fehlerabhilfe unter Verwendung von zusätzlichen Leitungen durchgeführt werden kann und kein defektes Bit bei einem erneuten Test detektiert wird, wird der entsprechende Redundanz-Halbleiterspeicher als in Ordnung erfaßt. Die Reihe von Test wird bei den Übergangszeiten der Taktsignale , und nach Fig. 41 gelöscht.
Die Figuren 42(a) bis 42(k) sind detaillierte Zeitverläufe, die einen Test der Speicherzellenmatrix nach dem Ausführungsbeispiel nach Fig. 37 zugeordnet sind. In Fig. 42(a) bis 42(k) bezeichnen die gleichen Bezugszeichen die gleichen Teile wie in Fig. 37.
Der Test der Speicherzellenmatrix nach dem Ausführungsbeispiel in Fig. 37 wird unter Bezugnahme auf die Figuren 37 und 42(a) bis 42(k) beschrieben. Eine Simultan-Schreiboperation von Testdaten in Einheiten von Wortleitungen wird wie folgt durchgeführt, wenn kein Redundanz-Schaltkreis vorgesehen ist. Die Taktsignale RAS und WE aus Fig. 42(a) und 42(b) gehen auf "L"-Pegel, und der Redundanz-Halbleiterspeicher wird in einen Schreibmodus gesetzt. Das Vorladungs-Taktsignal φP, das in Fig. 42(d) gezeigt wird, geht auf "L"-Pegel, und danach wird der Reihendecoder 5 betrieben, um z.B. eine einzige Wortleitung 2a auszuwählen. Der Worttreiber 6 wird durch das Wortleitungs-Steuertaktsignal nach Fig. 42(e) angesteuert, um die ausgewählte Wortleitung 2a auf "H"-Pegel zu setzen. Nachdem Daten von den Haupt- und zusätzlichen Speicherzellen, die mit der Wortleitung 2a verbunden sind, auf den Bit-Leitungen und zusätzlichen Bit-Leitungen erscheinen, wird das Abfühlkreis-Steuertaktsignal nach Fig. 42(f) auf den "H"-Pegel gesetzt, um den Abfühlkreis 7 und den zusätzlichen Abfühlkreis 7' anzusteuern. Nachdem die Spannungspegel der Bit-Leitungen und zusätzlichen Bit-Leitungen bestimmt sind, werden die Testdaten an die Testdaten-Schreibleitungen übertragen, wie in Fig. 42(g) gezeigt wird. Es sei bemerkt, daß die Testdaten über den Daten-Eingangsanschluß 126 während einer "L"-Pegelperiode von WE eingegeben werden. Wie in Fig. 42(h) gezeigt wird, wird die Testdaten-Schreibsteuerleitung 9 auf den "H" -Pegel gesetzt, und der Spannungspegel entsprechend den Testdaten wird den Bit-Leitungen und den zusätzlichen Bit-Leitungen zugeführt. Zu diesem Zeitpunkt wird die Wortleitung 2a auf "H"-Pegel gehalten, und die Testdaten werden simultan in Einheiten von Wortleitungen geschrieben. Es sei bemerkt, daß während der Simultan-Schreiboperation der Spannungspegel des Daten-Ausgangsanschlusses nach Fig. 42(k) einer hohen Impedanz entspricht.
Auf diese Weise werden die Wortleitungen 2a und 2b sequentiell ausgewählt, und die den Testdaten- Schreibleitungen 11 und 12 zugeführten "H"- und "L"- Pegelspannung werden sequentiell wechselseitig geändert, wodurch Simultan-Testdaten "MSCAN" geschrieben werden. Genauer gesagt, werden in Fig. 37 "H"- oder "L"-Pegeltestdaten in die Speicherzellen 3a, 3b, 3a', 3b', 3a", 3b" geschrieben. Die "H"- und "L"-Pegeltestdaten werden für jede zwei Wortleitungen sequentiell wechselseitig geändert, während sequentiell die Positionen der Wortleitungen ausgewählt werden, wodurch Simultan-Testdaten "CHECKERBOARD" geschrieben werden. Genauer gesagt, werden in Fig. 37 "H"- oder "L"-Pegeldaten in die Speicherzellen 3a, 3a', 3a",und "L"- oder "H"-Pegeldaten in die Speicherzellen 3b, 3b' und 3b" eingeschrieben. Um weiter die Simultan-Schreiboperation zu vereinfachen, wenn die Testdaten- Schreibsteuerleitung 9 auf "H" -Pegel gesetzt wird, kann das Abfühlkreis-Steuertaktsignal zeitweise auf "L"-Pegel gesetzt werden, um das Verriegeln des Abfühlkreises und des zusätzlichen Abfühlkreises 7' zu löschen. Wenn die Spannungspegel der Bit-Leitungen zufriedenstellend durch eine von der Testdaten- Schreibsteuerleitung 9 gelieferte Spannung bestimmt werden, müssen diese Abfühlschaltkreise nicht immer betrieben werden.
Eine Simultan-Vergleichssequenz in Einheiten von Wortleitungen wird nun beschrieben. Bei einem Zeitpunkt, bei dem das Taktsignal aus Fig. 42(a) geht, werden Erwartungswertdaten (Fig. 42(j)) von dem Daten-Eingangsanschluß 126 durch den Latch-Schaltkreis 113 regelt. Die Erwartungswertdaten sind invertierte Daten der während der Schreiboperation zugeführten Testdaten. Danach wird die gleiche Operation wie bei der Schreiboperation bis zu einem Zeitpunkt durchgeführt, bei dem der Abfühlkreis 7 und der Abfühlkreis 7' angesteuert werden. Nachdem die Spannungspegel der Bit-Leitungen und der zusätzlichen Bit-Leitungen bestimmt wurden, werden die von dem Latch-Schaltkreis 113 gehaltenen bzw. verriegelten Erwartungswertdaten den Testdaten-Schreibleitungen 11 und 12 zugeführt. Zu diesem Zeitpunkt wird die Testdaten-Schreibsteuerleitung 9 auf "L" -Pegel gehalten. Wenn der Spalten-Redundanzschaltkreis nicht im besonderen verwendet wird, trennt der Schaltsteuerkreis 251 den Komparator 15' elektrisch von dem NOR-Schaltkreis 16. Daher dienen die zusätzlichen Speicherzellen 3a" und 3b" auf den zusätzlichen Bit-Leitungen 4c und 4d nicht als Objekte für den Simultanvergleich. Wenn als Ergebnis die aus der Hauptspeicherzelle ausgelesenen Daten mit den Erwartungswertdaten übereinstimmen, wenn die aus der Hauptspeicherzelle ausgelesenen Daten fehlerhaft sind, geht der Ausgangsknoten 19 des Komparators 15 auf "H"-Pegel und bewirkt eine Änderung des Ausgangsknotens des NOR-Schaltkreises 16 vom "L"-Pegel auf den "H"-Pegel. Daher kann bei Beobachtung einer Änderung des an dem Daten-Ausgangsanschluß 127 erscheinenden Spannungspegels festgestellt werden, daß eine von allen Hauptspeicherzellen, die mit der ausgewählten Wortleitung verbunden sind, ein defektes Bit einschließen. Dieser Zustand ist in Fig. 42(k) gezeigt. In Fig. 42(k) stellt der "H"-Pegel einen Fall dar, bei dem ein defektes Bit detektiert ist, und der "L"-Pegel stellt daher, daß alle Bits in Ordnung sind oder eine Schreiboperation durchgeführt wird.
Es wird eine Operation, bei der die Testdaten mit den aus der Speicherzelle ausgelesenen Daten übereinstimmen, genau beschrieben. Es wird ein Fall beschrieben, bei dem "H"-Pegeltestdaten in die Speicherzelle 3a über die Testdaten-Schreibleitung 11 bei der Simultan-Schreiboperation eingeschrieben werden. In diesem Fall werden bei der Simultan-Vergleichsoperation "L"- und "H"-Pegeldaten jeweils an die Testdaten-Schreibleitungen 11 und 12 gegeben und mit den aus der Speicherzelle 3a ausgelesenen Daten verglichen. Wenn die aus der Speicherzelle 3a ausgelesenen Daten in fehlerhafter Weise einen "L"-Pegel aufweisen, geht die Bit-Leitung BL1, d.h. das Gate des Transistors 15a des Komparators 15 auf den "L"-Pegel, und der Transistor 15a wird ausgeschaltet. In diesem Fall wird die Bit-Leitung - auf den "H"-Pegel bei Operation der Blindzelle und des Abfühlkreises 7 gesetzt. Damit wird der Transistor 15b eingeschaltet, und dem Kornparator 15 über die Testdaten-Schreibleitung 12 eingegebene "H"-Pegeldaten erscheinen an dem Ausgangsknoten 19 und bewirken, daß der Ausgangsknoten 17 des NOR-Schaltkreises 16 sich von dem "L"-Pegel in den "H"-Pegel ändert. In diesem Fall verbindet der Schaltsteuerkreis 251 den Komparator 15 und den NOR- Schaltkreis 16 elektrisch und trennt elektrisch den Komparator 15' von dem NOR-Schaltkreis 16. Es sei bemerkt, daß die obige Operation beispielhaft ausgeführt wurde, wenn die Testdaten-Schreibleitungen 11 und 12 jeweils auf "H"- und "L"-Pegel während der Schreiboperation gesetzt werden. Allerdings kann die gleiche Operation durchgeführt werden, wenn die Testdaten-Schreibleitungen 11 und 12 jeweils auf "L"- und "H"-Pegel während der Schreiboperation gesetzt werden.
Das oben erwähnte Simultan-Schreib- und Vergleichsverfahren verwendet Testdaten "MSCAN" und "CHECKERBOARD". Allerdings kann ein Test unter Verwendung von "MARCHING" durchgeführt werden. Dieser Test kann wie folgt realisiert werden. Eine Schreiboperation von Hintergrunddaten für alle Haupt- und zusätzlichen Speicherzellen und eine darauffolgende Simultan-Vergleichsoperation von ausgelesenen Daten werden in der gleichen Weise wie in dem Test unter Verwendung von "MSCAN" durchgeführt, und die gleichen Simultan-Schreib- und Vergleichssequenzen wie in dem Test unter Verwendung von "MSCAN" werden dann durchgeführt, während die Spannungspegel, die den Testdaten-Schreibleitungen 11 und 12 zugeführt werden, invertiert werden. Da allerdings in der vorliegenden Erfindung Daten mit identischem Pegel simultan in diese mit einer Wortleitung verbundenen Speicherzellen eingeschrieben werden, kann eine Überprüfung einer Decodierfunktion unter Verwendung von Spaltenadressen, die mit dem Testverfahren nach dem Stand der Technik durchgeführt werden kann, nicht durchgeführt werden. Daher wird zum Überprüfen einer Decodierfunktion durch Verwendung von Spaltenadressen ein Test unter Verwendung von "MARCHING" unabhängig für alle mit mindestens einer Wortleitung in der Speicherzellenmatrix 1 verbundenen Speicherzellen durchgeführt. Darüber hinaus ist die Erfindung nicht auf N-Muster-Testdaten, wie in "MSCAN", "MARCHING" od.dgl. begrenzt, sondern kann alle Testdaten eines N²-Musters oder eines N3/2-Musters verwenden. Beispielsweise kann eine Mehrzahl von Typen von Testdaten mit unterschiedlichen Fehlererfassungs-Kapazitäten gleichzeitig als N-Muster-Testdaten verwendet werden.
Ein Fall wird beschrieben, bei dem der simultane Test entsprechend dem Ausführungsbeispiel nach Fig. 37 durchgeführt wird, und eine Leitung, die eine defekte Speicherzelle einschließt, wird durch eine zusätzliche Leitung ersetzt. Bei dem Test des Redundanz-Halbleiterspeichers wird nach dem Ersatz durch die zusätzlichen Leitungen erneut ein Test durchgeführt werden, um festzustellen, daß keine defekten Bits ausgewählt sind. In dem erneuten Test kann das Ausführungsbeispiel nach Fig. 37 verwendet werden. Zuerst wird eine Simultan-Schreiboperation von Testdaten beschrieben, wenn der Reihen-Redundanz-Schaltkreis verwendet wird. Es wird angenommen, daß Adreßdaten zum Auswählen der Wortleitung 2a, auf der ein defektes Bit vorhanden ist, in dem zusätzlichen Reihendecoder 5' gespeichert werden. Als erstes wird das in Fig. 42(d) dargestellte Vorladungs-Taktsignal φP auf "L"-Pegel gesetzt, um den zusätzlichen Reihendecoder 5' anzusteuern. Wenn die gespeicherten Adreßdaten mit den neuen eingegebenen Adreßdaten übereinstimmen, steuert der zusätzliche Reihendecoder 5' den Sperrkreis 5" der Funktion des Reihendecoders 5 an, um den Reihendecoder 5 abzuschalten und eine zusätzliche Wortleitung 2c als Ersatz auszuwählen. Ein zusätzlicher Worttreiber 6' wird abhängig von dem Wortleitungs-Steuertaktsignal in Fig. 42(e) gesteuert, wodurch die zusätzliche Wortleitung 2c auf "H"-Pegel gesetzt wird. Da der Reihendecoder 5 nicht arbeitet, wird die Wortleitung 2a auf "L"-Pegel gehalten. Nachdem Daten von den mit der zusätzlichen Wortleitung 2c verbundenen zusätzlichen Speicherzellen auf den zusätzlichen Bit-Leitungen erscheinen, werden der Abfühlkreis 7 und zusätzliche Abfühlkreis 7' abhängig von dem Abfühlkreis-Steuertaktsignal in Fig. 42(f) angesteuert. Nachdem die Spannungspegel auf den Bit- Leitungen und den zusätzlichen Bit-Leitungen bestimmt sind, werden "H"- oder "L"-Pegeldaten entsprechend den Testdaten den Testdaten-Schreibleitungen 11 und 12 zugeführt, wie in Fig. 42(g) gezeigt wird. Es sei bemerkt, daß die Testdaten von dem Daten-Eingangsanschluß 126 während eines "L"-Pegelzeitraumes von WE eingegeben werden. Als nächstes wird, wie in Fig. 42(h) gezeigt wird, die Testdaten-Schreibsteuerleitung 9 auf "HH-Pegel gesetzt, und der Spannungspegel entsprechend den Testdaten wird den Bit-Leitungen und den zusätzlichen Bit-Leitungen zugeführt. Zu diesem Zeitpunkt wird die Wortleitung 2c auf "H"-Pegel gehalten, und die Simultan-Schreiboperation von Testdaten kann in Einheiten von Wortleitungen durchgeführt.
Eine Simultan-Vergleichsoperation in Einheiten von Wortleitungen wird im folgenden beschrieben, wenn der Reihen-Redundanz-Schaltkreis verwendet wird. Zu einem Zeitpunkt, bei dem das Taktsignal RAS aus Fig. 42(a) auf den "L"-Pegel geht, werden Erwartungswertdaten (Fig. 42(j)) von dem Daten-Eingangsanschluß 126 durch den Latch-Schaltkreis 113 gehalten bzw. verriegelt. Die Erwartungswertdaten entsprechen den invertierten Daten der Testdaten, die während der Schreiboperation zugeführt werden. Danach wird die gleiche Operation wie bei der obigen Schreiboperation bis zu einem Zeitpunkt durchgeführt, bei dem der Abfühlkreis 7 und der zusätzliche Abfühlkreis 7' betätigt werden. Nachdem die Spannungspegel der Bit-Leitungen und er zusätzlichen Bit-Leitungen bestimmt sind, werden die von dem Latch-Schaltkreis 113 gehaltenen Erwartungswertdaten den Testdaten-Schreibleitungen 11 und 12 zugeführt. Zu diesem Zeitpunkt wird die Testdaten- Schreibsteuerleitung 9 auf "L"-Pegel gehalten. Wenn nur der Reihen-Redundanz-Schaltkreis verwendet wird, trennt der Schaltsteuerkreis 251 den Komparator 15' elektrisch von dem NOR-Schaltkreis 16. Daher dient die zusätzliche Speicherzelle 3c" auf der zusätzlichen Bit-Leitung 4c nicht als Objekt des Simultan- Vergleiches. Wenn als Ergebnis die aus der zusätzlichen Speicherzelle ausgelesenen Daten mit den Erwartungswertdaten übereinstimmen, d.h. wenn die aus der zusätzlichen Speicherzelle ausgelesenen Daten fehlerhafte Daten sind, geht der Ausgangsknoten 19 des Kornparators 15 auf "H"-Pegel und bewirkt, daß der Ausgangsknoten 17 des NOR-Schaltkreises 16 sich vom "L"- Pegel in den "H"-Pegel ändert. Daher kann bei Beobachtung einer Änderung im Spannungspegel, der an dem Daten-Ausgangsanschluß 127 auftritt, festgestellt werden, daß irgendeine der zusätzlichen Speicherzellen, die mit der zusätzlichen Wortleitung 2c verbundensind, ein defektes Bit einschließen. Dieser Zustand ist in Fig. 42(k) dargestellt. In Fig. 42(k) gibt der "H"-Pegel an, daß ein defektes Bit vorhanden ist, und der "L"-Pegel gibt an, daß alle Bits in Ordnung sind oder eine Schreiboperation durchgeführt wird. Es sei bemerkt, daß verschiedene Modifikationen, die den Arten von zu verwendenden Testdaten einer Schaltkreisanordnung und einer Schaltkreisoperation zugeordnet sind, mit denen in dem Ausführungsbeispiel nach Fig. 37 übereinstimmen, wenn kein Redundanz-Schaltkreis verwendet wird.
Die Simultan-Schreib- und Vergleichsoperationen von Testdaten für die mit Wortleitungen verbundenen Speicherzellen werden im folgenden beschrieben, wennder Spalten-Redundanz-Schaltkreis verwendet wird. In diesem Fall wird das gleiche Verfahren zum Ersetzen einer Bit-Leitung, die ein defektes Bit einschließt, durch eine zusätzliche Bit-Leitung wie in der Reihen- Fehlerabhilfe verwendet. Der Schaltsteuerkreis 251 trennt elektrisch den NOR-Schaltkreis 16 vom Komparator 15, dem ein defektes Bit zugeordnet ist, und verbindet elektrisch den NOR-Schaltkreis 16 und den Komparator 15', der mit der einzusetzenden zusätzlichen Bit-Leitung verbunden ist. Genauer gesagt, wird eine Schaltkreisoperation beschrieben, wenn die zusätzlichen Bit-Leitungen 4c und 4d in Fig. 37 einem Ersetzen unterworfen sind und die Wortleitung 2a ausgewählt ist. Da die Simultan-Schreiboperation von Testdaten für die mit Wortleitungen verbundenen Speicherzellen wie in dem Fall, bei dem kein Redundanz- Schaltkreis verwendet wird, durchgeführt wird, wird eine Beschreibung davon weggelassen. Bei der Simultan-Vergleichsoperation von Testdaten für die mit Wortleitungen verbundenen Speicherzellen wird die gleiche Operation wie bei der Schreiboperation durchgeführt, bis die Erwartungswertdaten verriegelt sind und die Spannungspegel der Bit-Leitungen und der zusätzlichen Bit-Leitungen bestimmt sind. Wenn die aus der zusätzlichen Speicherzelle ausgelesenen Daten mit den Erwartungswertdaten übereinstimmen, d.h. wenn die aus der zusätzlichen Speicherzelle ausgelesenen Daten fehlerhafte Daten sind, geht der Ausgangsknoten 19' des Komparators 15' auf "H"-Pegel und bewirkt, daß der Ausgangsknoten 17 des NOR-Schaltkreises 16 sich vom "L"-Pegel auf den "H" -Pegel ändert. Daher kann bei Beobachtung einer Änderung im an dem Daten-Ausgangsanschluß 127 erscheinenden Spannungspegel festgestellt werden, daß die mit der Wortleitung 2a verbundene zusätzliche Speicherzelle 3a" defekt ist. Es sei bemerkt, daß verschiedene Modifikationen, die den Typen von zu verwendenden Testdaten zugeordnet sind, der Schaltungsanordnung und einer Schaltkreisoperation mit denen des Ausführungsbeispieles in Fig. 37 übereinstimmen, wenn kein Redundanz-Schaltkreis verwendet wird. Wenn sowohl Reihen- als auch Spalten- Redundanz-Schaltkreise verwendet werden sollen, kann ein Testverfahren dafür in der gleichen Weise wie bei dem obigen Ausführungsbeispiel erklärt werden, wenn jeder Redundanzkreis allein verwendet wird.
Da nach dem Testverfahren des Ausführungsbeispieles nach Fig. 37 die Simultan-Schreib- und Vergleichsoperationen für mit Wortleitungen verbundene Speicherzellen durchgeführt werden können, kann die Testzeit auf 1/n von der eines Redundanz-Halbleiterspeichers nach dem Stand der Technik reduziert werden. In diesem Fall bezeichnet n die Anzahl der mit den Wortleitungen und zusätzlichen Wortleitungen verbundenen und den Simultan-Schreib- und Vergleichsoperationen unterworfenen Speicherzellen und weist normalerweise einen großen Wert, z.B. 500 oder 1000 oder größer, auf.
Die Anordnung des Steuerschaltkreises 251 nach Fig. 37 ist die gleiche wie die in Fig. 31 gezeigte.
Zusätzlich kann der NOR-Schaltkreis 16 in Fig. 37 eine Anordnung nach Fig. 32 oder 33 annehmen.
Die Verbindungsbeziehung zwischen dem Komparator 15 und den Bit-Leitungen 4a und 4b, und zwischen dem Komparator 15' und den zusätzlichen Bit-Leitungen 4c und 4d kann, wie in Fig. 7 gezeigt wird, modifiziert werden. Genauer gesagt, sind die Bit-Leitungen 4a und 4b oder die zusätzlichen Bit-Leitungen 4c und 4d mit den Gattern der Transistoren in den Komparatoren 15 und 15' kreuzverbunden. Mit dieser Anordnung kann ein identischer Spannungspegel zu dem der Testdaten in der Schreiboperation (nicht invertierte Daten) den Testdaten-Schreibleitungen 11 und 12 zugeführt werden. Daher können gewünschte Testdaten unabhängig von den Simultan-Schreib- und Vergleichsoperationen während eines Testes zugeführt werden.
Der Testdaten-Schreibsteuerkreis 110 nach Fig. 37 weist eine Anordnung auf, wie sie in Fig. 14 dargestellt ist.
Der Latch-Schaltkreis 113 aus Fig. 37 weist eine Anordnung wie in Fig. 15 auf.
Der Schalter 121 aus Fig. 37 weist eine Anordnung wie in Fig. 16 auf.
Der Daten-Eingangskreis 124 aus Fig. 37 weist eine Anordnung wie in Fig. 17 auf.
In dem Ausführungsbeispiel nach Fig. 37 kann eine I/O COMMON Struktur nach Fig. 18 verwendet werden. Mit dieser Anordnung kann ein defektes Bit in den mit der ausgewählten Wortleitung verbundenen Haupt- oder zusätzlichen Speicherzellen bestimmt werden.
Bei dem obigen Ausführungsbeispiel der obigen Erfindung wurde das Simultan-Schreib- und Vergleichsverfahren von Testdaten in Einheiten von Wortleitungen beispielhaft dargestellt. An deren Stelle kann eine Vielzahl von Wortleitungen und zusätzlichen Wortleitungen mehrfach ausgewählt werden, so daß Testdaten in alle Haupt- und zusätzliche Speicherzellen im Speicherzellenfeld durch verschiedene Schreiboperationen eingeschrieben werden. Daher ist bei der vorliegenden Erfindung eine Einheit von Simultan-Schreib- und Vergleichsoperationen nicht auf eine einzige Wortleitung begrenzt, sondern kann einer Vielzahl von Wortleitungen oder einer Vielzahl von zusätzlichen Wortleitungen oder einem Teil einer Wortleitung oder einer zusätzlichen Wortleitung entsprechen.
Bei dem obigen Ausführungsbeispiel werden Schreib-, Lese- und Vergleichsoperationen von Testdaten wiederhol für jede Wortleitung durchgeführt. Alternativ können, nachdem die Schreiboperation für alle die Wortleitungen durchgeführt wurde, die Lese- und Vergleichsoperationen für jede Wortleitung durchgeführt werden. In dem obigen Ausführungsbeispiel wird ein Test unterteilt für drei Teile durchgeführt, d.h. die peripheren Schaltkreise, den Testschaltkreis und die Speicherzellenmatrix. Der Umfang der vorliegenden Erfindung umfaßt ein Verfahren zum Durchführen eines Testes in zwei Teilen, d.h. für periphere Schaltkreise und andere Schaltkreise. Die Speicherzellenfeld- Anordnung ist für eine gefaltete Bit-Leitungsanordnung ausgebildet. Allerdings ist die vorliegende Erfindung nicht auf diese Speicherzellenfeld-Anordnung beschränkt. Beispielsweise kann die vorliegende Erfindung auf eine offene Bit-Leitungsanordnung angewandt werden, bei der ein Bit-Leitungspaar und ein zusätzliches Bit-Leitungspaar durch Bit-Leitungen und zusätzliche Bit-Leitungen in unterschiedlichen Speicherzellenfeldern gebildet werden, die einen Abfühlkreis und einen zusätzlichen Abfühlkreis zwischen sich einschließen.
Fig. 43 ist eine schaltungsgemäße Ausgestaltung eines Testschaltkreises in einem Redundanz-Halbleiterspeicher, die eine offene Bit-Leitungsanordnung verwendet und nur den Hauptteil zeigt, der einem der Speicherzellenfelder, die Abfühlkreise zwischen sich einschließend, zugeordnet ist. In Fig. 43 bezeichnen die Bezugszeichen 8a und 8c Testdaten-Schreibsteuergatter entsprechend den Bit-Leitungen und zusätzlichen Bit- Leitungen, und 15a und 15c logisch ausgeführte Kornparatoren, die den Bit-Leitungen und zusätzlichen Bit-Leitungen zugeordnet sind, wobei jeder den Transistor 15a in dem Komparator 15 aus Fig. 37 verwendet. Das Bezugszeichen 16B bezeichnet einen NOR- Schaltkreis mit einer modifizierten Schaltkreisanordnung. Um schnell einen Spannungspegel eines Ausgangsergebnisses zu bestimmen, ist eine Vielzahl von Ausgangsleitungen 339 mit einem OR-Schaltkreis 340 verbunden. Das Bezugszeichen 17A bezeichnet einen Ausgangsknoten des NOR-Schaltkreises 16B. Andere Bezugszeichen entsprechen denen in Fig. 37. Der Worttreiber, die Abfühlkreise und dergleichen aus Fig. 37 sind in Fig. 43 weggelassen. Die Simultan-Schreib- und Vergleichsoperationen durch den Testschaltkreis 118' dieser Anordnung sind die gleichen wie in dem Ausführungsbeispiel nach Fig. 37. Allerdings sind die Testdaten begrenzt auf "MSCAN".
Fig. 44 ist eine schaltungsgemäße Ausgestaltung eines modifizierten Testschaltkreises, bei dem zwei Testdaten-Schreibleitungen vorgesehen sind. Mit dieser Anordnung können Testdaten "CHECKERBOARD" und "MARCHING" wie in dem Ausführungsbeispiel nach Fig. 37 verwendet werden. Die Simultan-Schreiboperation von "MSCAN" kann durch Festlegen eines identischen Spannungspegels realisiert werden, der den Testdaten- Schreibleitungen 11 und 12 unabhängig von der sequentiellen Selektion der Haupt- und zusätzlichen Wortleitungen zugeführt wird. Die Simultan-Schreiboperation von "CHECKERBOARD" kann durch wechselseitiges Aufbringen unterschiedlicher Spannungspegel auf die Testdaten-Schreibleitungen 11 und 12 in Übereinstimmung einer aufeinanderfolgenden Auswahl der Haupt- und zusätzlichen Wortleitungen realisiert werden. Was "MARCHING" betrifft, wird eine Simultan-Schreiboperation von Hintergrunddaten in bezug auf alle Speicherzellen in der gleichen Weise wie bei dem Test unter Verwendung von "MSCAN" durchgeführt. In Fig. 44 werden aus den Haupt- und zusätzlichen Speicherzellen auf einer Wortleitung 2a ausgelesene Daten simultan mit Erwartungswertdaten verglichen. Danach werden unterschiedliche Spannungspegel den Testdaten- Schreibleitungen 11 und 12 zugeführt, um Simultan-Daten in die Haupt- und zusätzlichen Speicherzellen auf der Wortleitung 2a einzuschreiben. Danach wirddie Simultan-Vergleichsoperation in der gleichen Weise durchgeführt, wie oben beschrieben. Als nächstes wird ein Spannungspegel entgegengesetzt zu dem der Hintergrunddaten simultan an die Testdaten-Schreibleitungen 11 und 12 angelegt, um Simultan-Schreibdaten in die Haupt- und zusätzlichen Speicherzellen auf der Wortleitung 2a zu schreiben. Danach wird die Simultan-Vergleichsoperation in der gleichen Weise, wie oben beschrieben, durchgeführt.
Die obigen Operationen werden seguentiell für die Wortleitung 2b durchgeführt, wobei ein Test unter Verwendung von "MARCHING" in Einheiten von Wortleitungen realisiert wird. Wenn die offene Bit-Leitungsanordnung verwendet wird, sind die den Testdaten- Schreibleitungen 11 und 12 zugeführten Spannungspegel entweder die gleichen oder unterschiedlich. Aus diesem Grund muß der Latch-Schaltkreis 113, der in Fig. 15 gezeigt wird, modifiziert werden, so daß nicht nur unterschiedliche Spannungspegel, sondern auch identische Spannungspegel ausgegeben werden können.
Die vorliegende Erfindung kann für eine Speicherzellen-Anordnung hoher Dichte für einen Redundanz-Halbleiterspeicher sehr großer Kapazität verwendet werden, bei dem Bit-Leitungen oder zusätzliche Bit-Leitungen eine hierarchische Struktur verwenden oder ein Abfühlkreis oder ein zusätzlicher Abfühlkreis an beiden Seiten eines Speicherzellenfeldes angeordnet sind.
Die vorliegende Erfindung ist nicht auf ein DRAM als Redundanz-Halbleiterspeicher begrenzt, sondern kann in gleicher Weise auf ein statisches RAM, ROM oder dergleichen angewandt werden.
Die obigen schaltungsgemäßen Ausgestaltungen stellen beispielhaft Schaltungsanordnungen zum Ausführen der entsprechenden Funktionen dar. Allerdings können selbstverständlich modifizierte Schaltkreise zum Durchführen der identischen Funktionen vorgeschlagen werden.
Entsprechend den Ausführungsbeispielen nach den Figuren 37 bis 44 werden "0" oder "1" Testdaten simultan von einem externen Anschluß zur Eingabe/Ausgabe normaler Daten in die mit einer ausgewählten Wortleitung oder einer ausgewählten zusätzlichen Wortleitung verbundenen Haupt- und zusätzlichen Speicherzellen eingeschrieben, und die eingeschriebenen Daten werden simultan mit "0" oder "1" Erwartungswertdaten verglichen, die von dem externen Anschluß für die Eingabe/Ausgabe normaler Daten zugeführt werden. Somit kann eine Schreib- und Vergleichszeit stark verkürzt werden. Daher kann ein Redundanz-Halbleiterspeicher vorgesehen werden, bei dem die Testzeit ohne die Anordnung eines neuen externen Anschlusses zum Setzen eines Testmodus stark verkürzt werden kann.
Wenn eine Mehrzahl von Wortleitungen oder zusätzlichen Wortleitungen mehrfach ausgewählt wird, können Testdaten in alle Speicherzellen durch eine oder mehrere Schreiboperationen geschrieben werden, wodurch die gleiche Wirkung, wie oben beschrieben, erzielt wird.
Fig. 46 zeigt einen anderen Redundanz-Halbleiterspeicher nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Fig. 46 entspricht der Fig. 37, und die gleichen Bezugszeichen bezeichnen die gleichen Teile. In Fig. 46 bezeichnet das Bezugszeichen 380 einen Adreßpuffer; 381 einen Daten-Eingangskreis; 382 einen Daten-Ausgangskreis; 132 einen Spaltendecoder; 390 einen Sperrkreis für die Funktion eines Spaltendecoders; und 132' einen zusätzlichen Spaltendecoder. Die durch die obigen Komponenten gebildeten Schaltkreise sind durch die schraffierten Bereiche dargestellt und entsprechen peripheren Schaltkreisen. Der Redundanz-Halbleiterspeicher wird durch die peripheren Schaltkreise, eine Speicherzellenmatrix 1 (wird später beschrieben) und einen Testschaltkreis 118 gebildet.
Die Speicherzellenmatrix 1 umfaßt Speicherzellen 3A (die durch Punkte bezeichneten Bereiche und die dabei umschlossenen Bereiche) und zusätzliche Speicherzellen 3A". Speicherzellenlinien NA, die durch Punkte bezeichnet sind, bestehen aus einer Mehrzahl von Speicherzellen, die als Objekte in einem Test von peripheren Schaltkreisen dienen und längs diagonaler Linien verbunden sind, die Speicherzellenlinie MW bestehen aus einer Vielzahl von Speicherzellen, die entlang von Wortleitungen verbunden sind, und Speicherzellenlinien MB bestehen aus Speicherzellen, die entlang von Bit-Leitungen verbunden sind.
Die Anzahl von Speicherzellenlinien NA, MW und MB kann geeignet so bestimmt werden, daß sie jeweils mehr als 1 betragen. Beispielsweise können eine oder zwei Speicherzellenlinien MA und jeweils Speicherzellenlinien MW und MB entsprechend der Anzahl von zusätzlichen Wort- und Bit-Leitungen angeordnet werden. Insbesondere kann die Anzahl der Speicherzellenlinien MW groß gesetzt werden, z.B. einige Prozent der gesamten Anzahl der Wortleitungen in dem Speicherzellenfeld 1. Im letzteren Fall kann die Wahrscheinlichkeit zum Erfassen einer Wortleitung, die kein defektes Bit einschließt, verbessert werden.
Ein Testschaltkreis 118 umfaßt einen Simultan- Schreibkreis, einen Simultan-Vergleichskreis 15, einen Schaltsteuerkreis 251 und einen Detektor 16. Der Simultan-Schreibkreis 1105 ist so ausgeführt, daß simultan "0" oder "1" Testdaten in eine Vielzahl von mit einer ausgewählten Wortleitung verbundenen Haupt- oder zusätzlichen Speicherzellen oder in eine Vielzahl von mit einer zusätzlichen Wortleitung verbundenen zusätzlichen Speicherzellen von einem externen Anschluß geschrieben werden können. Der Simultan-Vergleichskreis 15 ist so ausgebildet, daß er simultan die in eine Vielzahl von Haupt- und zusätzlichen Speicherzellen, die mit einer ausgewählten Wortleitung verbunden sind, oder in eine Vielzahl von zusätzlichen Speicherzellen, die mit einer ausgewählten zusätzlichen Wortleitung verbunden sind, eingeschriebenen Testdaten mit "0" oder "1" Erwartungswertdaten verglichen werden, die von einem externen Anschluß der Vielzahl von Haupt- und zusätzlichen Speicherzellen, die mit der ausgewählten Wortleitung verbunden, oder der Vielzahl von zusätzlichen Speicherzellen, die mit der ausgewählten zusätzlichen Wortleitung verbunden sind, zugeführt werden. Der Schaltsteuerkreis 251 dient zum Trennen des Simultan-Vergleichskreises 15, dem eine defekte Speicherzelle zugeordnet ist, von anderen Simultan-Vergleichsvorrichtungen, die anderen Haupt- und zusätzlichen Speicherzellen zugeordnet sind.
Das Bezugszeichen W&sub1; bezeichnet Eingangsdaten als Testdaten; W&sub2; Eingangsdaten als gleiche Testdaten wie W&sub1; oder dazu invertierte Daten; R Ausgangsdaten als ausgelesene Daten; und F Ausgangsdaten als ein Erfassungsergebnis von dem Detektor 16. Anschlüsse für die Daten W&sub1;, W&sub2;, R, F und für Erwartungswertdaten, die in Fig. 46 gezeigt sind, sind mit einem Speichertestgerät außerhalb eines Chips über entsprechende externe Verbindungsanschlüsse (nicht dargestellt), die in dem Redundanz-Halbleiterspeicher angeordnet sind, verbunden. Die Anschlüsse W&sub1;, W&sub2;, R, F und die für die Erwartungswertdaten können unabhängig angeordnet sein. Allerdings können Daten-Eingangsanschlüsse dafür verwendet werden.
Fig. 47 zeigt eine Anordnung des Testschaltkreises 118 aus Fig. 46. In Fig. 47 bezeichnen die Bezugszeichen 4a und 4b Bit-Leitungen in einem Speicherzellenfeld 3A; 4c und 4d zusätzliche Bit-Leitungen in einem zusätzlichen Speicherzellenfeld 3A"; 9 eine Testdaten-Schreibsteuerleitung; und 11 und 12 Testdaten- Schreibleitungen. R1 bis R4 in dem Schaltsteuerkreis 251 geben Widerstände zum Trennen eines Teils des Vergleichsschaltkreises 15, der einem defekten Bit zugeordnet ist, von dem Detektor 16 an. Beispielsweise werden vor dem Beginn des Tests die Widerstände R1 und R4 auf einen hohen Widerstandswert und die Widerstände R2 und R3 auf einen niedrigen Widerstand gesetzt. Wenn die Bit-Leitungen 4a und 4b durch die zusätzlichen Bit-Leitungen 4c und 4d ersetzt werden, nachdem der Test durchgeführt wurde, werden die Widerstandswerte dieser Widerstände invertiert.
Es sei bemerkt, daß, da der Simultan-Schreibkreis 110S und der Simultan-Vergleichskreis 15 einen gemeinsamen Teil aufweisen, sie nicht durch entsprechende Schaltkreisblöcke unterschieden sind. Modifikationen der Schaltkreise 110S und 15 und eine Modifikation des Detektors 16 entsprechen denen, die in den obigen Ausführungsbeispielen beschrieben sind. Was den Schaltsteuerkreis 251 betrifft, kann der Widerstand R4 in Reihe mit dem Drain- oder Source-Anschluß eines Transistors Qi in den Detektor 16 eingefügt werden. In diesem Fall kann der Widerstand R3 weggelassen werden. Eine NOR-Schaltkreis in dem Detektor 16 ist so angeordnet, daß er einen mehrstufigen Aufbau hat, und die Schaltsteuerkreise 251 können zwischen die NOR-Stufen eingefügt werden.
Das Prinzip der Operation des Testschaltkreises 118 ist wie folgt. Zuerst wird die Simultan-Schreiboperation von Testdaten derart durchgeführt, daß die Testdaten W&sub1; den Testdaten-Schreibleitungen 11 und 12 zugeführt werden, und die Testdaten-Schreibsteuerleitung 9 wird dann auf "H"-Pegel gesetzt. Bei der Simultan-Vergleichsoperation der Testdaten werden zu den Daten W&sub1; invertierte Daten den Testdaten-Schreibleitungen 11 und 12 als Erwartungswertdaten zugeführt, während die Testdaten-Schreibsteuerleitung auf "L"-Pegel gehalten wird. Wenn die mit der ausgewählten Wortleitung verbundenen Haupt- und zusätzlichen Speicherzellen ein defektes Bit einschließen, geht der Ausgang von dem Schaltsteuerkreis 251 auf "H"- Pegel, und die Ausgangsdaten F von dem Detektor 16 werden vom "L"-Pegel in den "H"-Pegel geändert.
Ein Testverfahren nach dein Ausführungsbeispiel der vorliegenden Erfindung unter Verwendung des Redundanz-Halbleiterspeichers mit der obigen Anordnung wird unter Bezugnahme auf das Flußdiagramm nach Fig. 45 beschrieben. Es sei bemerkt, daß die Tabelle 5 Arten von Eingang/Ausgangsdaten, Bereiche, die einem Vergleich und einer Fehlererfassung unterzogen werden, und zu testende Speicherzellen zusammenfaßt, wenn der Test in Übereinstimmung mit dem Flußdiagramm nach Fig. 45 durchgeführt wird. Tabelle 5 zu testender Schaltkreis Eingangsdaten Ausgangsdaten dem Vergleich unterworfener Bereich der Fehlererfassung unterworfener Bereich zu testende Speicherzelle Peripherer Schaltkreis Testdaten ausgelesene Daten R außerhalb Chip Speicherzellen auf mehreren Leitungen oder mehr Testschaltkreis Vergleichsergebnis innerhalb Chip Speicherzelllen auf einer Wortleitung invertierte Daten Speicherzellenmatrix alle Speicherzellen
Das Flußdiagramm nach Fig. 45 wird weiter unten beschrieben. Zuerst wird ein Test der peripheren Schaltkreise (Schritt 351) durchgeführt. Wenn ein Defekt erfaßt wird (Schritt 352) und wenn eine Fehlerabhilfe möglich ist (Schritt 353), wird ein defekter Bereich durch eine zusätzliche Leitung ersetzt (Schritt 354) und der Test der peripheren Schaltkreise wird erneut durchgeführt (Schritt 351). Die obigen Schritte werden wiederholt, und wenn kein Defekt von den peripheren Schaltkreisen erfaßt wird, wird ein Test des Testschaltkreises durchgeführt (Schritt 355). Wenn eine Fehlerabhilfe unmöglich ist, wird das entsprechende Chip als Defekt erkannt, und der Test wird beendet (Schritt 362).
Wenn bei dem Test des Testschaltkreises ein Fehler erfaßt wird (Schritt 356), wird das entsprechende Chip sofort als defekt erkannt (Schritt 362). Wenn kein Defekt erfaßt wird, wird darauffolgend der Test des Speicherzellenfeldes durchgeführt (Schritt 357).
Bei dem Test des Speicherzellenfeldes wird das Vorhandensein/Nichtvorhandensein von Defekten und die Möglichkeit der Defektabhilfe in der gleichen Weise wie bei dem Test der peripheren Schaltkreise unterschieden (Schritte 358 und 359). Der Test wird wiederholt, während der Austausch durch eine zusätzliche Leitung, wie benötigt, durchgeführt wird (Schritt 360). Wenn ein Ergebnis erhalten wird, das keinen Defekt angibt, wird das entsprechend Chip als gut erkannt (Schritt 361).
Wie bei dem ersten Merkmal dieses Ausführungsbeispieles werden die Tests getrennt für die peripheren Schaltkreise, den Testschaltkreis und die Speicherzellenmatrix durchgeführt. Zuerst wird der Test der peripheren Schaltkreise durchgeführt, um eine defekte Bit-Leitung zu erfassen. Als zweites Merkmal dieses Ausführungsbeispieles wird die detektierte defekte Bit-Leitung durch eine zusätzliche Bit-Leitung ersetzt, bevor der Test der Speicherzellenmatrix durchgeführt wird. Als drittes Merkmal dieses Ausführungsbeispieles wird nach oder während der Tests der peripheren Schaltkreise und der Testschaltkreise, wenn ein Fehler, der nicht einer Fehlerabhilfe unterworfen werden kann, der folgende Test gesperrt, und das entsprechende Chip wird als defekt bestimmt.
Fig. 48 ist ein detailliertes Flußdiagramm des Testablaufbereiches der peripheren Schaltkreise aus Fig. 45. Das Testverfahren der peripheren Schaltkreise in dem Ausführungsbeispiel nach Fig. 14 wird unter Bezugnahme auf die Figuren 45 bis 48 beschrieben. Wie oben erwähnt, entsprechen die schraffierten Bereiche in Fig. 46 den peripheren Schaltkreisen. Die durch Punkte bezeichneten Speicherzellenlinien MA, MW und MB dienen als zu testende Objekte. Für den Sperrkreis 5" für die Funktion eines Reihendecoders, den zusätzlichen Worttreiber 6', einen zusätzlichen Reihendecoder 5', einen zusätzlichen Abfühlkreis 7', einen zusätzlichen Multiplexer 122', einen Sperrkreis 390 für die Funktion eines Reihendecoders, und einen zusätzlichen Reihendecoder 132' entsprechend einem Redundanz-Schaltkreis wird eine Fehlererfassung während eines erneuten Tests bzw. Wiederholtest nach dem Austausch durch eine zusätzliche Leitung durchgeführt. Eine Auswahl-Reihenfolge für die Speicherzellen-Linien bei dem Beginn des Tests kann willkürlich festgelegt werden. Allerdings ist es für die Verkürzung der Testzeit wirksam, daß die Speicherzellen-Linie MA entlang der Diagonalen in Fig. 46 zuerst ausgewählt wird und danach die Speicherzellen-Linie Mw entlang der Wortleitung.
Bei dein detaillierten Testvefahren werden die Testdaten W&sub2; von dein Daten-Eingangskreis 381 zugeführt, so daß ein Schreibzugriff in Einheiten von Bits in den Speicherzellen längst der Diagonalen durchgeführt wird. Danach werden die von dem Daten-Ausgangskreis 382 ausgelesenen Daten R an eine Speichertestvorrichtung außerhalb des Chips übertragen und die Testvorrichtung führt einen Vergleich mit den Erwartungs-Wert-Daten und eine Defekterfassung durch (Schritt 401). Wenn mehr defekte Bits als die Anzahl von zusätzlichen Leitungen detektiert werden (Schritt 402), ist eine Fehlerabhilfe unmöglich und das entsprechende Bit wird als defekt erkannt (Schritt 409). Dann ist der gesamte Testablauf beendet. Wenn defekte Bits mit einer identischen Reihen- oder Spalten-Reihen- oder Spalten-Adresse und einer Anzahl die größer ist als die Anzahl der zusätzlichen Bit- oder Wortleitungen, in allen zu testenden Linien vorhanden sind (Schritt 405), muß eine Fehlerabhilfe durch Ersetzen durch zusätzliche Wortleitungen durchgeführt werden. In diesem Fall wird ein Ersetzen durch zusätzliche Leitungen durchgeführt (Schritt 406) und ein erneuter Test wird darauf durchgeführt, um zu überprüfen, ob die Fehlerabhilfe normal beendet wurde und insbesondere, ob Wortleitungen, die kein defektes Bit enthalten, vorhanden sind (Schritt 408). Selbst wenn ein defektes Bit, das nicht als Objekt bei der Fehlerabhilfe dient, vorhanden ist, wird der Testablauf des Testschaltkreises durchgeführt (Schritt 410), wenn Wortleitungen ohne defekte Bits vorhanden sind und zusätzliche Leitungen als Ersatz noch verfügbar sind. Wenn die Fehlerabhilfe nicht normal durchgeführt wird, wird das entsprechende Chip als defekt erkannt und der gesamte Ablauf wird beendet (Schritt 409).
Der Reihen-Decoder 5 und der Worttreiber 6 als periphere Reihenschaltkreise können der Fehlererfassung in einem Test des Speicherzellen-Feldes (wird später beschrieben) unterworfen werden. Daher kann in dem Test der peripheren Schaltkreise die Speicherzellen- Linie MB entlang der Bit-Linie in Fig. 46 als die zu testende Linie weggelassen werden.
Fig. 49 zeigt einen Testablauf des Testschaltkreises nach Fig. 45 in Detail. Der Test des Testschaltkreises in dem Ausführungsbeispiel nach Fig. 45 wird nun unter Bezugnahme auf die Figuren 45 bis 47 und 49 beschrieben.
Zuerst werden die Testdaten W&sub1; in die Speicherzellen eingeschrieben für die durch den Test der peripheren Schaltkreise sichergestellt wurde, daß sie nicht defekte Bits enthalten oder in zusätzliche Speicherzellen, die über den Simultan-Schreibkreis 1105 eingewechselt wurden. Danach werden die aus diesen Speicherzellen ausgelesenen Daten und die Erwartungswert-Daten simultan durch den Simultan-Vergleichskreis 15 verglichen. Vergleichsergebnis F wird an die Speichertestvorrichtung übertragen und der Pegel des Vergleichsergebnisses F wird durch das Testgerät (Schritt 501) detektiert. Dann werden die invertierten Daten W&sub2; der Testdaten W&sub1; von dem Daten-Eingangskreis 381 in ein Bit der Speicherzelle auf der Wortleitung geschrieben. Danach wird in gleicher Weise der Simultan-Vergleich zwischen den ausgelesenen Daten und den Erwartungswert-Daten unter Verwendung des Simultan-Vergleichskreises 15 durchgeührt und der Pegel des Vergleichsergebnisses F wird durch die Speichertestvorrichtung detektiert (Schritt 503).
Auf diese Weise werden die obigen Simultan- Vergleichs- und Erfassungsoperationen durchgeführt, während nacheinander die Positionen der Speicherzellen, in die die invertierten Daten W&sub2; eingeschrieben werden (Schritt 505) verschoben werden. Wenn ein Defekt erfasst wird (Schritt 504 und 506), wird der entsprechende Chip als defekt erkannt und der gesamte Testablauf wird beendet (Schritt 508). Wenn ein Mb- Redundanz-Halbleiterspeicher getestet werden soll, nimmt der Testschaltkreis aus Fig. 47 einen Bereich von nur 1 % oder weniger der Chipfläche ein und eine Wahrscheinlichkeit des Erfassens eines Defekts in dem Testschaltkreis ist vernachlässigbar im Vergleich mit der Speicherzellen-Matrix.
Wenn beispielsweise der Testschaltkreis 10 % undmehr von der Chip-Fläche einnimmt und ein Defekt in dem Testschaltkreis nicht im Vergleich zu anderen Schaltkreisen ignoriert werden kann, kann ein Verfahren zum Abtrennen des Detektors 16 von einem Bereich des Schaltsteuerkreises 251 verwendet werden, der den Simultan-Vergleichskreis 15 verbindet und dem ein Defekt in Fig. 47 zugeordnet ist. In diesem Fall wird ein erneuter Test durchgeführt, um zu untersuchen, ob ein defekter Bereich des Testkreises entfent ist. Wenn kein defekter Bereich erfasst wird, wird der Testablauf der Speicherzellen-Matrix durchgeführt (Schritt 507). Wenn jedoch ein Defekt erneut erfaßt wurde und festgestellt wird, daß der defekte Bereich nicht getrennt werden kann, wird der entsprechende Chip als defekt erkannt und der gesamte Testablauf wird beendet.
Fig. 50 zeigt den Testablauf der Speicherzellen-Anordnung nach Fig. 45 im Detail. Der Test der Speicherzellen-Matrix in dem Ausführungsbeispiel nach Fig. 45 wird unter Bezugnahme auf die Fig. 45 - 47 unter Fig. 50 beschrieben.
Zuerst werden die Testdaten W&sub1; in alle Speicherzellen auf einer einzigen Wortleitung in der Speicherzellen-Matrix 1 über den Simultan-Schreibkreis 110S eingeschrieben. Danach wird der Simultan-Vergleich mit den Erwartungswert-Daten alle als Objekt dienenden Speicherzellen unter Verwendung des Simultan-Vergleichskreises 15 durchgeführt. Dann wird das Vergleichsergebnis F auf das Speichertestgerät (Schritt 601) übertragen. Wenn in diesem Fall die Speicherzellen auf der einzigen Wortleitung einen Defekt einschließen, geht das Vegleichsergebnis F auf "H"-Pegel Wenn die Testvorrichtung den Pegel des Vergleichsergebnisses F detektiert und ein Defekt festgestellt ist (Schritt 602) wird ein normaler Test für jedes Bit erneut für alle mit der zu testenden Wortleitung verbundenen Speicherzellen durchgeführt (Schritt 603).
Auf diese Weise werden alle Speicherzellen getestet, während die Positionen der zu testenden Worleitungen verschoben werden (Routine (B). Wenn als Ergebnis Sätze, in denen Bits mit einer identischen Reihen- oder Spalten-Adresse und mit einer größeren Anzahl als die verbleibende Anzahl der zusätzlichen Bit- oder Wortleitungen vorhanden sin, in ihrer Anzahl größer als die verbleibende Anzahl der zusätzlichen Linien sind, ist eine Fehlerabhilfe unmöglich (Schritt 604). Zu diesem Zeitpunkt wird der entsprechende Chip als defekt erkannt und der gesamte Testablauf wird beendet (Schritt 609). Wenn andererseits die Fehlerabhilfe möglich ist, wird ein Ersatz durch die entsprechenden zusätzlichen Leitungen durchgeführt (Schritt 605) und ein erneuter Test wird anschließend durchgeführt (Schritt 606), um zu prüfen, ob die Fehlerabhilfe normal beendet wurde (Schritt 607). Wenn kein defektes Bit vorhanden ist, ist die Fehlerabhilfe des entsprechenden Chips erfolgreich und es wird einen guten Chip erhalten. Wenn ein defektes Bit erneut erfasst wird, wird das entsprechende Chip als defekt erkannt.Es sei bemerkt, daß, wenn bei dem Test des Testschaltkreises ein Bereich des Schaltsteuerkreises 251, dem ein Defekt zugeodnet ist, getrennt wird, die Speicherzellen auf der Bit-Leitung, die mit dem getrennten Bereich verbunden sind, nicht als Objekte für den simultanen Test dienen. Daher wird in diesem Fall bei dem Test der Speicherzellen-Matrix der Test für jedes Bit, während eine zugeordnete Spalten-Adresse festgehalten wird, ebenso wie der Simultan-Test durchgeführt.
Entsprechend dem Ausführungsbeispiel der oben beschriebenen Erfindung nach Fig. 46, wird der Test der peripheren Schaltkreise zuerst durchgeführt, um defekte Bit-Leitungen zu heilen. Danach wird ein Simultan-Test in Einheiten von Wortleitungen durchgeführt und ein normaler Test für jedes Bit kann für eine Wortleitung einschließlich eines defekten Bits durchgeführt werden. Als Testdaten bei diesen Testverfahren kann ein N-Muster, ein N²-Muster oder ein N3/2- Muster verwendet werden. Allerdings wird bei einer Massenproduktions-Herstellung von Redundanz-Halbleiterspeichern mit großer Kapazität N-Muster-Testdaten hauptsächlich verwendet, um einen Anstieg in der Testzeit unabhängig von dem Testverfahren nach dem Stand der Technik und dem Testverfahren nach der vorliegenden Erfindung zu vermeiden.
In dem Ausführungsbeispiel nach Fig. 46 werden N-Muster-Testdaten mit unterschiedlichen Defekterfassungs-Fähigkeiten verwendet, d.h. "MSCAN" oder "CHECKERBOARD" mit einer Datenlänge 4N und "MARCHING" mit einr Datenlänge von 10N. Daher kann die Testzeit stark verkürzt werden, während die gleichen Defekterfassungs-Fähigkeiten wie die des Testverfahrens nach dem Stand der Technik erhalten bleiben.
Die Gesamt-Testdaten-Länge dieses Ausführungsbeispiels ist im wesentlichen proportional zu N1/2. In diesem Test der Speicherzellen-Matrix ist die Anzahl der Wortleitungen zum Wiederdurchführen eines normalen Tests für jedes Bit klein, d.h. etwa 1/100 von der der Gesamtzahl der Wortleitungen in dem Feld. Als Ergebnis ist ein Teil der Testdatenlänge proportional zu N ungfähr 1/10 eines Teils proportional zu N1/2. Die zum Ersetzen der verschiedenen zusätzlichen Leitungen benötigte Zeit ist kurz, d.h. 1-2 sec. Andererseits ist die Testdatenlänge nach dem Testverfahren des Standes der Technik proportional zu N/n (N = die Anzahl der Speicherzellen, die gleichzeitig getestet werden können). Wenn daher ein Redundanz- Halbleiterspeicher mit einer Integrationsskala von 16 Mb oder größer getestet werden soll, kann eine Testzeit in diesem Ausführungsbeispiel für einen Chip, der schon einem Austausch mit zusätzlichen Leitungen in dem Test der peripheren Schaltkreise unterworfen wurde und für den erkannt wurde, daß eine Fehlerabhilfe unmöglich ist, zu einigen Bruchteilen der Zeit verkürzt werden, die bei dem Testverfahren nach dem Stand der Technik verlangt wird. Für einen Chip, für den eine Fehlerabhilfe möglich ist, kann die Testzeit dieses Ausführungsbeispiels stark auf 1/10 oder 1/100 der des üblichen Verfahrens verringert werden. In der obigen Beschreibung werden die Schreib-, Lese- und Vergleichsoperationen nacheinander in Einheiten von Wortleitungen durchgeführt. Allerdings können in Übereinstimmung mit den Arten der Testdaten (nach dem die Schreiboperation für alle Wortleitungen durchgeführt wurde), die Lese- und Vergleichsoperationen sequenziell für jede Wortleitung durchgeführt werden.
Bei dem obigen Ausführungsbeispiel der vorliegenden Erfindung ist der Chip in drei Teile aufgeteilt, d.h. die peripheren Schaltkreise, den Testschaltkreis und die Speicherzellen-Anordnung, und Tests werden in Übereinstimmung dazu durchgeführt. Allerdings umfaßt der Umfang der vorliegender Erfindung auch ein Verfahren, bei dem ein Chip in zwei Teile aufgeteilt ist, d.h. in periphere Schaltkreise und andere Schaltkreise, und Tests werden in Übereinstimmung dazu durchgeführt.
Figur 51 ist ein Fluß-Diagramm, das noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt. Dieses Ausführungsbeispiel ist einem Verfahren zugeordnet, bei dem ein Redundanz-Halbleiterspeicher in zwei Teile geteilt ist, d.h. periphere Schaltkreise und andere Schaltkreise und Tests werden in Übereinstimmung dazu durchgeführt. Tabelle 6 stellt die Arten der Eingangs-/Ausgangsdaten, die einem Vergleich und einer Defekterfassung unterworfenen Teile und zu testende Speicherzellen auf, wenn die Tests in Übereinstimmung mit dem Fluß-Diagramm nach diesem Ausführungsbeispiel durchgeführt werden. Tabelle 6 zu testender Schaltkreis Eingangsdaten Ausgangsdaten dem Vergleich unterworfener Bereich der Fehlererfassung unterworfene Bereich zu testende Speicherzellen Peripherer Schaltkreise Testdaten ausgelesene Daten außerhalb Chip Speicherzellen auf verschiedenen Leitungen oder mehr andere als periphere Schaltkreise Vergleichsergebnis innerhalb Chip alle Speicherzellen
Ein detailliertes Testverfahren dieses Ausführungsbeispiels entspricht dem in Fig. 46 dargestellten Ausführungsbeispiel mit der Ausnahme, daß ein Test des Testschaltkreises nicht unabhängig durchgeführt wird, sondern in dem Test des Speicherzellenfeldes integriert. Daher wird eine Beschreibung weggelassen. In diesem Ausführungsbeispiel sind die Wirkung des Verkürzen der Testzeit und die Modifikationen der Schaltungsanordnung die gleichen, wie in dem Ausführungsbeispiel nach Fig. 46. In den obigen Ausführungsbeispielen wurde ein Simultantest in Einheiten von Wortleitungen als Beispiel angegeben. Allerdings ist die vorliegende Erfindung nicht auf die Einheit des Simultan-Testes beschränkt. Daher kann eine Vielzahl von Speicherzellen, die mit einer Wortleitung verbunden sind, als Einheit des Simultan-Testes verwendet werden. Wenn eine Mehrzahl von Wortleitungen oder zusätzlichen Wortleitungen mehrfach ausgewählt werden, können Testdaten simultan in alle Speicherzellen in der Speicherzellen-Anordnung durch verschiedene Schreiboperationen eingeschrieben werden.
Dieses Verfahren ist auch in der vorliegenden Erfindung eingeschlossen.
Die vorliegende Erfindung ist nicht auf die Speicherzellen-Matrix-Anordnung in dem Redundanz-Halbleiterspeicher beschränkt. Beispielsweise kann die vorliegende Erfindung auch auf eine Anordnung angewandt werden, bei der eine Speicherzellen-Matrix in eine Vielzahl von Blöcken aufgeteilt ist. Die vorliegende Erfindung kann auch auf einen Halbleiter-Speicher angewandt werden, der nur einen Reihen- oder Spalten- Redundanzkreis aufweist. Darüberhinaus ist die Erfindung nicht auf ein DRAM als Halbleiterspeicher mit einer Redundanz-Anordnung begrenzt, sondern kann in ähnlicher Weise auf ein statisches RAM, ein ROM und dergl. angewandt werden.
Nach dem Testverfahren des Redundanz-Halbleiterspeichers nach den Ausführungsbeispielen nach den Figuren 45 - 51 ist der Speicher in die peripheren Schaltkreise und andere Schaltkreis (Testschaltkreis und Speicherzellen-Matrix) aufgeteilt und Tests werden in Übereinstimmung damit durchgeführt. Daher werden die peripheren Kreise vorher getestet, um eine defekte Bit-Leitung zu heilen und danach wird eine Wortleitung, die ein defektes Bit einschließt, für jedes Bit getestet, wodurch die Testzeit stark reduziert werden kann.
Da die peripheren Schaltkreise im voraus getestet werden, kann ein Chip, dessen Fehlerabhilfe unmöglich ist, schnell er kannt werden und die Testzeit kann auch im Hinblick auf diesen Gesichtspunkt verkürzt werden.
Fig. 52 zeigt noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung. Die gleichen Bezugszeichen in diesem Ausführungsbeispiel bezeichnen die gleichen Teile wie in den obigen Ausführungsbeispielen. In Fig. 52 bezeichnen die Bezugszeichen 721 bis 723 Eingangsanschlüsse für Grundtaktsignale TTL, TTL, und TTL eines Halbleiterspeichers, 724 einen Eingangsanschluß für ein Schreib-Idenfikationssignal von Testdaten. Der Eingangsanschluß 724 ist ein Anschluß, der gemeinsam in dem Halbleiterspeicher verwendet wird, z.B. ein Adress-Eingangsanschluß. Die Bezugszeichen 725 und 725' bezeichnen Pufferkreise und 726 einen Testmodus-Einstellsignal-Generator. Es sei bemerkt, daß in Fig. 52 TTL und TTL extern zugeführte Reihen- und Spalten-Grundtaktsignale des Halbleiterspeichers sind, TTL ist ein extern zugeführtes Schreibsteuer-Taktsignal, TE stellt ein Testmodus-Einstellsignal dar, das erzeugt wird, wenn die Abfallzeitpunkte der Taktsignale und schneller sind, als die des Taktsignals und das gelöscht wird, wenn das Taktsignal auf "H"-Pegel gehalten wird und die Abfallzeit des Taktsignals schneller ist als die des Signals , wie in Fig. 53 gezeigt wird. Das Signal TE wird normalerweise auf "H"-Pegel gehalten, bis der Löschzyklus des Testmodus durchgeführt wird. Das Signal TE kann aber auch erzeugt bleiben, so daß es die Einstellungen des Schreibmodus von denen des Lesemodus unterscheiden kann. Das Signal TE dient als Steuersignal für einen Schalter 121 und dergl. und führt die Einstellung eines Signalübertragungs-Pfades während eines Tests durch. Die Übergangszeitpunkte der Taktsignale , und , die in Fig. 53 gezeigt sind, sind dem Fachmann bekannt und sind in Nikkei Micro Device, Extraausgabe Nr. 1 "Whole Aspect of 4M DRAM" (Mai 1987, Seiten 73 - 80) beschrieben. Schwarz gezeichnete Linien in der Speicherzellen-Matrix 1 geben Speicherzellen-Anordnungen an, die als Testobjekt der peripheren Kreise dienen (wird später beschrieben).
In Fig. 52 ist die detaillierte Anordnung des Testschaltkreises 118, die gleiche wie in den oben beschriebenen Ausführungsbeispielen und eine genauere Beschreibung wird daher weggelassen. Der Testmodus- Einstellsignal-Generator 726 ist ein Schaltkreis zum Erfassen der Übergangszeitpunkte der Taktsignale , und , die durch den JEDEC bestimmt sind und kann als bekannte Anordnung realisiert werden. In der Schaltkreis-Anordnung, in der Dateneingangs- und -ausgangskreise getrennt sind, wie in Fig. 52 gezeigt wird, muß das Halten bzw. Verriegeln von Testdaten nicht immer durchgeführt werden. Daher gehört eine Anordnung, bei der der Latch-Schaltkreis 113 weggelassen wird, auch zum Umfang der vorliegenden Erfindung.
Der Testablauf nach dem Ausführungsbeispiel nach Fig. 52 ist dergl. wie der nach Fig. 9. Es sei bemerkt, daß die peripheren Schaltkreise einem Schaltkreisbereich entsprechen, bei dem der Testschaltkreis und die Speicherzellen-Matrix ausgeschlossen ist. Wenn in diesem Testablauf ein Defekt als Testergebnisse der peripheren Schaltkreise und des Testschaltkreises erfaßt wird, werden der Test des Testschaltkreises oder der Test der Speicherzellen-Matrix nicht durchgeführt und alle die verbleibenden Tests sind gesperrt.
Die Fig. 54 (a) bis 54 (c) sind Zeitverläufe des Ausführungsbeispiels nach Fig. 52, wenn alle Tests in Übereinstimmung mit dem Fluß-Diagramm nach Fig. 9 durchgeführt werden. Fig. 54 zeigt die Beziehungen der Pegelbestimmung zwischen den Grundtaktsignalen , und , dem Schreib-Identifikationssignal, einem Latch- Eingangssignal 114, einer Testergebnis-Ausgangsleitung 120, einer Datenleitung 123 in dem Schreib- und Lesemodus. Fig. 54(a) entspricht einem Test der peripheren Schaltkreise, Fig. 54(b) entspricht einem Test des Testschaltkreises und Fig. 54(c) entspricht einem Test, der Speicherzellen-Matrix. In Fig. 54 stellen die schraffierten Bereiche willkürliche Pegelperioden der jeweiligen Leitungen dar. Auf der anderen Seite stellen die nicht schraffierten Bereiche Perioden dar, während denen Pegel der jeweiligen Leitungen bestimmt werden müssen. Wa und Ra geben jeweils Schreib- und Lesemodus-Zyklen an, in denen Signale nur durch die Datenleitung 123 in Fig. 52 fortschreiten. Dieser Signalübertragungs-Pfad wird im Folgenden als A-Pfad bezeichnet. Die Operationsmoden während der Zyklen Wa und Ra sind die gleichen, wie bei dem normalen Schreib- und Lesemodus des Speichers und ein Einstellzyklus für den A-Pfad ist nicht speziell notwendig. Wb und Rb geben jeweils Schreib- und Lesemodus-Zyklen an, während denen Signale durch die Latch- Eingangsleitung 114 und die Testergebnis- Ausgangsleitung 120 in Fig. 52 hindurchgehen. Dieser Signalweg wird als B-Pfad im Folgenden bezeichnet. Eine Schaltoperation vom A-Pfad auf den B-Pfad verlangt einen Zyklus des Einstellen eines Pfades. Wenn in Fig. 54(b) die Abfallzeitpunkte der Taktsignale CAS und WE schneller sind als die des Taktsignals RAS und die Schreibidentifikation auf "H"-Pegel gesetzt ist, wird der B-Pfad eingestellt.
Nachdem eine Reihe von Zyklen, bestehend aus den Zyklen Wb und Rb beendet ist, wird der Weg gelöscht. In dem Löschzyklus werden die Taktsignale RAS, CAS und WE in dergl. Weise wie in Fig. 53 gesetzt. Ein C-Pfad in Fig(b) ist ein Signalübertragungs-Weg, wenn der Schreibmodus-Zyklus Wa entspricht und der Lesemodus- Zyklus Rb entspricht. Der C-Pfad wird gesetzt, wenn die Abfallzeitpunkte der Taktsignale CAS und WE schneller sind, als die des Taktsignals RAS und das Schreib-Identifikationssignal auf "L"-Pegel gesetzt ist. Nach Beendigung einer Reihe von Zyklen bestehend aus Wa und Rb wird der Weg gelöscht. Es sei bemerkt, daß die Spannungspegel des Schreib-Identifikationssignals in dem B- und C-Leitweg-Modus umgekehrt sein können. Bei dem oben beschriebenen Testablauf können der Schreib- und Lesemodus alternierend durchgeführt werden. Es kann auch der Lesemodus durchgeführt werden, nachdem eine Reihe von Schreibmodus-Operationen beendet ist. In diesem Ausführungsbeispiel können die Löschzyklen der B- und C-Pfade weggelassen werden.
Ein Ausführungsbeispiel eines Testverfahrens, entsprechend der Anordnung nach Fig. 52 wird nun beschrieben. Ein Test der peripheren Schaltkreise wird für Speicherzellen-Linien durchgeführt, die in Schwarz in der Speicherzellen-Matrix nach Fig. 52 gekennzeichnet sind. Der Zeitverlauf in diesem Fall entspricht der Fig. 54(a). Genauer gesagt, werden die Übergangszeitpunkte der Taktsignale RAS, CAS und WIE in einen nomalen Operationsmodus gesetzt und Testdaten werden dem Dateneingangs-Anschluß 126 zugeführt. Die Testdaten werden in ein Bit der Speicherzelle, die von einem Reihen-Decoder 5 und einem Spalten-Decoder 132 ausgewählt ist, über einen Daten-Eingangskreis 124, einem Schalter 121, die Datenleitung 123 und einen Multiplexor 122 geschrieben. Auf der anderen Seite werden die geschriebenen Testdaten zu einem Datenausgangs-Anschluß 127 über den Multiplexer 122, die Datenleitung 123, den Schalter 121 und einen Daten-Ausgangskreis 125 ausgelesen. Die ausgelesenen Daten werden zu einer Testvorrichtung außerhalb des Halbleiterspeichers übertrage und mit Erwartungswert-Daten verglichen. Die obigen Operationen werden wiederholt, während sequenziell die Positionen der Speicherzellen in der als zu testendes Objekt dienenden Speicherzellen-Linie verschoben werden. Der Halbleiter-Speicher, der von dem Testgerät als defekt bestimmt wurde, wird aus einer Reihe von Testabläufen ausgeschlossen. Wenn der Halbleiterspeicher als gut befunden wurde, wird die erste Hälfte des Testablaufes des Testschaltkreises über den Einstell-Zyklus des B-Pfades durchgeführt. Der Zeitverlauf enspricht in diesem Fall der Fig. 54(b). Testdaten werden simultan in alle Speicherzellen auf einer einzigen Wortleitung, die als Objekt in dem Test der peripheren Schaltkreise dient, eingeschrieben. Die eingeschriebenen Testdaten werden simultan mit Erwartungswert-Daten verglichen, die dem Testschaltkreis 118 über die Latch- Eingangsleitung 114, den Latch- Schaltkreis 113 und die Testdaten-Schreibleitungen 11 und 12 eingegeben werden. Das Testegebnis wird zu dem Daten-Ausgangsanschluß 127 über die Testergebnis-Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Das Testergebnis wird an die Testvorrichtung übertragen und sein Spannungspegel wird von dem Testgerät detektiert. Wenn ein Testergebnis ausgegeben wird, das angibt, daß der Testschaltkreis nicht defekt ist, wird die zweite Hälfte des Testablaufs für den Testschaltkreis über den Einstellzyklus des C-Pfades durchgeführt. Invertierte Daten der Testdaten die gleichzeitig in dem Testablauf der ersten Hälfte des Testschaltkreises geschrieben wurde, werden in ein Bit der Speicherzelle auf der einzelnen Wortleitung geschrieben. Das Testergebnis, d.h. ein Vergleichsergebnis mit den Erwartungswert-Daten wird zu der Testvorrichtung übertragen und sein Spannungspegel wird durch diese erfaßt. Die obigen Operationen werden wiederholt, während sequenziell die Positionen der Speicherzellen in die invertierten Daten auf der Wortleitung eingeschrieben sind, verschoben werden. Wenn der Testschaltkreis kein Signal einer defekten Erfassung ausgibt, wird der entsprechende Halbleiterspeicher aus der Reihe der Testabläufe ausgeschlossen. Wenn dagegen der Testschaltkreis ein Ergebnis eine defekten Erfassung ausgibt, tritt eine Steuerung in den Testablauf der Speicherzellen-Matrix über den Einstell-Zyklus des B-Pfades. Der Zeitverlauf für diesen Fall entspricht der Fig. 54(c). Zuerst werden Testdaten simultan in alle Speicherzellen auf einer Wortleitung, die von dem Reihen-Decoder 5 ausgewählt wurde, über die Latch- Eingangsleitung 114, den Latch- Schaltkreis 113, die Testdaten-Schreibleitungen 11 und 12 und den Testschaltkreis 118 eingeschrieben. Auf der anderen Seite werden die eingeschriebenen Testdaten simultan mit Erwartungswert- Daten vergleichen, die den Testschaltkreis 118 über die Latch- Eingangsleitung 114, den Latch- Schaltkreis 113 und die Testdaten-Schreibleitungen 11 und 12 eingegeben wurden. Das Testergebnis wird an den Testdaten-Ausgangsanschluß 127 über die Testergebnis- Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Darüberhinaus wird das Testergebnis an die Testvorrichtung übertragen und sein Spannungspegel wird von der Testvorrichtung detektiert. Die obigen Operationen werden wiederholt, während die Positionen der Wortleitungen verschoben werden. Wenn ein Erfassungsergebnis angibt, daß ein defektes Bit erkannt wurde, wird der entsprechende Halbleiterspeicher von der Reihe von Testabläufen ausgeschlossen. Wenn dagegen das Erfassungsergebnis angibt, daß kein defektes Bit detektiert wurde, wird der entsprechende Halbleiterspeicher als gut befunden. Der Testmodus wird durch den Zyklus nach Fig. 54(c) gelöscht.
Da, wie oben beschrieben, nach dem Ausführungsbeispiel nach Fig. 52 Schreib- und Vergleichsoperationen von Testdaten in Einheiten von Wortleitungen durchgeführt werden können, kann die Testzeit auf 1/n der des Tests für jedes Bit einer Speicherzelle reduziert werden. In diesem Fall bezeichnet n die Anzahl der Speicherzellen, die mit einer Wortleitung verbunden sind und den simultanen Schreib- und Vergleichsoperationen unterworfen werden, und sie nimmt normalerweise einen großen Wert, z.B. 500 oder 1000 oder mehr an. Da der Testmodus in Übereinstimmung mit den Übergangszeitpunkten der Taktsignale , und und dem Spannungspegel des Schreib-Identifikationssignals gesetzt und gelöscht werden kann, kann die Testreihenfolge in dem Testablauf nach Fig. 9 leicht verändert werden und die Testeffizienz verändert werden.
Fig. 55(a) bis 55(k) sind detaillierte Zeitverläufe eines Tests der Speicherzellen-Matrix nach dem Ausführungsbeispiel der Fig. 52. Bezugszeichen in den Fig. 55(a) bis 55(k) entsprechen denen in Fig. 52.
Der Test der Speicherzellen-Matrix wird unter Bezugnahme auf die Figuren 52 und 55(a) bis 55(k) beschrieben. Eine Simultan-Schreibopration von Testdaten in Einheiten von Wortleitungen wird wie folgt durchgeführt: Die Taktsignale und aus Fig. 55(a) und 55(c) gehen auf "L"-Pegel und der Halbleiterspeicher wirdsomit in den Schreibmodus gesetzt. Dann geht ein Vorladungs-Taktsignal φP aus Fig. 55(d) auf "L"-Pegel und danach wird der Reihen-Decoder 5 angesteuert, um eine einzige Wortleitung auszuwählen. Ein Wortleitungs-Steuertaktsignal aus Fig. 55(e) wird dann auf "H"-Pegel gesetzt um einen Worttreiber 6 zu steuern, wobei die ausgewählte Wortleitung "H"-Pegel gesetzt wird. Nachdem die aus allen mit der ausgewählten Wortleitung verbundenen Speicherzellen ausgelesenen Daten auf den Bit-Leitungen erscheinen, wird ein Abfühlkreis-Steuertaktsignal nach Fig. 55(f) auf "H"-Pegel gesetzt, um den Abfühlkreis 7 anzusteuern. Nachdem die Spannungspegel der Bit-Leitungen bei Betrieb dieses Abfühlkreises 7 bestimmt sind, werden "H"- oder "L"-Pegel-Daten entsprechend den Testdaten den Testdaten-Schreibleitungen 11 und 12 zugeführt, wie in Fig. 55(g) gezeigt wird. In diesem Fall werden die Testdaten von dem Daten-Eingangsanschluß während einer "L"-Pegelperiode des Taktsignales WE eingegeben. Wie in Fig. 55(h) gezeigt wird, wird eine Testdaten-Schreibsteuerleitung 9 auf "H"-Pegel gesetzt und die Spannungspegel entsprechend den Testdaten werden den Bit-Leitungen zugeführt. In diesem Fall wird die ausgewählte Wortleitung auf "H"-Pegel gehalten und daher kann die Simultan-Schreiboperation von Testdaten in Einheiten von Wortleitungen durchgeführt werden. Während der Simultan-Schreiboperation entspricht der Datenspannungspegel des Daten-Ausgangsanschluß 127 in Fig. 55(k) einer hohen Impedanz.
Eine Simultan-Vergleichs-Seguenz in Einheiten von Wortleitungen wird im Folgenden beschrieben. Zu einem Zeitpunkt, bei dem das Taktsignal in Fig. 55(a) auf "L"-Pegel geht, werden die Erwartungswert-Daten von dem Dateneingangsanschluß 126, wie in Fig. 55(j) gezeigt, durch den Latch- Schaltkreis 113 verriegelt bzw. gehalten. Danach wird die gleiche Operation wie bei der Schreiboperation durchgeführt bis zu einem Zeitpunkt, bei dem der Abfühlkreis 7 betätigt wird. Nachdem die Spannungspegel der Bit-Leitungen bestimmt sind, werden die von dem Latch- Schaltkreis 113 verriegelten Erwartungswert-Daten den Testdaten-Schreibleitungen 11 und 12 zugeführt. Zu diesem Zeitpunkt wird die Testdaten-Schreibsteuerleitung auf "L"-Pegel gehalten. Wenn als Ergebnis die aus der Speicherzelle ausgelesenen Daten fehlerhafte Daten sind, geht die Testergebnis-Ausgangsleitung 120 aus Fig. 55(i) vom "L"-Pegel auf "H"-Pegel. Daher kann bei Beobachtung einer Änderung des an den Datenausgangsanschluß 127 erscheinenden Spannungspegels festgestellt werden, daß die mit der ausgewählten Wortleitung verbundenen Speicherzellen ein defektes Bit enthalten. Dieser Zustand ist in Fig. 55(k) dargestellt. In 55(k) gibt der "H"-Pegel an, daß ein defektes Bit detektiert ist und der "L"-Pegel gibt an, daß alle Bits in Ordnung sind oder das die Schreib-Operation durchgeführt wird.
Fig. 56 zeigt eine Anordnung eines Testdaten-Schreibsteuerkreises 110 aus Fig. 52. In Fig. 52 gibt φSA(d) ein Verzögerungssignal des Abfühlkreis-Steuertaktsignals an un setzt einen Zeitpunkt bei dem die Testdaten-Schreibsteuerleitung 9 auf "H"-Pegel geht. Das Testmodus-Einstellsignal TE wird so zugeführt, daß nicht irrtümlicherweise eine simultane Schreiboperation von Testdaten bei dem Test der peripheren Schaltkreise und bei dem Test der zweiten Hälfte des Testschaltkreises durchgeführt wird. Es sei bemerkt, daß bei dem Test der Speicherzellen Matrix als ein Steuersignal zu verwendende Ausgangsdaten von einem Adresszähler in dem Testdaten-Schreibsteuerkreis 110 eingegeben werden, um Zeitpunkte für den Start und das Ende der Schreib- und Leseoperationen der Testdaten für alle Wortleitungen innerhalb des Halbleiterspeichers zu setzen.
Fig. 57 zeigt eine Anordnung eines Latch- Schaltkreises 113 . In Fig. 57 bezeichnet TG ein Übertragungstor. Daten werden von dem Übertragungstor TG und zwei Invertern verriegelt bzw. gehalten. Wenn ein durch einen Pfeil angegebenes Eingangssignal auf einem "H"- Pegel liegt, wird das Übetragungstor TG eingeschaltet. Daten werden zu einem Zeitpunkt verriegelt, bei dem da Taktsignal RAS sich vom "H" -Pegel in den "L"- Pegel während der Leseoperation ändert. Die verriegelten Daten werden an die Testdaten-Schreibleitungen 11 und 12 zu einem Zeitpunkt gesandt, bei dem das Signal φSA(d) vom "L"-Pegel auf den "H"-Pegel geht. In diesem Fall ist das Signal φSA(d)' ein Verzögerungssignal des Abfühlkreis-Steuersignals und seine Verzögerung ist kleiner als die des Signals φSA(d), das dem Testdaten-Schreibsteuerkreis 110 zugeführt wird.
Fig. 58 zeigt eine Anordnung des Schalters 121 aus Fig. 52. Die Signalübertragung-Pfade werden unter Verwendung des Testmodus-Einstellsignals TE und des Schreibsteuersignals gesetzt. Die B- und C-Pfade werden unter Verwendung eines Ausgangssignals von einem Schaltkreis zum Verriegeln bzw. Halten des Schreib-Steuersignals unter der Steuerung des Testmodus-Einstellsignals TE und seinem Verzögerungssignal TE(d) eingestellt. In Fig. 58 bezeichnen die Bezugszeichen TG Übertragungstore, die jeweils eingeschaltet werden, wenn die durch Pfeile angegebenen Eingangssignale auf "H"-Pegel sind.
Der Dateneingangs-Schaltkreis 124 aus Fig. 52 kann wie in Fig. 17 ausgebildet sein. Genauer gesagt, nimmt der Dateneingangskreis 124 eine Ausbildung an, die in der Lage ist, Erwartungswert-Daten von dem Dateneingangs-Anschluß 126 in der Leseoperation des Tests der Speicherzellen-Felder abzurufen.
Das Ausführungsbeispiel nach Fig. 52 kann einen I/O COMMON aufbauen nach Fig. 18 aufgewiesen. In diesem Fall ist der Zeitverlauf dafür der gleiche, wie der in Fig. 19. Eine Anordnung des Schalters 133, wenn der Aufbau nach Fig. 18 verwendet wird, ist in Fig. dargestellt.
Fig. 59 zeigt eine Anordnung eines Dateneingangs/ -ausgangskreises 134 aus Fig. 18. Diese Anordnung istin Übereinstimmung mit Fig. 21 dargestellt, in der (d) und (d) Verzögerungssignale der Taktsignale und sind und zum Setzen der Latch- Eingangsleitung 114 in einen schwimmenden Zustand dienen, nachdem die Erwartungswert-Daten durch den Latch- Schaltkreis 113 verriegelt sind. Das Bezugszeichen bezeichnet PMOS Transistoren und 137 NMOS Transistoren. Diese Transistoren dienen zur Realisierung des schwimmenden Zustandes der Latch- Eingangsleitung einer Signal-Eingangsleitung 139A während einer Testdaten-Ausleseoperation und einer Signalleitung in einer Testdaten-Schreiboperation in Übereinstimmung mit Ausgangssignalen von entsprechenden NAND Schaltkreisen und entsprechenden NOR Schalkreisen, die die Signale , (d) und (d) und dergl. empfangen.
Fig. 60 zeigt eine Anordnung nach noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung und die gleichen Bezugszeichen bezeichnen die gleichen Teile wie in den obigen Ausführungsbeispielen. In diesem Ausführungsbeispiel wird die vorliegende Erfindung für einen Halbleiterspeicher angewandt, der einen Redundanzaufbau für eine Fehlerabhilfe aufweist. In Fig. 60 bezeichnet das Bezugszeichen 1' eine Hauptspeicherzellen-Matrix, 1" eine zusätzliche Speicherzellen-Matrix, 6' einen zusätzlichen Worttreiber, 7' einen zusätzlichen Abfühlkreis, 122' einen zusätzlichen Multiplexer und 118 einen Testschaltkreis, der eine Schaltungsanordnung aufweist, die in der Lage ist, simultan Schreib- und Erfassungsoperationen von Testdaten in Einheiten von Wortleitungen durchzuführen und einen Teil des mit einem defekten Bit-Leitungspaar verbundenen Testschaltkreis auf einen Teil eines mit einem zusätzlichen Bit-Leitungspaar verbundenen zusätzlichen Testschaltkreis 118A zu schalten. Der zusätzliche Testschaltkreis 118A weist eine Schaltungsanordnung der Art auf, daß, wenn nur der Testschaltkreis 118 betrieben wird, der Schaltkreis 118A keine Defekterfassungsoperation durchführt, und wenn eine Abhilfe der defekten Bit-Leitungen durchgeführt ist, der Schaltkreis 118A zusammen mit dem Testschaltkreis 118 betrieben wird. Die Bezugszeichen 5" und ' bezeichenen einen Sperrkreis für die Funktion eines Decoders und eines zusätzlichen Decoders, die defekte Leitungen während der Fehlerabhilfe abschalten und eine Auswahl der def ekten Leitung unterscheiden. Felder, die in der Hauptspeicherzellen-Matrix 1' in schwarz gezeichnet sind, sind Speicherzellen-Linien, die als Objekte bei dem Test der peripheren Schaltkreise dienen. Felder, die schraffiert angezeichnet sind und sich in der Speicherzellen-Matrix 1" erstrecken sind Speicherzellen-Linien, die als Objekte für simultane Schreib- und Leseoperationen von Testdaten gleichzeitig mit den oben erwähnten Speicherzellen während eines Tests dienen. Nur wenn eine Abhilfe von defekten Bit-Leitungen durchgeführt wird, dienen aus den durch die schraffierten Bereiche angegebenen Speicherzellen- Linien ausgelesenen Daten nicht als Objekte für die Defekterfassungsoperation in dem zusätzlichen Testschaltkreis 118A. Es sei bemerkt, daß die anderen Bezugszeichen denen nach Fig. 53 entsprechen. Der Sperrkreis 5" für die Decoder-Funktion und der zusätzliche Decoder 5, können durch bekannte Anordnungen realisiert werden. Die vorliegende Erfindung schließt auch die Verwendung von anderen, der Fehlerabhilfe zugeordneten Vorrichtungen ein.
Ein Fluß-Diagramm eines Tests nach dem Ausführungsbeispiel nach Fig. 60 ist in Fig. 45 dargestellt. Dieses Flußdiagramm hat die folgenden zwei Merkmale. Das erste Merkmal betrifft eine Testreihenfolge, die auf eine schnelle Erfassung eines Chips, für den eine Fehlerabhilfe nicht durchgeführt werden kann, und auf eine schnelle Bildung eines Fehler-Bit-Verzeichnisses zielt. Genauer gesagt, wird bei dem Test der Speicherzellen-Matrix ein Simultan-Test in Einheiten von Wortleitungen unter Verwendung des Testschaltkreises nach Fig. 60 durchgeführt und ein normaler Test für jedes Bit wird für eine Bit-Leitung durchgeführt, die bestimmt wird, um ein defektes Bit in Übereinstimmung mit dem Testergebnis einzuschließen. Wenn die gesamten Speicherzellen auf der Bit-Leitung aufgrund von defekten peripheren Schaltkreisen als defekt erkannt werden, muß ein Test für jedes Bit für alle Wortleitungen durchgeführt werden und eine Testzeit kann nicht verkürzt werden.
Daher wird der Test der peripheren Schaltkreise zuerst durchgeführt, um eine defekte Bit-Leitung zu erfassen und ein Austausch durch eine zusätzliche Bit-Leitung wird vor dem Durchführen eines Tests des Testschaltkreises durchgeführt. Das zweite Merkmal dieses Fluß-Diagramms ist wie folgt. Wenn es in dem Test der peripheren Schaltkreise oder des Testschaltkreises festgestellt wird, daß eine Fehlerabhilfe unmöglich ist, werden die folgenden Test, z.B. der Test des Testschaltkreises oder der Speicherzellen-Matrix nicht durchgeführt und alle verbleibenden Test werden gesperrt.
Die Beziehung der Pegelbestimmungen zwischen den Grundtaktsignalen , und , dem Schreib- Identifikationssignal, der Latch- Eingangsleitung 114, der Testdaten-Ausgangsleitung 120 und der Daten- Leitung 123 kann in dergl. Weise wie in Fig. 54 ausgedrückt werden. Zusätlich kann das Testmodus-Einstellsignal TE erzeugt und gelöscht werden, in Übereinstimmung mit den Zeitverläufen nach Fig. 53.
Ein Test nach dem Ausführungsbeispiel aus Fig. 60 wird nun unter Bezugnahme der Fig. 54(a) bis 54(c), 60 und 4 beschrieben. Zuerst werden Testdaten von einem Daten-Eingangsanschluß 126 für alle Speicherzellen-Linien, die in schwarz in Fig. 60 bezeichnet sind, in Übereinstimmung mit einem in Fig. 54(a) dargestellten Zeitpunkt zugeführt, wodurch der Test der peripheren Schaltkreise durchgeführt wird. Die Testdaten werden in ein Bit der von einem Reihen-Decoder 5 und einem Spalten-Decoder 132 ausgewählten Speicherzelle über einen Dateneingangskreis 124, einen Schalter 121, die Datenleitung 123 und einen Multiplexer 122 eingeschrieben. Auf der anderen Seite werden geschriebene Testdaten zu einem Datenausgangsanschluß 127 über den Multiplexer 122, die Datenleitung 123, den Schalter 121 und einen Datenausgangskreis 125 ausgelesen. Die ausgelesenen Daten werden zu einer Testvorrichtung außerhalb des Halbleiterspeichers übertragen und mit Erwartungswert-Daten verglichen. Die obigen Operationen erden wiederholt, während sequenziell die Positionen der Speicherzellen in der Speicherzellen-Linie, die als zu testendens Objekt dient, verschoben werden. Wenn die Testvorrichtung defekte Bits bei unterschiedlichen Reihen- und Spaltenadressen detektiert, deren Anzahl größer ist als die Anzahl von zusätzlichen Leitungen, wird der entsprechende Halbleiterspeicher als defekt erkannt und wird aus der Reihe von Testabläufen ausgeschlossen. Wenn andererseits eine Fehlerabhilfe durch Ersetzen durch zusätzliche Leitungen möglich ist und Wortleitungen, die keine defekten Bits einschließen, durch den erneuten Test erhalten werden, geht die Steuerung zu dem Testablauf der ersten Hälfte des Testschaltkreises über den Einstell-Zyklus des B-Pfades vor. In diesem Fall werden die Testdaten simultan in alle Speicherzellen einschließlich der zusätzlichen Speicherzellen auf einer Wortleitung eingeschrieben, die als Objekt in dem Test der peripheren Schaltkreise dient. Die eingeschriebenen Testdaten werden simultan mit Erwartungswert-Daten verglichen, die dem Testschaltkreis und dem zusätzlichen Testschaltkreis 118A über die Latch- Eingangsleitung 114, den Latch- Schaltkreis 113 und die Testdaten-Schreibleitungen 11 und 12 eingegeben werden. Wenn der Austausch mit zusätzlichen Bit-Leitungen bei dem Test der peripheren Schaltkreise durchgeführt wird, wird ein Teil des Testschaltkreises 118, der mit dem defekten Bit-Leitungspaar verbunden ist, von seinen anderen Teilen getrennt. Daher wird eine Defekterfassungs-Operation durchgeführt, die einen defekten, einer Fehlerabhilfe unterworfenen Bereich ausschließt. Das Testergebnis wird an den Daten-Ausgangsanschluß 127 über die Testergebnis-Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Das Testergebnis wird an die Testvorrrichtung übertragen, und sein Spannungspegel wird von der Testvorrichtung detektiert. Wenn das Testergebnis angibt, daß ein defekter Testschaltkreis detektiert wurde, wird der entsprechende Halbleiterspeicher aus der Reihe von Testabläufen ausgeschlossen. Wenn dagegen das Testergebnis angibt, daß kein Defekt vorgesehen ist, geht die Steuerung in den Ablauf der zweiten Hälfte für den Testschaltkreis über den Einstell-Zyklus des C- Pfades über. In diesem Ablauf werden invertierte Daten simultan in dem Testablauf der ersten Hälfte des Testschaltkreises eingeschriebenen Testdaten in einem Bit der Haupt- und zusätzlichen Speicherzellen auf einer Wortleitung, die von dem Spaltendecoder 132 ausgewählt wurde, über die Datenleitung 123 und den Multiplexer 122 geschrieben. Das Testergebnis, als Vergleichsergebnis mit den Erwartungswert-Daten, wird an die Testvorrichtung übertragen und sein Spannungspegel wird von der Testvorrichtung detektiert. Die obigen Operationen werden wiederholt, während die Position der Speicherzelle, in die die invertierten Daten eingeschrieben sind, auf der Wortleitung verschoben wird. Wenn ein Detektionsergebnis eines defekten Bits aufgrund eines Funktionsfehlers des Testschaltkreises nicht ausgegeben wird, wird der entspechende Halbleiterspeicher aus der Reihe der Testabläuf ausgeschlossen. Wenn dagegen da Defekterfassungsergebnis ausgegeben wird, wird der Einstell-Zyklus des B-Pfades erneut durchgeführt und die Steuerung tritt in den Testablauf der Speicherzellen- Matrix ein, wie in Fig. 54(c) gezeigt wird. Die Testdaten werden simultan in alle Speicherzellen einschließlich der zusätzlichen Speicherzellen auf der Wortleitung, die von dem Reihen-Decoder 5 ausgewählt wurde, über die Latch- Eingangsleitung 114, den Latch- Schaltkreis 113, Testdaten-Schreibleitungen 11 und 12, den Testschaltkreis 118 und den zusätzlichen Testschaltkreis 118A eingeschrieben. Auf der anderen Seite werden die eingeschriebenen Testdaten simultan mit Erwartungswertdaten verglichen, die dem Testschaltkreis 118 und dem zusätzlichen Testschaltkreis 118A über die Latch-Eingangsleitung 114, den Latch- Schaltkreis 113 und die Testdaten-Schreibleitungen 11 und 12 eingegeben werden. Wenn ein Ersatz durch die zusätzliche Bit-Leitung in dem Test der peripheren Schaltkreise durchgeführt wird, wird ein Teil des mit dem defekten Bit-Leitungspaar verbundenen Testschaltkreises 118 von seinen anderen Teilen getrennt. Das Testergebnis wird an den Daten-Ausgangsanschluß 127 über die Testergebnis-Ausgangsleitung 120, den Schalter 121 und den Daten-Ausgangskreis 125 ausgelesen. Darüber hinaus wird das Testergebnis an die Testvorrichtung übertragen, und sein Spannungspegel wird von dem Testgerät detektiert. Die obigen Operationen werden wiederholt, während seguentiell die Positionen der Wortleitungen verschoben werden. Wenn die Testvorrichtung bestimmt, daß eine Fehlerabhilfe unter Verwendung einer nicht benutzten zusätzlichen Leitung unmöglich ist, wird der entsprechend Halbleiterspeicher als defekt erkannt. Wenn allerdings bestimmt wird, daß eine Fehlerabhilfe durch Ersetzen durch zusätzliche Leitungen durchgeführt werden kann und keine defekten Bits als Ergebnis eines erneuten Test detektiert werden, wird der entsprechende Halbleiterspeicher als gut erkannt. Der oben erwähnte Testmodus wird durch den Zyklus in Fig. 54(b) gelöscht.
Die detallierten Anordnungen des Testschaltkreises 118 und des zusätzlichen Testschaltkreises 118A in Fig. 60 sind die gleichen wie bei den obigen Ausführungsbeispielen. Die Testdaten-Schreibsteuerleitung 110 kann die Anordnung nach Fig. 56 verwenden, der Latch-Schaltkreis 113 kann die Anordnung nach Fig. 57 verwenden, der Schalter 121 kann die Anordnung nach Fig. 58 verwenden, und der Daten-Eingangskreis 124 kann die Anordnung nach Fig. 17 verwenden. Wenn darüber hinaus eine I/O COMMON Struktur bei diesem Ausführungsbeispiel angewandt wird, ist diese Anordnung in Fig. 18 gezeigt.
Da wie oben beschrieben, nach dem Ausführungsbeispiel nach Fig. 30, die Simultan-Schreib- und Vergleichsoperationen von Testdaten in Einheiten von Wortleitungen durchgeführt werden können, kann die Testzeit auf n/1 derjenigen bei einem Test für jedes Bit einer Speicherzelle verkürzt werden. In diesem Fall bezeichnet n die Anzahl von Speicherzellen, die mit einer Wortleitung verbunden sind und den Simultan- Schreib- und Vergleichsoperationen unterzogen werden, und sie nimmt normalerweise einen großen Wert, z.B. 500 oder 1000 oder mehr, an. Da der Testmodus in Übereinstimmung mit den Übergangszeitpunkten der Taktsignale , und - und mit dem Spannungspegel des Schreib-Identifikationssignals eingestellt und gelöscht werden kann, kann die Testreihenfolge des Testablaufes nach Fig. 45 leicht modifiziert werden, und die Testeffizienz kann verbessert werden.
ln den Ausführungsbeispielen der vorliegenden Erfindung wird der Eingangsanschluß des Schreib-Identifikationssignals als Anschluß dargestellt, der gemeinsam in dem Halbleiterspeicher verwendet werden kann, z.B. als ein Adreß-Eingangsanschluß. Allerdings kann der Eingangsanschluß auch ein Daten-Eingangsanschluß oder ein Daten-Eingangs/Ausgangsanschluß sein. Alternativ kann ein Testanschluß zusätzlich vorgesehen sein. In den Ausführungsbeispielen der vorliegenden Erfindung wurde ein Simultan-Schreib- und Vergleichsverfahren von Testdaten in Einheiten von Wortleitungen beispielhaft beschrieben. Beispielsweise kann eine Mehrzahl von Wortleitungen mehrfach ausgewählt werden, so daß Testdaten in alle Speicherzellen durch mehrere Schreiboperationen geschrieben werden. Der Test kann in Einheiten von mehrfach aufgeteilten Wortleitungen, die in der Speicherzellenmatrix geteilt sind, durchgeführt werden. Daher ist bei der vorliegenden Erfindung eine Verarbeitungseinheit der Simultan-Schreib- und Vergleichoperation nicht auf eine Wortleitung begrenzt, sondern kann auch für eine oder mehre Wortleitungen oder einen Teil einen Wortleitung verwendet werden.
Die vorliegende Erfindung kann in gleicher Weise für eine Speicherfeld-Anordnung hoher Dichte für einen Halbleiterspeicher mit sehr großer Kapazität angewandt werden, bei dem die Bit-Leitungen eine hierarchische Struktur aufweisen und Abfühlkreise an beiden Seiten einer Speicherzellenmatrix angeordnet sind.
Entsprechend den Ausführungsbeispielen nach den Figuren 52 bis 60 werden "O" oder "1" Testdaten simultan von einem externen Anschluß zum Eingeben/Ausgeben normaler Daten in einer Vielzahl von Haupt- und zusätzlichen Speicherzellen, die mit der ausgewählten Wortleitung und der zusätzlichen Wortleitung verbunden sind, geschrieben, und die eingeschriebenen Testdaten werden simultan mit "O" oder "1" Erwartungswertdaten verglichen, die dem externen Anschluß für die Eingabe/Ausgabe von normalen Daten zugeführt werden, wodurch stark die für Schreib- und Vergleichsoperationen benötigte Zeit verringert werden kann. Daher kann ein Halbleiterspeicher realisiert werden, bei dem die Testzeit stark verkürzt werden kann. Da die Reihenfolge der Tests der peripheren Schaltkreise, Speicherzellenfelder und dergleichen, die getrennt durchgeführt werden, leicht modifiziert werden kann, kann die Testeffizienz verbessert werden.
Wenn eine Mehrzahl von Haupt- und zusätzlichen Wortleitungen mehrfach ausgewählt werden, können Testdaten in alle Speicherzellen durch eine oder mehrere Schreiboperationen eingeschrieben werden. Daher wird der gleiche Effekt wie oben vorgesehen.

Claims

1. Halbleiterspeicher mit

einer Vielzahl von Speicherzellen (3a,3b,3a',3b'), die in einer Matrix (1) angeordnet sind;

einer Mehrzahl von Bitleitungspaaren (4,4'), wobei jedes Paar eine wahre (BL1) und eine komplementäre (BL1) Bitleitung umfaßt und einer Mehrzahl von Wortleitungen (2,2'), die mit der Vielzahl von Speicherzellen für die Durchführung eines Lese-/Schreibzugriffs von Daten zu den Speicherzellen verbunden sind;

einem Testschaltkreis (118), der umfaßt:

externe Anschlußvorrichtungen (13,14) zum Senden von Testdaten,

Simultanschreibvorrichtungen (8,8',9,11,12) zum gleichzeitigen Schreiben der Testdaten von den externen Anschlußvorrichtungen zu der Vielzahl von Speicherzellen, wobei die Simultanschreibvorrichtungen die Testdaten der wahren (BL1) und die invertierten Testdaten der komplementären (BL1) Bitleitung zuführen, und

Simultanvergleichsvorrichtungen (15,15'16,16') für einen gleichzeitigen Vergleich von in die Vielzahl von Speicherzellen eingeschriebenen Testdaten,

dadurch gekennzeichnet,

daß die Simultanvergleichsvorrichtungen aus einer Vielzahl von Testdaten-Schreibsteuergattern (8,8') bestehen, die jeweils mit einem der Paare von Bitleitungen (BL1, BL1) verbunden sind, um die Testdaten in die mit einer ausgewählten Wortleitung verbundenen Speicherzellen zu schreiben, wobei die Simultanvergleichsvorrichtungen die von den mit der ausgewählten Wortleitung verbundenen Speicherzellen gelesenen Testdaten mit den Erwartungswertdaten, die von den externen Anschlußvorrichtungen (13,14) geliefert werden, vergleichen,

wobei die externen Vergleichsvorrichtungen aus einer Mehrzahl von Komparatoren (15,15'21,21') bestehen, deren Eingänge jeweils mit einem der Paare von Bitleitungen und deren Ausgänge mit NOR-Schaltkreis (16,16') verbunden sind, wobei die Simultanvergleichsvorrichtungen als Erwartungswertdaten die invertierten Testdaten verwenden und jeweils die Erwartungswertdaten mit der wahren Bitleitung (BL1) und die invertierten Erwartungswertdaten mit der komplementären Bitleitung (BL1) vergleichen.

2. Speicher nach Anspruch 1, bei dem die von dem Testschaltkreis (118) gesandten Testdaten und Erwartungswertdaten von einem 1-Bit-Signal jeweils von "0" oder "1" gebildet werden.

3. Speicher nach Anspruch 1 oder 2, bei dem die Bitleitungen (4,4') eine gefaltete Bitleitungsverbindungsanordnung in bezug auf die Speicherzellen aufweisen.

4. Speicher nach Anspruch 1 oder 2, bei dem die Bitleitungen (4R,RL,4R',4L') eine offene Bitleitungsverbindungsanordnung in bezug auf die Speicherzellen aufweisen.

5. Speicher nach einem der Ansprüche 1 bis 4, bei dem ein peripherer Schaltkreis (5,6,7,122,132) zum Auswählen der Wortleitung und des Paars von Bitleitungen, die den Lese-/Schreibzugriff von Daten zu den Speicherzellen steuern, vorgesehen ist.

6. Speicher nach einem der Ansprüche 1 bis 5, bei dem Fühlschaltkreise (7), die mit den Bitleitungen (41,42,41',42') verbunden sind, an zwei Seiten der Matrix angeordnet sind.

7. Speicher nach einem der Ansprüche 1 bis 6, bei dem Hauptbitleitungen (41,41',42,42') vorgesehen sind, die nicht mit den Speicherzellen verbunden sind, sondern mit den Bitleitungen über gesteuerte Schalter (46,47,48,49) verbunden sind.

8. Speicher nach einem der Ansprüche 1 bis 7, bei dem die externen Anschlußvorrichtungen (126,127) auch die Funktion eines Dateneingangs/Ausgangsanschlusses aufweisen und umfassen:

Signalgeneratoren (128 bis 131) zum Setzen eines Testmodus, die die Zeitpunkte des Pegelübergangs von Grundtakten feststellen und ein Testmodus-Setzsignal (TE0-TE3) senden, und

eine Schaltervorrichtung (121), die die externen Anschlußvorrichtungen (126,127) mit dem Testschaltkreis (118) verbindet, und die Testdaten und die Erwartungswertdaten bei Empfang der Testmodussetzsignale an den Testschaltkreis überträgt.

9. Speicher nach Anspruch 8, bei dem die Schaltervorrichtung (121) die externen Anschlußvorrichtungen (126,127) von einem Datenübertragungssystem für die Speicherzellen (3a,3b,3a',3b') zu dem Testschaltkreis (118) bei Empfang des Testmodus-Setzsignals und eines Schreibsteuersignals der Testdaten schaltet.

10. Speicher nach Anspruch 8 oder 9, bei dem der Grundtaktgeber einen Reihensteuertakt (RAS), einen Spaltensteuertakt (CAS) und einen Schreibsteuertakt (WE) für die Speicherzellenmatrix umfaßt.

11. Speicher nach einem der Ansprüche 8 bis 10, der weiterhin einen Latchschaltkreis (113) zwischen der Schaltervorrichtung (121) und dem Testschaltkreis (118) umfaßt.

12. Speicher nach einem der Ansprüche 1 bis 11, bei dem die externen Anschlußvorrichtungen unabhängige Eingangs- und Ausgangsschaltkreise (124,125) umfassen.

13. Speicher nach einem der Ansprüche 1 bis 11, bei dem die externen Anschlußvorrichtungen einen gemeinsamen Eingangs-/Ausgangsschaltkreis (134) umfassen.

14. Speicher nach einem der Ansprüche 1 bis 13, bei dem die Matrix (1) zusätzlich zu der Vielzahl von Speicherzellen als Hauptspeicherzellen (3a,3a',3b,3b') eine Vielzahl von Zusatzspeicherzellen (3a",3b",3c,3d,3c',3d',3c") für die Fehlerabhilfe, eine Mehrzahl von Paaren von zusätzlichen Bitleitungen (4c'4d), wobei jedes Paar eine wahre (SBL1) und eine komplementäre (SBL1) Bitleitung umfaßt, und eine Mehrzahl von zusätzlichen Wortleitungen (2c, 2d) einschließt, die mit der Vielzahl von Hauptspeicherzellen und zusätzlichen Speicherzellen verbunden sind, wobei die Simultanschreibvorrichtungen (8,8s,9,11,12) gleichzeitig die Testdaten zusätzlich in die Vielzahl von zusätzlichen Speicherzellen (3a",3b"), die mit der ausgewählten Wortleitung (2a,2d) und in die Vielzahl von zusätzlichen Speicherzellen (3c,3d,3c',3d',3c",3d"), die mit einer ausgewählten zusätzlichen Wortleitung (2c,2d) verbunden sind, einschreibt, wobei die Testdaten der wahren (SBL1) und die invertierten Testdaten der komplementären (SBL1) zusätzlichen Bitleitung zugeführt werden und wobei die Vergleichsvorrichtungen (15,15s,16) gleichzeitig die aus den Haupt- und zusätzlichen Speicherzellen ausgelesenen Testdaten mit dem Erwartungswert vergleichen, wobei zusätzlich auch jeweils die Erwartungswertdaten zu der wahren zusätzlichen Bitleitung (SBL1) und die invertierten Erwartungswertdaten zu der komplementären zusätzlichen Bitleitung (SBL1) verglichen werden.

15. Speicher nach Anspruch 14, bei dem der Testschaltkreis eine Schaltsteuervorrichtung (251) zum Trennen einer fehlerhaften Speicherzelle von der Simultanvergleichseinrichtung (16) und zum Verbinden der zusätzlichen Speicherzelle (3a",3b",3c" oder 3d") mit dem entsprechenden Bereich umfaßt.

16. Speicher nach Anspruch 15, bei dem die Schaltsteuervorrichtung (251) ein Speicherelement (R1 bis R4) umtaßt, wobei das Speicherelement so angeordnet ist, daß es seinen gespeicherten Wert ändert, wenn ein Fehler auftritt.

17. Speicher nach Anspruch 16, bei dem der gespeicherte Wert einer Adresse der fehlerhaften Speicherzelle entspricht.

18. Verfahren zum Testen eines Halbleiterspeichers mit:

einer Vielzahl von Speicherzellen (3a,3b'3a',3b'), die in einer Matrix (1) angeordnet sind;

einer Mehrzahl von Paaren von Bitleitungen (4,4'), wobei jedes Paar eine wahre (BL1) und eine komplementäre (BL1) Bitleitung umfaßt und einer Mehrzahl von Wortleitungen (2,2') umfaßt, die mit der Vielzahl von Speicherzellen für die Durchführung eines Lese-/Schreibzugriffs von Daten zu den Speicherzellen verbunden sind; einen peripheren Schaltkreis (5,6,7,122,132) zum Auswählen der Wortleitung und des Paars von Bitleitungen, die den Lese-/Schreibzugriff von Daten zu der Speicherzelle steuern; und einem Testschaltkreis (118), der Testdaten von externen Anschlußvorrichtungen (13,14) sendet, simultan die Testdaten von den externen Anschlußvorrichtungen in die Vielzahl von Speicherzellen einschreibt, die Testdaten an die wahre (BL1) und die invertierten Testdaten an die komplementäre (BL1) Bitleitung zuführt und simultan die in die Vielzahl von Speicherzellen eingeschriebenen Testdaten vergleicht,

dadurch gekennzeichnet,

daß die Testdaten in die mit einer ausgewählten Wortleitung über eine Mehrzahl von Testdaten-Schreibsteuergattern (8,8'), die jeweils mit einem der Paare von Bitleitungen (BL1,BL1) verbunden sind, verbundenen Speicherzellen eingeschrieben werden,

daß die aus den mit der ausgewählten Wortleitung verbundenen Speicherzellen ausgelesenen Testdaten mit den von der externen Anschlußvorrichtung (13,14) gelieferten Erwartungswertdaten verglichen werden, wobei als Erwartungswertdaten die invertierten Testdaten verwendet werden und jeweils die Erwartungswertdaten mit der wahren Bitleitung (BL1) und die invertierten Erwartungswertdaten mit der komplementären Bitleitung (BL1) verglichen werden und wobei vorbestimmte Bereiche in einer vorbestimmten Reihenfolge sequentiell getestet werden und folgende Tests gestoppt werden, wenn der Fehler erfaßt wurde.

19. Verfahren nach Anspruch 18, bei dem während des Tests der periphere Schaltkreis in der Reihenfolge die höchste Priorität (511) und die anderen als der periphere Schaltkreis in der Reihenfolge die zweithöchste Priorität (515) aufweisen.

20. Verfahren nach Anspruch 18 oder 19, bei dem wähend des Tests der periphere Schaltkreis zuerst getestet wird (S1), der Testschaltkreis als zweiter getestet wird (S3) und die Speicherzellen als letzte getestet werden (S5).

21. Verfahren nach einem der Ansprüche 18 bis 20, bei dem der Test des peripheren Schaltkreises (5-7,122,132) für einen Bereich entsprechend einer Speicherzellenlinie entlang mindestens einer Diagonalen (212: Diagonalteil im gepunkteten Bereich und schraffierten Bereich) der Speicherzellen in der Matrix (1) durchgeführt wird.

22. Verfahren nach einem der Ansprüche 18 bis 20, bei dem der Test des peripheren Schaltkreises (5-7,122,132) für einen Bereich entsprechend einer Speicherzellenlinie entlang mindestens einer Diagonalen (212: Diagonalteil im gepunkteten Bereich und schraffierten Bereich), einen Bereich entsprechend einer Speicherzellenlinie entlang mindestens einer Wortlinie (211: senkrechter Teil im gepunkteten Bereich und schraffierten Bereich), und einen Bereich entsprechend einer Speicherzellenlinie längs mindestens einer Bitlinie (210: horizontaler Teil im gepunkteten Bereich und schraffierten Bereich) der Speicherzellen auf der Matrix (1) durchgeführt wird.

23. Verfahren nach einem der Ansprüche 18 bis 20, bei dem der Test des peripheren Schaltkreises (5-7,122,132) für einen Bereich entsprechend einer Speicherzellenlinie entlang mindestens einer Wortlinie (211) und einen Bereich entsprechend einer Speicherzellenlinie entlang mindestens einer Bitlinie (210) der Speicherzellen in der Matrix (1) durchgeführt wird.

24. Verfahren nach einem der Ansprüche 18 bis 23, bei dem Eingangsdaten und die Erwartungswertdaten für den Test extern eingegeben werden.

25. Verfahren nach einem der Ansprüche 18 bis 23, bei dem Eingangsdaten und die Erwartungswertdaten für den Test in einem internen Speicherelement (216) gespeichert werden, das extern ausgewählt wird, um einen entsprechenden Test durchzuführen.

26. Verfahren nach einem der Ansprüche 18 bis 25, bei dem der Test in eine Mehrzahl von Schritten abhängig von den zu testenden Bereichen aufgeteilt wird und ein Ergebnis jedes Tests (S2,S4,S6,S12,S16) wird geprüft, nachdem jeder Testschritt (S1,S3,S5,S11,S15) vollendet ist.

27. Verfahren nach einem der Ansprüche 18 bis 25, bei dem der Test in eine Mehrzahl von Schritten abhängig von zu testenden Bereichen geteilt ist und bei dem ein Ergebnis jedes Tests (S2,S4,S6,S12,S16) während jedes Testschrittes (S1,S3,S5,S11,S15) geprüft wird.

28. Verfahren nach Anspruch 18, bei dem der Halbleiterspeicher in den peripheren Schaltkreis und andere Schaltkreise als der periphere Schaltkreis oder in den peripheren Schaltkreis, den Testschaltkreis und die Speicherzellen aufgeteilt wird, um sequentiell diese Schaltkreise in Übereinstimmung mit der vorbestimmten Reihenfolge zu testen und die darauffolgenden Tests zu stoppen, wenn der Fehler erfaßt wird, wobei bei dem Test des peripheren Schaltkreises Eingangsdaten für den Test Bit für Bit an die Speicherzelle über den peripheren Schaltkreis ohne eine Verwendung des Testschaltkreises eingegeben werden und die aus der Speicherzelle ausgelesenen Daten von dem peripheren Schaltkreis ausgegeben werden, ohne durch den Testschaltkreis zu gehen, um die Erwartungswertdaten außerhalb des Halbleiterspeichers zu vergleichen,

bei dem weiterhin andere Schaltkreise als der periphere Schaltkreis oder der Testkreis oder der Speicherkreis mittels des Testschaltkreises getestet werden, insbesondere werden in dem Test des Testschaltkreises die invertierten Daten der Erwartungswertdaten dem Testschaltkreis eingegeben, um das Vorhandensein/Nichtvorhandensein des Fehlers zu prüfen, in dem Test der anderen Schaltkreise als der periphere Schaltkreis oder die Speicherzellen werden die Testdaten simultan in die Speicherzellen (3a,3b) eingeschrieben, die mit den Bitleitungen (4,4') und einer Wortleitung (2) verbunden sind, wenn die Speicherzellen als zu testende Objekte dienen und alle Wortleitungen in der Matrix werden sequentiell ausgewählt, um simultan Testdaten in die Speicherzellen einzuschreiben und danach werden die von den Speicherzellen (3a,3b) ausgelesenen Daten simultan mit den Erwartungswertdaten verglichen, um die mit der Wortleitung (2) verbundenen Speicherzellen (3a,3b) zu prüfen und alle Wortleitungen in der Matrix (1) werden sequentiell ausgewählt, um simultan die ausgelesenen Daten mit den Erwartungswertdaten zu vergleichen.

29. Verfahren nach einem der Ansprüche 18 bis 27, bei dem der Halbleiterspeicher zusätzlich zu der Vielzahl von Speicherzellen als Hauptspeicherzellen (3a,3a',3b,3b') eine Vielzahl von zusätzlichen Speicherzellen (3a",3b",3c,3d,3c',3d',3c",3d") eine Vielzahl von Paaren von zusätzlichen Bitleitungen (4c,4d), wobei jedes Paar eine wahre (SBL1) und komplementäre (SBL1) zusätzliche Bitleitung umfaßt, und eine Mehrzahl von zusätzlichen Wortleitungen (2c,2d) einschließt, die mit der Vielzahl von Hauptspeicherzellen und zusätzlichen Speicherzellen verbunden sind, wobei die Testdaten zusätzlich in die Vielzahl von zusätzlichen Speicherzellen (3a",3b"), die mit der ausgewählten Wortleitung (2a,2b) verbunden sind und in die Vielzahl von zusätzlichen Speicherzellen (3c,3d,3c',3d',3c",3d") geschrieben werden, die mit einer zusätzlichen Wortleitung (2c,2d) verbunden Sind- wobei die Testdaten der wahren (SBL1) und die invertierten Testdaten der komplementären (SBL1) zusätzlichen Bitleitung zugeführt werden, und die in die Hauptspeicherzellen und zusätzlichen Speicherzellen geschriebenen Testdaten daraus ausgelesen werden und mit den Erwartungswertdaten verglichen werden, wobei jeweils zusätzlich die Erwartungswertdaten mit der wahren zusätzlichen Bitleitung (SBL1) und die invertierten Erwartungswertdaten mit der komplementären zusätzlichen Bitleitung (SBL1) verglichen werden und folgende Tests gesperrt werden, wenn eine Fehlerabhilfe durch Ersetzen einer fehlerhaften Speicherzelle durch die zusätzliche Speicherzelle nicht durchgeführt werden kann.

30. Verfahren nach Anspruch 29, bei dem der Halbleiterspeicher in den peripheren Schaltkreis und andere Schaltkreise als der periphere Schaltkreis oder in den peripheren Schaltkreis, den Testschaltkreis und die Speicherzellen aufgeteilt wird, um sequentiell diese Schaltkreise in Übereinstimmung mit der vorbestimmten Reihenfolge zu testen und bei dem die Fehlerabhilfe durch Ersetzen einer fehlerhaften Wortleitung oder eines Paars von fehlerhaften Bitleitungen durch die zusätzliche Wortleitung oder das Paar von zusätzlichen Bitleitungen durchgeführt wird, wenn Fehler in dem Test jedes der Halbleiterspeicher festgestellt werden, und der darauf folgende Test wird gesperrt, wenn die Fehlerabhilfe nicht durch Ersetzen einer fehlerhaften Wortleitung oder eines Paars von fehlerhaften Bitleitungen durch die zusätzliche Wortleitung oder das Paar von zusätzlichen Bitleitungen durchgeführt werden kann, wobei in dem Test des peripheren Schaltkreises die Eingangsdaten für den Test Bit für Bit an die Hauptspeicherzelle über den peripheren Schaltkreis ohne eine Verwendung des Testschaltkreises eingegeben werden und die aus der Hauptspeicherzelle ausgelesenen Daten von dem peripheren Schaltkreis ausgegeben werden, ohne durch den Testschaltkreis hindurchzugehen, um die Erwartungswertdaten außerhalb des Halbleiterspeichers zu vergleichen und der Test nach der Fehlerabhilfe, wenn der Fehler festgestellt wurde, fortgesetzt wird und wobei weiterhin andere Schaltkreise als der periphere Schaltkreis oder der Testschaltkreis oder der Speicherkreis mit dem Testschaltkreis getestet werden, insbesondere werden in dem Test des Testschaltkreises die invertierten Daten der Erwartungswertdaten vorsätzlich als Fehlerdaten in den Testschaltkreis eingegeben, um das Vorhandensein/Nichtvorhandensein des Fehlers zu prüfen, in dem Test der anderen Schaltkreise als dem peripheren Schaltkreis oder der Speicherzellen werden Testdaten simultan in die Speicherzellen (3a,3a'), die mit den Bitleitungen (4a,4a') und einer Wortleitung (2a) verbunden sind, in die zusätzlichen Speicherzellen (3a"), die mit der zusätzlichen Bitleitung (4c) und einer Wortleitung (2a) verbunden sind und in die zusätzlichen Speicherzellen (3c,3c',3c"), die mit den Bitleitungen und den zusätzlichen Bitleitungen (4a,4a',4c") und einer zusätzlichen Wortleitung (2c) verbunden sind, eingeschrieben, wenn die Hauptspeicherzellen und die zusätzlichen Speicherzellen als die zu testenden Objekte dienen und alle die Wortleitungen und die zusätzliche Wortleitung in der Matrix (1) werden sequentiell ausgewählt, um simultan Testdaten in die Hauptspeicherzellen und die zusätzlichen Speicherzellen zu schreiben und danach werden die aus den Hauptspeicherzellen und den Hilfsspeicherzellen ausgelesenen Daten simultan mit den Erwartungswertdaten verglichen, um die Hauptspeicherzellen und die zusätzlichen Speicherzellen, die mit der Wortleitung und der zusätzlichen Wortleitung verbunden sind, zu prüfen, und alle die Wortleitungen und die zusätzliche Wortleitung in der Matrix (1) werden sequentiell ausgewählt, um simultan die ausgelesenen Daten mit den Erwartungswertdaten zu vergleichen.