JP3563779B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、複数のメモリセルを並列にテストするテスト回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体記憶装置のテスト時間の短縮化を図るため、複数のメモリセルが正常であるか不良であるかを並列にテストするテストモードが提案されている（Ｍ．Ｋｕｍａｎｏｙａ ｅｔ ａｌ．，ＩＳＳＣＣ８５ Ｄｉｇ． ｏｆ
Ｔｅｃｈ． ｐａｐｅｒｓ，ｐｐ．２４０−２４１参照）。
【０００３】
図１５（ａ）は、そのようなテストモードが搭載された従来のダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと略記する）のチップレイアウトを示す平面図、図１５（ｂ）は図１５（ａ）のＺ部拡大図である。
【０００４】
図１５（ａ），（ｂ）を参照して、このＤＲＡＭは、各々がメモリチップの４隅に設けられた４つのメモリアレイ３１と、各メモリアレイ３１に対応して設けられたロウデコーダ３２およびコラムデコーダ３３と、メモリチップの中央部に設けられた周辺回路領域３４とを含む。各メモリアレイ３１はチップ長辺方向に配列された複数組のサブアレイ３５およびセンスアンプ帯３６を含む。
【０００５】
サブアレイ３５は、ロウおよびコラム方向に配列された複数のメモリセルＭＣと、各ロウに対応して設けられたワード線ＷＬと、各コラムに対応して設けられたビット線対ＢＬ，／ＢＬとを含む。
【０００６】
センスアンプ帯３６は、各コラムに対応して設けられたセンスアンプＳＡおよびコラム選択ゲートＣＧＳと、４つの信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４とを含む。コラム選択ゲートＣＧＳは２つのＮチャネルＭＯＳトランジスタを含む。
【０００７】
ビット線対ＢＬ，／ＢＬ、センスアンプＳＡおよびコラム選択ゲートＣＧＳは予め４つずつグループ化されており、各グループのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４が対応のセンスアンプＳＡ１〜ＳＡ４およびコラム選択ゲートＣＧＳ１〜ＣＧＳ４を介して信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続されている。
【０００８】
また、各グループに１つずつコラム選択線ＣＳＬが設けられる。そのグループのコラム選択線ＣＳＬがコラムデコーダ３３によって選択されると、そのコラム選択線ＣＳＬに接続されたコラム選択ゲートＣＧＳ１〜ＣＧＳ４が導通状態になり、そのグループのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４が信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続される。コラム選択線ＣＳＬは、複数組のサブアレイ３５およびセンスアンプ帯３６に共通に設けられる。
【０００９】
周辺回路領域３４は、図１６に示すように、データ入力端子Ｄｉｎ、ライトバッファ３７、４つのライトデータバスＷＢＰ１〜ＷＢＰ４およびライトドライバ３８を含む。ライトバッファ３７は、データ入力端子Ｄｉｎを介して外部から与えられた書込データをアクセス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に与える。ライトドライバ３８は、ライトデータバスＷＢＰ１〜ＷＢＰ４のデータを増幅して対応の信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に与える。
【００１０】
また、周辺回路領域３４は、プリアンプ３９、４つのリードデータバスＲＢ１〜ＲＢ４、マルチプレクサ４０、一致検出回路（Ｅｘ−ＯＲゲート）４１およびデータ出力端子Ｄｏｕｔを含む。プリアンプ３９は、信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータを増幅して対応のリードデータバスＲＢ１〜ＲＢ４に与える。マルチプレクサ４０は、リード動作時にリードデータバスＲＢ１〜ＲＢ４のデータをデータ出力端子Ｄｏｕｔにシリアスに出力する。一致検出回路４１は、テストモード時にリードデータバスＲＢ１〜ＲＢ４のデータが一致したことに応じて、テスト対象のメモリセルＭＣが正常であることを示す「Ｈ」レベルのパスフラッグをデータ出力端子Ｄｏｕｔに出力する。
【００１１】
次に、図１５および図１６で示したＤＲＡＭの動作について説明する。
通常のライト動作時においては、データ入力端子Ｄｉｎからシリアスに入力されたデータが、それぞれライトバッファ３７によってアクセス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に転送され、さらにライトドライバ３８によって増幅され対応の信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に入力される。信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータは、コラムデコーダ３３によって選択されたグループの４つのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４に与えられ、ロウデコーダ３０によって選択されたワード線ＷＬに接続されている４つのメモリセルＭＣに同時に書込まれる。
【００１２】
通常のリード動作時においては、マルチプレクサ４０が活性化され一致検出回路４１は非活性化される。ロウデコーダ３２によって選択されたワード線ＷＬに接続されているメモリセルＭＣのデータがビット線対ＢＬ，／ＢＬに読出され、コラムデコーダ３３によって選択されたグループの４つのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４のデータが信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に伝送される。信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータはプリアンプ３９によって増幅され対応のリードデータバスＲＢ１〜ＲＢ４に入力され、さらにマルチプレクサ４０によってデータ出力端子Ｄｏｕｔにシリアスに出力される。
【００１３】
一方、テストモードのライト動作時においては、データ入力端子Ｄｉｎから入力された１つのデータがライトバッファ３７によって４つのライトデータバスＷＢＰ１〜ＷＢＰ４に転送される。後は上述の通常のライト動作時と同様にしてテスト対象の４つのメモリセルＭＣにデータが書込まれる。したがって、テストモード時においては、４つのメモリセルＭＣに同じデータが同時に書込まれる。
【００１４】
次いで、たとえばデータ入力端子Ｄｉｎに前のデータと相補なデータが入力され、隣接するワード線ＷＬが選択されて同様のライト動作が行なわれる。したがって、図１７に示すように、同じロウのメモリセルＭＣには４つごとに反転したデータが書込まれ、同じコラムのメモリセルＭＣには１つごとに反転したデータが書込まれる。
【００１５】
テストモードのリード動作時においては、マルチプレクサ４０は非活性化され一致検出回路４１が活性化される。ロウデコーダ３２によって選択されたロウのメモリセルＭＣのデータが対応のビット線対ＢＬ，／ＢＬに読出され、コラムデコーダ３３によって選択されたグループの４つのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４のデータが信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に伝送され、さらにプリアンプ３９によって増幅され対応のリードデータバスＲＢ１〜ＲＢ４に入力される。一致検出回路４１は、リードデータバスＲＢ１〜ＲＢ４のデータが一致したときに４つのメモリセルＭＣが正常であることを表わす「Ｈ」レベルのパスフラッグを出力し、リードデータバスＲＢ１〜ＲＢ４のデータが一致しないときは４つのメモリセルＭＣのうちの少なくとも１つが不良であることを表わす「Ｌ」レベルのフェイルフラッグを出力する。次いで、たとえば隣のワード線ＷＬが選択されて同様のリード動作が行なわれる。
【００１６】
このＤＲＡＭにあっては、テストモード時に４つのメモリセルＭＣのテストを並列に行なうことができるので、メモリセルＭＣを１つずつテストする場合に比べ４倍の速さでテストを行なうことができ、テスト時間の短縮化およびテストの低コスト化を図ることができる。
【００１７】
【発明が解決しようとする課題】
しかし、上述のテストモードでは、４つのメモリセルＭＣ（たとえば図中黒塗りの丸印で示すメモリセルＭＣ）に同じデータを書込むので、隣接する２つのメモリセルＭＣに異なるデータが書込まれた場合にメモリセルＭＣ間の干渉によって生ずる不良を検出する能力が低かった。
【００１８】
それゆえに、この発明の主たる目的は、テスト時間が短く、かつ不良検出能力が高いテストモードを有する半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明の第１の半導体記憶装置は、テストモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリアレイ、第１の選択モード時は、アドレス信号に従って前記メモリアレイのうちの連続的に配列された複数のメモリセルを選択し、第２の選択モード時は、前記アドレス信号に従って前記メモリアレイのうちの互いに離れた複数のメモリセルを選択するデコーダ、第１の書込モード時は、前記デコーダによって選択された複数のメモリセルの各々に同一の信号を並列に書込み、第２の書込モード時は、隣接する２つのメモリセルのうちの一方が第１の信号を記憶し他方が第２の信号を記憶するように前記デコーダによって選択された複数のメモリセルの各々に第１または第２の信号を並列に書込む書込手段、前記複数のメモリセルに記憶された複数の信号を並列に読出す読出手段、および前記読出手段によって読出された複数の信号に基づいて、前記複数のメモリセルが正常であるか不良であるかを判別するテスト回路を備えたことを特徴としている。
【００２０】
また、前記書込手段は、前記複数のメモリセルの各々に対応して設けられ、外部から与えられた信号をそのまま出力するとともに、その信号を反転させて出力する第１の信号発生回路と、前記第１の信号発生回路から出力された信号およびその反転信号のうちのいずれか一方を対応のメモリセルに選択的に与える第１の選択回路とを含むこととしてもよい。
【００２１】
また、前記テスト回路は、前記読出手段によって読出された複数の信号を受け、前記第１の信号が書込まれたメモリセルから読出された信号をそのまま出力するとともに、前記第２の信号が書込まれたメモリセルから読出された信号を反転させて出力する信号処理回路と、前記信号処理回路から出力された複数の信号のそれぞれの論理が一致したことに応じて、前記複数のメモリセルが正常であることを示す信号を出力する論理回路とを含むこととしてもよい。
【００２２】
また、前記信号処理回路は、前記複数のメモリセルの各々に対応して設けられ、対応のメモリセルから読出された信号をそのまま出力するとともに、その信号を反転させて出力する第２の信号発生回路と、前記第２の信号発生回路から出力された信号およびその反転信号のうちのいずれか一方を前記論理回路に選択的に与える第２の選択回路とを含むこととしてもよい。
【００２３】
また、さらに前記複数のメモリセルの各々に対応して設けられたアドレス端子を備え、前記第１の選択回路は対応のアドレス端子に第１または第２の電位が与えられたことに応じて、前記第１の信号発生回路から出力された前記信号またはその反転信号を対応のメモリセルに与え、前記第２の選択回路は対応のアドレス端子に前記第１または第２の電位が与えられたことに応じて、前記第２の信号発生回路から出力された前記信号またはその反転信号を前記論理回路に与えることとしてもよい。
【００２４】
また、この発明の第２の半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリアレイ、および前記メモリアレイのうちの連続的に配列された複数のメモリセルを指定する第１のアドレス信号に応答して、前記複数のメモリセルが正常であるか不良であるかを並列にテストするテスト回路を備えた半導体記憶装置において、前記第１のアドレス信号を互いに離れた複数のメモリセルを指定する第２のアドレス信号に変換して前記テスト回路に与えるアドレス信号変換手段を備えたことを特徴としている。
【００２５】
また、前記メモリアレイが複数設けられ、前記第２のアドレス信号は、それぞれが互いに異なるメモリアレイに属する複数のメモリセルを指定することとしてもよい。
【００２６】
また、さらに前記メモリアレイのメモリセル列を選択するための複数の列選択線を備え、前記第２のアドレス信号は、それぞれが互いに異なる列選択線によって選択される複数のメモリセルを指定することとしてもよい。
【００２７】
また、前記アドレス信号変換手段は、前記第１のアドレス信号を構成する複数の信号を組換えて前記第２のアドレス信号を生成するための切換スイッチを含むこととしてもよい。
【００２８】
【作用】
この発明の第１の半導体記憶装置にあっては、テストモードにおいて、隣接する２つのメモリセルのうちの一方が第１の信号を記憶し他方が第２の信号を記憶するように複数のメモリセルの各々に第１または第２の信号を並列に書込むので、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。また、互いに離れた複数のメモリセルを選択することもできるので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００２９】
また、書込手段は、外部から与えられた信号およびその反転信号を出力する第１の信号発生回路と、信号およびその反転信号のうちのいずれか一方を対応のメモリセルに選択的に与える第１の選択回路とを含むこととすれば、隣接する２つのメモリセルの各々に第１または第２の信号を容易に与えることができる。
【００３０】
また、テスト回路は、第１の信号が書込まれたメモリセルから読出された信号と、第２の信号が書込まれたメモリセルから読出された信号の反転信号とを出力する信号処理回路と、信号処理回路から出力された複数の信号のそれぞれの論理が一致したことに応じて、複数のメモリセルが正常であることを示す信号を出力する論理回路とを含むこととすれば、複数のメモリセルから読出された信号から複数のメモリセルが正常であるか否かを容易に判別できる。
【００３１】
さらに、信号処理回路は、対応のメモリセルから読出された信号およびその反転信号を出力する第２の信号発生回路と、信号およびその反転信号のうちのいずれか一方を論理回路に選択的に与える第２の選択回路とを含むこととすれば、信号処理回路を容易に構成できる。
【００３２】
さらに、複数のメモリセルの各々に対応して設けられたアドレス端子を備え、第１および第２の選択回路は対応のアドレス端子に与えられた第１または第２の電位に応じて信号または反転信号を選択することとすれば、第１および第２の選択回路を容易に制御できる。
【００３３】
また、この発明の第２の半導体記憶装置にあっては、連続的に配列された複数のメモリセルを指定する第１のアドレス信号を、互いに離れた複数のメモリセルを指定する第２のアドレス信号に変換するアドレス信号変換手段を備えたので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００３４】
また、第２のアドレス信号は、各々が互いに異なるメモリアレイに属する複数のメモリセルを指定することとすれば、メモリセルのみならずメモリアレイ駆動回路などが正常であるか否かもテストできる。
【００３５】
また、第２のアドレス信号は、各々が互いに異なる列選択線によって選択される複数のメモリセルを指定するととすれば、列選択線などが正常であるか否かもテストできる。
【００３６】
また、アドレス信号変換手段は、第１のアドレス信号を構成する複数の信号を組換えて第２のアドレス信号を生成するための切換スイッチを含むこととすれば、アドレス信号変換手段を容易に構成できる。
【００３７】
【実施例】
［実施例１］
図１はこの発明の第１実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【００３８】
図１を参照して、このＤＲＡＭが図１５および図１６で示した従来のＤＲＡＭと異なる点は、ライトバッファ３７の後段にライトインバージョンゲート１が設けられ、一致検出回路２の前段にリードインバージョンゲート２が設けられている点である。チップレイアウトなどについては従来のＤＲＡＭと同様であるので説明は省略される。
【００３９】
図２はライトバッファ３７およびライトインバージョンゲート１の構成を示す一部省略した回路ブロック図である。
【００４０】
ライトバッファ３７は、各々がライトデータバスＷＢＰ１〜ＷＢＰ４に対応して設けられた４つの信号発生回路３７．１〜３７．４を含む。信号発生回路３７．１〜３７．４は、それぞれライトバッファ活性化信号ＢＳ１〜ＢＳ４を受ける。
【００４１】
信号発生回路３７．１は、ＡＮＤゲート４１，４３およびインバータ４２を含む。データ入力端子Ｄｉｎは、ＡＮＤゲート４１の一方入力端子に直接接続されるとともに、インバータ４２を介してＡＮＤゲート４３の一方入力端子に接続される。ライトバッファ活性化信号ＢＳ１は、ＡＮＤゲート４１，４３の他方入力端子に入力される。ＡＮＤゲート４１，４３の出力端子は、それぞれ上流側のライトデータバス線ＷＢ′１，／ＷＢ′１に接続される。
【００４２】
信号発生回路３７．１は、対応のライトバッファ活性化信号ＢＳ１が「Ｈ」レベルになったことに応じて、データ入力端子Ｄｉｎのデータをライトデータバス線ＷＢ′１にそのまま出力するとともに、データ入力端子Ｄｉｎのデータをライトデータバス線／ＷＢ′１に反転させて出力する。他の信号発生回路３７．２〜３７．４も同様である。
【００４３】
ライトインバージョンゲート１は、各々がライトデータバスＷＢＰ１〜ＷＢＰ４に対応して設けられた４つの信号選択回路１．１〜１．４を含む。信号選択回路１．１〜１．４は、それぞれ切換信号φ１，／φ１；…；φ４，／φ４を受ける。
【００４４】
信号選択回路１．１は、４つのトランスファゲート３〜６を含む。トランスファゲート３は、図３に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの導通電極同士を接続したものであり、ＰチャネルＭＯＳトランジスタ側のゲート電極３．１とＮチャネルＭＯＳトランジスタ側のゲート電極３．２を含む。他のトランスファゲート４〜６も同様である。
【００４５】
トランスファゲート３は上流側のライトデータバス線ＷＢ′１と下流側のライトデータバス線ＷＢ１の間に接続され、トランスファゲート４は上流側のライトデータバス線ＷＢ′１と下流側のデータバス線／ＷＢ１の間に接続される。トランスファゲート５は上流側のライトデータバス線／ＷＢ′１と下流側のライトデータバス線ＷＢ１の間に接続され、トランスファゲート６は上流側のライトデータバス線／ＷＢ′１と下流側のライトデータバス線／ＷＢ１の間に接続される。
【００４６】
トランスファゲート３，６のＮチャネルＭＯＳトランジスタ側のゲート電極３．２，６．２とトランスファゲート４，５のＰチャネルＭＯＳトランジスタ側のゲート電極４．１，５．１とは切換信号φ１を受ける。トランスファゲート３，６のＰチャネルＭＯＳトランジスタ側のゲート電極３．１，６．１とトランスファゲート４，５のＮチャネルＭＯＳトランジスタ側のゲート電極４．２，５．２とは切換信号／φ１を受ける。
【００４７】
切換信号φ１が「Ｈ」レベルであり切換信号／φ１が「Ｌ」レベルであるときは、トランスファゲート３，６が導通状態になりトランスファゲート４，５が遮断状態になり、上流側のライトデータバス線ＷＢ′１，／ＷＢ′１のデータが下流側のライトデータバス線ＷＢ１，／ＷＢ１にそのまま入力される。
【００４８】
逆に、切換信号φ１が「Ｌ」レベルであり切換信号／φ１が「Ｈ」レベルであるときは、トランスファゲート３，６が遮断状態になりトランスファゲート４，５が導通状態になり、上流側のライトデータバス線ＷＢ′１，／ＷＢ′１のデータが反転されて下流側のライトデータバス線ＷＢ１，／ＷＢ１に入力される。他の信号選択回路１．２〜１．４も同様である。
【００４９】
図４はリードインバージョンゲート２の構成を示す一部省略した回路ブロック図である。
【００５０】
リードインバージョンゲート２は、各々がリードデータバスＲＢ１〜ＲＢ４と一致検出回路４１の入力端子４１．１〜４１．４の間に設けられた４つの信号処理回路２．１〜２．４を含む。信号処理回路２．１〜２．４はそれぞれ切換信号φ１，／φ１；…；φ４，／φ４を受ける。
【００５１】
信号選択回路２．１は、トランスファゲート７，８およびインバータ９を含む。トランスファゲート７はリードデータバスＲＢ１と一致検出回路４１の入力端子４１．１の間に接続され、インバータ９およびトランスファゲート８はリードデータバスＲＢ１と一致検出回路４１の入力端子４１．１の間に直列接続される。トランスファゲート７のＮチャネルＭＯＳトランジスタ側のゲート電極７．２とトランスファゲート８のＰチャネルＭＯＳトランジスタ側のゲート電極８．１とは切換信号φ１を受ける。トランスファゲート７のＰチャネルＭＯＳトランジスタ側のゲート電極７．１とトランスファゲート８のＮチャネルＭＯＳトランジスタ側のゲート電極８．２とは切換信号／φ１を受ける。
【００５２】
切換信号φ１が「Ｈ」レベルであり切換信号／φ１が「Ｌ」レベルであるときは、トランスファゲート７が導通状態になりトランスファゲート８が遮断状態になり、一致検出回路４１の入力端子４１．１にはリードデータバスＲＢ１のデータがそのまま入力される。
【００５３】
逆に、切換信号φ１が「Ｌ」レベルであり切換信号／φ１が「Ｈ」レベルであるときは、トランスファゲート７が遮断状態になりトランスファゲート８が導通状態になり、一致検出回路４１の入力端子４１．１にはリードデータバスＲＢ１の反転データが入力される。他の信号処理回路２．２〜２．４も同様である。
【００５４】
図５は切換信号φ１，／φ１を発生するための切換信号発生回路の構成を示す回路図、図６はその動作を説明するためのタイムチャートである。
【００５５】
図５を参照して、切換信号発生回路は、所定のアドレスピンｅｘ．Ａ１とノードＮ１３の間に直列接続された複数（図では４つ）のＮチャネルＭＯＳトランジスタ１０〜１３を含む。各ＮチャネルＭＯＳトランジスタ１０〜１３はダイオード接続される。ノードＮ１３は抵抗１４を介して接地される。
【００５６】
また、切換信号発生回路は、ノードＮ１３とノードＮ１９の間に直列接続されたスリーステートバッファ１５および３つのインバータ１６，１８，１９と、インバータ１６に逆並列接続されたインバータ１７とを含む。スリーステートバッファ１５はテストモードイネーブル信号Ｔｅｓｔ，／Ｔｅｓｔによって制御される。インバータ１６，１７はラッチ回路を構成する。インバータ１８，１９が、それぞれ切換信号φ１，／φ１を出力する。
【００５７】
次に、図５の切換信号発生回路の動作について説明する。ｅｘ．／ＷＥ信号およびｅｘ．ＣＡＳ信号がｅｘ．／ＲＡＳ信号よりも速く立下がるＷＣＢＲ（Ｗｒｉｔｅ ａｎｄ ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）のタイミングが確認されると、テストモードイネーブル信号Ｔｅｓｔが「Ｈ」レベルに立上げられる。
【００５８】
この状態において、アドレスピンｅｘ．Ａ１に電源レベルＶｃｃよりも数Ｖ高い高電圧レベルＶｈが印加されると、ＮチャネルＭＯＳトランジスタ１０〜１３が導通状態になってノードＮ１３がアドレスピンｅｘ．Ａ１と導通しノードＮ１３が「Ｈ」レベルになる。ノードＮ１３のレベルはスリーステートバッファ１５および３つのインバータ１６，１８，１９によって反転される。したがって、切換信号φ１は「Ｌ」レベルになり、切換信号／φ１は「Ｈ」レベルになる。
【００５９】
また、アドレスピンｅｘ．Ａ１への高電圧レベルＶｈの印加が中止されると、ＮチャネルＭＯＳトランジスタ１０〜１３が遮断状態になってノードＮ１３が抵抗１４を介して接地されノードＮ１３が「Ｌ」レベルになる。したがって、切換信号φ１は「Ｈ」レベルになり、切換信号／φ１は「Ｌ」レベルになる。他の切換信号φ２，／φ２；…；φ４，／φ４も同様の回路で生成される。
【００６０】
次に、図１〜図６で示したＤＲＡＭの動作について説明する。
通常のライト動作時およびリード動作時においては、各切換信号発生回路のアドレスピンｅｘ．Ａ１〜ｅｘ．Ａ４には高電圧レベルＶｈが印加されず、切換信号φ１，／φ１；…；φ４，／φ４はそれぞれ「Ｈ」レベル，「Ｌ」レベルとなる。
【００６１】
この場合、ライトインバージョンゲート１で何ら反転動作が行なわれず、上流側のライトデータバスＷＢ′１，／ＷＢ′１；…；ＷＢ′４，／ＷＢ′４のデータはそのまま下流側のライトデータバスＷＢ１，／ＷＢ１；…；ＷＢ４，／ＷＢ４に入力される。また、リードインバージョンゲート２でも何ら反転動作が行なわれず、リードデータバスＲＢ１〜ＲＢ４のデータは、そのまま一致検出回路４１に入力される。したがって、通常のライト動作時およびリード動作時においては、図１〜図６のＤＲＡＭは図１５〜図１６の従来のＤＲＡＭと同様に動作する。
【００６２】
一方、テストモードのライト動作時およびリード動作時においては、アドレスピンｅｘ．Ａ１，ｅｘ．Ａ３またはｅｘ．Ａ２，ｅｘ．Ａ４に高電圧レベルＶｈが印加される。たとえばアドレスピンｅｘ．Ａ２，ｅｘ．Ａ４に高電圧レベルＶｈが印加された場合、切換信号φ２，／φ２；φ４，／φ４がそれぞれ「Ｌ」レベル，「Ｈ」レベルに反転される。
【００６３】
この場合、ライトインバージョンゲート１の選択回路１．２，１．４で反転動作が行なわれ、上流側のライトデータバスＷＢ′２，／ＷＢ′２；ＷＢ′４，／ＷＢ′４の反転データが下流側のライトデータバスＷＢ２，／ＷＢ２；ＷＢ４，／ＷＢ４に入力される。また、リードインバージョンゲート２の信号処理回路２．２，２．４で反転動作が行なわれ、リードデータバスＲＢ２，ＲＢ４の反転データが一致検出回路４１に入力される。
【００６４】
テストモードのライト動作時においては、ライトバッファ活性化信号ＢＳ１〜ＢＳ４が同時に「Ｈ」レベルになり、データ入力端子Ｄｉｎのデータがライトデータバス線ＷＢ′１〜ＷＢ′４に入力され、データ入力端子Ｄｉｎの反転データがライトデータバス線／ＷＢ′１〜／ＷＢ′４に入力される。また、切換信号φ１，／φ１；φ３，／φ３がそれぞれ「Ｈ」レベル，「Ｌ」レベルとなり、切換信号φ２，／φ２；φ４，／φ４がそれぞれ「Ｌ」レベル，「Ｈ」レベルとなり、データ入力端子Ｄｉｎのデータがライトデータバス線ＷＢ１，／ＷＢ２，ＷＢ３，／ＷＢ４に入力され、データ入力端子Ｄｉｎの反転データがライトデータバス線／ＷＢ１，ＷＢ２，／ＷＢ３，ＷＢ４に入力される。
【００６５】
後は図１５および図１６の従来のＤＲＡＭと同様にしてテスト対象の４つのメモリセルＭＣにデータが書込まれる。したがって、テストモードにおいては、４つのメモリセルＭＣに交互に異なるデータが書込まれる。次いで、データ入力端子Ｄｉｎに前のデータと相補なデータが入力され、たとえば隣接するワード線ＷＬが選択されて同様のライト動作が行なわれる。したがって、図７に示すように、隣接するメモリセルＭＣには互いに異なるデータが書込まれる。
【００６６】
テストモードのリード動作時においては、ライトバッファ活性化信号ＢＳ１〜ＢＳ４がともに「Ｌ」レベルに固定され、ライトバッファ３７が非活性化される。また、マルチプレクサ４０が非活性化され、一致検出回路４１が活性化される。
【００６７】
テスト対象の４つのメモリセルＭＣから信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に読出されたデータはプリアンプ３９によって増幅されリードデータバスＲＢ１〜ＲＢ４に出力される。リードインバージョンゲート２によって、リードデータバスＲＢ１，ＲＢ３のデータはそのまま一致検出回路４１に入力され、リードデータバスＲＢ２，ＲＢ４のデータは反転されて一致検出回路４１に入力される。
【００６８】
一致検出回路４１は、４つの入力端子４１．１〜４１．４のデータが一致したことに応じて４つのメモリセルＭＣが正常であることを表わす「Ｈ」レベルのパスフラッグをデータ出力端子Ｄｏｕｔに出力し、４つの入力端子４１．１〜４１．４のデータが一致しないことに応じて４つのメモリセルＭＣのうちの少なくとも１つが不良であることを表わす「Ｌ」レベルのフェイルフラッグをデータ出力端子Ｄｏｕｔに出力する。次いで、たとえば隣接するワード線ＷＬが選択され、同様のリード動作が行なわれる。
【００６９】
この実施例においては、テストモードにおいて隣接するメモリセルＭＣに互いに異なるデータを書込むことができるので、隣接するメモリセルＭＣ間の干渉による不良もテストすることができる。
【００７０】
［実施例２］
図８はこの発明の第２実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【００７１】
図８を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊとアドレスバッファ２５．ｉ，２５．ｊとの間に外部アドレス信号を組換えるための切換スイッチ２０が設けられている点である。
【００７２】
切換スイッチ２０は、２つの入力端子２０．１，２０．２と、２つの出力端子２０．３，２０．４と、４つのトランスファゲート２１〜２４とを含む。トランスファゲート２１〜２４は、それぞれ端子２０．１と２０．３の間、端子２０．１と２０．４の間、端子２０．２と２０．３の間、端子２０．２と２０．４の間に接続される。トランスファゲート２１〜２４のゲート電極２１．２，２２．１，２３．１，２４．２はともに切換信号φｘを受ける。トランスファゲート２１〜２４のゲート電極２１．１，２２．２，２３．２，２４．１はともに切換信号／φｘを受ける。切換信号φｘ，／φｘは、図５で示した切換信号発生回路と同様の回路で生成される。
【００７３】
切換スイッチ２０の入力端子２０．１，２０．２はそれぞれ外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊに接続され、その出力端子２０．３，２０．４はそれぞれアドレスバッファ２５．ｉ，２５．ｊの入力端子に接続される。
【００７４】
次に、図８で示したＤＲＡＭの動作について説明する。
このＤＲＡＭにおいては、通常動作時であってもテストモード時であっても、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊには図１５で示した隣接する４つのメモリセルＭＣを指定する外部アドレス信号が与えられる。
【００７５】
通常の動作時においては、切換信号φｘが「Ｈ」レベルとなり、切換信号／φｘが「Ｌ」レベルとなり、応じてトランスファゲート２１，２４が導通状態になりトランスファゲート２２，２３が遮断状態になり、図９（ａ）に示すように、端子２０．１と２０．３が導通し端子２０．２と２０．４が導通する。したがって、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊに与えられた外部アドレス信号は切換スイッチ２０を介してアドレスバッファ２５．ｉ，２５．ｊに入力され内部アドレス信号に変換される。ロウデコーダ３２およびコラムデコーダ３３は、この内部アドレス信号に従って、隣接する４つのメモリセルＭＣを活性化させる。
【００７６】
一方、テストモード時においては、切換信号φｘが「Ｌ」レベルとなり、切換信号／φｘが「Ｈ」レベルとなり、応じてトランスファゲート２１，２４が遮断状態になりトランスファゲート２２，２３が導通状態になり、図９（ｂ）に示すように、端子２０．１と２０．４が導通し端子２０．２と２０．３が導通する。
【００７７】
このとき、隣接する４つのメモリセルＭＣを指定する外部アドレス信号が組換えられて、図１０に示すように、各々が異なるメモリアレイ３１に属する４つのメモリセルＭＣを指定する外部アドレス信号に変換される。変換された外部アドレス信号はアドレスバッファ２５．ｉ，２５．ｊによって内部アドレス信号に変換される。ロウデコーダ３２およびコラムデコーダ３３は、この内部アドレス信号に従って、各々が異なるメモリアレイ３１に属する４つのメモリセルＭＣを活性化させる。
【００７８】
この実施例においては、複数のメモリセルＭＣを並列にテストするテストモードにおいて、各々が異なるメモリアレイ３１に属する４つのメモリセルＭＣをテストできるので、隣接するメモリセルＭＣ間の干渉によって生ずる不良も検出できる。
【００７９】
また、４つのメモリアレイ３１を駆動させるので、４つのメモリアレイ３１のメモリアレイ駆動回路、ロウデコーダおよびコラムデコーダの不良も検出できる。
【００８０】
また、４つのメモリアレイ３１を駆動させるので、消費電流が増えて電磁ノイズが増大するが、この電磁ノイズによる不良も検出できる。
【００８１】
なお、この実施例では、切換スイッチ２０を外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊとアドレスバッファ２５．ｉ，２５．ｊの間に設けたが、図１１に示すように切換スイッチ２０をアドレスバッファ２５．ｉ，２５．ｊとプリデコーダ２６．ｉ，２６．ｊの間に設けてもよいし、図１２に示すように切換スイッチ２０をプリデコーダ２６．ｉ，２６．ｊとデコーダ２７．ｉ，２７．ｊの間に設けてもよい。
【００８２】
［実施例３］
図１３（ａ）はこの発明の第３実施例によるＤＲＡＭのチップレイアウトを示す平面図、図１３（ｂ）は図１３（ａ）のＸ部拡大図である。
【００８３】
図１３を参照して、このＤＲＡＭが実施例２のＤＲＡＭと異なる点は、テストモード時において、同じコラム選択線ＣＳＬで選択され、かつ各々が異なるサブアレイ３５に属する４つのメモリセルＭＣが活性化される点である。他の構成は実施例２のＤＲＡＭと同様であるので説明は省略される。
【００８４】
この実施例においては、複数のメモリセルＭＣを並列にテストするテストモードにおいて、各々が異なるサブアレイ３５に属する４つのメモリセルＭＣをテストできるので、隣接するメモリセルＭＣ間の干渉によって生ずる不良も検出できる。
【００８５】
また、４つのサブアレイ３５を駆動させるので、４つのサブアレイ３５のワード線ＷＬなどの不良も検出できる。
【００８６】
［実施例４］
図１４（ａ）はこの発明の第４実施例によるＤＲＡＭのチップレイアウトを示す平面図、図１４（ｂ）は図１４（ａ）のＹ部拡大図である。
【００８７】
図１４を参照して、このＤＲＡＭが実施例２のＤＲＡＭと異なる点は、テストモード時において、同じワード線ＷＬで選択され、かつ各々が異なるコラム選択線ＣＳＬで選択される４つのメモリセルＭＣが活性化される点である。他の構成は実施例２のＤＲＡＭと同様であるので説明は省略される。
【００８８】
この実施例においては、複数のメモリセルＭＣを並列にテストするテストモードにおいて、各々が異なるコラム選択線ＣＳＬで選択される４つのメモリセルＭＣをテストできるので、隣接するメモリセルＭＣ間の干渉によって生ずる不良も検出できる。
【００８９】
また、４つのコラム選択線ＣＳＬを使用するので、４つのコラム選択線ＣＳＬに関する不良も検出できる。
【００９０】
【発明の効果】
以上のように、この発明の第１の半導体記憶装置にあっては、テストモードにおいて、隣接する２つのメモリセルのうちの一方が第１の信号を記憶し他方が第２の信号を記憶するように複数のメモリセルの各々に第１または第２の信号を並列に書込むので、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。また、互いに離れた複数のメモリセルを選択することもできるので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００９１】
また、書込手段は、外部から与えられた信号およびその反転信号を出力する第１の信号発生回路と、信号およびその反転信号のうちのいずれか一方を対応のメモリセルに選択的に与える第１の選択回路とを含むこととすれば、隣接する２つのメモリセルの各々に第１または第２の信号を容易に与えることができる。
【００９２】
また、テスト回路は、第１の信号が書込まれたメモリセルから読出された信号と、第２の信号が書込まれたメモリセルから読出された信号の反転信号とを出力する信号処理回路と、信号処理回路から出力された複数の信号のそれぞれの論理が一致したことに応じて、複数のメモリセルが正常であることを示す信号を出力する論理回路とを含むこととすれば、複数のメモリセルから読出された信号から複数のメモリセルが正常であるか否かを容易に判別できる。
【００９３】
さらに、信号処理回路は、対応のメモリセルから読出された信号およびその反転信号を出力する第２の信号発生回路と、信号およびその反転信号のうちのいずれか一方を論理回路に選択的に与える第２の選択回路とを含むこととすれば、信号処理回路を容易に構成できる。
さらに、複数のメモリセルの各々に対応して設けられたアドレス端子を備え、第１および第２の選択回路は対応のアドレス端子に与えられた第１または第２の電位に応じて信号または反転信号を選択することとすれば、第１および第２の選択回路を容易に制御できる。
【００９４】
また、この発明の第２の半導体記憶装置にあっては、連続的に配列された複数のメモリセルを指定する第１のアドレス信号を、互いに離れた複数のメモリセルを指定する第２のアドレス信号に変換するアドレス信号変換手段を設けたので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００９５】
また、第２のアドレス信号は、各々が互いに異なるメモリアレイに属する複数のメモリセルを指定することとすれば、メモリセルのみならずメモリアレイ駆動回路などが正常であるか否かもテストできる。
【００９６】
また、第２のアドレス信号は、各々が互いに異なる列選択線によって選択される複数のメモリセルを指定することとすれば、列選択線などが正常であるか否かもテストできる。
【００９７】
また、アドレス変換手段は、第１のアドレス信号を構成する複数の信号を組換えて第２のアドレス信号を生成するための切換スイッチを含むこととすれば、アドレス変換手段を容易に構成できる。
【図面の簡単な説明】
【図１】この発明の第１実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【図２】図１に示したＤＲＡＭのライトバッファおよびライトインバージョンゲートの構成を示す一部省略した回路ブロック図である。
【図３】図２に示したライトインバージョンゲートのトランスファゲートの構成を示す回路図である。
【図４】図１に示したＤＲＡＭのリードインバージョンゲートの構成を示す一部省略した回路ブロック図である。
【図５】図１に示したＤＲＡＭの切換信号発生回路の構成を示す回路ブロック図である。
【図６】図５に示した切換信号発生回路の動作を説明するためのタイムチャートである。
【図７】図１に示したＤＲＡＭのテストモードにおけるチェッカーボードパターンを示す図である。
【図８】この発明の第２実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【図９】図８に示したＤＲＡＭの動作を説明するための回路ブロック図である。
【図１０】図８に示したＤＲＡＭの動作を説明するための平面図である。
【図１１】図８に示したＤＲＡＭの改良例を示す回路ブロック図である。
【図１２】図８に示したＤＲＡＭの他の改良例を示す回路ブロック図である。
【図１３】この発明の第３実施例によるＤＲＡＭの動作を説明するための平面図である。
【図１４】この発明の第４実施例によるＤＲＡＭの動作を説明するための平面図である。
【図１５】従来のＤＲＡＭのチップレイアウトを示す平面図である。
【図１６】図１５に示したＤＲＡＭの周辺回路領域の構成を示す回路ブロック図である。
【図１７】図１５に示したＤＲＡＭのテストモードにおけるチェッカーボードパターンを示す図である。
【符号の説明】
１ ライトインバージョンゲート、１．１〜１．４ 信号選択回路、２ リードインバージョンゲート、２．１〜２．４ 信号処理回路、３〜８，２１〜２４トランスファゲート、２０ 切換スイッチ、２５．ｉ，２５．ｊ アドレスバッファ、２６．ｉ，２６．ｊ プリデコーダ、２７．ｉ，２７．ｊ デコーダ、３１ メモリアレイ、３２ ロウデコーダ、３３ コラムデコーダ、３４ 周辺回路領域、３５ サブアレイ、３６ センスアンプ帯、３７ ライトバッファ、３７．１〜３７．４ 信号発生回路、３８ ライトドライバ、３９ プリアンプ、４０ マルチプレクサ、４１ 一致検出回路、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、ＣＳＬ コラム選択線、Ｉ／Ｏ 信号入出力線対、ＷＢＰ ライトデータバス、ＲＢ リードデータバス。
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、複数のメモリセルを並列にテストするテスト回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体記憶装置のテスト時間の短縮化を図るため、複数のメモリセルが正常であるか不良であるかを並列にテストするテストモードが提案されている（Ｍ．Ｋｕｍａｎｏｙａ ｅｔ ａｌ．，ＩＳＳＣＣ８５ Ｄｉｇ． ｏｆ
Ｔｅｃｈ． ｐａｐｅｒｓ，ｐｐ．２４０−２４１参照）。
【０００３】
図１５（ａ）は、そのようなテストモードが搭載された従来のダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと略記する）のチップレイアウトを示す平面図、図１５（ｂ）は図１５（ａ）のＺ部拡大図である。
【０００４】
図１５（ａ），（ｂ）を参照して、このＤＲＡＭは、各々がメモリチップの４隅に設けられた４つのメモリアレイ３１と、各メモリアレイ３１に対応して設けられたロウデコーダ３２およびコラムデコーダ３３と、メモリチップの中央部に設けられた周辺回路領域３４とを含む。各メモリアレイ３１はチップ長辺方向に配列された複数組のサブアレイ３５およびセンスアンプ帯３６を含む。
【０００５】
サブアレイ３５は、ロウおよびコラム方向に配列された複数のメモリセルＭＣと、各ロウに対応して設けられたワード線ＷＬと、各コラムに対応して設けられたビット線対ＢＬ，／ＢＬとを含む。
【０００６】
センスアンプ帯３６は、各コラムに対応して設けられたセンスアンプＳＡおよびコラム選択ゲートＣＧＳと、４つの信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４とを含む。コラム選択ゲートＣＧＳは２つのＮチャネルＭＯＳトランジスタを含む。
【０００７】
ビット線対ＢＬ，／ＢＬ、センスアンプＳＡおよびコラム選択ゲートＣＧＳは予め４つずつグループ化されており、各グループのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４が対応のセンスアンプＳＡ１〜ＳＡ４およびコラム選択ゲートＣＧＳ１〜ＣＧＳ４を介して信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続されている。
【０００８】
また、各グループに１つずつコラム選択線ＣＳＬが設けられる。そのグループのコラム選択線ＣＳＬがコラムデコーダ３３によって選択されると、そのコラム選択線ＣＳＬに接続されたコラム選択ゲートＣＧＳ１〜ＣＧＳ４が導通状態になり、そのグループのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４が信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続される。コラム選択線ＣＳＬは、複数組のサブアレイ３５およびセンスアンプ帯３６に共通に設けられる。
【０００９】
周辺回路領域３４は、図１６に示すように、データ入力端子Ｄｉｎ、ライトバッファ３７、４つのライトデータバスＷＢＰ１〜ＷＢＰ４およびライトドライバ３８を含む。ライトバッファ３７は、データ入力端子Ｄｉｎを介して外部から与えられた書込データをアクセス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に与える。ライトドライバ３８は、ライトデータバスＷＢＰ１〜ＷＢＰ４のデータを増幅して対応の信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に与える。
【００１０】
また、周辺回路領域３４は、プリアンプ３９、４つのリードデータバスＲＢ１〜ＲＢ４、マルチプレクサ４０、一致検出回路（Ｅｘ−ＯＲゲート）４１およびデータ出力端子Ｄｏｕｔを含む。プリアンプ３９は、信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータを増幅して対応のリードデータバスＲＢ１〜ＲＢ４に与える。マルチプレクサ４０は、リード動作時にリードデータバスＲＢ１〜ＲＢ４のデータをデータ出力端子Ｄｏｕｔにシリアスに出力する。一致検出回路４１は、テストモード時にリードデータバスＲＢ１〜ＲＢ４のデータが一致したことに応じて、テスト対象のメモリセルＭＣが正常であることを示す「Ｈ」レベルのパスフラッグをデータ出力端子Ｄｏｕｔに出力する。
【００１１】
次に、図１５および図１６で示したＤＲＡＭの動作について説明する。
通常のライト動作時においては、データ入力端子Ｄｉｎからシリアスに入力されたデータが、それぞれライトバッファ３７によってアクセス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に転送され、さらにライトドライバ３８によって増幅され対応の信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に入力される。信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータは、コラムデコーダ３３によって選択されたグループの４つのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４に与えられ、ロウデコーダ３０によって選択されたワード線ＷＬに接続されている４つのメモリセルＭＣに同時に書込まれる。
【００１２】
通常のリード動作時においては、マルチプレクサ４０が活性化され一致検出回路４１は非活性化される。ロウデコーダ３２によって選択されたワード線ＷＬに接続されているメモリセルＭＣのデータがビット線対ＢＬ，／ＢＬに読出され、コラムデコーダ３３によって選択されたグループの４つのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４のデータが信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に伝送される。信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータはプリアンプ３９によって増幅され対応のリードデータバスＲＢ１〜ＲＢ４に入力され、さらにマルチプレクサ４０によってデータ出力端子Ｄｏｕｔにシリアスに出力される。
【００１３】
一方、テストモードのライト動作時においては、データ入力端子Ｄｉｎから入力された１つのデータがライトバッファ３７によって４つのライトデータバスＷＢＰ１〜ＷＢＰ４に転送される。後は上述の通常のライト動作時と同様にしてテスト対象の４つのメモリセルＭＣにデータが書込まれる。したがって、テストモード時においては、４つのメモリセルＭＣに同じデータが同時に書込まれる。
【００１４】
次いで、たとえばデータ入力端子Ｄｉｎに前のデータと相補なデータが入力され、隣接するワード線ＷＬが選択されて同様のライト動作が行なわれる。したがって、図１７に示すように、同じロウのメモリセルＭＣには４つごとに反転したデータが書込まれ、同じコラムのメモリセルＭＣには１つごとに反転したデータが書込まれる。
【００１５】
テストモードのリード動作時においては、マルチプレクサ４０は非活性化され一致検出回路４１が活性化される。ロウデコーダ３２によって選択されたロウのメモリセルＭＣのデータが対応のビット線対ＢＬ，／ＢＬに読出され、コラムデコーダ３３によって選択されたグループの４つのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４のデータが信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に伝送され、さらにプリアンプ３９によって増幅され対応のリードデータバスＲＢ１〜ＲＢ４に入力される。一致検出回路４１は、リードデータバスＲＢ１〜ＲＢ４のデータが一致したときに４つのメモリセルＭＣが正常であることを表わす「Ｈ」レベルのパスフラッグを出力し、リードデータバスＲＢ１〜ＲＢ４のデータが一致しないときは４つのメモリセルＭＣのうちの少なくとも１つが不良であることを表わす「Ｌ」レベルのフェイルフラッグを出力する。次いで、たとえば隣のワード線ＷＬが選択されて同様のリード動作が行なわれる。
【００１６】
このＤＲＡＭにあっては、テストモード時に４つのメモリセルＭＣのテストを並列に行なうことができるので、メモリセルＭＣを１つずつテストする場合に比べ４倍の速さでテストを行なうことができ、テスト時間の短縮化およびテストの低コスト化を図ることができる。
【００１７】
【発明が解決しようとする課題】
しかし、上述のテストモードでは、４つのメモリセルＭＣ（たとえば図中黒塗りの丸印で示すメモリセルＭＣ）に同じデータを書込むので、隣接する２つのメモリセルＭＣに異なるデータが書込まれた場合にメモリセルＭＣ間の干渉によって生ずる不良を検出する能力が低かった。
【００１８】
それゆえに、この発明の主たる目的は、テスト時間が短く、かつ不良検出能力が高いテストモードを有する半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明の第１の半導体記憶装置は、テストモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリアレイ、第１の選択モード時は、アドレス信号に従って前記メモリアレイのうちの連続的に配列された複数のメモリセルを選択し、第２の選択モード時は、前記アドレス信号に従って前記メモリアレイのうちの互いに離れた複数のメモリセルを選択するデコーダ、第１の書込モード時は、前記デコーダによって選択された複数のメモリセルの各々に同一の信号を並列に書込み、第２の書込モード時は、隣接する２つのメモリセルのうちの一方が第１の信号を記憶し他方が第２の信号を記憶するように前記デコーダによって選択された複数のメモリセルの各々に第１または第２の信号を並列に書込む書込手段、前記複数のメモリセルに記憶された複数の信号を並列に読出す読出手段、および前記読出手段によって読出された複数の信号に基づいて、前記複数のメモリセルが正常であるか不良であるかを判別するテスト回路を備えたことを特徴としている。
【００２０】
また、前記書込手段は、前記複数のメモリセルの各々に対応して設けられ、外部から与えられた信号をそのまま出力するとともに、その信号を反転させて出力する第１の信号発生回路と、前記第１の信号発生回路から出力された信号およびその反転信号のうちのいずれか一方を対応のメモリセルに選択的に与える第１の選択回路とを含むこととしてもよい。
【００２１】
また、前記テスト回路は、前記読出手段によって読出された複数の信号を受け、前記第１の信号が書込まれたメモリセルから読出された信号をそのまま出力するとともに、前記第２の信号が書込まれたメモリセルから読出された信号を反転させて出力する信号処理回路と、前記信号処理回路から出力された複数の信号のそれぞれの論理が一致したことに応じて、前記複数のメモリセルが正常であることを示す信号を出力する論理回路とを含むこととしてもよい。
【００２２】
また、前記信号処理回路は、前記複数のメモリセルの各々に対応して設けられ、対応のメモリセルから読出された信号をそのまま出力するとともに、その信号を反転させて出力する第２の信号発生回路と、前記第２の信号発生回路から出力された信号およびその反転信号のうちのいずれか一方を前記論理回路に選択的に与える第２の選択回路とを含むこととしてもよい。
【００２３】
また、さらに前記複数のメモリセルの各々に対応して設けられたアドレス端子を備え、前記第１の選択回路は対応のアドレス端子に第１または第２の電位が与えられたことに応じて、前記第１の信号発生回路から出力された前記信号またはその反転信号を対応のメモリセルに与え、前記第２の選択回路は対応のアドレス端子に前記第１または第２の電位が与えられたことに応じて、前記第２の信号発生回路から出力された前記信号またはその反転信号を前記論理回路に与えることとしてもよい。
【００２４】
また、この発明の第２の半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリアレイ、および前記メモリアレイのうちの連続的に配列された複数のメモリセルを指定する第１のアドレス信号に応答して、前記複数のメモリセルが正常であるか不良であるかを並列にテストするテスト回路を備えた半導体記憶装置において、前記第１のアドレス信号を互いに離れた複数のメモリセルを指定する第２のアドレス信号に変換して前記テスト回路に与えるアドレス信号変換手段を備えたことを特徴としている。
【００２５】
また、前記メモリアレイが複数設けられ、前記第２のアドレス信号は、それぞれが互いに異なるメモリアレイに属する複数のメモリセルを指定することとしてもよい。
【００２６】
また、さらに前記メモリアレイのメモリセル列を選択するための複数の列選択線を備え、前記第２のアドレス信号は、それぞれが互いに異なる列選択線によって選択される複数のメモリセルを指定することとしてもよい。
【００２７】
また、前記アドレス信号変換手段は、前記第１のアドレス信号を構成する複数の信号を組換えて前記第２のアドレス信号を生成するための切換スイッチを含むこととしてもよい。
【００２８】
【作用】
この発明の第１の半導体記憶装置にあっては、テストモードにおいて、隣接する２つのメモリセルのうちの一方が第１の信号を記憶し他方が第２の信号を記憶するように複数のメモリセルの各々に第１または第２の信号を並列に書込むので、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。また、互いに離れた複数のメモリセルを選択することもできるので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００２９】
また、書込手段は、外部から与えられた信号およびその反転信号を出力する第１の信号発生回路と、信号およびその反転信号のうちのいずれか一方を対応のメモリセルに選択的に与える第１の選択回路とを含むこととすれば、隣接する２つのメモリセルの各々に第１または第２の信号を容易に与えることができる。
【００３０】
また、テスト回路は、第１の信号が書込まれたメモリセルから読出された信号と、第２の信号が書込まれたメモリセルから読出された信号の反転信号とを出力する信号処理回路と、信号処理回路から出力された複数の信号のそれぞれの論理が一致したことに応じて、複数のメモリセルが正常であることを示す信号を出力する論理回路とを含むこととすれば、複数のメモリセルから読出された信号から複数のメモリセルが正常であるか否かを容易に判別できる。
【００３１】
さらに、信号処理回路は、対応のメモリセルから読出された信号およびその反転信号を出力する第２の信号発生回路と、信号およびその反転信号のうちのいずれか一方を論理回路に選択的に与える第２の選択回路とを含むこととすれば、信号処理回路を容易に構成できる。
【００３２】
さらに、複数のメモリセルの各々に対応して設けられたアドレス端子を備え、第１および第２の選択回路は対応のアドレス端子に与えられた第１または第２の電位に応じて信号または反転信号を選択することとすれば、第１および第２の選択回路を容易に制御できる。
【００３３】
また、この発明の第２の半導体記憶装置にあっては、連続的に配列された複数のメモリセルを指定する第１のアドレス信号を、互いに離れた複数のメモリセルを指定する第２のアドレス信号に変換するアドレス信号変換手段を備えたので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００３４】
また、第２のアドレス信号は、各々が互いに異なるメモリアレイに属する複数のメモリセルを指定することとすれば、メモリセルのみならずメモリアレイ駆動回路などが正常であるか否かもテストできる。
【００３５】
また、第２のアドレス信号は、各々が互いに異なる列選択線によって選択される複数のメモリセルを指定するととすれば、列選択線などが正常であるか否かもテストできる。
【００３６】
また、アドレス信号変換手段は、第１のアドレス信号を構成する複数の信号を組換えて第２のアドレス信号を生成するための切換スイッチを含むこととすれば、アドレス信号変換手段を容易に構成できる。
【００３７】
【実施例】
［実施例１］
図１はこの発明の第１実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【００３８】
図１を参照して、このＤＲＡＭが図１５および図１６で示した従来のＤＲＡＭと異なる点は、ライトバッファ３７の後段にライトインバージョンゲート１が設けられ、一致検出回路２の前段にリードインバージョンゲート２が設けられている点である。チップレイアウトなどについては従来のＤＲＡＭと同様であるので説明は省略される。
【００３９】
図２はライトバッファ３７およびライトインバージョンゲート１の構成を示す一部省略した回路ブロック図である。
【００４０】
ライトバッファ３７は、各々がライトデータバスＷＢＰ１〜ＷＢＰ４に対応して設けられた４つの信号発生回路３７．１〜３７．４を含む。信号発生回路３７．１〜３７．４は、それぞれライトバッファ活性化信号ＢＳ１〜ＢＳ４を受ける。
【００４１】
信号発生回路３７．１は、ＡＮＤゲート４１，４３およびインバータ４２を含む。データ入力端子Ｄｉｎは、ＡＮＤゲート４１の一方入力端子に直接接続されるとともに、インバータ４２を介してＡＮＤゲート４３の一方入力端子に接続される。ライトバッファ活性化信号ＢＳ１は、ＡＮＤゲート４１，４３の他方入力端子に入力される。ＡＮＤゲート４１，４３の出力端子は、それぞれ上流側のライトデータバス線ＷＢ′１，／ＷＢ′１に接続される。
【００４２】
信号発生回路３７．１は、対応のライトバッファ活性化信号ＢＳ１が「Ｈ」レベルになったことに応じて、データ入力端子Ｄｉｎのデータをライトデータバス線ＷＢ′１にそのまま出力するとともに、データ入力端子Ｄｉｎのデータをライトデータバス線／ＷＢ′１に反転させて出力する。他の信号発生回路３７．２〜３７．４も同様である。
【００４３】
ライトインバージョンゲート１は、各々がライトデータバスＷＢＰ１〜ＷＢＰ４に対応して設けられた４つの信号選択回路１．１〜１．４を含む。信号選択回路１．１〜１．４は、それぞれ切換信号φ１，／φ１；…；φ４，／φ４を受ける。
【００４４】
信号選択回路１．１は、４つのトランスファゲート３〜６を含む。トランスファゲート３は、図３に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの導通電極同士を接続したものであり、ＰチャネルＭＯＳトランジスタ側のゲート電極３．１とＮチャネルＭＯＳトランジスタ側のゲート電極３．２を含む。他のトランスファゲート４〜６も同様である。
【００４５】
トランスファゲート３は上流側のライトデータバス線ＷＢ′１と下流側のライトデータバス線ＷＢ１の間に接続され、トランスファゲート４は上流側のライトデータバス線ＷＢ′１と下流側のデータバス線／ＷＢ１の間に接続される。トランスファゲート５は上流側のライトデータバス線／ＷＢ′１と下流側のライトデータバス線ＷＢ１の間に接続され、トランスファゲート６は上流側のライトデータバス線／ＷＢ′１と下流側のライトデータバス線／ＷＢ１の間に接続される。
【００４６】
トランスファゲート３，６のＮチャネルＭＯＳトランジスタ側のゲート電極３．２，６．２とトランスファゲート４，５のＰチャネルＭＯＳトランジスタ側のゲート電極４．１，５．１とは切換信号φ１を受ける。トランスファゲート３，６のＰチャネルＭＯＳトランジスタ側のゲート電極３．１，６．１とトランスファゲート４，５のＮチャネルＭＯＳトランジスタ側のゲート電極４．２，５．２とは切換信号／φ１を受ける。
【００４７】
切換信号φ１が「Ｈ」レベルであり切換信号／φ１が「Ｌ」レベルであるときは、トランスファゲート３，６が導通状態になりトランスファゲート４，５が遮断状態になり、上流側のライトデータバス線ＷＢ′１，／ＷＢ′１のデータが下流側のライトデータバス線ＷＢ１，／ＷＢ１にそのまま入力される。
【００４８】
逆に、切換信号φ１が「Ｌ」レベルであり切換信号／φ１が「Ｈ」レベルであるときは、トランスファゲート３，６が遮断状態になりトランスファゲート４，５が導通状態になり、上流側のライトデータバス線ＷＢ′１，／ＷＢ′１のデータが反転されて下流側のライトデータバス線ＷＢ１，／ＷＢ１に入力される。他の信号選択回路１．２〜１．４も同様である。
【００４９】
図４はリードインバージョンゲート２の構成を示す一部省略した回路ブロック図である。
【００５０】
リードインバージョンゲート２は、各々がリードデータバスＲＢ１〜ＲＢ４と一致検出回路４１の入力端子４１．１〜４１．４の間に設けられた４つの信号処理回路２．１〜２．４を含む。信号処理回路２．１〜２．４はそれぞれ切換信号φ１，／φ１；…；φ４，／φ４を受ける。
【００５１】
信号選択回路２．１は、トランスファゲート７，８およびインバータ９を含む。トランスファゲート７はリードデータバスＲＢ１と一致検出回路４１の入力端子４１．１の間に接続され、インバータ９およびトランスファゲート８はリードデータバスＲＢ１と一致検出回路４１の入力端子４１．１の間に直列接続される。トランスファゲート７のＮチャネルＭＯＳトランジスタ側のゲート電極７．２とトランスファゲート８のＰチャネルＭＯＳトランジスタ側のゲート電極８．１とは切換信号φ１を受ける。トランスファゲート７のＰチャネルＭＯＳトランジスタ側のゲート電極７．１とトランスファゲート８のＮチャネルＭＯＳトランジスタ側のゲート電極８．２とは切換信号／φ１を受ける。
【００５２】
切換信号φ１が「Ｈ」レベルであり切換信号／φ１が「Ｌ」レベルであるときは、トランスファゲート７が導通状態になりトランスファゲート８が遮断状態になり、一致検出回路４１の入力端子４１．１にはリードデータバスＲＢ１のデータがそのまま入力される。
【００５３】
逆に、切換信号φ１が「Ｌ」レベルであり切換信号／φ１が「Ｈ」レベルであるときは、トランスファゲート７が遮断状態になりトランスファゲート８が導通状態になり、一致検出回路４１の入力端子４１．１にはリードデータバスＲＢ１の反転データが入力される。他の信号処理回路２．２〜２．４も同様である。
【００５４】
図５は切換信号φ１，／φ１を発生するための切換信号発生回路の構成を示す回路図、図６はその動作を説明するためのタイムチャートである。
【００５５】
図５を参照して、切換信号発生回路は、所定のアドレスピンｅｘ．Ａ１とノードＮ１３の間に直列接続された複数（図では４つ）のＮチャネルＭＯＳトランジスタ１０〜１３を含む。各ＮチャネルＭＯＳトランジスタ１０〜１３はダイオード接続される。ノードＮ１３は抵抗１４を介して接地される。
【００５６】
また、切換信号発生回路は、ノードＮ１３とノードＮ１９の間に直列接続されたスリーステートバッファ１５および３つのインバータ１６，１８，１９と、インバータ１６に逆並列接続されたインバータ１７とを含む。スリーステートバッファ１５はテストモードイネーブル信号Ｔｅｓｔ，／Ｔｅｓｔによって制御される。インバータ１６，１７はラッチ回路を構成する。インバータ１８，１９が、それぞれ切換信号φ１，／φ１を出力する。
【００５７】
次に、図５の切換信号発生回路の動作について説明する。ｅｘ．／ＷＥ信号およびｅｘ．ＣＡＳ信号がｅｘ．／ＲＡＳ信号よりも速く立下がるＷＣＢＲ（Ｗｒｉｔｅ ａｎｄ ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）のタイミングが確認されると、テストモードイネーブル信号Ｔｅｓｔが「Ｈ」レベルに立上げられる。
【００５８】
この状態において、アドレスピンｅｘ．Ａ１に電源レベルＶｃｃよりも数Ｖ高い高電圧レベルＶｈが印加されると、ＮチャネルＭＯＳトランジスタ１０〜１３が導通状態になってノードＮ１３がアドレスピンｅｘ．Ａ１と導通しノードＮ１３が「Ｈ」レベルになる。ノードＮ１３のレベルはスリーステートバッファ１５および３つのインバータ１６，１８，１９によって反転される。したがって、切換信号φ１は「Ｌ」レベルになり、切換信号／φ１は「Ｈ」レベルになる。
【００５９】
また、アドレスピンｅｘ．Ａ１への高電圧レベルＶｈの印加が中止されると、ＮチャネルＭＯＳトランジスタ１０〜１３が遮断状態になってノードＮ１３が抵抗１４を介して接地されノードＮ１３が「Ｌ」レベルになる。したがって、切換信号φ１は「Ｈ」レベルになり、切換信号／φ１は「Ｌ」レベルになる。他の切換信号φ２，／φ２；…；φ４，／φ４も同様の回路で生成される。
【００６０】
次に、図１〜図６で示したＤＲＡＭの動作について説明する。
通常のライト動作時およびリード動作時においては、各切換信号発生回路のアドレスピンｅｘ．Ａ１〜ｅｘ．Ａ４には高電圧レベルＶｈが印加されず、切換信号φ１，／φ１；…；φ４，／φ４はそれぞれ「Ｈ」レベル，「Ｌ」レベルとなる。
【００６１】
この場合、ライトインバージョンゲート１で何ら反転動作が行なわれず、上流側のライトデータバスＷＢ′１，／ＷＢ′１；…；ＷＢ′４，／ＷＢ′４のデータはそのまま下流側のライトデータバスＷＢ１，／ＷＢ１；…；ＷＢ４，／ＷＢ４に入力される。また、リードインバージョンゲート２でも何ら反転動作が行なわれず、リードデータバスＲＢ１〜ＲＢ４のデータは、そのまま一致検出回路４１に入力される。したがって、通常のライト動作時およびリード動作時においては、図１〜図６のＤＲＡＭは図１５〜図１６の従来のＤＲＡＭと同様に動作する。
【００６２】
一方、テストモードのライト動作時およびリード動作時においては、アドレスピンｅｘ．Ａ１，ｅｘ．Ａ３またはｅｘ．Ａ２，ｅｘ．Ａ４に高電圧レベルＶｈが印加される。たとえばアドレスピンｅｘ．Ａ２，ｅｘ．Ａ４に高電圧レベルＶｈが印加された場合、切換信号φ２，／φ２；φ４，／φ４がそれぞれ「Ｌ」レベル，「Ｈ」レベルに反転される。
【００６３】
この場合、ライトインバージョンゲート１の選択回路１．２，１．４で反転動作が行なわれ、上流側のライトデータバスＷＢ′２，／ＷＢ′２；ＷＢ′４，／ＷＢ′４の反転データが下流側のライトデータバスＷＢ２，／ＷＢ２；ＷＢ４，／ＷＢ４に入力される。また、リードインバージョンゲート２の信号処理回路２．２，２．４で反転動作が行なわれ、リードデータバスＲＢ２，ＲＢ４の反転データが一致検出回路４１に入力される。
【００６４】
テストモードのライト動作時においては、ライトバッファ活性化信号ＢＳ１〜ＢＳ４が同時に「Ｈ」レベルになり、データ入力端子Ｄｉｎのデータがライトデータバス線ＷＢ′１〜ＷＢ′４に入力され、データ入力端子Ｄｉｎの反転データがライトデータバス線／ＷＢ′１〜／ＷＢ′４に入力される。また、切換信号φ１，／φ１；φ３，／φ３がそれぞれ「Ｈ」レベル，「Ｌ」レベルとなり、切換信号φ２，／φ２；φ４，／φ４がそれぞれ「Ｌ」レベル，「Ｈ」レベルとなり、データ入力端子Ｄｉｎのデータがライトデータバス線ＷＢ１，／ＷＢ２，ＷＢ３，／ＷＢ４に入力され、データ入力端子Ｄｉｎの反転データがライトデータバス線／ＷＢ１，ＷＢ２，／ＷＢ３，ＷＢ４に入力される。
【００６５】
後は図１５および図１６の従来のＤＲＡＭと同様にしてテスト対象の４つのメモリセルＭＣにデータが書込まれる。したがって、テストモードにおいては、４つのメモリセルＭＣに交互に異なるデータが書込まれる。次いで、データ入力端子Ｄｉｎに前のデータと相補なデータが入力され、たとえば隣接するワード線ＷＬが選択されて同様のライト動作が行なわれる。したがって、図７に示すように、隣接するメモリセルＭＣには互いに異なるデータが書込まれる。
【００６６】
テストモードのリード動作時においては、ライトバッファ活性化信号ＢＳ１〜ＢＳ４がともに「Ｌ」レベルに固定され、ライトバッファ３７が非活性化される。また、マルチプレクサ４０が非活性化され、一致検出回路４１が活性化される。
【００６７】
テスト対象の４つのメモリセルＭＣから信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に読出されたデータはプリアンプ３９によって増幅されリードデータバスＲＢ１〜ＲＢ４に出力される。リードインバージョンゲート２によって、リードデータバスＲＢ１，ＲＢ３のデータはそのまま一致検出回路４１に入力され、リードデータバスＲＢ２，ＲＢ４のデータは反転されて一致検出回路４１に入力される。
【００６８】
一致検出回路４１は、４つの入力端子４１．１〜４１．４のデータが一致したことに応じて４つのメモリセルＭＣが正常であることを表わす「Ｈ」レベルのパスフラッグをデータ出力端子Ｄｏｕｔに出力し、４つの入力端子４１．１〜４１．４のデータが一致しないことに応じて４つのメモリセルＭＣのうちの少なくとも１つが不良であることを表わす「Ｌ」レベルのフェイルフラッグをデータ出力端子Ｄｏｕｔに出力する。次いで、たとえば隣接するワード線ＷＬが選択され、同様のリード動作が行なわれる。
【００６９】
この実施例においては、テストモードにおいて隣接するメモリセルＭＣに互いに異なるデータを書込むことができるので、隣接するメモリセルＭＣ間の干渉による不良もテストすることができる。
【００７０】
［実施例２］
図８はこの発明の第２実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【００７１】
図８を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊとアドレスバッファ２５．ｉ，２５．ｊとの間に外部アドレス信号を組換えるための切換スイッチ２０が設けられている点である。
【００７２】
切換スイッチ２０は、２つの入力端子２０．１，２０．２と、２つの出力端子２０．３，２０．４と、４つのトランスファゲート２１〜２４とを含む。トランスファゲート２１〜２４は、それぞれ端子２０．１と２０．３の間、端子２０．１と２０．４の間、端子２０．２と２０．３の間、端子２０．２と２０．４の間に接続される。トランスファゲート２１〜２４のゲート電極２１．２，２２．１，２３．１，２４．２はともに切換信号φｘを受ける。トランスファゲート２１〜２４のゲート電極２１．１，２２．２，２３．２，２４．１はともに切換信号／φｘを受ける。切換信号φｘ，／φｘは、図５で示した切換信号発生回路と同様の回路で生成される。
【００７３】
切換スイッチ２０の入力端子２０．１，２０．２はそれぞれ外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊに接続され、その出力端子２０．３，２０．４はそれぞれアドレスバッファ２５．ｉ，２５．ｊの入力端子に接続される。
【００７４】
次に、図８で示したＤＲＡＭの動作について説明する。
このＤＲＡＭにおいては、通常動作時であってもテストモード時であっても、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊには図１５で示した隣接する４つのメモリセルＭＣを指定する外部アドレス信号が与えられる。
【００７５】
通常の動作時においては、切換信号φｘが「Ｈ」レベルとなり、切換信号／φｘが「Ｌ」レベルとなり、応じてトランスファゲート２１，２４が導通状態になりトランスファゲート２２，２３が遮断状態になり、図９（ａ）に示すように、端子２０．１と２０．３が導通し端子２０．２と２０．４が導通する。したがって、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊに与えられた外部アドレス信号は切換スイッチ２０を介してアドレスバッファ２５．ｉ，２５．ｊに入力され内部アドレス信号に変換される。ロウデコーダ３２およびコラムデコーダ３３は、この内部アドレス信号に従って、隣接する４つのメモリセルＭＣを活性化させる。
【００７６】
一方、テストモード時においては、切換信号φｘが「Ｌ」レベルとなり、切換信号／φｘが「Ｈ」レベルとなり、応じてトランスファゲート２１，２４が遮断状態になりトランスファゲート２２，２３が導通状態になり、図９（ｂ）に示すように、端子２０．１と２０．４が導通し端子２０．２と２０．３が導通する。
【００７７】
このとき、隣接する４つのメモリセルＭＣを指定する外部アドレス信号が組換えられて、図１０に示すように、各々が異なるメモリアレイ３１に属する４つのメモリセルＭＣを指定する外部アドレス信号に変換される。変換された外部アドレス信号はアドレスバッファ２５．ｉ，２５．ｊによって内部アドレス信号に変換される。ロウデコーダ３２およびコラムデコーダ３３は、この内部アドレス信号に従って、各々が異なるメモリアレイ３１に属する４つのメモリセルＭＣを活性化させる。
【００７８】
この実施例においては、複数のメモリセルＭＣを並列にテストするテストモードにおいて、各々が異なるメモリアレイ３１に属する４つのメモリセルＭＣをテストできるので、隣接するメモリセルＭＣ間の干渉によって生ずる不良も検出できる。
【００７９】
また、４つのメモリアレイ３１を駆動させるので、４つのメモリアレイ３１のメモリアレイ駆動回路、ロウデコーダおよびコラムデコーダの不良も検出できる。
【００８０】
また、４つのメモリアレイ３１を駆動させるので、消費電流が増えて電磁ノイズが増大するが、この電磁ノイズによる不良も検出できる。
【００８１】
なお、この実施例では、切換スイッチ２０を外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊとアドレスバッファ２５．ｉ，２５．ｊの間に設けたが、図１１に示すように切換スイッチ２０をアドレスバッファ２５．ｉ，２５．ｊとプリデコーダ２６．ｉ，２６．ｊの間に設けてもよいし、図１２に示すように切換スイッチ２０をプリデコーダ２６．ｉ，２６．ｊとデコーダ２７．ｉ，２７．ｊの間に設けてもよい。
【００８２】
［実施例３］
図１３（ａ）はこの発明の第３実施例によるＤＲＡＭのチップレイアウトを示す平面図、図１３（ｂ）は図１３（ａ）のＸ部拡大図である。
【００８３】
図１３を参照して、このＤＲＡＭが実施例２のＤＲＡＭと異なる点は、テストモード時において、同じコラム選択線ＣＳＬで選択され、かつ各々が異なるサブアレイ３５に属する４つのメモリセルＭＣが活性化される点である。他の構成は実施例２のＤＲＡＭと同様であるので説明は省略される。
【００８４】
この実施例においては、複数のメモリセルＭＣを並列にテストするテストモードにおいて、各々が異なるサブアレイ３５に属する４つのメモリセルＭＣをテストできるので、隣接するメモリセルＭＣ間の干渉によって生ずる不良も検出できる。
【００８５】
また、４つのサブアレイ３５を駆動させるので、４つのサブアレイ３５のワード線ＷＬなどの不良も検出できる。
【００８６】
［実施例４］
図１４（ａ）はこの発明の第４実施例によるＤＲＡＭのチップレイアウトを示す平面図、図１４（ｂ）は図１４（ａ）のＹ部拡大図である。
【００８７】
図１４を参照して、このＤＲＡＭが実施例２のＤＲＡＭと異なる点は、テストモード時において、同じワード線ＷＬで選択され、かつ各々が異なるコラム選択線ＣＳＬで選択される４つのメモリセルＭＣが活性化される点である。他の構成は実施例２のＤＲＡＭと同様であるので説明は省略される。
【００８８】
この実施例においては、複数のメモリセルＭＣを並列にテストするテストモードにおいて、各々が異なるコラム選択線ＣＳＬで選択される４つのメモリセルＭＣをテストできるので、隣接するメモリセルＭＣ間の干渉によって生ずる不良も検出できる。
【００８９】
また、４つのコラム選択線ＣＳＬを使用するので、４つのコラム選択線ＣＳＬに関する不良も検出できる。
【００９０】
【発明の効果】
以上のように、この発明の第１の半導体記憶装置にあっては、テストモードにおいて、隣接する２つのメモリセルのうちの一方が第１の信号を記憶し他方が第２の信号を記憶するように複数のメモリセルの各々に第１または第２の信号を並列に書込むので、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。また、互いに離れた複数のメモリセルを選択することもできるので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００９１】
また、書込手段は、外部から与えられた信号およびその反転信号を出力する第１の信号発生回路と、信号およびその反転信号のうちのいずれか一方を対応のメモリセルに選択的に与える第１の選択回路とを含むこととすれば、隣接する２つのメモリセルの各々に第１または第２の信号を容易に与えることができる。
【００９２】
また、テスト回路は、第１の信号が書込まれたメモリセルから読出された信号と、第２の信号が書込まれたメモリセルから読出された信号の反転信号とを出力する信号処理回路と、信号処理回路から出力された複数の信号のそれぞれの論理が一致したことに応じて、複数のメモリセルが正常であることを示す信号を出力する論理回路とを含むこととすれば、複数のメモリセルから読出された信号から複数のメモリセルが正常であるか否かを容易に判別できる。
【００９３】
さらに、信号処理回路は、対応のメモリセルから読出された信号およびその反転信号を出力する第２の信号発生回路と、信号およびその反転信号のうちのいずれか一方を論理回路に選択的に与える第２の選択回路とを含むこととすれば、信号処理回路を容易に構成できる。
さらに、複数のメモリセルの各々に対応して設けられたアドレス端子を備え、第１および第２の選択回路は対応のアドレス端子に与えられた第１または第２の電位に応じて信号または反転信号を選択することとすれば、第１および第２の選択回路を容易に制御できる。
【００９４】
また、この発明の第２の半導体記憶装置にあっては、連続的に配列された複数のメモリセルを指定する第１のアドレス信号を、互いに離れた複数のメモリセルを指定する第２のアドレス信号に変換するアドレス信号変換手段を設けたので、互いに離れた複数のメモリセルを並列にテストすることができ、隣接するメモリセル間の干渉によって生ずる不良の検出能力の向上と、テスト時間の短縮化を図ることができる。
【００９５】
また、第２のアドレス信号は、各々が互いに異なるメモリアレイに属する複数のメモリセルを指定することとすれば、メモリセルのみならずメモリアレイ駆動回路などが正常であるか否かもテストできる。
【００９６】
また、第２のアドレス信号は、各々が互いに異なる列選択線によって選択される複数のメモリセルを指定することとすれば、列選択線などが正常であるか否かもテストできる。
【００９７】
また、アドレス変換手段は、第１のアドレス信号を構成する複数の信号を組換えて第２のアドレス信号を生成するための切換スイッチを含むこととすれば、アドレス変換手段を容易に構成できる。
【図面の簡単な説明】
【図１】この発明の第１実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【図２】図１に示したＤＲＡＭのライトバッファおよびライトインバージョンゲートの構成を示す一部省略した回路ブロック図である。
【図３】図２に示したライトインバージョンゲートのトランスファゲートの構成を示す回路図である。
【図４】図１に示したＤＲＡＭのリードインバージョンゲートの構成を示す一部省略した回路ブロック図である。
【図５】図１に示したＤＲＡＭの切換信号発生回路の構成を示す回路ブロック図である。
【図６】図５に示した切換信号発生回路の動作を説明するためのタイムチャートである。
【図７】図１に示したＤＲＡＭのテストモードにおけるチェッカーボードパターンを示す図である。
【図８】この発明の第２実施例によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【図９】図８に示したＤＲＡＭの動作を説明するための回路ブロック図である。
【図１０】図８に示したＤＲＡＭの動作を説明するための平面図である。
【図１１】図８に示したＤＲＡＭの改良例を示す回路ブロック図である。
【図１２】図８に示したＤＲＡＭの他の改良例を示す回路ブロック図である。
【図１３】この発明の第３実施例によるＤＲＡＭの動作を説明するための平面図である。
【図１４】この発明の第４実施例によるＤＲＡＭの動作を説明するための平面図である。
【図１５】従来のＤＲＡＭのチップレイアウトを示す平面図である。
【図１６】図１５に示したＤＲＡＭの周辺回路領域の構成を示す回路ブロック図である。
【図１７】図１５に示したＤＲＡＭのテストモードにおけるチェッカーボードパターンを示す図である。
【符号の説明】
１ ライトインバージョンゲート、１．１〜１．４ 信号選択回路、２ リードインバージョンゲート、２．１〜２．４ 信号処理回路、３〜８，２１〜２４トランスファゲート、２０ 切換スイッチ、２５．ｉ，２５．ｊ アドレスバッファ、２６．ｉ，２６．ｊ プリデコーダ、２７．ｉ，２７．ｊ デコーダ、３１ メモリアレイ、３２ ロウデコーダ、３３ コラムデコーダ、３４ 周辺回路領域、３５ サブアレイ、３６ センスアンプ帯、３７ ライトバッファ、３７．１〜３７．４ 信号発生回路、３８ ライトドライバ、３９ プリアンプ、４０ マルチプレクサ、４１ 一致検出回路、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、ＣＳＬ コラム選択線、Ｉ／Ｏ 信号入出力線対、ＷＢＰ ライトデータバス、ＲＢ リードデータバス。
Claims (9)
- テストモードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
第１の選択モード時は、アドレス信号に従って前記メモリアレイのうちの連続的に配列された複数のメモリセルを選択し、第２の選択モード時は、前記アドレス信号に従って前記メモリアレイのうちの互いに離れた複数のメモリセルを選択するデコーダ、
第１の書込モード時は、前記デコーダによって選択された複数のメモリセルの各々に同一の信号を並列に書込み、第２の書込モード時は、隣接する２つのメモリセルのうちの一方が第１の信号を記憶し他方が第２の信号を記憶するように前記デコーダによって選択された複数のメモリセルの各々に第１または第２の信号を並列に書込む書込手段、
前記複数のメモリセルに記憶された複数の信号を並列に読出す読出手段、および
前記読出手段によって読出された複数の信号に基づいて、前記複数のメモリセルが正常であるか不良であるかを判別するテスト回路を備えたことを特徴とする、半導体記憶装置。 - 前記書込手段は、
前記複数のメモリセルの各々に対応して設けられ、外部から与えられた信号をそのまま出力するとともに、その信号を反転させて出力する第１の信号発生回路と、
前記第１の信号発生回路から出力された信号およびその反転信号のうちのいずれか一方を対応のメモリセルに選択的に与える第１の選択回路とを含むことを特徴とする、請求項１に記載の半導体記憶装置。 - 前記テスト回路は、
前記読出手段によって読出された複数の信号を受け、前記第１の信号が書込まれたメモリセルから読出された信号をそのまま出力するとともに、前記第２の信号が書込まれたメモリセルから読出された信号を反転させて出力する信号処理回路と、
前記信号処理回路から出力された複数の信号のそれぞれの論理が一致したことに応じて、前記複数のメモリセルが正常であることを示す信号を出力する論理回路とを含むことを特徴とする、請求項１または２に記載の半導体記憶装置。 - 前記信号処理回路は、
前記複数のメモリセルの各々に対応して設けられ、対応のメモリセルから読出された信号をそのまま出力するとともに、その信号を反転させて出力する第２の信号発生回路と、
前記第２の信号発生回路から出力された信号およびその反転信号のうちのいずれか一方を前記論理回路に選択的に与える第２の選択回路とを含むことを特徴とする、請求項３に記載の半導体記憶装置。 - さらに前記複数のメモリセルの各々に対応して設けられたアドレス端子を備え、
前記第１の選択回路は対応のアドレス端子に第１または第２の電位が与えられたことに応じて、前記第１の信号発生回路から出力された前記信号またはその反転信号を対応のメモリセルに与え、
前記第２の選択回路は対応のアドレス端子に前記第１または第２の電位が与えられたことに応じて、前記第２の信号発生回路から出力された前記信号またはその反転信号を前記論理回路に与えることを特徴とする、請求項４に記載の半導体記憶装置。 - 行列状に配列された複数のメモリセルを含むメモリアレイ、および前記メモリアレイのうちの連続的に配列された複数のメモリセルを指定する第１のアドレス信号に応答して、前記複数のメモリセルが正常であるか不良であるかを並列にテストするテスト回路を備えた半導体記憶装置において、
前記第１のアドレス信号を互いに離れた複数のメモリセルを指定する第２のアドレス信号に変換して前記テスト回路に与えるアドレス信号変換手段を備えたことを特徴とする、半導体記憶装置。 - 前記メモリアレイが複数設けられ、
前記第２のアドレス信号は、それぞれが互いに異なるメモリアレイに属する複数のメモリセルを指定することを特徴とする、請求項６に記載の半導体記憶装置。 - さらに前記メモリアレイのメモリセル列を選択するための複数の列選択線を備え、
前記第２のアドレス信号は、それぞれが互いに異なる列選択線によって選択される複数のメモリセルを指定することを特徴とする、請求項６に記載の半導体記憶装置。 - 前記アドレス信号変換手段は、前記第１のアドレス信号を構成する複数の信号を組換えて前記第２のアドレス信号を生成するための切換スイッチを含むことを特徴とする、請求項６ないし８のいずれかに記載の半導体記憶装置。
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