JP2862943B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置、特にランダム・アクセス
・メモリ（RAM）に関するものである。
・メモリ（RAM）に関するものである。
第３図は従来の半導体メモリ装置が指定するメモリセ
ルから情報を読み出す状態を示すブロック図である。
ルから情報を読み出す状態を示すブロック図である。
即ち、半導体メモリ装置のロウアドレス入力ピンＡよ
り、メモリセルのロウアドレスを指定するロウアドレス
信号ａが入力して、ロウアドレスバッファ（１）におい
てロウアドレス信号ａの反転信号が作り出され信号a1,
▲▼として出てくる。この信号a1,▲▼はロウ
デコーダ（２）においてNANDを取られ、ワード線信号Ｃ
としてロウデコーダ（２）より出力し、メモリマトリッ
クス部（５）のロウアドレスの１つを選択する。同様に
して、半導体メモリ装置のカラムアドレス入力ピンＢよ
り、メモリセルのカラムアドレスを指定するカラムアド
レス信号ｂが入力して、カラムアドレスバッファ（３）
において、カラムアドレス信号ｂの反転信号が作り出さ
れ信号b1,▲▼として出てくる。この信号b1,▲
▼はカラムデコーダ（４）においてNANDを取られ、ビッ
ト線信号ｄとしてカラムデコーダ（４）より出力し、メ
モリマトリックス部（５）のカラムアドレスの１つを選
択する。このようにして、メモリマトリックス部（５）
のロウアドレスとカラムアドレスが選択されて、メモリ
マトリックス部（５）を構成するメモリセルの１つを選
択する。この選択されたメモリセルは“H"または“L"の
情報を記憶しており、どちらかの情報が読み出し信号ｆ
として出て、センスアンプ部（６）に入り増幅されて出
力信号ｇとなり、センスアンプ部（６）から出力され出
力制御部（７）に入力する。端子Ｃに入力される信号が
“H"のときは読み出しのみを、“L"のときは書き込みの
みを許すリード・ライト信号（以降これをR/W信号と呼
ぶ）ｅは出力制御部（７）に入力し、出力信号ｇが出力
端子Ｄに伝達されるか否かを制御する。
り、メモリセルのロウアドレスを指定するロウアドレス
信号ａが入力して、ロウアドレスバッファ（１）におい
てロウアドレス信号ａの反転信号が作り出され信号a1,
▲▼として出てくる。この信号a1,▲▼はロウ
デコーダ（２）においてNANDを取られ、ワード線信号Ｃ
としてロウデコーダ（２）より出力し、メモリマトリッ
クス部（５）のロウアドレスの１つを選択する。同様に
して、半導体メモリ装置のカラムアドレス入力ピンＢよ
り、メモリセルのカラムアドレスを指定するカラムアド
レス信号ｂが入力して、カラムアドレスバッファ（３）
において、カラムアドレス信号ｂの反転信号が作り出さ
れ信号b1,▲▼として出てくる。この信号b1,▲
▼はカラムデコーダ（４）においてNANDを取られ、ビッ
ト線信号ｄとしてカラムデコーダ（４）より出力し、メ
モリマトリックス部（５）のカラムアドレスの１つを選
択する。このようにして、メモリマトリックス部（５）
のロウアドレスとカラムアドレスが選択されて、メモリ
マトリックス部（５）を構成するメモリセルの１つを選
択する。この選択されたメモリセルは“H"または“L"の
情報を記憶しており、どちらかの情報が読み出し信号ｆ
として出て、センスアンプ部（６）に入り増幅されて出
力信号ｇとなり、センスアンプ部（６）から出力され出
力制御部（７）に入力する。端子Ｃに入力される信号が
“H"のときは読み出しのみを、“L"のときは書き込みの
みを許すリード・ライト信号（以降これをR/W信号と呼
ぶ）ｅは出力制御部（７）に入力し、出力信号ｇが出力
端子Ｄに伝達されるか否かを制御する。
次に従来の半導体メモリ装置が指定するメモリセルの
番地を選択する動作について説明する。第４図は従来の
半導体メモリ装置のメモリマトリックス部とその周辺部
分を示す回路図である。図において、（８）はマトリッ
クス状に配列されたメモリセル、（9a）および（9b）は
相補的な関係にある一対のビット線、（10）は電源端
子、（11a）および（11b）は前記ビット線（9a）および
（9b）にそれぞれ接続するビット線負荷、（12）はトラ
ンスファゲートである。その他の符号は上記第３図と同
一である。図において、ロウデコーダ（２）は信号a1,
▲▼を解読してワード線信号Ｃの１つを活性化し
て、これに連なるすべてのメモリセル（８）から情報が
ビット線（9a），（9b）に伝わる。同様にして、カラム
デコーダ（４）は信号b1,▲▼を解読してビット線
信号ｄの１つを活性化する。これにより、MOSトランジ
スタ等で構成されるトランスファゲート（12）の１つが
導通状態となり、情報を伝えようとするビット線（9
a），（9b）の内、１組のみが読み出し信号ｆをセンス
アンプ（６）に伝達させる。以上のようにして、メモリ
マトリックス部の内の１つのメモリセルを選択して、こ
のメモリセルの情報を外部に伝えるものである。
番地を選択する動作について説明する。第４図は従来の
半導体メモリ装置のメモリマトリックス部とその周辺部
分を示す回路図である。図において、（８）はマトリッ
クス状に配列されたメモリセル、（9a）および（9b）は
相補的な関係にある一対のビット線、（10）は電源端
子、（11a）および（11b）は前記ビット線（9a）および
（9b）にそれぞれ接続するビット線負荷、（12）はトラ
ンスファゲートである。その他の符号は上記第３図と同
一である。図において、ロウデコーダ（２）は信号a1,
▲▼を解読してワード線信号Ｃの１つを活性化し
て、これに連なるすべてのメモリセル（８）から情報が
ビット線（9a），（9b）に伝わる。同様にして、カラム
デコーダ（４）は信号b1,▲▼を解読してビット線
信号ｄの１つを活性化する。これにより、MOSトランジ
スタ等で構成されるトランスファゲート（12）の１つが
導通状態となり、情報を伝えようとするビット線（9
a），（9b）の内、１組のみが読み出し信号ｆをセンス
アンプ（６）に伝達させる。以上のようにして、メモリ
マトリックス部の内の１つのメモリセルを選択して、こ
のメモリセルの情報を外部に伝えるものである。
従来の半導体メモリ装置は以上のように構成されてい
たので、複数個のメモリセルを同時に選択してその情報
を同時に判別することができず、半導体メモリ装置が大
容量化するにつれてテスト時間が増大するという問題点
があった。
たので、複数個のメモリセルを同時に選択してその情報
を同時に判別することができず、半導体メモリ装置が大
容量化するにつれてテスト時間が増大するという問題点
があった。
この発明は上記のような問題点を解消するためになさ
れたもので、大容量化する半導体メモリ装置であって
も、短い時間でテストすることのできる半導体メモリ装
置を得ることを目的とする。
れたもので、大容量化する半導体メモリ装置であって
も、短い時間でテストすることのできる半導体メモリ装
置を得ることを目的とする。
本発明の半導体メモリ装置は、マトリックス状に配置
された複数のメモリセルを有するメモリマトリックス部
を備え、ロウアドレス信号に応答して複数のメモリセル
のうち対応するロウアドレスのメモリセルを選択するロ
ウデコーダと、カラムアドレス信号に応答して複数のメ
モリセルのうち対応するカラムアドレスのメモリセルを
選択するカラムデコーダと、テスト時にロウアドレス信
号をもとに反転ロウアドレス信号を生成し、ロウデコー
ダによる選択と同時に反転ロウアドレス信号に応答して
複数のメモリセルのうち対応する反転ロウアドレスのメ
モリセルを選択する反転ロウデコーダと、テスト時にカ
ラムアドレス信号をもとに反転カラムアドレス信号を生
成し、カラムデコーダによる選択と同時に反転カラムア
ドレス信号に応答して複数のメモリセルのうち対応する
反転カラムアドレスのメモリセルを選択する反転カラム
デコーダと、ロウデコーダとカラムデコーダとにより選
択された第１のメモリセルからの情報と反転ロウデコー
ダと反転カラムデコーダとにより選択され第１のメモリ
セルと同一の情報が書込まれた第２のメモリセルからの
情報との排他的論理和をとる排他的論理和部とを設けた
ものである。
された複数のメモリセルを有するメモリマトリックス部
を備え、ロウアドレス信号に応答して複数のメモリセル
のうち対応するロウアドレスのメモリセルを選択するロ
ウデコーダと、カラムアドレス信号に応答して複数のメ
モリセルのうち対応するカラムアドレスのメモリセルを
選択するカラムデコーダと、テスト時にロウアドレス信
号をもとに反転ロウアドレス信号を生成し、ロウデコー
ダによる選択と同時に反転ロウアドレス信号に応答して
複数のメモリセルのうち対応する反転ロウアドレスのメ
モリセルを選択する反転ロウデコーダと、テスト時にカ
ラムアドレス信号をもとに反転カラムアドレス信号を生
成し、カラムデコーダによる選択と同時に反転カラムア
ドレス信号に応答して複数のメモリセルのうち対応する
反転カラムアドレスのメモリセルを選択する反転カラム
デコーダと、ロウデコーダとカラムデコーダとにより選
択された第１のメモリセルからの情報と反転ロウデコー
ダと反転カラムデコーダとにより選択され第１のメモリ
セルと同一の情報が書込まれた第２のメモリセルからの
情報との排他的論理和をとる排他的論理和部とを設けた
ものである。
この発明における反転アドレス選択回路は、従来から
の正規のアドレス選択回路が選択するアドレスのメモリ
セルと反転したアドレスのメモリセルをテスト時に選択
するものであり、前記の排他的論理和回路はテスト時に
この２つのアドレスのメモリセルの情報の排他的論理和
をとることにより、２つのメモリセルに同一の情報を書
き込むテストにおいて、書き込み系もしくは読み出し系
もしくはメモリセル自身等の不具合による２つのメモリ
セルの情報の異なりを検知することができ、短時間にメ
モリアレイ部全部のメモリセルの情報を読み出してテス
トする。
の正規のアドレス選択回路が選択するアドレスのメモリ
セルと反転したアドレスのメモリセルをテスト時に選択
するものであり、前記の排他的論理和回路はテスト時に
この２つのアドレスのメモリセルの情報の排他的論理和
をとることにより、２つのメモリセルに同一の情報を書
き込むテストにおいて、書き込み系もしくは読み出し系
もしくはメモリセル自身等の不具合による２つのメモリ
セルの情報の異なりを検知することができ、短時間にメ
モリアレイ部全部のメモリセルの情報を読み出してテス
トする。
以下、この発明の一実施例を図に従って説明する。第
１図はこの発明の一実施例による半導体メモリ装置のブ
ロック図を示す。
１図はこの発明の一実施例による半導体メモリ装置のブ
ロック図を示す。
図において、半導体メモリ装置のテスト信号ピンＥに
よりテスト信号ｈが入力して、テスト信号発生部（13）
においてテスト時回路活性化信号ｉが作り出され、この
信号ｉは反転ロウデコーダ（14）、反転カラムデコーダ
（15）、排他的論理和部（16）に入力し、テスト時にこ
れらの回路を活性化させる。
よりテスト信号ｈが入力して、テスト信号発生部（13）
においてテスト時回路活性化信号ｉが作り出され、この
信号ｉは反転ロウデコーダ（14）、反転カラムデコーダ
（15）、排他的論理和部（16）に入力し、テスト時にこ
れらの回路を活性化させる。
信号a1,▲▼は反転ロウデコーダ（14）にも入力
して、テスト時にワード時信号Ｃと反転するロウアドレ
スのワード線信号が作り出され、この信号はメモリ
マトリックス部（５）において、ワード線信号Ｃが選択
するロウアドレスと反転するロウアドレスを選択する。
同様にして、信号b1,▲▼は反転カラムデコーダ（1
5）にも入力して、テスト時にビット線信号ｄと反転す
るカラムアドレスのビット線信号が作り出され、この
ビット線信号はメモリマトリックス部（５）におい
て、ビット線ｄが選択するカラムアドレスと反転するカ
ラムアドレスを選択する。テスト時に２つのアドレスの
メモリセルから読み出された情報の読み出し信号f1,f2
は排他的論理和部（16）において排他的論理和がとら
れ、その結果の信号１はセンスアンプ部（６）に入力す
る。その他の構成は第３図と同様である。
して、テスト時にワード時信号Ｃと反転するロウアドレ
スのワード線信号が作り出され、この信号はメモリ
マトリックス部（５）において、ワード線信号Ｃが選択
するロウアドレスと反転するロウアドレスを選択する。
同様にして、信号b1,▲▼は反転カラムデコーダ（1
5）にも入力して、テスト時にビット線信号ｄと反転す
るカラムアドレスのビット線信号が作り出され、この
ビット線信号はメモリマトリックス部（５）におい
て、ビット線ｄが選択するカラムアドレスと反転するカ
ラムアドレスを選択する。テスト時に２つのアドレスの
メモリセルから読み出された情報の読み出し信号f1,f2
は排他的論理和部（16）において排他的論理和がとら
れ、その結果の信号１はセンスアンプ部（６）に入力す
る。その他の構成は第３図と同様である。
次に、第２図を用いて動作を説明する。テスト時回路
活性化信号ｉにより、テスト時に反転ロウデコーダ（1
4）、反転カラムデコーダ（15）、排他的論理和部（1
6）が活性化される。ロウデコーダ（２）がワード線信
号c1を活性化する場合、反転ロウデコーダ（14）はワー
ド線信号c1と反転するロウアドレスを選択するワード線
信号▲▼を活性化させる。同様に、カラムデコーダ
（４）がビット線信号d1を活性化する場合、反転カラム
デコーダ（15）はビット線信号▲▼を活性化させ
る。このようにして２つのメモリセル8a,8bが同時に選
択されて、各々のメモリセルの情報が読み出し信号f1,f
2として出てくる。読み出し信号f1,f2は排他的論理和部
（16）において排他的論理和が取られ、その結果の信号
１が出力されセンスアンプ部（６）に入力される。メモ
リセル8a,8bに同一の情報を書き込むテストにおいて、
正常に書き込み、読み出しが行なわれれば読み出し信号
f1,f2は同一の情報であるので、排他的論理和部（16）
の出力の信号１は“H"となるが、書き込み系回路もしく
は読み出し系回路もしくはメモリセル自身の不具合によ
り、メモリセル8a,8bから読み出される情報が異なる場
合、排他的論理和部（16）の出力の信号１は“L"とな
る。このようにして、テスト時に同時に２つのアドレス
のメモリセルの情報を読み出し、その情報が同一である
か否かによって不具合を感知するもので、選択するロウ
アドレスとカラムアドレスを順次進めることにより、反
転ロウアドレスと反転カラムアドレスを順次減らして行
き、高速に全メモリセルをテストするものである。
活性化信号ｉにより、テスト時に反転ロウデコーダ（1
4）、反転カラムデコーダ（15）、排他的論理和部（1
6）が活性化される。ロウデコーダ（２）がワード線信
号c1を活性化する場合、反転ロウデコーダ（14）はワー
ド線信号c1と反転するロウアドレスを選択するワード線
信号▲▼を活性化させる。同様に、カラムデコーダ
（４）がビット線信号d1を活性化する場合、反転カラム
デコーダ（15）はビット線信号▲▼を活性化させ
る。このようにして２つのメモリセル8a,8bが同時に選
択されて、各々のメモリセルの情報が読み出し信号f1,f
2として出てくる。読み出し信号f1,f2は排他的論理和部
（16）において排他的論理和が取られ、その結果の信号
１が出力されセンスアンプ部（６）に入力される。メモ
リセル8a,8bに同一の情報を書き込むテストにおいて、
正常に書き込み、読み出しが行なわれれば読み出し信号
f1,f2は同一の情報であるので、排他的論理和部（16）
の出力の信号１は“H"となるが、書き込み系回路もしく
は読み出し系回路もしくはメモリセル自身の不具合によ
り、メモリセル8a,8bから読み出される情報が異なる場
合、排他的論理和部（16）の出力の信号１は“L"とな
る。このようにして、テスト時に同時に２つのアドレス
のメモリセルの情報を読み出し、その情報が同一である
か否かによって不具合を感知するもので、選択するロウ
アドレスとカラムアドレスを順次進めることにより、反
転ロウアドレスと反転カラムアドレスを順次減らして行
き、高速に全メモリセルをテストするものである。
以上のようにこの発明によれば、テスト時に複数個の
メモリセルを選択してその情報の排他的論理和をとるよ
うにしたので、短時間に全メモリセルをテストすること
ができる。
メモリセルを選択してその情報の排他的論理和をとるよ
うにしたので、短時間に全メモリセルをテストすること
ができる。
第１図はこの発明の一実施例による半導体メモリ装置の
ブロック図、第２図は第１図の動作を説明する回路図、
第３図は従来の半導体メモリ装置のブロック図、第４図
は第３図動作を説明する回路図を示す。 図において、１はロウアドレスバッファ、２はロウデコ
ーダ、３はカラムアドレスバッファ、４はカラムデコー
ダ、５はメモリマトリックス部、６はセンスアンプ部、
７は出力制御部、8,8a,8bはメモリセル、9a,9bはビット
線、10は電源端子、11a,11bはビット線負荷、12はトラ
ンスファゲート、13はテスト信号発生部、14は反転ロウ
デコーダ、（15）は反転カラムデコーダ、16は排他的論
理和部、ａはロウアドレス信号、a1は１からの信号、▲
▼はa1の反転信号、c,c1,▲▼は２からの信
号、ｂはカラムアドレス信号、b1は３からの信号、▲
▼はb1の反転信号、d,d1,▲▼は４からの信号、
ｅはWI信号、f,f1,f2は読み出し信号、ｇは出力信号、
ｈはテスト信号、ｉはテスト時回路活性化信号、１は16
からの信号、A,B,C,D,Eは端子である。 なお、図中、同一符号は同一、又は相当部分を示す。
ブロック図、第２図は第１図の動作を説明する回路図、
第３図は従来の半導体メモリ装置のブロック図、第４図
は第３図動作を説明する回路図を示す。 図において、１はロウアドレスバッファ、２はロウデコ
ーダ、３はカラムアドレスバッファ、４はカラムデコー
ダ、５はメモリマトリックス部、６はセンスアンプ部、
７は出力制御部、8,8a,8bはメモリセル、9a,9bはビット
線、10は電源端子、11a,11bはビット線負荷、12はトラ
ンスファゲート、13はテスト信号発生部、14は反転ロウ
デコーダ、（15）は反転カラムデコーダ、16は排他的論
理和部、ａはロウアドレス信号、a1は１からの信号、▲
▼はa1の反転信号、c,c1,▲▼は２からの信
号、ｂはカラムアドレス信号、b1は３からの信号、▲
▼はb1の反転信号、d,d1,▲▼は４からの信号、
ｅはWI信号、f,f1,f2は読み出し信号、ｇは出力信号、
ｈはテスト信号、ｉはテスト時回路活性化信号、１は16
からの信号、A,B,C,D,Eは端子である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】マトリックス状に配置された複数のメモリ
セルを有するメモリマトリックス部を備え、 ロウアドレス信号とカラムアドレス信号とを入力して前
記複数のメモリセルのテストを行なう半導体メモリ装置
であって、 前記ロウアドレス信号に応答して前記複数のメモリセル
のうち対応するロウアドレスのメモリセルを選択するロ
ウデコーダと、 前記カラムアドレス信号に応答して前記複数のメモリセ
ルのうち対応するカラムアドレスのメモリセルを選択す
るカラムデコーダと、 前記テスト時に前記ロウアドレス信号をもとに反転ロウ
アドレス信号を生成し、前記ロウデコーダによる選択と
同時に前記反転ロウアドレス信号に応答して前記複数の
メモリセルのうち対応する反転ロウアドレスのメモリセ
ルを選択する反転ロウデコーダと、 前記テスト時に前記カラムアドレス信号をもとに反転カ
ラムアドレス信号を生成し、前記カラムデコーダによる
選択と同時に前記反転カラムアドレス信号に応答して前
記複数のメモリセルのうち対応する反転カラムアドレス
のメモリセルを選択する反転カラムデコーダと、 前記ロウデコーダと前記カラムデコーダとにより選択さ
れた第１のメモリセルからの情報と、前記反転ロウデコ
ーダと前記反転カラムデコーダとにより選択され前記第
１のメモリセルと同一の情報が書込まれた第２のメモリ
セルからの情報との排他的論理和をとる排他的論理和部
とを備えた半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075125A JP2862943B2 (ja) | 1990-03-23 | 1990-03-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075125A JP2862943B2 (ja) | 1990-03-23 | 1990-03-23 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276490A JPH03276490A (ja) | 1991-12-06 |
| JP2862943B2 true JP2862943B2 (ja) | 1999-03-03 |
Family
ID=13567168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075125A Expired - Fee Related JP2862943B2 (ja) | 1990-03-23 | 1990-03-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862943B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | メモリテスト回路 |
-
1990
- 1990-03-23 JP JP2075125A patent/JP2862943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03276490A (ja) | 1991-12-06 |
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|---|---|---|---|
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