JPH0325872B2 - - Google Patents
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- JPH0325872B2 JPH0325872B2 JP58048170A JP4817083A JPH0325872B2 JP H0325872 B2 JPH0325872 B2 JP H0325872B2 JP 58048170 A JP58048170 A JP 58048170A JP 4817083 A JP4817083 A JP 4817083A JP H0325872 B2 JPH0325872 B2 JP H0325872B2
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- Japan
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- test
- buffer
- output
- line pair
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000012360 testing method Methods 0.000 claims description 36
- 239000000872 buffer Substances 0.000 claims description 27
- 230000015654 memory Effects 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに関し、特にテストが短
時間にできるMOSダイナミツクRAMに関する。
時間にできるMOSダイナミツクRAMに関する。
第１図に従来の256Kbitでプリアンプ４個の
MOSダイナミツクRAMの構成図を示す。図にお
いて、１は外部アドレス信号A0，A1により出力
信号X0，0，X1，1が出力されるＸアドレスバ
ツフア、２は外部アドレス信号A2，A3，〜A8に
より出力信号X2，2，X3，3，〜X8，8が出
力されるＸアドレスバツフア、３は前記出力信号
X2，2，X3，3，〜X8，8が入力されてメモ
リセルブロツク６〜９に対しワード線WL0，
WL1〜WL127の１本を選択するＸデコーダ、４は
外部アドレス信号A0，A10，〜A17により出力信
号Y0，0，Y1，1，〜Y8，8が出力されるＹ
アドレスバツフア、５は前記出力信号Y0， 0，
Y1，1，〜Y8，8が入力されてコラム選択線
CL0，CL1，〜CL511の１本を選択するＹデコーダ
である。６，７，８，９は各々に前記ワード線
WL0，WL1〜WL127とコラム選択線CL0，CL1，
〜CL511が入力されるメモリセルブロツク、１０，
１１，１２，１３はメモリセルブロツク６，７，
８，９から入出力線対Ｉ／Ｏ１，１，〜
Ｉ／Ｏ４，４を介して入力されたデータを
増幅するプリアンプである。１４はブロツクセレ
クタ、１５は読み出しバツフア、１６は書き込み
バツフアであつて、ブロツクセレクタ１４はＸア
ドレスX0，0，X1，1によつてデータバス線対
DB１，１，〜DB４，４のうち１対のみ
を選択し、選択されたデータは読み出しデータバ
ス線対DBR，を介して読み出しバツフア１
５に送られ、出力信号DOUTとして出力される。書
き込みの場合は、入力信号DINが書き込みバツフ
ア１６及び書き込みデータバス線対DBW，
DBWを介してブロツクセレクタ１４に入力さ
れ、以後の過程を逆に経ることにより成される。
MOSダイナミツクRAMの構成図を示す。図にお
いて、１は外部アドレス信号A0，A1により出力
信号X0，0，X1，1が出力されるＸアドレスバ
ツフア、２は外部アドレス信号A2，A3，〜A8に
より出力信号X2，2，X3，3，〜X8，8が出
力されるＸアドレスバツフア、３は前記出力信号
X2，2，X3，3，〜X8，8が入力されてメモ
リセルブロツク６〜９に対しワード線WL0，
WL1〜WL127の１本を選択するＸデコーダ、４は
外部アドレス信号A0，A10，〜A17により出力信
号Y0，0，Y1，1，〜Y8，8が出力されるＹ
アドレスバツフア、５は前記出力信号Y0， 0，
Y1，1，〜Y8，8が入力されてコラム選択線
CL0，CL1，〜CL511の１本を選択するＹデコーダ
である。６，７，８，９は各々に前記ワード線
WL0，WL1〜WL127とコラム選択線CL0，CL1，
〜CL511が入力されるメモリセルブロツク、１０，
１１，１２，１３はメモリセルブロツク６，７，
８，９から入出力線対Ｉ／Ｏ１，１，〜
Ｉ／Ｏ４，４を介して入力されたデータを
増幅するプリアンプである。１４はブロツクセレ
クタ、１５は読み出しバツフア、１６は書き込み
バツフアであつて、ブロツクセレクタ１４はＸア
ドレスX0，0，X1，1によつてデータバス線対
DB１，１，〜DB４，４のうち１対のみ
を選択し、選択されたデータは読み出しデータバ
ス線対DBR，を介して読み出しバツフア１
５に送られ、出力信号DOUTとして出力される。書
き込みの場合は、入力信号DINが書き込みバツフ
ア１６及び書き込みデータバス線対DBW，
DBWを介してブロツクセレクタ１４に入力さ
れ、以後の過程を逆に経ることにより成される。
しかしながら従来のこのような構成では、プリ
アンプが複数ありながら、ブロツクセレクタでそ
れらの１個のみ選択されてしまうため、チツプ外
部には１メモリサイクルに１ビツトのデータしか
読み出せない。このためビツト集積度の増大に応
じで全メモリセルをテストする時間が増加してし
まうという欠点があつた。この次点を除去するた
めには特開昭57−105897号公報に開示されている
ように、ブロツクセレクタを介さず全メモリに同
一データを書込み、そのデータを読み出した結果
が全て同じであれば正常であるという判断をすれ
ば良い。ところがこのこのような試験をするため
にはデータ線対に書込、読出回路を接続する必要
があり、負荷容量が増加し、書込速度を上げるこ
とができないという問題がある。
アンプが複数ありながら、ブロツクセレクタでそ
れらの１個のみ選択されてしまうため、チツプ外
部には１メモリサイクルに１ビツトのデータしか
読み出せない。このためビツト集積度の増大に応
じで全メモリセルをテストする時間が増加してし
まうという欠点があつた。この次点を除去するた
めには特開昭57−105897号公報に開示されている
ように、ブロツクセレクタを介さず全メモリに同
一データを書込み、そのデータを読み出した結果
が全て同じであれば正常であるという判断をすれ
ば良い。ところがこのこのような試験をするため
にはデータ線対に書込、読出回路を接続する必要
があり、負荷容量が増加し、書込速度を上げるこ
とができないという問題がある。
本発明はこのような従来の欠点に鑑みてなされ
たもので、複数のプリアンプの出力を各々同時に
外部からモニタできるテスト手段を付加すること
により、短時間にすべてのメモリセルのテストが
できると共に、そのテスト手段の接続に伴う負荷
容量の増加を防止できる半導体メモリを提供する
ことを目的としている。
たもので、複数のプリアンプの出力を各々同時に
外部からモニタできるテスト手段を付加すること
により、短時間にすべてのメモリセルのテストが
できると共に、そのテスト手段の接続に伴う負荷
容量の増加を防止できる半導体メモリを提供する
ことを目的としている。
次に本発明の一実施例について第２図を用いて
説明する。第２図は第１図の構成にテスト手段と
してテストバツフア１７，１８，１９，２０とテ
スト制御端子２１を設けたもので、他の部分は第
１図と同様につき説明は省略する。プリアンプ１
０〜１３のデータバス線対DB１，１，〜DB
４，４はブロツクセレクタ１４に各々接続さ
れると共に、テストバツフア１７〜２０に接続さ
れている。又、第３図は第２図におけるテストバ
ツフア１７の一実施例を示している。第３図にお
いて、テスト制御端子２１に外部から制御信号が
入力され、テストバツフア１７〜２０が制御され
る。
説明する。第２図は第１図の構成にテスト手段と
してテストバツフア１７，１８，１９，２０とテ
スト制御端子２１を設けたもので、他の部分は第
１図と同様につき説明は省略する。プリアンプ１
０〜１３のデータバス線対DB１，１，〜DB
４，４はブロツクセレクタ１４に各々接続さ
れると共に、テストバツフア１７〜２０に接続さ
れている。又、第３図は第２図におけるテストバ
ツフア１７の一実施例を示している。第３図にお
いて、テスト制御端子２１に外部から制御信号が
入力され、テストバツフア１７〜２０が制御され
る。
第１のトランジスタに相当するトランジスタ２
２のドレインはデータバス線対の一方に相当する
DB１に接続され、ゲートはテスト制御端子２１
に接続され、ソースはノード２３を介して第１の
電極パツドに相当する電極パツド２４に接続され
ている。又、第２のトランジスタに相当するトラ
ンジスタ２５のドレインはデータバス線対の他方
に相当する１に接続され、ゲートはテスト制
御端子２１に接続され、ソースはノード２６を介
して第２の電極パツドに相当する電極パツド２７
に接続されている。なお、他のテストバツフア１
８，１９，２０も同様な構成となつている。
２のドレインはデータバス線対の一方に相当する
DB１に接続され、ゲートはテスト制御端子２１
に接続され、ソースはノード２３を介して第１の
電極パツドに相当する電極パツド２４に接続され
ている。又、第２のトランジスタに相当するトラ
ンジスタ２５のドレインはデータバス線対の他方
に相当する１に接続され、ゲートはテスト制
御端子２１に接続され、ソースはノード２６を介
して第２の電極パツドに相当する電極パツド２７
に接続されている。なお、他のテストバツフア１
８，１９，２０も同様な構成となつている。
次に上記構成の動作について説明する。読み出
し動作時の場合、メモリセルブロツク６〜９の内
の選択されたメモリセルのデータがプリアンプ１
０〜１３で増幅されてデータバス線対DB１，
DB１，〜DB４，４に出力される。そして、
ブロツクセレクタ１４では選択されたデータバス
線対のみのデータが読み出しバツフア１５を介し
て出力される。同時に各データバス線対のデータ
はテストバツフア１７〜２０にも伝達される。
し動作時の場合、メモリセルブロツク６〜９の内
の選択されたメモリセルのデータがプリアンプ１
０〜１３で増幅されてデータバス線対DB１，
DB１，〜DB４，４に出力される。そして、
ブロツクセレクタ１４では選択されたデータバス
線対のみのデータが読み出しバツフア１５を介し
て出力される。同時に各データバス線対のデータ
はテストバツフア１７〜２０にも伝達される。
第３図のテストバツフア回路において、テスト
時にテスト制御端子を「Ｈ」レベルにすると、ト
ランジスタ２２，２５が導通状態となり、データ
バス線対のデータをノード２３，２６を介して電
極パツド２４，２７に出力してチツプ外部からモ
ニタできる。
時にテスト制御端子を「Ｈ」レベルにすると、ト
ランジスタ２２，２５が導通状態となり、データ
バス線対のデータをノード２３，２６を介して電
極パツド２４，２７に出力してチツプ外部からモ
ニタできる。
又、テスト制御信号を「Ｈ」レベルにして電極
パツド２４，２７に相補入力電圧を与えることに
より書き込みも実行できる。
パツド２４，２７に相補入力電圧を与えることに
より書き込みも実行できる。
このように、ウエハのテスト時に各テストバツ
フア１７〜２０の電極パツド及びテスト制御端子
２１の電極パツドに探針を当てて、テスト制御端
子を「Ｈ」レベルとし、テストバツフア１７〜２
０の電極パツドに対して電圧の印加又は出力電圧
のモニタを行うことにより１メモリサイクルにお
いて、テストバツフア数、即ち、プリアンプの数
と同数に対し同時に書き込み又は読み出しのテス
トが実行できる。即ち、テスト時間がプリアンプ
数で割つた時間に短縮される。しかもテスト制御
端子を「Ｌ」レベルにすることにより、通常動作
に対しては何の影響も与えない。すなわち、テス
トバツフア回路が接続されていても、その回路が
切り離されているときにはメモリセルブロツクに
余分な負荷容量が付加されることはない。
フア１７〜２０の電極パツド及びテスト制御端子
２１の電極パツドに探針を当てて、テスト制御端
子を「Ｈ」レベルとし、テストバツフア１７〜２
０の電極パツドに対して電圧の印加又は出力電圧
のモニタを行うことにより１メモリサイクルにお
いて、テストバツフア数、即ち、プリアンプの数
と同数に対し同時に書き込み又は読み出しのテス
トが実行できる。即ち、テスト時間がプリアンプ
数で割つた時間に短縮される。しかもテスト制御
端子を「Ｌ」レベルにすることにより、通常動作
に対しては何の影響も与えない。すなわち、テス
トバツフア回路が接続されていても、その回路が
切り離されているときにはメモリセルブロツクに
余分な負荷容量が付加されることはない。
なお、上記実施例では256Kbitのメモリでプリ
アンプ４個の場合について説明したが、他のビツ
ト数、他のプリアンプ数の場合でも同様である。
アンプ４個の場合について説明したが、他のビツ
ト数、他のプリアンプ数の場合でも同様である。
又、MOSダイナミツクRAM以外のメモリ、即
ちスタチツクRAMやＰ−ROMであつても、プ
リアンプの数が出力端子の数より多い場合は適用
可能である。
ちスタチツクRAMやＰ−ROMであつても、プ
リアンプの数が出力端子の数より多い場合は適用
可能である。
以上述べてきたように本発明によれば、半導体
メモリのプリアンプのデータバス線対をテスト手
段としてのテストバツフア回路を用いて同時に書
き込み又は読み出しができるようにしたので、チ
ツプのテストが短時間にできて製造コストを大幅
に下げる効果がある。
メモリのプリアンプのデータバス線対をテスト手
段としてのテストバツフア回路を用いて同時に書
き込み又は読み出しができるようにしたので、チ
ツプのテストが短時間にできて製造コストを大幅
に下げる効果がある。
第１図は従来のMOSダイナミツクRAMの構成
図、第２図は本発明の一実施例によるMOSダイ
ナミツクRAMの構成図、第３図は第２図におけ
るテストバツフアの回路図である。なお、図中、
同一符号は同一又は相当部分を示す。 １，２……Ｘアドレスバツフア、３……Ｘデコ
ーダ、４……Ｙアドレスバツフア、５……Ｙデコ
ーダ、６〜９……メモリセルブロツク、１０〜１
３……プリアンプ、１４……ブロツクセレクタ、
１５……読み出しバツフア、１６……書き込みバ
ツフア、１７〜２０……テストバツフア、２１…
…テスト制御端子。
図、第２図は本発明の一実施例によるMOSダイ
ナミツクRAMの構成図、第３図は第２図におけ
るテストバツフアの回路図である。なお、図中、
同一符号は同一又は相当部分を示す。 １，２……Ｘアドレスバツフア、３……Ｘデコ
ーダ、４……Ｙアドレスバツフア、５……Ｙデコ
ーダ、６〜９……メモリセルブロツク、１０〜１
３……プリアンプ、１４……ブロツクセレクタ、
１５……読み出しバツフア、１６……書き込みバ
ツフア、１７〜２０……テストバツフア、２１…
…テスト制御端子。
Claims (1)
- 【特許請求の範囲】 １ 相補信号がデータとして出力される複数のメ
モリセルブロツクと、 各メモリセルブロツクから読み出されたデータ
をそれぞれ増幅するプリアンプと、 各プリアンプの増幅データをそれぞれ伝達する
データ線対と、 制御信号が供給されたときのみ各データ線対の
データを独立に出力端に接続するテストバツフア
回路とから構成される半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048170A JPS59175094A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048170A JPS59175094A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175094A JPS59175094A (ja) | 1984-10-03 |
| JPH0325872B2 true JPH0325872B2 (ja) | 1991-04-09 |
Family
ID=12795917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048170A Granted JPS59175094A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175094A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754640B2 (ja) * | 1984-11-22 | 1995-06-07 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JP2641867B2 (ja) * | 1987-06-30 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置 |
| JP2580224B2 (ja) * | 1988-01-20 | 1997-02-12 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3039793B2 (ja) * | 1990-07-05 | 2000-05-08 | 株式会社東芝 | 半導体メモリ装置 |
| JP3313591B2 (ja) * | 1996-10-02 | 2002-08-12 | 株式会社東芝 | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
-
1983
- 1983-03-22 JP JP58048170A patent/JPS59175094A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59175094A (ja) | 1984-10-03 |
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