JPS59175095A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS59175095A JPS59175095A JP58048171A JP4817183A JPS59175095A JP S59175095 A JPS59175095 A JP S59175095A JP 58048171 A JP58048171 A JP 58048171A JP 4817183 A JP4817183 A JP 4817183A JP S59175095 A JPS59175095 A JP S59175095A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- preamplifiers
- buffer
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに関し、特にテストが短時間にで
きるＭＯＳダイナミックＲＡＭ−に関する。
きるＭＯＳダイナミックＲＡＭ−に関する。
第１図に従来の２５６ＩＣｂｉｔでプリアンプ４個のＭ
ＯＳダイナミックＲＡＭの栴成図を示す。図において、
（１）は外部アドレス信号ん、ＡＩにより出力信号Ｘｏ
、 Ｘｏ 、 Ｘｒ 、 Ｘｒが出力されるＸアドレ
スバッファ、（２）ハ外部アドレス（４七’Ａ２． Ａ
３ 。
ＯＳダイナミックＲＡＭの栴成図を示す。図において、
（１）は外部アドレス信号ん、ＡＩにより出力信号Ｘｏ
、 Ｘｏ 、 Ｘｒ 、 Ｘｒが出力されるＸアドレ
スバッファ、（２）ハ外部アドレス（４七’Ａ２． Ａ
３ 。
〜Ａｓ Ｋニジ出力信号Ｘ２ ｒ Ｘ２ 、Ｘ３ ＋
Ｘ３ ｒ〜Ｘｓ 。
Ｘ３ ｒ〜Ｘｓ 。
ｚ 〃・出力されるＸアドレスバッファ、（３）は前記
出力信号Ｘｚ ｒ Ｘｚ 、 ＸＲｒ Ｘｓ〜Ｘｓ 、
Ｘｓが入力されてメモリセルブロック（６）〜（９）
に対しワード４１ＷＬｏ。
出力信号Ｘｚ ｒ Ｘｚ 、 ＸＲｒ Ｘｓ〜Ｘｓ 、
Ｘｓが入力されてメモリセルブロック（６）〜（９）
に対しワード４１ＷＬｏ。
ＷＬ、〜ＷＬ１２７の１本を選択するＸデコーダ、（４
）は外部アドレス信号Ａ９ ＋ Ａｔｏ ｒ〜ＡＩ７に
よシ出力信号Ｙｏ 、Ｙｏ 、 Ｙｓ 、 〜Ｙｓ 、
Ｙｐ が出力されるＸアドレスバッファ、（５ンは前
記出７７信号Ｙ、、Ｙ、。
）は外部アドレス信号Ａ９ ＋ Ａｔｏ ｒ〜ＡＩ７に
よシ出力信号Ｙｏ 、Ｙｏ 、 Ｙｓ 、 〜Ｙｓ 、
Ｙｐ が出力されるＸアドレスバッファ、（５ンは前
記出７７信号Ｙ、、Ｙ、。
ｙｔ 、 Ｙｌ 、〜Ｙｓ 、 Ｙｇが入力されてコラ
ム選択線ＣＬｏ 、 ＣＬｔ 、〜ＣＩＡｏ の１本を
選択するＹデコーダである。（６） 、 （７） 、
（８） 、 （９）は各々に前記ワード線ＷＬｏ 、
ＷＬｓ 、 〜ＷＬ１２７とコラム選択線ＣＬ。
ム選択線ＣＬｏ 、 ＣＬｔ 、〜ＣＩＡｏ の１本を
選択するＹデコーダである。（６） 、 （７） 、
（８） 、 （９）は各々に前記ワード線ＷＬｏ 、
ＷＬｓ 、 〜ＷＬ１２７とコラム選択線ＣＬ。
、ＣＬＩ、〜ＣＬｓｔ Ｉ が入力されるメモリセル
プロツク、（１０） 、 （，１１） 、 （１２）、
（１ａ）はメモリセルブロック（６） 、 （７）
、 （ｓ） 、 （９）から入出力線対Ｍｏ１．Ｉ４１
、〜Ｉ／６４ 、 ｌ１０４ を介して入力されたデ
ータを増幅するプリアンプである。（１４）はブロック
セレクタ、（１５）は読み出しバッファ、（１６）は書
き込みバッファであって、ブロックセレクタ（１４）は
ＸアドレスＸｏ 、Ｘｏ 、 Ｘ＋ 、 Ｘ＋によって
相補出力に相当するデータバス線対ＤＢＩ 、 ＤＢＩ
、〜ＤＢ４゜ＤＢ４ のうち１対のみ全選択し、選択
されたデータは読み出しデータバス線対ＤＢＲ，ＤＢＲ
を介して読み出しバッファ（１５）に送られ、出力信号
ＤＯＵＴ として出力される。書き込みの場合は、入
力信号ＤＥＮが書き込みバッファ（１６）及び書き込み
データバス線対ＤＢＷ、ＤＢＷｋ介してブロックセレク
タ（１４）に入力され、以後の過程を逆に経ることによ
り成される。
プロツク、（１０） 、 （，１１） 、 （１２）、
（１ａ）はメモリセルブロック（６） 、 （７）
、 （ｓ） 、 （９）から入出力線対Ｍｏ１．Ｉ４１
、〜Ｉ／６４ 、 ｌ１０４ を介して入力されたデ
ータを増幅するプリアンプである。（１４）はブロック
セレクタ、（１５）は読み出しバッファ、（１６）は書
き込みバッファであって、ブロックセレクタ（１４）は
ＸアドレスＸｏ 、Ｘｏ 、 Ｘ＋ 、 Ｘ＋によって
相補出力に相当するデータバス線対ＤＢＩ 、 ＤＢＩ
、〜ＤＢ４゜ＤＢ４ のうち１対のみ全選択し、選択
されたデータは読み出しデータバス線対ＤＢＲ，ＤＢＲ
を介して読み出しバッファ（１５）に送られ、出力信号
ＤＯＵＴ として出力される。書き込みの場合は、入
力信号ＤＥＮが書き込みバッファ（１６）及び書き込み
データバス線対ＤＢＷ、ＤＢＷｋ介してブロックセレク
タ（１４）に入力され、以後の過程を逆に経ることによ
り成される。
しかしながら従来のこのような構成では、プリアンプが
複数ｈ！ｌｌながら、ブロックセレクタでそれらの１個
のみ選択されてしまうため、チップ外部には１メモリサ
イクルに１ビツトのデータしか読み出せない。このため
ビット集積度の増大に応じて全メモリセルをテストする
時間が増加してしまうという欠点があった。
複数ｈ！ｌｌながら、ブロックセレクタでそれらの１個
のみ選択されてしまうため、チップ外部には１メモリサ
イクルに１ビツトのデータしか読み出せない。このため
ビット集積度の増大に応じて全メモリセルをテストする
時間が増加してしまうという欠点があった。
本発明はこのような従来の欠点に鑑みてなされたもので
、複数のプリアンプの出力を各々同時に外部からモニタ
できる論理ゲート回路を付加することにより、短時間に
すべてのメモリセルのテストができる半導体メモリを提
供することを目的としている。
、複数のプリアンプの出力を各々同時に外部からモニタ
できる論理ゲート回路を付加することにより、短時間に
すべてのメモリセルのテストができる半導体メモリを提
供することを目的としている。
し発明の実施例〕
次に本発明の一実施例について第２図を用いて説明する
。第２図は第１図の構成に論理ゲート回路からなるテス
トバッファ（１７）を設け／ヒもので、他の部分は第１
図と同様に″）き説明は省略する。
。第２図は第１図の構成に論理ゲート回路からなるテス
トバッファ（１７）を設け／ヒもので、他の部分は第１
図と同様に″）き説明は省略する。
プリアンプ（１０）〜（１３）のデータバス線対ＤＢＩ
。
。
ＤＢＩ 、ＤＢ４．ＤＢ４ はブロックセレクタ（１４
）に各々接続されると共に、テストバッファ（１７）に
接続されている。又、第３図は第２図におけるテストバ
ッファ（１７）の一実施例を示している。
）に各々接続されると共に、テストバッファ（１７）に
接続されている。又、第３図は第２図におけるテストバ
ッファ（１７）の一実施例を示している。
第３図において、（１８） 、 （１９） 、 （２０
） 、 （２１）は第１のＮＯＲゲート回路を構成する
トランジスタ、（２２）は電源ライン、（２３）は抵抗
、（２４）はメート（笈続点）１、（２５）はｔｊｒＩ
ｊＡパッド、（２６）はアース２イン、（２７＞ 、
（２８）、 （２９） 、 （３０）はプリアンプの相
補出力の一方の出力に相補するデータバス線対ＤＢＩ、
ＤＢ２．ＤＢ３．ＤＢ４のデータが入力されるゲート入
力端子、（３１ハ（３２） 、 ＜３３） 、 （３４
）は第２のＮＯＲゲート回路を構成するトランジスタ、
（３５〕に抵抗、（３６）はメート、（３７）は電極パ
ッド、（３８）、 （３９） 、 （４０） 、 （４
１）はプリアンプの相補出力の他方の出力に相当するデ
ータバス線対ＤＢＩ。
） 、 （２１）は第１のＮＯＲゲート回路を構成する
トランジスタ、（２２）は電源ライン、（２３）は抵抗
、（２４）はメート（笈続点）１、（２５）はｔｊｒＩ
ｊＡパッド、（２６）はアース２イン、（２７＞ 、
（２８）、 （２９） 、 （３０）はプリアンプの相
補出力の一方の出力に相補するデータバス線対ＤＢＩ、
ＤＢ２．ＤＢ３．ＤＢ４のデータが入力されるゲート入
力端子、（３１ハ（３２） 、 ＜３３） 、 （３４
）は第２のＮＯＲゲート回路を構成するトランジスタ、
（３５〕に抵抗、（３６）はメート、（３７）は電極パ
ッド、（３８）、 （３９） 、 （４０） 、 （４
１）はプリアンプの相補出力の他方の出力に相当するデ
ータバス線対ＤＢＩ。
ＤＢ２． 舊３３．ＤＢ４のデータが入力されるゲー
ト入力端子である。
ト入力端子である。
次に上記構成の動作について説明する。読み出し動作の
場合、各メモリセルブロック（６） 、 （７） 、
（８）、（９）の内選択されたメモリセルのデータがプ
リアンプ（Ｊｏ） 、 （１１） 、 （１２，） 、
（１ａ）で増幅されてデータバス線対ＤＢ１．ＤＢＩ
−ＤＢ４ 、ＤＢ４に出力される。この出力がブロッ
クセレクタ（１４）にそれぞれ入力され順次選択されて
、そのうち１対のデータバス線対の信号のみが読み出し
バッファ（１５）に出力される。この動作と同時にデー
タバス線対ＤＢＩ、 ＤＢＩ、〜ＤＢ４． ＤＢ４
のデータ拡テストバッファ（１７）に入力される。ここ
でゲート入力端子（２７）〜（３０）に入力される信号
がｒＨＪレベルならば電極パッド（２５）はｒＬＪレベ
ルトナク、又、ゲート入力端子（３８）〜（４１）に入
力される信号が「Ｌ」 レベルならば電極パッド（３７
）は「Ｈ」レベルとなる。このとき、ゲート入力端子（
３８）〜（４１） Ｋ入力される信号のうち１つでもｒ
ＨＪ レベルが入力されると電極パッド（３７）は１
〜′Ｌ」レベルとなり、電極パッド（２５） 、 （３
７）の両方がｒＬＪレベルとなってしまう。このように
、テスト時にすべてのメモリセルのデータが全て等しい
場合、各データバス線対に出力されるデータも等しくな
り、このときテストバッファ（１７）の電極パッド（２
５） 、 （３７）に現われる電圧レベルはお互に逆相
となシ、正常な記憶が成されているということになる。
場合、各メモリセルブロック（６） 、 （７） 、
（８）、（９）の内選択されたメモリセルのデータがプ
リアンプ（Ｊｏ） 、 （１１） 、 （１２，） 、
（１ａ）で増幅されてデータバス線対ＤＢ１．ＤＢＩ
−ＤＢ４ 、ＤＢ４に出力される。この出力がブロッ
クセレクタ（１４）にそれぞれ入力され順次選択されて
、そのうち１対のデータバス線対の信号のみが読み出し
バッファ（１５）に出力される。この動作と同時にデー
タバス線対ＤＢＩ、 ＤＢＩ、〜ＤＢ４． ＤＢ４
のデータ拡テストバッファ（１７）に入力される。ここ
でゲート入力端子（２７）〜（３０）に入力される信号
がｒＨＪレベルならば電極パッド（２５）はｒＬＪレベ
ルトナク、又、ゲート入力端子（３８）〜（４１）に入
力される信号が「Ｌ」 レベルならば電極パッド（３７
）は「Ｈ」レベルとなる。このとき、ゲート入力端子（
３８）〜（４１） Ｋ入力される信号のうち１つでもｒ
ＨＪ レベルが入力されると電極パッド（３７）は１
〜′Ｌ」レベルとなり、電極パッド（２５） 、 （３
７）の両方がｒＬＪレベルとなってしまう。このように
、テスト時にすべてのメモリセルのデータが全て等しい
場合、各データバス線対に出力されるデータも等しくな
り、このときテストバッファ（１７）の電極パッド（２
５） 、 （３７）に現われる電圧レベルはお互に逆相
となシ、正常な記憶が成されているということになる。
ところが電極パッド（２５）、（３７）に現われる電圧
レベルが同相ならば正常な記憶が成されていないという
ことになる。
レベルが同相ならば正常な記憶が成されていないという
ことになる。
以上のように、１メモリサイクルにおいてプリアンプ数
と同数のデータが同時にチェックできるため、テスト時
間がプリアンプ数で割った時間に短縮される。
と同数のデータが同時にチェックできるため、テスト時
間がプリアンプ数で割った時間に短縮される。
なお、上記実施例では２５６Ｋｂｉｔ のメモリ容量で
プリアンプ４個の場合について説明したが他のピット数
、他のプリアンプ数の場合でも同様である。
プリアンプ４個の場合について説明したが他のピット数
、他のプリアンプ数の場合でも同様である。
又、ＭＯＳダイナミックＲＡＭ以外のメモリ即ち、スタ
チックＲＡＭやＰ−ＲＯＭであってもプリアンプ数が出
力端子数より多い場合は適用可能である。
チックＲＡＭやＰ−ＲＯＭであってもプリアンプ数が出
力端子数より多い場合は適用可能である。
又、第３図の抵抗（２３） 、 （３５）の代りにクロ
ック制御されるスイッチング素子を設けて消費電力を低
減することも可能である。
ック制御されるスイッチング素子を設けて消費電力を低
減することも可能である。
以上述べたように本発明によれば、複数のプリアンプの
出力全論理ゲート回路を用いてモニタできるようにした
ので、チップのテストが短時間にでき、製造コストを大
幅に下げる効果がある。さらに、プリアンプ数が増加し
ても電極パッド数は２個でよく、チップ面積が増加しな
いという効果もある。
出力全論理ゲート回路を用いてモニタできるようにした
ので、チップのテストが短時間にでき、製造コストを大
幅に下げる効果がある。さらに、プリアンプ数が増加し
ても電極パッド数は２個でよく、チップ面積が増加しな
いという効果もある。
第１図は従来のＭＯＳダイナミックＲＡＭの構成図、第
２図は本発明の一冥施例によるＭＯＳダイナミックＲＡ
Ｍの構成図、第３図は第２図におけるテストバッファの
回路図である。 な）、図中、同一符号は同一、又は相当部分金示す。 （１） 、 （２＞・・・・Ｘアドレスバッファ、（３
）・・・・Ｘデコーダ、（４）・・・−Ｘアドレスバッ
ファ、（５）・・・・Ｘデコーダ、（６）〜（９）・・
・・メモリセルブロック、（１０）〜（１３）・・・・
プリアンプ、（１４）・・−−グロックセレクタ、（１
５）・・ｏｓ読み出しバッファ、（１６）・・・・書き
込みバッファ、（１７）−・−・テストバッファ、（１
８）〜（２１）。 （３１）〜（３４）・ψ・・トランジスタ、（２２）・
・・・電源ライン、（２３） 、 （３５）・・・・抵
抗、（２４） 。 （３６）・・・・ノード、（２５） 、 （３７）・・
・・ 電極パッド、（２６）・・・・アースライン、（
２７）〜（３０）（３８）〜（４１）・・・・ゲート入
力端子。 代理人 葛 野信 − ５７
２図は本発明の一冥施例によるＭＯＳダイナミックＲＡ
Ｍの構成図、第３図は第２図におけるテストバッファの
回路図である。 な）、図中、同一符号は同一、又は相当部分金示す。 （１） 、 （２＞・・・・Ｘアドレスバッファ、（３
）・・・・Ｘデコーダ、（４）・・・−Ｘアドレスバッ
ファ、（５）・・・・Ｘデコーダ、（６）〜（９）・・
・・メモリセルブロック、（１０）〜（１３）・・・・
プリアンプ、（１４）・・−−グロックセレクタ、（１
５）・・ｏｓ読み出しバッファ、（１６）・・・・書き
込みバッファ、（１７）−・−・テストバッファ、（１
８）〜（２１）。 （３１）〜（３４）・ψ・・トランジスタ、（２２）・
・・・電源ライン、（２３） 、 （３５）・・・・抵
抗、（２４） 。 （３６）・・・・ノード、（２５） 、 （３７）・・
・・ 電極パッド、（２６）・・・・アースライン、（
２７）〜（３０）（３８）〜（４１）・・・・ゲート入
力端子。 代理人 葛 野信 − ５７
Claims (3)
- （１）複数のプリアンプの出力のうち一部が選択出力さ
れる半導体メモリにおいて、これらのプリアンプの相補
出力を入力とする論理ゲート回路を設け、外Ｒｐよりモ
ニタするようにしたことを特徴とする半導体メモリ。 - （２）論理ゲート回路は第１．絽２のＮｏ）１ゲ一ト回
路からなることを特徴とする特許請求の範囲第１項記載
の半導体メモリ。 - （３）第１のＮＯＲゲート回路はプリアンプの相補出力
の一方の出力が加わり、第２のＮＯＲゲート回路はプリ
τンプの相補出力の他方の出力が加わることを特徴とす
る特許請求の範囲第２項記載の半導体メモリ。、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048171A JPS59175095A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048171A JPS59175095A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175095A true JPS59175095A (ja) | 1984-10-03 |
Family
ID=12795945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048171A Pending JPS59175095A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175095A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241800A (ja) * | 1987-03-16 | 1988-10-07 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPH02180000A (ja) * | 1988-12-31 | 1990-07-12 | Samsung Electron Co Ltd | 高密度メモリのテスト用並列リード回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573298A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Memory integrated circuit |
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
-
1983
- 1983-03-22 JP JP58048171A patent/JPS59175095A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573298A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Memory integrated circuit |
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241800A (ja) * | 1987-03-16 | 1988-10-07 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPH02180000A (ja) * | 1988-12-31 | 1990-07-12 | Samsung Electron Co Ltd | 高密度メモリのテスト用並列リード回路 |
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