JP2587973B2

JP2587973B2 - 冗長構成半導体メモリ

Info

Publication number: JP2587973B2
Application number: JP63036834A
Authority: JP
Inventors: 常夫松村; 順一井上; 恒夫真野; 順三山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-07-13
Filing date: 1988-02-19
Publication date: 1997-03-05
Anticipated expiration: 2012-03-05
Also published as: JPH01112598A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は冗長構成半導体メモリに関するものであり、
特に、試験時間の大幅な短縮が可能な冗長構成半導体メ
モリに関するものである。

〔従来の技術〕

従来、冗長構成半導体メモリでは、欠陥ビットを検出
して予備ワード線，予備ビット線という予備ラインへの
置換によって救済を行なっていた。その置換方法はアド
レス比較回路方式とデコーダ制御回路方式に大別され
る。

第15図はアドレス比較回路方式を採る冗長構成半導体
メモリの主要部を示したもので、簡略化のために予備ビ
ット線使用の場合のみを示している。本方式の特徴は、
欠陥ビットの番地（以下「欠陥番地」という）を予備コ
ラムデコーダ56内蔵の記憶素子57に登録しておき、欠陥
ビット選択時、同デコーダ56の出力がコラムデコーダ機
能停止回路59を活性させてコラムデコーダ55の出力をキ
ャンセルすると共に、置換済みの予備ビット線対４′を
選択して欠陥ビット救済を行なう点である。図中、予備
コラムデコーダイネーブル回路58は同デコーダ56と同様
な記憶素子57を内蔵し、対応する同デコーダ56に欠陥番
地が登録済みの場合に予備コラムデコーダイネーブル信
号SEBを出力する。なお、第15図において、１はメモリ
セルアレイ、２はワード線、３は本体メモリセル、３′
は予備メモリセル、７はセンス回路、60はマルチプレク
サ、61はデータ線、62はアドレス線であり、また予備コ
ラムデコーダ56内において、φ_Ｐはプリチャージクロッ
ク、V_CCは電源電圧である。

第16図はデコーダ制御回路方式を採る冗長構成半導体
メモリの主要部を第15図と同様に表わしたものである。
本方式の特徴は、欠陥番地を予め予備コラムデコーダ56
内蔵の記憶素子57に登録すると共に、対応したビット線
対４につながる記憶素子57に登録してビット線対４とマ
ルチプレクサ60の径路を切り離す点である。欠陥ビット
選択時、関係するビット線対４が選択されず、かつ置換
済みの予備ビット線対４′が選択され、欠陥ビット救済
が行なわれる。

従来の冗長構成半導体メモリは、試験時に複数個の本
体メモリセルおよび予備メモリセルに一括して試験情報
を書き込む手段と、試験時に入力する期待値情報と上記
複数個の本体メモリセルおよび予備メモリセルからの読
出し情報を一括して比較する手段とを有していなかっ
た。従って、従来の冗長構成半導体メモリの試験では、
メモリセルアレイ１内の本体メモリセル３、予備メモリ
セル３′の１ビット毎に対して試験情報の書込みと読出
しを行ない、読出し情報と期待値情報の比較をメモリ外
部のテスタ側で行なっていた。また試験時間の短縮を目
的として、例えば４ブロックに分割されたメモリセルア
レイ１のすべてのブロックにおいて、本体メモリセル３
または予備メモリセル３′の１ビットを選択状態とし、
同一の試験情報を同時に書き込むと共に、これら全ブロ
ックからの本体メモリセル３または予備メモリセル３′
の読出し情報のアンド（AND）処理をチップ内部で行な
う方法が提案された。この方法では、読出し情報のAND
処理結果をメモリテスタ側に送って上記全読出し情報と
期待値情報との一致検出に係る比較を行なっていた。

この試験時間短縮の手法はマルチビットテスト法と呼
ばれ、本手法を適用した半導体メモリのブロック構成の
概要を第17図に示す。図中、１′が４ブロックに分割さ
れたメモリセルアレイで、第15図に示したコラムデコー
ダ機能停止回路59および第15図，第16図に示したセンス
回路7,マルチプレクサ60,コラムデコーダ55を含んでい
る。63がAND処理を行なう論理回路、64が通常の読出し
情報またはAND処理結果のいずれかをデータ出力回路65
に伝達させる切替回路、66がデータ入力回路、67が試験
情報をメモリセルアレイ１′内の全ブロックに書込むた
めのデコーダである。また、試験モード設定信号TEは試
験時に、切替回路64,データ出力回路65,デコーダ67を制
御し、上記試験情報の書込みおよびAND処理結果の出力
をつかさどる。なお、このマルチビットテスト法を用い
た試験の詳細は「西村安正著，マルチビットテストモー
ドを用いた１メガビットDRAMの冗長構成試験，アイ・イ
ー・イー・イー，国際試験会議,826〜829頁,1986年」
（1986 IEEE,International Test Conference,pp.826
〜829,Redundancy Test for 1 Mbit DRAM using Multi
−bit−Test Mode,NISHIMURA）に記載されている。

以上述べてきたように、従来の冗長構成半導体メモリ
においては、試験が各メモリセル毎の上記比較動作また
は数ビット一括の上記比較動作で行なわれるため、冗長
構成半導体メモリの大容量化による試験時間の著しい増
加を伴うことになる。例えば最も簡単な試験情報のひと
つである「MSCAN」や隣接間干渉障害の検出に有効な「C
HECKERBOARD」を用いてサイクル時間300nsで試験を行っ
た場合、メモリ容量が256kb（キロビット）の冗長構成
半導体メモリの試験時間は各々0.3秒で済む。また４ビ
ット一括による同様の試験では、試験時間は各々0.1秒
以下で済む。

〔発明が解決しようとする課題〕

しかし、メモリ容量が16Mb（メガビット）に増大する
と、その試験時間は各々20秒ならびに５秒にも達する。
これら試験時間の増加は冗長構成半導体メモリのコスト
増加を引き起こし、ひいては量産化を阻害させるという
問題を有していた。

本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、冗長構成半導体メモリが大容
量化しても、試験時間の増加を伴わず、コスト増加とな
らず、従って量産化を阻害しない冗長構成半導体メモリ
を提供することにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明による冗長構
成半導体メモリは、選択されたワード線に接続された複
数個の本体メモリセルと予備メモリセルまたは選択され
た予備ワード線に接続された複数個の予備メモリセルに
同時に外部端子から「０」または「１」の試験情報を書
き込む一括書込手段と、選択されたワード線に接続され
た複数個の本体メモリセルと予備メモリセルまたは選択
された予備ワード線に接続された複数個の予備メモリセ
ルからの読出し情報と，外部端子か印加された「０」ま
たは「１」の期待値情報との比較を行なう比較手段と、
複数個の比較手段からの出力情報の論理和をとることで
ワード線単位の読出し情報と期待値情報との一致検出を
行なう同時検出手段と、欠陥メモリセルを有するビット
線が接続される比較手段を同時検出手段から切り離すと
ともに、置換された予備メモリセルを有する予備ビット
線が接続される比較手段を同時検出手段に接続する切替
制御手段とを設けるようにしたものである。

〔作用〕

本発明によると、冗長構成半導体メモリ試験時、ワー
ド線につながるすべての本体メモリセル，予備メモリセ
ルまたはワード線につながる複数個の本体メモリセル，
予備メモリセルに試験情報の一括書込みおよび一括比較
を行なうことができる。

〔実施例〕

第１図は本発明の第１の実施例を示す回路図であり、
本実施例は、同一メモリセルアレイ内のビット線対がセ
ンス回路に接続する折返し形ビット線構成を対象に、一
括書込みおよび一括比較の単位がワード線の場合の例で
ある。また冗長回路に関しては、予備ワード線，予備ビ
ット線を共に用いたロウ系，コラム系の欠陥救済が行な
える回路構成を例に挙げた。なお、コラム系の欠陥救済
に関連した制御回路はロウ系の制御回路と同様に考える
ことができるため、図からは省略した。また、第15図，
第16図で示したセンス回路７より右側の回路部も同様に
省略している。

第１図において、１はメモリセルアレイ、2a,2bはワ
ード線、2c,2dは予備ワード線、3a,3b,3a′,3b′は本体
メモリセルであり、例えばワード線2aに接続されたすべ
ての本体メモリセルを簡略化して２個で表わしている。
3a″,3b″,3c,3d,3c′,3d′,3c″,3d″は予備メモリセ
ルで、本体メモリセルと同様に簡略して表わしている。
4a,4b,4a′,4b′はビット線で、同様に簡略化して２対
で表わしている。なお、ここで、BL1と▲▼,BL2
と▲▼が各々ビット線対を形成し、ダミーセル
（図示せず）とセンス回路７の作用により、BL1と▲
▼には反対の情報が生じる。4c,4dは予備ビット線
で、同じくSBL1,SBL1で１組のビット線対を形成する。
５はロウデコーダ、５′は予備ロウデコーダ、５″はロ
ウデコーダ機能停止回路、６はワードドライバ、６′は
予備ワードドライバ、７はセンス回路、７′は予備セン
ス回路、８はビット線対対応の試験情報書込み制御ゲー
ト、８′は予備ビット線対対応の試験情報書込み制御ゲ
ート、９は試験情報書込み制御線、10は試験情報書込み
制御端子、11,12は試験情報書込み線、13,14は試験情報
書込み端子であり、試験情報書込み線11,12に互いに反
転したつまり相補的な電圧レベルを持った試験情報が印
加される。15はビット線対対応の比較回路、15a,15bは
比較回路15内のトランジスタ、15′は予備ビット線対対
応の比較回路、16は比較回路15又は15′を単位として後
述のノア（NOR）回路17と電気的に切り替えるための切
替制御手段としての切替制御回路、17は複数個の比較回
路15または15′の出力情報をもとにワード線対応の一致
検出を行なう同時検出手段であるNOR回路、17′はNOR回
路17の出力ノード、18は一括比較結果の出力端子、19は
比較回路15の出力ノード、19′は比較回路15′の出力ノ
ードである。

このような構成において、試験情報書込み制御ゲート
8,8′、試験情報書込み制御線９、試験情報書込み制御
端子10、試験情報書込み線11,12、試験情報書込み端子1
3,14などは一括書込み手段を構成し、試験情報書込み制
御線９、試験情報書込み制御端子10、試験情報書込み線
11,12、試験情報書込み端子13,14、比較回路15,15′、
切替制御回路16、NOR回路17、出力端子18などは一括比
較手段を構成する。

ここで試験情報書込み制御端子10は、試験情報書込み
時のみ「Ｈ」レベルが印加され、それ以外の場合は
「Ｌ」レベルになっている。試験情報書込み端子13,14
は、試験時のみ「Ｈ」レベルまたは「Ｌ」レベルが印加
され、それ以外の場合はオープン状態になっている。図
中、抵抗を介しての電源電圧V_CCの供給は、このオープ
ン状態で試験情報書込み線11,12を共に「Ｌ」レベルに
するためのものである。一括比較結果の出力端子18はプ
リチャージ時および一括比較結果として全ビット良が得
られた場合に「Ｌ」レベル、一括比較結果として不良ビ
ットが得られた場合に「Ｈ」レベルとなる。また、NOR
回路17内のφ_Ｐはプリチャージクロックである。なお、
上記端子13,14,18は通常のデータ入力端子，データ出力
端子で共用することも可能である。また、上記端子10に
関しては、試験情報書込み制御信号をチップ内部で発生
させることにより、省略可能である。

次に、第１の実施例による試験の一例を第２図に示す
タイミング図を用いて説明する。まず冗長回路を使用し
ない場合におけるワード線対応の試験情報の一括書込み
は以下の手順に従う。第２図（ａ）に示すプリチャージ
クロックφ_Ｐは「Ｌ」レベルとし、ロウデコーダ５を動
作させて１本のワード線2aを選択する。次に、第２図
（ｂ）に示すワード線駆動クロックを「Ｈ」レベルと
し、ワードドライバ６を動作させて選択されたワード線
2aを「Ｈ」レベルに立ち上げる。ワード線2aにつながる
すべての本体メモリセル，予備メモリセルの情報がビッ
ト線，予備ビット線上に現れた後、第２図（ｃ）に示す
センス回路駆動クロックを「Ｈ」レベルにしてセンス回
路7,予備センス回路７′を動作させる。これらセンス回
路の動作によりビット線，予備ビット線の電圧レベルが
確定した後、第２図（ｄ）に示すように、試験情報書込
み端子13,14に試験情報に応じた「Ｈ」レベルまたは
「Ｌ」レベルを印加する。次に、第２図（ｅ）に示すよ
うに、試験情報書込み制御端子10を「Ｈ」レベルを印加
して、上記試験情報に応じた電圧レベルをビット線，予
備ビット線上に伝達させる。この時点でワード線2aは
「Ｈ」レベルを保持しており、ワード線対応の試験情報
の一括書込みが行なわれる。次に、試験情報書込み制御
端子10を「Ｌ」レベル、さらに試験情報書込み端子13,1
4を「Ｈ」レベルにした後、通常のメモリ動作と同様な
タイミングでワード線駆動クロック，センス回路駆動ク
ロックを順次「Ｌ」レベルとして一連の書込み動作を終
了する。動作終了後は、端子13,14は「Ｈ」レベルにな
るので、出力端子18は「Ｌ」レベルに保持される。

このようにしてワード線を2a,2bと順に選択して、試
験情報書込み端子13,14に印加する「Ｈ」レベル，
「Ｌ」レベルを順次入れ換えることにより、「MSCAN」
の試験情報が一括して書き込める。つまり、第１図で
は、メモリセル3a,3b,3a′,3b′,3a″,3b″に「Ｈ」レ
ベルまたは「Ｌ」レベルの情報が書き込まれる。また、
ワード線を2a,2bと順に選択して、試験情報書込み端子1
3,14に印加する「Ｈ」レベル，「Ｌ」レベルを２ワード
線毎に入れ換えることにより、「CHECKERBOARD」の試験
情報が一括して書き込める。つまり、第１図では、メモ
リセル3a,3a′,3a″に「Ｈ」レベルまたは「Ｌ」レベ
ル、メモリセル3b,3b′,3b″に「Ｌ」レベルまたは
「Ｈ」レベルの情報が書き込まれる。なお、この一括書
込みを容易にするため、試験情報書込み制御端子10に
「Ｈ」レベルを印加する際、センス回路駆動クロックを
一時「Ｌ」レベルとし、センス回路7,予備センス回路
７′のラッチを解除してもよい。また、試験情報書込み
制御端子10からの電圧印加により十分ビット線，予備ビ
ット線の電圧レベルが確定する場合は必ずしもセンス回
路7,予備センス回路７′を動作させる必要はない。

次に、ワード線対応の一括比較のシーケンスについて
説明する。まず、プリチャージ期間中はプリチャージク
ロックφ_Ｐが「Ｈ」レベルであり、一括比較結果の出力
ノード17′を「Ｈ」レベルにプリチャージしている。そ
の後、センス回路7,予備センス回路７′を動作させるタ
イミングまでは前記書込み動作と同様に行なう。次に、
ビット線，予備ビット線の電圧レベル確定後、試験情報
書込み端子13,14に前記書込み動作の試験情報とは反対
の電圧レベルを印加する。なお、この時、試験情報書込
み制御端子10は「Ｌ」レベルを保持させておく。その結
果、比較動作時に試験情報書込み端子13,14に印加した
試験情報の電圧レベルと本体メモリセルから読み出され
てビット線上に現れた電圧レベルとが一致した場合、す
なわち本体メモリセルから読み出されたデータが誤って
いる場合、比較回路15の出力ノード19が「Ｈ」レベルと
なり、NOR回路17の出力ノード17′を「Ｈ」レベルから
「Ｌ」レベルに変化させる。ここで、上記コラム系の冗
長回路を使用しない場合、第１図における切替制御回路
16は比較回路15′とNOR回路17を電気的にしゃ断する。
従って、予備ビット線4c,4d上の予備メモリセル3a″,3
b″は一括比較の対象外となる。従って、一括比較結果
の出力端子18の「Ｌ」レベルから「Ｈ」レベルへの変化
を観測することにより、選択ワード線に接続された本体
メモリセル全体の中のいずれかに不良ビットが存在して
いることが検出される。これを第２図（ｆ）に示す。第
２図（ｆ）において、実線の「Ｈ」レベルは不良ビット
がある場合を示し、点線の「Ｌ」レベルは全ビット良ま
たは書込み中の場合を示す。なお、第２図（ｅ）に示す
試験情報書込み制御端子10のレベルは比較時においては
点線で示すように「Ｌ」レベルとなる。

次に、上記試験情報の電圧レベルと本体メモリセルか
らの読出しデータとが一致する動作の具体例について説
明する。一括書込みにおいて、試験情報書込み端子13を
「Ｌ」レベルとして本体メモリセル3aに「Ｈ」レベルの
試験情報を書き込んだ場合を例として説明する。この場
合、一括比較においては、試験情報書込み端子13には
「Ｈ」レベル、試験情報書込み端子14には「Ｌ」レベル
が印加され、本体メモリセル3aからのデータと比較され
る。一括比較において本体メモリセル3aから読み出され
たデータのレベルが誤って「Ｌ」レベルであった場合、
ビット線BL1すなわち比較回路15の上段のトランジスタ1
5aのゲートは「Ｌ」レベルとなり、トランジスタ15aは
オフとなる。この場合、ビット線▲▼のレベルは
ダミーセルとセンス回路７の作用により「Ｈ」レベルと
なり、比較回路15の下段のトランジスタ15bのゲートは
「Ｈ」レベルとなる。これによりトランジスタ15bはオ
ンとなり、試験情報書込み端子14から比較回路15に入力
された「Ｈ」レベルが出力ノード19に現れ、NOR回路17
の出力ノード17′を「Ｈ」レベルから「Ｌ」レベルに変
化させる。ここで切替制御回路16は比較回路15とNOR回
路17を電気的に接続し、比較回路15′とNOR回路17を電
気的にしゃ段している。なお、以上の動作は試験情報書
込み端子13,14が書込み時において「Ｌ」レベル，
「Ｈ」レベルの場合について説明したが、試験情報書込
み端子13,14が書込み時において「Ｈ」レベル，「Ｌ」
レベルの場合も同様の動作となる。

また、以上述べてきた一括書込み・一括比較の試験方
法では、試験情報として「MSCAN」，「CHECKERBOARD」
を例に示してきたが、「MARCHING」を用いた試験も可能
である。これは、全メモリセルに対するバックグラウン
ドデータの書込みおよび引き続いて行なわれる読出しデ
ータの一括比較を「MSCAN」使用時と同様に行ない、さ
らに試験情報書込み端子13,14に与える電圧レベルを反
転させて「MSCAN」使用時と同様に一括書込み・一括比
較を行なうシーケンスにより実現できる。ただし本発明
では、ワード線につながるすべてまたは複数個の本体メ
モリセル，予備メモリセルに一括して同じレベルの情報
を書き込むため、従来の試験方法において検出可能であ
ったコラムアドレス系の不良検出が不可能である。従っ
て、このコラムアドレス系の不良検出に関しては、例え
ばメモリセルアレイ１内の１本または数本のワード線に
つながるすべての本体メモリセル，予備メモリセルを対
象に、「MARCHING」を用いた試験を別に実施する。

次に、第１の実施例において、メモリセルアレイ１内
のすべての本体メモリセルを試験して、欠陥メモリセル
を含むワード線またはビット線を予備ワード線または予
備ビット線に置換した場合について説明する。冗長構成
半導体メモリの試験では、上記各予備ラインに置換後、
再試験を行なって不良ビットが選択されないことを検査
する必要がある。この再試験において同様に第１の実施
例における試験方法を用いることができる。

最初に、ロウ系の冗長回路が使用された場合、例えば
予備ワード線2cが選択された場合、ワード線対応の試験
情報を一括して書き込む手順は以下の通りである。冗長
構成半導体メモリにおいて、欠陥救済時、不良ビットが
存在するワード線を選択する番地は予備ロウデコーダ
５′内の記憶素子に登録されることにより、予備ワード
線の番地への置換がなされる。例えば第１図において、
ワード線2aに接続された本体メモリセルに不良ビットが
存在する場合、予備ワード線2cが置換の対象となる。ま
ず第２図（ａ）に示すプリチャージクロックφ_Ｐを
「Ｌ」レベルとし、予備ロウデコーダ５′を動作させ
る。登録済の番地と新たに入力されたロウアドレス情報
とが一致した場合、予備ロウデコーダ５′はロウデコー
ダ機能停止回路５″を動作させてロウデコーダ５を不活
性化させるとともに、置換対象の予備ワード線2cを選択
する。次に第２図（ｂ）に示すワード線駆動クロックを
「Ｈ」レベルとし、予備ワードドライバ６′を動作させ
て予備ワード線2cを「Ｈ」レベルに立ち上げる。ここで
ワード線2aは、ロウデコーダ５が動作しないため、
「Ｌ」レベルを保持する。予備ワード線2cにつながる予
備メモリセルの情報がビット線，予備ビット線上に現れ
た後、第２図（ｃ）に示すセンス回路駆動クロックを
「Ｈ」レベルにしてセンス回路7,予備センス回路７′を
動作させる。これらセンス回路の動作によりビット線，
予備ビット線の電圧レベルが確定した後、第２図（ｄ）
に示すように、試験情報書込み端子13,14に試験情報に
応じた「Ｈ」レベルまたは「Ｌ」レベルを印加する。次
に、第２図（ｅ）に示すように、試験情報書込み制御端
子10に「Ｈ」レベルを印加して、上記試験情報に応じた
電圧レベルをビット線，予備ビット線上に伝達させる。
この時点で予備ワード線2cは「Ｈ」レベルを保持してお
り、ワード線対応の試験情報の一括書込みが行なわれ
る。次に、試験情報書込み制御端子10を「Ｌ」レベル、
さらに試験情報書込み端子13,14を「Ｈ」レベルにした
後、通常のメモリ動作と同様なタイミングでワード線駆
動クロック，センス回路駆動クロックを順次「Ｌ」レベ
ルとして一連の書込み動作を終了する。

次に、ロウ系の冗長回路が使用された場合、例えば予
備ワード線2cが選択された場合のワード線対応の一括比
較のシーケンスについて説明する。まず、第１図におけ
るセンス回路7,予備センス回路７′を動作させるタイミ
ングまでは上記書込み動作と同様に行なう。次に、ビッ
ト線，予備ビット線の電圧レベル確定後、試験情報書込
み端子13,14に前記書込み動作の試験情報とは反対の電
圧レベルを印加する。なお、この時、試験情報書込み制
御端子10は「Ｌ」レベルを保持させておく。その結果、
比較動作時に試験情報書込み端子13,14に印加した試験
情報の電圧レベルと予備メモリセルから読み出されてビ
ット線，予備ビット線上に現れた電圧レベルとが一致し
た場合、すなわち予備メモリセルから読み出されたデー
タが誤っている場合、比較回路15の出力ノード19が
「Ｈ」レベルとなり、NOR回路17の出力ノード17′をプ
リチャージ時の「Ｈ」レベルから「Ｌ」レベルに変化さ
せる。ここでロウ系の冗長回路のみを使用する場合、第
１図における切替制御回路16は比較回路15′とNOR回路1
7を電気的にしゃ断する。従って、予備ワード線2cにつ
ながる予備メモリセル3c″は一括比較の対象外となる。
その結果、一括比較結果の出力端子18の「Ｌ」レベルか
ら「Ｈ」レベルへの変化を観測することにより、予備ワ
ード線2cに接続された予備メモリセルの中に不良ビット
が存在していることが検出される。これを第２図（ｆ）
に示す。第２図（ｆ）において、実線の「Ｈ」レベルは
不良ビットがある場合を示し、点線の「Ｌ」レベルは全
ビット良または書込み中の場合を示す。なお使用する試
験情報の種類、回路構成，回路動作に関する種々の変更
などは前記した冗長回路を使用しない場合の第１の実施
例に準ずる。

次に、コラム系の冗長回路が使用された場合における
ワード線対応の試験情報の一括書込み・一括比較につい
て説明する。ここで欠陥メモリセルを含むビット線を予
備ビット線に置換する欠陥救済は前記ロウ系欠陥救済と
同様に行なわれる。また、第１図に示した一連の試験回
路では、切替制御回路16は、上記不良ビットのあるビッ
ト線がつながる比較回路15とNOR回路17との接続を電気
的にしゃ断するとともに、置換対象の予備ビット線がつ
ながる比較回路15′とNOR回路17とを電気的に接続する
機能を持つ。具体的に、第１図においてビット線対4a,4
b上に不良ビットがあり、予備ビット線対4c,4dに置換さ
れた場合で、選択ワード線2aに設定した時の回路動作に
ついて以下に説明する。最初に、ワード線対応の試験情
報の一括書込みに関しては、前記冗長回路を使用しない
場合の回路動作と同じである。次に、ワード線対応の試
験情報の一括比較では、まず第１図におけるセンス回路
7,予備センス回路７′を動作させるタイミングまでは前
記書込み動作と同様に行なう。次に、ビット線，予備ビ
ット線の電圧レベル確定後、試験情報書込み端子13,14
に前記書込み動作の試験情報とは反対の電圧レベルを印
加する。なお、この時、試験情報書込み制御端子10は
「Ｌ」レベルを保持させておく。その結果、例えば比較
動作時に試験情報書込み端子13,14に印加した試験情報
の電圧レベルと予備メモリセルから読み出されて予備ビ
ット線上に現れた電圧レベルとが一致した場合、すなわ
ち予備メモリセルから読み出されたデータが誤っている
場合、比較回路15′の出力ノード19′が「Ｈ」レベルと
なり、NOR回路17の出力ノード17′をプリチャージ時の
「Ｈ」レベルから「Ｌ」レベルに変化させる。従って、
一括比較結果の出力端子18の「Ｌ」レベルから「Ｈ」レ
ベルへの変化を観測することにより、ワード線2aに接続
された予備メモリセルに不良ビットが存在していること
が検出される。なお第１図における切替制御回路16はビ
ット線対4a,4bにつながる比較回路15とNOR回路17を電気
的にしゃ断する。従って、ビット線対4a,4b上の不良ビ
ットの情報は一括比較の対象外となる。また、使用する
試験情報の種類、回路構成，回路動作に関する種々の変
更などは前記した冗長回路を使用しない場合の第１の実
施例に準ずる。さらに、ロウ系とコラム系両方の冗長回
路が使用された場合に関しては、前記ロウ系のみ使用時
とコラム系のみ使用時の試験を合わせた場合に相当し、
その試験方法は前記と同様に説明できる。

以上述べてきたように、第１の実施例における試験方
法によれば、ワード線対応に一括書込みおよび一括比較
が行なえるため、試験時間を従来の冗長構成半導体メモ
リの1/nに短縮することができる。ただし、上記ｎはワ
ード線および予備ワード線に接続される一括書込み・一
括比較が行なわれるメモリセル数であり、通常500また
は1000以上の大きな値を採る。

第３図は第１図における切替制御回路16の構成例を示
したものである。図中、四角および丸で囲まれた抵抗表
示の素子R1〜R4が記憶素子で、例えば素子R1と素子R2は
通常低抵抗値を持ち、素子R3とR4は無限大に近い高抵抗
値を持つ。これらの素子は例えば多結晶シリコンなどで
形成され、レーザ照射などの手段によって互いに逆の電
気的特性（高抵抗と低抵抗という逆の電気的特性）を持
つように変化する。つまり、高抵抗の素子が低抵抗に変
化し、あるいは、低抵抗の素子が高抵抗に変化する。コ
ラム系の冗長回路が使用されている場合、不良ビットに
関係した比較回路15の出力ノード19につながる素子R1お
よびR4のみが各々無限大に近い高抵抗値および低抵抗値
を持ち、置換対象の予備ビット線対に関係した比較回路
15′の出力ノード19′につながる素子R1とR3が低抵抗
値、R2が無限大に近い高抵抗値を持つように各素子をセ
ットする。また、不良ビットに関係しない比較回路15の
出力ノード19につながる複数個の素子R1およびR4は各々
低抵抗値および無限大に近い高抵抗値を持つ。再試験の
結果、置換した予備ビット線対にさらに不良ビットが検
出された場合、素子R1を低抵抗値から無限大に近い高抵
抗値を持つようにセットし直す。さらに、素子R1の再セ
ットに伴い、NOR回路17への入力ノード19′を「Ｌ」レ
ベルに固定する。また、ロウ系のみの冗長回路の使用お
よび冗長回路未使用の場合には、素子R1とR2が低抵抗
値、R3とR4が無限大に近い高抵抗値を持つようにセット
する。その結果、比較回路15′がNOR回路17につながる
径路において、素子R1,R2を介した「Ｌ」レベルの設定
が成り立ち、比較回路15′の出力結果を受けてNOR回路1
7が動作することを避けることができる。なお、この素
子の形状，電気的特性および抵抗値のセット手法は上記
に限定されない。また、図中の比較回路15′に関係する
素子R1を省略した構成も同様に本発明の範疇に属する。
さらに、第４図に示すように、第３図中の素子R1を切替
制御回路16に内蔵する代わりにNOR回路17に内蔵しても
よい。この場合、素子R4を省くことができる。

第５図は第３図における各素子をNOR回路17に内蔵し
た別の構成例を示したものである。冗長構成半導体メモ
リの大容量化に伴いビット線ピッチが縮小すると、切替
制御回路16内の素子を狭いビット線ピッチに納めること
が難しくなる。第５図における構成は、R1等の素子のピ
ッチを第３図，第４図に示した構成の２倍に緩和させた
例を示している。第１図に示したNOR回路17を多段構成
とし、NOR回路間に素子を配置した点が特徴である。各N
OR回路の入力段のレベルを一致させるため、NOR回路間
にCMOSインバータを挿入している。第５図に示した構成
では、コラム系の冗長回路使用時、比較回路２回路分が
置換の単位となる。また、図中の前段のNOR回路に対す
る入力数をより増加させることで、素子ピッチはさらに
緩和可能になる。なお、図中の素子R1を第４図で示した
ように配置した構成も同様に本発明の範疇に属する。

第６図は第４図で示したNOR回路17の別の構成例を示
したもので、第４図中で予備ビット線に関係する記憶素
子R1〜R3をトランジスタQ1で置換した点に特徴がある。
トランジスタQ1は置換済みの予備ビット線対４′につな
がるNOR回路の個所を活性化させる役割を持つ。第６図
における径路切り離し用の記憶素子57は第４図で示した
記憶素子R1と同じ性質を持つ。また、Ａはトランジスタ
Q1の制御信号で、第15図，第16図に示した予備コラムデ
コーダイネーブル信号SEBまたは複数の同信号SEBのOR信
号または同信号SEBと試験モード設定信号TEのAND信号が
用いられる。ここでTEは上記同時試験の期間を設定する
信号で、公知の回路により発生できる。またＦはNOR回
路17の出力情報である。

第６図において、不良ビット線対が存在する場合、対
応する欠陥番地の予備コラムデコーダ56（第15図，第16
図）への登録、予備コラムデコーダイネーブル回路58
（第15図，第16図）の活性化、NOR回路17内の記憶素子5
7の切断を行なう。その結果、NOR回路17内において、ト
ランジスタQ1がオンして予備ビット線対４′につながる
比較回路15′の出力情報が有効となり、不良ビット線対
に相当する符号４につながる比較回路15の出力情報が無
効となる。従って、予備ビット線対４への置換による欠
陥ビット救済後の再試験においても、選択ワード線上の
全メモリセルを対象とした同時試験が同様に実施でき
る。

第７図は本発明の第２の実施例の主要な構成を示した
ものである。本実施例の特徴は、第１図，第６図で示し
た試験情報を書込む回路部分、つまり試験情報書込み線
11,12と試験情報書込み制御ゲート8,8′をメモリ本体の
マルチプクレサ60′で共用した点にある。図中、B,Cは
マルチプクレサ60′内で予備ビット線対４′，ビット線
対４につながるトランジスタQ2,Q3の制御信号である。
なお、第15図、第16図で示したコラムデコーダ55、予備
コラムデコーダ56、予備コラムデコーダイネーブル回路
58および第15図で示したコラムデコーダ機能停止回路59
は本実施例においても必要であるが、簡略化のため省略
してある。また第７図は第16図に示した回路構成をもと
に表わしたもので、第15図に示した回路構成に適用する
場合にはビット線対４につながる記憶素子57を省略した
構成を採る。

第７図において、トランジスタQ1の制御信号Ａは第６
図の場合と同様に、予備コラムデコーダイネーブル信号
SEB（第16図参照）等が用いられる。また、トランジス
タQ2は以下に示す２項Ａ（１）,A（２）の場合にオンす
る。

Ａ（１）通常のメモリ動作時、予備メモリセルが選択状
態にあり、予備コラムデコーダ56の出力が「Ｈ」レベル
となる場合。

Ａ（２）試験時、試験情報の一括書込み状態で、かつ予
備コラムデコーダ56に欠陥番地が登録済みである場合。

従って、トランジスタQ2の制御信号Ｂは以下の論理式
で表わすことができる。

Ｂ＝TE・SCD_out＋TE・WE・SCD_enable ここで、TEは試験モード設定信号、SCD_outは予備コラ
ムデコーダ56の出力信号、WEは書込み制御クロック、SC
D_enableは予備コラムデコーダイネーブル信号である。

また、トランジスタQ3は以下に示す２項Ｂ（１）,B
（２）の場合にオンする。

Ｂ（１）通常のメモリ動作時、コラムデコーダ55の出力
が「Ｈ」レベルとなる場合。

Ｂ（２）試験時、試験情報の一括書込みの場合。

ただし、コラムデコーダ機能停止回路59を含む回路構
成の場合、上記Ｂ（１）の記載に、予備コラムデコーダ
56の出力が「Ｌ」レベルである条件を付加する必要があ
る。従って、トランジスタQ3の制御信号Ｃは以下の論理
式で表わすことができる。

Ｃ＝▲▼・CD_out＋TE・WE（コラムデコーダ機能停
止回路59を含まない回路構成の場合）（コラムデコーダ機能停止回路59を含まない回路構成の
場合）ここでCD_outはコラムデコーダ55の出力信号である。

本構成において、試験情報の一括書込みおよび期待値
情報との一括比較は以下の手順Ｃ（１）,C（２）に分類
される。

Ｃ（１）予備コラムデコーダに欠陥番地が未登録（SCD
_enable＝「Ｌ」レベル）の場合：まず、ワード線２の選
択後、データ線に所望の試験情報を印加する。信号Ｃの
みが「Ｈ」レベルとなるため、試験情報は全ビット線対
４にのみ現れ、ワード線２につながる全メモリセル３に
同時に書込まれる。一方、データ読出し時には信号A,B,
Cがすべて「Ｌ」レベルとなる。従って、全ビット線対
４に現れた読出し情報と、データ線に印加された期待値
情報（上記書込み時とは逆情報）とが比較回路15で比較
される。不良ビット検出時、NOR回路17の出力情報Ｆは
「Ｈ」レベルに変化する。

Ｃ（２）予備コラムデコーダに欠陥番地が登録済み（SC
D_enable＝「Ｈ」レベル）の場合：まず、ワード線２の
選択後、データ線に所望の試験情報を印加する。信号A,
B,Cがすべて「Ｈ」レベルとなるため、試験情報は予備
ビット線対４′および未切断の記憶素子57がつながる全
ビット線対４に現れ、ワード線２につながる全メモリセ
ル3,予備メモリセル３′に同時に書込まれる。データ読
出し時には信号Ａのみが「Ｈ」レベルとなる。従って、
未切断の記憶素子57がつながる全ビット線対４および予
備ビット線対４′に現れた読出し情報とデータ線に印加
された期待値情報とが比較回路15,15′で比較される。
不良ビット線対に関係したNOR回路17内の記憶素子57が
切断され、かつトランジスタQ1がオン状態にあるため、
欠陥メモリセルを除く全メモリセル３および予備メモリ
セル３′内の不良ビットがNOR回路17で検出される。

第８図は本発明の第３の実施例の主要な構成を示した
ものである。本実施例の特徴は、第２の実施例における
NOR回路17内の記憶素子57を、ビット線対４とマルチプ
クレサ60′を切り離す記憶素子57で共用した点にある。
本構成によれば、比較的大きな面積を必要とする記憶素
子数が削減でき、付加回路規模は10％以上低減可能にな
る。図中、トランジスタQ4,Q5はプリチャージ時、比較
回路15,15′内のトランジスタのゲートを「Ｌ」レベル
にする役割を果たす。従って、切断済みの記憶素子57が
つながる不良ビット線対に関係した比較回路15の出力ノ
ードN1が「Ｈ」レベルに立上がらないため、NOR回路17
の誤動作を防止できる。トランジスタQ4の制御信号Ｄは
プリチャージクロックφ_Ｐに相当する。またトランジス
タQ5の制御信号Ｅにはプリチャージクロックφ_Ｐの反転
信号、同反転信号と試験モード設定信号TEとのAND信
号、同反転信号と書込み制御クロックWEの反転信号▲
▼とのAND信号、同反転信号とTEとWEとのAND信号のい
ずれを用いても良い。なお、上記ノードN1の「Ｌ」レベ
ルを保証するため、NOR回路17内に第９図に示すトラン
ジスタQ6を付加しても良い。また第８図における比較回
路15,15′とNOR回路17の接続関係は第７図と同様な構成
を採っても良い。

次に、ワード線を単位としたメモリセルアレイ内の一
括試験と共に、第７図，第８図図中のマルチプクレサ6
0′、比較回路15,15′、NOR回路17の部分の機能検査を
行なう試験の場合について考察する。ここで機能検査は
例えば以下の手順で行なう。まず、欠陥ビットを含まな
いメモリセルがつながるワード線１本を対象に、マルチ
プクレサ60′経由で試験情報を同時に書込み、全読出し
情報と期待値情報との比較を行なう。その結果、NOR回
路17の出力情報Ｆが「Ｌ」レベルとなることを確認す
る。次に、コラムデコーダを動作させ、マルチプクレサ
60′経由で上記ワード線上の１ビットのみに上記試験情
報の逆データを書込む。その後、逆データを含む全読出
し情報と期待値情報との比較を行なう。その結果、上記
Ｆが「Ｈ」レベルとなり、期待値情報と異なる逆データ
を正常に検出することを確認する。

以上述べてきた機能検査および一括試験を実現するた
めに、制御信号Ａは試験時の読出し状態で、予備コラム
デコーダに欠陥番地が登録済みの場合のみ「Ｈ」レベル
となる。従ってＡの論理式は以下の通りとなる。

Ａ＝TE・▲▼・SCD_enable また、制御信号Ｂは以下に示す３項Ｄ（１）〜Ｄ
（３）の場合に「Ｈ」レベルとなる。

Ｄ（１）通常のメモリ動作時、予備コラムデコーダ出力
が「Ｈ」レベルの場合。

Ｄ（２）上記機能検査時、試験情報の書込み状態で、予
備コラムデコーダ出力が「Ｈ」レベルの場合。

Ｄ（３）試験時、試験情報の一括書込み状態で、予備コ
ラムデコーダに欠陥番地が登録済みの場合。

従って、Ｂは以下の論理式で表わすことができる。

ここでT_CTLは上記機能検査時と試験時とを区別する制
御信号で、試験時に「Ｈ」レベルとなる。また上記機能
検査状態はTE・▲▼が「Ｈ」レベルの場合であ
る。

次に、制御信号Ｃはコラムデコーダ機能停止回路59の
有無に応じ、以下に示す３項の場合に「Ｈ」レベルを採
る。まず同回路59がない回路構成では以下のＥ（１）〜
Ｅ（３）の通りとなる。

Ｅ（１）通常のメモリ動作時、コラムデコーダ出力
「Ｈ」レベルの場合。

Ｅ（２）上記機能検査時、試験情報の書込み状態で、コ
ラムデコーダ出力が「Ｈ」レベルの場合。

Ｅ（３）試験時、試験情報の一括書込みの場合。

また、同回路59を含む回路構成では以下のＦ（１）〜
Ｆ（３）の通りとなる。

Ｆ（１）通常のメモリ動作時、コラムデコーダ出力が
「Ｈ」レベル、かつ予備コラムデコーダ出力が「Ｌ」レ
ベルの場合。

Ｆ（２）上記機能検査時、試験情報の書込み状態で、コ
ラムデコーダ出力が「Ｈ」レベル、かつ予備コラムデコ
ーダ出力が「Ｌ」レベルの場合。

Ｆ（３）試験時、試験情報の一括書込みの場合。

従って、Ｃは以下の論理式で表わすことができる。

（コラムデコーダ停止機能回路59を含まない回路構成の
場合）（コラムデコーダ停止機能回路59を含む回路構成の場
合）以上述べてきた本発明の実施例によれば、欠陥ビット
救済後の再試験も含め、ワード線，予備ワード線を単位
に試験情報の一括書込み、期待値情報との一括比較が行
なえるため、従来の試験に比べて試験時間を1/nに短縮
できる。ただし、ここでｎはワード線、予備ワード線に
つながる試験対象のメモリセル数であり、通常500以上
の大きな値を採る。

第10図は、第１図における比較回路15とビット線対4
a,4b又は比較回路15′と予備ビット線対4c,4dの接続関
係を変えた別の回路構成例である。この構成の特徴は、
比較回路15,15′内のトランジスタのゲートに対してビ
ット線対4a,4bまたは予備ビット線対4c,4dを交差接続さ
せた点である。この構成によると、ワード線対応の一括
比較時に、書込み動作時の試験情報と同一の（反転情報
でない）電圧レベルを試験情報書込み端子13,14に印加
することができる。従って、試験時に一括書込み動作と
一括比較動作を意識することなく所望の試験情報が印加
できるという利点がある。また、さらに、第１図におけ
る試験情報書込み制御ゲート8,8′、試験情報書込み制
御線９、試験情報書込み制御端子10、試験情報書込み線
11,12および試験情報書込み端子13,14は図中の構成に限
定されない。従って、例えば第１図における試験情報書
込み制御線９を２本に、試験情報書込み制御端子10を２
個にし、かつ試験情報書込み制御ゲート8,8′内の２個
のトランジスタをこの２本の試験情報書込み制御線９で
別個に制御してもよい。

第11図は本発明の第４の実施例を示す回路図である。
同図は、センス回路7,予備センス回路７′を挟んで異な
ったメモリセルアレイ内のビット線，予備ビット線でビ
ット線対を形成するオープンビット線構成を対象に、一
括書込みおよび一括比較の単位がワード線の場合の例で
ある。図中、１′はメモリセルアレイ、3as,3as′,3bs,
3bs′は予備メモリセル、4L,4L′,4R,4R′はビット線
で、4Lと4R,4L′と4R′が各々ビット線対を形成する。4
Ls,4Ls′,4Rs,4Rs′は予備ビット線で、4Lsと4Rs,4Ls′
と4Rs′が各々ビット線対を形成する。16′はメモリセ
ルアレイ１′に関連した切替制御回路、17″はワード線
対応の一致検出を行なうNOR回路、17aはNOR回路17″の
出力ノード、20,20′はビット線対の試験情報書込み制
御ゲート、20s、20s′は予備ビット線対応の試験情報書
込み制御ゲート、21,21′はビット線対応の比較回路、2
1s,21s′は予備ビット線対応の比較回路、22,23,24,25
は試験情報書込み線、26はNOR回路17,17″の出力情報を
もとにワード線対応の一致検出を行なうオア（OR）回
路、27,28,29,30は試験情報書込み端子、31,31′は比較
回路21,21′の出力ノード、31s,31s′は比較回路21s,21
s′の出力ノードである。第11図において第１図と同一
部分又は相当部分には同一符号が付してある。ここで、
試験情報書込み端子27,28,29,30は試験時のみ「Ｈ」レ
ベル又は「Ｌ」レベルが印加され、それ以外の場合はオ
ープン状態になっている。なお、第１図に示した予備ワ
ード線2c,2d、予備メモリセル3c〜3d″、ロウデコーダ
5,予備ロウデコーダ５′、ロウデコーダ機能停止回路
５″、ワードドライバ６、予備ワードドライバ６′はこ
の第４の実施例においても同様に必要であるが、第11図
では省略している。

第４の実施例における試験は、冗長回路の使用，未使
用にかかわらず、試験情報の一括書込みおよび一括比較
の制御方法が異なる点等を除けば第１の実施例と同様で
ある。従って、具体的な試験の手順については省略す
る。第４の実施例における各試験情報の一括書込みは次
のようにして行なわれる。まず、「CHECKERBOARD」の一
括書込みは、試験情報書込み端子27,29に「Ｈ」レベル
または「Ｌ」レベル、試験情報書込み端子28,30に
「Ｌ」レベルまたは「Ｈ」レベルを印加し、ワード線の
順次選択とともに、これら端子に印加する「Ｈ」レベ
ル，「Ｌ」レベルを順次入れ換えることにより達成され
る。「MSCAN」の一括書込みは、試験情報書込み端子27,
28に「Ｈ」レベルまたは「Ｌ」レベル、29,30に「Ｌ」
レベルまたは「Ｈ」レベルを印加し、これら端子に印加
された電圧レベルを固定してワード線を順次選択するこ
とにより達成される。また「MARCHING」に関しては、全
メモリセルに対するバックグラウンドデータの一括書込
みを上記「MSCAN」と同様に行ない、ワード線上の隣接
したメモリセルに対する反転情報の一括書込みを上記
「CHECKERBOARD」と同様に行なうことが実現できる。

一方、これら試験情報の一括比較は上記と反対の電圧
レベルを各々の端子に印加し、通常の読出し動作でビッ
ト線および予備ビット線上に現れる電圧レベルと比較す
ることで行なわれる。また、NOR回路17および17″の出
力情報のOR処理結果を用いて不良ビットの検出を行なっ
ている点が第１の実施例と異なる。一括比較結果の出力
端子18はプリチャージ時および一括比較結果として全ビ
ット良が得られた時に「Ｌ」レベル、一括比較結果とし
て不良ビットが得られた場合に「Ｈ」レベルとなる。ま
た、第１の実施例では述べたセンス回路7,予備センス回
路７′に関係したラッチの解除などは、この第４の実施
例の場合も同様に成り立つ。

さらに、切替制御回路16,16′およびNOR回路17,17″
は第３図〜第９図で示したと同様な構成も成り立つ。な
お、第４の実施例においてコラム系の冗長回路を用いる
場合、ビット線対4L,4Rは予備ビット線対4Ls,4Rsに置換
され、ビット線対4L′,4R′は予備ビット線対4Ls′,4R
s′に置換される。第４の実施例による試験方法を用い
ることによる試験時間の短縮効果などは第１の実施例と
同様である。

第12図は、第11図における試験情報書込み制御ゲート
20と比較回路21および試験情報書込み制御ゲート20′と
比較回路21′に挟まれた試験情報書込み部分および試験
情報書込み端子を含む回路系の別の構成例を抜粋したも
のである。なお、予備ビット線に関連した試験情報書込
み制御ゲート20sと比較回路21sおよび試験情報書込み制
御ゲート20s′と比較回路21s′などについては第12図中
の構成と同様であるため省略した。この構成の特徴は第
11図の構成に比べ、試験情報選択端子を新設することに
より試験情報書込み端子数を半分に減少させた点にあ
る。図中、32,32′,33,33′は試験情報書込み線、34,3
4′,35,35′は試験情報選択線、36,37は試験情報書込み
端子、38は試験情報選択端子、39は試験情報選択ゲート
で、ビット線１本おきに設けられる。また、第12図にお
いて第11図と同一部分又は相当部分には同一符号が付し
てある。

ここで、試験情報書込み端子36,37は試験時のみ
「Ｈ」レベルまたは「Ｌ」レベルが印加され、それ以外
の場合はオープン状態になっている。試験情報選択端子
38は「CHECKERBOARD」を用いる試験時に「Ｈ」レベル、
「MSCAN」を用いる試験時に「Ｌ」レベル、また「MARCH
ING」を用いる試験時に「Ｌ」レベルと「Ｈ」レベルが
交互に印加され、それ以外の場合はオープン状態になっ
ている。

第12図の回路における試験方法は、試験情報の一括書
込みおよび一括比較の制御方法が異なる点を除けば、第
４の実施例と同様である。この回路において、「CHECKE
RBOARD」の一括書込みは、試験情報書込み端子36に
「Ｈ」レベルまたは「Ｌ」レベル、試験情報書込み端子
37に「Ｌ」レベルまたは「Ｈ」レベル、試験情報選択端
子38に「Ｈ」レベルを印加し、ワード線の順次選択とと
もに、端子36,37に印加する「Ｈ」レベル，「Ｌ」レベ
ルを順次入れ換えることにより達成される。「MSCAN」
の一括書込みは、試験情報書込み端子36に「Ｈ」レベル
または「Ｌ」レベル、試験情報書込み端子37に「Ｌ」レ
ベルまたは「Ｈ」レベル、試験情報選択端子38に「Ｌ」
レベルを印加し、これら端子に印加された電圧レベルを
固定してワード線を順次選択することにより達成され
る。また「MARCHING」に関しては、第11図における説明
と同様となる。

一方、これら試験情報の一括比較は前記と反対の電圧
レベルを端子36,37に印加し、通常の読出し動作でビッ
ト線および予備ビット線上に現れる電圧レベルと比較す
ることで行なわれる。第12図の回路における試験時間の
短縮効果などは第１〜第４の実施例と同様である。

なお、第11図に示したオープンビット線構成におい
て、センス回路ピッチ内にメモリセルアレイ１′から１
への通過ビット線を配置し、かつ第１図における試験情
報書込み制御ゲート8,8′および比較回路15,15′を配置
した場合、メモリセルアレイ１側のNOR回路17のみを設
ければよいことは明らかである。また、この構成を採る
ことによる試験時間の短縮効果なども第１〜第４の実施
例と同様である。

第13図は本発明の第５の実施例を示す回路図であり、
超大容量の冗長構成半導体メモリを対象とした高密度メ
モリセルアレイ構成に適用したものである。このメモリ
セルアレイ構成の特徴は次の通りである。

メモリセル面積の縮小に伴うセンス回路ピッチの減少
を緩和させるために、センス回路，予備センス回路をメ
モリセルアレイの両側に分散して配置させた。

ビット線容量を減少させるためにビット線，予備ビッ
ト線を分割した。

メモリセルが接続せず、かつビット線，予備ビット線
と異なった配線層で形成したメインビット線，予備メイ
ンビット線を設け、これらビット線とメインビット線と
を電気的に接続させた。

第13図は折返し形ビット線構成を基本とし、メモリセ
ルアレイ１を２つのサブアレイ40,40′と２つの予備サ
ブアレイ40s,40s′に分割した構成例を１組のメインビ
ット線対のみで表わしたものである。センス回路7,予備
センス回路７′をメモリセルアレイ１の左右に配置させ
ることでセンス回路ピッチをメモリセルピッチの４倍に
まで広げることができる。図中、８″はビット線対対応
の試験情報書込み制御ゲート、8s,8s"は予備ビット線対
対応の試験情報書込み制御ゲート、15″はビット線対対
応の比較回路、15s,15s″は予備ビット線対対応の比較
回路、19″は比較回路15″の出力ノード、41,41′,42,4
2′はメインビット線、43,44,45はメインビット線，予
備メインビット線に係るスイッチ、46,47,48,49はビッ
ト線とメインビット線をつなぐスイッチである。また、
第13図において第１図，第11図と同一部分又は相当部分
には同一符号が付してある。なお、第１図に示した予備
ワード線2c,2d、予備メモリセル3c〜3d″、ロウデコー
ダ５、予備ロウデコーダ５″、ロウデコーダ機能停止回
路５″、ワードドライバ６、予備ワードドライバ６′は
この第５の実施例においても同様に必要であるが、第13
図では省略している。

第13図の構成による通常のメモリ動作として、図中の
ワード線２選択時の読出し動作を例として以下に述べ
る。まずワード線２の選択と同じタイミングでスイッチ
43,45〜47のみをオンさせる。その結果、メモリセル3a
の情報がスイッチ46,43を経由して左側のセンス回路７
に伝達され、増幅される。また、メモリセル3bの情報は
スイッチ47,45を経由して右側のセンス回路７に伝達さ
れ、増幅される。その後、マルチプレクサおよびデータ
出力回路（共に図示せず）を動作させ、読出し対象のメ
モリセル情報のみを読み出す。

次に、第５の実施例における試験の一例として、冗長
回路を使用しない場合について説明する。なお、冗長回
路使用時の試験に関しては、第１の実施例で述べた方法
が同様に採れるため、説明を省略する。以下にまずワー
ド線対応の試験情報の一括書込みを、対象となるワード
線が図中２の場合を例として説明する。ワード線２の選
択と共にスイッチ43,45〜47をオンさせる。メモリセル3
aの情報がスイッチ46,43、メモリセル3bの情報がスイッ
チ47,45を経てメインビット線41,41′上に現れた後、左
右のセンス回路７を動作させる。ここで、スイッチ44が
オフ状態にあるため、メモリセル3aの情報およびメモリ
セル3bの情報が現れるメインビット線41および41′は電
気的にしゃ断されている。センス回路７の動作により各
々のメインビット線の電圧レベルが確定した後、試験情
報書込み端子13,14に試験情報に応じた「Ｈ」レベルま
たは「Ｌ」レベルを印加する。次に、試験情報書込み制
御端子10に「Ｈ」レベルを印加して、上記試験情報に応
じた電圧レベルをそれぞれ試験情報書込み制御ゲート8,
スイッチ43,46および試験情報書込み制御ゲート８″，
スイッチ45,47を経由してビット線4,4′上に伝達させ
る。この時点でワード線２は「Ｈ」レベルを保持してい
るため、ワード線対応の試験情報一括書込みが行なわれ
る。次に、試験情報書込み制御端子10を「Ｌ」レベル、
さらに試験情報書込み端子13,14を「Ｈ」レベルにした
後、通常のメモリ動作と同様のタイミングでワード線を
非選択状態にして一連の書込み動作を終了する。このよ
うにしてワード線を2,2′と順次選択して、試験情報書
込み端子13,14に印加する「Ｈ」レベル，「Ｌ」レベル
を順次入れ換えることにより「MSCAN」の試験情報が一
括して書き込める。つまり第13図では、すべての本体メ
モリセル3a,3b,3a′,3b′に「Ｈ」レベルまたは「Ｌ」
レベルの情報が書き込まれる。またワード線を2,2′と
順次選択して、試験情報書込み端子13,14に印加する
「Ｈ」レベル，「Ｌ」レベルを２ワード線毎に入れ換え
ることにより「CHECKERBOARD」の試験情報が一括して書
き込める。つまり第13図では、本体メモリセル3aと3bに
「Ｈ」レベルまたは「Ｌ」レベル、3a′と3b′に「Ｌ」
レベルまたは「Ｈ」レベルの情報が書き込まれる。ま
た、「MARCHING」の一括書込みに関しては、第１の実施
例で述べた説明と同様である。さらに、センス回路のラ
ッチ解除といった回路動作に関する変更および試験情報
書込み制御ゲートと比較回路の接続個所や切替制御回路
に関する他の構成などもすべて第１の実施例と同様に考
えることができる。

次に、ワード線対応の一括比較のシーケンスについて
説明する。まずプリチャージ期間中は一括比較結果の出
力ノード17,17″を「Ｈ」レベルにプリチャージしてい
る。その後、センス回路，予備センス回路を動作させる
タイミングまでは前記書込み動作と同様に行なう。次に
メインビット線，予備メインビット線の電圧レベル確定
後、試験情報書込み端子13,14に前記書込み動作の試験
情報とは反対の電圧レベルを印加する。その結果、比較
動作時に試験情報書込み端子13,14に印加した試験情報
の電圧レベルと本体メモリセルおよび予備メモリセルか
ら読み出されてメインビット線，予備メインビット線上
に現れた電圧レベルとが一致した場合（誤りがあった場
合）、比較回路15,15″の出力ノード19,19″が「Ｈ」レ
ベルとなり、NOR回路17,17″の出力ノード17′,17aを
「Ｈ」レベルから「Ｌ」レベルに変化させる。従って、
一括比較結果の出力端子18の「Ｌ」レベルから「Ｈ」レ
ベルへの変化を観測することにより、選択ワード線に接
続された本体メモリセル全体の中のいずれかに不良ビッ
トが存在していることが検出される。ここで冗長回路を
使用しない場合、切替制御回路16,16′は比較回路15s,1
5s″とNOR回路17,17″を電気的にしゃ断している。この
第５の実施例の試験における試験時間の短縮効果などは
第１〜第４の実施例と同様である。

なお、第13図における試験情報書込み制御ゲート8,比
較回路15,NOR回路17などをセンス回路対応に設けず、い
ずれかの一方のセンス回路側にのみ設け、さらにOR回路
26を介さずに出力ノード17′を直接一括比較結果の出力
端子18と接続する構成も同様に本発明の範疇に属する。
この場合、ワード線または予備ワード線に接続するメモ
リセルの半分が一括書込みおよび一括比較の対象となる
ため、試験時間は従来の冗長構成半導体メモリの2/nに
短縮する。ただし、ここでｎはワード線または予備ワー
ド線に接続される一括書込み・一括比較が行なわれるメ
モリセル数である。また本発明は第13図におけるセンス
回路7,予備センス回路７′の配置に限定されない。さら
に本発明は第13図におけるメインビット線とビット線の
接続関係にも限定されない。従って、例えば試験情報書
込み制御ゲート８などを一方のセンス回路側にのみ設け
た前記セルアレイ構成では、第13図中のメインビット線
に係るスイッチ43,44,45が不要となるが、本発明はその
ようなセルアレイ構成に関しても有効である。また本発
明は第13図で示したような折返し形ビット線構成を基本
とした高密度メモリセルアレイ構成にも限定されない。
例えばオープンビット線構成を基本とした高密度メモリ
セルアレイ構成への適用例を第14図に示す。

第14図では、第13図と同様に、メモリセルアレイ１を
２つのサブアレイ40,40′と２つの予備サブアレイ40s,4
0s′に分割した構成例を１組のメインビット線対のみで
表わしている。また図面を簡略化するため、各種スイッ
チはトランジスタの代わりにバースイッチで表わしてい
る。図中、50,50′,51,51′,53,53′,54,54′はビット
線とメインビット線をつなぐスイッチ、52,52′および5
2s,52s′はメインビット線同士および予備メインビット
線同士をつなぐスイッチである。また第14図において第
１図，第11図，第13図と同一部分又は相当部分には同一
符号が付してある。なお、第１図に示した予備ワード線
2c,2d、予備メモリセル3c〜3d″、ロウデコーダ５、予
備ロウデコーダ５′、ロウデコーダ機能停止回路５″、
ワードドライバ６、予備ワードドライバ６′はこの実施
例においても同様に必要であるが、第14図では省略して
いる。

第14図の構成による試験方法を第５の実施例（第13
図）に準じて冗長回路を使用しない場合を対象に説明す
ると、以下の通りとなる。まず、ワード線対応の試験情
報の一括書込みを、対象となるワード線が図中２の場合
を例に説明する。ワード線２の選択と共にスイッチ50,5
1′をオンさせる。メモリセル3aの情報がスイッチ50、
メモリセル3bの情報がスイッチ51′を経てメインビット
線41,42′上に現れた後、左右にセンス回路７を動作さ
せる。ここでスイッチ52,52′がオフ状態にあるため、
メインビット線41と41′および42と42′は電気的にしゃ
断されている。センス回路７の動作によりそれぞれのメ
インビット線の電圧レベルが確定した後、試験情報書込
み端子27,28,29,30に試験情報に応じた「Ｈ」レベルま
たは「Ｌ」レベルを印加する。次に試験情報書込み制御
端子10に「Ｈ」レベルを印加して、前記試験情報に応じ
た電圧レベルをそれぞれ試験情報書込み制御ゲート8,ス
イッチ50および試験情報書込み制御ゲート８″，スイッ
チ51′経由でビット線4,4′上に伝達させる。この時点
でワード線２は「Ｈ」レベルを保持しているため、ワー
ド線対応の試験情報の一括書込みが行なわれる。

次に、試験情報書込み制御端子10を「Ｌ」レベル、さ
らに前記試験情報書込み端子をすべて「Ｈ」レベルにし
た後、通常のメモリ動作と同様のタイミングでワード線
を非選択状態にして一連の書込み動作を終了する。この
ようにして、試験情報書込み端子27,30に「Ｈ」レベル
または「Ｌ」レベル、28,29に「Ｌ」レベルまたは
「Ｈ」レベルを印加し、ワード線の順次選択と共にこれ
ら端子に印加する「Ｈ」レベル，「Ｌ」レベルを順次入
れ換えることにより「CHECKERBOARD」の試験情報が一括
して書き込める。また試験情報書込み端子27,29に
「Ｈ」レベルまたは「Ｌ」レベル、28,30に「Ｌ」レベ
ルまたは「Ｈ」レベルを印加し、これら端子に印加され
た電圧レベルを固定してワード線を順次選択することに
より「MSCAN」の試験情報が一括して書き込める。また
「MARCHING」に関しては、第４の実施例に準ずる。さら
にセンス回路のラッチ解除といった回路動作に関する変
更および切替制御回路などの回路構成に関する変更など
もすべて前記の実施例と同様に考えることができる。

次にワード線対応の一括比較のシーケンスについて説
明する。まず、センス回路，予備センス回路を動作させ
るタイミングまでは前記書込み動作と同様に行なう。次
に、メインビット線，予備メインビット線の電圧レベル
確定後、試験情報書込み端子27,28,29,30に前記書込み
動作の試験情報とは反対の電圧レベルを印加する。その
結果、上記印加された反対の電圧レベルと通常の読出し
動作でメインビット線，予備メインビット線上に現れた
電圧レベルとが一致した場合、比較回路15,15″の出力
ノード19,19″が「Ｈ」レベルとなり、NOR回路17,17″
の出力ノード17′,17aを「Ｈ」レベルから「Ｌ」レベル
に変化させる。従って、一括比較結果の出力端子18の
「Ｌ」レベルから「Ｈ」レベルへの変化を観測すること
により、選択ワード線に接続されたすべての本体メモリ
セルの中に不良ビットが存在していることが検出され
る。ここで冗長回路を使用しない場合、切替制御回路1
6,16′は比較回路15s,15s″とNOR回路17,17″を電気的
にしゃ断している。第14図に示す実施例の試験による試
験時間の短縮効果は前記実施例の場合と同様である。

なお、第14図における試験情報書込み制御ゲート8,比
較回路15,NOR回路17,試験情報書込み線22および23,試験
情報書込み端子27および28などをいずれか一方のセンス
回路側にのみ設け、さらにOR回路26を介さずに出力ノー
ド17′を直接一括比較結果の出力端子18と接続する構成
も同様に本発明の範疇に属する。この場合、ワード線に
接続するメモリセルの半分が一括書込みおよび一括比較
の対象となるため、試験時間は従来の冗長構成半導体メ
モリの2/nに短縮する。ただし、ここでｎはワード線お
よび予備ワード線に接続される一括書込み・一括比較が
行なわれるメモリセル数である。

また本発明は第14図におけるメインビット線とビット
線の接続関係にも限定されない。従って、例えばビット
線の両端に設けられたスイッチのいずれか１組のみを用
いてメインビット線と電気的に接続させたセルアレイ構
成に関しても本発明は有効である。

なお本発明の実施例はすべてワード線対応の一括書込
みおよび比較の方法について採り上げたが、例えば複数
のワード線，予備ワード線をまとめて多重選択すること
により、数回の書込み動作でメモリセルアレイ内の全メ
モリセルに試験情報を書き込むことも可能である。従っ
て、本発明は一括書込みおよび一括比較の単位がワード
線，予備ワード線対応には限定されない。単数または複
数のワード線，予備ワード線単位あるいはワード線，予
備ワード線の一部単位でもよい。従って、メモリセルア
レイ内で多分割されたワード線、予備ワード線を単位に
一括試験を行なってもよい。また本発明は冗長構成半導
体メモリとしてダイナミックRAMに限定されることな
く、スタティックRAM,ROMなどへも全く同様に適用でき
ることは言うまでもない。

〔発明の効果〕

以上説明したように本発明は、選択されたワード線，
予備ワード線に接続された複数個の本体メモリセル，予
備メモリセルに一括して外部から「０」または「１」の
試験情報を書き込め、上記選択されたワード線，予備ワ
ード線に接続された複数個の本体メモリセル，予備メモ
リセルに書き込まれた試験情報と上記選択されたワード
線，予備ワード線に接続された複数個の本体メモリセ
ル，予備メモリセルに外部端子から印加された「０」ま
たは「１」の期待値情報との比較を一括して行なうこと
により、書込み・比較の時間を大幅に短縮することがで
きるので、試験時間の大幅な短縮が可能な冗長構成半導
体メモリを実現できる効果がある。

また、複数のワード線，予備ワード線を多重選択させ
ることにすれば、１回または数回の書込み動作で試験情
報を全メモリセルに書き込むことができるので、上記と
同様の効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
試験時におけるタイミング図、第３図は第１図における
切替制御回路の回路図、第４図は第１図におけるNOR回
路の変形例を示す回路図、第５図は第４図におけるNOR
回路の別の変形例を示す回路図、第６図は第４図におけ
るNOR回路の更に別の変形例を示す回路図、第７図は本
発明の第２の実施例を示す回路図、第８図は本発明の第
３の実施例を示す回路図、第９図は第８図におけるNOR
回路の変形例を示す回路図、第10図は第１図における比
較回路とビット線の接続関係を変えた別の回路構成例を
示す回路図、第11図は本発明の第４の実施例を示す回路
図、第12図はその変形例を示す回路図、第13図は本発明
の第５の実施例を示す回路図、第14図はその変形例を示
す回路図、第15図〜第17図は従来の冗長構成半導体メモ
リの構成図である。 1,1′……メモリセルアレイ、2,2′,2a,2b……ワード
線、2c,2d……予備ワード線、3a,3b,3a′,3b′……本体
メモリセル、3a″,3b″,3c,3d,3c′,3d′,3c″,3d″,3a
s,3bs,3as′,3bs′……予備メモリセル、4,4′,4a,4b,4
a′,4b′,4L,4L′,4R,4R′……ビット線、4c,4d,4Ls,4L
s′,4Rs,4Rs′……予備ビット線、５……ロウデコー
ダ、５′……予備ロウデコーダ、５″……ロウデコーダ
機能停止回路、６……ワードドライバ、６′……予備ワ
ードドライバ、７……センス回路、７′……予備センス
回路、8,8′,8″,8s,8s″,20,20′,20s,20s′……試験
情報書込み制御ゲート、９……試験情報書込み制御線、
10……試験情報書込み制御端子。

Claims

(57)【特許請求の範囲】

【請求項１】情報を記憶するための本体メモリセルの複
数個と欠陥救済用の予備メモリセルの複数個とをマトリ
クス状に配置してメモリセルアレイを構成し、前記複数
個の本体メモリセルの情報のやりとりを行なう複数本の
ビット線と前記複数個の本体メモリセルを選択する複数
本のワード線とを有し、前記複数個の予備メモリセルの
情報のやりとりを行なう１本若しくは複数本の予備ビッ
ト線と前記複数個の予備メモリセルを選択する一本若し
くは複数本の予備ワード線とのいずれかまたは両者を有
し、前記複数個の本体メモリセル内の欠陥メモリセルの
番地を予備メモリセルの番地に置換することにより欠陥
救済を行なう冗長構成半導体メモリにおいて、選択されたワード線に接続された複数個の前記本体メモ
リセルと前記予備メモリセルまたは選択された予備ワー
ド線に接続された複数個の前記予備メモリセルに一括し
て外部端子から「０」または「１」の試験情報を書き込
む一括書込手段と、前記選択されたワード線に接続された複数個の前記本体
メモリセルと前記予備メモリセルまたは前記選択された
予備ワード線に接続された複数個の前記予備メモリセル
に書込まれた試験情報と、前記選択されたワード線に接
続された複数個の前記本体メモリセルと前記予備メモリ
セルまたは前記選択された予備ワード線に接続された複
数個の前記予備メモリセルに外部端子から印加された
「０」または「１」の期待値情報との比較を行なう比較
手段と、複数個の前記比較手段からの出力情報の論理和をとるこ
とでワード線単位の前記読出し情報と前記期待値情報と
の一致検出を行なう同時検出手段と、欠陥メモリセルを有するビット線が接続される前記比較
手段を前記同時検出手段から切り離すとともに、置換さ
れた前記予備メモリセルを有する予備ビット線が接続さ
れる前記比較手段を前記同時検出手段に接続する切替制
御手段とを有することを特徴とする冗長構成半導体メモ
リ。