JPH0660690A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0660690A JPH0660690A JP4292914A JP29291492A JPH0660690A JP H0660690 A JPH0660690 A JP H0660690A JP 4292914 A JP4292914 A JP 4292914A JP 29291492 A JP29291492 A JP 29291492A JP H0660690 A JPH0660690 A JP H0660690A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- input
- circuit
- column
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】信頼性が高く、効率が最良となり、しかもチッ
プ内のレイアウトが容易に行えるようなカラム冗長回路
を備えた半導体メモリ装置の提供。 【構成】定電圧Ｖｃｃに接続されたヒューズとブロック
選択情報である信号ＤＲＡ８、反転ＤＲＡ８、…に接続
されたヒューズとを有するヒューズ回路４００Ａ、…、
４００Ｅを含み、入力端がカラム冗長制御回路の出力信
号ＲＳＴＰを受け、出力端がヒューズボックスに接続さ
れるブロック選択制御回路４０１をカラム冗長回路に備
えるようにして、Ｖｃｃに接続されたヒューズを切断し
なければ、信号ＤＲＡ８、反転ＤＲＡ８、…の入力を無
効とすることができるようにしてなる。
プ内のレイアウトが容易に行えるようなカラム冗長回路
を備えた半導体メモリ装置の提供。 【構成】定電圧Ｖｃｃに接続されたヒューズとブロック
選択情報である信号ＤＲＡ８、反転ＤＲＡ８、…に接続
されたヒューズとを有するヒューズ回路４００Ａ、…、
４００Ｅを含み、入力端がカラム冗長制御回路の出力信
号ＲＳＴＰを受け、出力端がヒューズボックスに接続さ
れるブロック選択制御回路４０１をカラム冗長回路に備
えるようにして、Ｖｃｃに接続されたヒューズを切断し
なければ、信号ＤＲＡ８、反転ＤＲＡ８、…の入力を無
効とすることができるようにしてなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に不良セルの発生したメモリセルカラムを予備メ
モリセルカラムで代替するカラム冗長に関するものであ
る。
し、特に不良セルの発生したメモリセルカラムを予備メ
モリセルカラムで代替するカラム冗長に関するものであ
る。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴って一
つのチップ内に配置されるメモリセルの数もかなり増加
してきている。その結果、一つのチップ内に発生する不
良セルの数もますます増えている。そこで、通常では、
各メモリセルアレイブロックに不良セルの代替となる予
備メモリセルアレイを備えるようにしている。もし、チ
ップのテスト等によってメモリセルアレイブロックのカ
ラムの一つで不良セルの存在が発見されると、このメモ
リセルはカラム冗長動作により代替される。カラム冗長
動作とは、正規のカラム選択線に接続されているカラム
の一つでセルに不良が発生したとき、予備メモリセルア
レイのカラムを使用して代替、救済することを意味す
る。このようなカラム冗長動作は、各カラムにヒューズ
ボックスを備えておき、このヒューズボックス内のヒュ
ーズをレーザビーム等の手段により切断することで行わ
れる。
つのチップ内に配置されるメモリセルの数もかなり増加
してきている。その結果、一つのチップ内に発生する不
良セルの数もますます増えている。そこで、通常では、
各メモリセルアレイブロックに不良セルの代替となる予
備メモリセルアレイを備えるようにしている。もし、チ
ップのテスト等によってメモリセルアレイブロックのカ
ラムの一つで不良セルの存在が発見されると、このメモ
リセルはカラム冗長動作により代替される。カラム冗長
動作とは、正規のカラム選択線に接続されているカラム
の一つでセルに不良が発生したとき、予備メモリセルア
レイのカラムを使用して代替、救済することを意味す
る。このようなカラム冗長動作は、各カラムにヒューズ
ボックスを備えておき、このヒューズボックス内のヒュ
ーズをレーザビーム等の手段により切断することで行わ
れる。
【０００３】この分野で一般的によく知られているメモ
リセルアレイブロックのブロック図を図５に示す。同図
に示すメモリセルアレイブロックは、セル数ｍ×ｎの正
規メモリセルアレイ（図中上側）とｍ×ｋの冗長メモリ
セルアレイ（図中下側）とで構成されている。
リセルアレイブロックのブロック図を図５に示す。同図
に示すメモリセルアレイブロックは、セル数ｍ×ｎの正
規メモリセルアレイ（図中上側）とｍ×ｋの冗長メモリ
セルアレイ（図中下側）とで構成されている。
【０００４】この従来の冗長回路では、外部から入力さ
れるアドレスが不良セルを有するアドレスであるかどう
かを感知して通知する冗長感知信号φＲＥＮ１、φＲＥ
Ｎ２、……、φＲＥＮｋが、正規デコーダ制御回路ＮＤ
Ｃを経て正規カラムデコーダＮＣＤ１、ＮＣＤ２、…
…、ＮＣＤｋに伝送される。この各正規カラムデコーダ
は、ローに配列されている対応する正規セルアレイＮＣ
Ａに接続された入出力ゲートＩＯを共通に制御するもの
である。すなわち、正規カラムデコーダＮＣＤ１は、対
応する正規セルアレイＮＣＡ１１、ＮＣＡ２１、……、
ＮＣＡｍ１に接続されている入出力ゲートＩＯを共通の
カラム選択線（図示せず）を介して同時に制御し、そし
て正規カラムデコーダＮＣＤｎは、対応する正規セルア
レイＮＣＡ１ｎ、ＮＣＡ２ｎ、……、ＮＣＡｍｎに接続
された入出力ゲートＩＯを同時に制御するようになって
いる。
れるアドレスが不良セルを有するアドレスであるかどう
かを感知して通知する冗長感知信号φＲＥＮ１、φＲＥ
Ｎ２、……、φＲＥＮｋが、正規デコーダ制御回路ＮＤ
Ｃを経て正規カラムデコーダＮＣＤ１、ＮＣＤ２、…
…、ＮＣＤｋに伝送される。この各正規カラムデコーダ
は、ローに配列されている対応する正規セルアレイＮＣ
Ａに接続された入出力ゲートＩＯを共通に制御するもの
である。すなわち、正規カラムデコーダＮＣＤ１は、対
応する正規セルアレイＮＣＡ１１、ＮＣＡ２１、……、
ＮＣＡｍ１に接続されている入出力ゲートＩＯを共通の
カラム選択線（図示せず）を介して同時に制御し、そし
て正規カラムデコーダＮＣＤｎは、対応する正規セルア
レイＮＣＡ１ｎ、ＮＣＡ２ｎ、……、ＮＣＡｍｎに接続
された入出力ゲートＩＯを同時に制御するようになって
いる。
【０００５】一方、ヒューズボックスＦＢ１、ＦＢ２、
……、ＦＢｋからそれぞれ発生される冗長感知信号φＲ
ＥＮ１、φＲＥＮ２、……、φＲＥＮｋは、冗長カラム
デコーダＲＣＤ１、ＲＣＤ２、……、ＲＣＤｋにもそれ
ぞれ伝送される。冗長カラムデコーダＲＣＤ１、ＲＣＤ
２、……、ＲＣＤｋと冗長セルアレイＲＣＡ１１、ＲＣ
Ａ１２、……、ＲＣＡｍｋとの接続関係は上述の正規カ
ラムデコーダと正規セルアレイとの関係と同様である。
……、ＦＢｋからそれぞれ発生される冗長感知信号φＲ
ＥＮ１、φＲＥＮ２、……、φＲＥＮｋは、冗長カラム
デコーダＲＣＤ１、ＲＣＤ２、……、ＲＣＤｋにもそれ
ぞれ伝送される。冗長カラムデコーダＲＣＤ１、ＲＣＤ
２、……、ＲＣＤｋと冗長セルアレイＲＣＡ１１、ＲＣ
Ａ１２、……、ＲＣＡｍｋとの接続関係は上述の正規カ
ラムデコーダと正規セルアレイとの関係と同様である。
【０００６】このような構成の場合、ある一つの正規セ
ル、例えば正規セルアレイＮＣＡ１１の中の正規セルに
該当するアドレスに不良が発見されると、正規カラムデ
コーダＮＣＤ１が、正規セルアレイＮＣＡ１１、ＮＣＡ
２１、……、ＮＣＡｍｌにそれぞれ接続された入出力ゲ
ートＩＯ１１、ＩＯ２１、……、ＩＯｍ１をすべてディ
スエーブルとし、冗長カラムデコーダＲＣＤ１が、冗長
セルアレイにそれぞれ接続された入出力ゲートＲＩＯ１
１、ＲＩＯ２１、……、ＲＩＯｍ１をすべてエネーブル
とすることにより、救済が行なわれる。
ル、例えば正規セルアレイＮＣＡ１１の中の正規セルに
該当するアドレスに不良が発見されると、正規カラムデ
コーダＮＣＤ１が、正規セルアレイＮＣＡ１１、ＮＣＡ
２１、……、ＮＣＡｍｌにそれぞれ接続された入出力ゲ
ートＩＯ１１、ＩＯ２１、……、ＩＯｍ１をすべてディ
スエーブルとし、冗長カラムデコーダＲＣＤ１が、冗長
セルアレイにそれぞれ接続された入出力ゲートＲＩＯ１
１、ＲＩＯ２１、……、ＲＩＯｍ１をすべてエネーブル
とすることにより、救済が行なわれる。
【０００７】このような冗長の際の、この分野で公知の
従来のカラム冗長回路のブロック図を図６に示す。同図
に示すカラム冗長回路は、カラム冗長制御回路１００′
と、ヒューズボックス２００′と、カラム冗長ドライバ
３００′とから構成されている。カラム冗長制御回路１
００′の構成は公知のもので、これは、正規メモリセル
アレイにある不良セルを指すローアドレスが入力される
と、ヒューズボックス２００′をエネーブルとするエネ
ーブル信号ＲＳＴＰを発生する。このエネーブル信号Ｒ
ＳＴＰによりヒューズボックス２００′はカラムアドレ
スを受け入れ、予備セルを選択するために冗長感知信号
φＲＥＮｉを出力する。そして、冗長感知信号φＲＥＮ
ｉはカラム冗長ドライバ３００′（これは、冗長感知信
号φＲＥＮｉの出力レベルをドライブするために通常設
けられているものである）に伝送されて冗長カラム選択
線を選択するために冗長カラム選択信号ＲＣＳＬが発生
され、正規メモリセルアレイの不良セルに対応する冗長
メモリセルが選択される。このことは図５より容易に理
解することができる。
従来のカラム冗長回路のブロック図を図６に示す。同図
に示すカラム冗長回路は、カラム冗長制御回路１００′
と、ヒューズボックス２００′と、カラム冗長ドライバ
３００′とから構成されている。カラム冗長制御回路１
００′の構成は公知のもので、これは、正規メモリセル
アレイにある不良セルを指すローアドレスが入力される
と、ヒューズボックス２００′をエネーブルとするエネ
ーブル信号ＲＳＴＰを発生する。このエネーブル信号Ｒ
ＳＴＰによりヒューズボックス２００′はカラムアドレ
スを受け入れ、予備セルを選択するために冗長感知信号
φＲＥＮｉを出力する。そして、冗長感知信号φＲＥＮ
ｉはカラム冗長ドライバ３００′（これは、冗長感知信
号φＲＥＮｉの出力レベルをドライブするために通常設
けられているものである）に伝送されて冗長カラム選択
線を選択するために冗長カラム選択信号ＲＣＳＬが発生
され、正規メモリセルアレイの不良セルに対応する冗長
メモリセルが選択される。このことは図５より容易に理
解することができる。
【０００８】図６のヒューズボックス２００′の具体的
回路を図７に示し、その動作特性を次に説明する。入力
されるローアドレスに応じてカラム冗長制御回路１０
０′がエネーブル信号ＲＳＴＰ信号を出力すると、信号
ａと信号ｂの内の信号ｂが“ハイ”となり、ヒューズボ
ックス２００′Ａに伝送される。ヒューズボックス２０
０′Ａにおいて、“ロウ”のカラムアドレスＣＡｉの経
路のヒューズが切断されることでノードｒ１が“ハイ”
状態となり、これによって冗長感知信号φＲＥＮｉが
“ハイ”にエネーブルされてカラム冗長ドライバ３０
０′に伝送され、冗長カラム線が選択される。
回路を図７に示し、その動作特性を次に説明する。入力
されるローアドレスに応じてカラム冗長制御回路１０
０′がエネーブル信号ＲＳＴＰ信号を出力すると、信号
ａと信号ｂの内の信号ｂが“ハイ”となり、ヒューズボ
ックス２００′Ａに伝送される。ヒューズボックス２０
０′Ａにおいて、“ロウ”のカラムアドレスＣＡｉの経
路のヒューズが切断されることでノードｒ１が“ハイ”
状態となり、これによって冗長感知信号φＲＥＮｉが
“ハイ”にエネーブルされてカラム冗長ドライバ３０
０′に伝送され、冗長カラム線が選択される。
【０００９】このような従来のカラム冗長回路において
は、図５に示したように一つのカラム選択線にすべての
メモリセルアレイブロックのカラムが接続されるように
なっているので、例えば、あるブロックのカラムで不良
が発見されると、不良が発生していないブロックのカラ
ムまで代替されてしまい、冗長の効率がかなり低下して
しまう。さらに、特に高集積チップにおいては、代替に
使用される冗長カラム選択線のカラムにも不良が発生す
る可能性があるので、信頼性の低下につながるという問
題がある。
は、図５に示したように一つのカラム選択線にすべての
メモリセルアレイブロックのカラムが接続されるように
なっているので、例えば、あるブロックのカラムで不良
が発見されると、不良が発生していないブロックのカラ
ムまで代替されてしまい、冗長の効率がかなり低下して
しまう。さらに、特に高集積チップにおいては、代替に
使用される冗長カラム選択線のカラムにも不良が発生す
る可能性があるので、信頼性の低下につながるという問
題がある。
【００１０】このような問題を解決するために提案され
た従来の他のカラム冗長回路のヒューズボックスの例を
図８に示す。図８の回路では、図７の回路における問題
点を解決するためにヒューズボックスにブロック選択信
号φＢＬＳを入力するようにしている。したがって、所
定のメモリセルに不良が発生した場合、ブロック選択信
号φＢＬＳにより、その不良メモリセルの属するカラム
に対応したすべてのメモリセルアレイブロックで代替を
行う代わりに、不良メモリセルに対応するメモリセルア
レイブロックのみで代替を行えるようになる。これは、
本出願人の韓国特許出願番号９１−１２９１９の“半導
体メモリ冗長装置”に詳細に開示されている。
た従来の他のカラム冗長回路のヒューズボックスの例を
図８に示す。図８の回路では、図７の回路における問題
点を解決するためにヒューズボックスにブロック選択信
号φＢＬＳを入力するようにしている。したがって、所
定のメモリセルに不良が発生した場合、ブロック選択信
号φＢＬＳにより、その不良メモリセルの属するカラム
に対応したすべてのメモリセルアレイブロックで代替を
行う代わりに、不良メモリセルに対応するメモリセルア
レイブロックのみで代替を行えるようになる。これは、
本出願人の韓国特許出願番号９１−１２９１９の“半導
体メモリ冗長装置”に詳細に開示されている。
【００１１】このカラム冗長回路によれば、冗長の際に
不良が発生していないブロックまで代替が行なわれるよ
うな非効率的な冗長は解決されるが、同じカラムを共有
する２個以上のブロックで不良が発生した場合には、こ
れを解決することができないという問題が生じる。ま
た、すべてのブロック選択信号を受けるためにメモリセ
ルアレイブロックと同数のヒューズボックスが必要とさ
れるため、チップのレイアウトが困難になるという問題
もある。
不良が発生していないブロックまで代替が行なわれるよ
うな非効率的な冗長は解決されるが、同じカラムを共有
する２個以上のブロックで不良が発生した場合には、こ
れを解決することができないという問題が生じる。ま
た、すべてのブロック選択信号を受けるためにメモリセ
ルアレイブロックと同数のヒューズボックスが必要とさ
れるため、チップのレイアウトが困難になるという問題
もある。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、最良の冗長効率のカラム冗長回路を提供すること
にある。また、より信頼性の高い救済機能をもつカラム
冗長回路を提供することも目的とする。さらに、チップ
のレイアウトが容易に行えるカラム冗長回路を提供する
ことも目的とする。
的は、最良の冗長効率のカラム冗長回路を提供すること
にある。また、より信頼性の高い救済機能をもつカラム
冗長回路を提供することも目的とする。さらに、チップ
のレイアウトが容易に行えるカラム冗長回路を提供する
ことも目的とする。
【００１３】
【課題を修行するための手段】このような目的を達成す
るために本発明による半導体メモリ装置は、ローアドレ
スを入力とするカラム冗長制御回路と、カラム冗長制御
回路の出力信号を入力とするヒューズボックスとを備え
てなるカラム冗長回路を有しており、正規カラム選択線
に接続されているカラム中のセルに不良が発生した場合
に、予備セルを備えた予備カラムにより代替して救済処
理するようになっている半導体メモリ装置において、所
定の定電圧に接続されたヒューズをもつヒューズ回路を
多数有し、入力端にカラム冗長制御回路の出力信号が入
力され、出力端がヒューズボックスに接続されているブ
ロック選択制御回路を備え、冗長時に該ブロック選択制
御回路の機能の下で代替救済が行われることを特徴とす
る。また、使用される前記の定電圧が、メモリ装置の外
部から供給される電源電圧であることも特徴とする。こ
のような構成において、ヒューズ回路に入力される特定
のアドレスを無効とする一つの方法として、ブロック選
択制御回路のヒューズ回路が、前記定電圧である電源電
圧に接続されたヒューズを有しているものである。
るために本発明による半導体メモリ装置は、ローアドレ
スを入力とするカラム冗長制御回路と、カラム冗長制御
回路の出力信号を入力とするヒューズボックスとを備え
てなるカラム冗長回路を有しており、正規カラム選択線
に接続されているカラム中のセルに不良が発生した場合
に、予備セルを備えた予備カラムにより代替して救済処
理するようになっている半導体メモリ装置において、所
定の定電圧に接続されたヒューズをもつヒューズ回路を
多数有し、入力端にカラム冗長制御回路の出力信号が入
力され、出力端がヒューズボックスに接続されているブ
ロック選択制御回路を備え、冗長時に該ブロック選択制
御回路の機能の下で代替救済が行われることを特徴とす
る。また、使用される前記の定電圧が、メモリ装置の外
部から供給される電源電圧であることも特徴とする。こ
のような構成において、ヒューズ回路に入力される特定
のアドレスを無効とする一つの方法として、ブロック選
択制御回路のヒューズ回路が、前記定電圧である電源電
圧に接続されたヒューズを有しているものである。
【００１４】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、従来の回路と共通する部
分には同じ符号を付し、重複する説明は省略する。本発
明によるカラム冗長回路のブロック図を図１に示し、そ
して、図１のブロック図の構成に基づいた具体的回路の
実施例を図２に示す。また、本発明に対する理解を助け
るために、本発明によるカラム冗長回路に従って救済さ
れるメモリセル領域のマップを図３に示す。さらに、図
１のブロック図の構成に基づいた具体的回路の他の実施
例を図４に示す。
参照して詳細に説明する。尚、従来の回路と共通する部
分には同じ符号を付し、重複する説明は省略する。本発
明によるカラム冗長回路のブロック図を図１に示し、そ
して、図１のブロック図の構成に基づいた具体的回路の
実施例を図２に示す。また、本発明に対する理解を助け
るために、本発明によるカラム冗長回路に従って救済さ
れるメモリセル領域のマップを図３に示す。さらに、図
１のブロック図の構成に基づいた具体的回路の他の実施
例を図４に示す。
【００１５】図１のブロック図に示すように、本発明に
よるカラム冗長回路は、カラム冗長制御回路１００と、
ブロック選択制御回路４０１と、ヒューズボックス２０
０と、カラム冗長ドライバ３００とを備えている。この
うちのブロック選択制御回路４０１が本発明の特徴部分
をなしており、このブロック選択制御回路４０１は、電
源電圧Ｖｃｃ端に接続されたヒューズをそれぞれが有す
る多数のヒューズ回路を備えている。そして、このよう
な本発明によるブロック選択制御回路をもつカラム冗長
回路を、チップのレイアウトが許すかぎりできるだけ多
く備えるようにすると、それだけ冗長効率は向上する。
よるカラム冗長回路は、カラム冗長制御回路１００と、
ブロック選択制御回路４０１と、ヒューズボックス２０
０と、カラム冗長ドライバ３００とを備えている。この
うちのブロック選択制御回路４０１が本発明の特徴部分
をなしており、このブロック選択制御回路４０１は、電
源電圧Ｖｃｃ端に接続されたヒューズをそれぞれが有す
る多数のヒューズ回路を備えている。そして、このよう
な本発明によるブロック選択制御回路をもつカラム冗長
回路を、チップのレイアウトが許すかぎりできるだけ多
く備えるようにすると、それだけ冗長効率は向上する。
【００１６】次に、図２の具体的回路の実施例を説明す
る。同図に示す回路は、従来の技術である図７の回路と
同様のヒューズボックスに、点線ブロックで示すブロッ
ク選択制御回路４０１を加えたものである。したがって
図７の場合と異なり、エネーブル信号ＲＳＴＰによって
発生される信号Ａ、Ｂは、カラムアドレスＣＡ１、反転
ＣＡ１、ＣＡ２、反転ＣＡ２、……を受けるヒューズボ
ックスに直接入力されず、ブロック選択制御回路４０１
を介して入力されるようになっている。
る。同図に示す回路は、従来の技術である図７の回路と
同様のヒューズボックスに、点線ブロックで示すブロッ
ク選択制御回路４０１を加えたものである。したがって
図７の場合と異なり、エネーブル信号ＲＳＴＰによって
発生される信号Ａ、Ｂは、カラムアドレスＣＡ１、反転
ＣＡ１、ＣＡ２、反転ＣＡ２、……を受けるヒューズボ
ックスに直接入力されず、ブロック選択制御回路４０１
を介して入力されるようになっている。
【００１７】このブロック選択制御回路４０１には、ロ
ーアドレスＲＡ１、……、ＲＡ７の組合せから得られる
ブロック選択情報である信号ＤＲＡ８、反転ＤＲＡ８、
ＤＲＡ９、反転ＤＲＡ９、……が入力されている。ま
た、ブロック選択制御回路４０１は、多数（この実施例
では５個）のヒューズ回路４００Ａ、４００Ｂ、４００
Ｃ、……を備えており、そして各ヒューズ回路４００
Ａ、４００Ｂ、４００Ｃ、……は、電源電圧Ｖｃｃが印
加される一入力端をもっている。このように各ヒューズ
回路４００Ａ、４００Ｂ、４００Ｃ、……は電源電圧Ｖ
ｃｃが印加される入力端を有しているので、この入力端
に接続されているヒューズを切断しないでおけば、信号
ＤＲＡ８、反転ＤＲＡ８、ＤＲＡ９、反転ＤＲＡ９、…
…の入力を無効にできるようになっている。
ーアドレスＲＡ１、……、ＲＡ７の組合せから得られる
ブロック選択情報である信号ＤＲＡ８、反転ＤＲＡ８、
ＤＲＡ９、反転ＤＲＡ９、……が入力されている。ま
た、ブロック選択制御回路４０１は、多数（この実施例
では５個）のヒューズ回路４００Ａ、４００Ｂ、４００
Ｃ、……を備えており、そして各ヒューズ回路４００
Ａ、４００Ｂ、４００Ｃ、……は、電源電圧Ｖｃｃが印
加される一入力端をもっている。このように各ヒューズ
回路４００Ａ、４００Ｂ、４００Ｃ、……は電源電圧Ｖ
ｃｃが印加される入力端を有しているので、この入力端
に接続されているヒューズを切断しないでおけば、信号
ＤＲＡ８、反転ＤＲＡ８、ＤＲＡ９、反転ＤＲＡ９、…
…の入力を無効にできるようになっている。
【００１８】以上のような構成とされた図２の回路の動
作を次に説明する。冗長のためにマスタヒューズＭＦを
切断し、エネーブル信号ＲＳＴＰが“ハイ”になると、
信号Ｂノードは“ハイ”となる。そして、ヒューズ回路
４００Ａ、４００Ｂ、４００Ｃ、……のうち、代替され
るメモリセルアレイブロックを選択するアドレス情報が
入力されるヒューズ回路のみ、その信号に接続されたヒ
ューズを残してそれ以外のヒューズを切断することで
“ハイ”となる。このとき、その他のヒューズ回路は電
源電圧Ｖｃｃのレベルとなる。これによってノードＰ
１、Ｐ２、Ｐ３、Ｐ４、Ｐ５は“ハイ”となり、ＮＡＮ
Ｄゲート５１の出力は“ロウ”となる。そうした後、カ
ラムアドレスが入力されるヒューズボックスのうちで、
“ロウ”のカラムアドレスが入力されるヒューズを切断
すると冗長感知信号φＲＥＮｉは“ハイ”にエネーブル
される。この冗長感知信号φＲＥＮｉ信号がカラム冗長
ドライバ３００に伝送され、代替されるべきメモリセル
アレイブロックの冗長カラム選択線が選択されること
は、従来の回路と同様で容易に理解できるであろう。
作を次に説明する。冗長のためにマスタヒューズＭＦを
切断し、エネーブル信号ＲＳＴＰが“ハイ”になると、
信号Ｂノードは“ハイ”となる。そして、ヒューズ回路
４００Ａ、４００Ｂ、４００Ｃ、……のうち、代替され
るメモリセルアレイブロックを選択するアドレス情報が
入力されるヒューズ回路のみ、その信号に接続されたヒ
ューズを残してそれ以外のヒューズを切断することで
“ハイ”となる。このとき、その他のヒューズ回路は電
源電圧Ｖｃｃのレベルとなる。これによってノードＰ
１、Ｐ２、Ｐ３、Ｐ４、Ｐ５は“ハイ”となり、ＮＡＮ
Ｄゲート５１の出力は“ロウ”となる。そうした後、カ
ラムアドレスが入力されるヒューズボックスのうちで、
“ロウ”のカラムアドレスが入力されるヒューズを切断
すると冗長感知信号φＲＥＮｉは“ハイ”にエネーブル
される。この冗長感知信号φＲＥＮｉ信号がカラム冗長
ドライバ３００に伝送され、代替されるべきメモリセル
アレイブロックの冗長カラム選択線が選択されること
は、従来の回路と同様で容易に理解できるであろう。
【００１９】さらに図３を参照して、本発明によるカラ
ム冗長回路を用いた冗長動作を説明する。ブロック選択
制御回路４０１内のヒューズ回路４００Ｂ、４００Ｃ、
４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされるときは、
選択された８及び反転８のすべてのメモリセルアレイブ
ロックの救済が可能である。ヒューズ回路４００Ａ、４
００Ｃ、４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされる
ときは、選択された９及び反転９のすべてのメモリセル
アレイブロックの救済が可能である。このようにして電
源電圧Ｖｃｃとなるヒューズ回路を適宜設定していけば
よい。そうして、１２又は反転１２のメモリセルアレイ
ブロックの救済のためには、ヒューズ回路４００Ａ、４
００Ｂ、４００Ｃ、４００Ｄを電源電圧Ｖｃｃとし、も
し、すべてのメモリセルアレイブロックを救済するとき
には、ヒューズ回路４００Ａ、４００Ｂ、４００Ｃ、４
００Ｄ、４００Ｅをすべて電源電圧Ｖｃｃとすればよ
い。
ム冗長回路を用いた冗長動作を説明する。ブロック選択
制御回路４０１内のヒューズ回路４００Ｂ、４００Ｃ、
４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされるときは、
選択された８及び反転８のすべてのメモリセルアレイブ
ロックの救済が可能である。ヒューズ回路４００Ａ、４
００Ｃ、４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされる
ときは、選択された９及び反転９のすべてのメモリセル
アレイブロックの救済が可能である。このようにして電
源電圧Ｖｃｃとなるヒューズ回路を適宜設定していけば
よい。そうして、１２又は反転１２のメモリセルアレイ
ブロックの救済のためには、ヒューズ回路４００Ａ、４
００Ｂ、４００Ｃ、４００Ｄを電源電圧Ｖｃｃとし、も
し、すべてのメモリセルアレイブロックを救済するとき
には、ヒューズ回路４００Ａ、４００Ｂ、４００Ｃ、４
００Ｄ、４００Ｅをすべて電源電圧Ｖｃｃとすればよ
い。
【００２０】このような冗長で救済を行なえば、同じカ
ラムを共有する２個以上のブロックで不良が発生したと
きでも、容易に救済することができる。また、不良が発
生した正規アレイブロックに対応する冗長アレイのみを
選択的に代替させられるので、冗長の効率が向上するう
えに高信頼性も確保できることになる。
ラムを共有する２個以上のブロックで不良が発生したと
きでも、容易に救済することができる。また、不良が発
生した正規アレイブロックに対応する冗長アレイのみを
選択的に代替させられるので、冗長の効率が向上するう
えに高信頼性も確保できることになる。
【００２１】本発明によるブロック選択制御回路のヒュ
ーズ回路は、図２に示した実施例の他に図４に示す回路
のようにしてもよい。図示のように、ブロック選択情報
であるデコードされたローアドレスを、図２の構成とは
異なる方法でヒューズ回路に印加することによって、救
済領域をチップの設計時に設定することができる。すな
わち、不良セルの発生によるアドレスの情報に従って信
号ＤＲＡ反転８反転９がエネーブルされるとき、ヒュー
ズ回路４００Ａ′の電源電圧Ｖｃｃ及び信号ＤＲＡ８反
転９のヒューズを切断し、信号ＤＲＡ反転８反転９のヒ
ューズのみ接続しておく。そして、他のヒューズ回路４
００Ｂ′、４００Ｃ′は電源電圧Ｖｃｃとなる状態にす
ると、図３中の反転９と関連している反転８のすべての
ブロックが救済される。同様にして、ヒューズ回路４０
０Ａ′、４００Ｃ′が電源電圧Ｖｃｃを出力する状態と
されると、図３中の９と関連している８又は反転８のす
べてのブロックの救済が行なわれる。このようにブロッ
ク選択制御回路内のヒューズ回路の構成を各種の方法で
実施することにより、救済領域をチップ設計者の思うと
おりに設定することができる。また、チップのレイアウ
トに従って適宜配置できるのでチップのレイアウトが容
易になる。
ーズ回路は、図２に示した実施例の他に図４に示す回路
のようにしてもよい。図示のように、ブロック選択情報
であるデコードされたローアドレスを、図２の構成とは
異なる方法でヒューズ回路に印加することによって、救
済領域をチップの設計時に設定することができる。すな
わち、不良セルの発生によるアドレスの情報に従って信
号ＤＲＡ反転８反転９がエネーブルされるとき、ヒュー
ズ回路４００Ａ′の電源電圧Ｖｃｃ及び信号ＤＲＡ８反
転９のヒューズを切断し、信号ＤＲＡ反転８反転９のヒ
ューズのみ接続しておく。そして、他のヒューズ回路４
００Ｂ′、４００Ｃ′は電源電圧Ｖｃｃとなる状態にす
ると、図３中の反転９と関連している反転８のすべての
ブロックが救済される。同様にして、ヒューズ回路４０
０Ａ′、４００Ｃ′が電源電圧Ｖｃｃを出力する状態と
されると、図３中の９と関連している８又は反転８のす
べてのブロックの救済が行なわれる。このようにブロッ
ク選択制御回路内のヒューズ回路の構成を各種の方法で
実施することにより、救済領域をチップ設計者の思うと
おりに設定することができる。また、チップのレイアウ
トに従って適宜配置できるのでチップのレイアウトが容
易になる。
【００２２】図２及び図４に示した本発明によるブロッ
ク選択制御回路のヒューズ回路の構成は、本発明の思想
に立脚して実現した実施例であって、特定のアドレスの
入力を無効とする手段として電源電圧Ｖｃｃを少なくと
も一つ入力とするヒューズ回路を具備する限りにおいて
は、ヒューズ回路に入力されるブロック選択情報として
のアドレス入力形態は、上記実施例に限らず多様な方法
で実施できるものである。また、電源電圧Ｖｃｃについ
ては、特定のアドレスの入力を無効とできるものであれ
ば、他の定電圧を用いることも勿論可能である。
ク選択制御回路のヒューズ回路の構成は、本発明の思想
に立脚して実現した実施例であって、特定のアドレスの
入力を無効とする手段として電源電圧Ｖｃｃを少なくと
も一つ入力とするヒューズ回路を具備する限りにおいて
は、ヒューズ回路に入力されるブロック選択情報として
のアドレス入力形態は、上記実施例に限らず多様な方法
で実施できるものである。また、電源電圧Ｖｃｃについ
ては、特定のアドレスの入力を無効とできるものであれ
ば、他の定電圧を用いることも勿論可能である。
【００２３】
【発明の効果】以上述べてきたように本発明によるカラ
ム冗長回路によれば、特定のアドレスを無効とするため
の定電圧入力をそれぞれが有する多数のヒューズ回路を
備えたブロック選択制御回路をヒューズボックスに接続
するようにしたことで、同じカラムで２個以上の不良ブ
ロックが発生されてもこれを容易に救済でき、救済領域
を大幅に拡張することができる。したがって、信頼性が
高く、効率が最良となる冗長回路を提供することが可能
となる。さらに、チップのレイアウトが容易に行えるよ
うになるという効果もある。
ム冗長回路によれば、特定のアドレスを無効とするため
の定電圧入力をそれぞれが有する多数のヒューズ回路を
備えたブロック選択制御回路をヒューズボックスに接続
するようにしたことで、同じカラムで２個以上の不良ブ
ロックが発生されてもこれを容易に救済でき、救済領域
を大幅に拡張することができる。したがって、信頼性が
高く、効率が最良となる冗長回路を提供することが可能
となる。さらに、チップのレイアウトが容易に行えるよ
うになるという効果もある。
【図１】本発明によるカラム冗長回路のブロック図。
【図２】図１のブロック図中のブロック選択制御回路の
具体的回路の実施例を示す回路図。
具体的回路の実施例を示す回路図。
【図３】本発明によるカラム冗長回路に従って救済され
るメモリセル領域のマップ。
るメモリセル領域のマップ。
【図４】図１のブロック図中のブロック選択制御回路の
具体的回路の別の実施例を示す回路図。
具体的回路の別の実施例を示す回路図。
【図５】メモリセルアレイのブロック図。
【図６】従来の技術によるカラム冗長回路のブロック
図。
図。
【図７】図６のヒューズボックスの具体的回路の一例を
示す回路図。
示す回路図。
【図８】図６のヒューズボックスの具体的回路の他の例
を示す回路図。
を示す回路図。
１００ カラム冗長制御回路 ２００ ヒューズボックス ３００ カラム冗長ドライバ ４０１ ブロック選択制御回路 ４００Ａ〜４００Ｅ ヒューズ回路 ４００Ａ′〜４００Ｅ′ヒューズ回路
Claims (8)
- 【請求項１】 ローアドレスを入力とするカラム冗長制
御回路と、カラム冗長制御回路の出力信号を入力とする
ヒューズボックスとを備えてなるカラム冗長回路を有し
ており、正規カラム選択線に接続されているカラム中の
セルに不良が発生した場合に、予備セルを備えた予備カ
ラムにより代替して救済処理するようになっている半導
体メモリ装置において、 所定の定電圧に接続されたヒューズをもつヒューズ回路
を多数有し、入力端にカラム冗長制御回路の出力信号が
入力され、出力端がヒューズボックスに接続されている
ブロック選択制御回路を備え、冗長時に該ブロック選択
制御回路の機能の下で代替救済が行われることを特徴と
する半導体メモリ装置。 - 【請求項２】 前記定電圧の入力により、ヒューズ回路
に入力される特定のアドレスが無効とされるようになっ
ている請求項１記載の半導体メモリ装置 - 【請求項３】 前記定電圧は、メモリ装置の外部から供
給される電源電圧である請求項２記載の半導体メモリ装
置。 - 【請求項４】 ブロック選択制御回路は、前記定電圧及
び第１のアドレスが入力される第１のヒューズ回路と、
前記定電圧及び第２のアドレスが入力される第２のヒュ
ーズ回路とを備えている請求項１記載の半導体メモリ装
置。 - 【請求項５】 カラム冗長が可能とされた半導体メモリ
装置において、 ローアドレスを入力とするカラム冗長制御回路と、 カラム冗長制御回路の出力信号を入力とし、回路内に所
定の定電圧に接続されたヒューズを少なくとも一つ含む
第１ヒューズ手段を多数有するブロック選択制御回路
と、 ブロック選択制御回路の出力信号を入力とし、回路内に
カラムアドレスが入力される第２ヒューズ手段を多数有
するヒューズボックスと、を含んでなるカラム冗長回路
を備えていることを特徴とする半導体メモリ装置。 - 【請求項６】 前記定電圧の入力により、第１ヒューズ
手段に入力される特定のアドレスが無効とされるように
なっている請求項５記載の半導体メモリ装置。 - 【請求項７】 前記定電圧は、メモリ装置の外部から供
給される電源電圧である請求項６記載の半導体メモリ装
置。 - 【請求項８】 ブロック選択制御回路の第１ヒューズ手
段は、前記定電圧及び第１のアドレスが入力される第１
のスイッチング回路と、前記定電圧及び第２のアドレス
が入力される第２のスイッチング回路とを備えている請
求項５記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P7621 | 1992-05-06 | ||
| KR1019920007621A KR950000275B1 (ko) | 1992-05-06 | 1992-05-06 | 반도체 메모리 장치의 컬럼 리던던시 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660690A true JPH0660690A (ja) | 1994-03-04 |
| JP2555252B2 JP2555252B2 (ja) | 1996-11-20 |
Family
ID=19332732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292914A Expired - Fee Related JP2555252B2 (ja) | 1992-05-06 | 1992-10-30 | 半導体メモリ装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5325334A (ja) |
| JP (1) | JP2555252B2 (ja) |
| KR (1) | KR950000275B1 (ja) |
| DE (1) | DE4236099C2 (ja) |
| FR (1) | FR2691000B1 (ja) |
| GB (1) | GB2266795B (ja) |
| IT (1) | IT1255933B (ja) |
| TW (1) | TW296838U (ja) |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334895A (ja) * | 1992-05-28 | 1993-12-17 | Texas Instr Japan Ltd | 半導体記憶装置 |
| US5469401A (en) * | 1992-07-14 | 1995-11-21 | Mosaid Technologies Incorporated | Column redundancy scheme for DRAM using normal and redundant column decoders programmed with defective array address and defective column address |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
| KR0131721B1 (ko) * | 1994-06-08 | 1998-04-15 | 김주용 | 반도체 소자의 컬럼 리던던시 장치 |
| KR0130030B1 (ko) * | 1994-08-25 | 1998-10-01 | 김광호 | 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법 |
| US5528539A (en) * | 1994-09-29 | 1996-06-18 | Micron Semiconductor, Inc. | High speed global row redundancy system |
| US5805512A (en) * | 1995-02-09 | 1998-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5838620A (en) * | 1995-04-05 | 1998-11-17 | Micron Technology, Inc. | Circuit for cancelling and replacing redundant elements |
| KR0157344B1 (ko) * | 1995-05-25 | 1998-12-01 | 김광호 | 반도체 메모리 장치의 퓨즈소자 회로 |
| KR100217910B1 (ko) * | 1995-08-17 | 1999-09-01 | 김영환 | 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 |
| US5592102A (en) * | 1995-10-19 | 1997-01-07 | Altera Corporation | Means and apparatus to minimize the effects of silicon processing defects in programmable logic devices |
| US5812468A (en) * | 1995-11-28 | 1998-09-22 | Micron Technology, Inc. | Programmable device for redundant element cancel in a memory |
| US5828599A (en) * | 1996-08-06 | 1998-10-27 | Simtek Corporation | Memory with electrically erasable and programmable redundancy |
| KR100450115B1 (ko) * | 1996-11-08 | 2004-11-26 | 주식회사 하이닉스반도체 | 반도체메모리장치의컬럼리던던시회로 |
| US5996096A (en) * | 1996-11-15 | 1999-11-30 | International Business Machines Corporation | Dynamic redundancy for random access memory assemblies |
| US6091258A (en) * | 1997-02-05 | 2000-07-18 | Altera Corporation | Redundancy circuitry for logic circuits |
| US6034536A (en) * | 1997-02-05 | 2000-03-07 | Altera Corporation | Redundancy circuitry for logic circuits |
| US5912579A (en) * | 1997-02-06 | 1999-06-15 | Zagar; Paul S. | Circuit for cancelling and replacing redundant elements |
| CA2202692C (en) * | 1997-04-14 | 2006-06-13 | Mosaid Technologies Incorporated | Column redundancy in semiconductor memories |
| WO1998053401A1 (en) | 1997-05-23 | 1998-11-26 | Altera Corporation | Redundancy circuitry for programmable logic devices with interleaved input circuits |
| US6055611A (en) * | 1997-07-09 | 2000-04-25 | Micron Technology, Inc. | Method and apparatus for enabling redundant memory |
| US5999463A (en) * | 1997-07-21 | 1999-12-07 | Samsung Electronics Co., Ltd. | Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks |
| US5907511A (en) * | 1997-12-23 | 1999-05-25 | Lsi Logic Corporation | Electrically selectable redundant components for an embedded DRAM |
| US5896331A (en) * | 1997-12-23 | 1999-04-20 | Lsi Logic Corporation | Reprogrammable addressing process for embedded DRAM |
| US5901095A (en) * | 1997-12-23 | 1999-05-04 | Lsi Logic Corporation | Reprogrammable address selector for an embedded DRAM |
| US6011734A (en) * | 1998-03-12 | 2000-01-04 | Motorola, Inc. | Fuseless memory repair system and method of operation |
| US5999440A (en) * | 1998-03-30 | 1999-12-07 | Lsi Logic Corporation | Embedded DRAM with noise-protecting substrate isolation well |
| US6064588A (en) * | 1998-03-30 | 2000-05-16 | Lsi Logic Corporation | Embedded dram with noise-protected differential capacitor memory cells |
| US6005824A (en) * | 1998-06-30 | 1999-12-21 | Lsi Logic Corporation | Inherently compensated clocking circuit for dynamic random access memory |
| US5978304A (en) * | 1998-06-30 | 1999-11-02 | Lsi Logic Corporation | Hierarchical, adaptable-configuration dynamic random access memory |
| US6987786B2 (en) | 1998-07-02 | 2006-01-17 | Gsi Group Corporation | Controlling laser polarization |
| US6181728B1 (en) | 1998-07-02 | 2001-01-30 | General Scanning, Inc. | Controlling laser polarization |
| US6201404B1 (en) | 1998-07-14 | 2001-03-13 | Altera Corporation | Programmable logic device with redundant circuitry |
| US5953269A (en) * | 1998-09-03 | 1999-09-14 | Micron Technology, Inc. | Method and apparatus for remapping addresses for redundancy |
| KR100304700B1 (ko) | 1999-01-13 | 2001-09-26 | 윤종용 | 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로 |
| KR100370232B1 (ko) | 1999-04-28 | 2003-01-29 | 삼성전자 주식회사 | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 |
| US6101138A (en) * | 1999-07-22 | 2000-08-08 | Eton Technology, Inc. | Area efficient global row redundancy scheme for DRAM |
| KR100363089B1 (ko) * | 1999-09-07 | 2002-11-30 | 삼성전자 주식회사 | 리던던시 효율을 향상시키는 리던던시 회로를 포함하는반도체 메모리 장치 |
| KR100363085B1 (ko) * | 1999-11-05 | 2002-12-05 | 삼성전자 주식회사 | 리던던시 효율을 향상시키는 로우 리던던시 스킴을 갖는반도체장치 |
| KR100337476B1 (ko) | 2000-03-17 | 2002-05-23 | 윤종용 | 반도체 메모리 장치 및 이 장치의 리던던시 회로 및 방법 |
| KR100351902B1 (ko) * | 2000-09-28 | 2002-09-12 | 주식회사 하이닉스반도체 | 칼럼 리던던시 리페어 회로 |
| TW546664B (en) * | 2001-01-17 | 2003-08-11 | Toshiba Corp | Semiconductor storage device formed to optimize test technique and redundancy technology |
| US6400619B1 (en) | 2001-04-25 | 2002-06-04 | International Business Machines Corporation | Micro-cell redundancy scheme for high performance eDRAM |
| KR100408714B1 (ko) * | 2001-06-28 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 리페어회로 및 방법 |
| DE10152086B4 (de) * | 2001-10-23 | 2007-03-22 | Infineon Technologies Ag | Verfahren zum Testen einer Mehrzahl von Bauelementen auf einem Wafer mit einer gemeinsamen Datenleitung und einer gemeinsamen Versorgungsleitung |
| US6801471B2 (en) * | 2002-02-19 | 2004-10-05 | Infineon Technologies Ag | Fuse concept and method of operation |
| US7093156B1 (en) * | 2002-05-13 | 2006-08-15 | Virage Logic Corp. | Embedded test and repair scheme and interface for compiling a memory assembly with redundancy implementation |
| US7159141B2 (en) * | 2002-07-01 | 2007-01-02 | Micron Technology, Inc. | Repairable block redundancy scheme |
| KR100542696B1 (ko) * | 2003-11-13 | 2006-01-11 | 주식회사 하이닉스반도체 | 반도체 장치의 리페어 퓨즈 박스 |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| KR100827659B1 (ko) * | 2006-09-20 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치 |
| JP2009087513A (ja) * | 2007-10-03 | 2009-04-23 | Nec Electronics Corp | 半導体記憶装置、及びメモリセルテスト方法 |
| US8976604B2 (en) | 2012-02-13 | 2015-03-10 | Macronix International Co., Lt. | Method and apparatus for copying data with a memory array having redundant memory |
| US9165680B2 (en) | 2013-03-11 | 2015-10-20 | Macronix International Co., Ltd. | Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks |
| KR20150123378A (ko) * | 2014-04-24 | 2015-11-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
| US9773571B2 (en) | 2014-12-16 | 2017-09-26 | Macronix International Co., Ltd. | Memory repair redundancy with array cache redundancy |
| US20160218286A1 (en) | 2015-01-23 | 2016-07-28 | Macronix International Co., Ltd. | Capped contact structure with variable adhesion layer thickness |
| US9514815B1 (en) | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
| US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
| KR102597291B1 (ko) * | 2016-11-07 | 2023-11-06 | 에스케이하이닉스 주식회사 | 리페어 제어 장치 및 이를 포함하는 반도체 장치 |
| US9959928B1 (en) | 2016-12-13 | 2018-05-01 | Macronix International Co., Ltd. | Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2154032B (en) * | 1984-02-08 | 1988-04-20 | Inmos Ltd | A repairable memory array |
| US4758993A (en) * | 1984-11-19 | 1988-07-19 | Fujitsu Limited | Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays |
| US4827747A (en) * | 1986-05-21 | 1989-05-09 | Hitachi, Ltd. | Method for producing a bellows with oval cross section and apparatus for carrying out the method |
| KR890003691B1 (ko) * | 1986-08-22 | 1989-09-30 | 삼성전자 주식회사 | 블럭 열 리던던씨 회로 |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| NL8900026A (nl) * | 1989-01-06 | 1990-08-01 | Philips Nv | Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens. |
| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
| KR920010347B1 (ko) * | 1989-12-30 | 1992-11-27 | 삼성전자주식회사 | 분할된 워드라인을 가지는 메모리장치의 리던던시 구조 |
| KR930001793B1 (en) * | 1989-12-30 | 1993-03-13 | Korea Telecommunication | Main-c.p.u. watching apparatus |
| EP0469571B1 (en) * | 1990-07-31 | 1997-11-12 | Texas Instruments Incorporated | Redundant semiconductor memory device |
| US5210723A (en) * | 1990-10-31 | 1993-05-11 | International Business Machines Corporation | Memory with page mode |
| US5159572A (en) * | 1990-12-24 | 1992-10-27 | Motorola, Inc. | DRAM architecture having distributed address decoding and timing control |
| KR930003164A (ko) * | 1991-07-26 | 1993-02-24 | 김광호 | 반도체메모리 리던던시 장치 |
| US5257229A (en) * | 1992-01-31 | 1993-10-26 | Sgs-Thomson Microelectronics, Inc. | Column redundancy architecture for a read/write memory |
-
1992
- 1992-05-06 KR KR1019920007621A patent/KR950000275B1/ko not_active IP Right Cessation
- 1992-10-03 TW TW083215092U patent/TW296838U/zh unknown
- 1992-10-22 FR FR9212658A patent/FR2691000B1/fr not_active Expired - Lifetime
- 1992-10-26 DE DE4236099A patent/DE4236099C2/de not_active Expired - Lifetime
- 1992-10-28 IT ITMI922474A patent/IT1255933B/it active IP Right Grant
- 1992-10-30 JP JP4292914A patent/JP2555252B2/ja not_active Expired - Fee Related
- 1992-11-02 GB GB9222905A patent/GB2266795B/en not_active Expired - Lifetime
-
1993
- 1993-02-05 US US08/014,305 patent/US5325334A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4236099A1 (de) | 1993-11-11 |
| IT1255933B (it) | 1995-11-17 |
| GB2266795A (en) | 1993-11-10 |
| GB9222905D0 (en) | 1992-12-16 |
| JP2555252B2 (ja) | 1996-11-20 |
| FR2691000A1 (fr) | 1993-11-12 |
| DE4236099C2 (de) | 2001-01-11 |
| ITMI922474A1 (it) | 1994-04-28 |
| KR950000275B1 (ko) | 1995-01-12 |
| US5325334A (en) | 1994-06-28 |
| KR930024021A (ko) | 1993-12-21 |
| TW296838U (en) | 1997-01-21 |
| FR2691000B1 (fr) | 1996-05-24 |
| GB2266795B (en) | 1996-06-05 |
| ITMI922474A0 (it) | 1992-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2555252B2 (ja) | 半導体メモリ装置 | |
| KR950004623B1 (ko) | 리던던시 효율이 향상되는 반도체 메모리 장치 | |
| US5349556A (en) | Row redundancy circuit sharing a fuse box | |
| KR940007946B1 (ko) | 용장구성을 갖는 반도체 기억장치 | |
| US20050041491A1 (en) | Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test | |
| JP2731136B2 (ja) | 半導体メモリ装置の冗長回路及び冗長方法 | |
| JP3597501B2 (ja) | 半導体集積回路 | |
| JP2899175B2 (ja) | 半導体記憶装置 | |
| JPH0877791A (ja) | 半導体メモリ装置のカラム冗長方法及びその回路 | |
| JPS6329360B2 (ja) | ||
| JPH0535520B2 (ja) | ||
| JPH07192491A (ja) | 半導体メモリ装置のロー冗長方法及びそのための回路 | |
| JPS62291799A (ja) | 半導体記憶装置 | |
| JP3799197B2 (ja) | 半導体記憶装置 | |
| JPH0427639B2 (ja) | ||
| US5610865A (en) | Semiconductor memory device with redundancy structure | |
| JPH0748314B2 (ja) | 半導体記憶装置 | |
| JPH11134895A (ja) | 半導体記憶装置 | |
| US8059477B2 (en) | Redundancy circuit of semiconductor memory | |
| JP3642905B2 (ja) | メモリセルアレイブロックの再編成が可能な半導体メモリ装置 | |
| KR100724567B1 (ko) | 반도체 메모리 장치 | |
| JP3952259B2 (ja) | 半導体メモリ装置の欠陥アドレス貯蔵回路 | |
| US6335892B1 (en) | Method to electrically program antifuses | |
| JP3198546B2 (ja) | 冗長用メモリセルを有する半導体装置 | |
| KR100385956B1 (ko) | 효율적인 칼럼 리던던시 스킴을 갖는 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |