JP2555252B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に不良セルの発生したメモリセルカラムを予備メ
モリセルカラムで代替するカラム冗長に関するものであ
る。
し、特に不良セルの発生したメモリセルカラムを予備メ
モリセルカラムで代替するカラム冗長に関するものであ
る。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴って一
つのチップ内に配置されるメモリセルの数もかなり増加
してきている。その結果、一つのチップ内に発生する不
良セルの数もますます増えている。そこで、通常では、
メモリセルアレイに不良セルの代替となる予備メモリセ
ルアレイを備えるようにしている。もし、チップのテス
ト等によってメモリセルアレイのカラムの一つで不良セ
ルの存在が発見されると、このメモリセルはカラム冗長
動作により代替される。カラム冗長動作とは、正規のカ
ラム選択線に接続されているカラムの一つでセルに不良
が発生したとき、予備メモリセルアレイのカラムを使用
して代替、救済することを意味する。このようなカラム
冗長動作は、各カラムにヒューズボックスを備えてお
き、このヒューズボックス内のヒューズをレーザビーム
等の手段により切断することで行われる。
つのチップ内に配置されるメモリセルの数もかなり増加
してきている。その結果、一つのチップ内に発生する不
良セルの数もますます増えている。そこで、通常では、
メモリセルアレイに不良セルの代替となる予備メモリセ
ルアレイを備えるようにしている。もし、チップのテス
ト等によってメモリセルアレイのカラムの一つで不良セ
ルの存在が発見されると、このメモリセルはカラム冗長
動作により代替される。カラム冗長動作とは、正規のカ
ラム選択線に接続されているカラムの一つでセルに不良
が発生したとき、予備メモリセルアレイのカラムを使用
して代替、救済することを意味する。このようなカラム
冗長動作は、各カラムにヒューズボックスを備えてお
き、このヒューズボックス内のヒューズをレーザビーム
等の手段により切断することで行われる。
【０００３】この分野で一般的によく知られているメモ
リセルアレイのブロック図を図５に示す。同図に示すメ
モリセルアレイは、ブロック数ｍ×ｎの正規メモリセル
アレイ（図中上側）と、ｍ×ｋの冗長メモリセルアレイ
（図中下側）と、で構成されている。
リセルアレイのブロック図を図５に示す。同図に示すメ
モリセルアレイは、ブロック数ｍ×ｎの正規メモリセル
アレイ（図中上側）と、ｍ×ｋの冗長メモリセルアレイ
（図中下側）と、で構成されている。
【０００４】この従来の冗長回路では、外部から入力さ
れるアドレスが不良セルを有するアドレスであるかどう
かを感知して通知する冗長感知信号φＲＥＮ１、φＲＥ
Ｎ２、……、φＲＥＮｋが、正規デコーダ制御回路ＮＤ
Ｃを経て正規カラムデコーダＮＣＤ１、ＮＣＤ２、…
…、ＮＣＤｋに伝送される。この各正規カラムデコーダ
は、カラム方向に配列されている対応する正規セルアレ
イブロックＮＣＡに接続された入出力ゲートＩＯを共通
に制御するものである。すなわち、正規カラムデコーダ
ＮＣＤ１は、対応する正規セルアレイブロックＮＣＡ１
１、ＮＣＡ２１、……、ＮＣＡｍ１に接続されている入
出力ゲートＩＯを共通のカラム選択線（図示せず）を介
して同時に制御し、そして正規カラムデコーダＮＣＤｎ
は、対応する正規セルアレイブロックＮＣＡ１ｎ、ＮＣ
Ａ２ｎ、……、ＮＣＡｍｎに接続された入出力ゲートＩ
Ｏを同時に制御するようになっている。
れるアドレスが不良セルを有するアドレスであるかどう
かを感知して通知する冗長感知信号φＲＥＮ１、φＲＥ
Ｎ２、……、φＲＥＮｋが、正規デコーダ制御回路ＮＤ
Ｃを経て正規カラムデコーダＮＣＤ１、ＮＣＤ２、…
…、ＮＣＤｋに伝送される。この各正規カラムデコーダ
は、カラム方向に配列されている対応する正規セルアレ
イブロックＮＣＡに接続された入出力ゲートＩＯを共通
に制御するものである。すなわち、正規カラムデコーダ
ＮＣＤ１は、対応する正規セルアレイブロックＮＣＡ１
１、ＮＣＡ２１、……、ＮＣＡｍ１に接続されている入
出力ゲートＩＯを共通のカラム選択線（図示せず）を介
して同時に制御し、そして正規カラムデコーダＮＣＤｎ
は、対応する正規セルアレイブロックＮＣＡ１ｎ、ＮＣ
Ａ２ｎ、……、ＮＣＡｍｎに接続された入出力ゲートＩ
Ｏを同時に制御するようになっている。
【０００５】一方、ヒューズボックスＦＢ１、ＦＢ２、
……、ＦＢｋからそれぞれ発生される冗長感知信号φＲ
ＥＮ１、φＲＥＮ２、……、φＲＥＮｋは、冗長カラム
デコーダＲＣＤ１、ＲＣＤ２、……、ＲＣＤｋにもそれ
ぞれ伝送される。冗長カラムデコーダＲＣＤ１、ＲＣＤ
２、……、ＲＣＤｋと冗長セルアレイブロックＲＣＡ１
１、ＲＣＡ１２、……、ＲＣＡｍｋとの接続関係は上述
の正規カラムデコーダと正規セルアレイブロックとの関
係と同様である。
……、ＦＢｋからそれぞれ発生される冗長感知信号φＲ
ＥＮ１、φＲＥＮ２、……、φＲＥＮｋは、冗長カラム
デコーダＲＣＤ１、ＲＣＤ２、……、ＲＣＤｋにもそれ
ぞれ伝送される。冗長カラムデコーダＲＣＤ１、ＲＣＤ
２、……、ＲＣＤｋと冗長セルアレイブロックＲＣＡ１
１、ＲＣＡ１２、……、ＲＣＡｍｋとの接続関係は上述
の正規カラムデコーダと正規セルアレイブロックとの関
係と同様である。
【０００６】このような構成の場合、ある一つの正規セ
ル、例えば正規セルアレイブロックＮＣＡ１１の中の正
規セルに該当するアドレスで不良が発見されると、正規
カラムデコーダＮＣＤ１が、正規セルアレイブロックＮ
ＣＡ１１、ＮＣＡ２１、……、ＮＣＡｍ１にそれぞれ接
続された入出力ゲートＩＯ１１、ＩＯ２１、……、ＩＯ
ｍ１をすべてディスエーブルとし、冗長カラムデコーダ
ＲＣＤ１が、冗長セルアレイブロックにそれぞれ接続さ
れた入出力ゲートＲＩＯ１１、ＲＩＯ２１、……、ＲＩ
Ｏｍ１をすべてエネーブルとすることにより、救済が行
なわれる。
ル、例えば正規セルアレイブロックＮＣＡ１１の中の正
規セルに該当するアドレスで不良が発見されると、正規
カラムデコーダＮＣＤ１が、正規セルアレイブロックＮ
ＣＡ１１、ＮＣＡ２１、……、ＮＣＡｍ１にそれぞれ接
続された入出力ゲートＩＯ１１、ＩＯ２１、……、ＩＯ
ｍ１をすべてディスエーブルとし、冗長カラムデコーダ
ＲＣＤ１が、冗長セルアレイブロックにそれぞれ接続さ
れた入出力ゲートＲＩＯ１１、ＲＩＯ２１、……、ＲＩ
Ｏｍ１をすべてエネーブルとすることにより、救済が行
なわれる。
【０００７】このような冗長の際の、この分野で公知の
従来のカラム冗長回路のブロック図を図６に示す。同図
に示すカラム冗長回路は、カラム冗長制御回路１００′
と、ヒューズボックス２００′と、カラム冗長ドライバ
３００′とから構成されている。カラム冗長制御回路１
００′の構成は公知のもので、これは、正規メモリセル
アレイにある不良セルを指すローアドレスが入力される
と、ヒューズボックス２００′をエネーブルとするエネ
ーブル信号ＲＳＴＰを発生する。このエネーブル信号Ｒ
ＳＴＰによりヒューズボックス２００′はカラムアドレ
スを受け入れ、予備セルを選択するために冗長感知信号
φＲＥＮｉを出力する。そして、冗長感知信号φＲＥＮ
ｉはカラム冗長ドライバ３００′（これは、冗長感知信
号φＲＥＮｉの出力レベルをドライブするために通常設
けられているものである）に伝送されて冗長カラム選択
線を選択するために冗長カラム選択信号ＲＣＳＬが発生
され、正規メモリセルアレイの不良セルに対応する冗長
メモリセルが選択される。このことは図５より容易に理
解することができる。
従来のカラム冗長回路のブロック図を図６に示す。同図
に示すカラム冗長回路は、カラム冗長制御回路１００′
と、ヒューズボックス２００′と、カラム冗長ドライバ
３００′とから構成されている。カラム冗長制御回路１
００′の構成は公知のもので、これは、正規メモリセル
アレイにある不良セルを指すローアドレスが入力される
と、ヒューズボックス２００′をエネーブルとするエネ
ーブル信号ＲＳＴＰを発生する。このエネーブル信号Ｒ
ＳＴＰによりヒューズボックス２００′はカラムアドレ
スを受け入れ、予備セルを選択するために冗長感知信号
φＲＥＮｉを出力する。そして、冗長感知信号φＲＥＮ
ｉはカラム冗長ドライバ３００′（これは、冗長感知信
号φＲＥＮｉの出力レベルをドライブするために通常設
けられているものである）に伝送されて冗長カラム選択
線を選択するために冗長カラム選択信号ＲＣＳＬが発生
され、正規メモリセルアレイの不良セルに対応する冗長
メモリセルが選択される。このことは図５より容易に理
解することができる。
【０００８】図６のヒューズボックス２００′の具体的
回路を図７に示し、その動作特性を次に説明する。入力
されるローアドレスに応じてカラム冗長制御回路１０
０′がエネーブル信号ＲＳＴＰ信号を出力すると、信号
ａと信号ｂの内の信号ｂが“ハイ”となり、ヒューズボ
ックス２００′Ａに伝送される。ヒューズボックス２０
０′Ａにおいて、“ロウ”のカラムアドレスＣＡｉの経
路のヒューズが切断されることでノードｒ１が“ハイ”
状態となり、これによって冗長感知信号φＲＥＮｉが
“ハイ”にエネーブルされてカラム冗長ドライバ３０
０′に伝送され、冗長カラム線が選択される。
回路を図７に示し、その動作特性を次に説明する。入力
されるローアドレスに応じてカラム冗長制御回路１０
０′がエネーブル信号ＲＳＴＰ信号を出力すると、信号
ａと信号ｂの内の信号ｂが“ハイ”となり、ヒューズボ
ックス２００′Ａに伝送される。ヒューズボックス２０
０′Ａにおいて、“ロウ”のカラムアドレスＣＡｉの経
路のヒューズが切断されることでノードｒ１が“ハイ”
状態となり、これによって冗長感知信号φＲＥＮｉが
“ハイ”にエネーブルされてカラム冗長ドライバ３０
０′に伝送され、冗長カラム線が選択される。
【０００９】このような従来のカラム冗長回路において
は、図５に示したように一つのカラム選択線に対し当該
カラム配列の全セルアレイブロックのカラムが接続され
るようになっているので、例えば、あるブロックのカラ
ムで不良が発見されると、不良が発生していないブロッ
クのカラムまで代替されてしまい、冗長の効率がかなり
低下してしまう。さらに、特に高集積チップにおいて
は、代替に使用される冗長カラム選択線のカラムにも不
良が発生する可能性があるので、信頼性の低下につなが
るという問題がある。
は、図５に示したように一つのカラム選択線に対し当該
カラム配列の全セルアレイブロックのカラムが接続され
るようになっているので、例えば、あるブロックのカラ
ムで不良が発見されると、不良が発生していないブロッ
クのカラムまで代替されてしまい、冗長の効率がかなり
低下してしまう。さらに、特に高集積チップにおいて
は、代替に使用される冗長カラム選択線のカラムにも不
良が発生する可能性があるので、信頼性の低下につなが
るという問題がある。
【００１０】このような問題を解決するために提案され
た従来の他のカラム冗長回路のヒューズボックスの例を
図８に示す。図８の回路では、図７の回路における問題
点を解決するためにヒューズボックスにブロック選択信
号φＢＬＳを入力するようにしている。したがって、あ
るメモリセルに不良が発生した場合、ブロック選択信号
φＢＬＳにより、その不良メモリセルの属するカラムに
対応したすべてのセルアレイブロックで代替を行う代わ
りに、不良メモリセルのあるセルアレイブロックのみで
代替を行えるようになる。これは、本出願人の韓国特許
出願番号９１−１２９１９の“半導体メモリ冗長装置”
に詳細に開示されている。
た従来の他のカラム冗長回路のヒューズボックスの例を
図８に示す。図８の回路では、図７の回路における問題
点を解決するためにヒューズボックスにブロック選択信
号φＢＬＳを入力するようにしている。したがって、あ
るメモリセルに不良が発生した場合、ブロック選択信号
φＢＬＳにより、その不良メモリセルの属するカラムに
対応したすべてのセルアレイブロックで代替を行う代わ
りに、不良メモリセルのあるセルアレイブロックのみで
代替を行えるようになる。これは、本出願人の韓国特許
出願番号９１−１２９１９の“半導体メモリ冗長装置”
に詳細に開示されている。
【００１１】このカラム冗長回路によれば、冗長の際に
不良が発生していないブロックまで代替が行なわれるよ
うな非効率的な冗長は解決されるが、同じカラムを共有
する２個以上のブロックで不良が発生した場合には、こ
れを解決することができないという問題が生じる。ま
た、すべてのブロック選択信号を受けるためにはセルア
レイブロックと同数のヒューズボックス構成が必要とさ
れるため、チップのレイアウトが困難になるという問題
もある。
不良が発生していないブロックまで代替が行なわれるよ
うな非効率的な冗長は解決されるが、同じカラムを共有
する２個以上のブロックで不良が発生した場合には、こ
れを解決することができないという問題が生じる。ま
た、すべてのブロック選択信号を受けるためにはセルア
レイブロックと同数のヒューズボックス構成が必要とさ
れるため、チップのレイアウトが困難になるという問題
もある。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、最良の冗長効率のカラム冗長回路を提供すること
にある。また、より信頼性の高い救済機能をもつカラム
冗長回路を提供することも目的とする。さらに、チップ
のレイアウトが容易に行えるカラム冗長回路を提供する
ことも目的とする。
的は、最良の冗長効率のカラム冗長回路を提供すること
にある。また、より信頼性の高い救済機能をもつカラム
冗長回路を提供することも目的とする。さらに、チップ
のレイアウトが容易に行えるカラム冗長回路を提供する
ことも目的とする。
【００１３】
【課題を修行するための手段】このような目的を達成す
るために本発明は、カラム方向に配列された複数の正規
セルアレイブロックを正規カラムデコーダで共通制御す
る正規メモリセルアレイと、カラム方向に配列された複
数の冗長セルアレイブロックを冗長カラムデコーダで共
通制御する冗長メモリセルアレイと、を有してカラム冗
長を行うようになった半導体メモリ装置において、不良
セルを指すローアドレスに応答してエネーブル信号を発
生するカラム冗長制御回路と、該エネーブル信号により
エネーブルされ、前記ローアドレスから得られるブロッ
ク選択情報に対し設けたヒューズ及び定電圧に対し設け
たヒューズをもち、この定電圧に対し設けたヒューズが
つながっていれば前記ブロック選択情報の入力が無効と
されるヒューズ回路を有するブロック選択制御回路と、
該ブロック選択制御回路の出力信号に従ってエネーブル
され、カラムアドレスに対し設けたヒューズの切断状態
に応じて前記正規カラムデコーダ及び冗長カラムデコー
ダを制御するための冗長感知信号を発生するヒューズボ
ックスと、を用いた構成のカラム冗長回路を備えること
を特徴とする。また、使用される前記定電圧が、メモリ
装置の外部から供給される電源電圧であることを特徴と
する。このような構成において、ヒューズ回路に入力さ
れる特定のアドレスを無効とする一つの方法として、ブ
ロック選択制御回路のヒューズ回路が、前記定電圧であ
る電源電圧に接続されたヒューズを有しているものであ
る。
るために本発明は、カラム方向に配列された複数の正規
セルアレイブロックを正規カラムデコーダで共通制御す
る正規メモリセルアレイと、カラム方向に配列された複
数の冗長セルアレイブロックを冗長カラムデコーダで共
通制御する冗長メモリセルアレイと、を有してカラム冗
長を行うようになった半導体メモリ装置において、不良
セルを指すローアドレスに応答してエネーブル信号を発
生するカラム冗長制御回路と、該エネーブル信号により
エネーブルされ、前記ローアドレスから得られるブロッ
ク選択情報に対し設けたヒューズ及び定電圧に対し設け
たヒューズをもち、この定電圧に対し設けたヒューズが
つながっていれば前記ブロック選択情報の入力が無効と
されるヒューズ回路を有するブロック選択制御回路と、
該ブロック選択制御回路の出力信号に従ってエネーブル
され、カラムアドレスに対し設けたヒューズの切断状態
に応じて前記正規カラムデコーダ及び冗長カラムデコー
ダを制御するための冗長感知信号を発生するヒューズボ
ックスと、を用いた構成のカラム冗長回路を備えること
を特徴とする。また、使用される前記定電圧が、メモリ
装置の外部から供給される電源電圧であることを特徴と
する。このような構成において、ヒューズ回路に入力さ
れる特定のアドレスを無効とする一つの方法として、ブ
ロック選択制御回路のヒューズ回路が、前記定電圧であ
る電源電圧に接続されたヒューズを有しているものであ
る。
【００１４】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、従来の回路と共通する部
分には同じ符号を付し、重複する説明は省略する。本発
明によるカラム冗長回路のブロック図を図１に示し、そ
して、図１のブロック図の構成に基づいた具体的回路の
実施例を図２に示す。また、本発明に対する理解を助け
るために、本発明によるカラム冗長回路に従って救済さ
れるメモリセル領域のマップを図３に示す。さらに、図
１のブロック図の構成に基づいた具体的回路の他の実施
例を図４に示す。
参照して詳細に説明する。尚、従来の回路と共通する部
分には同じ符号を付し、重複する説明は省略する。本発
明によるカラム冗長回路のブロック図を図１に示し、そ
して、図１のブロック図の構成に基づいた具体的回路の
実施例を図２に示す。また、本発明に対する理解を助け
るために、本発明によるカラム冗長回路に従って救済さ
れるメモリセル領域のマップを図３に示す。さらに、図
１のブロック図の構成に基づいた具体的回路の他の実施
例を図４に示す。
【００１５】図１のブロック図に示すように、本発明に
よるカラム冗長回路は、カラム冗長制御回路１００と、
ブロック選択制御回路４０１と、ヒューズボックス２０
０と、カラム冗長ドライバ３００とを備えている。この
うちのブロック選択制御回路４０１が本発明の特徴部分
をなしており、このブロック選択制御回路４０１は、電
源電圧Ｖｃｃ端に接続されたヒューズをそれぞれが有す
る多数のヒューズ回路を備えている。そして、このよう
な本発明によるブロック選択制御回路をもつカラム冗長
回路を、チップのレイアウトが許すかぎりできるだけ多
く備えるようにすると、それだけ冗長効率は向上する。
よるカラム冗長回路は、カラム冗長制御回路１００と、
ブロック選択制御回路４０１と、ヒューズボックス２０
０と、カラム冗長ドライバ３００とを備えている。この
うちのブロック選択制御回路４０１が本発明の特徴部分
をなしており、このブロック選択制御回路４０１は、電
源電圧Ｖｃｃ端に接続されたヒューズをそれぞれが有す
る多数のヒューズ回路を備えている。そして、このよう
な本発明によるブロック選択制御回路をもつカラム冗長
回路を、チップのレイアウトが許すかぎりできるだけ多
く備えるようにすると、それだけ冗長効率は向上する。
【００１６】次に、図２の具体的回路の実施例を説明す
る。同図に示す回路は、従来の技術である図７の回路と
同様のヒューズボックスに、点線ブロックで示すブロッ
ク選択制御回路４０１を加えたものである。したがって
図７の場合と異なり、エネーブル信号ＲＳＴＰによって
発生される信号Ａ、Ｂは、カラムアドレスＣＡ１、反転
ＣＡ１、ＣＡ２、反転ＣＡ２、……を受けるヒューズボ
ックスに直接入力されず、ブロック選択制御回路４０１
を介して入力されるようになっている。
る。同図に示す回路は、従来の技術である図７の回路と
同様のヒューズボックスに、点線ブロックで示すブロッ
ク選択制御回路４０１を加えたものである。したがって
図７の場合と異なり、エネーブル信号ＲＳＴＰによって
発生される信号Ａ、Ｂは、カラムアドレスＣＡ１、反転
ＣＡ１、ＣＡ２、反転ＣＡ２、……を受けるヒューズボ
ックスに直接入力されず、ブロック選択制御回路４０１
を介して入力されるようになっている。
【００１７】このブロック選択制御回路４０１には、ロ
ーアドレスＲＡ１、……、ＲＡ７の組合せから得られる
ブロック選択情報である信号ＤＲＡ８、反転ＤＲＡ８、
ＤＲＡ９、反転ＤＲＡ９、……が入力されている。ま
た、ブロック選択制御回路４０１は、多数（この実施例
では５個）のヒューズ回路４００Ａ、４００Ｂ、４００
Ｃ、……を備えており、そして各ヒューズ回路４００
Ａ、４００Ｂ、４００Ｃ、……は、電源電圧Ｖｃｃが印
加される一入力端をもっている。このように各ヒューズ
回路４００Ａ、４００Ｂ、４００Ｃ、……は電源電圧Ｖ
ｃｃが印加される入力端を有しているので、この入力端
に接続されているヒューズを切断しないでおけば、信号
ＤＲＡ８、反転ＤＲＡ８、ＤＲＡ９、反転ＤＲＡ９、…
…の入力を無効にできるようになっている。
ーアドレスＲＡ１、……、ＲＡ７の組合せから得られる
ブロック選択情報である信号ＤＲＡ８、反転ＤＲＡ８、
ＤＲＡ９、反転ＤＲＡ９、……が入力されている。ま
た、ブロック選択制御回路４０１は、多数（この実施例
では５個）のヒューズ回路４００Ａ、４００Ｂ、４００
Ｃ、……を備えており、そして各ヒューズ回路４００
Ａ、４００Ｂ、４００Ｃ、……は、電源電圧Ｖｃｃが印
加される一入力端をもっている。このように各ヒューズ
回路４００Ａ、４００Ｂ、４００Ｃ、……は電源電圧Ｖ
ｃｃが印加される入力端を有しているので、この入力端
に接続されているヒューズを切断しないでおけば、信号
ＤＲＡ８、反転ＤＲＡ８、ＤＲＡ９、反転ＤＲＡ９、…
…の入力を無効にできるようになっている。
【００１８】以上のような構成とされた図２の回路の動
作を次に説明する。冗長のためにマスタヒューズＭＦを
切断し、エネーブル信号ＲＳＴＰが“ハイ”になると、
信号Ｂノードは“ハイ”となる。そして、ヒューズ回路
４００Ａ、４００Ｂ、４００Ｃ、……のうち、代替され
るセルアレイブロックを選択するアドレス情報が入力さ
れるヒューズ回路のみ、その信号に接続されたヒューズ
を残してそれ以外のヒューズを切断することで“ハイ”
となる。このとき、その他のヒューズ回路は電源電圧Ｖ
ｃｃのレベルとなる。これによってノードＰ１、Ｐ２、
Ｐ３、Ｐ４、Ｐ５は“ハイ”となり、ＮＡＮＤゲート５
１の出力は“ロウ”となる。そうした後、カラムアドレ
スが入力されるヒューズボックスのうちで、“ロウ”の
カラムアドレスが入力されるヒューズを切断すると冗長
感知信号φＲＥＮｉは“ハイ”にエネーブルされる。こ
の冗長感知信号φＲＥＮｉ信号がカラム冗長ドライバ３
００に伝送され、代替されるべきセルアレイブロックの
冗長カラム選択線が選択されることは、従来の回路と同
様で容易に理解できるであろう。
作を次に説明する。冗長のためにマスタヒューズＭＦを
切断し、エネーブル信号ＲＳＴＰが“ハイ”になると、
信号Ｂノードは“ハイ”となる。そして、ヒューズ回路
４００Ａ、４００Ｂ、４００Ｃ、……のうち、代替され
るセルアレイブロックを選択するアドレス情報が入力さ
れるヒューズ回路のみ、その信号に接続されたヒューズ
を残してそれ以外のヒューズを切断することで“ハイ”
となる。このとき、その他のヒューズ回路は電源電圧Ｖ
ｃｃのレベルとなる。これによってノードＰ１、Ｐ２、
Ｐ３、Ｐ４、Ｐ５は“ハイ”となり、ＮＡＮＤゲート５
１の出力は“ロウ”となる。そうした後、カラムアドレ
スが入力されるヒューズボックスのうちで、“ロウ”の
カラムアドレスが入力されるヒューズを切断すると冗長
感知信号φＲＥＮｉは“ハイ”にエネーブルされる。こ
の冗長感知信号φＲＥＮｉ信号がカラム冗長ドライバ３
００に伝送され、代替されるべきセルアレイブロックの
冗長カラム選択線が選択されることは、従来の回路と同
様で容易に理解できるであろう。
【００１９】さらに図３を参照して、本発明によるカラ
ム冗長回路を用いた冗長動作を説明する。ブロック選択
制御回路４０１内のヒューズ回路４００Ｂ、４００Ｃ、
４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされるときは、
選択された８及び反転８のすべてのセルアレイブロック
の救済が可能である。ヒューズ回路４００Ａ、４００
Ｃ、４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされるとき
は、選択された９及び反転９のすべてのセルアレイブロ
ックの救済が可能である。このようにして電源電圧Ｖｃ
ｃとなるヒューズ回路を適宜設定していけばよい。そう
して、１２又は反転１２のセルアレイブロックの救済の
ためには、ヒューズ回路４００Ａ、４００Ｂ、４００
Ｃ、４００Ｄを電源電圧Ｖｃｃとし、もし、すべてのセ
ルアレイブロックを救済するときには、ヒューズ回路４
００Ａ、４００Ｂ、４００Ｃ、４００Ｄ、４００Ｅをす
べて電源電圧Ｖｃｃとすればよい。
ム冗長回路を用いた冗長動作を説明する。ブロック選択
制御回路４０１内のヒューズ回路４００Ｂ、４００Ｃ、
４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされるときは、
選択された８及び反転８のすべてのセルアレイブロック
の救済が可能である。ヒューズ回路４００Ａ、４００
Ｃ、４００Ｄ、４００Ｅが電源電圧Ｖｃｃとされるとき
は、選択された９及び反転９のすべてのセルアレイブロ
ックの救済が可能である。このようにして電源電圧Ｖｃ
ｃとなるヒューズ回路を適宜設定していけばよい。そう
して、１２又は反転１２のセルアレイブロックの救済の
ためには、ヒューズ回路４００Ａ、４００Ｂ、４００
Ｃ、４００Ｄを電源電圧Ｖｃｃとし、もし、すべてのセ
ルアレイブロックを救済するときには、ヒューズ回路４
００Ａ、４００Ｂ、４００Ｃ、４００Ｄ、４００Ｅをす
べて電源電圧Ｖｃｃとすればよい。
【００２０】このような冗長で救済を行なえば、同じカ
ラムを共有する２個以上のブロックで不良が発生したと
きでも、容易に救済することができる。また、不良が発
生した正規セルアレイブロックに対応する冗長セルアレ
イブロックのみを選択的に代替させられるので、冗長の
効率が向上するうえに高信頼性も確保できることにな
る。
ラムを共有する２個以上のブロックで不良が発生したと
きでも、容易に救済することができる。また、不良が発
生した正規セルアレイブロックに対応する冗長セルアレ
イブロックのみを選択的に代替させられるので、冗長の
効率が向上するうえに高信頼性も確保できることにな
る。
【００２１】本発明によるブロック選択制御回路のヒュ
ーズ回路は、図２に示した実施例の他に図４に示す回路
のようにしてもよい。図示のように、ブロック選択情報
であるデコードされたローアドレスを、図２の構成とは
異なる方法でヒューズ回路に印加することによって、救
済領域をチップの設計時に設定することができる。すな
わち、不良セルの発生によるアドレスの情報に従って信
号ＤＲＡ反転８反転９がエネーブルされるとき、ヒュー
ズ回路４００Ａ′の電源電圧Ｖｃｃ及び信号ＤＲＡ８反
転９のヒューズを切断し、信号ＤＲＡ反転８反転９のヒ
ューズのみ接続しておく。そして、他のヒューズ回路４
００Ｂ′、４００Ｃ′は電源電圧Ｖｃｃとなる状態にす
ると、図３中の反転９と関連している反転８のすべての
ブロックが救済される。同様にして、ヒューズ回路４０
０Ａ′、４００Ｃ′が電源電圧Ｖｃｃを出力する状態と
されると、図３中の９と関連している８又は反転８のす
べてのブロックの救済が行なわれる。このようにブロッ
ク選択制御回路内のヒューズ回路の構成を各種の方法で
実施することにより、救済領域をチップ設計者の思うと
おりに設定することができる。また、チップのレイアウ
トに従って適宜配置できるのでチップのレイアウトが容
易になる。
ーズ回路は、図２に示した実施例の他に図４に示す回路
のようにしてもよい。図示のように、ブロック選択情報
であるデコードされたローアドレスを、図２の構成とは
異なる方法でヒューズ回路に印加することによって、救
済領域をチップの設計時に設定することができる。すな
わち、不良セルの発生によるアドレスの情報に従って信
号ＤＲＡ反転８反転９がエネーブルされるとき、ヒュー
ズ回路４００Ａ′の電源電圧Ｖｃｃ及び信号ＤＲＡ８反
転９のヒューズを切断し、信号ＤＲＡ反転８反転９のヒ
ューズのみ接続しておく。そして、他のヒューズ回路４
００Ｂ′、４００Ｃ′は電源電圧Ｖｃｃとなる状態にす
ると、図３中の反転９と関連している反転８のすべての
ブロックが救済される。同様にして、ヒューズ回路４０
０Ａ′、４００Ｃ′が電源電圧Ｖｃｃを出力する状態と
されると、図３中の９と関連している８又は反転８のす
べてのブロックの救済が行なわれる。このようにブロッ
ク選択制御回路内のヒューズ回路の構成を各種の方法で
実施することにより、救済領域をチップ設計者の思うと
おりに設定することができる。また、チップのレイアウ
トに従って適宜配置できるのでチップのレイアウトが容
易になる。
【００２２】図２及び図４に示した本発明によるブロッ
ク選択制御回路のヒューズ回路の構成は、本発明の思想
に立脚して実現した実施例であって、特定のアドレスの
入力を無効とする手段として電源電圧Ｖｃｃを少なくと
も一つ入力とするヒューズ回路を具備する限りにおいて
は、ヒューズ回路に入力されるブロック選択情報として
のアドレス入力形態は、上記実施例に限らず多様な方法
で実施できるものである。また、電源電圧Ｖｃｃについ
ては、特定のアドレスの入力を無効とできるものであれ
ば、他の定電圧を用いることも勿論可能である。
ク選択制御回路のヒューズ回路の構成は、本発明の思想
に立脚して実現した実施例であって、特定のアドレスの
入力を無効とする手段として電源電圧Ｖｃｃを少なくと
も一つ入力とするヒューズ回路を具備する限りにおいて
は、ヒューズ回路に入力されるブロック選択情報として
のアドレス入力形態は、上記実施例に限らず多様な方法
で実施できるものである。また、電源電圧Ｖｃｃについ
ては、特定のアドレスの入力を無効とできるものであれ
ば、他の定電圧を用いることも勿論可能である。
【００２３】
【発明の効果】以上述べてきたように本発明によるカラ
ム冗長回路によれば、特定のアドレスを無効とするため
の定電圧入力をそれぞれが有する多数のヒューズ回路を
備えたブロック選択制御回路をヒューズボックスに接続
するようにしたことで、同じカラムで２個以上の不良ブ
ロックが発生されてもこれを容易に救済でき、救済領域
を大幅に拡張することができる。したがって、信頼性が
高く、効率が最良となる冗長回路を提供することが可能
となる。さらに、チップのレイアウトが容易に行えるよ
うになるという効果もある。
ム冗長回路によれば、特定のアドレスを無効とするため
の定電圧入力をそれぞれが有する多数のヒューズ回路を
備えたブロック選択制御回路をヒューズボックスに接続
するようにしたことで、同じカラムで２個以上の不良ブ
ロックが発生されてもこれを容易に救済でき、救済領域
を大幅に拡張することができる。したがって、信頼性が
高く、効率が最良となる冗長回路を提供することが可能
となる。さらに、チップのレイアウトが容易に行えるよ
うになるという効果もある。
【図１】本発明によるカラム冗長回路のブロック図。
【図２】図１のブロック図中のブロック選択制御回路の
具体的回路の実施例を示す回路図。
具体的回路の実施例を示す回路図。
【図３】本発明によるカラム冗長回路に従って救済され
るメモリセル領域のマップ。
るメモリセル領域のマップ。
【図４】図１のブロック図中のブロック選択制御回路の
具体的回路の別の実施例を示す回路図。
具体的回路の別の実施例を示す回路図。
【図５】メモリセルアレイのブロック図。
【図６】従来の技術によるカラム冗長回路のブロック
図。
図。
【図７】図６のヒューズボックスの具体的回路の一例を
示す回路図。
示す回路図。
【図８】図６のヒューズボックスの具体的回路の他の例
を示す回路図。
を示す回路図。
１００ カラム冗長制御回路 ２００ ヒューズボックス ３００ カラム冗長ドライバ ４０１ ブロック選択制御回路 ４００Ａ〜４００Ｅ ヒューズ回路 ４００Ａ′〜４００Ｅ′ヒューズ回路
Claims (4)
- 【請求項１】 カラム方向に配列された複数の正規セル
アレイブロックを正規カラムデコーダで共通制御する正
規メモリセルアレイと、カラム方向に配列された複数の
冗長セルアレイブロックを冗長カラムデコーダで共通制
御する冗長メモリセルアレイと、を有してカラム冗長を
行うようになった半導体メモリ装置において、 不良セルを指すローアドレスに応答してエネーブル信号
を発生するカラム冗長制御回路と、該エネーブル信号に
よりエネーブルされ、前記ローアドレスから得られるブ
ロック選択情報に対し設けたヒューズ及び定電圧に対し
設けたヒューズをもち、この定電圧に対し設けたヒュー
ズがつながっていれば前記ブロック選択情報の入力が無
効とされるヒューズ回路を有するブロック選択制御回路
と、該ブロック選択制御回路の出力信号に従ってエネー
ブルされ、カラムアドレスに対し設けたヒューズの状態
に応じて前記正規カラムデコーダ及び冗長カラムデコー
ダを制御するための冗長感知信号を発生するヒューズボ
ックスと、を用いたカラム冗長回路を備えることを特徴
とする半導体メモリ装置。 - 【請求項２】 ブロック選択制御回路は、異なるブロッ
ク選択情報をそれぞれ入力する複数のヒューズ回路を有
する請求項１記載の半導体メモリ装置。 - 【請求項３】 ブロック選択制御回路の定電圧がメモリ
装置の外部から供給される電源電圧である請求項１又は
請求項２記載の半導体メモリ装置。 - 【請求項４】 ブロック選択制御回路はマスタヒューズ
を備え、該マスタヒューズの切断でカラム冗長制御回路
によるエネーブル信号に応答する請求項１〜３のいずれ
か１項に記載の半導体メモリ装置。
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| KR1992P7621 | 1992-05-06 |
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| Publication Number | Publication Date |
|---|---|
| JPH0660690A JPH0660690A (ja) | 1994-03-04 |
| JP2555252B2 true JP2555252B2 (ja) | 1996-11-20 |
Family
ID=19332732
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| IT (1) | IT1255933B (ja) |
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