KR102597291B1

KR102597291B1 - 리페어 제어 장치 및 이를 포함하는 반도체 장치

Info

Publication number: KR102597291B1
Application number: KR1020160147483A
Authority: KR
Inventors: 이강설; 이설희
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-11-07
Filing date: 2016-11-07
Publication date: 2023-11-06
Also published as: US20180130547A1; CN108074620A; CN108074620B; KR20180050898A; US10008290B2

Abstract

본 발명에 따른 리페어 제어 장치는, 복수의 뱅크로 구분되는 메모리 셀을 위한 리페어 제어 장치로서, 페일 뱅크 어드레스와 페일 로우 어드레스를 포함하는 페일 어드레스를, 상기 페일 로우 어드레스에 따라 구분하여 저장하되, 상기 페일 로우 어드레스에, 상기 페일 어드레스가 나타내는 페일 뱅크 정보를 대응시켜 저장하는, 페일 어드레스 저장부; 입력 어드레스와, 상기 페일 어드레스 저장부에 저장된 페일 어드레스를 비교한 결과에 기초하여 히트 신호를 생성하는 어드레스 비교부; 및 상기 히트 신호에 기초하여 액세스 대상 어드레스를 생성하는 어드레스 생성부를 포함한다.

Description

리페어 제어 장치 및 이를 포함하는 반도체 장치{REPAIR CONTROL DEVICE AND SEMICONDUCTOR DEVICE INCLUDING THEREOF}

본 발명은 리페어 제어 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 비휘발성 메모리에 저장되어 있는 페일 어드레스를 저장하는 기술에 관한 것이다.

일반적으로 반도체 장치는 수많은 메모리 셀을 포함하며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수가 더욱 증가하고 있다. 이러한 메모리 셀들 중 어느 하나에라도 결함이 발생하면 반도체 장치가 오동작하게 된다. 따라서, 불량 셀을 포함하는 반도체 장치는 원하는 동작을 수행하지 못하기 때문에 반도체 장치를 사용할 수 없게 된다.

하지만, 요즈음 반도체 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생한다. 이러한 소량의 불량으로 인하여 반도체 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 장치 내에는 노멀 메모리 셀(normal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)이 추가적으로 구비된다.

노멀 메모리 셀에 결함이 발생한 경우 테스트를 통해 이를 미리 인지하고 있다가 특정 노멀 메모리 셀에 대한 접근 요청이 발생하면 결함이 발생한 노멀 메모리 셀 대신 리던던시 메모리 셀이 포함된 셀로 접속을 전환하기 위한 리던던시 제어 회로가 이용되고 있다. 즉, 리던던시 메모리 셀은 노멀 메모리 셀에 불량이 발생하는 경우 이 불량이 발생한 메모리 셀(이하, '페일 셀'이라 한다)을 리페어하기 위해 구비되는 메모리 셀이다.

구체적으로, 예컨대 리드/라이트 동작시 페일 셀이 액세스 되는 경우 내부적으로 페일 셀이 아닌 정상적인 메모리 셀을 액세스한다. 이때, 액세스되는 메모리 셀이 리던던시 메모리 셀이다.

따라서, 반도체 장치는 페일 셀의 어드레스(이하, '페일 어드레스'라고 한다)가 입력되는 경우 페일 셀 대신에 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 한다)에 의해 반도체 장치는 정상적인 동작을 보장받는다.

이러한 리페어 동작을 위해, 반도체 장치의 제조 과정상 페일 셀을 찾아내고, 반도체 장치 내에 페일 어드레스를 미리 저장해 둔다. 이때, 페일 셀이 많아지면 페일 어드레스가 증가된다. 이에 따라, 반도체 장치는 페일 어드레스를 저장하기 위한 회로가 증가되어 수율이 감소하게 된다.

본 발명은 페일 어드레스를 효과적으로 저장하는 리페어 제어 장치 및 반도체 장치를 제공하고자 한다.

본 발명의 일 실시예에 따른 리페어 제어 장치는, 복수의 뱅크로 구분되는 메모리 셀을 위한 리페어 제어 장치로서, 각각이 페일 뱅크 어드레스와 페일 로우 어드레스를 포함하는 복수의 페일 어드레스를, 상기 페일 로우 어드레스에 따라 구분하여 저장하되, 상기 페일 로우 어드레스에, 상기 페일 로우 어드레스를 포함하는 하나 이상의 페일 뱅크를 나타내는 통합 페일 뱅크 정보를 대응시켜 저장하는, 페일 어드레스 저장부; 입력 어드레스와, 상기 페일 어드레스 저장부에 저장된 통합 페일 뱅크 정보와 상기 페일 로우 어드레스의 쌍을 비교한 결과에 기초하여 히트 신호를 생성하는 어드레스 비교부; 및 상기 히트 신호에 기초하여 액세스 대상 어드레스를 생성하는 어드레스 생성부를 포함한다.

본 발명의 일 실시예에 따른 반도체 장치는, 각각이 페일 뱅크 어드레스와 페일 로우 어드레스를 포함하는 복수의 페일 어드레스가 저장된 비휘발성 메모리; 및 상기 비휘발성 메모리로부터 출력되는 페일 어드레스를, 상기 페일 로우 어드레스에 따라 구분하여 저장하되, 상기 페일 로우 어드레스에, 상기 페일 로우 어드레스를 포함하는 하나 이상의 페일 뱅크를 나타내는 통합 페일 뱅크 정보를 대응시켜 저장하는 리페어 제어 장치를 포함한다.

본 발명의 일 실시예에 의하면, 페일 어드레스를 로우 어드레스에 따라 구분하여 저장한다. 이에 따라, 여러 뱅크의 동일한 로우 어드레스에 페일 셀이 존재하는 경우, 하나의 로우 어드레스만을 저장할 수 있어, 페일 어드레스의 저장 면적을 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 페일 어드레스 저장부의 구성도.
도 3은 도 2의 퓨즈셋 래치 어레이의 구체 구성도.
도 4는 도 1의 어드레스 비교부의 구성도.
도 5는 도 1의 어드레스 생성부의 구성도.
도 6a는 도 1의 페일 어드레스 저장부의 퓨즈셋 래치가 뱅크별로 구분된 경우의 뱅크 아키텍처를 나타내는 도면.
도 6b는 도 1의 페일 어드레스 저장부의 퓨즈셋 래치가 뱅크별로 구분되지 않은 경우의 뱅크 아키텍처를 나타내는 도면.

이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치(1)의 구성도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는, 리페어 제어 장치(10), 비휘발성 메모리(100) 및 메모리 셀 어레이(500)를 포함한다.

비휘발성 메모리(100)에는 페일 셀의 어드레스, 즉 페일 어드레스(FADD)가 저장된다. 페일 어드레스(FADD)는 반도체 장치(10)의 제조 과정에서 검출되어 비휘발성 메모리(100)에 미리 저장될 수 있다. 비휘발성 메모리(100)는 예를 들면 이-퓨즈 어레이 회로, 낸드 플래시 메모리, 노어 플래시 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나일 수 있다.

리페어 제어 장치(10)는 입력 어드레스(IN_ADD)와 페일 어드레스(FADD)를 비교하여, 메모리 셀 어레이(500)에 액세스하기 위한 최종 어드레스(ADD)를 생성한다. 리페어 제어 장치(10)는 페일 어드레스 저장부(200), 어드레스 비교부(300) 및 어드레스 생성부(400)를 포함한다.

페일 어드레스 저장부(200)는 반도체 장치(1)에 전원이 인가되면 비휘발성 메모리(100)에 저장된 페일 어드레스(FADD)를 변환하여 내부에 저장한다.

리페어 제어 장치(10)는 입력 어드레스(IN_ADD)와 페일 어드레스(FADD)를 비교하기 위하여, 입력 어드레스(IN_ADD)가 입력될 때마다 비휘발성 메모리(100)에 액세스하여 페일 어드레스(FADD)를 리드할 수도 있다. 그러나, 비휘발성 메모리(100)의 특성상 리드 시간이 오래 걸려 전체적인 동작 속도를 늦출 수 있다. 또한, 비휘발성 메모리(100)의 특성 셀을 액세스하기 위한 회로도 구비하여야 한다. 이에 따라, 리페어 제어 장치(10)는, 전원이 인가되면 비휘발성 메모리(100)에 저장된 페일 어드레스(FADD) 전체를 내부에 저장해 두는 페일 어드레스 저장부(200)를 구비한다.

페일 어드레스 저장부(200)는 비휘발성 메모리(100)로부터 전송된 복수의 페일 어드레스(FADD)를 순차적으로 변환하여 저장한다. 페일 어드레스 저장부(200)는 페일 어드레스(FADD)를 페일 로우 어드레스(F_RADD)에 따라 구분하여 저장한다. 즉, 페일 어드레스 저장부(200)는 페일 로우 어드레스(F_RADD)와, 당해 페일 로우 어드레스(F_RADD)가 가리키는 하나 이상의 뱅크들을 나타내는 통합 페일 뱅크 정보(TOT_F_BA)를 대응시켜 저장한다. 페일 어드레스 저장부(200)의 상세에 대해서는 도 2를 참조하여 후술한다.

어드레스 비교부(300)는 입력 어드레스(IN_ADD)와, 페일 어드레스 저장부(200)에 저장된 변환된 페일 어드레스(FADD), 즉 통합 페일 뱅크 정보(TOT_F_BA)와 페일 로우 어드레스(F_RADD)의 쌍을 비교하여 히트 신호(HIT)를 생성한다. 이때, 어드레스 비교부(300)는 입력 어드레스(IN_ADD)의 뱅크 어드레스(이하, 입력 뱅크 어드레스라 칭함)를 디코딩한 값과 페일 어드레스 저장부(200)에 저장된 통합 페일 뱅크 정보(TOT_F_BA)를 비교하고, 입력 어드레스(IN_ADD)의 로우 어드레스(이하, 입력 로우 어드레스라 칭함)와 페일 어드레스 저장부(200)에 저장된 페일 로우 어드레스(F_RADD)를 비교할 수 있다. 히트 신호(HIT)는 페일 어드레스 저장부(200)에 저장된 통합 페일 뱅크 정보(TOT_F_BA)와 페일 로우 어드레스(F_RADD)의 쌍마다 생성될 수 있다.

어드레스 생성부(400)는 어드레스 비교부(300)의 비교 결과에 기초하여 최종 어드레스(ADD; 액세스 대상 어드레스)를 생성한다. 어드레스 생성부(400)는 히트 신호(HIT)가 활성화된 경우, 입력 어드레스(IN_ADD)에 대응하는 리페어 어드레스를 최종 어드레스(ADD)로서 생성할 수 있다. 또한, 어드레스 생성부(400)는 히트 신호(HIT)가 비활성화된 경우, 입력 어드레스(IN_ADD)를 최종 어드레스(ADD)로서 생성할 수 있다.

도 2는 도 1의 페일 어드레스 저장부(200)의 구체 구성도이다.

도 2를 참조하면, 페일 어드레스 저장부(200)는 페일 어드레스 변환부(210) 및 퓨즈셋 래치 어레이(220)를 포함한다.

페일 어드레스 변환부(210)는 비휘발성 메모리(100)로부터 전송된 페일 어드레스(FADD)를 변환한다. 구체적으로, 페일 어드레스 변환부(210)는 페일 어드레스(FADD)를 페일 뱅크 어드레스와 페일 로우 어드레스(F_RADD)로 분리한다. 그리고, 페일 어드레스 변환부(210)는 페일 뱅크 어드레스에 기초하여 페일 뱅크 표시(F_BA_DEC;)를 생성한다.

페일 뱅크 표시(F_BA_DEC)는 페일 어드레스(FADD)가 나타내는 페일 셀이 어느 뱅크에 위치하는지를 나타내는 신호이다. 페일 뱅크 표시(F_BA_DEC)는 뱅크 수에 해당하는 비트 수로 구성될 수 있다. 이러한 페일 뱅크 표시(F_BA_DEC)는 페일 뱅크 어드레스를 디코딩한 결과에 기초하여 생성할 수 있다.

예를 들어, 도 1에 도시된 바와 같이, 메모리 셀 어레이(500)가 4개의 뱅크(BANK0~BANK3)로 구분되는 경우, 페일 어드레스(FADD)는 2비트의 페일 뱅크 어드레스를 포함할 수 있다. 그리고, 페일 뱅크 표시(F_BA_DEC)는 뱅크의 개수인 4비트일 수 있다. 이때, 페일 뱅크 어드레스가 "00", 즉 뱅크(BANK0)를 나타낸다고 하면, 페일 뱅크 어드레스를 디코딩한 값은 "0001", 즉 뱅크(BANK0)를 나타내는 비트는 1이 되고, 나머지 뱅크(BANK1~BANK3)를 나타내는 비트는 0이 된다. 이에 따라, 페일 뱅크 표시(F_BA_DEC)는 "0001"이 된다. 이때, 페일 뱅크 표시(F_BA_DEC)의 각 비트의 레벨은 예시이며, 반대의 레벨로 설정될 수도 있다.또한, 페일 어드레스 변환부(210)는 페일 뱅크 표시(F_BA_DEC)와 페일 로우 어드레스(F_RADD)를 이용하여 퓨즈셋 래치 어레이(220)의 값을 설정한다.

도 3은 퓨즈셋 래치 어레이(220)의 구체 구성도이다.

도 3을 참조하면, 퓨즈셋 래치 어레이(220)는 복수의 퓨즈셋 래치(220_0~220_n-1)를 포함한다. 각 퓨즈셋 래치(220_0~220_n-1)는 통합 페일 뱅크 정보 영역과, 페일 로우 어드레스 영역을 포함한다. 통합 페일 뱅크 정보 영역에는 통합 페일 뱅크 정보(TOT_F_BA)가 저장되고, 페일 로우 어드레스 영역에는 페일 로우 어드레스(F_RADD)가 저장된다.

통합 페일 뱅크 정보(TOT_F_BA)는 대응하는 페일 로우 어드레스(F_RADD)가 포함되는 하나 이상의 뱅크를 나타내는 신호로서, 뱅크의 개수에 해당하는 비트 수를 갖는다. 본 실시예에서, 도 1의 메모리 셀 어레이(500)는 4개의 뱅크(BANK0~BANK3)를 포함하는 것으로 가정하였으므로, 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>)는 4비트의 신호이다. 그리고, 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>)를 저장하기 위한 통합 페일 뱅크 정보 영역 역시 4비트로 구성된다.

본 실시예에서, 페일 어드레스(FADD)의 로우 어드레스(F_RADD<0>~F_RADD<m-1>)는 m비트인 것으로 가정한다. 즉, 각 퓨즈셋 래치(220_0~220_n-1)의 페일 로우 어드레스 영역은 m비트로 구성된다.

또한, 퓨즈셋 래치 어레이(220)는 퓨즈셋 래치 인에이블 신호(FSEN)를 포함할 수 있다. 퓨즈셋 래치 인에이블 신호(FSEN)는 비휘발성 메모리(100)에 저장되어 있었던 퓨즈셋 인에이블 신호에 기초하여 생성된다. 비휘발성 메모리(100)는 데이터가 저장되지 않은 초기 상태에 특정 값, 예를 들면 '0'을 갖도록 설정되어 있다. 이 경우, 비휘발성 메모리(100)에 '0'의 데이터를 기록한다면, 비휘발성 메모리(100)에 아직 데이터가 저장되지 않은 상태인지, 아니면 '0'의 데이터를 기록한 것인지를 알 수 없다. 따라서, 퓨즈셋 인에이블 신호를 특정 값, 예를 들면 '1'로 설정함으로써, 데이터가 저장된 상태임을 표시할 수 있다. 비휘발성 메모리(100)는 복수의 퓨즈셋을 갖는 퓨즈셋 어레이일 수 있다. 그리고, 퓨즈셋 어레이의 각 퓨즈셋에 대해 데이터의 저장 여부를 나타내기 위해 퓨즈셋 인에이블 신호가 특정값으로 설정될 수 있다.

퓨즈셋 래치 어레이(220)의 각 퓨즈셋 래치(220_0~220_n-1)는 비휘발성 메모리(100)에 저장된 전술한 퓨즈셋 인에이블 신호에 기초하여 퓨즈셋 래치 인에이블 신호(FSEN)를 저장할 수 있다. 이러한 퓨즈셋 래치 어레이(220)는 초기값으로 예를 들면 '0'이 저장되어 있을 수 있다. 반도체 장치(1)에 전원이 인가되어 부트업 신호가 활성화되면, 비휘발성 메모리(100)로부터 페일 어드레스(FADD)가 페일 어드레스 저장부(200)의 페일 어드레스 변환부(210)에 순차적으로 전송된다. 페일 어드레스 변환부(210)는 페일 로우 어드레스(F_RADD)에 따라 페일 어드레스(FADD)를 구분하여 퓨즈셋 래치(220_0~220_n-1)에 저장한다. 그리고, 페일 어드레스 변환부(210)는 페일 어드레스(FADD)에 대응하는 퓨즈셋 인에이블 신호를 퓨즈셋 래치(220_0~220_n-1)에 퓨즈셋 래치 인에이블 신호(FSEN)로서 저장한다.

기본적으로, 페일 어드레스 변환부(210)는 페일 로우 어드레스(F_RADD)를 퓨즈셋 래치(220_0~220_n-1) 중 하나의 페일 로우 어드레스 영역에 저장한다. 그리고, 페일 어드레스 변환부(210)는 페일 뱅크 어드레스를 페일 뱅크 표시(F_BA_DEC)로 변환한다. 그리고, 페일 뱅크 표시(F_BA_DEC)에서 활성화된 비트에 대응하는 통합 페일 뱅크 정보 영역의 비트를 소정의 값, 예를 들어 '1'로 설정한다. 예를 들어, 도 1과 같이 메모리 셀 어레이(500)가 4개의 뱅크로 구분되고 페일 뱅크 어드레스가 "00"인 경우, 페일 뱅크 표시(F_BA_DEC<0:3>)는 "1000"이 된다. 따라서, 페일 어드레스 변환부(210)는 통합 페일 뱅크 정보 영역의 통합 페일 뱅크 정보(TOT_F_BA)의 첫번째 비트, 즉 TOT_F_BA<0>를 '1'로 설정한다.

이때, 퓨즈셋 래치 어레이(220)에 저장될 페일 어드레스(FADD')의 페일 로우 어드레스(F_RADD')가, 퓨즈셋 래치(220_0~220_n-1) 중 어느 하나, 예를 들어 퓨즈셋 래치(220_k)의 페일 로우 어드레스 영역에 이미 저장되어 있을 수 있다. 다시 말해, 이미 저장된 페일 어드레스(FADD)의 페일 로우 어드레스(F_RADD)와, 저장될 페일 어드레스(FADD')의 페일 로우 어드레스(F_RADD')가 동일할 수 있다(즉, F_RADD=F_RADD'). 이 경우, 페일 어드레스 변환부(210)는 페일 어드레스(FADD')의 페일 뱅크 어드레스를 변환하여 페일 뱅크 표시(F_BA_DEC')를 생성한다. 그리고, 페일 어드레스 변환부(210)는 페일 뱅크 표시(F_BA_DEC')에서 활성화된 비트에 대응하는 퓨즈셋 래치(220_k)의 통합 페일 뱅크 정보 영역의 비트를 활성화한다. 예를 들어, 페일 어드레스(FADD')의 페일 뱅크 표시(F_BA_DEC<0:3>)가 "0010"인 경우, 퓨즈셋 래치(220_k)의 통합 페일 뱅크 정보 영역의 3번째 비트, 즉 TOT_F_BA<2>를 '1'로 설정할 수 있다. 즉, 퓨즈셋 래치(220_k)의 통합 페일 뱅크 정보 영역의 통합 페일 뱅크 정보(TOT_F_BA<0:3>)는 "1010"으로 설정된다.

다시 말해, 두 개의 페일 어드레스(FADD, FADD')의 페일 로우 어드레스(F_RADD, FRADD')가 동일한 경우, 하나의 퓨즈셋 래치(220_k)의 페일 로우 어드레스 영역에 동일한 페일 로우 어드레스(F_RADD 또는 FRADD')가 저장되고, 퓨즈셋 래치(220_k)의 통합 페일 뱅크 정보 영역에 페일 로우 어드레스(F_RADD, F_RADD')가 가리키는 뱅크가 표시된다. 이에 따라, 하나의 퓨즈셋 래치(220_k)에 두 개의 페일 어드레스(FADD, FADD')를 저장할 수 있다.

본 실시예에 의하면, 복수의 뱅크의 동일한 로우 어드레스에 페일이 발생한 경우, 하나의 퓨즈셋 래치에 복수의 뱅크에 대한 페일 어드레스를 저장할 수 있다. 따라서, 각 뱅크별로 페일 어드레스를 구분하여 저장하는 경우에 비해, 페일 어드레스의 저장 영역, 즉 퓨즈셋 래치의 개수를 감소시킬 수 있다.

반도체 장치(1)의 리페어 제어 장치(10)의 어드레스 비교부(300)는 입력 어드레스(IN_ADD)와, 페일 어드레스 저장부(200)로부터 전송된 변환된 페일 어드레스, 즉 통합 페일 뱅크 정보(TOT_F_BA)와, 페일 로우 어드레스(F_RADD)의 쌍을 비교한 결과에 기초하여 히트 신호(HIT)를 생성한다.

도 4는 어드레스 비교부(300)의 구체 구성도이다. 도 4는 퓨즈셋 래치 어레이(220) 중 하나의 퓨즈셋 래치의 출력(TOT_F_BA<0>~TOT_F_BA<3>, F_RADD<0>~F_RADD<m-1>, FSEN)과 입력 어드레스(IN_ADD)를 비교하는 것만을 나타낸다. 도 3에 도시된 바와 같이, n개의 퓨즈셋 래치(220_0~220_n-1)가 있는 경우에는, 도 4의 어드레스 비교부(300)의 구성은 n개가 있어야 하며, 이에 따라 n개의 히트 신호(HIT)가 발생하게 된다.

도 4를 참조하면, 어드레스 비교부(300)는 디코더(입력 어드레스 변환부; 310), 뱅크 비교기(320_0~320_3), 로우 어드레스 비교기(330_0~330_m-1), 오어 연산부(340), 앤드 연산부(350) 및 앤드 연산부(360)를 포함한다.

입력 어드레스(IN_ADD)는 입력 뱅크 어드레스(IN_BA)와 입력 로우 어드레스(IN_RADD)를 포함한다. 본 실시예에서 페일 어드레스(FADD)의 페일 뱅크 어드레스는 2비트이고, 페일 로우 어드레스(F_RADD)는 m비트인 것으로 가정하였다. 따라서, 입력 어드레스(IN_ADD)도 페일 어드레스(FADD)와 동일하게, 입력 뱅크 어드레스(IN_BA)는 2비트가 되고, 입력 로우 어드레스(IN_RADD)는 m비트가 된다.

디코더(310)는 입력 어드레스(IN_ADD)의 입력 뱅크 어드레스(IN_BA)를 디코딩하여 입력 뱅크 표시(IN_BA_DEC)를 생성한다. 즉, 디코더(310)는 페일 어드레스 변환부(210)가 페일 어드레스(FADD)의 페일 뱅크 어드레스를 변환하여 페일 뱅크 표시(F_BA_DEC)를 생성한 것과 마찬가지의 동작을 수행한다. 본 실시예에서 입력 뱅크 어드레스(IN_BA)는 2비트이므로, 4비트의 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>)가 생성된다. 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>) 중 어느 한 비트만이 활성화되고, 나머지는 비활성화된다.

뱅크 비교기(320_0~320_3)는 페일 어드레스 저장부(200)의 퓨즈셋 래치 어레이(220)의 각 퓨즈셋 래치(220_0~220_n-1)의 통합 페일 뱅크 정보 영역에 저장된 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>)와, 디코더(310)로부터 출력된 입력 뱅크 표시(IN_BA_ID<0>~IN_BA_ID<3>)를 대응하는 값끼리 비교한다. 뱅크 비교기(320_0~320_3)는 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>) 또는 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>)의 비트 수, 즉 4개가 구비된다.

뱅크 비교기(320_0~320_3)는, 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>)와 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>)의 대응하는 값이 동일하면, 대응하는 뱅크 히트 신호(HIT_BA0~HIT_BA3)를 활성화한다. 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>)와 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>)의 대응하는 값이 상이하면, 대응하는 뱅크 히트 신호(HIT_BA0~HIT_BA3)를 비활성화한다.

로우 어드레스 비교기(330_0~330_m-1)는 페일 어드레스 저장부(200)의 퓨즈셋 래치 어레이(220)의 각 퓨즈셋 래치(220_0~220_n-1)의 페일 로우 어드레스 영역에 저장된 페일 로우 어드레스(F_RADD<0>~F_RADD<m-1>)와, 입력 로우 어드레스(IN_RADD<0>~IN_RADD<m-1>)를 대응하는 값끼리 비교한다. 로우 어드레스 비교기(330_0~330_m-1)는 페일 로우 어드레스(F_RADD<0>~F_RADD<m-1>)와, 입력 로우 어드레스 신호(IN_RADD<0>~IN_RADD<m-1>)를 대응하는 값끼리 비교하므로, 페일 로우 어드레스(F_RADD<0>~F_RADD<m-1>) 또는 입력 로우 어드레스(IN_RADD<0>~IN_RADD<m-1>)의 비트 수, 즉 m개가 구비된다.

로우 어드레스 비교기(330_0~330_m-1)의 비교 결과, 페일 로우 어드레스(F_RADD<0>~F_RADD<m-1>)와 입력 로우 어드레스(IN_RADD<0>~IN_RADD<m-1>)의 대응하는 값이 동일하면, 대응하는 로우 히트 신호(R_HIT<0>~R_HIT<m-1>)를 활성화한다. 페일 로우 어드레스(F_RADD<0>~F_RADD<m-1>)와 입력 로우 어드레스(IN_RADD<0>~IN_RADD<m-1>)의 대응하는 값이 상이하면, 대응하는 로우 히트 신호(R_HIT<0>~R_HIT<m-1>)를 비활성화한다.

오어 연산부(340)는 뱅크 히트 신호(HIT_BA0~HIT_BA3)에 대해 오어 연산을 수행한다. 즉, 오어 연산부(340)는 통합 페일 뱅크(TOT_F_BA<0>~TOT_F_BA<3>)와 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>)의 대응하는 쌍 중 적어도 한 쌍이 일치하는지 여부를 검출한다.

전술한 바와 같이, 페일 어드레스 저장부(200)에는 페일 로우 어드레스(F_RADD)에 따라 페일 어드레스(FADD)를 구분하여 저장하기 때문에, 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>)는 복수의 비트가 활성화되어 있을 수 있다. 반면에, 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>)는 하나의 비트가 활성화된다. 따라서, 뱅크 비교기(320_0~320_3) 및 오어 연산부(340)는 입력 뱅크 표시(IN_BA_DEC<0>~IN_BA_DEC<3>)의 활성화된 비트가, 통합 페일 뱅크 정보(TOT_F_BA<0>~TOT_F_BA<3>)의 활성화된 비트 중 하나에 해당하는지를 검출한다.

앤드 연산부(350)는 로우 히트 신호(R_HIT<0>~R_HIT<m-1>)에 대해 앤드 연산을 수행한다. 이때, 퓨즈 인에이블 신호(FSEN)도 로우 히트 신호(R_HIT<0>~R_HIT<m-1>)와 함께 앤드 연산부(350)에 입력될 수 있다. 퓨즈 인에이블 신호(FSEN)가 인에이블된 경우에만 페일 로우 어드레스(F_RADD<0>~F_RADD<m-1>)가 유효하기 때문이다.

로우 어드레스 비교기(330_0~330_m-1) 및 앤드 연산부(350)는 페일 로우 어드레스(F_RADD<0>~F_RADD<m-1>)와 입력 로우 어드레스(IN_RADD<0>~IN_RADD<m-1>)의 대응하는 비트가 모두 일치하는지 여부를 판단한다.

앤드 연산부(360)는 오어 연산부(340)의 출력치와 앤드 연산부(350)의 출력치에 대해 앤드 연산을 수행한 결과에 기초하여 히트 신호(HIT)를 생성한다. 앤드 연산부(360)는 오어 연산부(340)의 출력치와 앤드 연산부(350)의 출력치가 모두 활성화된 경우 히트 신호(HIT)를 활성화할 수 있다.

이러한 구성에 의해, 어드레스 비교부(300)는, 페일 어드레스 저장부(200)의 복수의 퓨즈셋 래치(220_0~220_n-1) 중 어느 하나에 저장된, 복수의 뱅크에 대한 페일 어드레스 정보(즉, 통합 페일 뱅크 정보(TOT_F_BA) 및 페일 로우 어드레스(F_RADD)의 쌍)에, 입력 어드레스(IN_ADD)가 해당하는지를 판별한다.

도 4의 어드레스 비교부(300)의 구성은 복수의 퓨즈셋 래치(220_0~220_n-1) 중 어느 하나에 저장된 페일 어드레스 정보와 입력 어드레스(IN_ADD)를 비교하기 위한 것이다. 따라서, 복수의 퓨즈셋 래치(220_0~220_n-1)에 저장된 페일 어드레스 정보와 입력 어드레스(IN_ADD)를 비교하기 위해서는, 복수의 퓨즈셋 래치(220_0~220_n-1) 각각에 대응하여 어드레스 비교부(300)가 구비되어야 한다. 이에 따라, 퓨즈셋 래치(220_0~220_n-1)에 각각 대응하는 n개의 어드레스 비교부(300)로부터 n개의 히트 신호(HIT)가 생성된다.도 1로 돌아가서, 어드레스 생성부(400)는 히트 신호(HIT)에 기초하여 최종 어드레스(ADD)를 생성한다.

도 5는 어드레스 생성부(400)의 구체 구성도이다.

도 5를 참조하면, 어드레스 생성부(400)는 어드레스 변환부(410) 및 어드레스 선택부(420)를 포함한다.

어드레스 변환부(410)는 히트 신호(HIT)에 기초하여 리페어 인에이블 신호(REP_EN) 및 리페어 어드레스(REP_ADD)를 생성한다.

예를 들어, 어드레스 변환부(410)는, n개의 어드레스 비교부(300)로부터 생성된 n개의 히트 신호(HIT) 중 하나가 활성화된 경우에는, 입력 어드레스(IN_ADD)가 페일 어드레스(FADD)인 경우이므로, 리페어 인에이블 신호(REP_EN)를 활성화한다. 그리고, 어드레스 변환부(410)는, 노멀 메모리 셀을 나타내는 입력 어드레스(IN_ADD) 대신에, 입력 어드레스(IN_ADD)에 대응하는, 리던던시 메모리 셀을 나타내는 리페어 어드레스(REP_ADD)를 생성한다. 이때, 리페어 어드레스(REP_ADD)는 각 퓨즈셋 래치(220_0~220_n-1)에 대응하여 미리 설정되어 있을 수 있다. 퓨즈셋 래치(220_0~220_n-1)의 통합 페일 뱅크 정보 영역이 복수의 비트가 활성화된 경우에는, 당해 퓨즈셋 래치(220_0~220_n-1)에 대해 활성화된 비트에 해당하는 개수의 리페어 어드레스(REP_ADD)가 대응하여 설정되어 있을 수 있다. 이에 따라, 특정 퓨즈셋 래치(220_0~220_n-1)에 대응하는 히트 신호(HIT)가 활성화되면, 그에 대응하는 리페어 어드레스(REP_ADD)가 생성된다.

어드레스 변환부(410)는, n개의 히트 신호(HIT)가 모두 비활성화된 경우에는, 리페어 인에이블 신호(REP_EN)를 비활성화하고, 리페어 어드레스(REP_ADD)를 생성하지 않는다.

어드레스 선택부(420)는 리페어 인에이블 신호(REP_EN)에 기초하여 최종 어드레스(ADD)를 생성한다. 구체적으로, 어드레스 선택부(420)는 리페어 인에이블 신호(REP_EN)가 활성화된 경우에는, 입력 어드레스(IN_ADD)가 페일 어드레스(FADD)인 경우이므로, 최종 어드레스(ADD)로서 리페어 어드레스(REP_ADD)를 출력한다. 그리고, 어드레스 선택부(420)는 리페어 인에이블 신호(REP_EN)가 비활성화된 경우에는, 입력 어드레스(IN_ADD)가 페일 어드레스(FADD)가 아닌 경우이므로, 최종 어드레스(ADD)로서 입력 어드레스(IN_ADD)를 출력한다.

도 6a는 페일 어드레스 저장부(200)의 퓨즈셋 래치가 뱅크별로 구분된 경우의 뱅크 아키텍처를 나타내고, 도 6b는 페일 어드레스 저장부(200)의 퓨즈셋 래치가 페일 로우 어드레스(F_RADD)에 따라서만 구분되고 뱅크별로는 구분되지 않은 경우의 뱅크 아키텍처를 나타낸다.

도 6a를 참조하면, 각 뱅크(BANK0~BANK3) 별로 퓨즈셋 래치가 할당되어 있다. 따라서, 어느 한 뱅크(BANK0~BANK3 중 어느 하나)의 페일 어드레스의 개수가, 그 뱅크(BANK0~BANK3 중 어느 하나)에 할당된 퓨즈셋 래치의 수보다 많으면, 다른 뱅크(BANK0~BANK3 중 어느 하나를 제외한 나머지)에는 퓨즈셋 래치에 여유가 있더라도, 페일 셀을 모두 구제할 수는 없게 된다.

이에 반해, 도 6b는 퓨즈셋 래치가 뱅크(BANK0~BANK3)에 공통하여 이용된다. 즉, 본 실시예에 따라, 페일 어드레스(FADD)를 페일 로우 어드레스(F_RADD)에 따라 구분하고, 페일 로우 어드레스(F_RADD)에 통합 페일 뱅크 정보(TOT_F_BA)를 대응하여 저장한 경우에는, 퓨즈셋 래치가 뱅크(BANK0~BANK3)에 공통하여 이용될 수 있다. 따라서, 퓨즈셋 래치의 총 개수가, 전체 뱅크(BANK0~BANK3)의 페일 어드레스(FADD)보다 적다면, 어느 한 뱅크(BANK0~BANK3 중 어느 하나)의 페일 어드레스의 개수가 다른 뱅크(BANK0~BANK3 중 어느 하나를 제외한 나머지)의 페일 어드레스의 개수보다 많더라도, 구제 가능하다. 즉, 본 실시예에 의하면, 퓨즈셋 래치의 사용에 유연성이 제공된다.

이상 본 발명을 특정 실시예에 기초하여 설명하였지만 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims

복수의 뱅크로 구분되는 메모리 셀을 위한 리페어 제어 장치로서,
각각이 페일 뱅크 어드레스와 페일 로우 어드레스를 포함하는 복수의 페일 어드레스를, 상기 페일 로우 어드레스에 따라 구분하여 저장하되, 상기 페일 로우 어드레스에, 상기 페일 로우 어드레스를 포함하는 하나 이상의 페일 뱅크를 나타내는 통합 페일 뱅크 정보를 대응시켜 저장하는, 페일 어드레스 저장부;
입력 어드레스와, 상기 페일 어드레스 저장부에 저장된 통합 페일 뱅크 정보와 상기 페일 로우 어드레스의 쌍을 비교한 결과에 기초하여 히트 신호를 생성하는 어드레스 비교부; 및
상기 히트 신호에 기초하여 액세스 대상 어드레스를 생성하는 어드레스 생성부
를 포함하는 리페어 제어 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 페일 어드레스 저장부는,
상기 페일 뱅크 어드레스를, 상기 페일 어드레스가 나타내는 페일 뱅크 표시로 변환하고, 상기 페일 뱅크 표시에 기초하여 상기 통합 페일 뱅크 정보를 설정하는 페일 어드레스 변환부; 및
상기 통합 페일 뱅크 정보 및 상기 페일 로우 어드레스의 쌍이 저장되는 퓨즈셋 래치 어레이
를 포함하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 퓨즈셋 래치 어레이는,
상기 통합 페일 뱅크 정보가 저장되는 통합 페일 뱅크 정보 영역과, 상기 페일 로우 어드레스가 저장되는 페일 로우 어드레스 영역을 포함하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 통합 페일 뱅크 정보 영역은, 상기 복수의 뱅크에 각각 대응하는 비트를 갖는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 페일 어드레스 변환부는, 상기 통합 페일 뱅크 정보 영역의, 상기 페일 뱅크 표시에 대응하는 비트를 활성화하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 페일 어드레스 변환부는,
상기 페일 뱅크 어드레스를 디코딩한 결과에 기초하여, 상기 통합 페일 뱅크 정보 영역의, 상기 페일 뱅크 표시에 대응하는 비트를 활성화하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
입력 어드레스는, 입력 뱅크 어드레스와 입력 로우 어드레스를 포함하고,
상기 어드레스 비교부는,
상기 입력 뱅크 어드레스를, 상기 입력 어드레스가 나타내는 입력 뱅크 표시로 변환하는 입력 어드레스 변환부
를 포함하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 입력 어드레스 변환부는, 상기 입력 뱅크 어드레스를 디코딩한 결과에 기초하여 상기 입력 뱅크 표시를 생성하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제8항에 있어서,
상기 입력 어드레스 변환부는, 상기 입력 뱅크 표시가, 상기 통합 페일 뱅크 정보에 해당하고, 그리고, 상기 입력 로우 어드레스와, 상기 페일 어드레스 저장부에 저장된 상기 페일 로우 어드레스가 일치하면, 상기 히트 신호를 활성화하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 어드레스 생성부는,
상기 히트 신호에 기초하여 리페어 어드레스를 생성하고 리페어 인에이블 신호를 생성하는 어드레스 변환부; 및
상기 리페어 인에이블 신호에 기초하여 상기 입력 어드레스 또는 상기 리페어 어드레스를 상기 액세스 대상 어드레스로서 선택하는 어드레스 선택부
를 포함하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 어드레스 변환부는, 상기 히트 신호가 활성화된 경우 상기 리페어 인에이블 신호를 활성화하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 어드레스 선택부는, 상기 리페어 인에이블 신호가 활성화된 경우에는 상기 액세스 대상 어드레스로서 상기 리페어 어드레스를 선택하는 것을 특징으로 하는 리페어 제어 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 어드레스 선택부는, 상기 리페어 인에이블 신호가 비활성화된 경우에는 상기 액세스 대상 어드레스로서 상기 입력 어드레스를 선택하는 것을 특징으로 하는 리페어 제어 장치.
각각이 페일 뱅크 어드레스와 페일 로우 어드레스를 포함하는 복수의 페일 어드레스가 저장된 비휘발성 메모리; 및
상기 비휘발성 메모리로부터 출력되는 페일 어드레스를, 상기 페일 로우 어드레스에 따라 구분하여 저장하되, 상기 페일 로우 어드레스에, 상기 페일 로우 어드레스를 포함하는 하나 이상의 페일 뱅크를 나타내는 통합 페일 뱅크 정보를 대응시켜 저장하는 리페어 제어 장치
를 포함하는 반도체 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 리페어 제어 장치는,
상기 페일 로우 어드레스와, 상기 통합 페일 뱅크 정보를 대응시켜 저장하는 페일 어드레스 저장부;
입력 어드레스와, 상기 페일 어드레스 저장부에 저장된 페일 로우 어드레스와 통합 페일 뱅크 정보의 쌍을 비교한 결과에 기초하여 히트 신호를 생성하는 어드레스 비교부; 및
상기 히트 신호에 기초하여 액세스 대상 어드레스를 생성하는 어드레스 생성부
를 포함하는 것을 특징으로 하는 반도체 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제15항에 있어서,
상기 페일 어드레스 저장부는,
상기 페일 뱅크 어드레스를, 상기 페일 어드레스가 나타내는 페일 뱅크 표시로 변환하고, 상기 페일 뱅크 표시에 기초하여 상기 통합 페일 뱅크 정보를 설정하는 페일 어드레스 변환부; 및
상기 통합 페일 뱅크 정보 및 상기 페일 로우 어드레스의 쌍이 저장되는 퓨즈셋 래치 어레이
를 포함하는 것을 특징으로 하는 반도체 장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제16항에 있어서,
상기 퓨즈셋 래치 어레이는,
상기 통합 페일 뱅크 정보가 저장되는 통합 페일 뱅크 정보 영역과, 상기 페일 로우 어드레스가 저장되는 페일 로우 어드레스 영역을 포함하는 것을 특징으로 하는 반도체 장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제17항에 있어서,
상기 통합 페일 뱅크 정보 영역은, 상기 복수의 뱅크에 각각 대응하는 비트를 갖는 것을 특징으로 하는 반도체 장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서,
상기 페일 어드레스 변환부는,
상기 통합 페일 뱅크 정보 영역의, 상기 페일 뱅크 표시에 대응하는 비트를 활성화하는 것을 특징으로 하는 반도체 장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제19항에 있어서,
상기 페일 어드레스 변환부는,
상기 페일 뱅크 어드레스를 디코딩한 결과에 기초하여, 상기 통합 페일 뱅크 정보 영역의, 상기 페일 뱅크 표시에 대응하는 비트를 활성화하는 것을 특징으로 하는 반도체 장치.