KR100902122B1

KR100902122B1 - 반도체 메모리장치

Info

Publication number: KR100902122B1
Application number: KR1020070037455A
Authority: KR
Inventors: 김동근; 이지은
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-04-17
Filing date: 2007-04-17
Publication date: 2009-06-09
Also published as: JP2008269761A; US20100284233A1; CN101290806B; TWI364039B; CN101290806A; US8089812B2; TW200842883A; KR20080093577A

Abstract

본 발명은 더 적은 면적의 회로를 사용하여 리페어를 수행하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 다수의 메모리 뱅크; 상기 뱅크에 속하는 다수의 셀어레이; 상기 셀어레이에 속하는 다수의 워드라인; 상기 셀어레이에 속하는 하나 이상의 리페어 워드라인; 및 상기 워드라인 중 상기 리페어 워드라인으로 대체될 워드라인에 대한 뱅크정보와 로우 어드레스를 저장하는 다수의 리페어정보 저장부를 포함한다.

반도체 메모리장치, 리페어, 워드라인

Description

반도체 메모리장치{Semiconductor Memory Device}

도 1은 종래의 반도체 메모리장치의 구성도

도 2는 도 1에 도시된 뱅크 1을 상세히 도시한 도면

도 3은 도 1과 2에 도시된 리페어정보 저장부의 상세 도면

도 4는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도

도 5는 도 4를 상세히 도시한 일실시예 도면

도 6은 도 4의 리페어정보 저장부의 일실시예 구성도

*도면의 주요 부분에 대한 부호의 설명

U0,U1,D0,D1: 리페어 정보 저장부

611,612,613,614: 제1저장부 620: 제2저장부

630: 출력부

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 반도체 메모리장치의 불량을 구제하기 위한 리페어(repair)에 관한 것이다.

반도체 메모리장치에서 메모리 셀(cell)에 결함이 발생하여 사용하지 못하게 되면, X-어드레스와 Y-어드레스를 나누어 결함을 구제할 수 있다. 본 발명은 X-어드레스 즉, 로우(row)성 결함 구제에 관한 것으로 이에 대해 알아보기로 한다.

도 1은 종래의 반도체 메모리장치의 구성도이다.

종래의 반도체 메모리장치는 도면에 도시된 바와 같이, 뱅크(Bank), 셀어레이(Cell Array), 리페어정보 저장부가 구성되는데 각각의 셀어레이 별로 리페어(repair) 정보를 제공하는 리페어정보 저장부가 1:1로 구비되며 각 뱅크별로는 따로 구성된다.

도 2는 도 1에 도시된 뱅크 1을 상세히 도시한 도면이다.

도면에 도시된 바와 같이, 하나의 뱅크 내에는 여러 개의 셀어레이와 비트라인 센스앰프 어레이가 존재하고, 각각의 블록에 해당하는 로우 콘트롤(row control) 회로들이 존재한다.

각각의 셀어레이에는 메인 워드라인(MWL: Main Word Line), 리페어 메인 워드라인(RMWL: Repair Main Word Line) 그리고 각각의 드라이버(driver)들이 존재하는데, 이들은 블록 콘트롤 블록에 의해서 구동된다. 블록 콘트롤 블록으로 엑티브 정보와 X-어드레스 정보를 가지는 bax<0:m>신호와 블록선택(block selection) 정보를 가지는 bs 신호가 인가되면, 리페어정보 저장부로부터 출력되는 xhit, nxe 판단 정보에 따라 메인 워드라인(MWL) 또는 레페어 메인 워드라인(RMWL)을 구동하게 된 다.

이를 간단히 정리하면, 레페어정보 저장부에는 결함이 있는 메인 워드라인(MWL)이 어느 워드라인인지에 대한 정보가 저장되는데, 메모리장치가 결함이 있는 메인 워드라인에 억세스(access) 하려는 경우, 리페어정보 저장부는 결함이 있는 메인 워드라인(MWL)을 대신해서 리페어 메인 워드라인(RMWL)에 억세스 하도록 하는 신호를 출력한다.

도 3은 도 1과 2에 도시된 리페어정보 저장부의 상세 도면이다.

리페어정보 저장부는 도면에 도시된 바와 같이, 해당 리페어정보 저장부가 사용되는지 아닌지의 정보를 저장하는 제1저장부(310)와, 리페어 되어야할 메인 워드라인(MWL)의 X-어드레스를 저장하는 제2저장부(320), 입력되는 어드레스(Address<0:n>)와 제2저장부(320)에 저장된 정보가 일치하는 경우 리페어 워드라인(RMWL)을 구동하기 위한 신호(hitb)를 출력하는 출력부(330)를 포함한다.

여기서 제1저장부(310)와 제2저장부(320)는 반도체 메모리장치가 제조된 후에 결함이 발견되면 그 결함에 대한 정보를 저장하기 위한 곳으로, 일반적으로 리페어에 관한 정보를 저장하기 위한 복수의 퓨즈(fuse)들을 포함하여 구성된다.

셀어레이에 존재하는 리페어 메인 워드라인(RMWL)의 갯수는 리페어정보 저장부의 갯수와 물리적으로 일치한다. 즉, 하나의 셀어레이 마다 리페어 메인 워드라인이(RMWL) 하나씩 구비되어 있는 경우, 리페어정보 저장부도 하나씩 구비된다.

실제로 리페어정보 저장부가 사용되어 리페어를 수행하는 경우에 대해 살펴보면, 특정 셀어레이 내의 메모리셀에 결함이 발견된 경우, 리페어정보 저장부를 사용하기 위해 제1저장부(310)의 퓨즈를 컷팅한다. 그리고 제2저장부(320)에서 결함이 있는 X-어드레스에 해당하는 퓨즈를 컷팅한다. 제1저장부(310)의 퓨즈가 컷팅되면 Fuse_pwr와 Fuse_en 신호가 인에이블 되어, 제2저장부(320)로 전달되는데 이로 인해 제2저장부(320)는 인에이블 된다. 제2저장부(320)에서는 입력되는 어드레스(Address<0:n>)와 자신에 저장된 어드레스가 일치하는 경우, 즉 메모리장치가 결함이 있는 메인 워드라인(MWL)에 억세스하려는 경우 hit<0:n>신호를 출력부(330)로 출력한다. 그리고 출력부(330)로 엑티브 신호(act)와 결함에 관한 정보인 hit<0:n> 가 입력되면, 출력부(330)는 hitb신호를 '로우'로 인에이블 시켜 출력한다.

도 3의 리페어정보 저장부가 리페어정보 저장부 1이라 가정하고, 도 2를 다시 참조한다. hitb 1 신호가 '로우'로 인에이블 되고, 이는 XHIT 1과 HITB_SUM블록으로 입력된다. XHIT 1과 HITB_SUM블록에서는 xhit1과 nxe신호가 각각 인에이블 되어 출력되는데, nxe신호는 각각의 블록 콘트롤 블록으로 전달되어 메인 워드라인(MWL)이 구동되지 않도록 하며, xhit 1신호는 셀어레이 1의 리페어 메인 워드라인 1(RMWL 1)이 구동되도록 한다.

이를 다시 정리하면, 각각의 셀어레이마다 구비된 리페어정보 저장부는 리페어 되어야할 메인 워드라인(MWL)에 대한 정보를 저장하고, 메모리장치가 문제있는 메인 워드라인(MWL)에 억세스하려는 경우, 그를 대신해 리페어 메인 워드라인(RMWL)에 억세스하도록 하는 신호(hitb)를 출력한다.

상술한 바와 같이, 종래의 반도체 메모리장치는 로우(row: x) 리페어를 수행하기 위해 개별적인 셀어레이마다 리페어정보 저장부를 구비하는 구조를 가진다. 하지만 이러한 리페어정보 저장부는 로우 패스(row path)에 존재하는 회로 중 면적이 큰 부분에 해당된다. 따라서 리페어정보 저장부에 의해 반도체 메모리장치의 전체 회로 면적이 넓어지고, 이는 반도체 메모리장치의 면적 부분에 있어서 큰 부담이 된다는 문제점이 있다.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리장치가 로우 리페어(row repair)를 수행하는데 있어서 필요한 회로의 면적을 줄이기 위함에 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명 반도제 메모리장치의 일실시예는, 다수의 메모리 뱅크; 상기 뱅크에 속하는 다수의 셀어레이; 상기 셀어레이에 속하는 다수의 워드라인; 상기 셀어레이에 속하는 하나 이상의 리페어 워드라인; 및 상기 워드라인 중 상기 리페어 워드라인으로 대체될 워드라인에 대한 뱅크정보와 로우 어드레스를 저장하는 다수의 리페어정보 저장부를 포함한다.

바람직하게는, 상기 리페어정보 저장부는 둘 이상의 뱅크에 의해 공유되는 것을 특징으로 할 수 있다.

또한, 상기 리페어정보 저장부는 각각의 상기 뱅크당 하나씩의 상기 셀어레이에 속하는, 상기 워드라인에 대한 리페어 정보를 저장하는 것을 특징으로 할 수 있다.

즉, 본 발명에 따른 반도체 메모리장치는, 다수의 워드라인과 리페어 워드라인이 포함된 다수의 단위 메모리 블록을 각각 구비하는 다수의 뱅크와, 리페어 대상 워드라인의 뱅크정보와 로우 어드레스를 저장하기 위한 다수의 리페어 퓨즈회로를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.

도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 다수의 메모리 뱅크; 뱅크에 속하는 다수의 셀어레이; 셀어레이에 속하는 다수의 워드라인; 셀어레이에 속하는 하나 이상의 리페어 워드라인; 및 워드라인 중 리페어 워드라인으로 대체될 워드라인에 대한 뱅크정보와 로우 어드레스를 저장하는 다수의 리페어정보 저장부를 포함한다.

종래의 리페어정보 저장부는 리페어정보 저장부와 셀어레이가 1:1로 대응되고, 하나의 리페어정보 저장부는 하나의 셀어레이에 대한 로우 리페어를 담당하는 역할을 수행했다. 하지만, 본 발명에서의 리페어정보 저장부는 셀어레이와 1:1로 대응되는 것이 아닌 리페어정보 저장부 하나가 여러 개의 셀어레이에 대한 로우 리페어를 담당한다. 여기서 리페어를 담당한다는 의미는 리페어 되어야 할 워드라인 에 대한 정보를 저장한다는 의미이다.

리페어정보 저장부는 둘 이상이 뱅크에 의해 공유되는 것을 특징으로 하는데 도면에는 리페어정보 저장부가 4개의 뱅크에 대응되는 경우를 도시하고 있다. 도면을 참조하면, 리페어정보 저장부 U0은 뱅크 000, 001, 002, 003 내의 셀어레이 000, 100, 200, 300에 연결되어 4개의 셀어레이의 리페어에 관한 정보를 저장한다. 따라서 리페어정보 저장부는 종래와 같이, 리페어되어야 할 워드라인의 로우 어드레스 만을 저장하는 것이 아니라 뱅크에 관계된 정보도 저장한다.

또한, 본 발명에 있어서 셀어레이는 자신에 속한 워드라인의 리페어를 하나의 리페어정보 저장부가 아닌 여러 개의 리페어정보 저장부에 선택적으로 담당시키는 것을 특징으로 한다. 예를 들어 셀어레이 000에 대한 리페어는 리페어정보 저장부 U0이 담당할 수도 있으며, 리페어정보 저장부 D0이 담당할 수도 있다. 이는 다수의 뱅크 또는 다수의 셀어레이가 리페어정보 저장부를 공유하기 때문이며, 이것이 가능한 것은 리페어정보 저장부가 종래와는 다르게 로우 어드레스 정보만이 아닌 뱅크에 관계된 정보도 저장하기 때문이다.

도면에는 하나의 리페어정보 저장부가 각 뱅크별로 하나씩의 셀어레이에 대한 리페어를 담당하는 경우에 대해 도시하고 있으며, 예를 들어 리페어정보 저장부 U0는 각 뱅크별로 가장 상단의 셀어레이 하나씩을, 리페어정보 저장부 U1은 각 뱅크별로 위에서 두번째의 셀어레이 하나씩을 담당하는 경우에 대해서 도시하였다. 물론 본 발명에 있어서의 핵심적인 사상은 리페어정보 저장부가 하나의 셀어레이에 구속받지 않으며, 서로 다른 뱅크의 리페어도 담당할 수 있다는 것이며, 도면과는 다른 여러 가지의 설계가 가능함은 자명하다.

참고로, 반도체 메모리장치는 워드라인으로 메모리셀의 억세스를 제어하는 스킴과 메인 워드라인과 서브 워드라인으로 나누어 메모리셀의 억세스를 제어하는 스킴이 있다. 상술한 설명에서는 단순히 워드라인 또는 리페어 워드라인으로 서술하였지만, 이는 본 발명이 적용되는 메모리장치의 스킴에 따라서 메인 워드라인 또는 리페어 메인 워드라인, 서브 워드라인 또는 리페어 서브 워드라인이 될 수 있다.

즉, 본 발명에 따른 반도체 메모리장치는, 다수의 워드라인과 리페어 워드라인이 포함된 다수의 단위 메모리 블록(예: 셀어레이)을 각각 구비하는 다수의 뱅크와, 리페어 대상 워드라인의 뱅크정보와 로우 어드레스를 저장하기 위한 다수의 리페어 퓨즈회로(리페어 정보 저장부)를 포함하는 것을 특징으로 한다. 그리고 반도체 메모리장치가 리페어 대상 워드라인에 억세스 하려는 경우 리페어 워드라인에 대신 억세스 하도록 하는 리페어 퓨즈회로가 여러 뱅크에 의해 공유됨으로써 반도체 메모리장치의 면적을 줄이는 것이 가능해진다.

이하, 본 발명을 적용되는 구체적인 실시예에 대해서 알아보기로 한다. 본 발명의 핵심적인 사상은 상술한 도 4에 관한 설명에 대부분이 포함되어 있으며(레페어정보 저장부를 공유, 이를 위해 리페어정보 저장부는 뱅크정보도 저장), 이하는 이를 적용하기 위한 구체적인 실시예이다. 즉, 도 5 이하의 부분에 대해서는 반도체 메모리장치의 여러 가지 스킴(scheme)에 따라 변형하여 구현하는 것이 가능하 다. 예를 들어 본 발명과 직접적인 관련이 없는 각종 드라이버와 블록 콘트롤 방법 등에 대해서는 이미 여러 가지의 스킴이 있으며, 이는 도 4에서 설명한 사상을 적용함에 있어서 차이를 가져올 수 있다.

도 5는 도 4를 상세히 도시한 일실시예 도면이다.

도면에 도시된 바와 같이, 각 뱅크에는 여러 개의 셀어레이와 비트라인 센스앰프 어레이가 존재하며, 이들을 컨트롤하기 위한 각종 로우 컨트롤 블록과 드라이버가 있다. 각 뱅크의 셀어레이가 리페어정보 저장부를 공유한다는 점이 종래의 반도체 메모리장치와의 차이점이다. 종래의 경우와 동일하게 xhit 신호와 nxe신호로 워드라인 또는 리페어 워드라인의 구동 여부를 결정한다.

리페어정보 저장부로는 종래와 다르게 act0,1,2,3 신호가 구분되어 입력되는데 이에 대해서는 후술하기로 한다.

도 6은 도 4의 리페어정보 저장부의 일실시예 구성도이다.

도면에 도시된 바와 같이 본 발명의 리페어정보 저장부는, 레페어 되어야할 워드라인이 속하는 뱅크정보를 저장하는 제1저장부(611, 612, 613, 614); 리페어 되어야할 워드라인의 로우 어드레스를 저장하는 제2저장부(620); 및 제1저장부(611, 612, 613, 614)에 의해 인에이블 되며, 메모리장치가 억세스하려는 로우 어드레스(Address<0:n>)와 제2저장부(620)에 저장된 로우 어드레스가 일치하는 경우 리페어 워드라인을 인에이블 시키기 위한 신호(hitb)를 출력하는 출력부(630)를 포함하여 구성된다.

여기서, 제1저장부(611, 612, 613, 614)와 제2저장부(620)는 종래의 리페어 정보 저장부와 마찬가지로 리페어정보를 저장하기 위한 복수의 퓨즈(fuse)를 포함하여 구성될 수 있다.

제1저장부(611, 612, 613, 614)는 리페어 되어야할 워드라인이 어는 뱅크에 속하는지의 정보를 저장한다. 예를 들어 뱅크 000에 속하는 워드라인을 리페어 하려는 경우에는 제1저장부0(611)의 퓨즈를 컷팅하고, 뱅크 002에 속하는 워드라인을 리페어 하려는 경우에는 제1저장부(613) 2의 퓨즈를 컷팅한다. 제1저장부(611, 612, 613, 614)에 입력되는 act0,1,2,3 신호는 뱅크 액티브(active) 정보를 가지는 펄스(pulse) 신호이다.

제2저장부(620)는 종래와 마찬가지로 리페어 되어야할 워드라인의 로우 어드레스(row address, x-address)를 저장한다. 또한, 출력부(630)는 메모리장치가 억세스(access) 하려는 로우 어드레스(Address<0:n>)와 제2저장부(620)에 저장된 로우 어드레스가 일치하는 경우, 해당 워드라인을 대신하여 리페어 워드라인에 억세스 하도록 하는 신호(hitb)를 출력한다.

제1저장부(611, 612, 613, 614)는 자신의 퓨즈가 컷팅되고 자신에게 입력되는 act0,1,2,3신호가 인에이블 되면 출력부(630)를 인에이블 시키기 위한 Fuse_en0,1,2,3신호를 출력한다. 제2저장부(620)는 자신에게 저장된 로우 어드레스와 메모리장치가 억세스 하려는 로우 어드레스(Address<0:n>)가 일치하는 경우 출력부(630)를 인에이블 시키기 위한 신호(Fuse_en_sum)와 hit<0:n>신호를 출력부(630)로 출력한다. 그러면 출력부(630)는 해당하는 워드라인 대신에 리페어 워드라인을 사용하도록 하는 hitb신호를 출력한다.

참고로 act0,1,2,3은 뱅크 액티브 정보를 가지는 펄스 신호이며, 이에 의해 인에이블 되는 Fuse_en0,1,2,3 신호도 펄스신호에 해당한다. 각 뱅크는 동시에 액티브되지 않으며 일정구간의 마진(margin)(tRRD)을 확보하게 된다. 따라서 Fuse_en0,1,2,3신호가 서로를 간섭하는 경우는 없기 때문에 리페어 정보를 각 뱅크로 전달하는데 있어서의 문제는 발생하지 않는다.

본 발명의 리페어정보 저장부에서 출력되는 hitb 신호는 도 5의 XHIT 블록과 HITB_SUM 블록으로 전달되는데 XHIT 블록은 리페어정보 저장부를 공유하는 모든 뱅크들의 블록 콘크롤 블록에 xhit신호를 동시에 전달시킨다. 그리고 HITB_SUM 블록에서 만들어지는 nxe신호는 공유하고 있는 모든 뱅크 내의 블록 콘트롤 블록으로 전달된다. 하지만 모든 뱅크에서 메인 워드라인이 리페어 워드라인으로 대체되지는 아니하고 제1저장부(611, 612, 613, 614)에 저장된 뱅크에 대해서만 리페어가 이루어진다. 이는 xhit신호와 nxe신호를 여러 뱅크가 공유하게 된다는 것을 의미하는데, 이러한 공유가 가능한 이유는 xhit신호와 nxe신호는 액티브 정보를 가지는 펄스 신호이며, 실제 뱅크에서의 액티브는 블록선택(block selection) 신호인 bs 신호가 인에이블 되지 아니하면 이루어지지 않기 때문이다.

정리하면, 본 발명의 리페어정보 저장부는 제1저장부(611, 612, 613, 614) 내의 어느 뱅크에 해당하는 퓨즈가 컷팅되든지 그 타이밍만 다를 뿐(act0,1,2,3이 인에이블 되는 타이밍) 최종적으로 동일한 신호(hitb)를 출력부(630)에서 출력한다. 하지만 각 뱅크별로 개별적으로 리페어가 이루어지는데 이는 실제 뱅크에서의 액티브는 bs신호가 인에이블 되어야 하기 때문이다.

기본적으로, 본 발명의 리페어정보 저장부는 하나의 로우 어드레스만을 저장하기 때문에 이미 어느 뱅크의 리페어를 담당하도록 퓨즈가 컷팅되면, 다른 뱅크의 리페어를 담당하지 못하지만, 다른 뱅크에서 동일한 로우 어드레스에 해당하는 워드라인에 불량이 일어난 경우에는 두 뱅크의 리페어를 동시에 담당하는 것이 가능하다.

도 5의 셀어레이 00에 속하는 워드라인의 결함을 리페어 워드라인 00(RMWL00)으로 대체할 경우를 가정하여 구체적인 동작을 살펴본다. 일단 뱅크 000과 관계된 결함이기 때문에 제1저장부 0(611)의 퓨즈를 컷팅하고, 제2저장부(620)를 해당 로우 어드레스에 맞게 컷팅한다. 그러면 메모리장치가 뱅크 000을 억세스 하려는 경우 act0이 인에이블 되어 제1저장부 0(611)에서 Fuse_en0이 인에이블 되어 출력된다. 또한, 메모리장치가 억세스 하려는 로우 어드레스(Address<0:n>)와 제2저장부(620)에 저장된 로우 어드레스(퓨즈 컷팅정보)가 일치하는 경우 제2저장부(620)에서는 hit<0:n>과 Fuse_en_sum을 인에이블 시키게 되고, 출력부(630)에서는 hitb U0신호를 '로우'로 인에이블 시켜 출력한다. hitb U0신호는 XHIT_U0블록과 HITB_SUM블록으로 입력되고, 이들에서 출력되는 xhit U0와 nxe신호도 인에이블 된다. 이때 nxe신호는 연결된 모든 블록 컨트롤 블록에 전달되어 워드라인이 구동되지 못하도록 하며, xhit D0는 리페어 워드라인이 구동되도록 한다. 그러나 블록선택 신호인 bs00에 의해서 선택되는 뱅크는 뱅크000 이므로 결국 레페어 워드라인 RMWL00만이 구동되고, RMWL10, 20, 30은 구동되지 아니한다.

상술한 바와 같이, 본 발명은 리페어정보 저장부를 서로 다른 뱅크에서 공유 한다. 따라서 전체적인 리페어정보 저장부의 갯수를 줄이는 것이 가능하며, 이는 메모리장치의 전체 면적을 줄이는데 있어서 많은 이점을 준다. 물론 전체적인 리페어정보 저장부의 갯수가 줄어 리페어 가능한 총 워드라인의 갯수는 줄어든다는 단점이 있다. 하지만 도 4에 도시된 바와 같이, 4개의 뱅크 내의 4개의 셀어레이가 2개의 리페어정보 저장부를 공유하도록 구성하는 경우 4개의 뱅크에서 총 2개까지의 셀어레이에 대한 리페어가 가능하므로, 이러한 단점은 상당히 극복되는 것이 가능하다.

또한, 리페어정보 저장부를 공유함으로써 HITB_SUM 블록과 같이, 리페어 워드라인 리페어 워드라인을 인에이블 시키기 위한 신호(hitb 및 이에 의해 인에이블 되는 xhit신호)가 인에이블 되었을 때 메인 워드라인의 구동을 막는(nxe신호에 의해서) 회로 또한 둘 이상의 뱅크에 의해 공유되는 것이 가능하기 때문에 추가적으로 면적을 더 줄일 수 있다는 장점이 있다.

본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

상술한 본 발명에 따르면, 반도체 메모리장치에서 로우 리페어를 하기 위한 리페어정보 저장부의 전체 갯수를 줄이는 것이 가능해지고, 이는 반도체 메모리장치의 전체 회로면적을 상당히 줄이는 것이 가능해진다는 장점이 있다.

Claims

다수의 메모리 뱅크;

상기 각각의 뱅크에 속하는 다수의 셀어레이;

상기 각각의 셀어레이에 속하는 다수의 워드라인;

상기 각각의 셀어레이에 속하는 하나 이상의 리페어 워드라인; 및

상기 다수의 워드라인 중 상기 리페어 워드라인으로 리페어될 워드라인에 관한 정보를 저장하기 위한 다수의 리페어정보 저장부를 포함하고,

상기 리페어정보 저장부 각각은,

로우 어드레스를 저장하는 제2저장부;

각각 하나씩의 메모리 뱅크에 대응되도록 구성되어, 자신의 퓨즈 컷팅 여부에 따라 자신이 대응되는 메모리 뱅크의 액티브 신호의 활성화시에 인에이블 신호를 출력하는 다수의 제1저장부; 및

메모리장치가 억세스하려는 로우 어드레스와 상기 제2저장부에 저장된 로우 어드레스가 일치하는 경우에, 상기 다수의 제1저장부 각각에서 출력되는 인에이블 신호 중 하나라도 인에이블되면 상기 리페어 워드라인을 인에이블시키기 위한 신호 -이 신호는 상기 다수의 메모리 뱅크에 공통되는 신호임- 를 출력하는 출력부를 포함하는

반도체 메모리장치.
제 1항에 있어서,

상기 리페어정보 저장부는,

둘 이상의 뱅크에 의해 공유되는 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서,

상기 리페어정보 저장부는,

각각의 상기 뱅크당 하나씩의 상기 셀어레이에 속하는, 상기 워드라인에 대한 리페어 정보를 저장하는 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서,

상기 제2저장부는,

상기 로우 어드레스를 저장하기 위한 복수의 퓨즈를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서,

상기 리페어정보 저장부는,

반도체 메모리장치가 상기 리페어 되어야할 워드라인을 억세스 하려는 경우 상기 리페어 워드라인으로 대신 억세스 하도록 하는 것을 특징으로 하는 반도체 메모리장치.
삭제
삭제
제 1항에 있어서,

상기 반도체 메모리장치는,

상기 리페어정보 저장부에 저장된 정보에 따라 상기 워드라인 또는 상기 리페어 워드라인을 구동하기 위한 구동회로를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서,

상기 셀어레이는,

자신에 속한 워드라인의 리페어를 하나의 리페어정보 저장부가 아닌 여러개 의 리페어정보 저장부에 선택적으로 담당시키는 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서,

상기 반도체 메모리장치는,

상기 리페어 워드라인을 인에이블 시키기 위한 신호가 인에이블 되면, 메인 워드라인의 구동을 막는 신호를 출력하는 회로를 더 포함하며,

상기 회로는 둘 이상의 리페어정보 저장부에 의해 공유되는 것을 특징으로 하는 반도체 메모리장치.
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