KR20160091688A - 포스트 패키지 리페어 장치 - Google Patents

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본 발명은 포스트 패키지 리페어 장치에 관한 것으로, 포스트 패키지 리페어 동작시 럽처 동작을 마스킹 하도록 하는 기술이다. 이러한 본 발명은 리페어 정보를 표시하는 퓨즈를 포함하고 퓨즈를 특정 개수 단위로 공유하는 다수의 뱅크 그룹, 다수의 뱅크 그룹 중 퓨즈가 사용 가능한지의 여부를 판단하는 리소스 신호를 생성하는 리소스 검출부 및 리소스 신호와 뱅크 액티브 신호에 대응하여 미 사용된 퓨즈가 없는 경우 럽처 동작이 중복 수행되는 것을 방지하는 마스킹 신호를 출력하는 마스킹 제어부를 포함한다.

Description

포스트 패키지 리페어 장치{Post package repair device}
본 발명은 포스트 패키지 리페어 장치에 관한 것으로, 포스트 패키지 리페어 동작시 럽처 동작을 마스킹 하도록 하는 기술이다.
디램(DRAM: Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell) 들로 구성된다. 그런데, 많은 메모리 셀 들 중 하나의 메모리 셀에서라도 결함이 발생하면, 반도체 메모리 장치는 제대로 동작을 수행하지 못하므로 불량 처리된다. 더욱이 반도체 메모리 장치의 고집적화 및 고속화에 따라 결함 셀이 발생 될 확률도 높아진다.
그러므로, 디램의 제조비용을 결정하는 전체 칩 수에 대한 양품 칩 수의 비로 나타내는 수율이 낮아지고 있다. 따라서, 반도체 메모리 장치의 고집적화 및 고속화 방안과 더불어 수율을 향상시키기 위해 결함 셀을 효율적으로 리페어(repair) 하기 위한 방안에 대한 연구가 이루어진다.
결함 셀을 리페어하기 위한 하나의 방법으로 결함 셀을 여분의 다른 셀(redundancy cell)로 대체하는 리페어 회로(repair circuit)를 내장하는 기술이 사용되고 있다. 일반적으로 리페어 회로는 여분의 메모리 셀 들로 이루어지는 컬럼(column)과, 로오(row)로 배열되는 리던던시(redundancy) 컬럼/로오를 구비한다. 그리고, 결함이 발생 된 컬럼/로오를 대신하여 리던던시 컬럼/로오를 선택한다.
즉, 결함 셀을 지정하는 로우 및/또는 컬럼 어드레스 신호가 입력되면 노멀(normal) 메모리 셀 뱅크(block)의 결함 컬럼/로오를 대신하여 리던던시 컬럼/로우가 선택된다.
결함 셀을 지정하는 어드레스(address)를 알아내기 위해 일반적으로 절단 가능한 다수개의 퓨즈(fuse)들이 구비되고, 이들이 선택적으로 절단됨으로써 결함 셀의 어드레스가 프로그램(program) 된다.
현재 디램(DRAM)에서의 불량 셀(cell)에 대한 리페어(repair) 방법은 웨이퍼(wafer) 상태에서 리페어하는 방법과 패키징(package) 상태에서 리페어 하는 방법이 있다.
여기서, 웨이퍼 리페어 방법은 웨이퍼 레벨에서 테스트(test)를 수행한 후 불량 셀을 리던던시 셀(redundancy cell)로 교체하는 방법이다. 그리고, 패키징 리페어 방법은 패키징 상태에서 테스트를 진행한 후 패키징 상태에서 리던던지 셀로 불량 셀을 대체하는 방법이다. 이렇게 패키징 상태에서 리페어를 진행하는 경우를 PPR(Post Package Repair) 방법이라 한다.
그런데, PPR 동작에서 2 개의 뱅크의 리던던시 워드라인을 동시에 대체하는 회로 구성일 경우 퓨즈 리소스가 동시에 감소하게 될 수 있다. 그리고, PPR 동작시 사용 가능한 퓨즈가 남아 있는지의 여부를 판별할 수 없다. 또한, 각각의 독립적인 뱅크에 할당된 퓨즈 구성일 경우 퓨즈를 최대한으로 사용할 수 없으며 PPR의 남은 퓨즈와 상관없이 럽처 동작이 중복적으로 진행될 수 있다.
본 발명은 포스트 패키지 리페어 동작시 멀티 채널의 메모리 장치에서 중복 럽처를 마스킹할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 포스트 패키지 리페어 장치는, 리페어 정보를 표시하는 퓨즈를 포함하고 퓨즈를 특정 개수 단위로 공유하는 다수의 뱅크 그룹; 다수의 뱅크 그룹 중 퓨즈가 사용 가능한지의 여부를 판단하는 리소스 신호를 생성하는 리소스 검출부; 및 리소스 신호와 뱅크 액티브 신호에 대응하여 미 사용된 퓨즈가 없는 경우 럽처 동작이 중복 수행되는 것을 방지하는 마스킹 신호를 출력하는 마스킹 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 포스트 패키지 리페어 장치는, 패일 어드레스를 저장하기 위한 퓨즈 어레이를 포함하는 ARE 어레이부; 포스트 패키지 리페어 동작시 퓨즈 어레이를 스캔하여 퓨즈 리소스 정보를 출력하는 부트업 제어부; 퓨즈 리소스 정보를 저장하고 퓨즈의 사용 가능 여부를 나타내는 리소스 신호를 출력하는 리소스 검출부; 리소스 신호와 뱅크 액티브 신호에 대응하여 미 사용된 퓨즈가 없는 경우 럽처 동작이 중복 수행되는 것을 방지하는 마스킹 신호를 출력하는 마스킹 제어부; 및 마스킹 신호에 대응하여 ARE 어레이부의 럽처 동작을 제어하는 럽처 제어부를 포함하는 것을 특징으로 한다.
본 발명은 포스트 패키지 리페어 동작시 멀티 채널의 메모리 장치에서 중복 럽처를 마스킹 하도록 하여 이전에 사용했던 퓨즈에 새로운 정보를 가진 퓨즈가 오버 라이트 되는 것을 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 포스트 패키지 리페어 장치의 구성도.
도 2는 도 1의 마스킹 제어부에 관한 상세 구성도.
도 3은 도 1의 마스킹 제어부에 관한 상세 회로도.
도 4는 본 발명의 실시예에 따른 채널에 관한 상세 구성도.
도 5는 도 4의 채널에 관한 상세 구성도.
도 6은 도 5의 채널에서 퓨즈라인의 래치 순서를 설명하기 위한 도면.
도 7은 도 1의 리소스 검출부에서 퓨즈의 뱅크 할당 방법을 설명하기 위한 도면.
도 8은 본 발명의 실시예에서 PPR(Post Package Repair) 동작을 설명하기 위한 흐름도.
도 9는 본 발명의 실시예에서 PPR(Post Package Repair) 동작을 설명하기 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 포스트 패키지 리페어 장치의 구성도이다.
본 발명의 실시예는 ARE(Array Rupture Electrical fuse) 어레이부(100), 부트업 제어부(200), 리소스 검출부(300), 마스킹 제어부(400) 및 럽처 제어부(500)를 포함한다.
반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다. 이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 된다. 결함 밀도가 심하게 증가할 경우 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.
이러한 결함 밀도를 낮추기 위해, 결함 셀을 여분의 셀로 교체하는 리던던시(redundancy) 회로가 제안되었다. 리던던시 회로(혹은 퓨즈 회로)는 반도체 메모리 장치의 경우, 로오(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있다.
이러한 리던던시 회로는 결함 셀의 어드레스 정보를 저장하는 ARE 어레이부(100)를 포함한다. ARE 어레이부(100)는 복수의 퓨즈 배선들을 포함하는 복수의 퓨즈셋들로 구성된다. ARE 어레이부(100)는 모든 패일 어드레스의 각 비트에 대한 정보를 저장하고 있는 메모리이다. ARE 어레이부(100)는 퓨즈 선택정보인 어드레스에 따라 해당하는 로오 라인을 선택하게 된다.
그리고, 각각의 퓨즈셋은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍한다. 또한, 메모리의 패키지 상태에서 비트 패일의 구제 목적으로 셀프 리페어(repair or rupture)를 진행한다.
ARE 어레이부(100)는 메모리의 테스트가 끝나면 이들 정보를 메모리에 인가하여 ARE 어레이부(100)에서 각 비트에 해당하는 전기 퓨즈(Electrical Fuse)를 럽처(Rupture) 하여 패일 정보를 영구히 저장한다. 이때, ARE 어레이부(100)는 럽처 제어부(400)로부터 인가되는 럽처 제어신호 R_CON에 대응하여 럽처 동작을 제어하게 된다.
ARE 어레이부(100)는 럽처 제어신호 R_CON의 활성화시 럽처(Rupture) 동작에 따라 결함 셀의 어드레스 정보를 저장한다. 반면에, ARE 어레이부(100)는 럽처 제어신호 R_CON의 비활성화시 럽처(Rupture) 동작을 수행하지 않는다. 여기서, 각각의 퓨즈셋은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍하는 전기 퓨즈(E-fuse)로 이루어질 수 있다.
그리고, ARE 어레이부(100)는 파워 업 이후에 메모리의 동작에 앞서 저장된 퓨즈 데이터 FD(로오 퓨즈 데이터 및 컬럼 퓨즈 데이터)를 리소스 검출부(200)에 출력할 수 있다.
반도체 장치는 파워 업 신호에 따라 ARE 어레이부(100)의 정보를 리드하기 위해 부트 업 동작을 개시하게 된다. 그러면, 액세스 된 퓨즈셋의 비트 정보들이 퓨즈 데이터 FD에 실리게 되고 리소스 검출부(200)에 순차적으로 출력된다.
즉, ARE 어레이부(100)는 첫 번째 퓨즈셋으로부터 마지막 퓨즈셋 까지 순차적으로 리드 동작을 수행하게 된다. ARE 어레이부(100)의 리드 동작이 수행되면 첫 번째 퓨즈셋으로부터 마지막 퓨즈셋에 저장된 결함 셀의 어드레스 정보가 순차적 또는 동시에 리드 된다.
그리고 부트업 제어부(200)는 PPR 동작시 사용할 퓨즈를 스캔하여 스캔한 퓨즈 리소스 정보를 리소스 검출부(200)에 출력한다. 여기서, 부트업 제어부(200)는 모드 레지스터 세트(MRS; Mode Register Set)를 이용하여 미리 저장된 퓨즈 리소스 정보를 1 비트 정보로 출력할 수 있다.
이러한 부트업 제어부(200)는 부트업신호 BOOTUP에 따라 부트 업 동작을 개시하고, 카운팅 동작에 대응하여 퓨즈 라인의 위치를 나타내는 어드레스 FADDLAT를 출력한다.
그리고, 부트업 제어부(200)는 어떠한 채널의 퓨즈가 미사용되었는지를 리드하기 위한 채널선택신호 CHA를 출력한다. 또한, 부트업 제어부(200)는 각각의 뱅크에서 좌측 영역과 우측 영역의 퓨즈 사용 정보를 리드하기 위한 뱅크선택신호 BAL, BAL를 출력한다. 또한, 부트업 제어부(200)는 각각의 뱅크 내에서 어느 매트의 퓨즈가 미사용되었는지를 리드하기 위한 매트 선택신호 MAT를 출력한다.
그리고, 부트업 제어부(200)는 뱅크의 어떤 영역에 미사용된 퓨즈가 있는지를 리드하기 위한 뱅크그룹 선택신호 BA를 출력한다. 또한, 부트업 제어부(200)는 각 뱅크에 저장된 데이터를 리셋시키기 위한 리셋신호 RST를 출력한다.
부트업 제어부(200)는 파워 업 동작 이후 메모리가 동작하기 이전에 ARE 어레이부(100)의 전기 퓨즈에 저장된 패일 어드레스에 대한 퓨즈 데이터를 스캔한다.
즉, 부트업 제어부(200)는 ARE 어레이부(100)에서 럽처된 로오 또는 컬럼 퓨즈 정보를 스캔하여 퓨즈의 사용 여부를 나타내는 어드레스 FADDLAT를 리소스 제어부(300)에 출력한다. 이때, 부트업 제어부(200)는 부트 업 동작시 ARE 어레이부(100)의 모든 뱅크에서 각 퓨즈 영역을 서치(Search) 한다. 그리고, 퓨즈 셋의 사용 정보가 리소스 제어부(300)에 출력된다.
반도체 장치의 최종 사용자가 퓨즈의 사용 여부를 알 수 있도록 하기 위해 PPR(Post Package Repair) 기능이 필요하다. 이를 위해, 반도체 장치의 내부에 전기적인 퓨즈를 구비하여야 하고, 이 퓨즈가 사용 가능한지 아닌지의 여부를 판별할 수 있는 리소스 검출부(300)가 필요하다.
PPR 동작을 하기 전에 퓨즈 리소스 스캔을 통해 각 뱅크 및 채널에 위치된 리소스를 감지하는 동작을 수행하게 된다. 리소스 검출부(300)는 PPR 용 퓨즈가 있을 경우 퓨즈의 리소스 정보를 마스킹 제어부(400)에 출력한다.
이를 위해, 리소스 검출부(300)는 부트 업 동작시 퓨즈가 몇 개 남아 있는지를 검출하기 위하여 퓨즈의 리소스 정보를 저장한다. 즉, 리소스 검출부(300)는 부트 업 동작시 할당된 PPR(Post Package Repair) 퓨즈 영역의 ARE 어드레스를 래치한다. 이를 위해, 리소스 검출부(300)는 채널별, 뱅크별, 매트별 영역을 구분하여 리소스 데이터를 리드하게 된다.
이러한 리소스 검출부(300)는 부트 업 동작시 여러 개의 채널 및 채널 내의 여러 개의 뱅크에서 모든 퓨즈의 리소스를 래치하게 된다. 이에 따라, 사용자가 PPR 퓨즈 리소스 정보를 무시하고 PPR의 진행시 미리 저장한 퓨즈 데이터 FD를 이용하여 각 채널 및 뱅크별로 럽처 진행 여부를 판단하게 된다.
이러한 리소스 제어부(300)는 부트업 제어부(200)로부터 어드레스 FADDLAT, 채널선택신호 CHA, 매트 선택신호 MAT, 뱅크그룹 선택신호 BA, 뱅크선택신호 BAL, BAR 및 리셋신호 RST를 입력받는다. 그리고, 리소스 제어부(300)는 ARE 어레이부(100)로부터 퓨즈 데이터 FD를 입력받아 부트업 제어부(200)에서 인가되는 퓨즈 데이터와 비교한다.
이러한 리소스 검출부(300)는 채널선택신호 CHA에 따라 해당 채널을 선택하고, 매트 선택신호 MAT에 따라 해당 매트를 선택할 수 있다. 그리고, 리소스 검출부(300)는 뱅크그룹 선택신호 BA에 따라 업 영역에 배치된 뱅크 그룹 및 다운 영역에 배치된 뱅크 그룹의 리소스 정보를 검출할 수 있다. 그리고, 리소스 검출부(300)는 뱅크선택신호 BAL, BAR에 따라 각각의 뱅크에서 좌측 영역 또는 우측 영역을 선택할 수 있다.
예를 들어, 리소스 제어부(300)는 채널선택신호 CHA에 따라 하나의 채널을 선택하고, 뱅크그룹 선택신호 BA에 따라 뱅크 그룹을 선택하고, 매트 선택신호 MAT에 따라 매트를 선택하며, 뱅크선택신호 BAL, BAR에 따라 좌측 또는 우측 뱅크를 선택하고, 선택된 뱅크에서 퓨즈 어드레스 FADDLAT를 선택할 수 있다.
그리고, 리소스 검출부(300)는 어드레스 FADDLAT에 따라 각 뱅크의 리소스 정보를 검출하여 리소스 신호 PPR_RSC를 마스킹 제어부(400)에 출력한다. 또한, 리소스 검출부(200)는 리셋신호 RST에 대응하여 저장된 리소스 검출 정보를 리셋시킨다. 그리고, 리소스 검출부(200)는 ARE 어레이부(100)로부터 퓨즈 데이터 FD를 입력받아 퓨즈의 사용 여부를 판단한다.
그리고, 마스킹 제어부(300)는 미 사용된 퓨즈가 없는 경우 럽처 동작이 중복 수행되는 것을 방지하기 위해 마스킹 신호 MASK를 럽처 제어부(400)에 출력한다. PPR의 실행시 각 뱅크 또는 채널에서 커트하려는 퓨즈와, 각각 해당하는 퓨즈 리소스 정보를 비교하여 여분의 퓨즈가 없는 경우 럽처 동작을 진행하지 않도록 한다.
이러한 마스킹 제어부(300)는 PPR 동작시 각 뱅크별로 마스킹 동작을 수행할 수 있다. 이를 위해, 마스킹 제어부(300)는 모든 뱅크의 액티브 상태를 나타내는 뱅크 액티브신호 BACT<0:N>와 리소스 신호 PPR_RSC를 비교하여 각 뱅크에서 리소스 정보를 판단하고 마스킹 신호 MASK를 선택적으로 활성화시킨다.
럽처 제어부(400)는 마스킹 제어부(300)로부터 인가되는 마스킹 신호 MASK에 대응하여 ARE 어레이부(100)에 구비된 전기 퓨즈의 럽처 동작을 제어하기 위한 럽처 제어신호 R_CON를 출력한다.
도 2는 도 1의 마스킹 제어부(400)에 관한 상세 구성도이다.
마스킹 제어부(400)는 복수의 뱅크 리소스 비교부(410, 420)와, 조합부(430)를 포함한다.
여기서, 뱅크 리소스 비교부(410)는 뱅크 BK0(후술함)의 액티브 상태를 나타내는 뱅크 액티브신호 BACT<0>와 리소스 신호 PPR_RSC를 조합하여 출력한다. 그리고, 뱅크 리소스 비교부(420)는 뱅크 BK1(후술함)의 액티브 상태를 나타내는 뱅크 액티브신호 BACT<1>와 리소스 신호 PPR_RSC를 조합하여 출력한다.
그리고, 조합부(430)는 복수의 뱅크 리소스 비교부(410, 420)의 출력을 조합하여 마스킹 신호 MASK를 출력한다. 이때, 조합부(430)는 복수의 뱅크 리소스 비교부(410, 420)의 출력이 모두 하이 레벨인 경우 마스킹 신호 MASK를 하이 레벨로 출력한다.
본 발명의 실시예에서는 2개의 뱅크를 포함하는 경우, 즉, 뱅크 리소스 비교부(410, 420)가 2개 구비된 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 뱅크 리소스 비교부의 구성은 뱅크의 개수에 대응하여 변경이 가능하다.
즉, PPR 퓨즈 리소스 정보와 뱅크 액티브신호 BACT를 입력받아 퓨즈의 커트 정보를 판단하는 뱅크 리소스 비교부(410, 420)의 개수는 뱅크의 개수 및 채널의 개수에 따라 변경될 수 있다. 이에 따라, 본 발명의 실시예는 하나의 메모리에서 퓨즈의 리소스가 부족한 경우 전체 퓨즈 커트에 대한 마스킹을 실시하지 않고 각 뱅크 및 채널에 따라 독립적으로 마스킹 동작이 가능하도록 한다.
도 3은 도 2의 마스킹 제어부(400)에 관한 상세 회로도이다.
뱅크 리소스 비교부(410)는 낸드게이트 ND1를 포함한다. 여기서, 낸드게이트 ND1는 뱅크 BK0(후술함)의 액티브 상태를 나타내는 뱅크 액티브신호 BACT<0>와 리소스 신호 PPR_RSC를 낸드연산한다.
그리고, 뱅크 리소스 비교부(420)는 낸드게이트 ND2를 포함한다. 여기서, 낸드게이트 ND2는 뱅크 BK1(후술함)의 액티브 상태를 나타내는 뱅크 액티브신호 BACT<1>와 리소스 신호 PPR_RSC를 낸드연산한다.
또한, 조합부(430)는 복수의 뱅크 리소스 비교부(410, 420)의 출력을 조합하여 마스킹 신호 MASK를 출력한다. 이때, 조합부(430)는 복수의 뱅크 리소스 비교부(410, 420)의 출력이 모두 하이 레벨인 경우 마스킹 신호 MASK를 하이 레벨로 출력한다.
이를 위해, 조합부(430)는 낸드게이트 ND3와, 인버터 IV1를 포함한다. 낸드게이트 ND3는 뱅크 리소스 비교부(410, 420)의 출력을 낸드연산한다. 그리고, 인버터 IV1는 낸드게이트 ND3의 출력을 반전하여 마스킹 신호 MASK를 출력한다. 즉, 조합부(430)는 뱅크 리소스 비교부(410, 420)의 출력을 앤드연산하여 마스킹 신호 MASK를 출력한다.
이러한 구성을 갖는 마스킹 제어부(400)는 각각의 뱅크에서 리소스 정보를 리드하여 마스킹 신호 MASK의 상태를 제어하게 된다.
예를 들어, 뱅크 BK0가 활성화되어 뱅크 액티브신호 BACT<0>가 하이 레벨이고 리소스 신호 PPR_RSC가 하이 레벨인 경우 뱅크 리소스 비교부(410)의 출력이 로우 레벨이 된다. 이에 따라, 조합부(430)의 마스킹 신호 MASK는 로우 레벨로 출력된다.
그리고, 뱅크 BK1가 활성화되어 뱅크 액티브신호 BACT<1>가 하이 레벨이고 리소스 신호 PPR_RSC가 하이 레벨인 경우 뱅크 리소스 비교부(420)의 출력이 로우 레벨이 된다. 이에 따라, 조합부(430)의 마스킹 신호 MASK는 로우 레벨로 출력된다.
또한, 뱅크 BK0, BK1가 활성화되어 뱅크 액티브신호 BACT<0>, BACT<1>가 하이 레벨이고 리소스 신호 PPR_RSC가 하이 레벨인 경우 뱅크 리소스 비교부(410, 420)의 출력이 로우 레벨이 된다. 이에 따라, 조합부(430)의 마스킹 신호 MASK는 로우 레벨로 출력된다.
또한, 뱅크 BK0, BK1가 비활성화되어 뱅크 액티브신호 BACT<0>, BACT<1>가 로우 레벨이거나 리소스 신호 PPR_RSC가 로우 레벨인 경우 뱅크 리소스 비교부(410, 420)의 출력이 하이 레벨이 된다. 이에 따라, 조합부(430)의 마스킹 신호 MASK는 하이 레벨로 출력된다. 이러한 경우 럽처 동작이 중복으로 이루어지는 것을 방지하기 위하여 럽처 제어부(500)에 의해 럽처 마스킹 동작이 수행된다.
즉, 퓨즈를 모두 사용하지 않았을 경우 마스킹 신호 MASK를 로우 레벨로 출력하여 미사용된 퓨즈가 있다는 정보를 럽처 제어부(500)에 출력한다. 그리고, 퓨즈를 모두 사용한 경우 마스킹 신호 MASK를 하이 레벨로 출력하여 퓨즈가 모두 사용되었다는 정보를 럽처 제어부(500)에 출력한다.
마스킹 신호 MASK가 하이 레벨로 출력되는 경우 럽처 제어부(500)는 퓨즈가 모두 사용되었다고 판단한다. 이에 따라, 럽처 제어부(500)는 퓨즈가 모두 사용된 경우 쓸 수 있는 퓨즈가 남아있지 않으므로 럽처 동작이 중복되어 이루어지지 않도록 럽처 마스킹 동작을 수행하게 된다.
그리고, 조합부(430)는 뱅크 리소스 비교부(410, 420)의 출력이 모두 하이 레벨인 경우 마스킹 신호 MASK를 하이 레벨로 출력한다. 예를 들어, 상부 영역 UP1와 하부영역 DN1의 퓨즈, 즉, 상부 매트들 MAT0, MAT1의 퓨즈를 각각 한 개씩 사용한 경우 마스킹 신호 MASK를 하이 레벨로 출력하여 럽처 마스킹 동작이 수행되지 않도록 한다.
도 4는 본 발명의 실시예에 따른 채널의 상세 구성도이다.
본 발명의 실시예는 복수의 채널 CH0A~CH0D과, 복수의 채널 CH1A~CH1D을 포함하여 멀티 채널 구조를 이룬다. 여기서, 제 1그룹의 채널 CH0A~CH0D은 최 외곽 영역에 배치될 수 있으며, 제 2그룹의 채널 CH1A~CH1D은 센터 영역에 배치될 수 있다.
본 발명의 실시예에서는 8개의 채널 구비하는 것을 일 예로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니며, 채널의 개수 및 배치 관계는 다른 형태로도 변형이 가능하다.
그리고, 복수의 채널 CH0A~CH0D 각각은 복수의 뱅크 BK0~BK3를 포함한다. 예를 들어, 채널 CH0A는 상부 좌측 영역에 뱅크 BK0이 배치되고, 상부 우측 영역에 뱅크 BK1이 배치된다. 그리고, 채널 CH0A는 하부 좌측 영역에 뱅크 BK2이 배치되고, 하부 우측 영역에 뱅크 BK3이 배치된다.
본 발명의 실시예에서는 하나의 채널에 4개의 뱅크를 구비하는 것을 일 예로 설명하였으나, 본 발명의 실시에는 이에 한정되는 것이 아니며, 뱅크의 개수 및 배치 관계는 다른 형태로도 변형이 가능하다.
또한, 복수의 채널 CH0A~CH0D 각각은 복수의 매트 MAT0~MAT3를 포함한다. 예를 들어, 하나의 채널 CH0A은 순차적으로 배치된 4개의 매트 MAT0~MAT3로 구분될 수 있다.
본 발명의 실시예에서는 하나의 채널에 4개의 매트를 구비하는 것을 일 예로 설명하였으나, 본 발명의 실시에는 이에 한정되는 것이 아니며, 매트의 개수 및 배치 관계는 다른 형태로도 변형이 가능하다.
ARE 어레이부(100)에서 출력된 퓨즈 정보는 로오 디코더, 리페어 수단을 거쳐 채널 CH0A~CH0D에 인가되며, 퓨즈 정보에 대응하여 리페어 동작이 수행된다.
도 5는 도 4의 채널 CH0A에 관한 상세 구성도이다.
하나의 채널 CH0A은 복수의 뱅크 BK0~BK3를 포함한다. 즉, 뱅크 BK0~BK3 중 상부의 2개의 뱅크 BK0, BK1을 하나의 뱅크 그룹으로 정의하고, 하부의 2개의 뱅크 BK2, BK3을 다른 하나의 뱅크 그룹으로 정의한다. 여기서, 복수의 뱅크 BK0~BK3 각각은 포스트 패키지 리페어 동작을 위해 할당된 퓨즈라인들을 포함한다.
사용자가 PPR을 사용하는 경우 남은 미사용 퓨즈가 있어야만 PPR을 사용할 수 있고 이전의 PPR을 사용한 퓨즈도 문제없이 동작할 수 있게 된다. 만약, PPR시 사용할 퓨즈가 없다면 이전의 사용된 퓨즈가 오동작을 할 수 있을 뿐 아니라 리페어가 실패한 것인지 퓨즈가 없는 것인지를 파악하기가 쉽지 않다.
또한, 로오 리페어는 2 뱅크의 리던던시 워드라인을 동시에 대체하는 방식으로 사용되면 퓨즈 리소스가 1개 감소되지만, 2 뱅크의 리던던시 워드라인이 감소하여 원하지 않는 뱅크까지 리소스가 감소 될 수 있다.
이를 위해, 본 발명의 실시예에서는 테스트 모드시 두 개의 뱅크를 하나의 그룹으로 쉐어하여 퓨즈 라인들이 공유되도록 한다. 이에 따라, 퓨즈라인의 순서로 뱅크를 구분하도록 한다. 즉, 2개의 뱅크를 공유하는 구조이지만, 각각의 뱅크별로 퓨즈를 제어할 수 있도록 한다.
이에 따라, 본 발명의 실시예는 로오 워드라인이 동시 대체일 경우에도 각 뱅크의 리소스를 동시 대체와 상관없도록 출력하게 된다. 즉, 2개의 뱅크를 동시에 대체하는 퓨즈 리페어 방식이라 하더라도 PPR이 다른 뱅크의 퓨즈 리소스에 영향을 주지 않도록 한다.
예를 들어, 상부 영역 UP1에 구비된 제 1그룹의 뱅크 BK0, BK1은 로오 방향으로 배치된 퓨즈라인들 F0_L, F1_L, F0_R, F1_R을 공유한다. 여기서, 상부 영역 UP1은 매트 MAT0에 대응될 수 있다. 그리고, 하부 영역 DN1에 구비된 뱅크 BK0, BK1은 로오 방향으로 배치된 퓨즈라인들을 공유한다. 여기서, 하부 영역 DN1은 매트 MAT1에 대응될 수 있다. 본 발명의 실시예에서는 하나의 매트가 8K 단위로 구분되어 퓨즈가 할당될 수 있다.
또한, 상부 영역 UP2에 구비된 제 2그룹의 뱅크 BK2, BK3은 로오 방향으로 배치된 퓨즈라인들을 공유한다. 여기서, 상부 영역 UP2은 매트 MAT2에 대응될 수 있다. 그리고, 하부 영역 DN2에 구비된 뱅크 BK2, BK3은 로오 방향으로 배치된 퓨즈라인들을 공유한다. 여기서, 하부 영역 DN2은 매트 MAT3에 대응될 수 있다.
즉, 본 발명의 실시예에서는 뱅크 BK0과 뱅크 BK1이 공유되어 있는 구조이다. 하지만, 뱅크 BK0의 퓨즈라인들 F0_L, F1_L과 뱅크 BK1의 퓨즈라인들 F0_R, F1_R이 구분되어 독립적인 리페어 동작을 수행할 수 있다. 즉, 한 개의 퓨즈로 2 개의 뱅크를 동시 대체하는 경우에도 PPR 퓨즈는 리페어하는 뱅크의 리소스만을 감소시켜야만 한다.
또한, 본 발명의 실시예에서는 각 매트 단위로 4개의 퓨즈라인이 구비되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 매트에 구비되는 퓨즈라인의 개수는 변경이 가능하다.
이에 따라, 각 뱅크 BK0~BK3의 상부 영역에 할당된 퓨즈 라인들을 "BK0", PPR0, PPR1으로 정의한다. 그리고, 각 뱅크 BK0~BK3의 하부 영역에 할당된 퓨즈 라인들을 "BK1", PPR0, PPR1으로 정의한다.
예를 들어, 퓨즈라인들 F0_L, F1_L, F0_R, F1_R은 2 개의 뱅크 BK0, BK1에 의해 공유된다. 하지만, 상부영역 UP1에서 위의 2개의 퓨즈라인 F0_L, F1_L은 좌측의 뱅크 BK0에 할당되는 퓨즈라인이며, 아래의 2개의 퓨즈라인 F0_R, F1_R은 우측의 뱅크 BK1에 할당되는 퓨즈라인이다.
도 6은 도 5의 채널 CH0A에서 퓨즈라인의 래치 순서를 설명하기 위한 도면이다.
퓨즈라인의 부트 업 방향이 좌측에서부터 우측으로 진행된다고 가정한다. 채널 CH0A의 리소스 검출부(300)는 부트 업 동작시 클록에 동기하여 각 뱅크의 퓨즈라인을 순차적으로 래치한다.
즉, 리소스 검출부(300)는 뱅크 BK0, BK1의 상부 영역 UP1에 구비된 퓨즈라인을 래치하고, 뱅크 K0, BK1의 하부 영역 DN1에 구비된 퓨즈라인을 래치한다. 이후에, 리소스 검출부(300)는 뱅크 BK2, BK3의 상부 영역 UP2에 구비된 퓨즈라인을 래치하고, 뱅크 K2, BK3의 하부 영역 DN2에 구비된 퓨즈라인을 래치한다.
도 7은 도 1의 리소스 검출부(300)에서 퓨즈의 뱅크 할당 방법을 설명하기 위한 도면이다.
리소스 검출부(300)는 상부 영역 UP1의 좌측 뱅크 L_BK01<0>와 하부영역 DN1의 좌측 뱅크 L_BK01<1>에서 뱅크 BK0의 리소스 정보를 리드한다. 그리고, 리소스 검출부(300)는 상부 영역 UP1의 우측 뱅크 R_BK01<0>와 하부영역 DN1의 우측 뱅크 R_BK01<1>에서 뱅크 BK1의 리소스 정보를 리드한다.
또한, 리소스 검출부(300)는 상부 영역 UP2의 좌측 뱅크 L_BK23<0>와 하부영역 DN2의 좌측 뱅크 L_BK23<1>에서 뱅크 BK2의 리소스 정보를 리드한다. 또한, 리소스 검출부(300)는 상부 영역 UP2의 우측 뱅크 R_BK23<0>와 하부영역 DN2의 우측 뱅크 R_BK23<1>에서 뱅크 BK3의 리소스 정보를 리드한다.
도 8은 본 발명의 실시예에서 PPR(Post Package Repair) 동작을 설명하기 위한 흐름도이다.
먼저, 부트업 제어부(200)는 메모리 디바이스의 파워 업 동작 이후 메모리가 동작하기 이전에 ARE 어레이부(100)의 전기 퓨즈에 저장된 패일 어드레스에 대한 퓨즈 데이터를 스캔한다.(단계 S1) 이후에, 리소스 검출부(300)는 PPR에 사용할 수 있는 리던던트 퓨즈를 스캔하여 PPR 리소스를 검출하게 된다.(단계 S2)
그리고, 외부의 시스템으로부터 PPR 액티브 명령이 인가된다.(단계 S3) 즉, PPR을 사용하기 위해 로오 액티브 명령과 함께 로오 어드레스가 입력된다. 그러면, 해당되는 채널 또는 뱅크 정보와 미리 스캔하여 저장된 퓨즈 리소스 정보를 이용하여 리페어 가능 여부를 판단하게 된다.
그리고, 리소스 검출부(300)는 해당하는 뱅크 액티브 정보와 리소스 정보에 대응하여 마스킹 제어부(400)의 동작을 제어하게 된다. 이때, 여러 뱅크를 소유한 메모리 또는 멀티 채널을 가지는 메모리에서도 각각의 퓨즈 리소스 정보의 상태에 따라 마스킹 동작이 가능하도록 한다.
즉, 리소스 검출부(300)에서 검출된 리소스 정보가 없는 경우 마스킹 제어부(400)는 PPR 리소스 마스킹 동작을 수행하게 된다.(단계 S4) 반면에, 리소스 검출부(300)에서 검출된 리소스 정보가 있는 경우 럽처 제어부(500)는 PPR 럽처 시퀀스를 수행하게 된다.(단계 S5)
이후에, 부트 업 제어부(200)는 재 부트업 동작을 수행하게 되고, 리소스 검출부(300)는 PPR 리소를 다시 검출하게 된다.(단계 S6) 즉, 메모리의 파워 업 시 또는 PPR 동작이 종료된 이후에 퓨즈의 리소스 상태를 감지하게 된다.
도 9는 본 발명의 실시예에서 PPR(Post Package Repair) 동작을 설명하기 타이밍도이다.
먼저, 노말 모드에서는 (A)와 같이 모든 뱅크가 프리차지 상태가 된다.
이후에, T0, T1 구간에서는 클록 CK_C, CK_t에 대응하여 칩 선택신호 CS가 활성화된다. 그리고, 모드 레지스터 세트(MRS; Mode Register Set) 명령신호 CMD와, 유효한(Valid) 어드레스 ADDR가 입력된다. 그리고, 뱅크 액티브신호 BACT가 활성화되면 뱅크 어드레스 BA가 입력된다. 그러면, 내부 클록 CKE에 대응하여 노말 모드에서 PPR 진입 모드로 전환하게 된다. 이 T0, T1 구간에서는 리소스 검출부(300)가 PPR 리소스를 리드하게 된다.
이어서, Ta0~Ta3, Tb0~Tb4 구간에서는 PPR 리페어 동작이 수행된다. 즉, 이 구간에서는 마스킹 제어부(400)가 PPR 리소스에 대응하여 마스킹 동작의 진행 여부를 결정한다. 그리고, 마스킹 제어부(400)는 마스킹 동작이 필요한 경우 PPR 럽처 동작을 제어하게 된다.
다음에, Tc0, Tc1 구간에서는 럽처 동작과 PPR 마스크 동작이 종료되고, Td0, Td1 구간에서는 PPR 모드를 종료하게 된다. 그리고, Te0 구간에서는 PPR 모드가 종료된 후 노말 모드로 전환하게 된다.
메모리 디바이스는 내부에 리던던트(Redundant) 회로를 구비한다. 시스템은 패키징 된 메모리 디바이스에 워드라인을 리페어 할 수 있는 리페어 명령을 인가하게 된다. 그러면, 메모리 디바이스는 퓨즈를 사용하여 리던던트 회로로 대체됨으로써 리페어 동작을 수행한다.
리페어를 수행하기 위한 리던던트 회로를 가진 디바이스는 정해진 크기의 퓨즈 회로를 구비하고 있다. 그런데, 외부에서 명령을 인가하는 시스템은 패키징 된 메모리 내의 리던던트 회로의 상태를 알지 못할 수 있다. 즉, 패키징 상태에서 메모리에 남아 있는 리던던트 회로의 퓨즈 상태를 외부의 시스템이 파악하고 있다면 상관이 없지만 대부분의 시스템은 남은 퓨즈의 상태를 전혀 알 수 었다.
이러한 경우 메모리 내의 리던던시 회로의 여분을 고려하지 않게 된다. 이에 따라, 시스템이 퓨즈의 상태를 알 수 없는 상태에서 메모리에 PPR 명령을 인가하게 된다. 그러므로, 이전에 사용했던 퓨즈를 재사용하는 경우 의도하지 않은 리던던트 워드라인이 사용되는 경우가 발생할 수 있다.
본 발명의 실시예는 이러한 상황에 대응하여 리페어 동작이 수행되기 이전에 미리 퓨즈의 리소스 정보를 파악하고 리페어가 불가능한 경우 리페어 동작을 마스킹할 수 있도록 한다. 이에 따라, 본 발명의 실시예는 이전에 사용했던 퓨즈에 새로운 정보를 가진 퓨즈가 오버 라이트 되는 경우를 방지할 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 리페어 정보를 표시하는 퓨즈를 포함하고 상기 퓨즈를 특정 개수 단위로 공유하는 다수의 뱅크 그룹;
    상기 다수의 뱅크 그룹 중 상기 퓨즈가 사용 가능한지의 여부를 판단하는 리소스 신호를 생성하는 리소스 검출부; 및
    상기 리소스 신호와 뱅크 액티브 신호에 대응하여 미 사용된 퓨즈가 없는 경우 럽처 동작이 중복 수행되는 것을 방지하는 마스킹 신호를 출력하는 마스킹 제어부를 포함하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  2. 제 1항에 있어서, 상기 리소스 검출부는 부트업 동작시 사용되지 않은 퓨즈를 스캔하여 상기 리소스 신호로 출력하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  3. 제 1항에 있어서, 상기 퓨즈의 배치 순서에 따라 상기 다수의 뱅크 그룹 중 특정 뱅크가 구별되는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  4. 제 1항에 있어서, 상기 리소스 검출부는
    상기 다수의 뱅크 그룹 중 제 1뱅크는 제 1라인과 제 2라인에 배치된 퓨즈의 사용 여부를 판단하고, 상기 제 1뱅크와 인접한 제 2뱅크는 제 3라인과 제 4라인에 배치된 퓨즈의 사용 여부를 판단하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  5. 제 1항에 있어서, 상기 리소스 검출부는
    상기 다수의 뱅크 그룹에서 각 뱅크를 특정 매트 단위로 구분하여 상기 퓨즈의 리소스 여부를 판단하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  6. 제 1항에 있어서, 상기 마스킹 제어부는
    상기 뱅크 액티브신호와 상기 리소스 신호에 대응하여 각 뱅크 단위로 마스킹 동작을 제어하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  7. 제 1항에 있어서, 상기 마스킹 제어부는
    제 1뱅크 액티브 신호와 상기 리소스 신호를 비교하여 출력하는 제 1뱅크 리소스 비교부;
    제 2뱅크 액티브 신호와 상기 리소스 신호를 비교하여 출력하는 제 2뱅크 리소스 비교부; 및
    상기 제 1뱅크 리소스 비교부와 상기 제 2뱅크 리소스 비교부의 출력을 조합하여 상기 마스킹 신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  8. 제 7항에 있어서, 상기 제 1뱅크 리소스 비교부는
    상기 제 1뱅크 액티브 신호와 상기 리소스 신호를 낸드연산하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  9. 제 7항에 있어서, 상기 제 2뱅크 리소스 비교부는
    상기 제 2뱅크 액티브 신호와 상기 리소스 신호를 낸드연산하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  10. 제 7항에 있어서, 상기 조합부는
    상기 제 1뱅크 리소스 비교부와 상기 제 2뱅크 리소스 비교부의 출력을 앤드연산하여 상기 마스킹 신호를 출력하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  11. 패일 어드레스를 저장하기 위한 퓨즈 어레이를 포함하는 ARE 어레이부;
    포스트 패키지 리페어 동작시 상기 퓨즈 어레이를 스캔하여 퓨즈 리소스 정보를 출력하는 부트업 제어부;
    상기 퓨즈 리소스 정보를 저장하고 상기 퓨즈의 사용 가능 여부를 나타내는 리소스 신호를 출력하는 리소스 검출부;
    상기 리소스 신호와 뱅크 액티브 신호에 대응하여 미 사용된 퓨즈가 없는 경우 럽처 동작이 중복 수행되는 것을 방지하는 마스킹 신호를 출력하는 마스킹 제어부; 및
    상기 마스킹 신호에 대응하여 상기 ARE 어레이부의 럽처 동작을 제어하는 럽처 제어부를 포함하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  12. 제 11항에 있어서, 상기 마스킹 제어부는
    상기 뱅크 액티브신호와 상기 리소스 신호에 대응하여 각 뱅크 단위로 마스킹 동작을 제어하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  13. 제 11항에 있어서, 상기 리소스 검출부는
    퓨즈 어드레스, 채널선택신호, 매트 선택신호, 뱅크그룹 선택신호 및 뱅크선택신호에 따라 해당 영역의 리소스 정보를 검출하여 상기 마스킹 제어부에 출력하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  14. 제 11항에 있어서,
    리페어 정보를 표시하는 퓨즈를 포함하고 상기 퓨즈를 특정 개수 단위로 공유하는 다수의 뱅크 그룹을 포함하고, 상기 뱅크선택신호를 입력받아 상기 뱅크 그룹 중 좌측 뱅크 또는 우측 뱅크를 선택하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  15. 제 11항에 있어서, 상기 마스킹 제어부는
    제 1뱅크 액티브 신호와 상기 리소스 신호를 비교하여 출력하는 제 1뱅크 리소스 비교부;
    제 2뱅크 액티브 신호와 상기 리소스 신호를 비교하여 출력하는 제 2뱅크 리소스 비교부; 및
    상기 제 1뱅크 리소스 비교부와 상기 제 2뱅크 리소스 비교부의 출력을 조합하여 상기 마스킹 신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  16. 제 15항에 있어서, 상기 제 1뱅크 리소스 비교부는
    상기 제 1뱅크 액티브 신호와 상기 리소스 신호를 낸드연산하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  17. 제 15항에 있어서, 상기 제 2뱅크 리소스 비교부는
    상기 제 2뱅크 액티브 신호와 상기 리소스 신호를 낸드연산하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  18. 제 15항에 있어서, 상기 조합부는
    상기 제 1뱅크 리소스 비교부와 상기 제 2뱅크 리소스 비교부의 출력을 앤드연산하여 상기 마스킹 신호를 출력하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  19. 제 11항에 있어서, 상기 복수의 리소스 검출부는
    채널별, 뱅크 그룹별, 좌우 뱅크별, 매트별 영역을 구분하여 상기 리소스 신호를 출력하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
  20. 제 11항에 있어서,
    두 개의 뱅크가 하나의 뱅크 그룹으로 구분되어 퓨즈라인이 공유되며,
    상기 뱅크 그룹 중 제 1뱅크는 제 1퓨즈라인과 제 2퓨즈라인의 사용 여부를 판단하고, 상기 제 1뱅크와 인접한 제 2뱅크는 제 3퓨즈라인과 제 4퓨즈라인에 배치된 퓨즈의 사용 여부를 판단하는 것을 특징으로 하는 포스트 패키지 리페어 장치.
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