KR20200146019A - 리던던시를 위한 효율적 전력 체계 - Google Patents

리던던시를 위한 효율적 전력 체계 Download PDF

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리차드 이. 파켄탈
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Abstract

리던던시를 위한 효율적인 전력 체계를 위한 방법, 시스템 및 장치가 설명되어 있다. 메모리 장치는, 하나 이상의 결함 또는 신뢰할 수 없는 메모리 구성요소와 관련된 메모리 어드레스 정보를 저장하는, 그리고 메모리 어드레스 정보를 메모리 액세스 동작을 목표로 하는 메모리 어드레스와 비교하는, 회로군을 포함할 수 있다. 메모리 장치는 이들 회로가 메모리 어드레스 정보를 저장하는지 여부에 기초하여 타겟화된 메모리 어드레스를 회로군 내의 하나 이상의 회로에 선택적으로 분배할 수 있다. 추가적으로 또는 대안적으로, 메모리 장치는 이들 회로가 메모리 어드레스 정보를 저장하는지의 여부에 기초하여 회로군 내의 하나 이상의 회로에 선택적으로 전력을 공급할 수 있다.

Description

리던던시를 위한 효율적 전력 체계{EFFICIENT POWER SCHEME FOR REDUNDANCY}
상호 참조
본 출원은 2019년 6월 19일 출원된 Fackenthal, 등의 미국특허출원 제16/446,457호(발명의 명칭 "EFFICIENT POWER SCHEME FOR REDUNDANCY")에 대한 우선권을 주장하며, 이 출원은 본 출원의 양수인에게 양도되었고, 그 내용 전체는 본 발명에 참고자료로 명백하게 포함된다.
배경기술
다음은 일반적으로 적어도 하나의 메모리 장치를 포함하는 시스템에 관한 것으로, 보다 구체적으로는 리던던시(redundancy)를 위한 효율적인 전력 체계에 관한 것이다.
메모리 장치는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 장치의 상이한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 장치는 종종 종종 논리 1 또는 논리 0으로 표시되는 두 상태 중 하나를 저장한다. 다른 장치에서는 두 개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 장치의 구성요소는 메모리 장치에서 적어도 하나의 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 장치의 구성요소는 메모리 장치에 상태를 기록하거나 프로그램할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 장치가 존재한다. 메모리 장치는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어 FeRAM은 외부 전력 공급원이 없는 경우에도 장기간 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 장치(예: DRAM)는 외부 전력 공급원에서 분리하면 저장된 상태가 손실될 수 있다. FeRAM은 휘발성 메모리와 유사한 밀도를 달성할 수 있지만 저장 장치로서 강유전성 커패시터의 사용으로 인해 비휘발성 특성을 가질 수 있다.
일부 메모리 장치는 문제가 있는 것으로 식별된 메모리 구성요소(예를 들어, 액세스 라인 또는 메모리 셀)를 추적함으로써 신뢰성을 증가시킬 수 있다. 그러나 식별된 문제와 관련된 회로를 사용하는 메모리 장치는 과도한 전력을 소비할 수 있다. 메모리 장치에서 전력 소비를 감소시키는 기술이 요구될 수 있다.
도 1은 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 시스템의 예를 도시한다.
도 2는 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 메모리 다이의 예를 도시한다.
도 3 내지도 7은 여기에 개시된 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 회로의 예를 도시한다.
도 8은 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 장치의 블록도를 도시한다.
도 9 및 도 10은 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 방법을 도시한 흐름도를 도시한다.
일부 메모리 장치는 결함이 있거나 신뢰할 수 없는 것으로 식별된 메모리 구성요소(예를 들어, 액세스 라인 또는 메모리 셀)를 추적함으로써 신뢰성을 증가시킬 수 있다. 예를 들어, 메모리 장치는, 결함 메모리 구성요소의 어드레스를 저장하고 이들 어드레스 중 하나가 다가오는 메모리 액세스 동작을 목표로하는 시기를 표시하는, 회로를 포함할 수 있다. 이러한 표시는 메모리 장치가 결함있는 메모리 구성요소의 사용을 피할 수 있게 하여, 신뢰성을 증가시킬 수 있다. 그러나 이러한 회로를 사용하는 일부 메모리 장치는 과도한 전력을 소비할 수 있다. 본 개시는 다른 이점들 중에서, 전력 소비를 감소시키는 것과 관련된 양태를 기술한다.
리던던시를 구현하는 메모리 장치에 의해 소비되는 전력은 메모리 액세스 동작을 목표로하는 메모리 어드레스를 선택적으로 분배함으로써 감소될 수 있다. 예를 들어, 메모리 장치는 리던던시를 위해 하나 이상의 구성요소들에 타겟 메모리 어드레스를 제공할 수 있지만 다른 것에는 그렇지 않을 수 있다. 추가로 또는 대안적으로, 메모리 장치는 메모리 장치의 하나 이상의 구성요소를 사용하지 않을 때 전력 공급원으로부터 선택적으로 격리할 수 있다. 예를 들어, 메모리 장치는 리던던시를 위해 하나 이상의 구성요소에 전력을 공급하기 위해 연결할 수 있지만 다른 구성요소에는 그렇지 않을 수 있다.
메모리 장치는 그 동작 및 데이터의 신뢰성을 증가시키기 위해 리던던시를 구현할 수 있다. 리던던시 방식에서, 메모리 장치는 자신의 메모리 구성요소(예를 들어, 액세스 라인, 메모리 셀 등)를 인벤토리화하고, 결함이 있거나 신뢰할 수 없는 구성요소를 식별할 수 있다. 메모리 장치는 결함 또는 신뢰할 수 없는 구성요소의 어드레스를 저장하여, 결함 또는 신뢰할 수 없는 구성요소가 메모리 동작을 목표로할 때, 장치가 그만큼을 검출하여 대신에 상이한(예를 들어, 결함이없고, 신뢰할 수 있는) 구성요소를 사용할 수 있도록한다.
이를 달성하기 위해, 결함 또는 신뢰할 수 없는 메모리 구성요소의 어드레스는 복구 솔루션 또는 복구 회로라 불리는 하나 이상의 회로에 저장될 수 있다. 주어진 메모리 영역에 대해 하나 이상의(예를 들어, 다수의) 복구 회로가 있을 수 있고, 각각은 아니더라도 복구 회로의 적어도 일부는 결함있는 메모리 구성요소의 어드레스를 저장하기 위한 하나 이상의 래치를 포함할 수 있다. 메모리 장치가 액세스 동작을 위해 일 메모리 구성요소를 목표로할 때, 메모리 장치는 그 어드레스를 복구 회로들에 의해 저장된 어드레스들과 비교함으로써 메모리 구성요소가 결함인지를 결정할 수 있다. 장치는 어느 복구 회로(있는 경우)가 타겟 메모리 구성요소의 어드레스와 일치하는 어드레스를 저장하는지 모르기 때문에, 장치는 비교를 위해 타겟 메모리 어드레스를 모든 복구 회로에 제공할 수 있다. 그러나, 모든 복구 회로에 타겟 메모리 어드레스를 제공하는 것은 모든 복구 회로가 사용(예를 들어, 현재 메모리 어드레스를 저장)되는 것은 아닐 수 있기 때문에 전력을 낭비할 수 있다.
본 명세서에 기술된 기술에 따르면, 메모리 장치는 사용중인 적어도 하나의 복구 회로를 갖는 하나 이상의 복구 회로 세트에 목표 메모리 어드레스를 선택적으로 제공함으로써 전력을 절약할 수 있다. 따라서, 메모리 장치는 사용되지 않는 하나 이상의 복구 회로 세트에 목표 메모리 어드레스를 제공하는 것을 피할 수 있으며, 이는 다른 이점들 중에서도 전력을 절약한다. 추가로 또는 대안적으로, 메모리 장치는 (예를 들어, 결함있는 메모리 구성요소에 대한 어드레스를 저장하는) 사용되지 않는 래치를 선택적으로 파워-다운하여 전력을 절약할 수 있다.
본 개시의 특징은 도 1-3을 참조하여 설명된 바와 같이 메모리 시스템 및 메모리 다이와 관련하여 초기에 설명된다. 본 개시의 특징은 도 3-7을 참조하여 설명된 바와 같이 리던던시 회로와 관련하여 설명된다. 본 개시의 이들 및 다른 특징들은 도 8-10을 참조하여 설명된 바와 같은 리던던시를 위한 효율적인 전력 체계과 관련된 메모리 제어기 다이어그램 및 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1은 본 명세서에 개시된 바와 같은 예에 따른 하나 이상의 메모리 장치를 이용하는 시스템(100)의 예를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 장치(110), 및 외부 메모리 제어기(105)를 메모리 장치(110)와 연결하는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 장치를 포함할 수 있지만, 설명의 용이함을 위해 하나 이상의 메모리 장치는 단일 메모리 장치(110)로서 설명될 수 있다.
시스템(100)은 컴퓨팅 장치, 모바일 컴퓨팅 장치, 무선 장치 또는 그래픽 처리 장치와 같은 전자 장치의 일부를 포함할 수 있다. 시스템(100)은 휴대용 전자 장치의 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 휴대폰, 웨어러블 장치, 인터넷-연결 장치 등의 예일 수 있다. 메모리 장치(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예에서, 시스템(100)은 MTC(machine-type communication), M2M(machine-to-machine) 통신, 또는 D2D(device-to-device)(D2D) 통신이 가능하다.
시스템(100)의 적어도 일부는 호스트 장치의 예일 수 있다. 이러한 호스트 장치는 메모리를 사용하여 컴퓨팅 장치, 모바일 컴퓨팅 장치, 무선 장치, 그래픽 처리 장치, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 셀룰러 폰, 웨어러블 장치, 인터넷 연결 장치, 일부 다른 고정 또는 휴대용 전자 장치 등과 같은 프로세스를 실행하는 장치의 예일 수 있다. 일부 경우에, 호스트 장치는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 지칭할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 호스트 또는 호스트 장치라고 지칭될 수 있다.
일부 경우에, 메모리 장치(110)는, 시스템(100)의 다른 구성요소와 통신하도록 구성되고 시스템(100)에 의해 사용되거나 참조될 가능성이 있는 물리적 메모리 어드레스/공간을 제공하도록 구성되는, 독립적인 장치 또는 구성요소일 수 있다. 일부 예들에서, 메모리 장치(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템들(100)과 동작하도록 구성가능할 수 있다. 시스템(100)의 구성요소들과 메모리 장치(110) 사이의 시그널링은 신호를 변조하기 위한 변조 기법, 신호를 통신하기 위한 상이한 핀 설계, 시스템(100)과 메모리 장치(110)의 별개의 패키징, 시스템(100)과 메모리 장치(110) 사이의 클럭 시그널링 및 동기화, 타이밍 규칙 및/또는 기타 요인들을 지원하도록 동작가능하다.
메모리 장치(110)는 시스템(100)의 구성요소들에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 장치(110)는 시스템(100)에 대한 슬레이브 타입 장치로서 작용할 수 있다(예를 들어, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 명령에 응답 및 실행). 이러한 명령은 기록 동작을 위한 기록 명령, 판독 동작을 위한 판독 명령, 리프레시 동작을 위한 리프레시 명령, 또는 다른 명령과 같은, 액세스 동작을 위한 액세스 명령을 포함할 수 있다. 메모리 장치(110)는 데이터 저장을 위해 원하는 또는 지정된 용량을 지원하기 위해 둘 이상의 메모리 다이(160)(예를 들어, 메모리 칩)를 포함할 수 있다. 둘 이상의 메모리 다이를 포함하는 메모리 장치(110)는 멀티 다이 메모리 또는 패키지(멀티 칩 메모리 또는 패키지라고도 함)라고 지칭될 수 있다.
시스템(100)은 프로세서(120), 기본 입/출력 시스템(BIOS) 구성요소(125), 하나 이상의 주변 구성요소(130) 및 입/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성요소들은 버스(140)를 사용하여 서로 전기적 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드-프로그래머블 게이트 어레이(FPGA) 또는 기타 프로그램가능 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소일 수 있고, 또는 이러한 유형의 구성요소들의 조합일 수 있다. 이러한 경우, 프로세서(120)는 다른 예들 중에서도, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 범용 그래픽 처리 장치(GPGPU) 또는 시스템 온 칩(SoC)의 예일 수 있다.
BIOS 구성요소(125)는 시스템(100)의 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 동작하는 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(125)는 또한 프로세서(120)와 시스템(100)의 다양한 구성요소, 가령, 주변 장치 구성요소(130), I/O 제어기(135), 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 시스템(100)에 또는 시스템과 통합될 수 있는 임의의 입력 장치 또는 출력 장치, 또는 이러한 장치에 대한 인터페이스일 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(범용 직렬 버스) 제어기, 직렬 또는 병렬 포트 또는 PCI(Peripheral Component Interconnect) 또는 특수 그래픽 포트와 같은 주변 장치 카드 슬롯을 포함할 수 있다. 주변 장치 구성요소(130)는 당 업자에게 주변 장치로 이해되는 기타 구성요소일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 장치 구성요소(130), 입력(145) 또는 출력(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)과 또는 시스템 내에 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 장치 구성요소에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(145)은 시스템(100) 또는 그 구성요소에 정보, 신호 또는 데이터를 제공하는 시스템(100) 외부의 장치 또는 신호를 나타낼 수 있다. 여기에는 사용자 인터페이스 또는 다른 장치와의 인터페이스 또는 다른 장치 간의 인터페이스가 포함될 수 있다. 일부 경우에, 입력(145)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이스하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 그 임의의 구성요소로부터 출력을 수신하도록 구성된 시스템(100) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(150)의 예는 디스플레이, 오디오 스피커, 인쇄 장치 또는 인쇄 회로 기판상의 다른 프로세서 등을 포함할 수 있다. 일부 경우에, 출력(150)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이스하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소는 그 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 이것은 다양한 회로 요소, 예를 들어 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 스위칭 구성요소, 래치, 로직 구성요소 또는 본 명세서에 기술된 기능을 수행하도록 구성된 다른 능동 또는 수동 요소를 포함할 수 있다.
메모리 장치(110)는 장치 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각은 아니더라도 적어도 일부 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b) 및/또는 로컬 메모리 제어기(165-N) 및 메모리 어레이(170)(가령, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(예를 들어, 그리드)일 수 있고, 각각의 메모리 셀은 적어도 1 비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 보다 상세하게 설명된다.
메모리 장치(110)는 메모리 셀의 2차원(2D) 어레이의 예일 수 있고, 또는 메모리 셀의 3차원(3D) 어레이의 예일 수 있다. 예를 들어, 2D 메모리 장치는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 장치는 둘 이상의 메모리 다이(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b) 및/또는 임의의 양의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 장치에서, 복수의 메모리 다이(160-N)는 서로의 상부에 또는 서로의 옆에 적층될 수 있다. 일부 경우에, 메모리 다이(160)는 메모리의 영역 또는 구역으로 분할될 수 있다. 예를 들어, 메모리 다이(160)는 하나 이상의 메모리 뱅크를 포함할 수 있으며, 이들 중 적어도 일부는 각각의 리던던시 회로와 관련될 수 있다.
일부 경우에, 3D 메모리 장치에서의 메모리 다이(160-N)는 데크, 레벨, 층 또는 다이로 지칭될 수 있다. 3D 메모리 장치는 임의의 양의 적층된 메모리 다이(160-N)(예를 들어, 2 개의 하이, 3 개의 하이, 4 개의 하이, 5 개의 하이, 6 개의 하이, 7 개의 하이, 8 개의 하이)를 포함할 수 있다. 이것은 단일 2D 메모리 장치와 비교하여 기판 상에 위치될 수 있는 메모리 셀의 양을 증가시킬 수 있고, 이는 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 일부 3D 메모리 장치에서, 상이한 데크는 적어도 하나의 공통 액세스 라인을 공유할 수 있어서, 일부 데크는 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있다.
장치 메모리 제어기(155)는 메모리 장치(110)의 동작을 제어하도록 구성된 회로 또는 구성요소를 포함할 수 있다. 따라서, 장치 메모리 제어기(155)는 메모리 장치(110)가 명령을 수행할 수 있게 하는 하드웨어, 펌웨어 및 소프트웨어를 포함할 수 있고, 메모리 장치(110)와 관련된 명령, 데이터, 또는 제어 정보를 수신, 송신, 또는 실행하도록 구성될 수 있다. 장치 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 장치(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 명령을 수신할 수 있다. 예를 들어, 메모리 장치(110)는 메모리 장치(110)가 시스템(100)의 일 구성요소(가령, 프로세서(120))를 대신하여 특정 데이터를 저장해야 한다는 것을 나타내는 기록 명령, 또는, 메모리 장치(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 일 구성요소(예를 들어, 프로세서(120))에 제공해야 한다는 것을 나타내는 판독 명령을 수신할 수 있다. 일부 경우에, 장치 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 관련하여 본 명세서에 설명된 메모리 장치(110)의 동작을 제어할 수 있다. 장치 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함된 구성요소의 예는 외부는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 외부 메모리 제어기(105)로 신호를 변조 및 전송하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예를 들어, 메모리 다이(160)에 로컬 형태임)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 장치 메모리 제어기(155)와 통신(예를 들어, 데이터를 수신 및 전송)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에 설명된 바와 같이 메모리 장치(110)의 동작을 제어하기 위해 장치 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 장치(110)는 장치 메모리 제어기(155)를 포함하지 않으며, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)는 본 명세서에서 설명된 다양한 기능들을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 장치 메모리 제어기(155), 다른 로컬 메모리 제어기(165), 또는 외부 메모리 제어기(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다. 일부 예에서, 로컬 메모리 제어기(165)는 관련 메모리 어레이(170) 내의 메모리의 하나 이상의 영역에 대한 리던던시 회로를 제어할 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소(예를 들어, 프로세서(120))와 메모리 장치(110) 사이의 정보, 데이터 및/또는 명령의 통신을 가능하게 하도록 구성될 수 있다. 예를 들어, 메모리 어드레스가 액세스 동작을 목표로하는 경우, 외부 메모리 제어기(105)는 시스템(100)의 다른 구성요소에 대한 목표 메모리 어드레스의 통신을 용이하게 할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소와 메모리 장치(110) 사이의 연락망으로서 작용할 수 있어서, 시스템(100)의 구성요소들이 메모리 장치의 동작의 세부 사항을 알 필요가 없을 수 있다. 시스템(100)의 구성요소는 외부 메모리 제어기(105)가 만족하는 요청을 외부 메모리 제어기(105)(예를 들어, 판독 명령 또는 기록 명령)에 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소들과 메모리 장치(110) 사이에서 교환된 통신을 변환 또는 변역할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 시스템 클럭 신호를 생성하는 시스템 클럭을 포함할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 데이터 클럭 신호를 생성하는 공통 데이터 클럭을 포함할 수 있다.
일부 경우에, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소 또는 본 명세서에 기술된 그 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 하드웨어, 펌웨어 또는 소프트웨어, 또는, 프로세서(120) 또는 시스템(100)의 기타 구성요소에 의해 구현되는 그 일부 조합일 수 있다. 외부 메모리 제어기(105)는 메모리 장치(110)의 외부에 위치하는 것으로 묘사되지만, 일부 경우에 외부 메모리 제어기(105) 또는 본 명세서에 기술된 그 기능은 메모리 장치(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 장치 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현된 하드웨어, 펌웨어 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 프로세서(120) 및 메모리 장치(110)에 걸쳐 분산되어, 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고, 다른 일부는 장치 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현된다. 마찬가지로, 일부 경우에, 본 명세서에서 장치 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 부여된 하나 이상의 기능은 일부 경우에, 외부 메모리 제어기(105)(프로세서(120)와 분리되거나 포함됨)에 의해 수행될 수 있다.
시스템(100)의 구성요소는 복수의 채널(115)을 사용하여 메모리 장치(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 장치(110) 사이의 통신을 가능하게 할 수 있다. 각 채널(115)은 시스템(100)의 구성요소들과 관련된 단자들 사이에 하나 이상의 신호 경로 또는 전송 매체(가령, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에서 하나 이상의 핀 또는 패드와, 메모리 장치(110)에서 하나 이상의 핀 또는 패드를 포함하는 제 1 단자를 포함할 수 있다. 핀은 시스템(100)의 장치의 전도성 입력 또는 출력 지점의 예일 수 있고, 핀은 채널의 일부로서 작용하도록 구성될 수 있다. 일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 추가 신호 경로는 시스템(100)의 구성요소 내에서 신호를 라우팅하기 위해 채널의 단자와 결합될 수 있다. 예를 들어, 메모리 장치(110)는 채널(115)의 단자로부터 메모리 장치(110)의 다양한 구성요소들(예를 들어, 장치 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로(예를 들어, 메모리 장치(110) 내부의 신호 경로 또는 메모리 다이(160) 내부와 같은, 그 구성요소)를 포함할 수 있다.
채널들(115)(및 관련 신호 경로들 및 단자들)은 특정 유형의 정보를 통신하기 위해 전용될 수 있다. 일부 경우에, 채널(115)은 집합화된 채널일 수 있고 따라서 다수의 개별 채널을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 4 개의 신호 경로를 포함), x8(예를 들어, 8 개의 신호 경로를 포함), x16(16 개의 신호 경로를 포함) 등일 수 있다. 채널을 통해 통신되는 신호는 DDR(double data rate) 타이밍 방식을 사용할 수 있다. 예를 들어, 신호의 일부 심볼은 클럭 신호의 상승 에지에 등록될 수 있고, 신호의 다른 심볼은 클럭 신호의 하강 에지에 등록될 수 있다. 채널을 통해 통신되는 신호는 단일 데이터 전송률(SDR) 신호를 사용할 수 있다. 예를 들어, 신호의 하나의 심볼은 각각의 클럭 사이클마다 등록될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 명령과 관련된 제어 정보(가령, 어드레스 정보)를 포함하는 명령을 외부 메모리 제어기(105)와 메모리 장치(110) 사이에서 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스를 갖는 판독 명령을 포함할 수 있다. 몇몇 경우들에서, CA 채널들(186)은 상승 클럭 신호 에지 및/또는 하강 클럭 신호 에지에 등록될 수 있다. 일부 경우에, CA 채널(186)은 어드레스 및 명령 데이터를 디코딩하기 위해 임의의 양의 신호 경로(예를 들어, 8 개 또는 9 개 신호 경로)를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클럭 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 장치(110) 사이에서 하나 이상의 공통 클럭 신호를 통신하도록 구성될 수 있다. 각각의 클럭 신호는 하이 상태와 로우 상태 사이에서 발진하도록, 그리고 외부 메모리 제어기(105)와 메모리 장치(110)의 동작을 조정하도록 구성될 수 있다. 일부 경우에, 클럭 신호는 차동 출력(예를 들어, CK_t 신호 및 CK_c 신호))일 수 있고, CK 채널(188)의 신호 경로는 그에 따라 구성될 수 있다. 경우에 따라 클럭 신호는 단일 종단일 수 있다. CK 채널(188)은 임의의 양의 신호 경로를 포함할 수 있다. 일부 경우에, 클럭 신호(CK)(예를 들어, CK_t 신호 및 CK_c 신호)는 메모리 장치(110)에 대한 명령 및 어드레싱 동작, 또는 메모리 장치(110)에 대한 다른 시스템-폭(system-wide) 동작에 대한 타이밍 기준을 제공할 수 있다. 따라서, 클럭 신호(CK)는 제어 클럭 신호(CK), 명령 클럭 신호(CK) 또는 시스템 클럭 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클럭 신호(CK)는 하나 이상의 하드웨어 구성요소(예를 들어, 발진기, 크리스탈, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클럭에 의해 생성될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 장치(110) 사이에서 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널들(190)은 메모리 장치(110)에 기록될 정보(예를 들어, 양방향) 또는 메모리 장치(110)로부터 판독되는 정보를 통신할 수 있다.
일부 경우에, 채널(115)은 다른 목적으로 전용될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이들 다른 채널(192)은 임의의 양의 신호 경로를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 기입 클럭 신호(WCK) 채널을 포함할 수 있다. WCK에서의 'W'는 명목상 "기록"(write)을 나타낼 수 있지만, 기록 클럭 신호(WCK)(예를 들어, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 장치(110)에 대한 액세스 동작을 위한 타이밍 기준(예를 들어, 판독 및 기록 작업 모두에 대한 타이밍 기준)을 제공할 수 있다. 따라서, 기록 클럭 신호(WCK)는 데이터 클럭 신호(WCK)로 지칭될 수도 있다. WCK 채널들은 외부 메모리 제어기(105)와 메모리 장치(110) 사이에 공통 데이터 클럭 신호를 통신하도록 구성될 수 있다. 데이터 클럭 신호는 외부 메모리 제어기(105)와 메모리 장치(110)의 액세스 동작(예를 들어, 기록 동작 또는 판독 동작)을 조정하도록 구성될 수 있다. 몇몇 경우에, 기록 클럭 신호는 차동 출력(예를 들어, WCK_t 신호 및 WCK_c 신호)일 수 있고, WCK 채널의 신호 경로는 그에 따라 구성될 수 있다. WCK 채널은 임의의 양의 신호 경로를 포함할 수 있다. 데이터 클럭 신호(WCK)는 하나 이상의 하드웨어 구성요소(예를 들어, 발진기, 크리스탈, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 데이터 클럭에 의해 생성될 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 에러 검출 코드(EDC) 채널을 포함할 수 있다. EDC 채널은 시스템 신뢰성을 향상시키기 위해 체크섬과 같은 오류 검출 신호를 통신하도록 구성될 수 있다. EDC 채널은 임의의 양의 신호 경로를 포함할 수 있다.
채널(115)은 다양한 상이한 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 장치(110)와 결합할 수 있다. 다양한 아키텍처의 예는 버스, 포인트-투-포인트 연결, 크로스바, 실리콘 인터포저와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우에, 신호 경로는 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 통신되는 신호는 다양한 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 이진-심볼(또는 이진-레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 장치(110) 사이에서 통신되는 신호를 변조하는데 사용될 수 있다. 이진-심볼 변조 방식은 M-차(M-ary) 변조 방식의 예일 수 있고, M은 2다. 이진-심볼 변조 방식의 각 심볼은 1 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 로직 1 또는 로직 0을 나타낼 수 있다). 이진-심볼 변조 방식의 예는 NRZ(non-return-to-zero), 단극 인코딩, 쌍극 인코딩, 맨체스터 인코딩, 두 개의 심볼(예를 들어, PAM2)을 갖는 펄스 진폭 변조(PAM), 및/또는 기타를 포함하지만, 이에 제한되지 않는다.
일부 경우에, 멀티-심볼(또는 멀티-레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 장치(110) 사이에서 통신되는 신호를 변조하는데 사용될 수 있다. 멀티-심볼 변조 방식은 M이 3보다 크거나 같은 M-차 변조 방식의 예일 수 있다. 다중-심볼 변조 방식의 각 심볼은 하나보다 많은 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 로직 00, 로직 01, 로직 10 또는 로직 11을 나타낼 수 있다). 다중 심볼 변조 방식의 예는 PAM3, PAM4, PAM8 등, 직교 진폭 변조(QAM), 직교 위상 편이 변조(QPSK) 및/또는 기타를 포함하지만, 이에 제한되지는 않는다. 다중-심볼 신호(예를 들어, PAM3 신호 또는 PAM4 신호)는 하나보다 많은 비트 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 멀티-심볼 변조 방식 및 심볼은 대안적으로 비-이진, 멀티-비트 또는 고차 변조 방식 및 심볼로 지칭될 수 있다.
일부 예들에서, 시스템(100)은 메모리 어드레스 정보를 저장하는 리던던시 회로를 포함할 수 있다. 메모리 어드레스 정보는 시스템(100)의 특성과 관련된 정보를 저장하는 퓨즈 회로("퓨즈")로부터 전송(예를 들어, 자율 전송)될 수 있다. 메모리 어드레스 정보는 예를 들어, 사용할 수 없거나 문제가 있는 것으로 확인된 메모리 구성요소(액세스 라인 또는 메모리 셀)와 관련된 메모리 어드레스를 포함할 수 있다. 예를 들어, 메모리 구성요소는 결함 또는 신뢰할 수 없는 것으로 식별될 수 있다. 결함이 있는 메모리 구성요소는 제대로 작동하지 않는 구성요소일 수 있다. 신뢰할 수 없는 메모리 구성요소는 일관되지 않게 동작하는 구성요소일 수 있다. 경우에 따라 구성요소가 결함이 있거나 신뢰할 수 없는 것일 수 있다. 본 개시에서 참조를 용이하게 하기 위해, 한 유형의 메모리 구성요소(예를 들어, 신뢰할 수 없거나 결함)가 특정 예에서 언급될 수 있지만, 관련 개념의 적용성은 달리 명시되지 않는 한, 두 유형 모두에 대해 같을(예를 들어, 동일) 수 있다.
액세스 동작을 위해 메모리 어드레스가 선택되면, 리던던시 회로는 선택된 메모리 어드레스를 리던던시 회로 내의 회로에 의해 저장된 하나 이상의 메모리 어드레스와 비교할 수 있다. 선택된 메모리 어드레스가 회로들 중 적어도 하나에 의해 저장된 메모리 어드레스와 일치하면, 리던던시 회로는 시스템(100)의 하나 이상의 다른 구성요소들에게 그 만큼을 나타내는 신호를 전송할 수 있다. 일단 선택된 메모리 어드레스가 결함이거나 신뢰할 수 없음을 통지받으면, 시스템(100) 또는 시스템(100)의 하나 이상의 구성요소는 그 메모리 어드레스의 사용을 피하기 위한 단계를 취할 수 있다.
일반적으로, 리던던시 회로는 선택된 메모리 어드레스(또는 메모리 어드레스의 표현)를 리던던시 회로 내의 모든 회로에 분배할 수 있으며, 이는 시스템(100)이 동작하는 동안 지속적으로 전력을 공급받을 수 있다. 그러나 리던던시 회로 내의 모든 회로에 하나 이상의 메모리 어드레스를 제공하고 전력 공급원을 공급하면 일부 회로만 사용중인 경우 전력이 낭비될 수 있다(예: 결함있는 메모리 어드레스 저장). 본 명세서에 기술된 기술에 따르면, 리던던시 회로는 사용중인 회로에 선택적으로 전력을 공급하고 선택된 메모리 어드레스를 분배함으로써 시스템(100)의 전력 소비를 줄일 수 있다.
도 2는 본 명세서에 개시된 바와 같은 예에 따른 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 예일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 장치 또는 전자 메모리 장치로 지칭될 수 있다. 메모리 다이(200)는 상이한 로직 상태를 저장하도록 프로그램 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 둘 이상의 상태를 저장하도록 프로그램 가능할 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 하나의 비트의 디지털 로직(예를 들어, 로직 0 및 로직 1)을 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예를 들어, 멀티-레벨 메모리 셀)은 한 번에 하나보다 많은 비트의 디지트 로직(예를 들어, 로직 00, 로직 01, 로직 10 또는 로직 11)을 저장하도록 구성될 수 있다.
메모리 셀(205)은 디지털 데이터를 나타내는 상태(예를 들어, 분극 상태 또는 유전 전하)를 저장할 수 있다. FeRAM 아키텍처에서, 메모리 셀(205)은 프로그램 가능 상태를 나타내는 전하 및/또는 분극을 저장하기 위해 강유전성 재료를 포함하는 커패시터를 포함할 수 있다. DRAM 아키텍처에서, 메모리 셀(205)은 프로그램 가능 상태를 나타내는 전하를 저장하기 위해 유전체 재료를 포함하는 커패시터를 포함할 수 있다. 본 명세서에 기술된 기술은 FeRAM 및 DRAM 아키텍처를 포함하는 임의의 유형의 메모리 아키텍처를 사용하여 구현될 수 있다.
판독 및 기록과 같은 동작은 워드 라인(210), 디지트 라인(215) 및/또는 플레이트 라인(220)과 같은 액세스 라인을 활성화 또는 선택함으로써 메모리 셀(205)에 대해 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 비트 라인이라고도한다. 액세스 라인, 워드 라인, 디지트 라인, 플레이트 라인 또는 그 유사체에 대한 참조는 이해 또는 작동 손실없이 상호 교환 가능한다. 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드-형 패턴으로 배열된 액세스 라인(예를 들어, 워드 라인(210), 디지트 라인(215) 및 플레이트 라인(220))을 포함할 수 있다. 메모리 셀들(205)은 워드 라인들(210), 디지트 라인들(215) 및/또는 플레이트 라인들(220)의 교차점들에 위치될 수 있다. 워드 라인(210), 디지트 라인(215) 및 플레이트 라인(220)을 바이어싱함으로써(예를 들어, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220))에 대해 전압을 인가함), 단일 메모리 셀(205)은 그들의 교차점에서 액세스될 수 있다.
메모리 셀들(205)에 대한 액세스는 행 디코더(225), 열 디코더(230) 및 플레이트 드라이버(235)를 통해 제어될 수 있다. 예를 들어, 행 디코더(225)는 로컬 메모리 제어기(265)로부터 행 어드레스를 수신할 수 있고, 수신된 행 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 열 디코더(230)는 로컬 메모리 제어기(265)로부터 열 어드레스를 수신하여, 수신된 열 어드레스에 기초하여 디지트 라인(215)을 활성화시킨다. 플레이트 드라이버(235)는 로컬 메모리 제어기(265)로부터 플레이트 어드레스를 수신할 수 있고, 수신된 플레이트 어드레스에 기초하여 플레이트 라인(220)을 활성화시킨다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 레이블링된 다수의 워드 라인(210), DL_1 내지 DL_N으로 레이블링된 다수의 디지트 라인(215), 및 PL_1 내지 PL_P로 레이블링된 다수의 플레이트 라인을 포함할 수 있으며, 여기서 M, N 및 P는 메모리 어레이의 크기에 의존한다. 따라서, 워드 라인(210), 디지트 라인(215) 및 플레이트 라인(220), 예를 들어 WL_1, DL_3 및 PL_1을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서 워드 라인(210)과 디지트 라인(215)의 교차는 메모리 셀(205)의 어드레스로 지칭될 수 있다. 일부 경우에, 워드 라인(210), 디지트 라인(215) 및 플레이트 라인(220)의 교차는 메모리 셀(205)의 어드레스로 지칭될 수 있다. 워드 라인(210), 플레이트 라인(220) 또는 디지트 라인(215)의 어드레스는 본 명세서에서 액세스 라인 어드레스로 지칭될 수 있다.
메모리 셀(205)은 커패시터(240)와 같은 로직 저장 구성요소 및 스위칭 구성요소(245)를 포함할 수 있다. 커패시터(240)는 강유전성 커패시터의 예일 수 있다. 커패시터(240)의 제 1 노드는 스위칭 구성요소(245)와 연결될 수 있고 커패시터(240)의 제 2 노드는 플레이트 라인(220)과 연결될 수 있다. 스위칭 구성요소(245)는 두 구성요소 간의 전기 통신을 선택적으로 설정하거나 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 장치의 예일 수 있다.
메모리 셀(205)의 선택 또는 선택 해제는 스위칭 구성요소(245)를 활성화 또는 비활성화함으로써 달성될 수 있다. 커패시터(240)는 스위칭 구성요소(245)를 사용하여 디지트 라인(215)과 전기 통신할 수 있다. 예를 들어, 커패시터(240)는 스위칭 구성요소(245)가 비활성화될 때 디지트 라인(215)으로부터 격리될 수 있고, 스위칭 구성요소(245)가 활성화될 때 커패시터(240)는 디지트 라인(215)과 결합될 수 있다. 일부 경우에, 스위칭 구성요소(245)는 트랜지스터이고, 트랜지스터 게이트에 전압을 인가함으로써 그 동작이 제어되며, 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차이가 트랜지스터의 임계 전압보다 크거나 작다. 일부 경우에, 스위칭 구성요소(245)는 p 형 트랜지스터 또는 n 형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 구성요소(245)의 게이트와 전기 통신할 수 있고 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 구성요소(245)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작을 수행하기 위해 사용되는 메모리 셀(205)과 전기 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(245)의 게이트와 전기 통신할 수 있고, 메모리 셀의 스위칭 구성요소(245)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전기 통신할 수 있고, 메모리 셀(205)이 스위칭 구성요소를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(250)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 일부 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들어, 메모리 셀(205)의 워드 라인(210) 및 스위칭 구성요소(245)는 디지트 라인(215) 및 메모리 셀(205)의 커패시터(240)를 선택 및/또는 격리시키도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 전기 통신(예를 들어, 일정)할 수 있다.
플레이트 라인(220)은 메모리 셀(205)에 대한 액세스 동작을 수행하는데 사용되는 메모리 셀(205)과 전기 통신하는 전도성 라인일 수 있다. 플레이트 라인(220)은 커패시터(240)의 노드(예를 들어, 셀 저부)와 전기 통신할 수 있다. 플레이트 라인(220)은 메모리 셀(205)의 액세스 동작 동안 커패시터(240)를 바이어스하기 위해 디지트 라인(215)과 협력하도록 구성될 수 있다.
감지 구성요소(250)는 메모리 셀(205)의 커패시터(240)에 저장된 상태(예를 들어, 분극 상태 또는 전하)를 결정하도록, 그리고 검출된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 경우에 따라 매우 작을 수 있다. 이와 같이, 감지 구성요소(250)는 메모리 셀(205)의 신호 출력을 증폭시키기 위한 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 동작 동안 디지트 라인(215)의 전하의 미세한 변화를 검출할 수 있고, 검출된 전하에 기초하여 로직 0 또는 로직 1 중 하나에 대응하는 신호를 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(240)는 대응하는 디지트 라인(215)에 신호를 출력(예를 들어, 전하를 방전)할 수 있다. 이 신호는 디지트 라인(215)의 전압을 변화시킬 수 있다. 감지 구성요소(250)는 디지트 라인(215)을 통해 메모리 셀(205)로부터 수신된 신호를 기준 신호(255)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다.
감지 구성요소(250)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진-시그널링에서, 디지트 라인(215)이 기준 신호(255)보다 더 높은 전압을 갖는 경우, 감지 구성요소(250)는 메모리 셀(205)의 저장된 상태가 로직 1이라고 결정하고, 디지트 라인(215)이 기준 신호(255)보다 낮은 전압을 가질 경우, 감지 구성요소(250)는 메모리 셀(205)의 저장된 상태가 로직 0 인 것으로 판단할 수 있다. 감지 구성요소(250)는 신호들의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 감지 구성요소(250)의 출력(예를 들어, 입력/출력(260))으로서 제공될 수 있고, 검출된 논리 상태를 메모리 다이(200)를 포함하는 메모리 장치(110)의 다른 구성요소, 가령, 장치 메모리 제어기(155)에 표시할 수 있다(예를 들어, 직접 또는 로컬 메모리 제어기(265)를 사용하여). 일부 경우에, 감지 구성요소(250)는 행 디코더(225), 열 디코더(230) 및/또는 플레이트 드라이버(235)와 전기 통신할 수 있다.
로컬 메모리 제어기(265)는 다양한 구성요소들(예를 들어, 행 디코더(225), 열 디코더(230), 플레이트 드라이버(235) 및 감지 구성요소(250))을 통해 메모리 셀들(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(265)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 경우에, 하나 이상의 행 디코더(225), 열 디코더(230) 및 플레이트 드라이버(235) 및 감지 구성요소(250)는 로컬 메모리 제어기(265)와 함께 위치될 수 있다. 로컬 메모리 제어기(265)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 장치 메모리 제어기(155))로부터의 하나 이상의 명령 및/또는 데이터를 수신하도록, 메모리 다이(200)에 의해 사용될 수 있는 정보로 명령 및/또는 데이터를 번역하도록, 메모리 다이(200)에 대한 하나 이상의 동작을 수행하도록, 그리고, 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 장치 메모리 제어기(155))로 데이터를 통신하도록 구성될 수 있다. 로컬 메모리 제어기(265)는 타겟 워드 라인(210), 타겟 디지트 라인(215) 및 타겟 플레이트 라인(220)을 활성화하기 위해 행, 열 및/또는 플레이트 라인 어드레스 신호를 생성할 수 있다. 로컬 메모리 제어기(265)는 또한 메모리 다이(200)의 동작 중 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있고 메모리 다이(200)를 동작 시키는데 논의된 다양한 동작에 대해 상이할 수 있다.
일부 경우에, 로컬 메모리 제어기(265)는 메모리 다이(200) 상에서 프리차지 동작을 수행하도록 구성될 수 있다. 프리차지 동작은 메모리 다이(200)의 하나 이상의 구성요소 및/또는 액세스 라인을 하나 이상의 미리 정해진 전압 레벨로 프리차지하는 것을 포함할 수 있다. 일부 예에서, 메모리 셀(205) 및/또는 메모리 다이(200)의 일부는 상이한 액세스 동작들 사이에서 프리차지될 수 있다. 일부 사례에서, 디지트 라인(215) 및/또는 다른 구성요소는 판독 동작 전에 프리차지될 수 있다.
일부 경우에, 로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 기록 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기록 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 로직 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 단일 기록 동작 동안 복수의 메모리 셀(205)이 프로그래밍될 수 있다. 로컬 메모리 제어기(265)는 기록 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타겟 메모리 셀(205)과 전기 통신하는 타겟 워드 라인(210), 타겟 디지트 라인(215) 및/또는 타겟 플레이트 라인(220)(예를 들어, 타겟 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타겟 워드 라인(210), 타겟 디지트 라인(215) 및/또는 타겟 플레이트 라인(220)을 활성화하여(예를 들어, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)에 전압을 인가함), 타겟 메모리 셀(205)에 액세스할 수 있다. 로컬 메모리 제어기(265)는 기록 동작 동안 특정 신호(예를 들어, 전압)를 디지트 라인(215)에 인가하고 특정 신호(예를 들어, 전압)를 플레이트 라인(220)에 인가하여 메모리 셀(205)의 커패시터(240)에 특정 상태를 저장할 수 있으며, 특정 상태는 원하는 논리 상태를 나타낸다.
일부 경우에, 로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대한 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 단일 판독 동작 동안 복수의 메모리 셀(205)이 감지될 수 있다. 로컬 메모리 제어기(265)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타겟 메모리 셀(205)과 전기 통신하는 타겟 워드 라인(210), 타겟 디지트 라인(215) 및/또는 타겟 플레이트 라인(220)(예를 들어, 타겟 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타겟 워드 라인(210), 타겟 디지트 라인(215) 및/또는 타겟 플레이트 라인(220)을 활성화시켜서(예를 들어, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)에 전압을 인가), 타겟 메모리 셀(205)에 액세스할 수 있다. 타겟 메모리 셀(205)은 액세스 라인들을 바이어싱하는 것에 응답하여 신호를 감지 구성요소(250)에 전송할 수 있다. 감지 구성요소(250)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(265)는 감지 구성요소(250)를 발사(fire)(예를 들어, 감지 구성요소를 래치)하여, 메모리 셀(205)로부터 수신된 신호를 기준 신호(255)와 비교할 수 있다. 이 비교에 기초하여, 감지 구성요소(250)는 메모리 셀(205)에 저장된 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(265)는 메모리 셀(205) 상에 저장된 논리 상태를 판독 동작의 일부로서 외부 메모리 제어기(105)(또는 장치 메모리 제어기)와 통신할 수 있다.
로컬 메모리 제어기(265)는 판독 또는 기록 동작과 같은 액세스 동작을 수행하기 전에 타겟 메모리 어드레스가 결함인지 또는 신뢰할 수 없는지 여부를 검사할 수 있다. 예를 들어, 로컬 메모리 제어기(265)는 타겟 메모리 어드레스를 리던던시 회로에 제공할 수 있으며, 이는 메모리 어드레스에 결함이 있는 경우 매칭 신호를 리턴할 수 있다. 본 명세서에 기술된 기술에 따르면, 리던던시 회로는 이들 복구 회로의 사용 상태에 기초하여 타겟 메모리 어드레스를 복구 회로의 특정 그룹에 선택적으로 분배함으로써 효율적인 전력 체계를 구현할 수 있다. 부가적으로 또는 대안적으로, 리던던시 회로는 또한 이들 복구 회로의 사용 상태에 기초하여 특정 그룹의 복구 회로를 전력으로부터 선택적으로 격리시킬 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 열화시키거나 파괴할 수 있다. 예를 들어, 강유전성 메모리 셀에서 수행되는 판독 동작은 강유전성 커패시터에 저장된 논리 상태를 파괴할 수 있다. 다른 예에서, DRAM 아키텍처에서 수행되는 판독 동작은 타겟 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(265)는 메모리 셀을 원래의 논리 상태로 복귀시키기 위해 재기록 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(265)는 판독 동작 이후에 로직 상태를 타겟 메모리 셀에 재기록할 수 있다. 일부 경우에, 재기록 동작은 판독 동작의 일부로 간주될 수 있다. 부가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화시키는 것은 그 액세스 라인과 전기 통신하는 일부 메모리 셀에 저장된 상태를 교란시킬 수 있다. 따라서, 재기록 동작 또는 리프레시 동작은 액세스되지 않은 하나 이상의 메모리 셀에 대해 수행될 수 있다.
도 3은 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 회로(300)의 예를 도시한다. 회로(300)는 리던던시 회로(305) 및 제어기(310)를 포함할 수 있으며, 이들은 서로 연결될 수 있다. 제어기(310)는 리던던시 회로(305)의 다양한 구성요소를 제어할 수 있다.
리던던시 회로(305)는 본 명세서에 설명된 바와 같이 메모리 뱅크와 같은 메모리 영역과 관련될 수 있다(예를 들어, 어드레스를 저장). 리던던시 회로(305)는 하나 이상의 복구 회로(315)를 포함할 수 있으며, 이는 복구 솔루션이라고도 지칭될 수 있다. 일례에서, 리던던시 회로(305)는 도 3에 도시된 바와 같이 128 개의 복구 회로를 포함할 수 있다. 복구 회로(315)는 메모리 어드레스 정보를 저장하도록 구성될 수 있다. 예를 들어, 복구 회로(315)는 손상, 결함, 신뢰할 수 없거나 달리 사용할 수 없는 것으로 식별된 하나 이상의 메모리 구성요소(예를 들어, 액세스 라인 또는 메모리 셀)에 대응하는 하나 이상의 어드레스를 저장할 수 있다. 따라서, 리던던시 회로(305)는 일부 예에서 128 개의 메모리 구성요소의 어드레스를 저장하는 용량을 가질 수 있다. 복구 회로(315)에 저장된 하나 이상의 어드레스는 하나 이상의 퓨즈로부터(예를 들어, 시동 또는 리셋시) 획득될 수 있다.
리던던시 회로(305)는 결함있는 메모리 구성요소가 메모리 액세스 동작을 목표로하는 시기를 결정하고, 그 결정의 표시를 메모리 제어기(예를 들어, 제어기(310)) 또는 다른 구성요소에 제공할 수 있다. 예를 들어, 리던던시 회로(305)는 메모리 액세스 동작을 위해 목표화 된(예를 들어, 선택된) 메모리 구성요소에 대응하는 인입 어드레스(IA: incoming address)를 (예를 들어, 제어기(310)와 같은 메모리 제어기로부터) 수신할 수 있다. 인입 어드레스는 x + 1 비트를 포함할 수 있고, 타겟 메모리 어드레스, 또는 반전된(예를 들어, 플립된) 비트를 갖는 타겟 메모리 어드레스의 상보 버전을 나타낼 수 있다.
인입 어드레스는 비교를 위해 복구 회로(315) 각각이 아닌 적어도 일부에 분배될 수 있다. 복구 회로(315)는 인입 어드레스 및 저장된 어드레스를 비교하기 위해 인입 어드레스 및 복구 회로(315)에 의해 저장된 어드레스에 대해 하나 이상의 로직 연산을 수행할 수 있다. 예를 들어, 복구 회로(315)는 인입 어드레스와 저장된 어드레스가 일치하는지(예를 들어, 동일한 지)를 결정하기 위해 인입 어드레스 및 복구 회로(315)에 의해 저장된 어드레스에 대해 하나 이상의 로직 연산을 수행할 수 있다. 어드레스가 매칭되면, 복구 회로(315)는 매칭을 나타내는 신호를 외부 구성요소 또는 장치(예를 들어, 제어기(310)와 같은 메모리 제어기)에 출력할 수 있다.
예를 들어, 복구 회로(315)는 매치 신호를 어서트(assert)할 수 있다. 어드레스가 상이하면, 리던던시 회로(305)는 신호를 출력하지 않거나(예를 들어, 관련 신호를 출력하는 것을 억제할 수 있음) 또는 외부 구성요소 또는 장치에 차이를 나타내는 신호를 출력할 수 있다. 그러한 표시는 동작을 위해 결함있는 목표 메모리 구성요소를 가질 때 메모리 장치에 통지할 수 있고, 따라서 메모리 장치가 이러한 메모리 구성요소의 사용을 피할 수 있게 한다. 예를 들어, 결함 메모리 구성요소에 액세스하는 대신에, 메모리 장치는 매치 신호를 어서트한 복구 회로(315)에 대응하는 스페어(또는 "리던던시") 메모리 구성요소에 액세스한다.
그 기능을 수행하기 위해, 각각은 아니더라도 적어도 일부의 복구 회로(315)는 다수의(예를 들어, x + 1) 래치(320) 및 로직 구성요소(325)를 포함할 수 있다. 래치(320-a)는 어드레스 비트와 같은 메모리 정보를 저장하도록 구성될 수 있다. 어드레스 비트는 결함 또는 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 관련된 메모리 어드레스의 일부일 수 있다. 따라서, 복구 회로(315)는 각각의 비트를 저장하는 각각은 아니더라도 적어도 일부의 다수의 래치를 이용하여 완전한 메모리 어드레스를 저장할 수 있다. 복구 회로(315)에 의해 저장된 메모리 어드레스는 리던던시 회로(305)에 저장된 다른 메모리 어드레스에 비해 고유할 수 있다. 예를 들어, 제 1 복구 회로(315)는 제 1 메모리 어드레스를 저장하도록 구성된 제 1 래치 세트를 포함할 수 있고, 제 2 복구 회로(315)는 제 2 메모리 어드레스를 저장하도록 구성된 제 2 래치 세트를 포함할 수 있다.
래치(320-a)는 그 래치(320-a)에 저장된 어드레스 비트를 나타내는 신호를(예를 들어, 제어기(310)와 같은 메모리 제어기에 의한 프롬프트 또는 명령에 응답하여) 출력하도록 구성될 수 있다. 이 신호는 래치(320-a)와 결합된 하나 이상의 로직 구성요소(들)(325-a)로 출력(예를 들어, 제공)될 수 있다. 예를 들어, 신호는 래치(320-a)의 출력을 로직 구성요소(들)(325-a)의 입력과 결합하는 전도성 경로에 의해 전달될 수 있다.
로직 구성요소(들)(325-a)는, (예를 들어, 제어기(310)로부터) 래치(320-a)로부터 저장된 어드레스 비트를 수신하는 것에 더하여, 대응하는 인입 어드레스 비트를 또한 수신할 수 있다. 로직 구성요소(들)(325-a)는 수신된 비트 신호들에 대해 하나 이상의 로직 연산들을 수행하고 로직 연산의 결과를 다른 로직 구성요소(325-b)에 출력할 수 있다. 2 개의 입력으로 도시되어 있지만, 로직 구성요소(325-a)는 추가 입력을 갖는 것과 같이, 다른보체(상보물)을 포함할 수 있다. 예를 들어, 로직 구성요소(325-a)는 4 개의 입력을 포함할 수 있다. 그러한 경우에, 로직 구성요소(325-a)는 또한 저장된 및 인입 어드레스 비트의 상보 버전을 수신할 수 있다.
로직 구성요소(325-b)는 로직 구성요소(325-a) 및 래치(320-b)로부터 수신된 신호에 대해 로직 연산을 수행할 수 있다. 래치(320-b)는 다른 래치들(320-a)에 의해 저장된 컨텐츠에 대한 정보를 저장할 수 있다. 예를 들어, 래치(320-b)는 래치(320-a)에 의해 저장된 컨텐츠가 메모리 어드레스 정보인지를 나타내는 비트를 저장할 수 있다. 따라서, 비트는 복구 회로(315-a)의 사용 상태를 나타낼 수 있다. 래치(320-b)에 의해 저장된 비트는 본 명세서에서 "사용" 비트, "상태" 비트 또는 "인에이블" 비트로 지칭될 수 있고, 도면에서 "E"로 표시될 수 있다. 인에이블 비트는 타겟 어드레스가 래치들(320-a)에 의해 저장된 랜덤 컨텐츠와 일치할 때 복구 회로(315)가 매치 신호를 부정확하게 어서트하는 것을 방지할 수 있다. 따라서, 로직 구성요소(325-b)는 인에이블 비트가 어서트되고 타겟 어드레스가 저장된 어드레스와 매칭될 때 매치 신호를 어서트할 수 있다.
전술한 바와 같이 단일 복구 회로(315)의 기능을 설명한다. 그러나 언급된 바와 같이, 인입 어드레스가 리던던시 회로(305) 내에 저장된 모두는 아니더라도 적어도 일부의 어드레스에 비교됨을 보장하기 위해, 리던던시 회로(305) 내의 모두는 아니더라도 다수의 복구 회로(315)에 인입 어드레스가 제공될 수 있다. 그러나, 복구 회로들(315)의 일부만이 어드레스들을 저장할 수 있다(예를 들어, 나머지 복구 회로들(315)은 메모리 어드레스 정보와 다른 랜덤 콘텐츠를 저장할 수 있다). 이러한 경우에, 인입 어드레스를 모든 복구 회로(315)에 분배하는 것은 전력을 낭비할 수 있다. 이는 인입 어드레스를 분배하는 것이 복구 회로(315) 당 다수의 트레이스 또는 와이어를 충전하는 것을 포함할 수 있기 때문이다.
경우에 따라, 인입 어드레스를 분배하면 메모리 장치에서 소비하는 최대 전력이 증가할 수 있다. 인입 어드레스 및 그 보체(상보물)가 비교적 짧은 시간(예를 들어, 1ns)에 걸쳐 모든 복구 회로(315)에 분배되면, 분배와 연관된 충전은 큰(예를 들어, 165mA) 교류(AC) 전력 스파이크를 야기할 수 있다. 이 전력 스파이크는 결국 메모리 장치에 의해 소비된 평균 전력(예를 들어, 일정 기간 동안 액세스 동작에 의해 소비된 전력)에 기여할 수 있다. 따라서, 모든 복구 회로(315)에 인입 어드레스를 제공하는 것은 호스트 장치의 배터리에 부담을 줄 수 있다.
여기에 설명된 기술들에 따르면, 리던던시를 구현하는 메모리 장치에 의해 소비되는 피크 및 평균 전력은 인입 어드레스를 사용중인 적어도 하나의 복구 회로(315)를 갖는 복구 회로 그룹(315)에 선택적으로 분배함으로써 감소될 수 있다. 따라서, 메모리 장치는 인입 어드레스를, 사용 중이지 않은 복구 회로 그룹(315)에 분배하는 것을 피할 수 있으며, 이는 전력을 보존할 수 있다.
그러나 피크 전력 및 평균 전력이 리던던시와 관련된 유일한 문제 또는 전력 공급원 문제는 아니다. 메모리 장치는 또한 사용하지 않는(예를 들어, 메모리 어드레스 저장) 래치에 전력을 공급함으로써 전력을 낭비할 수 있다. 래치에 전력을 공급하면 누설이 또한 발생하기 때문에 사용하지 않은 래치에 전력을 공급하는 데 소요되는 전력 비용은 두 배가 될 수 있다. 본 명세서에 기술된 기술에 따르면, 리던던시를 구현하는 메모리 장치는 복구 회로(315) 내에서 사용되지 않은 래치를 선택적으로 파워 다운함으로써 전력 소비 및 누설을 감소시킬 수 있다.
도 4는 여기에 개시된 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 회로(400)의 예를 도시한다. 회로(400)는 게이팅 회로(405), 제어기(410) 및 복구 회로(415)를 포함할 수 있으며, 이들 중 각각은 아니더라도 적어도 일부가 서로 연결될 수 있다. 제어기(410)는 도 3을 참조하여 설명된 제어기(310)의 예일 수 있고, 복구 회로(415)는 도 3을 참조하여 설명된 복구 회로(315)의 예일 수 있다. 복구 회로(415)는 신뢰할 수 없거나 결함있는 메모리 구성요소의 어드레스를 저장하고, 그 어드레스가 메모리 동작을 목표로하는 시기를 표시할 수 있다. 게이팅 회로(405)는 복구 회로(415)의 사용 상태에 기초하여 인입 어드레스를 복구 회로(415)에 선택적으로 제공할 수 있다. 제어기(410)는 게이팅 회로(405) 및 복구 회로(415)에 의해 사용되는 다양한 신호 및 구성요소를 제어할 수 있다.
복구 회로(415)는 XOR 구성요소 및 AND 구성요소(들)와 같은 다중 래치 및 로직 구성요소를 포함할 수 있다. 래치들(420-a)은 도 3을 참조하여 설명된 바와 같은 래치들(320-a)의 예일 수 있고, 래치(420-b)는 도 3을 참조하여 설명된 바와 같은 래치(320-b)의 예일 수 있다. XOR 구성요소(425) 및 AND 구성요소(430)는 도 3을 참조하여 설명된 바와 같은 로직 구성요소(325)의 예일 수 있다. 래치들(420-a)과 XOR 구성요소들(425)은 서로(예를 들어, 전기 통신으로) 결합될 수 있다. 이 예에서, 복구 회로(415)는 13 개의 래치(420) 및 12 개의 XOR 구성요소(425)를 포함할 수 있다. 따라서, 복구 회로(415)는 XOR 구성요소(425)보다 하나 많은 래치(420)를 가질 수 있다.
각각은 아니더라도 적어도 일부 래치(420-a)는 메모리 어드레스 컨텐츠를 저장하도록 구성될 수 있다. 예를 들어, 각각의 래치(420-a)는 결함 또는 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 관련된 메모리 어드레스의 적어도 하나의 비트(예를 들어, 단일 비트, 다중 비트)를 저장하도록 구성될 수 있다. 집합적으로, 래치들(420-a)은 하나의 완전한 메모리 어드레스(예를 들어, 신뢰할 수 없거나 결함있는 액세스 라인 또는 메모리 셀의 메모리 어드레스)를 저장할 수 있다. 예를 들어, 래치(420-a-11)는 12-비트 어드레스의 12 번째 비트(비트 11)를 저장할 수 있고 래치(420-a-0)는 12-비트 어드레스의 제1 비트(비트 0)를 저장할 수 있다. 래치(420-a)에 저장된 비트는 예를 들어 전력 공급 또는 리셋시에 퓨즈로부터 다운로드될 수 있다. 복구 회로(415)가 퓨즈로부터 어드레스 비트를 수신하지 않으면, 복구 회로(415)는 미사용으로 지칭될 수 있고, 복구 회로(415)에 의해 저장된 컨텐츠는 랜덤 컨텐츠(예를 들어, 메모리 어드레스 컨텐츠와는 다름)일 수 있다.
어드레스 비트를 저장하는 래치(420-a) 외에, 복구 회로(415)는 인에이블 비트를 저장하는 래치를 포함할 수 있다. 예를 들어, 복구 회로(415)는 복구 회로(415)를 위한 인에이블 비트를 저장할 수 있는 래치(420-b)를 포함할 수 있다. 인에이블 비트는 다른 래치들(420-a)이(랜덤 비트들에 반해) 메모리 어드레스 비트들을 저장할 때를 나타낼 수 있다. 이러한 표시는 타겟 어드레스가 미사용 래치들(420-a)에 의해 저장된 랜덤 비트들과 일치할 때 복구 회로(415)가 매치 신호를 어서트하는 것을 방지할 수 있다. 따라서, 인에이블 비트는 복구 회로(415)가 유효 및 무효 매치를 구별하도록 허용할 수 있다. 인에이블 비트는 "E" 비트로 레이블링될 수 있고 대안적으로 사용 비트 또는 상태 비트로 지칭될 수 있다.
각각은 아니더라도 적어도 일부의 XOR 구성요소(425)는 대응하는 래치(420-a)의 출력과 결합될 수 있다. XOR 구성요소(425)는 외부 구성요소로부터 인입 어드레스 비트를 나타내는 신호를 수신할 수 있다. 언급한 바와 같이, 인입 어드레스 비트는 액세스 동작을 목표로하는 메모리 어드레스의 비트(또는 상보 보전의 비트)일 수 있다.
도 4에 도시된 예에서, 인입 어드레스 비트는 타겟 메모리 어드레스 비트의 상보 버전일 수 있다. XOR 구성요소(425)는 또한 XOR 구성요소(425)와 결합된 래치(420-a)에 저장된 어드레스 비트를 나타내는 신호를 수신할 수 있다. 예를 들어, XOR 구성요소(425-a)는 저장된 어드레스의 12 번째 비트(비트 11)를 나타내는 신호를 래치(420-a-11)로부터, 그리고 12번째 인입 어드레스 비트를 나타내는 신호(도 4에서 <11>로 표시됨)를 수신할 수 있다. .
XOR 구성요소(425)는 수신된 신호들에 대해 로직 연산(예를 들어, 비트 단위 비교)을 수행하고 결과를 출력할 수 있다. 예를 들어, XOR 구성요소(425)는 입력 신호가 동일한 비트를 나타내는 경우 논리 0을, 입력 신호가 다른 비트를 나타내는 경우 논리 1을 출력할 수 있다. 따라서, XOR 구성요소(425)는 저장된 비트가 인입 비트와 일치하면 논리 0을, 그리고 저장된 비트가 인입 비트와 일치하지 않으면 논리 1을 출력할 수 있다. 논리 1은 제 1 임계 전압을 갖는 신호로 표현될 수 있고 논리 0은 제 2 임계 전압을 갖는 신호로 표현될 수 있다.
각각은 아니더라도 적어도 일부의 XOR 구성요소(425)의 출력은 AND 구성요소(430)로 전송될 수 있다. AND 구성요소(430)는 그 입력에 대해 로직 연산(예를 들어, AND 연산)을 수행하고 결과를 출력할 수 있다. 예를 들어, AND 구성요소(430)는 모든 입력이 로직 1인 경우 로직 1(가령, 매치 신호)을 출력할 수 있다. 달리 말하면, 메모리 액세스 동작을 위해 선택된 어드레스가 복구 회로(415)에 의해 저장된 어드레스와 일치하면 AND 구성요소(430)가 매치 신호를 출력(또는 "어서트(assert)")할 수 있다.
따라서, 복구 회로(415)는 목표 어드레스가 결함인지 또는 신뢰할 수 없는지를 판정하기 위해 인입 어드레스 상에서 동작할 수 있다. 그러나, 일부 경우에, 복구 회로(415)에 의해 저장된 컨텐츠는 메모리 어드레스 정보와 상이할 수 있다. 이러한 경우에, 인입 어드레스를 복구 회로(415)에 제공하는 것은 전력을 낭비할 수 있다. 본 명세서에 설명된 기술들에 따르면, 복구 회로(415)가 사용 중이면 인입 어드레스가 복구 회로(415)에 제공될 수 있지만 복구 회로(415)가 사용되지 않으면 보류될 수 있다.
예를 들어, 인에이블 비트가 어서트되면 게이팅 회로(405)는 인입 어드레스를 수신하여 이를 복구 회로(415)에 분배할 수 있다. 인에이블 비트가 어서트되지 않으면, 게이팅 회로(405)는 복구 회로(415)에 정적 신호를 출력할 수 있다. 따라서, 게이팅 회로(405)는 복구 회로(415)의 사용 상태에 기초하여 인입 어드레스를 복구 회로(415)에 선택적으로 제공할 수 있다.
2 개의 입력으로 도시되어 있지만, XOR 구성요소(425)는 추가 입력을 포함할 수 있다. 예를 들어, XOR 구성요소(425)는 4 개의 입력을 포함할 수 있다. 그러한 경우에, XOR 구성요소(425)는 또한 인입 어드레스 비트 및 저장된 어드레스 비트의 상보 버전을 수신할 수 있다.
XOR 논리 게이트 및 AND 논리 게이트로 도시되었지만, 복구 회로(415)는 OR 논리 게이트, XOR 논리 게이트, NAND 논리 게이트, NOT 게이트(인버터라고도 함), XNOR 로직 게이트 등 임의의 유형 또는 조합의 로직 구성요소를 이용하여 구현될 수 있다. 예를 들어, 복구 회로(415)는 타겟 어드레스의 상보 버전이 아니라 타겟 어드레스를 나타내는 인입 어드레스를 사용함으로써 XNOR 로직 게이트를 사용하여 구현될 수 있다.
도 5는 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 회로(500)의 예를 도시한다. 회로(500)는 리던던시 회로(505) 및 게이팅 회로(520)를 포함할 수 있다. 리던던시 회로(505)는 도 3을 참조하여 설명된 바와 같은 리던던시 회로(305)의 예일 수 있고, 게이팅 회로(520)는 도 4를을 참조하여 설명된 바와 같이 게이팅 회로(405)에 포함된 회로의 예일 수 있다. 리던던시 회로(505)는 다수의 논리 그룹(510)으로 그룹화된 복구 회로(515)를 포함할 수 있다. 예를 들어, 복구 회로(515)는 각각 16 개의 복구 회로(515)를 포함하는 8 개의 논리 그룹(510)으로 분할될 수 있다. 각각은 아니더라도 적어도 일부의 논리 그룹(510)은 논리 그룹(510) 내의 복구 회로(515)에 인입 어드레스를 선택적으로 분배하는 각각의 게이팅 회로(520)와 결합될 수 있다. 이러한 선택적 분포는 회로(500)에 의해 소비되는 피크 및 평균 전력을 감소시킬 수 있다.
게이팅 회로(520)는 다수의 로직 회로(525)를 포함할 수 있다. 로직 회로(525)의 수량은 인입 어드레스를 구성하는 비트의 수량과 동일할 수 있다. 따라서, 어드레스 비트 당 하나의 로직 회로(525)가 있을 수 있다. 각각은 아니더라도 적어도 일부의 로직 회로(525)는 인입 어드레스의 각각의 비트를 수신할 수 있다. 예를 들어, 로직 회로(525-0)는 인입 어드레스의 제 1 비트(비트 0)를 나타내는 신호를 수신할 수 있고 로직 회로(525-x)는 인입 어드레스의 x 번째 비트(예를 들어, 비트 x-1)를 나타내는 신호를 수신할 수 있다. 또한, 각각은 아니더라도 적어도 일부의 로직 회로(525)는 게이팅 회로(520)의 입력과 결합된 복구 회로(515)의 인에이블 비트를 나타내는 신호를 수신할 수 있다. 예를 들어, 로직 회로(525-0)는 복구 회로(515-a)로부터 인에이블 신호를 수신할 수 있다. 각각은 아니더라도 적어도 일부의 로직 회로(525)는 하나 이상의 로직 구성요소를 포함할 수 있다.
로직 회로(525)는 적어도 하나의 복구 회로(515)가 사용중인 경우, 대응하는 논리 그룹(510) 내 복구 회로(515)에 인입 어드레스 비트를 분배할 수 있다. 예를 들어, 로직 회로(525-0)는 복구 회로(515-a)로부터의 인에이블 비트가 어서트되면 인입 어드레스 비트를 복구 회로(515-a 내지 515-p)에 분배할 수 있다. 인입 어드레스 비트를 분배하는 것에 더하여, 로직 회로(525)는 또한 인입 어드레스 비트의 상보물(예를 들어, 역 버전)을 분배할 수 있다. 그러나, 로직 회로(525)는 사용중인 복구 회로(515)가 없다면 대응하는 논리 그룹(510)으로부터 인입 어드레스 비트를 보류할 수 있다. 예를 들어, 로직 회로(525-0)는 복구 회로(515-a)로부터의 인에이블 비트가 어서트되지 않으면 복구 회로(515-a 내지 515-p)로부터의 인입 어드레스 비트를 보류할 수 있다.
명확성을 위해, 로직 회로(525)의 동작은 로직 회로(525-0)와 관련하여 설명된다. 그러나, 로직 회로(525)의 다른 구성요소, 구성 및 동작이 고려되고 본 개시의 범위 내에 속한다. 예를 들어, 로직 회로(525)는 인버터(535)를 포함하지 않을 수 있다(예를 들어, 도 3을 참조하여 설명된 바와 같이 로직 구성요소(325-a)가 4 개 대신 2 개의 입력을 갖는 경우).
로직 회로(525-a)는 AND 구성요소(530) 및 인버터(535)를 포함할 수 있다. AND 구성요소(530) 및 인버터(535)는 서로 결합될 수 있다. 예를 들어, AND 구성요소(530)의 출력은 인버터(535)의 입력과 연결될 수 있다. AND 구성요소(530)와 인버터(535)는 또한 논리 그룹(510-a)에서 복구 회로(515)와 연결될 수 있다.
예를 들어, AND 구성요소(530)의 출력은 복구 회로(515-a)의 제 1 입력과 연결될 수 있고(예컨대, 전도성 경로(540-a)를 통해) 인버터(535)의 출력은 복구 회로(515-a)의 제 2 입력과 연결될 수 있다(가령, 전도성 경로(540-b)를 통해). 다양한 전도성 경로가 회로(500)에서 다른 구성요소와 결합할 수 있다. 예를 들어, 전도성 경로(540-c)는 인에이블 비트를 저장하는 래치의 출력을 AND 구성요소(530)의 입력에 결합할 수 있다. 전도성 경로는 전류가 전도성 경로의 한쪽 끝에서 다른 쪽 끝으로 중단없이 흐를 수 있도록 하는 요소들의 조합일 수 있다(가령, 트레이스 및/또는 구성요소). 예를 들어, 전도성 경로는 트레이스를 따라 배치되고 전류 흐름을 허용하도록 활성화되는 하나 이상의 스위칭 구성요소를 포함할 수 있다.
언급된 바와 같이, 로직 회로(525-0)의 로직 구성요소는 복구 회로(515-a)에 저장된 인에이블 비트에 기초하여 인입 어드레스 비트를 논리 그룹(510-a)에 선택적으로 분배하도록 구성될 수 있다. 일례에서, AND 구성요소(530)는 복구 회로(515-a)에 저장된 인에이블 비트를 나타내는 신호를 수신할 수 있다. AND 구성요소(530)는 또한 인입 어드레스 비트를 나타내는 신호를 수신할 수 있다. AND 구성요소(530)는 인에이블 비트 및 인입 어드레스 비트에 대해 로직 연산(예: AND 연산)을 수행하여 결과를 출력할 수 있다.
인에이블 비트가 어서트될 때(예를 들어, 로직 1인 경우), AND 구성요소(530)는 인입 어드레스를 출력할 수 있다. 인에이블 비트가 어서트되지 않을 때(예를 들어, 로직 0 임), AND 구성요소(530)는 로직 0을 출력할 수 있다. 따라서, 인입 어드레스 비트는 적어도 하나의 복구 회로(515)가 사용 중일 때 복구 회로(515-a 내지 515-p)에 제공될 수 있지만, 모든 복구 회로(515)가 사용되지 않는 경우는 제공되지 않는다. 이러한 선택적 분배는 사용되지 않은 복구 회로(515)로 이어지는 전도성 라인의 불필요한 충전을 방지함으로써 전력을 절약할 수 있다.
일부 경우에(예컨대, 도 3을 참조하여 설명된 바와 같이 로직 구성요소(325-a)가 2 개 대신 4 개의 입력을 갖는 경우), 로직 회로(525-0)는 또한 인입 어드레스 비트의 상보 버전을 논리 그룹(510-a)에 분배할 수 있다. 예를 들어, 인에이블 비트가 어서트될 때, 인버터(535)는 AND 구성요소(530)에 의해 출력되는 인입 어드레스 비트를 반전시키고, 논리 그룹(510-a)의 복구 회로(515)에 결과적인 상보 버전을 전송할 수 있다.
따라서, 인입 어드레스 비트(및/또는 그 상보체)는 논리 그룹의 사용 상태에 기초하여 논리 그룹(510-a)에 분배될 수 있다. 나머지 타겟 메모리 어드레스를 구성하는 어드레스 비트는 유사한 연산을 거칠 수 있고 따라서 유사한 방식으로 분배될 수 있다. 일부 예들에서, 인입 어드레스 비트들은 지연을 감소시키기 위해 병렬로(예를 들어, 동시에, 또는 임계 지속시간 내에서) 분배될 수 있다. 복구 회로(515)가 목표 메모리 어드레스의 모든 어드레스 비트를 수신하면, 복구 회로(515)는 목표 메모리 어드레스가 결함으로 식별된 임의의 저장된 메모리 어드레스와 일치 하는지를 검출하기 위해 로직 연산(예를 들어, 비트 단위 비교)을 수행할 수 있다.
인입 어드레스가 사용중 복구 회로(515)로부터 우연히 보류되지 않도록하기 위해, 리던던시 회로(505)에 의해 저장된 결함 어드레스는 랜덤 방식이 아닌 특정 순서로 복구 회로(515)에 로드될 수 있다. 예를 들어, 논리 그룹(510)에 저장된 제 1 결함 어드레스는 게이팅 회로(520)의 입력과 결합된 복구 회로(515)에 저장될 수 있다. 따라서, 결함 어드레스는 다른 결함 어드레스가 논리 그룹(510-a) 내의 다른 복구 회로(515)에 저장되기 전에 복구 회로(515-a)에 저장될 수 있다. 이러한 순서는 메모리 어드레스를 저장하는 임의의 및 모든 복구 회로(515)가 비교를 위해 인입 어드레스를 수신하는 것을 보장할 수 있다. 경우에 따라 결함있는 어드레스의 저장을 추가로 주문하여 전력 소비를 줄일 수 있다. 예를 들어, 복구 회로(515-a)에 결함이 있는 어드레스를 저장한 후, 호스트 장치는 다른 논리 그룹(510)의 복구 회로(515)에 반해, 논리 그룹(510-a)의 다른 복구 회로에서 다음 15 개의 어드레스를 저장하도록 선택할 수 있다. 따라서, 인입 어드레스는 하나의 논리 그룹에만 분배될 수 있다(여러 개의 어드레스와 달리: 결함있는 어드레스가 무작위로 또는 무차별적으로 저장된 경우일 수 있음).
도 6은 여기에 개시된 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 회로(600)의 예를 도시한다. 회로(600)는 그룹 내의 적어도 하나의 복구 회로가 사용 중이면 논리 그룹에 전력을 제공하고, 복구 회로 중 어느 것도 사용되지 않으면 논리 그룹으로부터 전력을 제거하도록 구성될 수 있다.
회로(600)는 로직 회로(605) 및 논리 그룹(610)을 포함할 수 있으며, 이는 도 5를 참조하여 설명되는 바와 같은 로직 회로(525) 및 논리 그룹(510)의 예일 수 있다. 회로(600)는 또한 전력 공급원(625)을 포함할 수 있으며, 이는 전역 전력 공급원(global power supply)에 의해 전력을 공급받는 로컬 전력 공급원일 수 있다. 전력 공급원(625)은 또한 전력원, 전압원 또는 전류원으로 지칭될 수 있다. 로직 회로(605)와 결합되어 도시되어 있지만, 논리 그룹(610)은 로직 회로(605)와 독립적으로 구현될 수 있다.
논리 그룹(610)은 다수의 복구 회로(615) 및 하나의 스위칭 구성요소(620)를 포함할 수 있다. 각각은 아니더라도 적어도 일부의 복구 회로(615)는 래치 세트를 포함할 수 있고, 스위칭 구성요소(620)와 연결될 수 있다. 스위칭 구성요소(620)는 복구 회로(615-a)의 사용 상태에 기초하여 복구 회로(615)에 전력을 선택적으로 제공하도록 구성될 수 있다. 이러한 선택성은 회로(600)에 의해 소비되고 누설되는 전력을 감소시킬 수 있다.
스위칭 구성요소(620)는 전력 공급원(625)과, 복구 회로(615-a) 내에 인에이블 비트를 저장하는 래치와 결합될 수 있다. 예를 들어, 스위칭 구성요소(620)의 입력은 래치의 출력과 결합될 수 있다. 스위칭 구성요소(620)는 인에이블 비트에 기초하여 그 상태를 수정(예를 들어, 활성화 또는 비활성화)하도록 구성될 수 있다.
예를 들어, 스위칭 구성요소(620)는 복구 회로(615-a)로부터 인에이블 비트를 나타내는 신호를 수신할 수 있다. 인에이블 비트가 어서트되면, 스위칭 구성요소(620)는 활성화될 수 있고, 이에 의해 전력 공급원(625)과 복구 회로(615) 사이에 전도성 경로를 확립할 수 있다. 인에이블 비트가 어서트되지 않으면, 스위칭 구성요소(620)는 비활성화될 수 있고, 이에 의해 복구 회로(615)로부터 전력 공급원(625)을 격리시킬 수 있다. 미사용 복구 회로들(615)에 전력을 공급하면 누설에 의해 악화되는 불필요한 전력 소비로 나타날 수 있기 때문에, 미사용 복구 회로들(615)의 전력 공급을 차단하는 것은 회로(600)의 전력 소비를 감소시킬 수 있다.
회로(600)는 인에이블 비트와 무관하게 복구 회로(615-a)에 인에이블 비트를 저장하는 래치를 공급하도록 구성될 수 있다. 이러한 구성은 인에이블 비트가 어서트되지 않은 경우에도 논리 그룹(610)의 나머지에 공급되는 전력을 회로(600)가 제어하게 할 수 있다.
도 7은 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 회로(700)의 예를 도시한다. 회로(700)는 도 6을 참조하여 설명된 논리 그룹화 기준과 달리, 복구 회로에 기반하여 전력을 제공하도록 구성될 수 있다. 이러한 구성은 회로(700)가 회로(600)에 비해 더 세분화된 방식으로 전력을 선택적으로 제공할 수 있게 하여 전력 절약을 증가시킬 수 있다. 그러나, 회로(700)의 구성은 회로(600)의 구성보다 큰 풋 프린트를 가질 수 있다.
회로(700)는 로직 회로(705) 및 논리 그룹(710)을 포함할 수 있고, 이는 각각 도 5 및 6을 참조하여 설명된 바와 같은 로직 회로 및 논리 그룹의 예일 수 있다. 회로(700)는 또한 다수의 하나 이상의 전력 공급원(725)를 포함할 수 있다. 논리 그룹(710)은 다수의 복구 회로(715)를 포함할 수 있으며, 각각은 아니더라도 그 중 적어도 일부는 각각의 스위칭 구성요소(720)와 결합될 수 있다.
각각은 아니더라도 적어도 일부의 스위칭 구성요소(720)는 그 복구 회로(715)의 사용 상태에 기초하여(및 다른 복구 회로(715)의 사용 상태와 무관하게) 대응하는 복구 회로(715)에 전력을 선택적으로 제공하도록 구성될 수 있다. 예를 들어, 스위칭 구성요소(720-a)는 복구 회로(715-a)에 저장된 인에이블 비트가 어서트될 때 활성화되고 인에이블 비트가 어서트되지 않을 때 비활성화되도록 구성될 수 있다. 따라서, 스위칭 구성요소(720-a)는 복구 회로(715-a)가 사용 중일 때 전력 공급원(725-a)으로부터 복구 회로(715-a)로의 전도성 경로를 확립할 수 있고, 스위칭 구성요소(720-a)는 복구 회로(715-b)가 사용되지 않을 때 복구 회로(715-a)로부터 전력 공급원(725-a)을 격리시킬 수 있다. 스위칭 구성요소(720-a)의 활성화 및 비활성화는 다른 복구 회로(715)에 저장된 인에이블 비트와 무관할 수 있다.
유사하게, 스위칭 구성요소(720-b)는 복구 회로(715-b)에 저장된 인에이블 비트가 어서트될 때 활성화되고 인에이블 비트가 어서트되지 않을 때 비활성화되도록 구성될 수 있다. 따라서, 스위칭 구성요소(720-b)는 복구 회로(715-b)가 사용 중일 때 전력 공급원(725-b)으로부터 복구 회로(715-b) 로의 전도성 경로를 확립할 수 있고, 스위칭 구성요소(720-b)는 복구 회로(715-b)가 사용되지 않을 때 전력 공급원(725-b)을 복구 회로(715-b)로부터 격리시킬 수 있다. 스위칭 구성요소(720-b)의 활성화 및 비활성화는 다른 복구 회로(715)에 저장된 인에이블 비트와 무관할 수 있다.
회로(700)는 각각의 인에이블 비트와 무관하게 각각의 복구 회로(715)에 인에이블 비트를 저장하는 래치에 전력을 공급하도록 구성될 수 있다. 그러한 구성은 복구 회로(715)에 저장된 인에이블 비트가 어서트되지 않더라도 각 복구 회로(715)에 공급되는 전력을 회로(700)가 제어하게 할 수 있다.
다수의 전력 공급원(725)가 도시되어 있지만, 본 명세서에 기술된 전력 공급원 게이팅 기술은 각각의 스위칭 구성요소(720)와 결합된 단일 전력 공급원(725)를 사용하여 구현될 수 있다.
도 8은 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 메모리 제어기(805)의 블록도(800)를 도시한다. 메모리 제어기(805)는 도 1-4를 참조하여 설명한 메모리 제어기의 일 예일 수 있다. 메모리 제어기(805)는 스토리지 관리자(810), 로직 관리자(815), 시그널링 관리자(820) 및 구성요소 관리자(825)를 포함할 수 있다. 이들 모듈 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다. 메모리 제어기(805)의 모듈은 여기에 설명된 효율적인 전력 체계를 가능하게 하는 다양한 동작을 수행하거나 다른 구성요소에 이를 수행하도록 지시할 수 있다.
예를 들어, 모듈은 도 5를 참조하여 설명된 효율적인 전력 체계에 대한 동작을 용이하게 하도록 구성될 수 있다. 이러한 예에서, 스토리지 관리자(810)는 하나 이상의 구성요소가 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 연관된 제 1 어드레스 비트를 제 1 래치에서 저장하게 하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 스토리지 관리자(810)는 또한 제 1 래치가 제 1 어드레스 비트를 저장하고 있음을 나타내는 하나의 인에이블 비트를 제 2 래치에 저장하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 로직 관리자(815)는 메모리 액세스 동작을 위해 선택된 메모리 구성요소와 연관된 인에이블 비트 및 제 2 어드레스 비트를 나타내는 신호에 대해 로직 연산을 수행하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 시그널링 관리자(820)는 로직 연산에 적어도 부분적으로 기초하여 제 2 어드레스 비트를 나타내는 신호를 제 1 래치와 결합된 로직 구성요소로 출력하게 하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다.
일부 경우에, 로직 관리자(815)는 제 1 및 제 2 어드레스 비트를 나타내는 신호에 대해 제 2 로직 연산을 수행하도록 로직 구성요소를 강제 또는 지시할 수 있다. 그러한 경우에, 시그널링 관리자(820)는 제 2 로직 연산에 적어도 부분적으로 기초하여 제 2 신호를 출력하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 일부 경우들에서, 로직 관리자(815)는 로직 구성요소에 의해 출력된 제 2 신호 및 인에이블 비트를 나타내는 제 3 신호에 대해 제 3 로직 연산을 수행하도록 제 2 로직 구성요소르에 강제 또는 지시할 수 있다. 그러한 경우에, 시그널링 관리자(820)는 제 3 로직 연산에 적어도 부분적으로 기초하여 제 1 어드레스 비트가 제 2 어드레스 비트와 일치하는지를 나타내는 제 4 신호를 출력하도록 하나 이상의 구성요소를 강제 또는 지시할 수 있다.
일부 경우에, 시그널링 관리자(820)는 제 2 래치로부터 인에이블 비트를 나타내는 신호를 수신하도록 제 2 로직 구성요소를 강제 또는 지시할 수 있다. 그러한 경우에, 시그널링 관리자(820)는 적어도 하나의 제 2 어드레스 비트를 나타내는 신호를 수신하도록 제 2 로직 구성요소에 강제 또는 지시할 수 있으며, 여기서 로직 구성요소는 로직 연산을 수행한다.
일부 예들에서, 로직 관리자(815)는 로직 연산을 수행한 후 하나 이상의 구성요소들이 제 2 어드레스 비트를 반전 시키도록 강제 또는 지시할 수 있다. 그러한 경우에, 시그널링 관리자(820)는 적어도 하나의 반전된 제 2 어드레스 비트를 제 1 래치와 결합된 로직 구성요소에 시그널링하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 또한, 로직 관리자(815)는 제 1 어드레스 비트, 제 2 어드레스 비트 및 반전된 제 2 어드레스 비트를 나타내는 신호에 대해 제 2 로직 연산을 수행하게 하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다.
일부 경우에, 모듈은 도 6 및 7을 참조하여 설명된 효율적인 전력 체계에 대한 동작을 용이하게 하도록 구성될 수 있다. 예를 들어, 스토리지 관리자(810)는 래치 세트에서 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 연관된 메모리 어드레스를 래치 세트에 저장하도록 하나 이상의 구성요소를 강제 또는 지시할 수 있다. 스토리지 관리자(810)는 또한 래치 세트가 해당 메모리 어드레스를 저장하고 있음을 나타내는 비트를 래치에 저장하도록 하나 이상의 구성요소를 강제 또는 지시할 수 있다. 시그널링 관리자(820)는 전력 공급원 및 래치 세트와 결합된 스위칭 구성요소로 비트를 나타내는 신호를 전송하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 그리고 구성요소 관리자(825)는 비트를 나타내는 신호에 적어도 부분적으로 기초하여 스위칭 구성요소를 활성화 시켜서 전력 공급원을 래치 세트와 결합시키도록, 하나 이상의 구성요소에 강제 또는 지시할 수 있다.
일부 예들에서, 스토리지 관리자(810)는 신뢰할 수 없는 것으로 식별된 제 2 메모리 구성요소와 연관된 제 2 메모리 어드레스를 제 2 래치에 저장하도록, 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 이러한 경우에, 스위칭 구성요소를 활성화 시키면 전력 공급원을 제 2 래치 세트와 결합시킬 수 있다.
일부 예들에서, 스토리지 관리자(810)는 신뢰할 수 없는 것으로 식별된 제 2 메모리 구성요소와 관련된 제 2 메모리 어드레스를 제 2 래치 세트가 저장하고 있는지 여부를 표시하는 제 2 비트를 제 2 래치에 저장하도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 그러한 경우에, 구성요소 관리자(825)는 제 2 비트에 적어도 부분적으로 기초하여 제 2 스위칭 구성요소의 상태를 수정하게도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다. 이러한 경우에, 제 2 스위칭 구성요소는 전력 공급원 및 제 2 래치 세트와 결합될 수 있다.
일부 예들에서(예를 들어, 제 2 래치 세트가 제 2 메모리 어드레스를 저장하고 있음을 제 2 비트가 나타낼 때), 구성요소 관리자(825)는 제 2 래치 세트로부터 전력 공급원을 격리시키도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다.
일부 예들에서(예를 들어, 제 2 래치 세트가 제 2 메모리 어드레스를 저장하고 있지 않음을 적어도 하나의 제 2 비트가 표시할 때), 구성요소 관리자(825)는 전력 공급원으로부터 제 2 래치 세트까지 전도성 경로를 구축하도록 스위칭 구성요소를 활성화시키도록 하나 이상의 구성요소에 강제 또는 지시할 수 있다.
도 9는 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 방법(900)을 나타내는 흐름도를 도시한다. 방법(900)의 동작은 여기에 설명된 바와 같이 메모리 제어기 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작은 도 8을 참조하여 설명된 바와 같은 메모리 제어기에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기는 설명된 기능들을 수행하기 위해 메모리 제어기의 기능 요소들을 제어하도록 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능을 수행할 수 있다.
905에서, 방법은 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 연관된 제 1 어드레스 비트를 제 1 래치(예를 들어, 래치(420-a-11))에 저장하는 단계를 포함할 수 있다. 905의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 905의 동작들은 도 8을 참조하여 설명된 바와 같이 스토리지 관리자에 의해 수행될 수 있다.
910에서, 방법은 제 1 래치가 제 1 어드레스 비트를 저장하고 있음을 나타내는 인에이블 비트를 제 2 래치(예를 들어, 래치(420-b))에 저장하는 단계를 포함할 수 있다. 910의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 910의 동작들은 도 8을 참조하여 설명된 바와 같이 스토리지 관리자에 의해 수행될 수 있다.
915에서, 방법은 메모리 액세스 동작을 위해 선택된 메모리 구성요소와 연관된 제 2 어드레스 비트 및 상기 인에이블 비트를 나타내는 신호에 대해 로직 연산(예를 들어, AND 동작)을 수행하는 단계를 포함할 수 있다. 915의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 915의 동작들은 도 8을 참조하여 설명된 바와 같이 로직 관리자에 의해 수행될 수 있다.
920에서, 방법은 로직 연산에 기초하여 제 1 래치와 결합된 로직 구성요소(예를 들어, XOR 구성요소(425-a))에 제 2 어드레스 비트를 나타내는 신호를 출력하는 단계를 포함할 수 있다. 920의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 920의 동작들은 도 8을 참조하여 설명된 바와 같이 시그널링 관리자에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(900)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 관련된 제 1 어드레스 비트를 제 1 래치에 저장하는 단계, 제 1 래치가 제 1 어드레스 비트를 저장하고 있음을 나타내는 인에이블 비트를 제 2 래치에 저장하는 단계; 메모리 액세스 동작을 위해 선택된 메모리 구성요소와 연관된 적어도 하나의 인에이블 비트 및 제 2 어드레스 비트를 나타내는 신호에 대해 로직 연산을 수행하는 단계, 및 제 2 어드레스 비트를 나타내는 신호를 로직 연산에 기초하여 제 1 래치와 결합된 로직 구성요소에 출력하는 단계을 수행하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 기술된 방법(900) 및 장치의 일부 예는 제 1 및 제 2 어드레스 비트를 나타내는 신호에 대한 제 2 로직 연산을 로직 구성요소(예를 들어, XOR 구성요소(425-a))에서 수행하는 단계, 및 제 2 로직 연산에 기초하여 제 2 신호를 출력하는 단계를 수행하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다. 그러한 예들에서, 본 명세서에 기술된 방법(900) 및 장치는 인에이블 비트를 나타내는 제 3 신호 및 로직 구성요소에 의해 제 2 신호 출력에 대한 제 3 로직 연산을 제 2 로직 구성요소(가령, AND 구성요소(430))에서 수행하는 단계, 및 제 3 로직 연산에 기초하여 제 1 어드레스 비트가 제 2 어드레스 비트와 일치하는지 여부를 표시하는 제 4 신호(가령, 일치 신호)를 출력하는 단계를 수행하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다.
여기서 기술되는 방법(900) 및 장치의 일부 예는, 제 2 래치(가령, 래치(420-b))로부터 인에이블 비트를 제 2 로직 구성요소(가령, AND 구성요소(530))에서 수신하는 단계, 및 (가령, 래치(420-a-11)로부터) 제 2 어드레스 비트를 제 2 로직 구성요소에서 수신하는 단계를 수행하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다. 이러한 경우에, 제 2 로직 구성요소는 인에이블 비트 및 제 2 어드레스 비트에 대한 로직 연산을 수행할 수 있다.
여기서 기술되는 방법(900) 및 장치의 일부 예는, 로직 연산 수행 후 제 2 어드레스 비트를 (인버터(535)에서) 반전하는 단계, 및 제 1 래치(가령, 래치(420-a-11))와 결합된 로직 구성요소(가령, XOR 구성요소(425-a))에 반전된 제 2 어드레스 비트를 시그널링하는 단계를 수행하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다.
여기서 기술되는 방법(900) 및 장치의 일부 예는, 제 1 어드레스 비트, 제 2 어드레스 비트, 및 반전된 제 2 어드레스 비트를 나타내는 신호들에 대한 제 2 로직 연산을 (AND 구성요소(430)에서) 수행하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다.
일부 예에서, 방법(900)은 장치에 의해 수행될 수 있다. 장치는 결함성으로 식별된 액세스 라인과 관련된 어드레스 비트를 저장하도록 구성된 제 1 래치(가령, 래치(320-a) 또는 래치(420-a-11))와, 제 1 래치가 어드레스 비트를 저장하고 있음을 나타내는 적어도 하나의 비트(가령, 인에이블 비트)를 저장하도록 구성되는 제 2 래치(가령, 래치(320-b) 또는 래치(420-b))와, 제 1 래치와 결합되어, 제 1 래치에 저장된 적어도 하나의 어드레스 비트를 나타내는 신호에 대해 로직 연산을 수행하도록 구성되는, 제 1 로직 구성요소(가령, 로직 구성요소(325-a) 또는 XOR 구성요소(425-a))와, 제 2 래치와 결합되어, 메모리 액세스 동작을 위해 선택된 액세스 라인과 관련된 제 2 어드레스 비트를 나타내는 제 2 신호를, 제 2 래치에 저장된 적어도 하나의 비트에 기초하여 제 1 로직 구성요소로 전송하도록 구성되는, 제 2 로직 구성요소(가령, AND 구성요소(530))를 포함할 수 있다.
장치의 일부 예는 제 2 래치의 출력 및 제 2 로직 구성요소의 입력과 결합된 전도성 경로(예를 들어, 전도성 경로(540-c))와, 제 2 로직 구성요소의 출력 및 제 1 로직 구성요소의 입력과 결합되는 제 2 전도성 경로(예를 들어, 전도성 경로(540-a))를 포함할 수 있다. 이러한 예에서, 장치는 제 2 로직 구성요소의 출력과 결합된 인버터(예를 들어, 인버터(535)), 및 인버터의 출력 및 제 1 로직 구성요소의 제 2 입력과 결합된 제 3 전도성 경로(예를 들어, 전도성 경로(540-b))를 포함할 수 있다.
장치의 일부 예는 제 1 로직 구성요소의 출력 및 제 2 래치의 출력과 결합된 제 3 로직 구성요소(예를 들어, 로직 구성요소(325-b) 또는 AND 구성요소(430))를 포함할 수 있다.
일부 예들에서, 제 1 래치는 어드레스 비트를 나타내는 신호를 제 1 로직 구성요소에 출력하도록 구성될 수 있고, 제 2 래치는 적어도 하나의 비트를 나타내는 제 3 신호를 제 2 로직 구성요소에 출력하도록 구성될 수 있다.
일부 예들에서(예를 들어, 제 2 로직 구성요소가 AND 구성요소 인 경우), 장치는 AND 구성요소 및 제 1 로직 구성요소와 결합된 인버터(예를 들어, 인버터(535))를 포함할 수 있다. 인버터는 제 2 어드레스 비트의 상보 버전을 나타내는 제 3 신호를 제 1 로직 구성요소로 전송하도록 구성될 수 있다.
도 10은 본 명세서에 개시된 바와 같은 예에 따른 리던던시를 위한 효율적인 전력 체계를 지원하는 방법 또는 방법(1000)을 나타내는 흐름도를 도시한다. 방법(1000)의 동작은 여기에 설명된 바와 같이 메모리 제어기 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 8을 참조하여 설명된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기는 설명된 기능들을 수행하도록 메모리 제어기의 기능 요소들을 제어하기 위해 명령 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능을 수행할 수 있다.
1005에서, 방법은 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 관련된 메모리 어드레스를 래치 세트에서 저장하는 단계를 포함할 수 있다. 래치 세트는 예를 들어 복구 회로(715-a)와 같은 복구 회로에 포함될 수 있다. 1005의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 1005의 동작은 도 8을 참조하여 설명된 바와 같이 스토리지 관리자에 의해 수행될 수 있다.
1010에서, 방법은 래치 세트가 메모리 어드레스를 저장하고 있음을 나타내는 적어도 하나의 비트를 래치에 저장하는 단계를 포함할 수 있다. 일부 예들에서, 래치는 복구 회로에 포함될 수 있다. 1010의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 1010의 동작은 도 8을 참조하여 설명된 바와 같이 스토리지 관리자에 의해 수행될 수 있다.
1015에서, 적어도 하나의 비트를 나타내는 신호를 래치 세트 및 전력 공급원(예를 들어, 전력 공급원(725-a))과 결합된 스위칭 구성요소(예를 들어, 스위칭 구성요소(720-a))로 전송하는 단계를 포함할 수 있다. 1015의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1015의 동작들은 도 8을 참조하여 설명된 바와 같이 시그널링 관리자에 의해 수행될 수 있다.
1020에서, 방법은 적어도 하나의 비트를 나타내는 신호에 기초하여, 스위칭 구성요소를 활성화하여 전력 공급원을 래치 세트와 결합시키는 단계를 포함할 수 있다. 1020의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1020의 동작들은 도 8을 참조하여 설명된 바와 같이 구성요소 관리자에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(1000)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 관련된 메모리 어드레스를 래치 세트에 저장하는 단계, 래치 세트가 메모리 어드레스를 저장하고 있음을 나타내는 적어도 하나의 비트를 래치에 저장하는 단계, 적어도 하나의 비트를 나타내는 신호를 상기 래치 세트 및 전력 공급원과 결합된 스위칭 구성요소에 전송하는 단계, 및 상기 적어도 하나의 비트를 나타내는 신호에 기초하여, 상기 스위칭 구성요소를 활성화시켜 상기 전력 공급원을 상기 래치 세트와 결합시키는 단계를 수행하기 위한 특징, 수단, 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 기술된 방법(1000) 및 장치의 일부 예는 신뢰할 수 없는 것으로 식별된 제 2 메모리 구성요소와 관련된 제 2 메모리 어드레스를 제 2 래치 세트에 저장하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다. 이러한 경우에, 스위칭 구성요소를 활성화 시키면 전력 공급원을 제 2 래치 세트와 결합시킬 수 있다. 이러한 래치 세트는 논리 그룹(610)에 포함된 복구 회로(예를 들어, 복구 회로(615-a))에 포함될 수 있고, 또는, 제 2 래치가 논리 그룹(710)에 포함된 복구 회로(예를 들어, 복구 회로(715-a))에 포함될 수 있다. 본 명세서에 기술된 방법(1000) 및 장치는 제 2 래치 세트가 신뢰할 수 없는 것으로 식별된 제 2 메모리 구성요소와 관련된 제 2 메모리 어드레스를 저장하고 있는지 여부를 나타내는 적어도 하나의 제 2 비트를 제 2 래치에 저장하는 단계, 및 적어도 하나의 제 2 비트에 기초하여 제 2 스위칭 구성요소(예를 들어, 스위칭 구성요소(720-b))의 상태를 수정하는 단계를 수행하기 위한 동작, 특징, 수단, 또는 명령어를 더 포함할 수 있다. 제 2 스위칭 구성요소는 전력 공급원 및 제 2 래치 세트와 결합될 수 있다.
본 명세서에 기술된 방법(1000) 및 장치의 일부 예에서, 제 2 스위칭 구성요소의 상태를 수정하기 위한 동작, 특징, 수단 또는 명령은 (예를 들어, 제 2 래치 세트가 제 2 메모리 어드레스를 저장하고 있음을 적어도 하나의 제 2 비트가 표시할 때) 스위칭 구성요소를 비활성화시켜서 전력 공급원을 제 2 래치 세트로부터 격리시키기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본 명세서에 기술된 방법(1000) 및 장치의 일부 예에서, 제 2 스위칭 구성요소의 상태를 수정하기 위한 동작, 특징, 수단 또는 명령은 (예를 들어, 적어도 하나의 제 2 비트가 제 2 래치 세트가 제 2 메모리 어드레스를 저장하지 않을 수 있음을 나타낼 때) 제 2 스위칭 구성요소를 활성화시켜서 전력 공급원으로부터 제 2 래치 세트로의 전도성 경로를 확립하기 위한 동작, 특징, 수단 또는 명령을 포함할 수 있다.
위에서 설명된 방법들은 가능한 구현들을 설명하고, 동작들 및 단계들은 재배치되거나 달리 수정될 수 있고 다른 구현들이 가능하다는 것을 주목해야 한다. 또한, 2 가지 이상의 방법으로부터의 부분이 조합될 수 있다.
일부 예들에서, 방법(1000)은 장치에 의해 수행될 수 있다. 장치는 (예를 들어, 복구 회로(615-a 또는 715-a)에서) 메모리 어드레스 정보를 저장하도록 구성된 래치 세트, 결함성으로 식별된 액세스 라인과 연관된 메모리 어드레스가 래치 세트에 저장되어 있는지를 나타내는 적어도 하나의 비트를 저장하도록 구성된 (예를 들어, 동일한 복구 회로 내의) 래치, 래치 세트 및 래치와 결합된 전력 공급원(예를 들어, 전력 공급원(625) 또는 전력 공급원(725-a)), 및 래치와 결합되어, 래치에 저장된 적어도 하나의 비트에 기초하여 활성화 또는 비활성화되도록 구성된 스위칭 구성요소(예를 들어, 스위칭 구성요소(620) 또는 스위칭 구성요소(720-a))를 포함할 수 있다.
일부 예들에서, 스위칭 구성요소는 래치의 출력과 결합될 수 있고, 적어도 하나의 비트를 나타내는 신호를 수신하도록 구성될 수 있다.
일부 예들에서, 래치 세트가 메모리 어드레스를 저장하고 있음을 적어도 하나의 비트가 나타낼 때, 스위칭 구성요소는 전력 공급원으로부터 래치 세트로의 전도성 경로를 설정하도록 구성될 수 있다.
일부 예들에서, 래치 세트가 메모리 어드레스와는 다른 정보를 저장하는 것을 적어도 하나의 비트가 나타낼 때 스위칭 구성요소는 래치 세트로부터 전력 공급원을 격리시키도록 구성될 수 있다.
장치의 일부 예는 결함성으로 식별된 제 2 액세스 라인과 연관된 제 2 메모리 어드레스를 저장하도록 구성된 (예를 들어, 다른 복구 회로(615) 또는 복구 회로(715-b) 내의) 제 2 래치 세트, 및 제 2 래치 세트가 제 2 메모리 어드레스를 저장하는지 여부를 나타내는 적어도 하나의 제 2 비트를 저장하도록 구성된 제 2 래치를 포함할 수 있다.
일부 예들에서, 스위칭 구성요소(예를 들어, 스위칭 구성요소(620))는 래치 세트가 메모리 어드레스 정보와는 다른 정보를 저장함을 래치에 의해 저장된 적어도 하나의 비트가 표시할 때, 제 2 래치 세트 및 제 2 래치로부터 전력 공급원을 격리시키도록 구성될 수 있다.
장치의 일부 예는, 제 2 래치와 결합되어, 제 2 래치에 저장된 적어도 하나의 제 2 비트에 기초하여 전력 공급원으로부터 제 2 래치 세트로 제 2 전도성 경로를 확립하도록 구성되는, 제 2 스위칭 구성요소(예를 들어, 스위칭 구성요소(720-b))를 포함할 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 그 임의의 조합으로 나타낼 수 있다. 일부 도면은 단일 신호로서 신호를 도시할 수 있으며; 그러나, 신호는 신호의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있음을 당업자는 이해할 것이다.
본원에서 사용되는 용어 "가상 접지"는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 결합되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 약 0V로 돌아갈 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지 중인" 또는 "가상 접지되는"은 약 0V에 연결된 것을 의미한다.
"전기 통신", "전도성 접촉", "연결된" 및 "결합된"이라는 용어는 구성요소들 간의 신호 흐름을 지원하는 구성요소들 간의 관계를 지칭할 수 있다. 구성요소 간의 신호 흐름을 지원할 수 있는 구성요소들 간에 전도성 경로가 있는 경우, 구성요소는 서로 전기적으로 통신(또는 전도성 접촉, 연결, 또는 결합)한다고 간주된다. 임의의 주어진 시간에, 서로 전기 통신하는(또는 이와 접촉하거나 이와 연결되거나 연결되는) 구성요소들 사이의 전도성 경로는 연결된 구성요소들을 포함하는 장치의 동작에 기초한 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소 사이의 전도성 경로는 구성요소 사이의 직접 전도성 경로일 수도 있고, 연결된 구성요소 사이의 전도성 경로가, 스위치, 트랜지스터 또는 다른 구성요소와 같은 중간 구성요소를 포함할 수 있는 간접 전도성 경로일 수도 있다. 일부 경우에, 예를 들어 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성요소를 사용하여, 소정 시간 동안, 연결된 구성요소 사이의 신호 흐름이 중단될 수 있다.
"결합"(coupling)이라는 용어는 현재 신호가 전도성 경로를 통해 구성요소들 사이에서 통신될 수 없는, 구성요소들 간의 개방-회로 관계로부터, 신호가 전도성 경로를 통해 구성요소들 사이에서 통신할 수 있는, 구성요소들 간의 폐-회로 관계까지 옮겨가는 조건을 지칭한다. 제어기와 같은 구성요소가 다른 구성요소들과 함께 결합될 때, 구성요소는 앞서 신호를 통과시키지 않았던 전도성 경로를 통해 다른 구성요소들 간에 신호를 흐르게 하는 변화를 개시한다.
"격리된"(isolated)이라는 용어는 구성요소들 간에 현재 신호가 흐를 수 없는, 구성요소들 간의 관계를 지칭한다. 구성요소들은 이들 간에 걔방 회로가 있을 경우 서로로부터 격리된다. 예를 들어, 구성요소들 사이에 위치한 스위치에 의해 분리된 두 구성요소들은 스위치가 열릴 때 서로로부터 격리된다. 제어기가 두 구성요소를 서로로부터 격리시킬 때, 제어기는 앞서 신호가 흘렀던 전도성 경로를 이용하여 구성요소들 간에 신호 흐름을 방지하는 변화를 일으킨다.
본원에 사용된 용어 "층"은 기하학적 구조의 지층 또는 시트를 지칭한다. 각 층은 3차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있고 표면의 적어도 일부를 덮을 수 있다. 예를 들어, 층은 2차원이 3차원, 예를 들어 박막보다 큰 3차원 구조일 수 있다. 층은 상이한 요소, 구성요소 및/또는 재료를 포함할 수 있다. 일부 경우에, 하나의 층은 둘 이상의 서브 층으로 구성될 수 있다. 첨부된 도면 중 일부에서, 3차원 층의 2차원이 예시의 목적으로 도시되어있다.
메모리 어레이를 포함하여 본 명세서에서 논의된 장치는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 SOI(silicon-on-insulator) 기판 또는 다른 기판상의 반도체 물질의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3-단자 장치를 포함할 수 있다. 단자는 전도성 재료, 예를 들어 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑 된, 예를 들어 축퇴된, 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도(lightly-doped) 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수의 캐리어는 전자임), FET는 n 형 FET라고 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수의 캐리어가는 정공인 경우), FET는 p 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n 형 FET 또는 p 형 FET에 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 여기에 기술된 설명은 예시적인 구성을 기술할 뿐이고, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용된 용어 "예시적인"은 "예, 실례 또는 예시로서 제공되는"을 의미하며, "바람직한"또는 "다른 예보다 유리한" 것은 아니다. 상세한 설명은 기술된 기술의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정 세부 사항 없이도 실시될 수 있다. 일부 예에서, 공지된 구조 및 장치는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 레이블을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 유사한 구성요소를 구별하는 대시(dsah) 및 제 2 레이블로 참조 레이블을 따름으로써 식별될 수 있다. 명세서에서 제 1 참조 레이블만 사용되는 경우, 설명은 제 2 참조 레이블에 상관없이 동일한 제 1 참조 레이블을 갖는 유사한 구성요소 중 어느 하나에 적용될 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 상이한 기술 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에 기술된 기능을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는, 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로 프로세서는 임의의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)으로서 구현될 수 있다.
본 명세서에 기술된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상술된 기능들은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들 중 임의의 조합에 의해 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여, 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에서 사용된 항목 목록(예를 들어, "적어도 하나 중 하나"또는 "하나 이상"과 같은 문구로 시작되는 항목 목록) 중의 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 리스트를 나타낸다. 또한, 본 명세서에서 사용된 어구 "~에 기초한"은 닫힌 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여" 기술된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기초할 수 있다. 다시 말해서, 본 명세서에서 사용된 "기초"라는 문구는 "적어도 부분적으로 기초한"의 문구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 비일시적 컴퓨터 저장 매체 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디스크, 또는 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 명령어 또는 데이터 구조 형태의 요망되는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있는 그외 다른 비일시적 매체를 포함할 수 있지만, 이에 제한되지는 않는다. 또한, 모든 연결은 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), DSL(Digital Subscriber Line) 또는 무선 기술, 가령, 적외선, 전파(radio) 및 마이크로파를 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 소프트웨어를 전송하는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), DSL(digital subscriber line) 또는 적외선, 전파 및 마이크로 웨이브와 같은 무선 기술이 매체 정의에 포함된다. 본 명세서에 사용된 디스크(Disk) 및 디스크(Disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루레이 디스크를 포함하며, 디스크(Disk)는 일반적으로 자기적으로 데이터를 재생하고, 디스크(Disc)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 발명을 실시하거나 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에 기술된 예 및 설계에 제한되지 않고 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (24)

  1. 결함성으로 식별된 액세스 라인과 관련된 어드레스 비트를 저장하도록 구성된 제 1 래치;
    상기 제 1 래치가 상기 어드레스 비트를 저장하고 있음을 나타내는 적어도 하나의 비트를 저장하도록 구성된 제 2 래치;
    상기 제 1 래치와 결합되고, 상기 제 1 래치에 저장된 상기 어드레스 비트를 나타내는 신호에 대해 로직 연산을 수행하도록 구성된, 제 1 로직 구성요소; 및
    상기 제 2 래치에 결합되고, 상기 제 2 래치에 저장된 상기 적어도 하나의 비트에 적어도 부분적으로 기초하여, 메모리 액세스 동작을 위해 선택된 액세스 라인과 관련된 제 2 어드레스 비트를 나타내는 제 2 신호를, 상기 제 1 로직 구성요소에 전송하도록 구성된, 제 2 로직 구성요소를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 제 2 래치의 출력 및 상기 제 2 로직 구성요소의 입력과 결합된 전도성 경로; 및
    상기 제 2 로직 구성요소의 출력 및 상기 제 1 로직 구성요소의 입력과 결합된 제 2 전도성 경로를 더 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 제 2 로직 구성요소의 출력과 결합된 인버터; 및
    상기 인버터의 출력 및 제 1 로직 구성요소의 제 2 입력과 결합된 제 3 전도성 경로를 더 포함하는, 장치.
  4. 제 1 항에 있어서,
    상기 제 1 로직 구성요소의 출력 및 상기 제 2 래치의 출력과 결합된 제 3 로직 구성요소를 더 포함하는, 장치.
  5. 제 1 항에 있어서, 상기 제 1 래치는 상기 어드레스 비트를 나타내는 신호를 상기 제 1 로직 구성요소에 출력하도록 구성되고, 상기 제 2 래치는 상기 적어도 하나의 비트를 나타내는 제 3 신호를 상기 제 2 로직 구성요소에 출력하도록 구성되는, 장치.
  6. 제 1 항에 있어서, 상기 제 2 로직 구성요소는 AND 구성요소를 포함하고, 상기 장치는 상기 AND 구성요소 및 상기 제 1 로직 구성요소와 결합된 인버터를 더 포함하며, 상기 인버터는 상기 제 2 어드레스 비트의 상보 버전을 나타내는 제 3 신호를 상기 제 1 로직 구성요소로 전송하도록 구성되는, 장치.
  7. 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 관련된 제 1 어드레스 비트를 제 1 래치에 저장하는 단계;
    상기 제 1 래치가 상기 제 1 어드레스 비트를 저장하고 있음을 나타내는 인에이블 비트를 제 2 래치에 저장하는 단계;
    메모리 액세스 동작을 위해 선택된 메모리 구성요소와 관련된 제 2 어드레스 비트 및 상기 인에이블 비트를 나타내는 신호에 대해 로직 연산을 수행하는 단계; 및
    상기 로직 연산에 적어도 부분적으로 기초하여 상기 제 2 어드레스 비트를 나타내는 신호를 상기 제 1 래치와 결합된 로직 구성요소로 출력하는 단계를 포함하는, 방법.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 어드레스 비트를 나타내는 신호에 대해 제 2 로직 연산을 상기 로직 구성요소에서 수행하는 단계; 및
    상기 제 2 로직 연산에 적어도 부분적으로 기초하여 제 2 신호를 출력하는 단계를 더 포함하는, 방법.
  9. 제 8 항에 있어서,
    로직 구성요소에 의해 출력된 제 2 신호 및 상기 인에이블 비트를 나타내는 제 3 신호에 대해 제 3 로직 연산을 제 2 로직 구성요소에서 수행하는 단계; 및
    상기 제 3 로직 연산에 적어도 부분적으로 기초하여 상기 제 1 어드레스 비트가 상기 제 2 어드레스 비트와 일치 하는지를 나타내는 제 4 신호를 출력하는 단계를 더 포함하는, 방법.
  10. 제 7 항에 있어서,
    제 2 래치로부터 상기 인에이블 비트를 제 2 로직 구성요소에서 수신하는 단계; 및
    상기 로직 연산을 수행하는 상기 제 2 로직 구성요소에서 제 2 어드레스 비트를 수신하는 단계를 더 포함하는, 방법.
  11. 제 7 항에 있어서,
    상기 로직 연산을 수행한 후 제 2 어드레스 비트를 반전시키는 단계; 및
    상기 반전된 제 2 어드레스 비트를 상기 제 1 래치와 결합된 로직 구성요소로 시그널링하는 단계를 더 포함하는, 방법.
  12. 제 11 항에 있어서,
    제 1 어드레스 비트, 제 2 어드레스 비트 및 반전된 제 2 어드레스 비트를 나타내는 신호들에 대해 제 2 로직 연산을 수행하는 단계를 더 포함하는, 방법.
  13. 메모리 어드레스 정보를 저장하도록 구성된 래치 세트;
    상기 래치 세트가 결함으로 식별된 액세스 라인과 관련된 메모리 어드레스를 저장하는지 여부를 나타내는 적어도 하나의 비트를 저장하도록 구성된 래치;
    상기 래치 세트 및 래치와 결합된 전력 공급원; 및
    상기 래치와 결합되고, 상기 래치에 저장된 적어도 하나의 비트에 적어도 부분적으로 기초하여 활성화 또는 비활성화되도록 구성된, 스위칭 구성요소를 포함하는, 장치.
  14. 제 13 항에 있어서, 상기 스위칭 구성요소는 상기 래치의 출력과 결합되고, 상기 적어도 하나의 비트를 나타내는 신호를 수신하도록 구성되는, 장치.
  15. 제 13 항에 있어서, 상기 스위칭 구성요소는 상기 래치 세트가 상기 메모리 어드레스를 저장함을 상기 적어도 하나의 비트가 나타낼 때 상기 전력 공급원으로부터 상기 래치 세트까지 전도성 경로를 구축하도록 구성되는, 장치.
  16. 제 13 항에 있어서, 상기 스위칭 구성요소는 상기 래치 세트가 상기 메모리 어드레스와는 다른 정보를 저장하는 것을 상기 적어도 하나의 비트가 나타낼 때 상기 래치 세트로부터 상기 전력 공급원을 격리시키도록 구성되는, 장치.
  17. 제 13 항에 있어서,
    결함으로 식별된 제 2 액세스 라인과 관련된 제 2 메모리 어드레스를 저장하도록 구성된 제 2 래치 세트; 및
    상기 제 2 래치 세트가 상기 제 2 메모리 어드레스를 저장하는지 여부를 나타내는 적어도 하나의 제 2 비트를 저장하도록 구성된 제 2 래치를 더 포함하는, 장치.
  18. 제 17 항에 있어서, 상기 스위칭 구성요소는 상기 래치 세트가 상기 메모리 어드레스 정보와는 다른 정보를 저장함을 상기 래치에 의해 저장된 상기 적어도 하나의 비트가 나타낼 때 상기 전력 공급원을 상기 제 2 래치 세트 및 상기 제 2 래치로부터 격리시키도록 구성되는, 장치.
  19. 제 17 항에 있어서,
    상기 제 2 래치와 결합되고, 상기 제 2 래치에 저장된 상기 적어도 하나의 제 2 비트에 적어도 부분적으로 기초하여 상기 전력 공급원으로부터 상기 제 2 래치 세트까지 제 2 전도성 경로를 구축하도록 구성된, 제 2 스위칭 구성요소를 더 포함하는, 장치.
  20. 신뢰할 수 없는 것으로 식별된 메모리 구성요소와 관련된 메모리 어드레스를 래치 세트에 저장하는 단계;
    상기 래치 세트가 상기 메모리 어드레스를 저장하고 있음을 나타내는 적어도 하나의 비트를 래치에 저장하는 단계;
    상기 적어도 하나의 비트를 나타내는 신호를 상기 래치 세트 및 전력 공급원과 결합된 스위칭 구성요소로 전송하는 단계; 및
    적어도 하나의 비트를 나타내는 신호에 적어도 부분적으로 기초하여, 스위칭 구성요소를 활성화하여 전력 공급원 세트를 래치 세트와 결합시키는 단계를 포함하는, 방법.
  21. 제 20 항에 있어서,
    신뢰할 수 없는 것으로 식별된 제 2 메모리 구성요소와 관련된 제 2 메모리 어드레스를 제 2 래치 세트에 저장하는 단계 - 상기 스위칭 구성요소를 활성화시키는 단계는 상기 전력 공급원을 상기 제 2 래치 세트와 결합함 - 를 더 포함하는, 방법.
  22. 제 20 항에 있어서,
    신뢰할 수 없는 것으로 식별된 제 2 메모리 구성요소와 관련된 제 2 메모리 어드레스를 제 2 래치 세트가 저장하는지 여부를 나타내는 적어도 하나의 제 2 비트를 제 2 래치에 저장하는 단계; 및
    적어도 하나의 제 2 비트에 적어도 부분적으로 기초하여 제 2 스위칭 구성요소의 상태를 수정하는 단계 - 제 2 스위칭 구성요소는 전력 공급원 및 제 2 래치 세트와 결합 됨 - 를 더 포함하는, 방법.
  23. 제 22 항에 있어서, 상기 제 2 스위칭 구성요소의 상태를 수정하는 단계는:
    상기 제 2 래치 세트가 상기 제 2 메모리 어드레스를 저장하고 있음을 상기 적어도 하나의 제 2 비트가 나타낼 때, 상기 스위칭 구성요소를 비활성화시켜서 상기 제 2 래치 세트로부터 상기 전력 공급원을 격리시키는 단계를 포함하는, 방법.
  24. 제 22 항에 있어서, 상기 제 2 스위칭 구성요소의 상태를 수정하는 단계는:
    상기 제 2 래치 세트가 상기 제 2 메모리 어드레스를 저장하고 있지 않다고 상기 적어도 하나의 제 2 비트가 나타낼 때, 상기 제 2 스위칭 구성요소를 활성화시켜서 전력 공급원으로부터 제 2 래치 세트까지 전도성 경로를 구축하는 단계를 포함하는, 방법.
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