DE102005001520A1

DE102005001520A1 - Integrierte Speicherschaltung und Verfahren zum Reparieren eines Einzel-Bit-Fehlers

Info

Publication number: DE102005001520A1
Application number: DE102005001520A
Authority: DE
Inventors: Peter Pöchmüller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-01-13
Filing date: 2005-01-13
Publication date: 2006-07-27
Also published as: US7372750B2; US20060203567A1

Abstract

Die Erfindung betrifft eine integrierte Speicherschaltung mit einem Speicherzellenfeld (1), das an Wortleitungen (3) und Bitleitungen (4) angeordnete Speicherzellen (2) umfasst, und mit einer Reparaturschaltung (9) zum Reparieren eines Einzel-Bit-Fehlers in einer der Speicherzellen, wobei die Reparaturschaltung (9) umfasst: DOLLAR A - einen Fehlerspeicher (11) zum Speichern einer Reparaturinformation, DOLLAR A - eine Zuordnungseinheit (10), um beim Zugreifen auf eine Adresse des Speicherzellenfeldes (1) abhängig von der Reparaturinformation entweder auf einen Speicherbereich des Speicherzellenfeldes (1) oder auf einen Redundanzspeicherbereich zuzugreifen, und DOLLAR A - eine Testeinheit (12) zum Ermitteln der Reparaturinformation, wobei die Testeinheit umfasst: DOLLAR A - eine Schreibeinheit (7, 8), die nacheinander ersten Testdaten und zweite Testdaten in mehrere Speicherzellen (2) eines Speicherbereichs des Speicherzellenfeldes (1) schreibt, DOLLAR A - eine Ausleseeinheit (7, 8), die in dem Speicherbereich gespeicherte Daten ausliest, DOLLAR A - eine Modifizierungseinheit (19), um die Bits der ausgelesenen Daten so zu modifizieren, dass sich die Position jedes Bits ändert und jedes der Bits invertiert wird, um die zweiten Testdaten bereitzustellen, die anschließend mithilfe der Schreibeinheit (7, 8) in den Speicherbereich geschrieben werden, DOLLAR A - eine Vergleichereinheit (14), um die nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit Erwartungsdaten zu vergleichen und abhängig von dem ...

Description

Die Erfindung betrifft eine integrierte Speicherschaltung mit einem Speicherzellenfeld und einer Reparaturschaltung zum Reparieren eines Einzel-Bit-Fehlers. Die Erfindung betrifft weiterhin ein Verfahren zum Reparieren eines Einzel-Bit-Fehlers in einer integrierten Speicherschaltung.

Speicherzellen von integrierten Speicherschaltungen, insbesondere von DRAM-Speicherschaltungen, können einer Degradation unterliegen, wenn diese Verfahrensschritten mit hohen Temperaturen ausgesetzt sind, wie sie beispielsweise beim Einhäusen oder Verlöten auftreten können. Daher kann es vorkommen, dass bei zuvor getesteten und fehlerfreien Speicherschaltungen nach dem Zusammenbau zu einem Modul Speicherzellen ausfallen und dadurch Einzel-Bit-Fehler auftreten, die das Modul unbrauchbar machen und sich erheblich auf die Ausbeute beim Herstellen von Speichermodulen auswirken. Solche Speichermodule werden daher durch eine Reparaturschaltung repariert, wobei diese dann manuell mit Hilfe einer elektrischen Fuse programmiert werden und anschließend erneut getestet werden. Das Reparieren mit Hilfe einer elektrischen Fuse wird durch einen externen Zugriff durchgeführt. Das Reparieren erfordert überlicherweise einen erneuten Test, das Speichern einer Fehleradresse in einem Fehleradressenspeicher und das anschließende Reparieren durch das Beschreiben der Fuse, um die zuvor bestimmte defekte Speicherzelle zu reparieren. Dieses Vorgehen ist aufwändig und stellt einen erheblichen Kostenfaktor bei der Herstellung eines Speichermoduls mit mehreren Speicherschaltungen dar.

Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Speicherschaltung zur Verfügung zu stellen, die eine bessere Ausbeute beim Zusammenbau zu einem Speichermodul ermöglicht.

Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, mit dem Einzel-Bit-Fehler in einer integrierten Speicherschaltung nach dem Zusammenbau zu einem Speichermodul repariert werden kann.

Diese Aufgaben werden durch die integrierte Speicherschaltung nach einem der Ansprüche 1 und 4, das Testsystem nach Anspruch und durch das Verfahren zum Reparieren eines Einzel-Bit-Fehlers nach Anspruch 9 gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine integrierte Speicherschaltung mit einem Speicherzellenfeld und einer Reparaturschaltung vorgesehen. Das Speicherzellenfeld weist an Wortleitungen und Bitleitung angeordnete Speicherzellen auf. Die Reparaturschaltung dient zum Reparieren eines Einzel-Bit-Fehlers in einer der Speicherzellen des Speicherzellenfeldes und umfasst einen Fehlerspeicher zum Speichern einer Reparaturinformation, eine Zuordnungseinheit, um beim Zugreifen auf eine Adresse des Speicherzellenfeldes abhängig von der Reparaturinformation entweder auf einen Speicherbereich des Speicherzellenfeldes oder auf einen Redundanzspeicherbereich zuzugreifen und eine Testeinheit zum Ermitteln der Reparaturinformationen auf. Die Testeinheit umfasst eine Schreibeinheit, die nacheinander erste Testdaten und zweite Testdaten in mehrere Speicherzellen eines Speicherbereichs des Speicherzellenfeldes schreibt, eine Ausleseeinheit, die in dem Speicherbereich gespeicherte Daten ausliest, eine Modifizierungseinheit, um die Bits der ausgelesenen Daten so zu modifizieren, dass sich die Position jedes Bits ändert und jedes der Bits invertiert wird, um die zweiten Testdaten bereitzustellen, die anschließend mit Hilfe der Schreibeinheit in den Speicherbereich geschrieben werden, und eine Vergleichereinheit, um die nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit Erwartungsdaten zu ver gleichen und abhängig von dem Vergleichsergebnis die Reparaturinformation bereitzustellen.

Die integrierte Speicherschaltung der vorliegenden Erfindung ermöglicht eine selbsttätige Reparatur eines Einzel-Bit-Fehlers in einer der Speicherzellen des Speicherzellenfeldes mit Hilfe einer Reparaturschaltung, die einen einfachen Test durchführt, der ausreicht, einen Einzel-Bit-Fehler zu ermitteln, der aufgrund einer Degradation einer Speicherzelle auftritt. Ein solcher Einzel-Bit-Fehler äußert sich üblicherweise darin, dass nach einem thermischen Stress entweder eine logische „1" oder eine logische „0" sich nicht mehr in der fehlerhaften Speicherzelle speichern lässt. Um einen solchen Fehler feststellen zu können, muss daher in einem Testverfahren überprüft werden, ob in jeder Speicherzelle eine logische „0" und eine logische „1" zuverlässig gespeichert werden kann, um die Fehlerfreiheit der Speicherzelle feststellen zu können. Ein entsprechender Test der Speicherzellen muss daher durch ein Schreiben einer logischen „0" und einer logischen „1" in jede der Speicherzellen und ein anschließendes Auslesen durchgeführt werden. Das erfindungsgemäße Verfahren sieht nun vor, zunächst erste Testdaten in einen Speicherbereich zu schreiben und anschließend auszulesen, wobei die ausgelesenen Daten modifiziert werden, indem diese invertiert werden und die Datenbits in ihrer Position geändert werden, und als zweite Testdaten in die Speicherzellen geschrieben werden. Somit wird ein Testen des Speicherns einer logischen „0" und einer logischen „1" für jede der Speicherzellen vorgenommen.

Damit ein Fehler, bei dem weder eine logische „0" noch eine logische „1" in der fehlerhaften Speicherzelle gespeichert werden können nicht dazu führt, dass sich die erkannten Fehler gegenseitig aufheben, werden die nach dem Schreiben der ersten Testdaten ausgelesenen Daten so modifiziert, dass sich die Position jedes Bits der ausgelesenen Daten ändert, bevor diese als zweite Testdaten (invertiert) erneut in den Speicherbereich geschrieben werden. Da ohnehin beim Testen auf Modulebene in der zu testenden Speicherschaltung in der Regel nur Einzel-Bit-Fehler zu erwarten sind (die Wahrscheinlichkeit für den Ausfall mehrerer Speicherzellen ist sehr gering), kann durch Vergleichen des nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit den Erwartungsdaten festgestellt werden, ob mindestens ein Fehler in dem getesteten Speicherbereich aufgetreten ist. Da die Reparaturschaltung so vorgesehen ist, dass der gesamte Speicherbereich durch einen Redundanzspeicherbereich ersetzt wird, sobald ein Fehler erkannt worden ist, ist es nicht notwendig, die genaue Position des Einzel-Bit-Fehlers in dem Speicherbereich zu ermitteln. Die erfindungsgemäße Speicherschaltung ermöglicht es somit, durch Bereitstellen einer einfach gestalteten Testeinheit eine Reparaturinformation zu ermitteln, mit der mit Hilfe der Reparaturschaltung ein Einzel-Bit-Fehler in der integrierten Speicherschaltung repariert werden kann.

Gemäß einer weiteren Ausführungsform der Erfindung kann die Reparaturschaltung eine Programmierschaltung zum Beschreiben des Fehlerspeichers abhängig von der Reparaturinformation aufweisen. Insbesondere kann dabei der Fehlerspeicher einen Permanentspeicher aufweisen, der die gespeicherte Information unabhängig von einem Anlegen einer Versorgungsspannung speichert. Vorzugsweise ist der Permanentspeicher als ein elektrisches Fuse ausgebildet.

Es kann vorgesehen sein, dass eine Testdatenbereitstellungseinheit die ersten Testdaten als eine Bitfolge bereitstellt. Insbesondere kann die Testdatenbereitstellungseinheit als erste Testdaten eine Folge gleicher logischer Zustände bereitstellen, wobei die der Vergleichereinheit bereitgestellten Erwartungsdaten den invertierten ersten Testdaten entsprechen.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine integrierte Speicherschaltung mit einem Speicherzellenfeld und mit einer Reparaturschaltung zum Reparieren eines Einzel-Bit-Fehlers in einer der Speicherzellen des Speicherzellenfeldes vorgesehen. Die Reparaturschaltung umfasst einen Fehlerspeicher zum Speichern einer Reparaturinformation, eine Zuordnungseinheit, um beim Zugreifen auf eine Adresse des Speicherzellenfeldes abhängig von der Reparaturinformation entweder auf einen Speicherbereich des Speicherzellenfelds oder auf einen Redundanzspeicherbereich zuzugreifen und eine Testeinheit zum Ermitteln der Reparaturinformation. Die Testeinheit umfasst eine Schreibeinheit, die nacheinander erste Testdaten und zweite Testdaten in mehrere Speicherzellen eines Speicherbereichs des Speicherzellenfelds schreibt, eine Ausleseeinheit, die in dem Speicherbereich gespeicherte Daten ausliest, eine Vergleichereinheit, um die nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit Erwartungsdaten vergleicht und abhängig von dem Vergleichsergebnis die Reparaturinformation bereitstellt, und eine Schnittstelleneinheit, um die ersten und zweiten Testdaten von extern zu empfangen und die ausgelesenen Daten nach extern zu senden. Ferner ist eine Erwartungsdatenbereitstellungseinheit vorgesehen, um die Erwartungsdaten bereit zu stellen.

Die integrierte Speicherschaltung gemäß diesem Aspekt der vorliegenden Erfindung hat den Vorteil, dass der Schaltungsaufwand zum Reparieren der Speicherschaltung sehr gering ist, da lediglich das Reparieren anhand der Reparaturinformation innerhalb der integrierten Speicherschaltung vorgenommen wird, nicht jedoch das Bereitstellen der Testdaten, z.B. durch einen sogenannten BIST-Schaltkreis. Dazu ist eine Schnittstelleneinheit vorgesehen, die mit einer externen Testdateneinheit verbunden wird, so dass das Testen des Speicherzellenfeldes durch die externe Testereinheit vorgenommen wird. Die externe Testereinheit stellt die ersten und zweiten Testdaten so zur Verfügung, dass die nach dem Schreiben der zweiten Testdaten in dem Speicherzellenfeld gespeicherten Daten den von der Erwartungsdatenbereitstellungseinheit bereitgestellten Erwartungsdaten entsprechen. Bei Abweichung der in dem Speicherzellenfeld in einem Speicherbereich gespeicherten Daten von den Erwartungsdaten wird ein Fehler erkannt, der zur Generierung der Reparaturinformation führt, wodurch der betreffende Speicherbereich durch einen redundanten Speicherbereich ersetzt wird.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Testsystem mit einer externen Testereinheit und einer zu reparierenden integrierten Speicherschaltung vorgesehen. Das Testsystem stellt die ersten Testdaten bereit und liest die geschriebenen ersten Testdaten aus der integrierten Speicherschaltung aus. Die Testereinheit generiert die zweiten Testdaten, indem jenes Bit der ausgelesenen Daten invertiert und in seiner Position verändert wird, und wobei die zweiten Testdaten der integrierten Speicherschaltung bereitgestellt werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Reparieren eines Einzel-Bit-Fehlers in einer integrierten Speicherschaltung mit einem Speicherzellenfeld vorgesehen. Das Verfahren umfasst die Schritte des Schreibens von ersten Testdaten in einen Speicherbereich der integrierten Speicherschaltung, des Auslesens der Daten aus dem Speicherbereich, des Modifizierens der ausgelesenen Daten, indem die Datenbits des Speicherbereichs invertiert und in ihrer Position geändert werden, des erneuten Schreibens der modifizierten Daten in den Speicherbereich, des erneuten Auslesens der Daten aus dem Speicherbereich, des Vergleichens der nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit Erwartungsdaten und des Bereitstellens der Reparaturinformation abhängig von einem Ergebnis des Vergleichens.

Das erfindungsgemäße Verfahren stellt eine einfache Möglichkeit dar, einen Einzel-Bit-Fehler in einem Speicherbereich einer integrierten Speicherschaltung selbsttätig zu erkennen und eine diesbezügliche Reparaturinformation zur Verfügung zu stellen. Die Reparaturinformation dient dazu, den Speicherbereich mit der fehlerhaften Speicherzelle mit einem Redundanz speicherbereich durch Programmierung eines Fehlerspeichers zu ersetzen.

Es kann vorgesehen sein, dass die Reparaturinformation dauerhaft gespeichert wird.

Gemäß einer bevorzugten Ausführungsform wird beim Zugreifen auf eine Adresse des Speicherzellenfeldes abhängig von der Reparaturinformation entweder auf einen Speicherbereich des Speicherzellenfeldes oder auf einen Redundanzspeicherbereich zugegriffen.

Bevorzugte Ausführungsformen der Erfindung werden nachfolgend in Verbindung mit den beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein Blockschaltbild einer integrierten Speicherschaltung gemäß einer bevorzugten Ausführungsform der Erfindung; und
2 ein Blockschaltbild einer integrierten Speicherschaltung gemäß einer weiteren bevorzugten Ausführungsform der Erfindung.
Die 1 zeigt ein Blockschaltbild einer integrierten Speicherschaltung gemäß einer bevorzugten Ausführungsform der Erfindung. Die Speicherschaltung umfasst ein Speicherzellenfeld 1, das Speicherzellen 2 aufweist, die an Wortleitungen 3 und Bitleitungen 4 angeordnet sind. Die Wortleitungen 3 und die Bitleitungen 4 bilden eine Matrix, in der jede Speicherzelle 2 durch eine der Wortleitungen 3 und eine der Bitleitungen 4 adressierbar ist. Im dargestellten Ausführungsbeispiel sind die Speicherzellen vorzugsweise DRAM-Speicherzellen. Es können jedoch auch beliebige andere Speicherzellen vorgesehen sein, die über Wortleitungen 3 und Bitleitungen 4 adressierbar sind. Die Wortleitungen 3 sind mit einem Wortleitungsdecoder 5 verbunden, der abhängig von einer Wortleitungsadresse WA eine der Wortleitungen auswählt und zum Zugreifen auf die adressierte Speicherzelle die betreffende Wortleitung 3 aktiviert. Mit Hilfe einer Spaltenadresse CA, die einem Bitleitungsdecodierer 6 zugeführt wird, werden die adressierten Bitleitungen über einen ersten Ausleseverstärker 7 mit einem zweiten Ausleseverstärker 8 verbunden, so dass die in den adressierten Speicherzellen 2 gespeicherten Daten in den zweiten Ausleseverstärker 8 eingelesen werden. Der erste Ausleseverstärker 7 weist im Wesentlichen Einzelausleseverstärker auf, die jeweils mit einem Bitleitungspaar gekoppelt sind, um einen Ladungsunterschied auf der Bitleitung nach einem Aktivieren einer entsprechenden Wortleitung 3 zu detektieren und an einem jeweiligen Ausgang der Einzelausleseverstärker bereitzustellen. Durch die Spaltenadresse CA wird nun der Ausgang/die Ausgänge des/der betreffenden Einzelausleseverstärker/s ausgewählt und mit dem zweiten Leseverstärker 8 verbunden. Im vorliegenden Fall werden vier Datenbits in den zweiten Leseverstärker 8 gleichzeitig ausgelesen. Der zweite Leseverstärker 8 dient zum Verstärken des von dem Ausleseverstärker 7 gelieferten Auslesedatum. Weiterhin dient der zweite Ausleseverstärker 8 dazu, das ausgelesen Datum in einem Latch zu speichern, so dass dieses synchron zu einem Taktsignal abgerufen werden kann.
Wenn eine solche integrierte Speicherschaltung in ein Speichermodul eingebaut wird, erfolgt dies häufig mit Hilfe von Verbindungstechniken, die die Speicherschaltungen einem Temperaturschritt aussetzen, wie es beispielsweise beim Löten der Fall ist. Ein solcher Temperaturschritt kann zu einer Degradation von Speicherzellen führen, wodurch die Datenspeicherfähigkeit der Speicherzelle beeinträchtigt oder zerstört wird. Häufig kommt es nach dem Zusammenbau der Speicherschaltung zu einem Speichermodul zu sogenannten Einzel-Bit-Fehlern, die sich in einer mangelnden Speicherfähigkeit einer Speicherzelle bezüglich einer logischen „1" und/oder einer logischen „0" äußern.
Damit nach dem Zusammenbau des Speichermoduls ein solcher Einzel-Bit-Fehler in einer der Speicherschaltungen nicht dazu führt, dass das Speichermodul unbrauchbar wird, ist erfindungsgemäß eine Reparaturschaltung 9 vorgesehen, die eine fehlerhafte Speicherzelle durch eine Umadressierung des Speicherbereichs mit der fehlerhaften Speicherzelle repariert, in dem bei Adressierung des fehlerhaften Speicherbereichs ein redundanter Speicherbereich angesprochen wird, der sich ebenfalls in dem Speicherzellenfeld 1 befindet. Der redundante Speicherbereich ist über entsprechende Wortleitungsadressen WA und Spaltenadressen CA adressierbar. Die Reparaturschaltung 9 weist dazu einen ersten Adresseingang zum Empfangen einer externen Wortleitungsadresse EWA und einen zweiten Adresseingang zum Empfangen einer externen Spaltenadresse ECA auf, die abhängig von einem Fehleradressspeicher 11 die externe Wortleitungsadresse EWA und externe Spaltenadresse ECA als Wortleitungsadresse WA bzw. Spaltenadresse CA an den Wortleitungsdecoder 5 bzw. den Bitleitungsdecoder 6 oder eine entsprechende Fehlerwortleitungsadresse FWA und Fehlerspaltenadresse FCA weiterleitet. Die in dem Fehleradressenspeicher 11 gespeicherte Fehleradresse gibt den Speicherbereich an, in dem ein Einzel-Bit-Fehler detektiert worden ist und die bei einem Zugriff durch einen redundanten Speicherbereich ersetzt werden soll, doch es wird anstelle des fehlerhaften Speicherbereichs der redundante Speicherbereich adressiert.
Das Detektieren des Einzel-Bit-Fehlers wird mit Hilfe einer Testschaltung 12 vorgenommen. Die Testschaltung 12 weist eine Teststeuereinheit 13 auf, die gemäß einem Testmodus das die Speicherstellen des Speicherzellenfelds 1 auf Einzel-Bit-Fehler überprüft. Die Teststeuereinheit 13 generiert dazu Wortleitungsadressen WA und Spaltenadressen CA, die diese an den Wortleitungsdecoder 5 bzw. an den Bitleitungsdecoder 6 anlegt. Weiterhin ist die Teststeuereinheit 13 mit dem zweiten Ausleseverstärker 8 verbunden, so dass die Testdaten, die in die zu testenden Speicherbereiche geschrieben werden sollen, ebenfalls von der Teststeuereinheit 13 vorgegeben werden können. Es ist eine Modifizierungseinheit 19 vorgesehen, um die aus dem adressierten Speicherbereich ausgelesenen Daten zu modifizieren und den zweiten Ausleseverstärker 8 erneut bereitzustellen, so dass dieser die modifizierten Daten erneut schreiben kann.
Der zweite Ausleseverstärker 8 ist mit einer Vergleicherschaltung 14 verbunden, in der die aus dem Speicherbereich ausgelesenen Daten mit Erwartungsdaten, die ebenfalls von der Teststeuereinheit 13 bereitgestellt werden, verglichen und das Vergleichsergebnis für jedes der Datenbits der ausgelesenen Daten einem Oder-Gatter 15 zugeführt, wobei eine logische „1" einen Unterschied zwischen dem entsprechenden Bit der ausgelesenen Daten und dem entsprechenden Erwartungsdatum und somit einem Fehler angibt. Ein Ausgang des Oder-Gatters 15 gibt somit eine logische „1" aus, wenn beim Vergleichen in einer der Speicherzellen des Speicherbereichs ein Fehler erkannt worden ist. Der Ausgang des Oder-Gatters 15 ist mit einem ersten UND-Gatter 16 verbunden, um den Ausgang des Oder-Gatters 15 abhängig von einem Prüfsignal Check einem Eingang eines Latches 17 und einem ersten Eingang eines zweiten UND-Gatters 18 zuzuführen. Ein Ausgang des Latches 17 ist mit einem zweiten Eingang des zweiten UND-Gatters 18 verbunden.
Die Teststeuereinheit 13 führt nun ein Testverfahren durch, um einen Einzel-Bit-Fehler in dem Speicherzellenfeld 1 zu detektieren. Dazu werden Speicherbereiche des Speicherzellenfelds 1 nacheinander getestet. Das Testverfahren sieht vor, zunächst erste Testdaten von der Testereinheit 13 an den zweiten Ausleseverstärker 8 zu senden, von wo die ersten Testdaten in eine durch die Teststeuereinheit 13 vorgegebene Wortleitungsadresse und Spaltenadresse CA geschrieben werden und anschließend die geschriebenen Daten aus dem Speicherbereich ausgelesen werden. Die ausgelesenen Daten werden in der Modifizierungseinheit 19 modifiziert und über den zweiten Ausleseverstärker 8 als zweite Testdaten erneut in den Speicherbereich geschrieben. Die erneut geschriebenen zweiten Testdaten werden nun in die zweite Ausleseeinheit 8 ausgelesen und der Vergleichereinheit 14 zur Verfügung gestellt. Dort werden die ausgelesenen Daten mit Erwartungsdaten, die von der Teststeuereinheit 13 bereitgestellt werden, verglichen und ein Fehler festgestellt, wenn eines der Datenbits der ausgelesenen Daten von dem entsprechenden Datenbit der Erwartungsdaten abweicht.
Durch ein aktiviertes Prüfsignal Check an dem entsprechenden Eingang des ersten UND-Gatters 16 (logische „1") bewirkt ein aufgetretener Fehler eine logische „1" am Ausgang des ersten UND-Gatters 16, der bewirkt, dass die Teststeuereinheit 13, den Fehleradressspeicher 11 so programmiert, dass der aufgefundene fehlerhafte Speicherbereich, der durch Wortleitungsadresse WA und die Spaltenadresse CA identifiziert ist, als fehlerhaft gekennzeichnet wird und bei nachfolgendem Adressieren dieses Speicherbereichs statt dessen ein redundanter Speicherbereich mit einer anderen Wortleitungsadresse und Spaltenadresse adressiert wird. Das Prüfsignal Check wird ebenfalls von der Teststeuereinheit 13 generiert und nach jedem Testdurchlauf eines Speicherbereichs aktiviert, so dass ein Fehler in einem Speicherbereich unmittelbar nach dessen Testen repariert werden kann. Der Testdurchlauf wird vorzugsweise für alle Speicherbereiche durchgeführt, unabhängig, ob bereits ein Einzel-Bit-Fehler gefunden wurde oder nicht. Beim erstmaligen Finden eines Einzel-Bit-Fehlers wird eine logische „1" in das Latch 17 gespeichert, so dass bei einem nochmaligen Auffinden eines Einzel-Bit-Fehlers in einem anderen Speicherbereich beide Eingänge des zweiten UND-Gatters 18 auf einer logischen „1" liegen und somit der Ausgang des zweiten UND-Gatters 18 entsprechend ebenfalls eine logische „1" ausgibt, wodurch ein Fehlersignal Fail generiert ist, das angibt, dass ein weiterer Einzel-Bit-Fehler aufgetreten ist, der nicht selbsttätig in der Speicherschaltung repariert werden kann. In diesem Fall ist das Speichermodul, in dem die entsprechende Speicherschaltung eingesetzt ist, zu verwerfen.
Selbstverständlich ist es möglich, mehrere Fehleradressspeicher 11 (Anzahl X) so vorzusehen, dass mehrer Einzel-Bit-Fehler in mehreren Speicherbereichen repariert werden können. In diesem Fall ist anstelle des Latches 17 ein Schieberegister vorzusehen, das erst bei einem X-maligen Auffinden eines Fehlers an einem entsprechenden mit dem jeweiligen Eingang des UND-Gatters 18 verbundenen Ausgang eine logische „1" ausgibt.
Die Modifizierungseinheit 19 ist vorzugsweise so gestaltet, dass die Datenbits der nach dem Schreiben der ersten Testdaten ausgelesenen Daten in ihrer Position so gewechselt werden, dass möglichst kein Datenbit an seiner ursprünglichen Position verbleibt. Beispielsweise kann dies durch ein Rotieren oder Verschieben der Datenbits der ausgelesenen Daten durchgeführt werden. Zudem werden die ausgelesenen Daten einzeln invertiert, um so die zweiten Testdaten zu erzeugen. Vorzugsweise werden als erste Testdaten eine Reihe logischer Nullen zur Verfügung gestellt, so dass beim Auslesen der Daten aus dem adressierten Speicherbereich im fehlerfreien Fall Datenbits mit logischen Nullen ausgelesen werden. Tritt ein Fehler auf so lässt sich dies daran erkennen, dass einer der Datenbits der ausgelesenen Daten eine logische „1" anstelle einer logischen „0" aufweist. Damit nach einem Invertieren und einem erneuten Hineinschreiben der ausgelesenen Daten als zweite Testdaten ein weiterer Fehler nicht die Erkennung des bereits erkannten Fehlers verhindert, ist in der Modifizierungseinheit 19 vorgesehen, dass die Position jedes der Datenbits geändert wird, vorzugsweise durch ein Rotieren der Datenbits.
Da man in der Regel davon ausgeht, dass nur ein Einzel-Bit-Fehler in der Speicherschaltung bzw. in dem Speicherbereich auftritt, wird nun als zweites Testdatum eine invertierte logische „0", d.h. eine logische „1", in die fehlerhafte Speicherzelle des Speicherbereichs geschrieben. Durch erneutes Auslesen des Speicherbereichs und Vergleichen der ausgelese nen Datenbits mit den Erwartungsdaten kann festgestellt werden, ob ein Fehler beim Speichern einer logischen „0" oder einer logischen „1" aufgetreten ist. Die Erwartungsdaten weisen in diesem Beispiel lediglich logische Einsen auf.
Anstelle des vorab beschriebenen Beispiels für Testdaten können auch beliebige andere Testdatenmuster verwendet werden. Z.B. kann mit einer Reihe von logischen Einsen oder einer Folge von abwechselnd einer logischen „1" und einer logischen „0" und umgekehrt als erstes Testdatum der beschriebene Testvorgang durchgeführt werden, wobei die jeweiligen Erwartungsdaten den invertierten und entsprechend in ihrer Position geänderten Testdaten entsprechen.
Als Fehleradressenspeicher 11 ist vorzugsweise ein Speicher vorzusehen, der die Fehleradresse permanent in geeigneter Form speichert. Insbesondere ist als Fehleradressenspeicher eine elektrische Fuse vorzusehen, die über die Teststeuereinheit 13 beschreibbar ist. Die elektrische Fuse hat den Vorteil, dass die darin gespeicherte Einstellung in der Regel nicht mehr veränderbar ist, so dass nachträglich von dem Endnutzer des Speichermoduls keine Änderungen der Einstellungen mehr vorgenommen werden können.
In 2 ist eine weitere Ausführungsform einer integrierten Speicherschaltung gemäß der Erfindung dargestellt. Die in 2 gezeigte Speicherschaltung unterscheidet sich von der in 1 gezeigten Ausführungsform dadurch, dass keine Teststeuereinheit 13 und Modifizierungseinheit 19 in der integrierten Speicherschaltung vorgesehen ist. Die ersten und zweiten Testdaten werden über eine Schnittstellenschaltung 20 von extern empfangen, wie beispielsweise von einer Testereinheit 21. Die Testereinheit 21 liefert die ersten und zweiten Testdaten und empfängt die nach dem Schreiben der ersten Testdaten aus dem Speicherzellenfeld 1 ausgelesenen Daten. Die Testereinheit 21 weist eine Teststeuereinheit und eine Modifizierungseinheit 23 auf und übernimmt im Wesentlichen die Funktionen der Teststeuereinheit 13 und der Modifizierungseinheit 19 der Ausführungsform der 1, so dass die Testschaltung, die in der Ausführungsform der 1 integriert in der Speicherschaltung vorgesehen ist, nun extern in einer Testereinheit 21 vorgesehen sein kann, um so den Schaltungsaufwand der integrierten Speicherschaltung zu reduzieren. Identische Elemente bzw. Elemente gleicher Funktion bezüglich der Ausführungsform der 1 sind in 2 mit den gleichen Bezugszeichen versehen.
Über die Schnittstelleneinheit 20 empfängt die Speicherschaltung die ersten Testdaten von der externen Testereinheit 21 und schreibt diese in das Speicherzellenfeld 1. Die über die Schnittstelleneinheit 20 empfangenen Daten können zusätzlich Adressdaten umfassen, um festzulegen, in welchen Speicherbereich die Testdaten geschrieben werden sollen. Alternativ kann ein (nicht gezeigter) Adresszähler in der Speicherschaltung vorgesehen sein, der die Adresse des aktuell zu beschreibenden Speicherbereichs generiert. Die in das Speicherzellenfeld 1 hineingeschriebenen ersten Testdaten werden nun ausgelesen und über die Schnittstelleneinheit 20 an die externe Testereinheit 21 ausgegeben. In der dort befindlichen Modifizierungseinheit 23 werden die ausgelesenen Daten entsprechend der zuvor beschriebenen Weise modifiziert, wie es bezüglich der Ausführungsform der 1 in der Modifizierungseinheit 19 durchgeführt wird. Die modifizierten Daten werden als zweite Testdaten nun über die Schnittstelleneinheit 20 erneut in das Speicherzellenfeld 1 geschrieben. Die dann in dem Speicherzellenfeld 1 gespeicherten Daten werden über den zweiten Ausleseverstärker 8 in die Vergleichereinheit 14 ausgelesen und dort mit Erwartungsdaten verglichen. Die Erwartungsdaten werden in einer Erwartungsdatenbereitstellungseinheit 22 erzeugt und bereitgestellt. Im Falle, dass die ersten Testdaten aus Datenbits mit denselben Zuständen zusammengesetzt sind, ist die Erzeugung der Erwartungsdaten vergleichsweise einfach, da sie den entsprechend invertierten Datenbits der ersten Testdaten entsprechen können.
Die Verarbeitung der Vergleichsergebnisse aus der Vergleichereinheit 14 erfolgt im Wesentlichen, wie in Verbindung mit 1 beschrieben wurde, in dem ODER-Gatter 15, dem ersten UND-Gatter 16, dem Latch 17, sowie dem zweiten UND-Gatter 18. Der Ausgang des ersten UND-Gatters 16 ist nicht, wie in 1, mit einer Teststeuereinheit verbunden, sondern direkt mit der Zuordnungsschaltung dem Fehleradressenspeicher der Reparaturschaltung. Dort kann dann, wenn ein Fehler in der Vergleichereinheit 14 erkannt worden ist, eine entsprechende Fehleradresse in dem Fehleradressspeicher 11 gespeichert werden, die dem Speicherbereich entspricht, in dem ein Fehler festgestellt worden ist. Die Speicherschaltung und insbesondere die darin vorgesehenen Elemente, die mit den Elementen der Ausführungsform der 1 identisch sind, können im Wesentlichen gleichartig und in der zuvor beschriebenen Weise ausgebildet sind.
Das in 2 dargestellte Testsystem aus Testereinheit 21 und Speicherschaltung ermöglicht es, die Speicherschaltung mit einem zusätzlichen Schaltungsanteil geringer Größe für die Reparatur eines Einzelbitfehlers vorzusehen, so dass nach dem Aufbau eines Moduls Reparaturen von auftretenden Fehlern durchgeführt werden können.

1: Speicherzellenfeld
2: Speicherzelle
3: Wortleitung
4: Bitleitung
5: Wortleitungsdecoder
6: Bitleitungsdecoder
7: erster Ausleseverstärker
8: zweiter Ausleseverstärker
9: Reparaturschaltung
10: Zuordnungsschaltung
11: Fehleradressenspeicher
12: Testschaltung
13: Teststeuereinheit
14: Vergleichereinheit
15: Oder-Gatter
16: erstes UND-Gatter
17: Latch
18: zweites UND-Gatter
19: Modifizierungseinheit
20: Schnittstelleneinheit
21: Testereinheit
22: Erwartungsdatenbereitstellungseinheit
23: Modifizierungseinheit

Claims

Integrierte Speicherschaltung mit einem Speicherzellenfeld (1), das an Wortleitungen (3) und Bitleitungen (4) angeordnete Speicherzellen (2) umfasst, und mit einer Reparaturschaltung (9) zum Reparieren einer Einzel-Bit-Fehlers in einer der Speicherzellen, wobei die Reparaturschaltung (9) umfasst: – einen Fehlerspeicher (11) zum Speichern einer Reparaturinformation, – eine Zuordnungseinheit (10), um beim Zugreifen auf eine Adresse des Speicherzellenfeldes (1) abhängig von der Reparaturinformation entweder auf einen Speicherbereich des Speicherzellenfeldes (1) oder auf einen Redundanzspeicherbereich zuzugreifen, und – eine Testeinheit (12) zum Ermitteln der Reparaturinformation, wobei die Testeinheit umfasst: – eine Schreibeinheit (7, 8), die nacheinander erste Testdaten und zweite Testdaten in mehrere Speicherzellen (2) eines Speicherbereichs des Speicherzellenfeldes (1) schreibt, – eine Ausleseeinheit (7, 8), die in dem Speicherbereich gespeicherten Daten ausliest, – eine Modifizierungseinheit (19), um die Bits der ausgelesenen Daten, so zu modifizieren, dass sich die Position jedes Bits ändert und jedes der Bits invertiert wird, um die zweiten Testdaten bereitzustellen, die anschließend mit Hilfe der Schreibeinheit (7, 8) in den Speicherbereich geschrieben werden, – eine Vergleichereinheit (14), um die nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit Erwartungsdaten zu vergleichen und abhängig von dem Vergleichsergebnis die Reparaturinformation bereitzustellen.
Speicherschaltung nach Anspruch 1, wobei eine Testdatenbereitstellungseinheit vorgesehen ist, um die ersten Testdaten als eine Bitfolge bereitstellt.
Speicherschaltung nach Anspruch 2, wobei die Testdatenbereitstellungseinheit als erste Testdaten eine Folge gleicher logischer Zustände bereitstellt, wobei die der Vergleichereinheit bereitgestellten Erwartungsdaten den invertierten ersten Testdaten entsprechen.
Integrierte Speicherschaltung mit einem Speicherzellenfeld (1), das an Wortleitungen (3) und Bitleitungen (4) angeordnete Speicherzellen (2) umfasst, und mit einer Reparaturschaltung (9) zum Reparieren einer Einzel-Bit-Fehlers in einer der Speicherzellen, wobei die Reparaturschaltung (9) umfasst: – einen Fehlerspeicher (11) zum Speichern einer Reparaturinformation, – eine Zuordnungseinheit (10), um beim Zugreifen auf eine Adresse des Speicherzellenfeldes (1) abhängig von der Reparaturinformation entweder auf einen Speicherbereich des Speicherzellenfeldes (1) oder auf einen Redundanzspeicherbereich zuzugreifen, und – eine Testeinheit (12) zum Ermitteln der Reparaturinformation, wobei die Testeinheit umfasst: – eine Schreibeinheit (7, 8), die nacheinander erste Testdaten und zweite Testdaten in mehrere Speicherzellen (2) eines Speicherbereichs des Speicherzellenfeldes (1) schreibt, – eine Ausleseeinheit (7, 8), die in dem Speicherbereich gespeicherten Daten ausliest, – eine Vergleichereinheit (14), um die nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit Erwartungsdaten zu vergleichen und abhängig von dem Vergleichsergebnis die Reparaturinformation bereitzustellen, – eine Schnittstelleneinheit, um die ersten und zweiten Testdaten von extern zu empfangen und die ausgelesenen Daten nach extern zu senden; und – eine Erwartungsdatenbereitstellungseinheit, um die Erwartungsdaten bereitzustellen.
Speicherschaltung nach einem der Ansprüche 1 bis 4, wobei die Reparaturschaltung (9) eine Programmierschaltung zum Beschreiben des Fehlerspeichers abhängig von der Reparaturinformation aufweist.
Speicherschaltung nach einem der Ansprüche 1 bis 5, wobei der Fehlerspeicher (11) eine Permanentspeicher aufweist, der die gespeicherte Information unabhängig von einem Anliegen einer Versorgungsspannung speichert.
Speicherschaltung nach Anspruch 6, wobei der Permanentspeicher ein elektrisches Fuse aufweist.
Testsystem mit einer Testereinrichtung (21) und einer integrierten Speicherschaltung nach einem der Ansprüche 4 bis 7, wobei die Testereinrichtung (21) eine Modifizierungseinheit (23) aufweist, um die Bits der nach dem Schreiben der ersten Testdaten ausgelesenen Daten so zu modifizieren, dass sich die Position jedes Bits ändert und jedes der Bits invertiert wird, um die zweiten Testdaten bereit zu stellen, die anschließend mit an die integrierte Speicherschaltung übertragen werden, so dass die zweiten Testdaten in den Speicherbereich geschrieben werden.
Verfahren zum Reparieren eines Einzel-Bit-Fehlers in einer integrierten Speicherschaltung mit einem Speicherzellenfeld (1), mit folgenden Schritten – Schreiben von ersten Testdaten in einen Speicherbereich der integrierten Speicherschaltung; – Auslesen der Daten aus dem Speicherbereich; – Modifizieren der ausgelesenen Daten, indem die Datenbits des Speicherbereichs invertiert und in ihrer Position geändert werden; – Erneutes Schreiben der modifizierten Daten in den Speicherbereich; – Erneutes Auslesen der Daten aus dem Speicherbereich; – Vergleichen der nach dem Schreiben der zweiten Testdaten ausgelesenen Daten mit Erwartungsdaten; – Bereitstellen der Reparaturinformation abhängig von einem Ergebnis des Vergleichens.
Verfahren nach Anspruch 9, wobei die ersten Testdaten als eine Folge von Bits mit gleichen logischen Zuständen ausgewählt werden, wobei die bereitgestellten Erwartungsdaten den ersten Testdaten entsprechen.
Verfahren nach einem der Ansprüche 9 oder 11, wobei die Reparaturinformation dauerhaft gespeichert wird.
Verfahren nach einem der Ansprüche 9 bis 11, wobei beim Zugreifen auf eine Adresse des Speicherzellenfeldes (1) abhängig von der Reparaturinformation entweder auf einen Speicherbereich des Speicherzellenfeldes (1) oder auf einen Redundanzspeicherbereich zugegriffen wird.