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Eine
einzelne fehlerbehaftete Speicherzelle unter Millionen in einem
Speicherbauelement bewirkt einen Fehler. Speicherbauelemente werden
auf mehreren Ebenen von Herstellung und Zusammenbau getestet, um
zu bestimmen, ob defekte Speicherzellen vorhanden sind. Identifizierte
Defekte werden unter Verwendung einer Redundanz, die in einem Speicherbauelement
beinhaltet ist, repariert, wobei so Herstellungserträge verbessert
werden. Eine Redundanz wird durch Ersetzen eines defekten Speicherorts
während
eines Normalbetriebs durch ein redundantes Speicherelement implementiert,
wenn der defekte Speicherort adressiert wird.
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Ein
Fuse- bzw. Sicherungs-Array, wie z. B. ein Metall- oder ein elektronisches
Fuse- bzw. Sicherungs-Array, das in einem Speicherbauelement beinhaltet
ist, speichert herkömmlicherweise
Adressen, die defekte Speicherorte identifizieren. Das Fuse-Array
wird während
eines Testens ansprechend auf das Erfassen eines oder mehrerer defekter
Speicherorte in einem Speicherarray programmiert. Während eines
Funktionsbetriebs erfassen Latche bzw. Zwischenspeicher den Zustand
des Fuse-Arrays. Während
eines Normalbetriebs werden zwischengespeicherte Adressinformationen
mit Adressen verglichen, die an das Speicherbauelement geliefert
werden. In dem Fall einer Übereinstimmung
wird der entsprechende defekte Speicherort durch eine redundante Wortleitung
ersetzt. Insbesondere werden Daten, die von einem defekten Speicherort
gelesen oder an denselben geschrieben werden, zu einer redundanten
Wortleitung umgeleitet, wobei so eine Datenintegrität innerhalb
des Speicherbauelements aufrechterhalten wird. Redundante Wortleitungen
besitzen herkömmlicherweise
jedoch eine Breite, die mit der breitesten Datenbusorganisation übereinstimmt,
die für
ein bestimmtes Speicherbauelement verfügbar ist.
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So
werden redundante Wortleitungen basierend auf der breitesten Datenbuskonfiguration
adressiert, die für
ein Speicherbauelement verfügbar
ist, obwohl der Datenbus in einer von verschiedenen vordefinierten
Breiten, wie z. B. 4 Bits, 8 Bits, 16 Bits usw., organisiert sein
könnte.
Ein Speicherbauelement z. B., das in Datenbusbreiten von 4, 8 und
16 Bits konfigurierbar ist (auch als × 4, × 8 und × 16 bezeichnet), umfasst herkömmlicherweise
ein redundantes Speicherarray mit Wortleitungen, die in 16-Bit-Segmenten
adressierbar sind. Während
keine Ineffizienz entsteht, wenn die Datenbusbreite mit 16 Bits
konfiguriert ist, wird nur eine Hälfte des redundanten Speicherarrays
genutzt, wenn der Datenbus 8 Bits breit ist. Dies bedeutet, dass
nur eine Hälfte
jeder redundanten 16-Bit-Wortleitung verwendet wird, um 8-Bit-Redundanz-Daten
zu speichern, da das redundante Speicherarray in 16-Bit-Segmenten
adressierbar ist. Die andere Hälfte
jeder redundanten Wortleitung bleibt in herkömmlichen Speicherbauelementen
ungenutzt. Die Redundanzausnutzung fällt auf 25%, wenn das Bauelement
mit einem 4-Bit-Datenbus konfiguriert ist (nur ein Viertel jeder
redundanten 16-Bit-Wortleitung wird zur Speicherung von 4-Bit-Redundanz-Daten
verwendet).
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Die
Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren
oder ein Speicherbauelement mit verbesserten Charakteristika zu
schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 oder 12 oder ein
Speicherbauelement gemäß Anspruch
6, 11 oder 17 gelöst.
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Gemäß den hierin
gelehrten Verfahren und Vorrichtungen wird eine Redundanz in einem Speicherbauelement
mit einer konfigurierbaren Datenbusorganisation durch Zuordnen eines
redundanten Speicherorts zu einem defekten Speicherort und Konfigurieren
einer Größe des redundanten
Speicherorts basierend auf der momentanen Datenbusorganisation des
Speicherbauelements geschaffen.
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Natürlich ist
die vorliegende Erfindung nicht auf die obigen Merkmale und Vorteile
eingeschränkt. Fachleute
werden zusätzliche
Merkmale und Vorteile nach einer Lektüre der folgenden detaillierten
Beschreibung und nach Betrachtung der beiliegenden Zeichnungen erkennen.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Blockdiagramm eines Ausführungsbeispiels
eines Speicherbauelements mit Redundanzsteuerlogik;
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2 ein
Logikflussdiagramm eines Ausführungsbeispiels
von Programmlogik zum Implementieren einer Redundanz in dem Speicherbauelement aus 1;
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3 ein
Blockdiagramm eines Ausführungsbeispiels
eines Adressabbildungsschaltungsaufbaus, der in der Redundanzsteuerlogik
aus 1 beinhaltet oder derselben zugeordnet ist;
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4 ein
Blockdiagramm eines Ausführungsbeispiels
einer redundanten Speicherschaltung, die in dem Speicherbauelement
aus 1 beinhaltet ist;
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5 ein
Diagramm eines Ausführungsbeispiels
einer Adressabbildungsfunktion, die durch den Adressabbildungsschaltungsaufbau
aus 3 implementiert wird;
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6 ein
Blockdiagramm eines weiteren Ausführungsbeispiels eines Adressabbildungsschaltungsaufbaus,
der in der Redundanzsteuerlogik aus 1 beinhaltet
oder derselben zugeordnet ist; und
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7 ein
Diagramm eines Ausführungsbeispiels
einer Adressabbildungsfunktion, die durch den Adressabbildungsschaltungsaufbau
aus 6 implementiert ist.
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1 stellt
ein Ausführungsbeispiel
eines Speicherbauelements 10 mit einem Speicherarray 12 dar,
das als eine oder mehrere separat adressierbare Bänke von
Speicherzellen angeordnet ist. Das Speicherarray 12 könnte jede
beliebige Art von flüchtigem oder
nichtflüchtigem
Speicher aufweisen, wie z. B. DRAM (Dynamic Random Access Memory
= dynamischen Direktzugriffsspeicher), eingebetteten DRAM, SRAM
(Static Random Access Memory = statischen Direktzugriffsspeicher),
MRAM (magneto-resistiven Direktzugriffsspeicher), FLASH usw. Das
Speicherbauelement 10 umfasst außerdem eine redundante Speicherschaltung 14 zum
Ersetzen defekter Speicherorte in dem Speicherarray 12.
Die redundante Speicherschaltung 14 könnte außerdem jede beliebige Art von
flüchtigem
oder nichtflüchtigem
Speicher, wie z. B. die Arten, die bereits erwähnt wurden, aufweisen.
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Steuerlogik 16,
die in dem Speicherbauelement 10 beinhaltet ist, verwaltet
einen Zugriff auf die redundante Speicherschaltung 14.
Die Redundanzsteuerlogik 16 bestimmt, wann eine Redundanz
implementiert wird, und wie diese organisiert ist. Ein Adressabbildungsschaltungsaufbau 18,
der in der Redundanzsteuerlogik 16 beinhaltet oder derselben zugeordnet
ist, segmentiert die redundante Speicherschaltung 14 in
separat adressierbare Orte, die jeweils eine Größe aufweisen, die der momentanen Datenbusorganisation
des Speicherbauelements 10 entspricht. Auf diese Weise
ist die redundante Speicherschaltung 14 in Segmenten mit
der gleichen Größe wie das
Speicherarray 12 adressierbar, wobei so eine Redundanzausnutzung
für alle
Datenbusorganisationen maximiert wird.
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Genauer
gesagt ist ein bestimmter Ort innerhalb des Speicherarrays 12 durch
Auswählen
der entsprechenden Zeile, Spalte und Bank zugänglich (wenn mehrere Bänke vorgesehen sind,
wie in 1 gezeigt ist). Ein Zeilen- und ein Spaltenadressdecodierer 20, 22 wählen einen
erwünschten
Speicherarrayort basiert auf Bank-(BANK ADDR-), Zeilen-(ROW ADDR-) bzw.
Spalten-(COL ADDR-)Adressinformationen, die durch das Speicherbauelement 10 empfangen
und in einem Adressregister 24 gespeichert werden, aus.
Die Breite des adressierten Speicherorts entspricht der momentanen
Datenbusorganisation des Speicherbauelements 10, z. B.
4 Bits, 8 Bits, 16 Bits usw. Die momentane Datenbusorganisation
könnte
durch Aktivieren bestimmter Stifte (nicht gezeigt) außerhalb
des Speicherbauelements 10 oder durch anderweitiges Anzeigen
einer Datenbusbreite an das Speicherbauelement 10 eingestellt
werden. Ein Daten-Eingabe/Ausgabe-(-I/O-)Schaltungsaufbau 26 steuert
den Fluss von Daten zwischen dem Speicherarray 12 und dem
Speicherbauelement-Datenbus 28 und kann Maskierungslogik,
Gattersteuerungslogik, Schreibtreiber, Leseverstärker, Latche usw. umfassen.
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Daten
fließen
zwischen dem Speicherarray 12 und dem Daten-I/O-Schaltungsaufbau 26,
wie in 1 durch die durchgezogene Linie „XX" gezeigt ist, wenn
der adressierte Speicherort nicht als defekt erkannt wird. Andernfalls
fließen
Daten zwischen der redundanten Speicherschaltung 14 und
dem Daten-I/O-Schaltungsaufbau 26, wie in 1 durch
die gestrichelte Linie „YY" gezeigt ist. Die
Redundanzsteuerlogik 16 liefert ein Signal (STEER) an den
Daten-I/O-Schaltungsaufbau 26,
das identifiziert, welcher Datenpfad aktiviert werden soll. Die
Steuerlogik 16 bestimmt, welchem Datenpfad gefolgt werden soll,
basierend darauf, ob die momentane Speicheradresse einem bekannten
defekten Ort in dem Speicherarray 12 entspricht. Die Steuerlogik 16 identifiziert
defekte Speicherorte durch Vergleichen der Adresse, die einer momentanen
Speicheroperation zugeordnet ist, mit Adressinformationen, die in
einem Fuse-Array 30 gespeichert sind, das in dem Speicherbauelement 10 beinhaltet
ist. Das Fuse-Array 30 kann Metall- oder elektronische
Fuse- bzw. Sicherungs-(oder Anti-Fuse- bzw. Anti-Sicherungs-)Elemente
und einen Latch-Schaltungsaufbau zum Erfassen des Zu stands der Sicherungselemente aufweisen.
Das Fuse-Array 30 speichert Adressinformationen, die defekte
Orte innerhalb des Speicherarrays 12 identifizieren, z.
B. Bank-, Zeilen- und
Spaltenadressen.
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Wenn
die Speicheradresse, die einer momentanen Speicheroperation zugeordnet
ist, nicht mit den Adressinformationen übereinstimmt, die durch das
Fuse-Array 30 gespeichert sind, weist die Redundanzsteuerlogik 16 den
Daten-I/O-Schaltungsaufbau 26 an,
das Speicherarray 12 mit dem Datenbus 28 zu koppeln.
Daten werden dann von dem adressierten Ort innerhalb des Speicherarray 12 gelesen
oder an denselben geschrieben. Wenn jedoch die momentane Speicheradresse
mit einem Fuse-Array-Eintrag übereinstimmt,
wird Redundanz eingesetzt. Zu diesem Zweck weist die Steuerlogik 16 den
Daten-I/O-Schaltungsaufbau 26 an, den Datenbus 28 mit
der redundanten Speicherschaltung 14 zu koppeln. Der Speicherzugriff,
der anfangs auf den defekten Speicherort gerichtet ist, wird dann
an einen ausgewählten
Ort in der redundanten Speicherschaltung 14 umgeleitet,
wobei der ausgewählte
Ort konfiguriert ist, um eine Größe zu besitzen,
die auf der momentanen Datenbusorganisation des Speicherbauelements 10 basiert.
Während
Daten auch zu und von dem Speicherarray 12 fließen können, wenn
Redundanz genutzt wird, stellt der Daten-I/O-Schaltungsaufbau 26 sicher,
dass Daten, die aus der redundanten Speicherschaltung 14 wiedergewonnen werden,
andere Daten auf dem Datenbus 28 ersetzen.
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Die
Redundanzsteuerlogik 16 leitet Speicherzugriffe auf die
redundante Speicherschaltung 14 durch Zuordnen von Orten
in der redundanten Speicherschaltung 14 zu defekten Orten
in dem Speicherarray 12 um, wie z. B. durch Schritt 100 in 2 dargestellt
ist. Bei einem Ausführungsbeispiel
bildet der Adressabbildungsschaltungsaufbau 18 die Adresse,
die einen defekten Speicherort identifiziert, auf eine Adresse ab,
die einen bestimmten Ort in der redundanten Speicherschaltung 14 identifiziert.
Ferner ist jeder adressierbare redundante Speicherschaltung konfiguriert,
um eine Größe zu besitzen, die
auf der momentanen Datenbusorganisation des Speicherbauelements 10 basiert,
wie z. B. durch Schritt 102 in 2 dargestellt
ist. Bei einem Ausführungsbeispiel
ist der Adressraum, der durch den Adressabbildungsschaltungsaufbau 18 verwendet wird,
eine Funktion der momentanen Datenbusorganisation des Speicherbauelements 10.
Dies bedeutet, dass mehr Adressbits verwendet werden, um stärker granulare
Orte in der redundanten Speicherschaltung 14 auszuwählen, wenn
der Datenbus 28 schmal ist (z. B. 4 oder 8 Bits). Umgekehrt
werden weniger Adressbits verwendet, wenn der Datenbus 28 breit
ist (z. B. 16 oder 32 Bits). Auf diese Weise segmentiert die Redundanzsteuerlogik 16 die
redundante Speicherschaltung 14 in adressierbare Orte mit
einer Größe, die
der momentanen Datenbusbreite entspricht, wobei so eine Ausnutzung
der redundanten Speicherschaltung 14 maximiert wird.
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3 stellt
ein Ausführungsbeispiel
des Adressabbildungsschaltungsaufbaus 18, der in der Redundanzsteuerlogik 16 beinhaltet
oder derselben zugeordnet ist, dar. Während einer Operation bestimmt
ein Komparator 32, ob die Bank-, Zeilen- und Spaltenadresse,
die der momentanen Speicheroperation zugeordnet ist, mit einem der
Fuse-Array-Einträge übereinstimmt.
Eine Übereinstimmung
zeigt an, dass sich die momentane Speicheroperation an einen bekannten
defekten Ort in dem Speicherarray 12 richtet. In dem Fall
einer Übereinstimmung
wählt eine Abbildungslogik 34,
wie z. B. eine Zustandsmaschine, Nachschlagtabelle oder andere Logik,
eine Redundante-Speicherschaltung-Adresse (WL_SELECT) basierend
auf der momentanen Datenbusorganisation aus. Die ausgewählte Adresse
identifiziert einen Ort in der redundanten Speicherschaltung 14 mit
einer Länge,
die der momentanen Breite des Speichervorrichtung-Datenbusses 28 entspricht.
Wenn z. B. der Datenbus 28 momentan vier Bits breit ist,
identifiziert die Redundanter-Speicher-Adresse einen 4-Bit-Ort in der redundanten
Speicherschaltung 14. Wenn der Datenbus 28 acht
Bits breit ist, identifiziert die Redundanter-Speicher-Adresse einen
8-Bit-Ort in der redundanten Speicherschaltung 14 usw.
Die Adresse wird zum Auswählen
des identifizierten redundanten Speicherorts an die redundante Speicherschaltung 14 geliefert
und zum Lenken des momentanen Speicherzugriffs zu dem ausgewählten redundanten
Speicherort an den Daten-I/O-Schaltungsaufbau 26.
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4 stellt
ein Ausführungsbeispiel
der redundanten Speicherschaltung 14 dar. Vorzugsweise weist
das kleinste adressierbare Segment 36, das in der redundanten
Speicherschaltung 14 beinhaltet ist, eine Größe auf,
die der schmalsten Datenbusorganisation entspricht, die für das Speicherbauelement 10 verfügbar ist.
Auf diese Weise kann jedes Segment 36 einzeln einem fehlerbehafteten
Speicherort zugeordnet sein, wenn der Datenbus 28 in der
schmalsten Konfiguration organisiert ist, z. B. mit einer Breite
von vier Bits. Wenn jedoch der Datenbus 28 in breiteren Konfigurationen
organisiert ist, können
zwei oder mehr Segmente 36 zusammen gruppiert werden, um einen
einzelnen adressierbaren Ort zu bilden, damit größere Brocken an Redundanzdaten
untergebracht werden können.
So ist die redundante Speicherschaltung 14 in adressierbare
Orte mit einer Größe unterteilbar,
die der momentanen Datenbusorganisation der Speichervorrichtung 10 entspricht.
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Bei
dem vorliegenden Ausführungsbeispiel weist
die redundante Speicherschaltung 14 die Kapazität auf, um
vier redundante 16-Bit-Speicherorte (A0/A1/A2/A3, ..., D0/D1/D2/D3),
acht redundante 8-Bit-Speicherorte (A0/A1, A2/A3, ..., D0/D1, D2/D3) oder
16 redundante 4-Bit-Speicherorte
(A0, A1, ..., D2, D3) bereitzustellen. Wenn der Datenbus 28 vier Bits
breit ist, umfasst der Adressraum, der durch die Redundanzsteuerlogik 16 verwendet
wird, vier Bits zum eindeutigen Auswählen einzelner der 16 redundanten
4-Bit-Speicherorte. Der redundante Speicherort „B0" z. B. kann durch Aktivieren der 4-Bit-Adresse,
die „B0" identifiziert, ausgewählt werden.
Die Adresse aktiviert die Wortleitungen, die „B0" zugeordnet sind. Die Bitleitungen,
die „B0" zugeordnet sind,
werden dann mit den vier nie derstwertigen Bits (<3:0>)
des Datenbusses 28 (DATA<15:0>) gekoppelt, was so
den Fluss von Daten zu oder von „B0" ermöglicht.
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Ähnlich umfasst,
wenn der Datenbus 28 acht Bits breit ist, der Adressraum,
der durch die Redundanzsteuerlogik 16 verwendet wird, drei
Bits zum eindeutigen Auswählen
jeweiliger der redundanten 8-Bit-Speicherorte. Ein redundanter 8-Bit-Speicherort „C2/C3" z. B. wird durch
Aktivieren der entsprechenden 3-Bit-Adresse ausgewählt. Die
Adresse aktiviert die Wortleitungen, die „C2/C3" zugeordnet sind. Die Bitleitungen,
die „C2/C3" zugeordnet sind, werden
dann mit den acht höchstwertigen
Bits (<15:8>) des Datenbusses 28 (DATA<15:0>) gekoppelt, was so
den Fluss von Daten zu oder von „C2/C3" ermöglicht. Ähnlich werden
zwei Adressierbits verwendet, um jeweilige der redundanten 16-Bit-Speicherorte
eindeutig auszuwählen,
wenn der Datenbus 28 16 Bits breit ist. Natürlich werden Fachleute
ohne weiteres erkennen, dass die redundante Speicherschaltung 14 eine
beliebige Organisation und Kapazität besitzen könnte und
so das vorliegende Ausführungsbeispiel
als nicht einschränkend betrachtet
werden soll. Entsprechend kann die redundante Speicherschaltung 14 in
eindeutig adressierbare Orte mit einer Größe segmentiert sein, die der
momentanen Datenbusbreite des Speicherbauelements 10 entspricht,
und zwar unabhängig
von der bestimmten Organisation und Kapazität der redundanten Speicherschaltung 14.
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5 stellt
ein Ausführungsbeispiel
einer Abbildungsfunktion, die durch die Abbildungslogik 34 aus 3 implementiert
ist, zum Segmentieren der redundanten Speicherschaltung 14 basierend
auf der momentanen Datenbusorganisation des Speicherbauelements 10 dar.
Die in 5 dargestellte Abbildungsfunktion wird als nächstes lediglich
zur Vereinfachung der Erläuterung
basierend auf dem Ausführungsbeispiel
der redundanten Speicherschaltung aus 4 erläutert. Fachleute
werden jedoch ohne weiteres erkennen, dass die Abbildungsfunktion
auf eine beliebige Kapazität
und Organisation einer redundanten Speicherschaltung zutrifft. Dies
im Hinterkopf behaltend ordnet die Abbildungslogik 34 Fuse-Array-Einträge Orten
in der redundanten Speicherschaltung 14 zu. Wenn der Inhalt
eines Fuse-Eintrags mit einer Adresse übereinstimmt, die einer momentanen
Speicheroperation zugeordnet ist, stellt die Abbildungslogik 34 eine
Redundante-Speicherschaltung-Adresse basierend auf den vordefinierten
Zuordnungen bereit, die durch die Abbildungslogik 34 aufrechterhalten
werden. Die Adresse, die durch die Abbildungslogik 34 bereitgestellt
wird, identifiziert einen Ort in der redundanten Speicherschaltung 14 zum
Speichern von Daten, die zu Beginn an einen fehlerbehafteten Ort
in dem Speicherarray 12 gerichtet waren.
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Die
Größe des redundanten
Speicherorts, der durch die Adresse identifiziert wird, basiert
auf der momentanen Datenbusorganisation des Speicherbauelements 10.
Wenn z. B. das Fuse-Array 30 16 Einträge aufweist, werden alle 16
Einträge
(Fuse-Eintrag 0, Fuse-Eintrag 1, ..., Fuse-Eintrag 15)
auf einen entsprechenden 4-Bit-Ort (A0, A1, ..., D3) in der redundanten
Speicherschaltung 14 aus 4 abgebildet,
wenn der Datenbus 28 vier Bits breit ist. Ähnlich wird
eine Hälfte
der Fuse-Einträge
(Fuse-Eintrag 0, Fuse-Eintrag 1, Fuse-Eintrag 7) auf jeweilige 8-Bit-Orte
(A0/A1, A2/A3, ..., D2/D3) abgebildet, wenn der Datenbus 28 acht
Bits breit ist. Wenn der Datenbus 28 16 Bits breit ist,
wird ein Viertel der Fuse-Array-Einträge (Fuse-Eintrag 0, Fuse-Eintrag 1,
..., Fuse-Eintrag 3) auf jeweilige 16-Bit-Orte (A0/A1/A2/A3, B0/B1/B2/B3, ...,
D0/D1/D2/D3) in der redundanten Speicherschaltung 14 abgebildet.
Die Abbildungslogik 34 könnte als eine Nachschlagtabelle
implementiert sein, wenn die Abbildungsfunktion auf einer Eintragsposition
in dem Fuse-Array 30 basiert, wobei so eine Komplexität des Adressabbildungsschaltungsaufbaus 18 reduziert
wird.
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6 stellt
ein weiteres Ausführungsbeispiel des
Adressabbildungsschaltungsaufbaus 18 dar. Gemäß diesem
Ausfüh rungsbeispiel
implementiert eine Abbildungslogik 38 eine Abbildungsfunktion
basierend auf der Reihenfolge, in der fehlerbehaftete Speicheradressen
durch einen Komparator 40 identifiziert werden, und keiner
vordefinierten Fuse-Array-Eintragspositionierung.
Auf diese Weise werden redundante Speicherorte nicht immer den gleichen
fehlerbehafteten Speicheradressen zugeordnet, was die Wahrscheinlichkeit
einer Zuverlässigkeitsabnutzung innerhalb
der redundanten Speicherschaltung 14 vermindert. Wenn z.
B. vier fehlerbehaftete Speicheradressen in dem Fuse-Array 30 gespeichert
sind, werden nicht immer die gleichen redundanten Speicherorte den
vier Adressen zugeordnet. Stattdessen werden Orte in der redundanten
Speicherschaltung 14 basierend auf der Reihenfolge zugewiesen,
in der die vier Adressen durch den Komparator 40 erkannt werden,
und nicht der vordefinierten Reihenfolge, in der dieselben in dem
Fuse-Array 30 gespeichert werden. Dies kann sich von Anwendung
zu Anwendung unterscheiden, wobei so die Zuteilung redundanter Speicherorte
teilweise randomisiert wird.
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Wenn
eine fehlerbehaftete Speicheradresse durch den Komparator 40 erkannt
wird, speichert ein CAM (Content Addressable Memory = Inhalts-adressierbarer
Speicher) 42 Informationen, die anzeigen, dass eine Übereinstimmung
aufgetreten ist, z. B. die übereinstimmende
Adresse. Die Abbildungslogik 38 greift auf den CAM 42 zu
und teilt redundante Speicherorte basierend auf der Reihenfolge,
in der Aufzeichnungen in dem CAM 42 aufrechterhalten werden,
sowie der momentanen Datenbusorganisation des Speicherbauelements 10 zu,
wie z. B. in 7 gezeigt ist. Auf diese Weise
wird, wenn der Komparator 40 eine übereinstimmende Adresse erfasst,
die entsprechende CAM-Aufzeichnung identifiziert. Die Abbildungslogik 38 stellt
eine Redundante-Speicherschaltung-Adresse (WL_SELECT) bereit, die
der identifizierten CAM-Aufzeichnung zugeordnet ist. Die Adresse
identifiziert einen Ort in der redundanten Speicherschaltung 14 mit
einer Länge,
die der momentanen Datenbusorganisation des Speicherbauelements 10 entspricht.
Das in 7 gezeigte Abbildungsausführungsbeispiel unterscheidet
sich von demjenigen, das in 5 dargestellt
ist, dadurch, dass redundante Speicherorte basierend auf einer CAM-Aufzeichnungspositionierung
und nicht einer Fuse-Array-Eintragspositionierung zugeteilt werden. Bei
beiden Ausführungsbeispielen
jedoch basiert die Größe adressierbarer
redundanter Speicherorte auf der momentanen Datenbusorganisation
des Speicherbauelements 10, wie zuvor beschrieben wurde.
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Mit
dem obigen Bereich an Abänderungen und
Anwendungen im Hinterkopf sollte zu erkennen sein, dass die vorliegende
Erfindung weder durch die vorstehende Beschreibung eingeschränkt ist,
noch durch die beiliegenden Zeichnungen eingeschränkt ist.
Stattdessen ist die vorliegende Erfindung nur durch die folgenden
Ansprüche
und deren zulässige Äquivalente
eingeschränkt.