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GEBIET DER ERFINDUNG
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Die vorliegende Erfindung betrifft
allgemein das Gebiet der integrierten Halbleiterspeicherschaltungen
und insbesondere ein Verfahren und eine Vorrichtung zum Reparieren
einer Speichervorrichtung durch selektives Zuweisen von Redundanzgruppen zu
Domänen,
um nach der Herstellung und Prüfung der
Speicher Fehlerstellen zu ersetzen.
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HINTERGRUND
DER ERFINDUNG
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Die CMOS-Technologie hat sich so
weit entwickelt, dass sich der Computermarkt weite Verbraucherkreise
erschlossen hat. Heutzutage werden für Multimediaanwendungen Speicher
mit mindestens 16 MB und vorzugsweise sogar 32 MB benötigt, was den
Kostenanteil des Speichersystems in einem Computer erhöht. In naher
Zukunft dürften
Computer mit Speichern von 64 MB und 128 MB üblich sein, was einen möglichen
Bedarf an DRAMs (Dynamic Random Access Memory, dynamischer Speicher
mit wahlfreiem Zugriff) mit 256 MB und mehr erwarten lässt. Angesichts
weiter zunehmender Speichergrößen und
der damit verbundenen lithographischen Probleme ist es umso wichtiger,
die Ausbeute des Herstellungsprozesses von Halbleiterspeichern zu steigern.
Die Technologen versuchen ständig,
Maskendefekte zu verringern, wenn nicht sogar ganz auszuschließen. Fehlerstelle,
die unweigerlich auf dem Chip zurückbleiben, werden im Allgemeinen durch
spezielle Schaltkreisausführungen,
insbesondere durch Redundanzersatzkonfigurationen, beseitigt.
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Herkömmliche Redundanzkonfigurationen bedienen
sich üblicherweise
einer FDRR-Architektur (Fixed Domain Redundancy Replacement, Redundanzersatz
mit festen Domänen),
bei der Redundanzelemente zum Ersetzen defekter Elemente in einer Domäne mit fest
vorgegebener Größe in jeder
Reihen- und Spaltenredundanz verwendet werden.
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Im Laufe der Jahre sind verschiedene
Konfigurationen der FDRR-Architektur
erfolgreich umgesetzt worden. Eine typische FDRR-Konfiguration, die üblicherweise für DRAMs
mit niedriger Speicherdichte verwendet wird, ist in 1a gezeigt.
Hierin ist eine Vielzahl von Ersatzeinheiten dargestellt, die zum Ersetzen
defekter Elemente in der Domäne
mit fest vorgegebener Größe verwendet
werden und die jeder Teilmatrix des Speichers beigeordnet sind.
Jede Redundanzeinheit (redundancy unit, RU) enthält eine Vielzahl von Redundanzelementen
(redundancy element, RE) (z. B. sind hier zwei RE je RU dargestellt), die
zum Reparieren in der entsprechenden Teilmatrix vorhandener Fehlerstellen
(mit X gekennzeichnet) dienen. Dieses als interner Blockersatz bezeichnete Schema
erhöht
den Aufwand an Redundanzfläche, wenn
die Anzahl der Teilmatrizen bei Speicherbauelementen mit hoher Speicherdichte
zunimmt, denn jede physische Teilmatrix ist eine fest vorgegebene Ersatzdomäne, und
die Domänen
in den einzelnen Teilmatrizen sind völlig unabhängig voneinander. Hierfür sind mindestens
eine oder vorzugsweise zwei RUs in jeder Teilmatrix erforderlich.
Die Wirksamkeit der RUs ist wegen ihrer mangelnden Flexibilität nur gering,
und die Chipausbeute geht dramatisch zurück, wenn die Fehlerstellen
in einer bestimmten Teilmatrix gehäuft auftreten. Das oben erwähnte Konzept
wird in einer Konfiguration realisiert, die in dem Artikel „A 14ns
4MB DRAM with 300 mW Active Power" von T. Kirihata et al., veröffentlicht
in IEEE Journal of Solid State Circuits, Bd. 27, S. 1222-1228, September
1992, beschrieben wird.
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In 1b ist
eine andere FDRR-Redundanzersatzanordnung gezeigt, die als Flexible
Redundanzersatzanordnung bekannt ist; hierin wird ein Speicher dargestellt,
der eine einzige Matrix zum selektiven ersetzen ausgefallener Elemente
an irgendeiner Stelle des Speichers aufweist. Bei dieser Konfiguration
können
durch die REs in der RU Fehlerstellen (mit X gekennzeichnet) in
jeder Teilmatrix des Speichers repariert werden. Der Vorteil dieser Anordnung
gegenüber
dem oben beschriebenen internen Blockersatz besteht darin, dass
ein Abschnitt, und zwar die Redundanzmatrix mit einer bestimmten Anzahl
RUs, vorteilhaft zum Bearbeiten einer bestimmten Anzahl von Teilmatrizen
verwendet werden kann, aus denen sich der Speicher zusammensetzt. Dies
führt im
Vergleich zum obigen Schema zu einer wesentlichen Grundflächeneinsparung,
obwohl in großem
Umfang zusätzliche
Steuerschaltlogik, insbesondere mehr Sicherungen als beim obigen
internen Blockersatz, benötigt
wird, um alle Teilmatrizen des Speichers zu berücksichtigen. Weitere Einzelheiten
zu den oben beschriebenen Konfigurationen und den verschiedenen
Kompromisslösungen
sind in den folgenden Veröffentlichungen
zu finden: T. Kirihata et al., „A Fault-Tolerant Design for 256 MB DRAMs", veröffentlicht
im Tagungsband des Symposium on VLSI Circuits 1995, S. 107–108; T.
Sugbayashi et al., „A
30 ns 256 MB DRAM with Multi-divided Array Structure", veröffentlicht
in IEEE Journal of Solid State Circuits, Bd. 28, S. 1092–1098, November
1993; und H. L. Kalter et al., „A 50 ns 16 MB DRAM with a 10
ns Data Rate and On-Chip ECC",
veröffentlicht
in IEEE Journal of Solid Statt Circuits, Bd. 25, S. 1118–1128, Oktober
1990.
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Der Redundanzersatz mit veränderbaren Domänen (VDRR)
ist ein statistischer Ansatz, durch den bei unverändert guten
Reparaturmöglichkeiten die
Gesamtzahl der Sicherungen verringert wird. Im Gegensatz zum FDRR
werden RUs mindestens zwei veränderbaren
Domänen
zugewiesen, die einige Bereiche gemeinsam haben. 1c zeigt
eine typische Anordnung des VDRR, bei der eine Domäne (C) vier Domänen (B)
enthält,
die jeweils wiederum in noch kleinere Teildomänen (A) unterteilt sind. Wenn
in einer Domäne
(C), die sechzehn Domänen
(A) und vier Domänen
(B) enthält,
64 Fehlerstellen zufällig
verteilt sind, ist die Wahrscheinlichkeit, in der Domäne (A) keine
Fehlerstellen aufzufinden, vernachlässigbar klein. Auf jede der
Domänen
(A) entfällt
statistisch gesehen mindestens eine Feherstelle. Auch die Wahrscheinlichkeit,
in der Domäne
(B) mit vier Domänen
(A) weniger als acht Fehlerstellen aufzufinden, ist gering. Auf
jede der Domänen
(B) entfallen statistisch mindestens acht Fehlerstellen.
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Hieraus ergibt sich, dass 32 der
64 Fehlerstellen in der Domäne
(C) durch die Kombination aus den veränderbaren Domänen (A)
und (B) wirksam repariert werden können, in denen jeweils 1 bzw.
4 Fehlerstellen repariert werden. Die restlichen 32 der 64 Fehlerstellen
können
unter Verwendung eines vollkommen flexiblen Redundanzersatzes in
der Domäne
(C) repariert werden.
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Durch diesen Redundanzersatz mit
veränderbaren
Domänen
wird der Redundanzaufwand, insbesondere die Anzahl der Sicherungen, deutlich verringert,
indem die Größe der Domäne (A) gegenüber der
Domäne
(B) und die Größe der Domäne (B) gegenüber der
Domäne
(C) verringert wird. Diese Anordnung kann jedoch von Nachteil sein,
wenn die Fehlerstellen nicht statistisch verteilt, sondern gehäuft vorkommen.
Wenn beispielsweise 64 Fehlerstellen in einer bestimmten Domäne (A) gehäuft vorkommen,
können
diese durch keinen bekannten Mechanismus repariert werden. Ein wesentlicher
Nachteil dieses Verfahrens besteht darin, dass in dem integrierten
Schaltkreis-Chip wertvolle Grundfläche verbraucht werden muss,
um die Vielzahl der oben erwähnten
veränderbaren
Domänen
A, B und C zu realisieren.
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Weitere Einzelheiten zum Redundanzersatz mit
veränderbaren
Domänen
sind in der an denselben Empfänger
abgetretenen US-Patentanmeldung Serien-Nr.
08/895 061 mit dem Titel „Variable
Domain Redundancy Replacement Configuration for a Memory Device", eingegangen am
16. Juli 1997, zu finden. Diese US-Patentanmeldung entspricht der europäischen Patentanmeldung
EP-A-892 349, die für
die vorliegende Anmeldung den Stand der Technik nach Artikel 54
(3) darstellt.
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Weitere entsprechende Redundanzkonfigurationen,
einschließlich
einiger auf die oben aufgeführten
Kategorien bezogener Konfigurationen, werden in der folgenden Literatur
beschrieben:
In der US-Patentschrift Nr. 5 491 664, Phelan
am 13. Februar 1996 erteilt, wird die Ausführung eines Speicherblockelements
mit flexibler Redundanz in einem Architekturschema mit einer geteilten
Matrix beschrieben. Bei dieser Konfiguration sind sowohl die Speicherblöcke als
auch die Redundanz- Speicherblöcke mit
einem Lesebus verbunden, damit der Redundanzspeicher in einer Teilmatrix
des Speichers auch von einer zweiten Teilmatrix genutzt werden kann.
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In der US-Patentschrift Nr. 5 475
648, Fujiwara am 12. Dezember 1995 erteilt, wird ein Speicher mit
einer Redundanzkonfiguration beschrieben, bei der eine durch die
Redundanzkonfiguration bereitgestellte Ersatzzelle zum Ersetzen
der ausgefallenen Zelle aktiviert wird, wenn ein entsprechendes Adresssignal
mit der Adresse einer defekten Zelle übereinstimmt.
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In der US-Patentschrift Nr. 5 461
587, Seung-Cheol Oh am 24. Oktober 1995 erteilt, wird eine Zeilenredundanzschaltung
zusammen mit zwei weiteren Ersatz-Zeilendecodern verwendet, wobei unter
zweckmäßiger Verwendung
von Sicherungskästen
durch eine Zeilenredundanzsteuerschaltung erzeugte Signale den Ersatz
ausgefallener Zeilen durch Ersatzzeilen ermöglichen.
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In der US-Patentschrift Nr. 5 459
690, Rieger et al. am 17. Oktober 1995 erteilt, wird ein Speicher mit
einer Redundanzanordnung beschrieben, die bei Vorliegen normaler
Wortleitungen, welche defekte Speicherzellen versorgen, den Ersatz
defekter Speicherzellen durch redundante Zellen ermöglicht.
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In der US-Patentschrift Nr. 5 430
679, Hiltebeitel et al. am 04. Juli 1995 erteilt, wird ein System zum
Herunterladen von Sicherungen beschrieben, durch das Decoder für Redundanzzwecke
programmiert werden können.
Die Sicherungsgruppen können
den redundanten Decodern dynamisch zugewiesen werden, wodurch eine mehrdimensionale
Zuordnung defekter Zeilen/Spalten in dem Speicher ermöglicht wird.
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In der US-Patentschrift Nr. 5 295
101, Stephens, Jr. et al. am 15. März 1994 erteilt, wird eine Redundanzanordnung
auf zwei Ebenen zum Ersetzen von defekten Teilmatrizen durch entsprechende Redundanzelemente
beschrieben.
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In EPP-A-O 465 808 wird eine Konfiguration für den Redundanzersatz
offengelegt, in der eine Redundanzanordnung Zellen aus mehreren
Blöcken
einer Speichermatrix ersetzen kann. Eine Redundanzanordnung von
Speicherzellen wird in getrennt adressierbare Gruppen aufgeteilt.
Eine Gruppe von Decodern wählt
gemäß einer
bestimmten Adresse redundante Speicherzeilen aus einer Gruppe der
Redundanzanordnung aus.
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Ein Fachmann erkennt leicht, dass
jede der oben beschriebenen Lösungen
einen schwerwiegenden Nachteil aufweist, d. h. bei allen muss ein
großer Teil
der Chipgrundfläche
reserviert werden, um die zum Reparieren von Fehlerstellen im Speicher
benötigten
Redundanzen bereitzustellen. Bei jedem der oben genannten Verfahren
werden ein oder mehrere Blöcke
(oder Einheiten) vorgehalten, die entweder eine feste oder eine
veränderbare
Anzahl von Redundanzelementen enthalten. Manchmal werden diese Einheiten
jeder Primärmatrix
im Speicher zugewiesen, manchmal sind die Einheiten noch nicht zugewiesen
und stehen in der unteren Ebene des Chips bereit und benötigen in
großem
Umfang Steuerschaltlogik, um die Zuweisung der Einheiten zu den einzelnen
Speichermatrizen zu organisieren, aus denen die Sneichervorrichtung
besteht. In allen Fällen sind
diese Redundanzgruppen, -einheiten, -elemente u. Ä. jedoch zusammen
mit der/den Speichervorrichtung/en in den integrierten Schaltkreis-Chip
integriert.
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Ein Fachmann erkennt ferner, dass
der oben erörterte
Stand der Technik zwar hauptsächlich
am Beispiel von DRAMs (dynamischer Speicher mit wahlfreiem Zugriff)
beschrieben wurde, dass aber die obigen Konfiguration und/oder Architekturen
ebenso auch auf andere Arten von Speichervorrichtungen wie SRAMs,
ROMs, EPROMs, EEPROMs, Flash-RAMs, CAMs u. Ä. angewendet werden können. Chips
können
heutzutage jedoch außer
Speichervorrichtungen auch ausschließlich Schaltlogik oder eine
Mischung von Schaltlogik und Speicher (d. h. eingebettete Matrizen)
enthalten. Da alle Arten von integrierten Schaltkreisen mit immer
höherer
Belegungsdichte entworfen werden, stellt das Vorhandensein von Fehlerstellen
ein universelles Problem dar, das alle Arten von integrierten Schaltkreis-Chips betrifft:
Logikschaltungen, Speicherschaltkreise, programmierbare Schaltlogikanordnungen
(PLAs), ASICs usw.
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AUFGABEN DER
ERFINDUNG
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Es ist daher eine Aufgabe der vorliegenden Erfindung,
defekte integrierte Halbleiterspeichervorrichtungen nach der Herstellung
und Prüfung
zu reparieren.
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Eine weitere Aufgabe der Erfindung
besteht darin, den Speicher nach der Herstellung und Prüfung der
Speichervorrichtung durch selektives Zuweisen von Redundanzgruppen
zu reparieren, die aus einer Vielzahl von Redundanzeinheiten bestehen, wobei
jede Einheit ein oder mehrere Redundanzelemente aufweist und die
fehlerhaften Elemente durch dynamisches Auswählen der besten Gruppe (oder Gruppen)
von Redundanzeinheiten hierarchisch repariert werden, um fehlerhafte
Elemente durch Redundanzelemente zu ersetzen.
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Eine weitere Aufgabe der Erfindung
besteht darin, Fehlerstellen nach der Herstellung und Prüfung der
Speichervorrichtung hierarchisch zu reparieren, indem die Speichervorrichtung
in eine Vielzahl von Domänen
aufgeteilt wird, die jeweils wiederum in Teildomänen aufgeteilt werden können, und
indem Redundanzelemente enthaltende Gruppen von Redundanzeinheiten
zugewiesen werden, um Fehlerstellen in der Domäne und/oder den Teildomänen zu reparieren.
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eine weitere Aufgabe der Erfindung
besteht darin, Fehlerstellen zu reparieren, indem mindestens zwei
Redundanzeinheiten (RU) eine Domäne
auswählen
und jede RU in der ausgewählten
Domäne unabhängig voneinander
die Fehlerstelle repariert.
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Eine weitere Aufgabe der Erfindung
besteht darin, Fehlerstellen zu reparieren, indem mindestens zwei
RUs eine erste Teildomäne
auswählen,
in der jede RU unabhängig
eine Fehlerstelle repariert, und mindestens zwei andere RUs eine
zweite Teildomäne
auswählen,
in der jede RU unabhängig
eine Fehlerstelle repariert.
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Eine weitere Aufgabe der Erfindung
besteht darin, eine Domänenanordnung
für den
Redundanzersatz auszuwählen,
in der mindestens zwei Gruppen, die mindestens zwei RUs enthalten,
mindestens zwei Domänen
unterschiedlicher Größe auswählen, so
dass jede RU in einer Gruppe unabhängig eine Fehlerstelle innerhalb
der ersten Domäne
repariert und jede RU in der zweiten Gruppe unabhängig eine Fehlerstelle
innerhalb der zweiten Domäne
repariert.
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Eine weitere Aufgabe der Erfindung
besteht darin, die Ausbeute unabhängig vom Vorliegen statistisch
verteilter oder gehäufter
Fehlerstellen in einer bestimmten Domäne zu verbessern, indem geeignete
Redundanzen zum Reparieren von mindestens zwei Domänen bereitgestellt
werden.
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Eine weitere Aufgabe der Erfindung
besteht darin, eine zusätzliche
Flexibilität
zum Reparieren innerhalb einer Domäne gehäuft vorkommender Fehlerstellen
bereitzustellen und gleichzeitig den konstruktiven Aufwand in Form
redundanter Steuerschaltungen in Grenzen zu halten.
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Eine weitere Aufgabe der Erfindung
besteht darin, eine Domänenkonfiguration
zum Redundanzersatz auszuwählen,
um herkömmliche
interne Blockersatzredundanzen, flexible Redundanzen und/oder Redundanzen
mit veränderbaren
Domänen zu
ersetzen und gleichzeitig die Reparaturmöglichkeiten mit geringerem
konstruktivem Aufwand zu verbessern.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Gemäß einem ersten Aspekt stellt
die Erfindung ein Verfahren zum Reparieren einer Speichervorrichtung
bereit, die eine Vielzahl von Primärmatrizen aufweise, welche
jeweils mindestens zwei Domänen
aufweisen, wobei das Verfahren die folgenden Schritte umfasst: Ermitteln
der Anzahl der Fehlerstellen in jeder Domänen nach Prüfung der Speichervorrichtung;
Bereitstellen einer Vielzahl von Gruppen von Redundanzeinheiten,
wobei jede Gruppe durch eine Redundanzgruppen-Steuereinheit gesteuert
werden kann und mindestens ein Redundanzelement aufweist; Zuweisen
mindestens einer der Gruppen der Redundanzeinheiten zu mindestens
einer der beiden Domänen,
wobei das Zuweisen entsprechend der in den Domänen ermittelten Anzahl von
Fehlerstellen gesteuert wird; und Reparieren jeder in der zugewiesenen
Domäne
enthaltenen Fehlerstelle durch eine Redundanzeinheit in der zugewiesenen
Redundanzgruppe, gesteuert durch eine zu jeder Redundanzeinheit
gehörende
unabhängig steuerbare
Redundanzgruppen-Steuereinheit.
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Gemäß einem zweiten Aspekt stellt
die Erfindung eine reparierbare Speichervorrichtung bereit, die
mit einer Domänenanordnung
zum selektiven Redundanzersatz versehen ist und Folgendes umfasst: Primärspeichermatrizen,
die jeweils mindestens zwei Domänen
aufweisen; eine Vielzahl von Gruppen von Redundanzeinheiten, wobei
zu jeder Gruppe dieser Vielzahl eine Redundanzgruppen-Steuereinheit
gehört
und jede Redundanzgruppen-Steuereinheit eine Redundanzeinheiten-Steuereinheit enthält, die
zu jeder Redundanzeinheit innerhalb der Gruppe gehört; ein
Mittel zum Zuweisen einer oder mehrerer Redundanzgruppen zu mindestens
einer der beiden Domänen,
wobei das Zuweisungsmittel so beschaffen ist, dass es basierend
auf einer ermittelten Anzahl von Fehlerstellen in jeder der Domänen die
Zuweisung steuert; und wobei jede Redundanzeinheiten-Steuereinheit
einer zugewiesenen Redundanzgruppe unabhängig agiert, um eine Fehlerstelle
innerhalb der zugewiesenen Domäne
zu reparieren.
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Somit stellt die Erfindung ein Verfahren
und eine Vorrichtung zum Reparieren einer Speichervorrichtung nach
einer Endprüfung
mittels eines selektiven Redundanzersatzes durch Domänen (SDRR) zum
Reparieren vorhandener Fehlerstellen bereit, wobei die Reparatur
des Speichers nach der Herstellung und Prüfung der Speichervorrichtung
erfolgt. Durch den SDRR wird es ermöglicht, fehlerhafte Elemente
hierarchisch und dynamisch zu reparieren, indem die Domänen, die
die Fehlerstellen enthalten, ermittelt und die fehlerhaften Elemente
mittels geeigneter Gruppen von Redundanzeinheiten repariert werden.
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Allgemeiner gesagt, die Flexibilität wird verbessert,
indem zwei oder mehr Auswahlmöglichkeiten
für hierarchische
Domänen
bereitgestellt werden. Dies wird durch Auswählen einer Domäne erreicht, die
mindestens zwei Teildomänen
enthält,
von denen eine erste ausgewählt
wird, welche die Reparatur des in dieser Teildomäne enthaltenen fehlerhaften
Elements mittels entsprechender Redundanzelemente bewirkt.
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Durch eine hierarchische Auswahl
kann die Redundanz-Steuerschaltlogik
mehrfach genutzt werden; dadurch wird der Systemaufwand, insbesondere
die Anzahl der Sicherungen, deutlich verringert. Ferner wird so
durch Zuweisen einer Vielzahl von RUs zu einer Domäne in Abhängigkeit
von der Fehlerstellenverteilung die Flexibilität erhöht.
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Vorzugsweise wird ein Verfahren zum
Reparieren einer Speichervorrichtung bereitgestellt, welche eine
Vielzahl von Primärmatrizen
aufweist, die jeweils mindestens zwei Domänen aufweisen, wobei das Verfahren
die folgenden Schritte umfasst: Bereitstellen von Primärspeichermatrizen,
die je zwei Domänen
aufweisen, wobei jede der mindestens zwei Domänen mindestens zwei Teildomänen enthält; Bereitstellen
von Redundanzgruppen, die jeweils mindestens zwei Teilgruppen aufweisen;
Zuweisen der Redundanzgruppen zu mindestens einer der beiden Domänen; Zuweisen
der Redundanzteilgruppen innerhalb der zugewiesenen Redundanzgruppe
zu mindestens einer der in der zugewiesenen Domäne enthaltenen Teildomänen; und
Reparieren von in der zugewiesenen Teildomäne enthaltenen Fehlerstellen mittels
der in den zugewiesenen Redundanzteilgruppen enthaltenen Redundanzeinheiten.
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Es wird ein Verfahren und eine Vorrichtung zum
Reparieren einer Speichervorrichtung mittels einer Domänenanordnung
zum selektiven Redundanzersatz (SDRR) nach der Herstellung und Prüfung der
Speichervorrichtung Bereitgestellt. Die Primärmatrizen, aus denen die Speichervorrichtung
besteht, werden durch eine Redundanzmatrix unterstützt, welche
eine Vielzahl von Redundanzgruppen enthält, von denen mindestens eine
Gruppe zwei Redundanzeinheiten enthält. Ein Redundanzersatz wird hierarchisch
durch eine Domäne,
die in der Redundanzgruppe ein fehlerhaftes Element enthält, und durch
eine Redundanzeinheit ausgeführt,
die die Fehlerstelle in der ausgewählten Domäne repariert. Durch den SDRR
kann eine Domäne
die optimale Anzahl und die optimale Größe der Redundanzeinheiten in
Abhängigkeit
von den vorliegenden Fehlerstellenverteilungen festlegen und so
gegenüber
dem herkömmlichen
flexiblen Redundanzersatz eine beträchtliche Einsparung an Grundfläche erzielen,
was sich in einer um 10 bis 20% geringeren Anzahl von Sicherungen
auswirkt. Durch Kombination verschiedener Redundanzgruppenarten
mit unterschiedlichen Anzahlen von Redundanzelementen kann ebenfalls
ein vollständig
flexibler Redundanzersatz erreicht werden. Durch diesen Ansatz werden
daher der Nachteil der vorhandenen Verfahren zum internen Bloockersatz,
zum flexiblen Redundanzersatz und Redundanzersatz mit veränderbaren
Domänen aufgehoben
und gleichzeitig die Reparaturmöglichkeiten unabhängig von
der Fehlerstellenverteilung in der Speichervorrichtung verbessert.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Die oben erwähnten Aufgaben, Aspekte und Vorteile
der vorliegenden Erfindung und die Wege zu deren Erreichung werden
klar und die Erfindung selbst besser verständlich unter Bezug auf die
folgende Beschreibung von Ausführungsarten
der Erfindung in Verbindung mit den beiliegenden Zeichnungen, deren
Beschreibung nun folgt.
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1(a) zeigt
eine schematische Darstellung eines Speicherbauelements, das mit
einem herkömmlichen
FDDR-Schema zum internen Blockersatz nach dem Stand der Technik
ausgestattet ist, bei dem die defekten Zeilen in den verschiedenen
Abschnitten des Speicherbauelements durch REs korrigiert werden,
die die defekten Zeilen in jedem zugehörigen Abschnitt ersetzen.
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1(b) zeigt
eine schematische Darstellung eines Speicherbauelements, das mit
einem herkömmlichen
FDRR-Schema zum flexiblen Redundanzersatz ausgestattet ist, wobei
eine an einem Ende des Speicherbauelements konzentrierte Matrix von
REs zum selektiven Ersetzen defekter Zeilen an einer beliebigen
Stelle in dem Speicherbauelement verwendet wird.
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1c ist
eine schematische Darstellung eines Speicherbauelements, das mit
einem herkömmlichen
VDRR-Schema zum Redundanzersatz mit veränderbaren Domänen ausgestattet
ist, wobei drei veränderbare
Domänen
A, B und C selektiv defekte Zeilen irgendwo in der zugehörigen Domäne ersetzen.
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2a veranschaulicht,
wie der SDRR (selektive domain redundancy replacement, selektiver Redundanzersatz
mit Domänen)
auf eine in Domänen
aufgeteilte Speichervorrichtung angewendet wird und wie Fehlerstellen
gemäß der vorliegenden Erfindung
Mittels für
das Ersetzen bereitstehender Redundanzgruppen repariert werden.
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3 zeigt
ein Blockschaltbild einer 16-MB-Einheit, bei der der SDRR als bevorzugte Ausführungsart
eingesetzt wird.
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4 zeigt
ein detaillierteres Blockschaltbild einer 16-MB-Einheit unter Verwendung des SDRR.
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5 ist
detaillierte schematische Darstellung einer Redundanzgruppen-Steuereinheit RGCNT4<0> für die in 4 gezeigte
16-MB-Einheit.
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6 zeigt
ein detailliertes Schema des Sicherungszwischenspeichers FLAT und
des Hauptsicherungszwischenspeichers MFLAT auf Gatterebene.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSARTEN
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Obgleich die vorliegende Erfindung
anhand einer Speichervorrichtung und insbesondere anhand eines DRAM
beschrieben wird, kann eine ähnliche Konstruktion
auch für
andere Arten von Speichervorrichtungen, Logikschaltungen sowie deren
Kombinationen angepasst werden.
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Die vorliegende Erfindung geht davon
aus, dass der DRAM so aufgebaut ist, dass er eine Vielzahl noch
nicht zugewiesener Redundanzelemente aufweist. Diese Elemente sind
in Einheiten, die Einheiten in Gruppen usw. angeordnet, um eine
Anzahl von bisher nicht reparierten und nicht erkannten Fehlerstellen
abzudecken, die über
den ganzen DRAM verteilt sind, wobei einige davon gehäuft und
einige zufällig
verteilt sind. Die Ermittlung der Anzahl der in einer bestimmten
Speichervorrichtung vorhandenen Fehlerstellen und deren genaue Lage
erfolgt nach der Herstellung und Prüfung der Speichervorrichtung.
Zu diesem Zeitpunkt wird eine Lagekarte der vorhandenen Fehlerstellen
erstellt und die bestmögliche
Kombination von Gruppen, Einheiten und Elementen ermittelt, um die
Fehlerstellen mit den oben erwähnten
Redundanzmitteln am besten und am wirksamsten zu reparieren.
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Dementsprechend wird bei der folgenden
Erörterung
davon ausgegangen, dass für
einen bestimmten DRAM bereits eine Fehlerkarte erstellt worden ist,
und es die bestmögliche
Zuweisung der Redundanzmittel zum Reparieren der darin enthaltenen Fehlersteilen
beschrieben.
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2a veranschaulicht
eine bevorzugte Ausführungsart
des SDRR gemäß der vorliegenden Erfindung.
Der SDRR wird nun auf den in mehrere Domänen eingeteilten DRAM angewendet,
der Fehlerstellen in den verschiedenen Domänen enthält, welche mittels der für das Ersetzen
verfügbaren
Redundanzgruppen ersetzt werden sollen.
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Ein defektes Element <i-m> wird hierarchisch
repariert, indem zuerst eine Domäne <i> für die Redundanzgruppe RGO ausgewählt und
dann das defekte Element <i-m> durch eine der Ersatzeinheiten
RUO-0 oder RUO-1 innerhalb der Redundanzgruppe RGO ersetzt wird.
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Desgleichen wird ein defektes Element <j-k-1> hierarchisch repariert,
indem zuerst eine Domäne <j> für die Redundanzgruppe RGl und
weiterhin eine Domäne <j-k> für die Redundanzgruppe RGl-3
ausgewählt
und schließlich
das defekte Element <j-k-1> durch die Redundanzeinheit
RUl-3-0 oder RUl-3-1
ersetzt wird.
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2b zeigt
eine Anordnung und Domänenzuweisung
des SDRR im Rahmen einer Anordnung zum vollkommen flexiblen Redundanzersatz.
Die Einheit 200 besteht aus sechzehn Domänen 210 (d. h.
210-0,..., 210-15), die durch 64 aus je einem Redundanzelement RE
bestehenden Redundanzeinheiten RUs 230 (d. h. RUO,...,
RU63) unterstützt
werden. (Alternativ können
RUs auch zwei oder mehr REs enthalten, die beim Reparieren gleichzeitig
ersetzt werden). In der Einheit können bis zu 64 defekte Einzelelemente
repariert werden, unabhängig
davon, ob die Fehlerstellen zufällig
verteilt oder gehäuft
vorkommen. Obwohl solche Fehlerstellen durch ein oben unter Bezug
auf 1b beschriebenes Verfahren zum
flexiblen Redundanzersatz repariert werden können, kann das SDRR-Verfahren
der vorliegenden Erfindung dies wesentlich wirkungsvoller erreichen. Hierzu
ist zu bemerken, dass dieses Ziel durch das oben erörterte Verfahren
zum Redundanzersatz mit veränderbaren
Domänen
bei gehäuft
vorkommenden Fehlerstellen nicht erreicht werden kann, obgleich dieses
Verfahren im Fall von zufällig
verteilten Fehlerstellen wesentlich wirkungsvoller ist als das oben beschriebene
Verfahren zum flexiblen Redundanzersatz.
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In einer SDRR-Konfiguration gemäß der vorliegenden
Erfindung wird eine Fehlerstelle 240 in einem zweistufigen
Prozess repariert:
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- i) Ermitteln der Anzahl der erforderlichen RUs auf Basis
der Anzahl und der Lage der Fehlerstellen und Zuweisen von Redundanzgruppen
zu den Fehlerstellen enthaltenden Domänen auf Basis der Anzahl der zur
wirkungsvollsten Reparatur der Fehlerstellen in jeder einzelnen
Domäne
erforderlichen RUs. Beispielsweise wird eine aus einer Vielzahl
von RUs 230 bestehende Redundanzgruppe 220-0 für eine von sechzehn
Domänen 210-0,..., 210-15 auf
Basis der Anzahl der in der jeweiligen Domäne in der Einheit 200,
z. B. 210-12, enthaltenen Fehlerstellen ausgewählt.
- ii) Reparieren der Fehlerstelle 240 in der Domäne 210-12 entweder
durch die RU 46 oder die RU 47, die in der zugewiesenen Redundanzgruppe 222-15 enthalten
ist.
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In 2b sind
die Redundanzelemente wie folgt angeordnet: In Form von vier Gruppen
A (220-0,..., 220-3), die aus je vier RUs bestehen; sechzehn Gruppen
B (222-0,..., 222-15), die aus je zwei RUs bestehen; und sechzehn
Gruppen C (224-0,..., 224-15), die aus je einer einzelnen RU bestehen.
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Die verschiedenen Redundanzgruppen
werden den Domänen
wie folgt zugewiesen: Fehlerstellen in der ersten Domäne mit der
größten Anzahl
von Fehlerstellen werden durch die erste der größten Gruppen A repariert, die
je vier RUs aufweisen. Die verbleibenden Fehlerstellen der ersten
Domäne,
die nicht durch die größten Gruppen
A repariert werden können,
werden durch die zweitgrößten Gruppen
B mit je zwei RUs repariert. Alle restlichen Fehlerstellen, die
nicht durch die größten und
zweitgrößten Gruppen
A und B repariert werden können,
werden durch die kleinsten Gruppen C repariert, die mit je einer
RU dargestellt werden. Alle übrigen
in den anderen Domänen
befindlichen Fehlerstellen werden auf ähnliche Weise repariert. Entsprechend
diesen Verfahrensregeln können
unabhängig
von der Verteilung der Fehlerstellen in der Einheit 200 bis
zu 64 Fehlerstellen repariert werden.
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Die Domänenzuweisung wird durch die
drei folgenden Beispiele besser verständlich:
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Beispiel I:
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Es wird davon ausgegangen, dass jede
Domäne
(d. h. 210-0,..., 210-15) vier einzelne Fehlerstellen
enthält.
Jeder Domäne 210-0, 210-1, 210-2 und 210-3 sind
vier Sätze
von Gruppen A zugewiesen. Da keine Gruppen A mehr verfügbar sind,
werden nun acht Sätze
von Gruppen B den Domänen 210-4, 210-5, 210-6, 210-7, 210-8, 210-10 bzw. 210-11 zugewiesen.
Da keine weiteren Redundanzen der Gruppen B mehr verfügbar sind,
werden nun vier Sätze
von Gruppen C den Domänen 210-12, 210-13, 210-14 bzw. 210-15 zugewiesen.
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Beispiel II:
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Es wird angenommen, dass in der Domäne 210-5 64
Fehlerstellen enthalten sind. Alle Gruppen A 220-0,..., 3, alle
Gruppen B 222-0,..., 15 und alle Gruppen C 224-0,..., 15 werden
der Domäne 210-5 zugewiesen.
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Beispiel III:
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Es wird angenommen, dass die Domäne 210-0 32
Fehlerstellen und die Domäne 210-7 12 Fehlerstellen
enthält.
Die Domänen 210-10 und 210-15
mögen je
10 Fehlerstellen enthalten. In diesem Fall enthalten alle vier Gruppen
A 220-0,..., 3 und alle acht Gruppen B 222-0,..., 7 insgesamt 32 Redundanzelemente
und werden der Domäne 210-0 zugewiesen.
Sechs Gruppen B 222-8, ..., 13 enthalten insgesamt 12 Redundanzelemente
und werden der Domäne 210-7 zugewiesen.
Zwei Gruppen B 222-14, 15 und sechs Gruppen C 224-0,..., 5 enthalten
insgesamt 10 Redundanzelemente und werden der Domäne 210-10 zugewiesen.
Die restlichen zehn Gruppen C 224-6,..., 15 werden der Domäne 210-15 zugewiesen.
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Der Vorteil einer Verfahrensweise
zum selektiven Redundanzersatz mit Domänen gegenüber dem vorhandenen Verfahren
zum flexiblen Redundanzersatz wird klarer, wenn er in Verbindung
mit dem folgenden Beispiel beschrieben wird, bei dem 64 Fehlerstellen
von 8192 Elementen in der Einheit 200 unabhängig von
deren Verteilung repariert werden sollen.
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wenn das Verfahren zum flexiblen
Redundanzersatz eingesetzt wird, benötigt jede RU 13 Adresssicherungen
(+ 1 Hauptsicherung), um eine der 64 Fehlerstellen der 8192 Elemente
der Einheit zu reparieren. Für
die 64 RUs sind somit 832 Adresssicherungen (+ 64 Hauptsicherungen)
erforderlich. Bei der SDRR der vorliegenden Erfindung hingegen werden
pro RU lediglich 9 Adresssicherungen (+ 1 Hauptsicherung) benötigt, um
eines der 512 Elemente in einer Domäne zu decodieren, weshalb zum
Unterstützen
aller 64 RUs 576 = 9 × 64
Adresssicherungen erforderlich sind. Außerdem benötigt jede Gruppe 4 Domänensicherungen,
um 1 von 16 Domänen auszuwählen. (Zur
Beachtung: Dieses Beispiel gilt für 4 Gruppen A, 10 Gruppen B
und 16 Gruppen C, bei 144 = 4 × 36
Domänensicherungen
für insgesamt 36
Gruppen). Hierfür
sind 576 Adresssicherungen (+ 64 Hauptsicherungen) und 144 Domänensicherungen
erforderlich, was insgesamt nur 720 Sicherungen ausmacht. Somit
werden bei diesem Beispiel durch die Erfindung im Vergleich zum
Verfahren zum flexiblen Redundanzersatz insgesamt 112 Sicherungen
oder 9% eingespart.
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Der Vorteil des SDRR-Verfahrens gegenüber der
bisherigen Verfahrensweise zum flexiblen Redundanzersatz wird noch
größer, wenn
die Anzahl der RUs zunimmt, da die Anzahl der Gruppen A anstelle der
Gruppen B und/oder C zunimmt. Beispielsweise werden bei 128 RUs,
die aus 20 Gruppen A mit je 4 RUs, 16 Gruppen B mit je 2 RUs und
16 Gruppen C mit je 1 RUU bestehen, 1152 Adresssicherungen (+ 128
Hauptsicherungen) und 208 Domänensicherungen
benötigt,
wodurch gegenüber
dem Verfahren zum flexiblen Redundanzersatz, das 1664 Adresssicherungen
(+ 128 Hauptsicherungen) benötigt,
304 Sicherungen oder 17% eingespart werden.
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In 3 ist
ein Blockschaltbild einer 16-MB-Einheit gezeigt, die den SDRR verwendet. Die
16-MB-Einheit 300 besteht aus sechzehn 1-MB-Blöcken 310, einem 128-K-Redundanzblock 320
und einem Zeilenredundanz-Steuerblock 330 (RRDN-Block).
Jeder 1-MB-Block
310 enthält
512 Wortleitungen WL und 2096 Bitleitungspaare BL. Der 1-MB-Block
enthält
1-M-Zellen 312, die aus je einem NMOS 314 und einem Kondensator 316 bestehen. Daher
enthalten die sechzehn 1-MB-Blöcke
8192 Wortleitungen (WLO - WL8191), von denen eine aktiviert wird,
wenn die Einheit 300 aktiviert wird. Der 128-K-Redundanzblock
enthält
64 redundante Wortleitungen (RWLO - RWL63) und 2048 BL-Paare, die 128
KB redundante Zellen enthalten. Durch die 64 RWLs (die je eine Redundanzeinheit
RU bilden) im Redundanzblock 320 werden bis zu 64 Fehlerstellen in
den sechzehn 1-MB-Blöcken 310
repariert. Zur Vereinfachung wird angenommen, dass ein 1-MB-Block mit einer
Domäne
identisch ist.
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Um eine erhöhte Flexibilität beim Redundanzersatz
mit veränderbaren
Domänen
und veränderbaren
Größen zu erreichen,
können
die Größe der Domäne und die
Größe jeder
RU verändert
werden. Einzelheiten zur Architektur des Redundanzersatzes mit veränderbaren
Domänen
und zur Konfiguration des Redundanzersatzes mit veränderbarer
Größe werden
in den zugehörigen
US-Patentanmeldungen 08/895 061 und 08/825 949 erörtert, die
am 16. Juli 1997 bzw. am 31. März
1997 eingereicht wurden. Sechzehn RWLO-15 von 64 bilden sechzehn
Reparaturgruppen-1 (RG1<0:15>), die je eine Signal-Redundanzwortleitung
enthalten. Zweiunddreißig RWL16-47
bilden sechzehn Reparaturgruppen-2 (RG2<0:15>),
die je zwei RWLs enthalten. Die restlichen sechzehn RWL48-63 bilden
vier Reparaturgruppen-4 (RG4<0:3>), die je vier RWLs
enthalten. Wie oben im Überblick über die
Erfindung erörtert wurde,
wählt eine
Gruppe mit einer Anzahl RUs gemäß der Verteilung
der Fehlerstellen eine von sechzehn Domänen <0:15> aus.
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Beispielsweise wird die RG4<3> der Domäne <1> zugewiesen, da sie
4 RWLs (RUs) enthält
und in ihr bis zu vier Wortleitungsdefekte gefunden wurden. Die
RWL61 in der RG4<3> wird zum Reparieren einer
defekten WL600 verwendet. Die restlichen drei RWL60, RWL62 und RWL63
werden zum Reparieren von drei (nicht gezeigten) defekten WLs in
der Domäne <1> verwendet, die die
Wortleitungen WL512-1023 enthält.
Wenn vier RUs in der RG4<3> nicht zum Reparieren
der Domäne <1> ausreichen, können der
Domäne <1> noch andere RGs zugewiesen
werden.
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4 zeigt
ein detailliertes Blockschaltbild der in 3 veranschaulichten
16-MB-Einheit 300. Die 16-MB-Einheit 300 besteht aus der 16-MB-Matrix 410
mit 8192 WLs, den Wortleitungsdecodern 440 (WLDEC), den
Wortleitungsdecodertreibern 450 (WLDRV), der 128-KB-Redundanzmatrix 420 mit
64 Redundanzwortleitungen RWLs, den Redundanzwortleitungstreibern 460 (RWLDRV),
dem Wortleitungsdeaktivierungsdecoder 470 und dem RRDN-Block 430.
Wenn die Einheit 300 aktiviert ist, dienen dreizehn Adressleitungen
ADD<0-12> als Eingänge in die
Einheit. Der durch das UND-Gatter 440 dargestellte WLDEC
decodiert ADD<0-12> und aktiviert einen
der 8192 Knoten N<0-8191>. Der zugehörige Treiber
WLDRV wird aktiviert. Während
des Decodierungsschrittes startet der Block RRDN eine Erkennung
der Redundanzübereinstimmung,
die ihren Betriebsmodus festlegt: Normal oder Redundanz. Beim Normalmodus
bleiben alle Aktivierungssignale RWLE<0-63> für die 64
RWLs auf LOW. Die Wortleitung WL deaktiviert die Wortleitungsdeaktivierungsschaltung
WLDIS (überstrichen),
indem sie auf HIGH bleibt, da alle 64 Eingänge in das NOR-Gatter 470 auf
LOW sind. Demzufolge wird beim Umschalten des verzögerten RAS-Signals
auf HIGH die entsprechende WL durch den entsprechenden WLDRV angesteuert,
und keine RWLs werden aktiviert, da alle RWLEs auf JOW sind, wenn
das verzögerte RAS-Signal
auf HIGH umschaltet. Im Redundanzmodus aktiviert der RRDN-Block 430 eines
der 64 RWLE<0:63> und aktiviert damit
den entsprechenden RWLDRV. Gleichzeitig fällt das Signal WLDIS (überstrichen),
wenn RWLE auf HIGH umschaltet. Wenn das verzögerte Signal RAS ansteigt,
wird durch den entsprechenden RWLDRV eine entsprechende RWL angesteuert.
Es wird unabhängig
vom Ergebnis der WLDEC-Decodierung keine Wortleitung WL aktiviert, da
das Signal WLDIS (überstrichen)
auf LOW bleibt, wenn das verzögerte
Signal RAS auf HIGH umschaltet.
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Der RRDN-Block 430 besteht
aus sechzehn Redundanzgruppen-Steuereinheiten RGCNT1<1-15>, sechzehn Redundanzgruppen-Steuereinheiten RGCNT2<0-15> und vier Redundanzgruppen-Steuereinheiten RGCNT4<0-3>. RGCNT1<0-15>, RGCNT2<0-15> und RGCNT4<0-3> unterstützen die
entsprechenden in 3 gezeigten RG1<0-15>, RG2<0-15> bzw. RG4<0-3>. Jede RGCNT1<0-15> besteht aus einer Zeilenredundanz-Steuerschaltung
RRDN und einer Domänenauswahlschaltung
DS1 (d. h. DS1<0>). Jede RGCNT2<0-15> besteht aus zwei RRDNs
und einer DS2 (d. h. DS2<0>). Jede RGCNT4<0-3> besteht aus vier RRDNs
und einer DS4 (d. h. DS4<0>). Unabhängig davon,
welche RGCNT, also RGCNTI, RGCNT2 oder RGCNT4, aktiviert ist, sind
die RRDN und Datensatz identisch: Nur die Nummer der RRDNs, d. h.
1, 2 und 4 für
die RGCNTI, RGCNT2 bzw. RGCNT4 ändert
sich. Die Domänenauswahlschaltung
DS in jeder RGCNT wählt
eine bestimmte Domäne
aus, während
die RUs in der RG durch die unabhängig steuerbaren RRDNs in jeder
RGCNT flexibel gesteuert werden. Das ausführliche Schema und die Arbeitsweise
der RGCNT werden nun erörtert.
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5 zeigt
ein ausführliches
Schema der in 4 gezeigten RGCNT4<0>. Die RGCNT4<0> besteht, wie oben
erörtert,
aus einer Domänenauswahlschaltung
DS4<0> 510 und vier Redundanzgruppen-Steuereinheiten RRDN48
(520-0), RRDN49 (nicht gezeigt), RRDN50 (nicht gezeigt)
und RRCN51 (520-3). DS4<0> besteht außer dem
UND-Gatter 530 aus vier Sicherungszwischenspeichern 550 mit
der Bezeichnung FLAT<9-12>. Jeder FLAT vergleicht den
entsprechenden Adresseingang ADD mit (nicht gezeigten) vorprogrammierten
Adresseingängen
und aktiviert das entsprechende Signal FADD. Wird keine Übereinstimmung
gefunden, bleibt das Signal FADD auf LOW. Bei Übereinstimmung schaltet das
Signal FADD auf HIGH um. Wenn alle vier FADD<9:1.2>,
d. h. die Adresse zum Auswählen
von 1 bis 16 Domänen
in der Einheit auf HIGH umschalten, wird das Freigabesignal RRDNE
aktiviert, wenn das Signal RAS auf HIGH umschaltet. Jede RRDN besteht
aus neun FLAT<0-8> 550, die jeweils dem
FLAT der Domänenauswahlschaltung
DS4<0> identisch sind; einem
Hauptsicherungszwischenspeicher MFLAT 560, und einem UND-Gatter 540.
Alle FLATs sind den unter Bezug auf DS4<0> beschriebenen
identisch. Man beachte, dass das in DS4<0> erzeugte
RRDNE mit dem Hauptsicherungszwischenspeicher MFLAT 560 in
jeder RRDN 54C verbunden ist.
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Jeder FLAT vergleicht, wie oben bei
der DS4<0> erörtert wurde, den entsprechenden
Adresseingang ADD mit den (nicht gezeigten) vorprogrammierten Adresseingängen und
aktiviert das entsprechende Signal FADD. Liegt keine Übereinstimmung vor,
bleibt das Signal FADD auf LOW. Bei Übereinstimmung schaltet das
Signal FADD auf HIGH um. Das Ausgangssignal ENE von MFLAT bleibt
so lange auf LOW, wie die Hauptsicherung nicht durchbrennt. Wenn
die Hauptsicherung durchgebrannt ist, folgt das Signal ENE dem Zustand
des Signals RRDNE. Erst dann, wenn das Signal ENE, das bei Auswahl der
Domäne
aktiviert wird, und die vier FADD<0-8>, die die Elementauswahl
in der Domäne
bewirken, auf HIGH umschalten, steht das entsprechende Signal RWLE
bereit. Wenn das Signal RWLE auf HIGH umschaltet, kann es, wie oben
erörtert,
die entsprechenden RWL aktivieren und gleichzeitig die Wortleitungsauswahl
deaktivieren.
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6 ist
eine schematische Darstellung einer programmierbaren Sicherungsanordnung
FLAT. Diese besteht aus einer elektrisch (oder durch Laser) programmierbaren
Sicherung 600, den Sicherungsinitialisierungsvorrichtungen 610 und
620, den CMOS-Zwischenspeichern 630, 640, 650 und
zwei CMOS-Durchlassgattern
660 und 670. Beim Öffnen von
660 oder 670 kann FADD zum Knoten ADD oder ADD (überstrichen), der durch die
Einheit 680 invertiert wurde, kurzgeschlossen werden. Beim
Einschalten des Chips bleiben die Signale bFPUP und FPUN auf LOW,
damit der Knoten NO vorgeladen werden kann. Das Signal bFPUP steigt
dann ständig
an. Auch das Signal FPUN steigt an und ermöglicht die Verbindung des Knotens
NO mit der Sicherung 600. Wenn die Sicherung 600 nicht
durchgebrannt ist, fallen bzw. steigen NO bzw. N1. Dadurch kann
das CMOS-Durchgangsgatter 670 öffnen, und
FADD kann ADD (überstrichen)
folgen. Wenn die Sicherung 600 durchgebrannt ist, bleiben die Knoten
NO und N1 auf HIGH bzw. LOW. Dadurch kann das CMOS-Durchgangsgatter 660 öffnen, und
FADD kann ADD folgen. Daraus folgt, dass bei nicht durchgebrannter
Sicherung ein ADD-Eingang
LOW den Ausgang von FADD auf HIGH schaltet (d. h. auf 0 programmiert)
und ein ADD-Eingang HIGH den Ausgang von FADD auf LOW belässt. Wenn
die Sicherung durchgebrannt ist, schaltet ein ADD-Eingang HIGH den
Ausgang FADD auf HIGH (d. h. auf 1 programmiert), und ein ADD-Eingang
LOW belässt
den FADD auf LOW. Durch Programmieren einer Sicherung für den entsprechenden
FLAT kann eine Defektadresse für
den Redundanzersatz erkannt werden. Das Schaltschema des MFLAT entspricht
im Großen und
Ganzen dem des FLAT; lediglich das CMOS-Durchlassgatter 660 ist
mit der Leitung RRDNE und das CMOS-Durchlassgatter 670 mit
Masse verbunden.