DE69911364T2 - Verfahren und Vorrichtung zur Parallelredundanz bei Halbleiterspeichern - Google Patents

Verfahren und Vorrichtung zur Parallelredundanz bei Halbleiterspeichern Download PDF

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  • Dram (AREA)
  • Semiconductor Memories (AREA)
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Description

  • ALLGEMEINER STAND DER TECHNIK
  • 1. Erfindungsgebiet
  • Die vorliegende Offenbarung betrifft Halbleiterspeicher und insbesondere ein verbessertes Verfahren und eine verbesserte Vorrichtung zum Ersetzen fehlerhafter Zeilen-/Spaltenleitungen.
  • 2. Beschreibung des Stands der Technik
  • Die CMOS-Technologie hat sich so entwickelt, daß sich der Computermarkt schnell für einen großen Bereich von Verbrauchern geöffnet hat. Multimedia erfordert i heutzutage mindestens 32 MB an DRAM und bevorzugt 64 MB. Dadurch steigen die relativen Kosten des Speichersystems im Computer. In naher Zukunft werden wahrscheinlich 128-MB- und 512-MB-Computer üblich, was eine potentielle Nachfrage nach 256-MB- und 1-GB-DRAMs (dynamischer Direktzugriffsspeicher) und mehr nahelegt. Trotz der riesigen Speicherarraygröße und damit einhergehender Schwierigkeiten bei der Lithographie ist es wichtiger als je zuvor, die Chipausbeute zu erhöhen. Verfahrensingenieure versuchen ständig, Defekte zu reduzieren und schließlich zu eliminieren oder sie doch zumindest zu maskieren. Fehler, die unvermeidlich im Chip zurückbleiben, werden im allgemeinen unter Verwendung spezieller Schaltungsdesigns und insbesondere durch einen Redundanzaustausch gemeistert.
  • Eine typische Redundanzarchitektur, die üblicherweise für DRAMs mit geringer Dichte verwendet wird, ist in 1a gezeigt. 1a zeigt mehrere Reservespeicherelemente (Redundanzzellen), die dafür verwendet werden, um fehlerhafte Speicherelemente (fehlerhafte Zellen) in der Domäne zu ersetzen und die an jeden Speicherblock (Teilarray) angehängt werden, der mehrere Speicherelemente (Zellen) umfaßt. Die nicht gezeigten Leseverstärker sind zwischen benachbarten Speicherblöcken angeordnet und unterstützen nicht nur Speicherelemente, sondern auch die Redundanzspeicherelemente. Jede Redundanzeinheit (RU) besteht aus einigen Redundanzspeicherelementen (REs) (zum Beispiel sind darin zwei RE pro RU dargestellt), mit denen existierende Fehler (mit X gekennzeichnet) im entsprechenden Speicherblock repariert werden. Dieses als Intrablockaustausch bezeichnete Verfahren vergrößert die zusätzliche Redundanzfläche bei steigender Anzahl an Speicherblöcken für hochdichte Speicher, da jeder Speicherblock eine Domäne für den Austausch umfaßt und die Domänen in verschiedenen Speicherblöcken einander gegenseitig ausschließen. Dies erfordert mindestens eine oder bevorzugt zwei RUs in jedem Speicherblock. Somit ist die Effizienz der RUs angesichts ihrer Inflexibilität ziemlich schlecht, was die Chipausbeute wesentlich reduziert, wenn sich Fehler in einem gegebenen Speicherblock anhäufen. Das oben erwähnte Konzept ist in einer Konfiguration verkörpert, die in dem Artikel von T. Kirihata et al., mit dem Titel „A 14 ns 4 Mb DRAM with 300 mW WActive Power", veröffentlich im IEEE Journal of Solid State Circuits, Band 27, S. 1222–1228, September 1992, beschrieben wird.
  • Eine weitere Redundanzarchitektur, die als eine flexible Redundanzaustauschkonfiguration bekannt ist, ist in 1b gezeigt, in der ein Speicher mit einem Redundanzspeicherblock (Array) als eine große Domäne von RUs dargestellt ist, die ausgefallene Speicherelemente irgendwo im Speicher selektiv ersetzt. Bei dieser Konfiguration können REs innerhalb der RU (mit X markierte) Fehler reparieren, die sich in einem beliebigen Speicherblock innerhalb des Speichers befinden. Der Vorteil dieser Anordnung gegenüber dem oben beschriebenen Intrablockaustausch besteht darin, daß ein Abschnitt, nämlich ein Redundanzspeicherblock, mit einer bestimmten Anzahl an RUs vorteilhafterweise verwendet werden kann, um eine beliebige Anzahl von den Speicher bildenden Speicherblöcken zu bedienen. Dies entspricht erheblichen Einsparungen an Grundfläche für die RUs gegenüber dem vorherigen Verfahren. Es erfordert jedoch zusätzliche Leseverstärker, um den Redundanzspeicherblock zu unterstützen. Weitere Einzelheiten hinsichtlich der obigen Konfigurationen und der verschiedenen Einbußen findet man in einem Artikel von T. Kirihata et al., „A fault-Tolerant Design for 256 Mb DRAMs", veröffentlicht im Digest of Technical Papers des 1995 Symposium on VLSI Circuits, S. 1525–1534, Oktober 1997; und in einem Artikel von T. Sugibayashi et al., „A 30 ns 256 Mb DRAM with Multidivided Arrays Structure", veröffentlicht im IEEE Journal of Solid State Circuits, Band 28, S. 1092–1098, November 1993 und in einem Artikel von H. L. Kalter et al., „A 50 ns 16 Mb DRAM with a 10 ns Data Rate and On-Chip ECC", veröffentlicht im IEEE Journal of Solid State Circuits, Band 25, S. 1118–1128, Oktober 1990.
  • Eine weitere, in 1c gezeigte Redundanzarchitektur verwendet einen flexiblen Redundanzaustausch mit einer Intrablockredundanzkonfiguration: Bei dieser Architektur sind RUs wie beim Intrablockaustausch in jedes Teilarray integriert. Sie gestattet jedoch die Verwendung von RUs, um einen Fehler flexibel für andere Speicherblöcke zu reparieren, wie bei dem flexiblen Redundanzaustausch mit einem Redundanzspeicherblock. Man beachte, daß zur Ermöglichung der Flexibilität die zusätzlichen Leseverstärker nicht erforderlich sind, was zu weniger zusätzlichem Designraum führt. Das Datenkonfliktproblem tritt jedoch auf, wenn zwei oder mehr Teilarrays, die eine gleiche flexible Domäne für den Austausch aufweisen, gleichzeitig aktiviert werden. Das ausführliche Datenkonfliktproblem wird im Hinblick auf 2 beschrieben.
  • 2 zeigt eine 16-MB-Bank 12, die aus vier 4-MB-Blöcken 16 besteht. Jeder Speicherblock enthält mehrere Wortleitungen (WL), die jeweils mehrere Zellen kontaktieren. Jeder Speicherblock 16 enthält außerdem mehrere Redundanzwortleitungen (RWLs) 18, die jeweils mehrere Redundanzzellen enthalten. Der Einfachheit halber wird die Spaltenredundanz ignoriert, doch können Redundanzspalten auch auf ähnliche Weise integriert werden. Leseverstärker 14 sind in der Regel zwischen benachbarten Speicherblöcken 16 angeordnet, und diese Speicherblöcke teilen sich die Leseverstärker. Es wird angenommen, daß zwei Wortleitungen (WL1 in Speicherblock 1 und WL3 in Speicherblock 3) gleichzeitig aktiviert werden. (Man beachte, daß zwei WLs in Speicherblöcken 0 und 1 oder in den Speicherblöcken 2 und 3 nicht gleichzeitig aktiviert werden können, da sich die Speicherblöcke 0 und 1 und die Speicherblöcke 2 und 3 die Leseverstärker teilen). Die Zellendaten von WL1 werden mit Leseverstärkern 14-b und 14-c verstärkt, und die Zellendaten von WL3 werden mit den Leseverstärkern 14-d und 14-e verstärkt. Wenn WL1 fehlerhaft ist, sollte sie durch eine Redundanzwortleitung (RWL) als Redundanzaustausch ersetzt werden. Ein Datenkonfliktproblem tritt auf, wenn die defekte WL1 mit einer physisch im Speicherblock 3 angeordneten RWL ersetzt wird. In diesem Fall werden die beiden Wortleitungen WL3 und RWL im Speicherblock 3 gleichzeitig aktiviert. 3 ist ein detailliertes Schemadiagramm, das die WL3, die RWL und die Leseverstärker 24 zeigt. Die an die WL3 gekoppelten Zellen und die an die RWL gekoppelten Redundanzzellen speichern Daten unabhängig. Dies macht das Lesen unmöglich, da zum Lesen zwei Bit an Daten zu dem Paar von BLs übertragen werden. Dieses Problem ist unvermeidlich, wenn der flexible Redundanzaustausch mit der Intrablockredundanzkonfiguration verwendet wird. Als Schlußfolgerung ist der Ansatz von 1c nur dann nennenswert, wenn ein Speicherblock aktiviert wird, da ansonsten immer eine Wahrscheinlichkeit eines Datenkonflikts aufgrund eines flexiblen Redundanzaustauschs besteht.
  • 4 zeigt den flexiblen Redundanzaustausch mit einem Redundanzspeicherblockkonzept, das dem von 1b ähnelt. Es wird angenommen, daß WL0 im Speicherblock 0 und WL2 im Speicherblock 2 gleichzeitig aktiviert werden. Wenn WL2 fehlerhaft ist, wird sie mit einer physisch im Redundanzspeicherblock angeordneten RWL ersetzt. Das Datenkonfliktproblem kann vermieden werden, da der Redundanzspeicherblock als Leseverstärker 14R, obwohl dies zu einer Flächeneinbuße führen könnte. Es ist jedoch weiterhin ein Datenkonfliktproblem, wenn sowohl die WL0 als auch die WL2 fehlerhaft sind und gleichzeitig durch zwei physisch in einem einzigen Redundanzspeicherblock angeordnete RWLs ersetzt werden. Wenn man zwei Redundanzspeicherblöcke hat, kann man den Datenkonflikt überwinden, doch erfordert dies zusätzliche Leseverstärker. Als Schlußfolgerung eignet sich der Ansatz von 1b nicht, wenn mehrere Blöcke gleichzeitig aktiviert werden.
  • Die vorliegende Erfindung überwindet dieses Datenkonfliktproblem bei den Mehrblockaktivierungen und gestattet dabei einen flexiblen Redundanzaustausch mit mehreren Speicherblöcken, ohne irgendwelche zusätzlichen Leseverstärker aufzuweisen.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfaßt der Halbleiterspeicher mit parallelem Redundanzaustausch folgendes: mehrere Speicherbänke, die jeweils mehrere Speicherblöcke umfassen, wobei jeder Speicherblock ein Speicherarray und eine Leseverstärkerbank umfaßt, wobei jedes Speicherarray mehrere Speicherelemente umfaßt, wobei mindestens zwei der Speicherarrays mehrere Redundanzspeicherelemente umfassen. Die Speicherarrays werden durch die Leseverstärkerbänke unterteilt, wobei benachbarte Speicherarrays sich die Leseverstärkerbank dazwischen teilen. Mindestens zwei Redundanzspeicherelemente sind in mindestens zwei Domänen angeordnet, wobei jede der mindestens zwei Domänen mindestens eines der Speicherarrays und mindestens eine der Leseverstärkerbänke umfassen. Es wird auf die mindestens zwei der in den mindestens zwei Domänen angeordneten Speicherarrays mit der gleichen Logikadresse zugegriffen, und sie werden gleichzeitig durch die mindestens zwei in den mindestens zwei Domänen angeordneten Redundanzspeicherelemente ersetzt, wenn mindestens eines der Speicherarrays, auf die gleichzeitig zugegriffen wird, fehlerhaft ist. Der Austausch verwendet nicht gleichzeitig die gleiche Leseverstärkerbank.
  • Gemäß einer weiteren Ausführungsform umfaßt das Verfahren zum Verbessern der Ausbeute bei Halbleiterspeichern die folgenden Schritte: Bereitstellen mehrerer Speicherbänke, wobei jede Speicherbank mehrere Speicherblöcke umfaßt, wobei jeder Speicherblock ein Speicherarray und eine Leseverstärkerbank enthält, wobei die Speicherarrays durch die Leseverstärkerbänke unterteilt werden, wobei benachbarte Speicherarrays sich die Leseverstärkerbank dazwischen teilen. Mindestens zwei Redundanzspeicherelemente ersetzen ausgefallene Speicherelemente, die in eine erste Domäne und eine zweite Domäne unterteilt sind, wobei die erste Domäne und die zweite Domäne in Speicherarrays existieren, die verschiedene Leseverstärkerbänke verwenden. Ein ausgefallenes Speicherelement wird durch ein redundantes Speicherelement in der ersten oder der zweiten Domäne ersetzt, und ein Speicherelement, das einer logisch gleichen Position des ausgefallenen Speicherelements in einem anderen Speicherarray entspricht, wobei eine andere Leseverstärkerbank als das Speicherarray des ausgefallenen Elements verwendet wird, wird durch ein redundantes Speicherelement in der anderen der ersten oder zweiten Domäne ersetzt. Das ausgefallene Speicherelement wird ersetzt durch Aktivieren des redundanten Speicherelements in der ersten oder der zweiten Domäne und Ersetzen des Speicherelements, das einer logisch gleichen Position des ausgefallenen Speicherelements entspricht, durch Aktivieren des redundanten Speicherelements in der anderen der ersten oder zweiten Domäne, wodurch ein Signalkonflikt bei den Leseverstärkerbänken reduziert wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Diese Offenbarung präsentiert die folgende Beschreibung bevorzugter Ausführungsformen ausführlich und unter Bezugnahme auf die folgenden Figuren. Es zeigen:
  • 1a eine Redundanzarchitektur, die üblicherweise für DRAMs geringer Dichte des Stands der Technik verwendet wird;
  • 1b eine weitere Redundanzarchitektur des Stands der Technik, die eine flexible Redundanzaustauschkonfiguration verwendet;
  • 1c eine weitere Redundanzarchitektur des Stands der Technik, die einen flexiblen Redundanzaustausch mit einer Intrablockredundanzkonfiguration verwendet;
  • 2 ein Schemadiagramm, das ein herkömmliches verschachteltes Leseverfahren für Leseverstärker zeigt;
  • 3 ein Schemadiagramm, das einen herkömmlichen Leseverstärker mit Signalkonflikt zeigt;
  • 4 ein Schemadiagramm einer herkömmlichen Speicherbank;
  • 5 ein Schemadiagramm einer Speicherbank gemäß der vorliegenden Erfindung und
  • 6 eine graphische Darstellung der theoretischen Ausbeute als Funktion einer Reihe von Defekten für verschiedene Reparaturgebiete.
  • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Die vorliegende Offenbarung betrifft Halbleiterspeicher und insbesondere ein verbessertes Verfahren und eine verbesserte Vorrichtung zum Ersetzen fehlerhafter Zeilen-/Spaltenleitungen. Gemäß der vorliegenden Erfindung werden eine Vorrichtung und ein Verfahren für eine hohe Austauschflexibilitätsredundanz verwendet, um die Chipausbeute zu vergrößern und einen Leseverstärkersignalkonflikt zu verhindern. Es wird eine parallele Redundanz verwendet, um dies zu erreichen und auch eine herkömmliche Anzahl von Sicherungen beizubehalten. Eine fehlerhafte Zeilen-/Spaltenleitung in einem ersten Speicherarray oder Speicherblock wird durch eine redundante Zeilen-/Spaltenleitung aus seiner eigenen Redundanz ersetzt. Eine entsprechende Zeilen-/Spaltenleitung, ob fehlerhaft oder nicht, wird in einem zweiten Speicherarray oder Speicherblock ersetzt, das bzw. der keine Leseverstärker mit dem ersten Speicherblock teilt. Die entsprechende Zeile bzw. die entsprechende Spalte wird ersetzt, um den Redundanzaustausch des ersten Speicherblocks nachzuahmen, wodurch die Flexibilität und die Ausbeute erhöht werden sowie ein Lesesignalkonflikt verhindert wird.
  • Nunmehr unter eingehenderer Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszahlen in den mehreren Ansichten ähnliche oder identische Elemente identifizieren, zeigt 5 schematisch eine 16-MB-Speicherbank 100. Die Speicherbank 100 ist in Speicherblöcke 0 bis 3 unterteilt. Jeder Speicherblock enthält ein Speicherarray 102 bis 105 und eine jeweils zwischen zwei Speicherblöcke angeordnete Leseverstärkerbank 106 bis 110. Benachbarte Speicherblöcke teilen sich Leseverstärker der Leseverstärkerbänke 106 bis 110, beispielsweise teilen sich beide Speicherblöcke 0 und 1 die zwischen Speicherblock 0 und Speicherblock 1 positionierte Leseverstärkerbank 107. Redundante Zeilen oder Spalten können in jedem Speicherblock enthalten sein. Die vorliegende Erfindung wird zur Veranschaulichung unter Bezugnahme auf redundante Zeilen beschrieben, und sie bezieht sich deshalb auf redundante Wortleitungen. Die Erfindung gilt jedoch auch für redundante Spalten und läßt sich gleichermaßen auf redundante Bitleitungen anwenden. Ebenfalls zur Veranschaulichung wird ein 64-MB-Speicherchip mit 16-MB-Speicherbänken verwendet, um die vorliegende Erfindung zu beschreiben. Die vorliegende Erfindung kann jedoch auch auf Speicherelemente mit anderen Größen angewendet werden.
  • Wie in 5 gezeigt, ist ein Redundanzspeicherelement 112 in zwei Domänen unterteilt. Eine erste Domäne 114 ist beispielsweise im Speicherblock 0 angeordnet. Eine zweite Domäne 116 ist in einem Speicherblock angeordnet, in dem für die erste Domäne 114 verwendete Leseverstärker nicht für die zweite Domäne 116 verwendet werden, beispielsweise Speicherblock 2 oder Speicherblock 3. Es wird zudem in Betracht gezogen, daß die vorliegende Erfindung eine zwischen den Speicherblöcken 1 und 3 aufgeteilte Redundanz enthält, um die gleichen Ergebnisse zu erzielen. Indem die Redundanz 112 gleichermaßen zwischen zwei Speicherblöcken aufgeteilt wird, dient die erste Domäne 114 als ein Ersatz für Defekte in den Speicherblöcken 0 und 1, während die zweite Domäne 116 als ein Ersatz für Defekte in den Speicherblöcken 2 und 3 dient.
  • Beim Betrieb wird der Redundanzaustausch fehlerhafter oder falsch arbeitender Wortleitungen parallel vorgenommen. Das heißt, eine fehlerhafte Wortleitung 118 im Speicherarray 104 wird durch eine in der zweiten Domäne 116 angeordnete redundante Wortleitung sowie eine entsprechende redundante Zeile in der ersten Domäne 114 ersetzt, die sich mit der zweiten Domäne 116 keine Leseverstärker teilt. Anstatt die Redundanz wie im Stand der Technik in einem Speicherblock zu halten, trennt die vorliegende Erfindung die Redundanz zwischen zwei Speicherblöcke auf, die sich keine Leseverstärker teilen. Wie im Stand der Technik werden zwei oder ein Mehrfaches von zwei Wortleitungen gleichzeitig ersetzt, um eine fehlerhafte Wortleitung zu reparieren. Bei der vorliegenden Erfindung wird eine Wortleitung in demjenigen Speicherblock ersetzt, in dem der Defekt aufgetreten ist, und eine zweite wird in einem Speicherblock aktiviert, der sich keine Leseverstärker mit dem ersten Speicherblock mit der fehlerhaften Wortleitung teilt. Der zweite redundante Ersatz wird ersetzt, ob in diesem Speicherblock ein Defekt vorliegt oder nicht. Der zweite redundante Ersatz entspricht weiterhin einer Stelle, die die Stelle der ersten redundanten Wortleitung in ihren jeweiligen Speicherblöcken nachahmt.
  • Wie in 5 gezeigt, wird die fehlerhafte Wortleitung 118 im Speicherblock 2 durch die redundante Wortleitung in der zweiten Domäne 116 ersetzt. Die Wortleitung in Speicherblock 0 wird ebenfalls durch eine zweite redundante Wortleitung 114 ersetzt, die am gleichen Ort im Speicherblock 0 wie der Ort der im Speicherblock 2 verwendeten redundanten Wortleitung angeordnet ist. Es wird die redundante Wortleitung 114 aus dem Speicherblock 0 verwendet, ungeachtet dessen, ob im Speicherblock 0 ein Fehler vorliegt oder nicht. Indem der redundante Austausch zwischen Speicherblock 0 und Speicherblock 2 aufgeteilt wird, liegt an den Leseverstärkerbänken kein Signalkonflikt vor, da sich Speicherblock 0 und Speicherblock 2 nicht die gleichen Leseverstärker teilen. Obwohl Redundanzen gleich aufgeteilt worden sind, arbeiten sie parallel, um ein vollständig flexibles 16-MB-Reparaturgebiet für einen 64-MB-Speicherchip zu ergeben.
  • Um die Vorteile der vollständig flexiblen 16-MB-Reparatur zu veranschaulichen, zeigt 6 eine graphische Darstellung der theoretischen Chipausbeute als Funktion einer Anzahl von Fehlern auf dem Chip für einen 64-MB-Speicherchip. Die Kurve 200 gibt das Redundanzverfahren nach dem Stand der Technik mit einer Flexibilität an, die ein 4-MB-Reparaturgebiet liefert. Kurve 202 zeigt das Redundanzverfahren der vorliegenden Erfindung mit einer Flexibilität, die ein 16-MB-Reparaturgebiet liefert. Bei der Kurve 200 nach dem Stand der Technik (d. h. ein 4-MB-Intrablockredundanzaustausch in 1a) können etwa 30% weniger Fehler berücksichtigt werden als bei der Kurve 202, wobei eine Ausbeute von 50% angenommen wird. Falls zudem eine Anhäufung von Fehlern berücksichtigt wird (Definiere Anhäufung), würde es einen zusätzlichen Ausbeutevorteil für die Konfiguration mit dem 16-MB-Reparaturgebiet und einen weiteren Nachteil für die Konfiguration mit dem 4-MB-Reparaturgebiet geben.
  • Gemäß der vorliegenden Erfindung erzielt man eine größtmögliche Reparaturgebietflexibilität bei gleichzeitiger Verhinderung eines Signalkonflikts beim Lesen von Leseverstärkern. Weiterhin sind aufgrund der Konfiguration mit parallelem Austausch, die Redundanzwortleitungen in mindestens zwei von mehreren Speicherarrays integriert, keine zusätzlichen Leseverstärker erforderlich. Nachdem bevorzugte Verfahren und Ausführungsformen für [Lakune] beschrieben worden sind (die veranschaulichend und nicht einschränkend sein sollen), sei angemerkt, daß der Fachmann angesichts der obigen Lehren Modifikationen und Abänderungen vornehmen kann. Es ist deshalb zu verstehen, daß an den offenbarten jeweiligen Ausführungsformen der Erfindung Änderungen vorgenommen werden können, die innerhalb des Schutzbereichs der Erfindung liegen, wie er durch die beigefügten Ansprüche umrissen ist. Nachdem die Erfindung somit mit den Einzelheiten und der Ausführlichkeit beschrieben worden ist, die von den Patentgesetzen gefordert werden, wird in den beigefügten Ansprüchen das dargelegt, was durch Patenturkunde beansprucht und geschützt werden soll.

Claims (17)

  1. Halbleiterspeicher mit parallelem Redundanzaustausch, der folgendes umfaßt: mehrere Speicherbänke (100), die jeweils mehrere Speicherblöcke (0, 1, 2, 3) umfassen, wobei jeder Speicherblock (0, 1, 2, 3) ein Speicherarray (102, 103, 104, 105) und eine Leseverstärkerbank (106, 107, 108, 109, 110) enthält, wobei jedes Speicherarray (102, 103, 104, 105) mehrere Speicherelemente (112) umfaßt und mindestens zwei der Speicherarrays (102, 103, 104, 105) mehrere Redundanzspeicherelemente (112) umfassen, wobei die Speicherarrays (102, 103, 104, 105) durch die Leseverstärkerbänke (106, 107, 108, 109, 110) unterteilt werden, wobei benachbarte Speicherarrays (102, 103, 104, 105) sich die Leseverstärkerbank (106, 107, 108, 109, 110) dazwischen teilen; wobei mindestens zwei Redundanzspeicherelemente (112) in mindestens zwei Domänen (114, 116) angeordnet sind, wobei jede der mindestens zwei Domänen (119, 116) mindestens eines der Speicherarrays (102, 103, 104, 105) und mindestens eine der Lese- verstärkerbänke (106, 107, 108, 109, 110) umfaßt; wobei auf mindestens zwei der in den mindestens zwei Domänen (114, 116) angeordneten Speicherarrays (102, 103, 104, 105) mit der gleichen Logikadresse zugegriffen wird und sie gleichzeitig durch die mindestens zwei in den mindestens zwei Domänen (114, 116) angeordneter. Redundanzspeicherelemente (112) ersetzt werden, wenn mindestens einer der Speicherarrays (102, 103, 104, 105), auf die gleichzeitig zugegriffen wird, fehlerhaft ist, wobei der Austausch nicht gleichzeitig die gleiche Leseverstärkerbank (106, 107, 108, 109, 110) verwendet.
  2. Halbleiterspeicher mit verbesserter Redundanz nach. Anspruch 1, wobei die Redundanz Wortleitungen (108) beinhaltet.
  3. Halbleiterspeicher mit verbesserter Redundanz nach Anspruch 1, wobei die Redundanz Bitleitungen (108) beinhaltet.
  4. Halbleiterspeicher mit verbesserter Redundanz nach Anspruch 1, wobei jede Speicherbank (100) vier Speicherblöcke (0, 1, 2, 3) enthält, die im wesentlichen parallel zueinander angeordnet sind, und die erste Domäne (114) in einem ersten Speicherblock (0) und die zweite Domäne (116) in einem dritten Speicherblock (2) angeordnet ist.
  5. Halbleiterspeicher mit verbesserter Redundanz nach Anspruch 1, wobei jede Speicherbank (100) vier Blöcke (0, 1, 2, 3) enthält, die im wesentlichen parallel zueinander angeordnet sind, und die erste Domäne (114) in einem zweiten Speicherblock (1) und die zweite Domäne (116) in einem vierten Speicherblock (3) angeordnet ist.
  6. Halbleiterspeicher mit verbesserter Redundanz nach Anspruch 1, wobei die erste Domäne (114) ausgefallene Speicherelemente in einer ersten Hälfte der Speicherbank (100) und die zweite Domäne (116) ausgefallene Speicherelemente in einer zweiten Hälfte der Speicherbank (100) ersetzt.
  7. Halbleiterspeicher mit verbesserter Redundanz nach Anspruch 1, wobei jedes ausgefallene Speicherelement und das der logisch gleichen Position entsprechende Speicherelement durch mindestens ein Speicherelement in der ersten Domäne (114) und mindestens ein Speicherelement in der zweiten Domäne (116) ersetzt werden, wobei das mindestens eine Speicherelement der ersten Domäne (119) dem mindestens einen Speicherelement in der zweiten Domäne (116) zahlenmäßig gleich ist.
  8. Halbleiterspeicher mit verbesserter Redundanz nach Anspruch 1, wobei jede Speicherbank (100) 16 Megabit an Speicher enthält.
  9. Halbleiterspeicher mit verbesserter Redundanz nach Anspruch 1, wobei jedes Speicherarray (102, 103, 104, 105) 4 Megabit an Speicher enthält
  10. Verfahren zum Verbessern der Ausbeute bei Halbleiterspeichern, mit den folgenden Schritten: Bereitstellen mehrerer Speicherbänke (100), wobei jede Speicherbank (100) mehrere Speicherblöcke (0, 1, 2, 3) umfaßt, wobei jeder Speicherblock (0, 1, 2, 3) ein Speicherarray (102, 103, 104, 105) und eine Leseverstärkerbank (106, 107, 108, 109, 110) enthält, wobei die Speicherarrays (102, 103, 104, 105) durch die Leseverstärkerbänke (100) unterteilt werden, wobei benachbarte Speicherarrays (102, 103, 104, 105, 106) sich die Leseverstärkerbank (100) dazwischen teilen, wobei mindestens zwei Redundanzspeicherelemente (112) zum Ersetzen ausgefallener Speicherelemente in eine erste Domäne (114) und eine zweite Domäne (116) unterteilt sind, wobei die erste Domäne und die zweite Domäne (116) in Speicherarrays (102, 103, 104, 105, 106) existieren, die verschiedene Leseverstärkerbänke (100) verwenden; Ersetzen des ausgefallenen Speicherelements durch Aktivieren des redundanten Speicherelements (112) in der ersten (114) oder der zweiten Domäne (116); und Ersetzen des Speicherelements, das einer logisch gleichen Position des ausgefallenen Speicherelements entspricht, durch Aktivieren des redundanten Speicherelements (112) in der anderen der ersten (114) oder zweiten Domäne (116), wodurch ein Signalkonflikt bei den Leseverstärkerbänken (106, 107, 108, 109, 110) reduziert wird.
  11. Verfahren zum Verbessern der Ausbeute bei Halbleiterspeichern nach Anspruch 10, wobei der Schritt des Ersetzens des ausgefallenen Speicherelements weiterhin das Ersetzen des ausgefallenen Speicherelements durch mehrere Speicherelemente umfaßt.
  12. Verfahren zum Verbessern der Ausbeute in Halbleiterbauelementen nach Anspruch 11, wobei der Schritt des Ersetzens des Speicherelements, das einer logisch gleichen, Position des ausgefallenen Speicherelements entspricht, weiterhin das Ersetzen des Speicherelements, das einer logisch gleichen Position des ausgefallenen Speicherelements entspricht, durch mehrere Speicherelemente umfaßt, die den mehreren Elementen zahlenmäßig gleich sind, die das ausgefallene Speicherelement ersetzen.
  13. Verfahren zum Verbessern der Ausbeute bei Halbleiterspeichern nach Anspruch 10, wobei die Redundanz Wortleitungen (108) beinhaltet.
  14. Verfahren zum Verbessern der Ausbeute bei Halbleiterspeichern nach Anspruch 10, wobei die Redundanz Bitleitungen beinhaltet.
  15. Verfahren zum Verbessern der Ausbeute bei Halblei terspeichern nach Anspruch 10, weiterhin mit dem Schritt des Definierens jeder Speicherbark (100) durch vier Speicherblöcke (0, 1, 2, 3), die im wesentlichen parallel zueinander angeordnet sind, wobei die erste Domäne (114) in einem ersten Speicherblock (0) und die zweite Domäne (116) in einem dritten Speicherblock (2) angeordnet ist.
  16. Verfahren zum Verbessern der Ausbeute bei Halbleiterspeichern nach Anspruch 10, weiterhin mit dem Schritt des Definierens jeder Speicherbank (100) durch vier Speicherblöcke (0, 1, 2, 3), die im wesentlichen parallel zueinander angeordnet sind, wobei die erste Domäne (114) in einem. zweiten Speicherblock (1) und die zweite Domäne (116) in einem vierten Speicherblock (3) angeordnet ist.
  17. Verfahren zum Verbessern der Ausbeute bei Halbleiterspeichern nach Anspruch 10, wobei der Schritt des Ersetzens des ausgefallenen Speicherelements (112) die folgenden Schritte beinhaltet: Ersetzen ausgefallener Speicherelemente in einer ersten Hälfte der Speicherbank durch Verwenden redundanter Speicherelemente (112) in der ersten Domäne (114) und Ersetzen ausgefallener Speicherelemente in einer zweiten Hälfte der Speicherbank durch Verwenden redundanter Speicherelemente (112) in der zweiten Domäne (116).
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