DE69811571T2

DE69811571T2 - Fehlertolerante Speichervorrichtung mit variierbarem Redundanzersatzbereich.

Info

Publication number: DE69811571T2
Application number: DE69811571T
Authority: DE
Inventors: Gabriel Daniel; Jean-Marc Dortu; Toshiaki Kirihata; Karl-Peter Pfefferl
Original assignee: Siemens AG; International Business Machines Corp
Current assignee: Qimonda AG; International Business Machines Corp
Priority date: 1997-07-16
Filing date: 1998-05-12
Publication date: 2003-11-27
Anticipated expiration: 2018-05-13
Also published as: CN1205521A; CN1237545C; DE69811571D1; US5978931A; EP0892349A3; JP3850986B2; MY115905A; TW461994B; EP0892349A2; EP0892349B1; KR100305934B1; KR19990013406A; JPH1196790A; SG79234A1

Description

Die vorliegende Erfindung betrifft allgemein eine Redundanzersatzarchitektur für Speichervorrichtungen.
Die CMOS-Technologie hat sich so weit entwickelt, dass sich der Computermarkt weite Verbraucherkreise erschlossen hat. Heutzutage werden für Multimediaanwendungen Speicher mit mindestens 8 MB und vorzugsweise sogar 16 MB benötigt, was den Kostenanteil des Speichersystems in einem Computer erhöht. In naher Zukunft durften Computer mit Speichern Von 32 MB und 64 MB üblich sein, was einen möglichen Bedarf an DRAMs (Dynamic Random Access Memory, dynamischer Speicher mit wahlfreiem Zugriff) mit 256 MB und mehr erwarten lässt. In der Entwicklung befinden sich bereits DRAMs im Gigabit-Bereich, so dass neue Verfahren eingeführt werden müssen, um ungeachtet der zunehmenden Komplexität von Design und Produktion derartiger Speicherbausteine die Zuverlässigkeit des Erzeugnisses zu gewährleisten. Angesichts der großen Speicherausmaße und der damit verbundenen lithographischen Probleme ist es umso wichtiger, die Chipausbeute zu steigern. Die Technologen versuchen ständig, Maskendefekte zu verringern, wenn nicht sogar ganz auszuschließen. Fehlerstellen, die vermeidlich auf dem Chip zurückbleiben, werden im Allgemeinen durch spezielle Schaltkreisgestaltungen, insbesondere durch Redundanzersatz, beseitigt.
Die vorliegende Erfindung ist eine neuartige Konfiguration auf Basis des Domänenkonzepts. Die in der vorliegenden Erfindung erwähnten Domänen sind nicht durch feste, eng definierte Grenzen festgelegt.
Während bestimmte Domänen groß sein und eine Vielzahl von Speichermatrizen umfassen können, können andere wiederum kleine Dimensionen aufweisen und nur Teile einer Speichermatrix umfassen. Unabhängig von ihrer Größe ist jede Domäne mit einer Anzahl von Redundanzschaltungen ausgestattet, um in der Domäne vorhandene Fehlerstellen zu ersetzen. Indem die Domänen sich überlappen dürfen, können Fehlerstellen in einer bestimmten Speichermatrix durch eine beliebige in dem gemeinsamen Überlappungsbereich der Domänen befindliche Redundanzschaltung repariert werden, falls die Fehlerstelle in die durch die beiden Domänen erfasste Matrix fällt. Natürlich versagt das Schema, wenn die Fehleranzahl größer als die Anzahl der in der Domäne (oder den Domänen) dieser Speichermatrix verfügbaren Redundanzen ist, und der Speicher ist dann irreparabel. Gemäß der vorliegenden Erfindung werden jedoch, wenn alle Redundanzen in einer ersten Domäne erschöpft sind, ungenutzte Redundanzen in einer Domäne, die die erste Domäne überlappt, als Mittel zum Reparieren der restlichen Fehlerstellen genutzt, die durch die erste Domäne nicht berücksichtigt werden konnten.
Domänen können beliebig groß gewählt und beliebig angeordnet werden. Domänen können sich entweder überlappen oder benachbart sein. Ein Vorteil überlappender Domänen besteht darin, dass mittels einer solchen Architektur Fehlerstellen in gemeinsamen Bereichen der beiden Domänen durch Redundanzelemente in einer der beiden Domänen repariert werden kennen.
Dieser Vorteil ist von besonderer Bedeutung, da die Reperaturmittel in einer Domäne zu einem bestimmten Zeitpunkt ganz ausgeschöpft sein können und die Verfügbarkeit einer zweiten, überlappenden Domäne somit vorteilhaft genutzt werden kann, um die erste Domäne beim Ausführen der nicht erledigten Reparaturaufgaben zu unterstützen.
Eine Matrix kann mehrere Domänen oder, eine Domäne kann alternativ mehrere Matrizen umfassen. Auf diese Weise kann ein Chip-Entwickler eine vorgegebene Domänenkonfiguration und die Wahl zwischen verschiedenen Größenordnungen vorteilhaft nutzen, um die Reparaturfähigkeit des Bauelements zu optimieren.
Herkömmliche Redundanzkonfigurationen bedienen sich üblicherweise einer FDRR-Architektur (Fixed Domain Redundancy Replacement, Redundanzersatz mit festen Domänen), wobei Redundanzelemente zum Ersetzen defekter Elemente in einer Domäne mit fest vorgegebener Größe in jeder Reihen- und Spaltenredundanz verwendet werden.
Im Laufe der Jahre sind verschiedene Konfigurationen der FDRR- Architektur erfolgreich umgesetzt worden. Eine typische FDRR- Konfiguration, die üblicherweise für DRAMs mit niedriger Speicherdichte verwendet wird, ist in Fig. 1a gezeigt. Hierin ist eine Vielzahl von Redundanzeinheiten dargestellt, die zum Ersetzen defekter Elemente in der Domäne mit fest vorgegebener Größe verwendet werden und die jeder Teilmatrix des Speichers beigeordnet sind.
Jede Redundanzeinheit (redundancy unit, RU) enthält eine Vielzahl von Redundanzelementen (redundancy element, RE) (z. B. sind hier zwei RE je RU dargestellt), die zum Reparieren in der entsprechenden Teilmatrix vorhandener Fehlerstellen (mit X gekennzeichnet) dienen. Dieses als interner Blockersatz bekannte Schema erhöht den im Folgenden beschriebenen Aufwand an Redundanzfläche, da die Anzahl der Teilmatrizen bei Speicherbauelementen mit hoher Speicherdichte zunimmt, denn jede Teilmatrix enthält eine fest vorgegebene Ersatzdomäne, und die Domänen in den einzelnen Teilmatrizen sind völlig unabhängig voneinander. Bei diesem Schema sind mindestens eine oder vorzugsweise zwei RUs in jeder Teilmatrix erforderlich. Die Wirksamkeit der RUs ist wegen ihrer mangelnden Flexibilität nur gering, und die Chipausbeute geht dramatisch zurück, wenn die Fehlerstellen in einer bestimmten Teilmatrix gehäuft auftreten. Das oben erwähnte Schema wird in dem Artikel "A 14ns 4MB DRAM with 300 mW Active Power" von T. Kirihata et al., veröffentlicht in IEEE Journal of Solid State Circuits, Bd. 27, S. 1222-1228, September 1992, beschrieben.
In Fig. 1b ist eine andere FDRR-Redundanzersatzanordnung gezeigt, die als flexible Redundanzersatzanordnung bekannt ist; hierin wird ein Speicher dargestellt, der eine einzige Redundanzmatrix als eine große feste Domäne von Redundanzeinheiten zum selektiven Ersetzen ausgefallener Elemente irgendwo in dem Speicher aufweist. Bei dieser Konfiguration können durch die REs in der RU Fehlerstellen (mit X gekennzeichnet) in jeder Teilmatrix des Speichers repariert werden.
Der Vorteil dieser Anordnung gegenüber dem oben beschriebenen internen Blockersatz besteht darin, dass ein Abschnitt, und zwar die Redundanzmatrix mit einer bestimmten Anzahl RUs, vorteilhaft zum Bearbeiten einer bestimmten Anzahl von Teilmatrizen verwendet werden kann, aus denen sich der Speicher zusammensetzt. Dies fuhrt zu einer wesentlichen Flächeneinsparung (auch als Grundfläche bezeichnet), obwohl in großem Umfang zusätzliche Steuerschaltlogik benötigt wird, um alle Teilmatrizen des Speichers zu berücksichtigen.
Weitere Einzelheiten zu den oben beschriebenen Konfigurationen und deren verschiedenen Vorteilen sind in den folgenden Veröffentlichungen zu finden: T. Kirihata et al., "A Fault- Tolerant Design for 256 MB DRAMs", veröffentlicht im Tagungsband des Symposium on VLSI Sircuits 1995, S. 107-108; T. Sugibayashi et al., "A 30 ns 256 MB DRAM with Multi-divided Array Structure", veröffentlicht in IEEE Journal Oberfläche Solid State Circuits, Bd. 28, S. 1092-1098, November 1993; und H. L. Kalter et al., "A 50 ns 16 MB DRAM with a 10 ns Data Rate and On-Chip ECC", veröffentlicht in IEEE Journal of Solid Stete Circuits, Bd. 25, S. 1118-1128, Oktober 1990.
Zusammenfassend gesagt, eine FDRR-Anordnung besteht aus einer Vielzahl von Domänen mit fest vorgegebener Große, die jeweils unabhängig voneinander zum Ersetzen von Fehlerstellen innerhalb dieser Domäne verwendet werden können.
Überträgt man dieses Konzept auf einen Chip, so kann man mehrere voneinander unabhängige Domänen von einer jeweils fest Vorgegebenen Große antreffen, durch die alle Fehlerstellen in der Chip repariert werden.
Die FDRR-Architektur kann in einer Anordnung für den internen Blockersatz eingesetzt werden, wobei es durch kleine Domänen möglich wird, die Reparatur mit einem Minimum an Schaltlogik durchzuführen. Eine solche Anordnung eignet sich jedoch nur schlecht für die Reparatur von Fehlerstellenanhäufungen. Bei der zweiten FDRR-Anordnung, d. h. der flexiblen Architektur für den Redundanzersatz, ermöglichen die für eine solche Architektur typischen großen Domänen eine gute Reparaturmöglichkeit von Fehlerstellenanhäufungen. Allerdings steigt dabei der Schaltungsaufwand deutlich an, was einen klaren Nachteil darstellt.
Der flexible Redundanzersatz erweist sich beim Reparieren einer begrenzten Anzahl von Fehlerstellen als sehr wirkungsvoll, insbesondere wenn es sich bei diesen Fehlerstellen um Bitleitungen (sowohl Einzelbits als auch Mehrfachbits), Wortleitungen (sowohl Einzelwörter als auch Mehrfachwörter) und Ähnliches handelt, die sämtlich in die Kategorie "harte Fehler" fallen. Der flexible Redundanzersatz weist jedoch insofern noch einen anderen Nachteil auf, als er eine erhebliche Anzahl von RUs (und die zugehörige Schaltlogik) benötigt, um eine zweite Kategorie von Fehlern zu beheben, bei denen ein in dem Kondensator einer DRAM-Zelle gespeichertes Bit mit der Zeit verschwindet, wenn es sich um eine schwache Zelle handelt, und so einen Fehler erzeugt. Diese Fehler werden als "Haltefehler" bezeichnet. Dieser Nachteil ist besonders schwerwiegend, da die Haltefehler wesentlich häufiger vorkommen als die harten Fehler.
Die oben genannten harten Fehler treten in einem Speicher in der Regel gehäuft auf. Aufgrund seiner mangelnden Flexibilität versagt hier daher der Ansatz des internen Blockersatzes.
Harte Fehler treten üblicherweise nicht in allzu großer Anzahl auf und können in einer großen Domäne mit wenigen RUs ideal repariert werden. Der flexible Redundanzersatz stellt eine gute Lösung für die Reparatur von harten Fehlern dar, die durch eine einzige große Domäne mit wenigen RUs erledigt werden können. Wenn eine Domäne beispielsweise vier beieinander liegende Defekte aufweist, werden für deren Ersatz vier RUs in der Domäne benötigt. Wenn bei dem internen Blockersatz in jeder kleinen Domäne vier RUs vorgesehen wären, wäre der Aufwand zu hoch. Selbst wenn dieser Aufwand noch vertretbar wäre, könnte der Ersatz beim Vorliegen von fünf beieinander liegenden Defekten dennoch fehlschlagen. Daraus folgt, dass bei der Reparatur von harten Fehlern mittels des flexiblen Redundanzersatzes die Vergrößerung der Domänen von entscheidender Bedeutung ist.
Haltefehler treten hingegen über den ganzen Speicher hinweg zufällig verteilt und in großer Anzahl auf; dass sie über den Chip zufällig verteilt auftreten, stellt jedoch einen entscheidenden Vorteil dar. Bei Zufallsfehlern weist der interne Blockersatz weniger Nachteile auf, da die Fehler in vielen kleinen Teilmatrizen statistisch verteilt vorliegen. Ein Fehler kann durch den internen Blockersatz mit weniger redundantem Schaltlogikaufwand repariert werden, als beim flexiblen Redundanzersatz erforderlich wäre. Daraus ergibt sich, dass eine derartige Konfiguration zum Auffinden von Haltefehlern ideal wäre, wenn in jeder Teilmatrix zum Erkennen von zufällig auftretenden Haltefehlern eine RU vorgesehen wurde, vorausgesetzt, in jeder Teilmatrix befindet sich mindestens ein Fehler.
Andererseits lassen sich Haltefehler jedoch nur schwer nach dem Ansatz des flexiblen Redundanzersatzes reparieren, da diese in so hoher Anzahl vorkommen; dies übersteigt oft die in dem Speicherbauelement verfügbare Kapazität an Reparaturschaltungen. Es ist nicht vorteilhaft, zu viele Fehlerstellen nach dem Ansatz des flexiblen Redundanzersatzes zu reparieren, da für die beabsichtigte Flexibilität ein noch höherer Aufwand erforderlich ist, um solche Fehlerstellen mit der vorhandenen Redundanzschaltlogik zu reparieren.
Angesichts der obigen Ausführungen besteht eine wichtige Zielsetzung einer idealen Redundanzkonfiguration darin, harte und Haltefehler zu reparieren, unabhängig davon, ob sie im Speicher statistisch verteilt oder gehäuft vorkommen, ohne einen übermäßigen Aufwand durch Bereitstellen einer komplexen Redundanzfläche zu treiben. Üblicherweise setzt sich der Schaltungsaufwand zusammen aus einem Aufwand an Redandanzelementen und einem Aufwand an Redundanzsteuerschaltlogik, wobei beide auf ein Minimum beschrankt sein sollten, um sowohl gute Reparaturmöglichkeiten bereitzustellen als auch optimale Leistungsparameter des Speichers zu gewährleisten.
Entsprechende Konfigurationen für den Redundanzersatz einschließlich einiger der oben aufgezählten Kategorien werden in den folgenden Veröffentlichungen beschrieben:
In der US-Patentschrift Nr. 5 491 664, Phelan am 13. Februar 1996 erteilt, wird die Ausführung eines Speicherblockelements mit flexibler Redundanz in einem Architekturschema mit einer geteilten Matrix beschrieben.
Bei dieser Konfiguration sind sowohl die Speicherblöcke als auch die Redundanz-Speicherblöcke mit einem Lesebus verbunden, damit der Redundanzspeicher in einer Teilmatrix des Speichers auch von einer zweiten Teilmatrix genutzt werden kann.
In der US-Patentschrift Nr. 5 475 648, Fujiwara am 12. Dezember 1995 erteilt, wird ein Speicher mit einer Redundanzkonfiguration beschrieben, bei der eine durch die Redundanzkonfiguration bereitgestellte Ersatzzelle zum Ersetzen der ausgefallenen Zelle aktiviert wird, wenn ein entsprechendes Adresssignal mit der Adresse einer defekten Zelle übereinstimmt.
In der US-Patentschrift Nr. 5 461 587, Seung-Cheol Oh am 24. Oktober 1995 erteilt, wird eine Zeilenredundanzschaltung zusammen mit zwei weiteren Ersatz-Zeilendecodern verwendet, wobei unter zweckmäßiger Verwendung von Sicherungskästen durch eine Zeilenredundanzsteuerschaltung erzeugte Signale den Ersatz ausgefallener Zeilen durch Ersatzzeilen ermöglichen.
In der US-Patentschrift Nr. 5 459 690, Rieger et al. am 17. Oktober 1995 erteilt, wird ein Speicher mit einer Redundanzanordnung beschrieben, die bei Vorliegen normaler Wortleitungen, welche defekte Speicherzellen bedienen, den Ersatz defekter Speicherzellen durch redundante Zellen ermöglicht.
In der US-Patentschrift Nr. 5 430 679, Hiltebeitel et al. am 04. Juli 1995 erteilt, wird ein Sicherungsladesystem beschrieben, durch das Decoder für Redundanzzwecke programmiert werden können.
Die Sicherungsgruppen können den redundanten Decodern dynamisch zugewiesen werden, wodurch eine mehrdimensionale Zuordnung defekter Zeilen/Spalten in dem Speicher ermöglicht wird.
In der US-Patentschrift Nr. 5 295 101, Stephens, Jr. et al. am 15. März 1994 erteilt, wird eine Redundanzanordnung auf zwei Ebenen zum Ersetzen von defekten Teilmatrizen durch entsprechende Redundanzelemente beschrieben.
In der Europäischen Patentanmeldung A-0 465 808 wird das Schema einer integrierten Speicherschaltung beschrieben, bei dem eine redundante Matrix von Speicherzeilen in eine Reihe von Gruppen aufgeteilt wird, die durch einen Adressteil adressiert werden, der einem Speicherplatz in einer Hauptspeichermatrix entspricht und die Zellen aus mehreren Blocken in der Hauptspeichermatrix ersetzen kann.
Obwohl der Stand der Technik und die obigen Erörterungen sich hauptsächlich auf DRAMs bezogen, ist es dem Fachmann klar, dass die obigen Konfigurationen und/oder Architekturen genauso auch auf andere Speichertypen wie SRAMs, ROMs, EPROMs, EEPROMs, Flash-RAMs, CAMs u. Ä. angewendet werden können.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein auf Speicher beliebiger Größe anwendbares fehlertolerantes Design bereitzustellen.
Eine weitere Aufgabe der Erfindung besteht darin, eine Anordnung zum veränderbaren Domänenredundanzersatz (VDRR) anzuwenden, um ausgefallene Elemente durch mindestens zwei veränderbare Domänen zu ersetzen, wobei sich Teile der Domänen gegenseitig überlappen.
Eine weitere Aufgabe der Erfindung besteht in der Verwendung von Redundanzeinheiten zum Reparieren einer Fehlerstelle durch mindestens zwei veränderbare Domänen, wobei sich Teile der Domänen gegenseitig überlappen.
Eine weitere Aufgabe der Erfindung besteht darin, die Chipausbeute durch das dynamische Reparieren von Speicherbauelementen beliebiger Größe zu erhöhen, welche eine beliebige Kombination von harten und Haltefehlern enthalten, indem die wirksamste und günstigste Reparaturdomäne zur Beseitigung der Fehlerstellen in dem Speicherbauelement ausgewählt wird.
Eine weitere Aufgabe der Erfindung besteht darin, gleichzeitig harte und Haltefehler in dem Speicherbauelement zu beseitigen, ohne eine Fehlerart auf Kosten der anderen zu beheben.
Eine weitere Aufgabe der Erfindung besteht in der Verwendung der Konfiguration zum Redundanzersatz mit veränderbaren Domänen (VDRR), um die herkömmliche Konfiguration des Redundanzersatzes (FDRR) mit untereinander unabhängigen Domänen zu ersetzen.
Eine spezielle Aufgabe der Erfindung besteht in der Verwendung einer VDRR-Konfiguration, um den Aufwand an RUs und weiteren Schaltungen auf ein Minimum zu beschränken.
Eine weitere Aufgabe der Erfindung besteht darin sicherzustellen, dass die Reparatur von harten und Haltefehlern in einem Speicherbauelement ohne zusätzlichen Energieaufwand und ohne Verringerung der Speichergeschwindigkeit erfolgt.
Ein vorrangiges Merkmal der vorliegenden Erfindung besteht in einer im vorliegenden Dokument beschriebenen neuen und verbesserten Redundanzkonfiguration zum Redundanzersatz mit veränderbaren Domänen (VDRR), durch die die Verwendung einer von mindestens zwei veränderbaren wirksameren und günstigeren Ersatzdomänen ermöglicht wird, wobei sich Teile der Domänen gegenseitig überlappen. Die Erfinder sind der Ansicht, dass durch den VDRR die Nachteile der FDRR-Konfiguration beseitigt werden können, bei der zum Reparieren voneinander unabhängige fest vorgegebene Domänen verwendet werden. Diese Aufgaben werden auf vorteilhafte Weise prinzipiell durch die in Anspruch 1 genannten Merkmale gelost. Weitere Verbesserungen werden durch die Unteransprüche erzielt:
Ein fehlertolerantes Speicherbauelement gemäß der vorliegenden Erfindung, das eines oder mehrere der folgenden Merkmale aufweisen kann:
(i) das Speicherbauelement kann ein DRAM, SRAM, ROM, EPROM, EEPROM, Flash-RAM und ein CAM sein; und/oder
(ii) das Redundanzmittel kann durch eine Redundanzsteuerschaltung gesteuert werden; und/oder
(iii) die Redundanzsteuerschaltung kann ferner Folgendes umfassen:
einen Hauptsicherungszwischenspeicher mit einer Hauptsicherung, wobei die Hauptsicherung mit einer Komparatorschaltung verbunden ist; und
eine Vielzahl von Sicherungszwischenspeichern mit je einer Vielzahl von Sicherungen und Komparatorschaltungen, wobei die Sicherungszwischenspeicher durch Adressleitungen angesteuert werden und die Sicherungszwischenspeicher jeweils mit einem Durchschaltsteuerungsmittel verbunden sind und das Durchschaltsteuerungsmittel ein Signal erzeugt, durch das ein Redundanzwortleitungstreiber und eine Wortleitungsdeaktivierungsschaltung aktiviert werden; und/oder
(iv) das Steuermittel kann ferner Folgendes umfassen:
mindestens eine mit einem Wortleitungstreiber verbundene Wortleitung, wobei der Wortleitungstreiber durch eine Wortleitungsdeaktivierungsschaltung angesteuert wird;
mindestens einen mit dem mindestens einen Wortleitungstreiber verbundenen Wortleitungsdecoder, wobei die Verbindung durch eine Adressleitung bereitgestellt wird;
mindestens eine mit einem Redundanzwortleitungstreiber verbundene Redundanzwortleitung;
mindestens einen mit dem mindestens einen Redundanzwortleitungstreiber verbundenen Redundanzwortleitungsdecoder, wobei die Verbindung durch eine Adressleitung bereitgestellt wird und der mindestens eine Redundanzwortleitungstreiber durch einen der Redundanzwortleitungsdecoder angesteuert wird; und
mindestens eine Redundanzsteuerschaltung zum Aktivieren der Redundanzwortleitungstreiber und zum Aktivieren der Wortleitungsdeaktivierungsschaltung, die wiederum eine der entsprechenden Wortleitungen sperrt; und/oder
(v) die Redundanzwortleitungstreiber können jeweils eine Vielzahl von Redundanzwortleitungen steuern, und die Wortleitungstreiber können jeweils eine Vielzahl von Wortleitungen steuern; und/oder
die Wortleitungsdeaktivierungsschaltung kann durch die mindestens eine Redundanzsteuerschaltung gesteuert werden; und/oder
die mindestens eine Redundanzsteuerschaltung umfasst ein UND-Gatter.
Ein fehlertolerantes Speicherbauelement im weitesten Sinne umfasst Speichermatrizen, die Domänen und zugehörige Reparatur- oder Redundanzmittel aufweisen, durch welche Fehlerstellen in den Domänen repariert oder ersetzt werden können, und ist dadurch gekennzeichnet, dass die Domänen veränderbar sind.
Die oben erwähnten Aufgaben, Aspekte und Vorteile der vorliegenden Erfindung und die Wege zu deren Erreichung werden klarer und die Erfindung selbst weiter dargelegt unter Bezug auf die folgende detaillierte Beschreibung von Ausführungsarten der Erfindung in Verbindung mit den beiliegenden Zeichnungen, deren Beschreibung nun folgt.
Fig. 1(a) zeigt eine schematische Darstellung eines Speicherbauelements, das mit einem FDDR-Schema zum internen Blockersatz nach dem Stand der Technik ausgestattet ist; ferner wird gezeigt, wie die defekten Zeilen in den verschiedenen Abschnitten des Speicherbauelement durch REs korrigiert werden, indem die defekten Zeilen in jedem zugehörigen Abschnitt ersetzt werden.
Fig. 1(b) zeigt eine schematische Darstellung eines Speicherbauelements, das mit einem FDRR-Schema zum flexiblen Redundanzersatz nach dem Stand der Technik ausgestattet ist, wobei eine an einem Ende des Speicherbauelements konzentrierte Matrix von REs zum selektiven Ersetzen defekter Zeilen an einer beliebigen Stelle in dem Speicherbauelement verwendet wird.
Fig. 2a bis 2b zeigen eine kumulative Fehlerwahrscheinlichkeit ΣP für das Auffinden von mindestens x Fehlerstellen in einer Domäne, bezogen auf die Gesamtzahl von Fehlerstellen und Domänen n bzw. m.
Fig. 2c bis 2e veranschaulichen schematisch eine Speichermatrix gemäß einer bevorzugten Ausführungsart der vorliegenden Erfindung, die durch die Domänen A, B bzw. C bearbeitet wird.
Fig. 3 ist eine schematische Darstellung der drei in Fig. 2c bis 2e gezeigten und übereinander gelegten Domänen gemäß der bevorzugten Ausführungsart der vorliegenden Erfindung.
Fig. 4(a) ist eine schematische Darstellung, die zeigt, wie die VDRR-Konfiguration auf einen DRAM mit 256 MB angewendet wird.
Fig. 4(b) zeigt eine simulierte Reparierbarkeit in einem FDRR mit internem Blockersatz durch 4 RUs in einer Domäne mit 1 MB, die Reparaturausbeute in einem FDRR mit internem Blockersatz durch 16 RUs in einer Domäne mit 4 MB, in einem FDRR mit flexiblem Ersatz durch 64 RUs in einer Domäne mit 64 MB und in einem VDRR mit veränderbaren Domänen (A) durch 1 RU in einer Domäne mit 1 MB, (B) durch 4 RUs in einer Domäne mit 4 MB und (C) mit 32 RUs in einer Domäne mit 16 MB.
Fig. 5(a) zeigt eine für die VDRR-Konfiguration verwendbare Steuerschaltung nach der vorliegenden Erfindung.
Fig. 5(b) ist ein Zeitablaufdiagramm für die in Fig. 5a gezeigte VDRR-Konfiguration.
Fig. 6(a) ist ein schematisches Blockschaltbild einer Redundanzsteuerschaltung nach der vorliegenden Erfindung.
Fig. 6(b) ist ein Zeitablaufdiagramm für das Blockschaltbild von Fig. 6a.
Fig. 7(a) stellt FLAT-Anordnung des Adresssicherungszwischenspeichers und eine MFLAT-Anordnung für den Hauptsicherungszwischenspeicher dar, die durch die in Fig. 5a and Fig. 6a gezeigte Schaltlogik gesteuert wird, um defekte Elemente in dem Speicherbauelement zu ersetzen.
Fig. 7(b) ist ein Zeitablaufdiagramm für die Anordnung von Fig. 7a.
Der Redundanzersatz mit veränderbaren Domänen (VDRR) ist ein statistischer Ansatz, durch den der Redundanzaufwand verringert wird und gleichzeitig die Reparaturmöglichkeiten nicht verschlechtert werden. Wenn n Fehlerstellen über m Domänen zufällig verteilt sind, wird eine Wahrscheinlichkeit P zum Auffinden von x Fehlerstellen in einer bestimmten Domäne durch die folgende Bernoulli-Verteilung gegeben:
P = nCx·(l/m)x·(l-1/m)n-x (1)
Fig. 2a bis 2b zeigen die kumulative Fehlerwahrscheinlichkeit SP in einer bestimmten Domäne in Bezug auf n und x für m = 16 bzw. m = 4.
Fig. 2c bis 2e veranschaulichen die physischen Konfigurationen für die Domäne A (m = 16) in Fig. 2c, Domäne B (m = 4) in Fig. 2d bzw. Domäne C (m = 1) in Fig. 2e. Wenn 64 Fehlerstellen in 16 Domänen zufällig verteilt sind, ist die Wahrscheinlichkeit von null Fehlerstellen in Domäne A (m = 16) vernachlässigbar gering (ca. 2%). Jede der Domänen (A) weist wahrscheinlich mindestens eine Fehlerstelle auf. Die Wahrscheinlichkeit von weniger als acht Fehlerstellen in einer größeren Domäne, z. B. Domäne (B) (m = 4), ist ebenfalls sehr gering (ca. 1%). Die Erfinder haben abgeschätzt, dass von insgesamt 64 Fehlerstellen 32 durch Kombination der veränderbaren Domänen (A) und (B) wirksam repariert werden könne n, die 1 bzw. 4 Redundanzelemente (REs) besitzen. Die übrigen 32 Fehlerstellen können unter Verwendung eines vollständig flexiblen Redundanzersatzes in der Domäne (C) (m = 1) repariert werden. Somit kann man Domänen im Rahmen von größeren Domänen erzeugen, die wiederum Teil von noch größeren Domänen sind, um die erforderlichen Redundanzeinheiten und/oder -elemente bereitzustellen, die in jeder der kleineren Domänen fehlen. Der VDRR-Ansatz besitzt nicht nur den Vorteil, dass zufällig verteile Fehlerstellen repariert werden können, sondern er kann sowohl harte als auch Haltefehler vorteilhaft beheben; diese Ergebnisse werden mit weniger Redundanzaufwand als beim FDRR erreicht. Wie bereits beim Hintergrund der vorliegenden Erfindung erörtert wurde, sind Haltefehler normalerweise zufällig über Teilmatrizen verteilt und können mit einer kleinen Domäne (A) wirksam repariert werden.
Harte Fehler hingegen treten eher gehäuft in einer bestimmten Teilmatrix auf; jedoch sind harte Fehler nicht so zahlreich und werden am besten durch eine größere Domäne, z. B. (C), bearbeitet. Die veränderbaren Domänen (A), (B) und (C) überlappen sich gegenseitig; durch diese Überlappung kann je nach Art und Umfang der Fehlerstelle eine Domäne ausgewählt werden, die für die Reparatur am besten geeignet ist.
Die drei in Fig. 2c bis 2e gezeigten veränderbaren Domänen (A), (B) und (C) sind getrennt voneinander dargestellt, um die durch die Bernoulli-Gleichung angegebene kumulative Fehlerwahrscheinlichkeit für das Antreffen einer Fehlerstelle in einer bestimmten Domäne besser zu erklären. In der Praxis liegen die drei Domänen jedoch, wie in Fig. 3 dargestellt, übereinander. Infolge der Überlappung kann eine Redundanzschaltung in einer Domäne eine Fehlerstelle in einer andren Domäne reparieren, wenn die Fehlerstelle beiden Domänen gemeinsam ist.
In Fig. 4(a) ist eine Architektur eines 256-MB-DRAMs gezeigt, die mit einer VDRR-Konfiguration ausgestattet ist. Der 256-MB- DRAM-Chip 10 enthält sechzehn Primarmatrizen 15 mit je 16 MB. Jede Einheit 15 besteht aus einem Matrixblock 19, einem 256- KB-Redundanzblock 22 und Redundanzsteuerschaltungen RUCNTs 24, die im Folgenden beschrieben werden. Die 16-MB-Primärmatrix 19 weist 8.192 (16 · 512 je Block von 1 MB) Wortleitungen (WL) und sechzehn Blocke (Teilmatrizen) zu je 1 MB bzw. 1 M Zellen auf. Auf der linken Seite von Fig. 4(a) sind die drei Domänen A, B und C gezeigt, die eine über die 16-MB-Primärmatrix 19 erstrecken. Die kleinste Domäne (A) mit der Bezugszahl 18 besteht aus einer 1-MB-Teilmatrix.
Die nächstgrößere Domäne (B) mit der Bezugsnummer 21 besteht aus einer 4-MB-Teilmatrix, und die Figur zeigt, dass (A) vollständig in den Grenzen von (B) eingeschlossen ist. Die Domäne (C) mit der Bezugsnummer 23 schließlich erstreckt sich über die gesamte 16-MB-Primärmatrix 19 und schließt sowohl Domäne (A) 18 als auch Domäne (B) 21 ein.
In Fig. 4(a) sind oben rechts zwei Zellen gezeigt, die Teil einer Speichermatrix sind, wobei jede Zelle ein NMOS- Bauelement 20 und einen Kondensator 25 enthält. Die Gatter der 2.048 NMOS-Bauelemente 20 sind mit jeder Wortleitung WL verbunden. In dem 1-MB-Block sind 512 WLs vorhanden (d. h. 512 WLs · 2.048 Zellen), es wird aber nur eine ausgewählt, wenn von den 16 Blocken zu je 1 MB ein einzelner Block aktiviert wird. (Zur Beachtung: In der 16-MB-Matrix ist nur eine der 8.192 WLs aktiv). Die im Kondensator 25 gespeicherte Ladung wird zur entsprechenden Bitleitung BL geleitet. Ein Leseverstärker 28 verstärkt die Ladung auf der Bitleitung BL. Die verstärkte Bitinformation (d. h. der Datenwert) wird durch die entsprechende (nicht gezeigte) Spaltenadresse ausgewählt und zur (nicht gezeigten) Datenausgabeschaltung weitergeleitet.
Anstatt in jedem 1-MB-Block redundante Wortleitungen (RWLs) vorzusehen, wird für jede 16-MB-Primärmatrix 19 ein 256-K- Redundanzblock mit 128 RWLs verwendet. Der Redundanzblock 22 enthält 64 RUs. Der besseren Anschaulichkeit halber enthält jede RU zwei RWLs.
Im Gegensatz zum internen Blockersatz mit 16 fest vorgegebenen 1-MB-Domänen oder zum flexiblen Redundanzersatz mit einer fest vorgegebenen 16-MB-Domäne sind die 64 RUs den drei veränderbaren Domänen (A) 1 MB 18, (B) 4 MB 21 und (C) 16 MB 23 zugeordnet. Jede der 16 RUs (RU 0 bis 15) gehört zu einer 1-MB-Domäne (A) (m = 16), 16 weitere RUs (RU 16 bis 31) werden in der 4-MB-Domäne (B) (m = 4) verwendet und die restlichen 32 RUs (RU 32 bis 63) sind der gesamten 16-MB-Ersatzdomäne (C) (m = 1) zugeordnet. Die drei Domänen (A), (B) und (C) überlappen sich gegenseitig. Infolge dieser Überlappung kann je nach Fehlerart eine wirksamste und geeignetste Domäne ausgewählt werden, wodurch die Reparaturmöglichkeiten der Einheit beim Vorliegen von harten und Haltefehlern verbessert werden.
Fig. 4(b) zeigt die simulierte Ausbeute für die 16-MB- Primärmatrix 19 in Abhängigkeit von der Anzahl der zufällig verteilten Fehlerstellen für drei Fälle: 4 RUs für jede 1-MB- Domäne (4/1 M), 16 RUs für jede 4-MB-Domäne (16/4 M), 64 RUs für eine 16-MB-Domäne (64/16 M) und VDRR für die Kombination ((A) 1/1 M + (B) 4/4 M + (C) 32/16 M). Man beachte, dass die Gesamtanzahl von Elementen je 16-MB-Matrix in allen Fällen gleich ist. Die durch den VDRR erreichten Reparaturmöglichkeiten entsprechen im Wesentlichen den durch das flexible Schema für den Redundanzersatz möglichen (64 RUs in einer 16-MB-Domäne).
Die unten gezeigte TABELLE 1 stellt einen Vergleich zwischen der Anzahl der Sicherungen, welche ein wichtiges Maß für den Redundanzaufwand ist, und dem internen Blockersatz 4/1 M sowie der zum Erreichen einer Ausbeute von 95% erforderlichen Anzahl zu reparierender Fehlerstellen her. Die Redundanzkombination 4/1 M, 16/4 M und 64/16 M geht davon aus, dass für 1 M, 4 M bzw. 16 M unabhängig steuerbare 4, 16 und 64 redundante Einheiten vorhanden sind. TABELLE 1
TABELLE 1 veranschaulicht, wie die Reparaturmöglichkeiten einer Speichermatrix mit steigender Domänengröße zunehmen; allerdings werden auch mehr Sicherungen benötigt.
Bei der VDRR-Konfiguration können einige der den kleinen Domänen zugeordneten RUs wirkungsvoll verwendet werden, da die Wahrscheinlichkeit hoch ist, dass auf jede Domäne Fehlerstellen entfallen. Bei diesen RUs verringert sich durch die kleineren Domänen die Anzahl der erforderlichen Sicherungen. Deshalb entsprechen die Reparaturmöglichkeiten des VDRR im Wesentlichen denen des Redundanzersatzschemas mit flexiblen Domänen (64/16 M), obwohl 96 Sicherungen weniger benötigt werden.
Der Vorteil des VDRR kann noch zunehmen, wenn einige der Fehlerstellen gehäuft vorkommen. Dies liegt daran, dass die Domäne (C) gemäß der vorliegenden Erfindung Fehlerstellenanhäufungen wirksam reparieren kann, wahrend zufällig verteilte Fehlerstellen wirksamer durch die Domänen (A) und (B) repariert werden können.
Wenn bei dem Beispiel von Fig. 4(a) die Redundanzsteuerschaltung RUCNT 24 aktiviert wird, werden alle 8.192 WLs in der 16-MB-Primärmatrix 19 stillgelegt. Eine der 128 RWLs (redundante WL) in dem 256-KB-Redundanzblock wird aktiviert. Die oben beschriebene Arbeitsweise der Redundanzkombination aus NMOS-Bauelementen 20, Kondensatoren 25 und Leseverstärkern 28 trifft auch auf die Kombination aus den Bauelementen 30, Kondensatoren 35 und Leseverstärkern 38 zu. Im Folgenden wird die Arbeitsweise der Steuerschaltung genauer beschrieben.
Die Wortleitungen in den sechzehn 1-MB-Blöcken und die RWLs in dem redundanten Block 22 werden durch die zugehörige Redundanzeinheitensteuerschaltung (RUCNT) 24 angesteuert; dies wird unter Bezug auf Fig. 5(a) genauer erläutert. Zur Leistungssteigerung ist es am günstigsten, wenn diese Schaltkreise physisch unterhalb des Redundanzblocks 22 (d. h. am unteren Ende der Einheit 15) angebracht sind.
Fig. 5(a) zeigt ein schematisches Blockschaltbild einer Redundanzsteuerschaltung mit variablen Domänen. Die innerhalb der Einheit 15 befindliche Steuerschaltung enthält Wortleitungsdecoder (WLDEC); Redundanzwortleitungsdecoder (RWLDEC); eine Redundanzeinheitensteuerschaltung (RUCNT), die durch die RUCNT 0 bis 15 mit je 8 Adresssicherungen und einer Hauptsicherung für Domäne (A), RUCNT 16 bis 31 mit je 10 Adresssicherungen und einer Hauptsicherung für Domäne (B) und RUCNT 32 bis 63 mit je 12 Adresssicherungen und einer Hauptsicherung für Domäne (C), einem Wortleitungstreiber (WLDRV), einem Redundanzwortleitungstreiber (RWLDRV) dargestellt ist; und einen Wortleitungsdeaktivierungsgenerator (WLDISGEN), die alle gemäß der Figur in geeigneter Weise miteinander verbunden sind. Um die Arbeitsweise der VDRR- Konfiguration der vorliegenden Erfindung zu veranschaulichen, sei angenommen, dass entweder eine WL (der 8.192 WLs in der 16-MB-Primärmatrix 19) oder eine RWL (der 128 RWLs im Redundanzblock 22) in der 16-MB-Primärmatrix 19 (Fig. 4a) aktiv ist. Dem Fachmann ist klar, dass in der 16-MB-Einheit 15 zwei oder mehr WLs aktiv werden können, indem lediglich geringfügige Veränderungen an der in Fig. 5a gezeigten Schaltlogik vorgenommen werden.
Im Folgenden wird die Arbeitsweise eines 1) Bereitschaftsmodus, eines 2) normalen Aktivmodus und 3) eines Aktivmodus mit veränderbarer Redundanz beschrieben.
Fig. 5b zeigt die Zeitablaufdiagramme für die wichtigsten Signale auf den Leitungen/Knoten mit den jeweils identischen Namen: Adressleitungen ADDs, Knoten N, Knoten NR, Steuerleitung WLON, Wortleitungs-Deaktivierungssignal bWDIS, RWLEs, WL und Redundanzwortleitung, die in Fig. 5a zu sehen sind.
1) Während des Bereitschaftsmodus (d. h. wenn der Chip nicht aktiviert ist), ist das Signal WLON der Steuerleitung auf LOW (d. h. auf 0), wodurch alle WLs und RWLs (alle auf 0) ungeachtet des Status (d. h. Bedingung "DON'T CARE", beliebig) des Ausgangssignal N vom WLDEC, des Ausgangssignals NR vom RWLDEC und der Ausgangssignale RWLEs vom RUCNT deaktiviert sind. Wenn der Chip aktiviert ist (d. h. sich im Aktivmodus befindet), ist entweder die WL oder die RWL (jedoch nicht beide) aktiv. Wenn die WLL aktiviert wird (d. h. auf 1 steht), geht der Chip in den so genannten normalen Aktivmodus über. Wird jedoch die RWL aktiviert (die die WL deaktiviert), befindet sich der Chip im Aktivmodus mit veränderbarer Redundanz.
2) Im normalen Aktivmodus bleiben alle Aktivierungssignale RWLEs der redundanten Wortleitungen auf LOW, wodurch das Ausgangssignal (bWLDIS) der Wortleitungsdeaktivierungs- Generatorschaltung WLDISGEN auf HIGH bleibt (d. h. auf 1).
Im Folgenden wird die Arbeitsweise der Schaltung 24 zum Erzeugen des RWLE-Signals genauer beschrieben. Wenn die 16-MB-Primärmatrix 19 (Fig. 4(a) und Fig. 5(a)) aktiviert wird, wird eine 13-Bit-Adressinformation zum WLDEC gesendet und somit ein Knoten N der 8.192 Knoten aktiviert; dadurch kann eine WL der 8.192 WLs aktiviert werden, wenn das Signal WLON auf HIGH umschaltet.
3) Wahrend des Aktivmodus mit veränderbarer Redundanz wird die Aktivierung der redundanten Wortleitungen RWLs durch eine Zweipfad-Decodierung gesteuert: a) über die RUCNT und b) über den RWLDEC. Eine RU mit zwei RWLs wird, wie oben erläutert, durch die entsprechende RUCNT gesteuert. Jedes RE in der RU wird durch den anderen Pfad b), d. h. durch RWLDEC, gesteuert. Beide Decodierungspfade arbeiten parallel, und im RWLDRV findet eine abschließende Decodierung der Ergebnisse aus der RUCNT und dem RWLDEC statt. Im Folgenden wird eine detaillierte Beschreibung der Arbeitsweise der vorliegenden Erfindung im Aktivmodus mit veränderbarer Redundanz gegeben.
Der Aktivmodus mit veränderbarer Redundanz wird üblicherweise durch die RUCNT erkannt, die vor dem Eintreffen eines Signals auf der Steuerleitung WLON die entsprechende RWLE aktiviert. (Die Erkennungsphase wird als Erkennungsphase der Redundanzübereinstimmung bezeichnet). Nach dieser Erkennung wird das Signal bWLDIS am Ausgang des WLDISGEN auf 0 geschaltet, wodurch die Wortleitungen der 16-MB-Primärmatrix nicht aktiviert werden können. Wahrend der Erkennungsphase der Redundanzubereinstimmung der RUCNT wird im RWLDEC zum Auswahlen eines RE in mindestens einer RU ein anderer Pfad decodiert.
Gleichzeitig wird durch die Adressinformation der entsprechende RWLDEC aktiviert, indem der zugehörige NR auf 1 geschaltet wird.
Wie oben wird angenommen, dass für eine RU in jeder Domäne zwei WLs gleichzeitig durch zwei RWLs ersetzt werden. Die 1- MB-Domäne (A) enthält 512 WLs, von denen zwei durch die RUCNT 0 bis 15 unterstützt werden. Jede RUCNT 0 bis 15 benötigt daher acht Adresssicherungen und eine Hauptsicherung, um in jeder 1-MB-Domäne (A) zwei der 512 WLs zu decodieren. Wenn eine der sechzehn 1-MB-Domänen (A) ausgewählt wird, wird jeweils nur eine der sechzehn RUCNT 0 bis 15 aktiviert. Durch die Adressen 9 bis 12 wird die entsprechende der sechzehn Domänen (A) in der 16-MB-Einheit bestimmt. Jede RUCNT 16 bis 31 der 4-MB-Domäne (B) benötigt 10 Adresssicherungen und 1 Hauptsicherung, um 2 der 2.048 WLs in jeder 4-MB-Domäne (B) zu decodieren. Vier der sechzehn RUCNT 16 bis 31, die zu derselben 4-MB-Domäne (8) gehören, werden gleichzeitig aktiviert, wenn die entsprechende Domäne (B) ausgewählt wird. Die Adressen 11 bis 12 bestimmen die jeweilige Domäne der vier 4-MB-Domänen (B) in der 16-MB-Einheit. Jede für eine 16-MB- Domäne (C) zuständige RUCNT 32 bis 63 benötigt 12 Adresssicherungen und eine Hauptsicherung, um zwei der 8.096 WLs zu decodieren. Die RUCNT 32 bis 63 sind ohne Benutzung jeglicher Adressen immer aktiv, da die Domäne (C) die gesamte 16-MB-Einheit versorgt. Bis auf die Anzahl der Adresssicherungen und der Adressdecodierung sind die die Schaltungen RUCNT 0 bis 63 identisch.
Die Adresse ADD 0 dient zum Decodieren einer der 2 RWLs in der entsprechenden RU. Diese 1b-Decodierung im RWLDEC wird unabhängig von den Domänen (A), (B) und (0) aktiviert. Dieser Pfad wird unabhängig davon gesteuert, ob der Redundanzmodus oder der Normalmodus vorliegt. Die endgültige Entscheidung über das Aktivieren einer RWL wird anhand des Decodierungsergebnisses von NR und RWLE im RWLDRV getroffen. Die oben erwähnte Zweipfaddecodierung mit Pfad 1, in dem die RU durch die RUCNT aktiviert wird, und Pfad 2, in dem der RWLDEC eine der beiden RWLs je RU decodiert, ermöglicht die Aktivierung einer RWL (nicht auf Kosten der Geschwindigkeit) mittels einer geeigneten Adressierung, die zuvor bereits decodiert wurde, als WLON auf HIGH war.
Fig. 6a bzw. 6b zeigen ein Blockschaltbild und ein Zeitablaufdiagramm einer Steuerschaltung RUCNT für eine einzelne RU. Diese Schaltung ist mit einer Vielzahl von Sicherungszwischenspeichern FLAT versehen, die einen Decoder (d. h. ein UND-Gatter) ansteuern. Der einzige Unterschied zwischen einer Steuerschaltung für den herkömmlichen Redundanzersatz mit fest vorgegebener Domäne (FDRR) und der VDRR-Steuerschaltung RUCNT besteht in der Anzahl der für jede Domäne erforderlichen Adresssicherungen. Außerdem ist für jede RUCNT eine Hauptsicherung MFLAT erforderlich. Die RUCNT wird erst nach der Auswahl der Domäne aktiviert, und zwar in Abhängigkeit von der oben beschriebenen Domänenkonfiguration durch die entsprechenden Adressen.
Die Hauptsicherung muss zum Aktivieren einer RUCNT durchgebrannt werden. Solange die Hauptsicherung noch intakt ist, ist der Ausgang MF von MFLAT (Fig. 6b) auf 0. Der Ausgang RWLE des UND-Gatters bleibt daher unabhängig von der Adresse auf 0. Wenn die Hauptsicherung durchgebrannt (MF auf 1 gesetzt) ist und die RUCNT durch die entsprechenden Adressbits aktiviert wird, wird die RWLE durch die Kombination der Ausgänge von FLAT, d. h. FADD, angesteuert. FADD schaltet auf 0, wenn der zugehörige Adresseingang ADD nicht mit der programmierten Sicherungsinformation übereinstimmnt. Alternativ schaltet FADD auf 1, wenn die entsprechende ADD mit der programmierten Sicherungsinformation übereinstimmt. Erst wenn alle programmierten Sicherungsadressen mit den Eingängen ADD übereinstimmen und die MF betätigt wird, wird RWLE auf 1 gesetzt.
In Fig. 7a ist schematisch ein Sicherungszwischenspeicher FLAT gezeigt, der hier als Adressensicherungskomparatorschaltung dargestellt ist. Ein durch 60, 65 und 68 gebildeter CMOS- Zwischenspeicher wird wahrend des Einschaltens des Chips mittels FPUP und FPUN durch die Bauelemente 80 und 82 gesetzt, wie in Fig. 7b zu sehen ist. Wenn die Sicherung 83 beim Einschalten nicht durchgebrannt ist, werden die Knoten N0, N1 und N2 auf 0, 1 bzw. 0 gesetzt. Wenn die Sicherung 83 durchgebrannt ist, werden alternativ die Knoten N0, N1 und N2 auf 1, 0 bzw. 1 gesetzt. Die einzelnen Zustande der Knoten N0, N1 und N2 werden in den CMOS-Zwischenspeicherschaltungen 60, 65 bzw. 68 zwischengespeichert. In Abhängigkeit vom Zustand der Knoten N1 und N2 öffnet eines der beiden CMOS- Übertragungsgatter 70 bzw. 75. ADD und A_D_D (invertiert durch Schaltung 69) sind mit den CMOS-Übertragungsgattern 70 bzw. 75 verbunden.
Solange die Sicherung nicht durchgebrannt ist, (d. i. bei 0), wird der Ausgang FADD von FLAT 47 durch A_D_D bestimmt, bei durchgebrannter Sicherung hingegen durch ADD. FADD schaltet auf 1, wenn sowohl ADD als auch die Sicherung auf 0 oder 1 sind, wodurch eine Übereinstimmung zwischen Adresse und Sicherung erkannt wird.
In der Schaltung FLAT (Fig. 7a) ist die Schaltung MFLAT (oder Haupt-FLAT) enthalten, die zusammen mit den entsprechenden Zeitablaufkurven (Fig. 7b) gezeigt wird. Der durch 60, 65 und 68 gebildete CMOS-Zwischenspeicher wird wahrend der Einschaltphase des Chips durch FPUP und FPUN gesetzt, wie in der Abbildung dargestellt ist. Wenn die Sicherung 83 während der Einschaltphase nicht durchgebrannt ist, schalten N0, N1 und N2 (auch als MF bezeichnet) auf 0, 1 bzw. 0. Wenn MF auf 0 ist, ist das UND-Gatter in der RUCNT (Fig. 6a) gesperrt. Wenn jedoch die Sicherung 83 durchgebrannt ist, schalten N0, N1 und N2 (auch als MF bezeichnet) beim Einschalten auf 1, 0 bzw. 1, wahrend MF auf 1 ist und damit das UND-Gatter in RUCNT (Fig. 6) freigegeben.
Die hier beschriebene vorliegende Erfindung kann in vielen unterschiedlichen Speicherkonfigurationen eingesetzt werden. Obwohl die vorliegende Erfindung durch eine bevorzugte Ausführungsart beschrieben worden ist, kann ein Fachmann auch andere Ausführungsarten entwickeln, ohne von dem in den Ansprüchen definierten Geltungsbereich der vorliegenden Erfindung abzuweichen.

Claims

1. Fehlertolerante Speichervorrichtung (20), die mit einer veränderlichen Domänenersatzanordnung versehen ist, wobei die Speichervorrichtung Folgendes umfasst:

Primäre Speichermatrizen;

Domänen, die mit einer anderen Domäne gemeinsame Bereiche (18, 21, 23) aufweisen, sodass ein überlappender Domänenbereich gebildet wird;

mit jeder dieser Domänen verknüpfte Redundanzmittel zum Ersetzen von Fehlerstellen in jeder dieser Domänen; und

Steuermittel (WLDEC, RWLDEC, RUCNT 24) zum Ersetzen mindestens eines der Fehlerstellen in einer der Domänen durch das mit der einen Domäne verknüpfte Redundanzmittel, wobei

mindestens eine andere Fehlerstelle dieser einen Domäne durch das mit einer anderen Domäne verknüpfte Redundanzmittel ersetzt wird, wenn diese mindestens eine andere Fehlerstelle innerhalb des überlappenden Domänenbereichs liegt.

2. Fehlertolerante Speichervorrichtung nach Anspruch 1, wobei die Speichervorrichtung ein DRAM, SRAM, ROM, EPROM, EEPROM, Flash-RAM und CAM sein kann.

3. Fehlertolerante Speichervorrichtung nach Anspruch 1 oder Anspruch 2, wobei die Redundanzmittel (22) durch eine Redundanzsteuerschaltung (RUCNT 24) gesteuert werden.

4. Fehlertolerante Speichervorrichtung nach Anspruch 3, wobei die Redundanzsteuerschaltung (RUCNT 24) ferner Folgendes umfasst:

einen Hauptsicherungszwischenspeicher, der eine Hauptsicherung umfasst; wobei die Hauptsicherung mit einem Komparator verbunden ist; und

eine Vielzahl von Sicherungszwischenspeichern, die jeweils eine Vielzahl von Sicherungen und Komparatoren aufweisen, wobei die Sicherungszwischenspeicher durch Adressleitungen gesteuert werden, wobei

die Sicherungszwischenspeicher mit je einem Schaltmittel verbunden sind und das Schaltmittel ein Signal (RWLE) erzeugt, das einen Redundanzwortleitungstreiber und eine Wortleitungssperrschaltung aktiviert.

5. Fehlertolerante Speichervorrichtung nach einem der vorangehenden Anspruche, wobei die Steuermittel (WLDEC, RWLDEC, RUCNT 24) ferner Folgendes umfassen:

mindestens eine mit einem Wortleitungstreiber verbundene Wortleitung, wobei der Wortleitungstreiber durch eine Wortleitungssperrschaltung gesteuert wird;

mindestens einen Wortleitungsdecodierer (WLDEC), der mit dem mindestens einen Wortleitungstreiber verbunden ist, wobei die Verbindung durch eine Adressleitung erfolgt;

mindestens eine Redundanzwortleitung, die mit einem Redundanzwortleitungstreiber verbunden ist; mindestens einen Redundanzwortleitungsdecodierer (RWLDEC), der mit dem mindestens einen Redundanzwortleitungstreiber verbunden ist, wobei die Verbindung durch eine Adressleitung erfolgt und der mindestens eine Redundanzwortleitungstreiber durch einen der Redundanzwortleitungsdecodierer gesteuert wird; und

mindestens eine Redundanzsteuerschaltung (RUCNT 24) zum Aktivieren der Redundanzwortleitungstreiber und zum Aktivieren der Wortleitungssperrschaltung, die wiederum eine der Wortleitungen sperrt.

6. Fehlertolerante Speichervorrichtung nach Anspruch 5, wobei die Redundanzwortleitungstreiber jeweils eine Vielzahl von Redundanzwortleitungen steuern und die Wortleitungstreiber jeweils eine Vielzahl der Wortleitungen steuern.

7. Fehlertolerante Speichervorrichtung nach Anspruch 5 oder Anspruch 6, wobei die Wortleitungssperrschaltung durch die mindestens eine Redundanzsteuerschaltung (RUCNT 24) gesteuert wird.

8. Fehlertolerante Speichervorrichtung nach einem der Anspruche 5 bis 7, wobei die mindestens eine Redundanzsteuerschaltung (RUCNT 24) ein UND-Gatter umfasst.