JPH1196790A - メモリ装置用可変ドメイン冗長置換構成 - Google Patents
メモリ装置用可変ドメイン冗長置換構成Info
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- JPH1196790A JPH1196790A JP10191362A JP19136298A JPH1196790A JP H1196790 A JPH1196790 A JP H1196790A JP 10191362 A JP10191362 A JP 10191362A JP 19136298 A JP19136298 A JP 19136298A JP H1196790 A JPH1196790 A JP H1196790A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/804—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout to prevent clustered faults
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Abstract
(57)【要約】 （修正有）
【課題】 可変ドメイン冗長置換（ＶＤＲＲ）構成を備
えるフォールト・トレラント・メモリ装置。 【解決手段】 一次メモリ・アレイをサポートする各冗
長ユニットは複数の冗長要素を含む。従来の固定ドメイ
ン冗長置換方式とは異なり、少なくとも２つの可変ドメ
インにＲＵが割り当てられ、ドメインの少なくとも一部
が他のドメインの一部と共通している。このＶＤＲＲに
よって、最も有効なドメインを選択することができ、特
に、ランダムな障害を修復する場合はより小さいドメイ
ン、集中した障害を修復する場合にはより大きなドメイ
ンを選択することができる。
えるフォールト・トレラント・メモリ装置。 【解決手段】 一次メモリ・アレイをサポートする各冗
長ユニットは複数の冗長要素を含む。従来の固定ドメイ
ン冗長置換方式とは異なり、少なくとも２つの可変ドメ
インにＲＵが割り当てられ、ドメインの少なくとも一部
が他のドメインの一部と共通している。このＶＤＲＲに
よって、最も有効なドメインを選択することができ、特
に、ランダムな障害を修復する場合はより小さいドメイ
ン、集中した障害を修復する場合にはより大きなドメイ
ンを選択することができる。
Description
本出願は、本出願と同時に出願され、本出願人に譲渡さ
れた「Method of Making a Memory Device Fault Toler
ant Using a Variable Domain Redundancy Replacement
configuration」という名称の米国特許出願Ｓ／Ｎ ０
８／号（代理人整理番号ＨＱ９−９７−０１０）に関連
する。
れた「Method of Making a Memory Device Fault Toler
ant Using a Variable Domain Redundancy Replacement
configuration」という名称の米国特許出願Ｓ／Ｎ ０
８／号（代理人整理番号ＨＱ９−９７−０１０）に関連
する。
【０００１】
【発明の属する技術分野】本発明は一般に、メモリ装置
用の冗長置換アーキテクチャに関し、詳細にはメモリ装
置に適用可能な可変ドメイン冗長置換構成に関する。
用の冗長置換アーキテクチャに関し、詳細にはメモリ装
置に適用可能な可変ドメイン冗長置換構成に関する。
【０００２】
【従来の技術】ＣＭＯＳ技法が進歩し、それによってコ
ンピュータ市場が広範囲な消費者に対して急激に開かれ
るようになった。現在、マルチメディア・アプリケーシ
ョンは少なくとも８ＭＢのメモリ、好ましくは１６ＭＢ
のメモリを必要とする。それによってコンピュータ内の
メモリ・システムの相対的コストが高くなる。近い将
来、３２ＭＢや６４ＭＢのコンピュータが一般的になる
と思われる。これは、２５６ＭｂのＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）やそれを超えるＤ
ＲＡＭの潜在需要があることを意味する。まだ開発段階
ではあるが、ギガビット級のＤＲＡＭの開発が進んでお
り、メモリ装置の設計と製造の複雑さが増しても製品の
信頼性を保証できる新技術の導入が必要になっている。
大型のアレイ・サイズとそれに伴うリソグラフィ上の難
点に鑑みて、チップ歩留まりを高めることがこれまで以
上に重要である。プロセス技術者は絶えず、マスク欠陥
を減らし、最終的には完全になくすか最小限にしようと
試みている。チップ内に不可避的に残る障害は、一般
に、特別な回路設計、具体的には冗長置換を使用して解
消される。
ンピュータ市場が広範囲な消費者に対して急激に開かれ
るようになった。現在、マルチメディア・アプリケーシ
ョンは少なくとも８ＭＢのメモリ、好ましくは１６ＭＢ
のメモリを必要とする。それによってコンピュータ内の
メモリ・システムの相対的コストが高くなる。近い将
来、３２ＭＢや６４ＭＢのコンピュータが一般的になる
と思われる。これは、２５６ＭｂのＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）やそれを超えるＤ
ＲＡＭの潜在需要があることを意味する。まだ開発段階
ではあるが、ギガビット級のＤＲＡＭの開発が進んでお
り、メモリ装置の設計と製造の複雑さが増しても製品の
信頼性を保証できる新技術の導入が必要になっている。
大型のアレイ・サイズとそれに伴うリソグラフィ上の難
点に鑑みて、チップ歩留まりを高めることがこれまで以
上に重要である。プロセス技術者は絶えず、マスク欠陥
を減らし、最終的には完全になくすか最小限にしようと
試みている。チップ内に不可避的に残る障害は、一般
に、特別な回路設計、具体的には冗長置換を使用して解
消される。
【０００３】本発明は、ドメインという概念に基づく新
規な構成である。本発明に記載のドメインは、厳格で明
確な境界によってくくられていない。複数のメモリ・ア
レイを含む大きなドメインや、１つのメモリ・アレイの
いくつかの部分しか含まない小さなドメインがある。大
きさに関係なく、各ドメインはそのドメイン内で検出さ
れた障害を置換するいくつかの冗長回路を備える。ドメ
イン間での重なり合いを可能にすることによって、その
２つのドメインによって処理されるアレイ内に障害があ
れば、重なり合うドメインの共通領域内に配置された冗
長回路のいずれかを使用して所与のメモリ・アレイ内の
障害を修復することが可能になる。障害の数がそのアレ
イを処理する１つまたは複数のドメイン内の使用可能な
冗長回路の数を超える場合は、この方式は通用せず、メ
モリは修復不能である。しかし、本発明によると、第１
のドメイン内のすべての冗長回路が使用し尽くされた場
合、第１のドメインと重なり合うもう一つのドメイン内
の未使用の冗長回路が、第１のドメイン内に未処理のま
ま残された残りの障害を修復する手段として使用され
る。
規な構成である。本発明に記載のドメインは、厳格で明
確な境界によってくくられていない。複数のメモリ・ア
レイを含む大きなドメインや、１つのメモリ・アレイの
いくつかの部分しか含まない小さなドメインがある。大
きさに関係なく、各ドメインはそのドメイン内で検出さ
れた障害を置換するいくつかの冗長回路を備える。ドメ
イン間での重なり合いを可能にすることによって、その
２つのドメインによって処理されるアレイ内に障害があ
れば、重なり合うドメインの共通領域内に配置された冗
長回路のいずれかを使用して所与のメモリ・アレイ内の
障害を修復することが可能になる。障害の数がそのアレ
イを処理する１つまたは複数のドメイン内の使用可能な
冗長回路の数を超える場合は、この方式は通用せず、メ
モリは修復不能である。しかし、本発明によると、第１
のドメイン内のすべての冗長回路が使用し尽くされた場
合、第１のドメインと重なり合うもう一つのドメイン内
の未使用の冗長回路が、第１のドメイン内に未処理のま
ま残された残りの障害を修復する手段として使用され
る。
【０００４】ドメインは、任意のサイズに合わせて作る
ことができ、任意の構成に構成することができる。ドメ
インは、互いに重なり合うことも並び合うこともでき
る。重なり合ったドメインの利点は、そのようなアーキ
テクチャによって、両方のドメインに共通する領域内に
ある障害をその２つのドメインのいずれか一方に配置さ
れた冗長要素を使用して処理することができることであ
る。この利点が特に重要な理由は、１つのドメイン内で
使用可能な修復手段を所与の時点で完全に使い尽くすこ
とができ、第２の重なり合うドメインの可用性を有利に
利用して第１のドメインを支援し、処理されずに残され
た修復ジョブを完了することができるためである。
ことができ、任意の構成に構成することができる。ドメ
インは、互いに重なり合うことも並び合うこともでき
る。重なり合ったドメインの利点は、そのようなアーキ
テクチャによって、両方のドメインに共通する領域内に
ある障害をその２つのドメインのいずれか一方に配置さ
れた冗長要素を使用して処理することができることであ
る。この利点が特に重要な理由は、１つのドメイン内で
使用可能な修復手段を所与の時点で完全に使い尽くすこ
とができ、第２の重なり合うドメインの可用性を有利に
利用して第１のドメインを支援し、処理されずに残され
た修復ジョブを完了することができるためである。
【０００５】１つのアレイ内にいくつかのドメインを含
めることができ、あるいは１つのドメイン内にいくつか
のアレイを含めることができる。このようにして、設計
者は所与のドメイン構成とサイズの選定をより有利に利
用して設計の修復可能度を最適化することができる。
めることができ、あるいは１つのドメイン内にいくつか
のアレイを含めることができる。このようにして、設計
者は所与のドメイン構成とサイズの選定をより有利に利
用して設計の修復可能度を最適化することができる。
【０００６】従来の冗長構成は一般に、各行および列の
冗長性をもたせるために冗長要素を使用して固定サイズ
のドメイン内の欠陥要素を置換する固定ドメイン冗長置
換（ＦＤＲＲ）アーキテクチャを採用している。
冗長性をもたせるために冗長要素を使用して固定サイズ
のドメイン内の欠陥要素を置換する固定ドメイン冗長置
換（ＦＤＲＲ）アーキテクチャを採用している。
【０００７】ＦＤＲＲアーキテクチャ内では長年にわた
り様々な構成が成功裡に実施されてきた。低密度ＤＲＡ
Ｍに一般的に使用されている典型的なＦＤＲＲ構成を図
１に示す。図１には、固定サイズ・ドメイン内の障害要
素を置き換えるために使用され、メモリを構成する各サ
ブアレイに付加される複数の冗長ユニットが図示されて
いる。各冗長ユニット（ＲＵ）は複数の冗長要素（Ｒ
Ｅ）を含み（たとえば１つのＲＵについて２つのＲＥが
図示されている）、対応するサブアレイ内にある障害
（Ｘと符号が付してある）を修復するために使用され
る。この方式はブロック内置換と呼ばれ、高密度メモリ
でサブアレイの数が増えるにつれて、後述する冗長領域
オーバヘッドが増大する。これは、各サブアレイが置換
のための固定ドメインを含み、異なるサブアレイ内のド
メインが互いに排他的であるためである。この方式は、
各サブアレイ内に少なくとも１つ、好ましくは２つのＲ
Ｕを必要とする。したがって、柔軟性がないためにＲＵ
の効率はかなり悪く、障害が所与のサブアレイに集中し
て発生した場合、チップ歩留まりが大幅に低下する。上
述の方式については、Ｔ．キリハタ等の「A 14ns 4MB D
RAM with 300mW Active Power」（IEEE Journal of Sol
id State Circuits, Vol.27, pp.1222-1228、1992年9
月）と題する論文に記載されている。
り様々な構成が成功裡に実施されてきた。低密度ＤＲＡ
Ｍに一般的に使用されている典型的なＦＤＲＲ構成を図
１に示す。図１には、固定サイズ・ドメイン内の障害要
素を置き換えるために使用され、メモリを構成する各サ
ブアレイに付加される複数の冗長ユニットが図示されて
いる。各冗長ユニット（ＲＵ）は複数の冗長要素（Ｒ
Ｅ）を含み（たとえば１つのＲＵについて２つのＲＥが
図示されている）、対応するサブアレイ内にある障害
（Ｘと符号が付してある）を修復するために使用され
る。この方式はブロック内置換と呼ばれ、高密度メモリ
でサブアレイの数が増えるにつれて、後述する冗長領域
オーバヘッドが増大する。これは、各サブアレイが置換
のための固定ドメインを含み、異なるサブアレイ内のド
メインが互いに排他的であるためである。この方式は、
各サブアレイ内に少なくとも１つ、好ましくは２つのＲ
Ｕを必要とする。したがって、柔軟性がないためにＲＵ
の効率はかなり悪く、障害が所与のサブアレイに集中し
て発生した場合、チップ歩留まりが大幅に低下する。上
述の方式については、Ｔ．キリハタ等の「A 14ns 4MB D
RAM with 300mW Active Power」（IEEE Journal of Sol
id State Circuits, Vol.27, pp.1222-1228、1992年9
月）と題する論文に記載されている。
【０００８】柔軟冗長置換構成と呼ばれる他のＦＤＲＲ
冗長置換構成を図２に示す。図２には、メモリ内の任意
の場所にある障害要素を選択的に置換するＲＵの大きな
固定ドメインとして、単一の冗長アレイを有するメモリ
が図示されている。この構成では、ＲＵ内のＲＥはメモ
リ内のどのサブアレイにある障害（Ｘと符号が付してあ
る）でも修復することができる。この構成が前述のブロ
ック間置換より優っている利点は、特定の数のＲＵを有
する１つのセクション、すなわち冗長アレイを有利に使
用して、メモリを形成する任意の数のサブアレイを処理
することができることである。その結果、メモリを形成
するすべてのサブアレイを適切に処理するためにかなり
の量の追加の制御回路が必要ではあるが、前述の方式と
比較して面積（基板面積とも呼ぶ）が大幅に節約され
る。
冗長置換構成を図２に示す。図２には、メモリ内の任意
の場所にある障害要素を選択的に置換するＲＵの大きな
固定ドメインとして、単一の冗長アレイを有するメモリ
が図示されている。この構成では、ＲＵ内のＲＥはメモ
リ内のどのサブアレイにある障害（Ｘと符号が付してあ
る）でも修復することができる。この構成が前述のブロ
ック間置換より優っている利点は、特定の数のＲＵを有
する１つのセクション、すなわち冗長アレイを有利に使
用して、メモリを形成する任意の数のサブアレイを処理
することができることである。その結果、メモリを形成
するすべてのサブアレイを適切に処理するためにかなり
の量の追加の制御回路が必要ではあるが、前述の方式と
比較して面積（基板面積とも呼ぶ）が大幅に節約され
る。
【０００９】上述の構成に関する詳細および様々な兼ね
合いについては、Ｔ．キリハタ等の「A Fault-Tolerant
Design for 256Mb DRAMs」（Digest of Technical Pap
ersof the 1995 Symposium on VLSI Circuits、pp.107-
108）と題する論文、Ｔ．キリハタ等の「A 30ns 256Mb
DRAM with Multi-divided Array Structure」（IEEEJou
rnal of Solid State Circuits、Vol.28, pp.1092-109
8, Nov.1993）と題する論文、およびＨ．Ｌ．カルター
（Kalter）等の「A 50ns 16Mb DRAM with a 10ns Data
Rate and On-Chip ECC」（IEEE Journal of Solid Stat
e Circuit, Vol.25, pp.1118-1128、1990年10月）と題
する論文に記載されている。
合いについては、Ｔ．キリハタ等の「A Fault-Tolerant
Design for 256Mb DRAMs」（Digest of Technical Pap
ersof the 1995 Symposium on VLSI Circuits、pp.107-
108）と題する論文、Ｔ．キリハタ等の「A 30ns 256Mb
DRAM with Multi-divided Array Structure」（IEEEJou
rnal of Solid State Circuits、Vol.28, pp.1092-109
8, Nov.1993）と題する論文、およびＨ．Ｌ．カルター
（Kalter）等の「A 50ns 16Mb DRAM with a 10ns Data
Rate and On-Chip ECC」（IEEE Journal of Solid Stat
e Circuit, Vol.25, pp.1118-1128、1990年10月）と題
する論文に記載されている。
【００１０】要約すると、固定ドメイン冗長置換（ＦＤ
ＲＲ）構成は、複数の固定サイズのドメインから成り、
各ドメインを個別に使用してそのドメイン内に含まれる
障害を置換することができる。この概念をチップに拡大
すると、各ドメインが固定サイズの互いに相互排他的な
いくつかのドメインがあり、それによってチップ内のす
べての障害を修復する。
ＲＲ）構成は、複数の固定サイズのドメインから成り、
各ドメインを個別に使用してそのドメイン内に含まれる
障害を置換することができる。この概念をチップに拡大
すると、各ドメインが固定サイズの互いに相互排他的な
いくつかのドメインがあり、それによってチップ内のす
べての障害を修復する。
【００１１】ＦＤＲＲアーキテクチャは、小さなドメイ
ンにより、最小限の回路で障害を修復することが可能な
ブロック内置換に使用することができる。しかし、この
ような構成は、障害の集合を修復するには非効率的であ
る。第２のＦＤＲＲ構成、すなわち柔軟冗長置換アーキ
テクチャは、そのようなアーキテクチャに典型的な大き
なドメインによって、集中発生障害をうまく修復するこ
とができる。しかし、回路オーバーヘッドが大幅に増大
し、重大な欠点となる。
ンにより、最小限の回路で障害を修復することが可能な
ブロック内置換に使用することができる。しかし、この
ような構成は、障害の集合を修復するには非効率的であ
る。第２のＦＤＲＲ構成、すなわち柔軟冗長置換アーキ
テクチャは、そのようなアーキテクチャに典型的な大き
なドメインによって、集中発生障害をうまく修復するこ
とができる。しかし、回路オーバーヘッドが大幅に増大
し、重大な欠点となる。
【００１２】柔軟冗長構成は、限られた数の障害を修復
するにはきわめて効率的であり、それらの障害がビット
線（単一ビットまたは複数ビット）やワード線（単一ワ
ードまたは複数ワード）など（これらはすべて「ハード
障害」の範疇に入る）に影響を与える場合には特にそう
である。しかし、柔軟冗長置換には他の明確な欠点があ
る。それは、ＤＲＡＭセルを形成するキャパシタに記憶
されたビットが、弱いセルで時間が経過すると消え、そ
れによって障害が生じる、「保持障害」と呼ばれる第２
の種類の障害を克服するのに、相当数のＲＵ（およびそ
れに対応する制御回路）を必要とすることである。保持
障害の数はハード障害の数をはるかに上回るため、これ
は特に問題となる。
するにはきわめて効率的であり、それらの障害がビット
線（単一ビットまたは複数ビット）やワード線（単一ワ
ードまたは複数ワード）など（これらはすべて「ハード
障害」の範疇に入る）に影響を与える場合には特にそう
である。しかし、柔軟冗長置換には他の明確な欠点があ
る。それは、ＤＲＡＭセルを形成するキャパシタに記憶
されたビットが、弱いセルで時間が経過すると消え、そ
れによって障害が生じる、「保持障害」と呼ばれる第２
の種類の障害を克服するのに、相当数のＲＵ（およびそ
れに対応する制御回路）を必要とすることである。保持
障害の数はハード障害の数をはるかに上回るため、これ
は特に問題となる。
【００１３】メモリ内のハード障害に戻ると、このタイ
プの障害は集中発生する傾向がある。したがって、ブロ
ック内置換手法は柔軟性が乏しいために通常は対処する
ことができない。ハード障害は一般にはあまり数は多く
なく、理想的に大きなドメイン内のより少ないＲＵで修
復することができる。柔軟冗長置換は、より少ないＲＵ
を持つ単一の大きなドメインによって処理することがで
きるハード障害を修復する優れた手法である。たとえ
ば、ドメインに４つの集中発生障害がある場合、そのド
メイン内でそれらを置換するのに４個のＲＵが必要であ
る。ブロック内置換手法を使用してそれぞれの小さなド
メイン内に４個のＲＵを設計するのは、必要なオーバー
ヘッドが増え過ぎることになる。このオーバヘッドが受
容可能であるとしても、たとえば５個の集中発生障害が
ある場合、欠陥の置換ができない可能性がある。結論と
して、柔軟冗長手法を使用してドメイン・サイズを大き
くすることが、ハード障害の修復にはきわめて重要であ
る。
プの障害は集中発生する傾向がある。したがって、ブロ
ック内置換手法は柔軟性が乏しいために通常は対処する
ことができない。ハード障害は一般にはあまり数は多く
なく、理想的に大きなドメイン内のより少ないＲＵで修
復することができる。柔軟冗長置換は、より少ないＲＵ
を持つ単一の大きなドメインによって処理することがで
きるハード障害を修復する優れた手法である。たとえ
ば、ドメインに４つの集中発生障害がある場合、そのド
メイン内でそれらを置換するのに４個のＲＵが必要であ
る。ブロック内置換手法を使用してそれぞれの小さなド
メイン内に４個のＲＵを設計するのは、必要なオーバー
ヘッドが増え過ぎることになる。このオーバヘッドが受
容可能であるとしても、たとえば５個の集中発生障害が
ある場合、欠陥の置換ができない可能性がある。結論と
して、柔軟冗長手法を使用してドメイン・サイズを大き
くすることが、ハード障害の修復にはきわめて重要であ
る。
【００１４】一方、保持障害は、メモリ全体にランダム
に発生し、その数は一般に多いが、チップ全体にわたっ
てランダムに発生するという明確な利点がある。ランダ
ムな障害の場合、障害は多くの小さなサブアレイに統計
的に分布しているため、ブロック内置換の欠点は少な
い。ブロック内置換は、柔軟冗長置換に必要な冗長回路
よりも少ない冗長回路で障害を修復することができる。
ランダムに発生する保持障害を検出する目的で各サブア
レイに１つのＲＵを設計した場合、サブアレイ内に少な
くとも１つの保持障害があるとすれば、そのような構成
は保持障害の検出にとって理想的であろう。一方、保持
障害は、障害の数が多く、メモリ装置内の使用可能な修
復回路で対処しきれないことが多いため、柔軟冗長置換
手法で修復するのは困難である。柔軟冗長手法は使用可
能な冗長回路で多数の障害を修復するのにより大きなオ
ーバーヘッドを要するため、柔軟冗長置換手法によって
数の多すぎる障害を修復するのは不利である。
に発生し、その数は一般に多いが、チップ全体にわたっ
てランダムに発生するという明確な利点がある。ランダ
ムな障害の場合、障害は多くの小さなサブアレイに統計
的に分布しているため、ブロック内置換の欠点は少な
い。ブロック内置換は、柔軟冗長置換に必要な冗長回路
よりも少ない冗長回路で障害を修復することができる。
ランダムに発生する保持障害を検出する目的で各サブア
レイに１つのＲＵを設計した場合、サブアレイ内に少な
くとも１つの保持障害があるとすれば、そのような構成
は保持障害の検出にとって理想的であろう。一方、保持
障害は、障害の数が多く、メモリ装置内の使用可能な修
復回路で対処しきれないことが多いため、柔軟冗長置換
手法で修復するのは困難である。柔軟冗長手法は使用可
能な冗長回路で多数の障害を修復するのにより大きなオ
ーバーヘッドを要するため、柔軟冗長置換手法によって
数の多すぎる障害を修復するのは不利である。
【００１５】上記に鑑みて、理想的な冗長構成の重要な
目的は、ハード障害と保持障害を、メモリ全体にランダ
ムに分散しているか集中しているかを問わず、複雑な冗
長領域オーバーヘッドによって生じる厄介な負担をかけ
ずに修復することである。一般に、このオーバーヘッド
は、冗長要素オーバーヘッドと冗長制御回路オーバーヘ
ッドとに分けられ、メモリの良好な修復可能性を達成
し、最適パフォーマンスを維持するには両方とも最小限
にする必要がある。
目的は、ハード障害と保持障害を、メモリ全体にランダ
ムに分散しているか集中しているかを問わず、複雑な冗
長領域オーバーヘッドによって生じる厄介な負担をかけ
ずに修復することである。一般に、このオーバーヘッド
は、冗長要素オーバーヘッドと冗長制御回路オーバーヘ
ッドとに分けられ、メモリの良好な修復可能性を達成
し、最適パフォーマンスを維持するには両方とも最小限
にする必要がある。
【００１６】前記のいくつかの範疇を含む関連冗長置換
構成については、以下の参考資料に記載されている。
構成については、以下の参考資料に記載されている。
【００１７】米国特許第５４９１６６４号明細書には、
柔軟冗長メモリ・ブロック要素の分割アレイ・アーキテ
クチャ方式での実装について記載されている。この構成
は、読取りバスに結合されたメモリおよび冗長メモリ・
ブロックの両方を有し、１つのメモリ・サブアレイ内の
冗長メモリを第２のサブアレイによって共用することが
できるようになっている。
柔軟冗長メモリ・ブロック要素の分割アレイ・アーキテ
クチャ方式での実装について記載されている。この構成
は、読取りバスに結合されたメモリおよび冗長メモリ・
ブロックの両方を有し、１つのメモリ・サブアレイ内の
冗長メモリを第２のサブアレイによって共用することが
できるようになっている。
【００１８】米国特許第５４７５６４８号明細書では、
冗長構成を有するメモリについて記載されている。適切
なアドレス信号が障害セルのアドレスと一致する場合、
冗長構成が備える予備のセルが起動されて障害セルを置
き換える。
冗長構成を有するメモリについて記載されている。適切
なアドレス信号が障害セルのアドレスと一致する場合、
冗長構成が備える予備のセルが起動されて障害セルを置
き換える。
【００１９】米国特許第５４６１５８７号明細書では、
行冗長回路を他の２つの予備行デコーダと共に使用し、
ヒューズ・ボックスの賢明な使用により、行冗長制御回
路が発生させる信号によって障害行を予備行に置き換え
ることができるようにする。
行冗長回路を他の２つの予備行デコーダと共に使用し、
ヒューズ・ボックスの賢明な使用により、行冗長制御回
路が発生させる信号によって障害行を予備行に置き換え
ることができるようにする。
【００２０】米国特許第５４５９６９０号明細書では、
障害のあるメモリ・セルを処理する通常のワード線が存
在する場合、障害メモリ・セルを冗長セルに置き換える
ことができるようにする冗長構成を備えたメモリについ
て記載されている。
障害のあるメモリ・セルを処理する通常のワード線が存
在する場合、障害メモリ・セルを冗長セルに置き換える
ことができるようにする冗長構成を備えたメモリについ
て記載されている。
【００２１】米国特許第５４３０６７９号明細書では、
冗長性を目的としてデコーダをプログラムするヒューズ
・ダウンロード・システムが記載されている。ヒューズ
・セットは冗長デコーダに動的に割り当てることがで
き、それによってメモリ内の障害行／列の多次元割り当
てを可能にする。
冗長性を目的としてデコーダをプログラムするヒューズ
・ダウンロード・システムが記載されている。ヒューズ
・セットは冗長デコーダに動的に割り当てることがで
き、それによってメモリ内の障害行／列の多次元割り当
てを可能にする。
【００２２】米国特許第５２９５１０１号明細書では、
障害サブアレイを適切な冗長要素に置き換える２レベル
冗長構成について記載されている。
障害サブアレイを適切な冗長要素に置き換える２レベル
冗長構成について記載されている。
【００２３】従来の技術および上記の説明は、主として
ＤＲＡＭに関するものであったが、当業者なら、上記の
構成またはアーキテクチャあるいはその両方は、ＳＲＡ
Ｍ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲ
ＡＭ、ＣＡＭなどの他のタイプのメモリにも等しく適用
可能であることが十分にわかるであろう。
ＤＲＡＭに関するものであったが、当業者なら、上記の
構成またはアーキテクチャあるいはその両方は、ＳＲＡ
Ｍ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲ
ＡＭ、ＣＡＭなどの他のタイプのメモリにも等しく適用
可能であることが十分にわかるであろう。
【００２４】
【発明が解決しようとする課題】したがって、本発明の
目的は、任意のサイズのメモリに適用可能なフォールト
・トレラント設計を実現することである。
目的は、任意のサイズのメモリに適用可能なフォールト
・トレラント設計を実現することである。
【００２５】本発明の他の目的は、ドメインの一部が互
いに重なり合っており、可変ドメイン冗長置換構成（Ｖ
ＤＲＲ）を使用して、少なくとも２つの可変ドメインに
よって障害要素を選択的に置き換えることである。
いに重なり合っており、可変ドメイン冗長置換構成（Ｖ
ＤＲＲ）を使用して、少なくとも２つの可変ドメインに
よって障害要素を選択的に置き換えることである。
【００２６】本発明の他の目的は、ドメインの一部が互
いに重なり合っており、冗長ユニットを使用し、少なく
とも２つの可変ドメインで障害を修復することである。
いに重なり合っており、冗長ユニットを使用し、少なく
とも２つの可変ドメインで障害を修復することである。
【００２７】本発明の他の目的は、最も効果的で効率の
高い修復ドメインを選択することによってハード障害と
保持障害の任意の組合せを含む任意のサイズのメモリを
動的に修復し、メモリ装置内の障害をなくすことによっ
てチップの歩留まりを向上させることである。
高い修復ドメインを選択することによってハード障害と
保持障害の任意の組合せを含む任意のサイズのメモリを
動的に修復し、メモリ装置内の障害をなくすことによっ
てチップの歩留まりを向上させることである。
【００２８】本発明の他の目的は、一方のタイプの障害
を他方のタイプの障害を犠牲にして修復することなく、
メモリ内のハード障害と保持障害を同時になくすことで
ある。
を他方のタイプの障害を犠牲にして修復することなく、
メモリ内のハード障害と保持障害を同時になくすことで
ある。
【００２９】本発明の他の目的は、可変ドメイン冗長置
換（ＶＤＲＲ）構成を使用して、従来の相互に排他的な
固定ドメイン冗長置換（ＦＤＲＲ）構成を置き換えるこ
とである。
換（ＶＤＲＲ）構成を使用して、従来の相互に排他的な
固定ドメイン冗長置換（ＦＤＲＲ）構成を置き換えるこ
とである。
【００３０】本発明の他の目的は、ＶＤＲＲ構成を使用
して、ＲＵとそれに付随する回路要件を最小限にするこ
とである。
して、ＲＵとそれに付随する回路要件を最小限にするこ
とである。
【００３１】本発明の他の目的は、メモリ内のハード障
害と保持障害の修復が追加の電力消費なしに、メモリ速
度を低下させることなく達成されるように保証すること
である。
害と保持障害の修復が追加の電力消費なしに、メモリ速
度を低下させることなく達成されるように保証すること
である。
【００３２】
【課題を解決するための手段】本発明の主要な特徴は、
一部が互いに重なり合った少なくとも２つの可変ドメイ
ンのうちからより効率的で効果的な置換ドメインを使用
できるようにする、本明細書で可変ドメイン冗長置換
（ＶＤＲＲ）として記載する新規で改良された冗長構成
である。本発明人等は、修復のために相互に排他的な固
定ドメインを使用する従来の固定ドメイン冗長置換（Ｆ
ＤＲＲ）構成の欠点がＶＤＲＲによって解消されると考
える。
一部が互いに重なり合った少なくとも２つの可変ドメイ
ンのうちからより効率的で効果的な置換ドメインを使用
できるようにする、本明細書で可変ドメイン冗長置換
（ＶＤＲＲ）として記載する新規で改良された冗長構成
である。本発明人等は、修復のために相互に排他的な固
定ドメインを使用する従来の固定ドメイン冗長置換（Ｆ
ＤＲＲ）構成の欠点がＶＤＲＲによって解消されると考
える。
【００３３】本発明の一実施形態によると、フォールト
・トレラント・メモリ装置が、複数の一次メモリ・アレ
イと、各ドメインの少なくとも一部が他のドメインと共
通していて重なり合ったドメイン領域を形成し、ドメイ
ンのうちの少なくとも１つのドメインが一次メモリ・ア
レイのうちの少なくとも２つの一次メモリ・アレイの一
部と重なり合う複数のドメインと、各ドメインに結合さ
れ、各ドメイン内に含まれる障害を置き換える冗長手段
と、ドメインのうちの１つのドメイン内の障害のうち少
なくとも１つの障害が冗長手段によって置き換えられる
ようにする制御手段とを含み、少なくとも他の１つの障
害が重なり合ったドメイン領域内に位置する場合に１つ
のドメインの少なくとも他の１つの障害が、ドメインの
うちの他のドメインに結合された冗長手段によって置き
換えられる。
・トレラント・メモリ装置が、複数の一次メモリ・アレ
イと、各ドメインの少なくとも一部が他のドメインと共
通していて重なり合ったドメイン領域を形成し、ドメイ
ンのうちの少なくとも１つのドメインが一次メモリ・ア
レイのうちの少なくとも２つの一次メモリ・アレイの一
部と重なり合う複数のドメインと、各ドメインに結合さ
れ、各ドメイン内に含まれる障害を置き換える冗長手段
と、ドメインのうちの１つのドメイン内の障害のうち少
なくとも１つの障害が冗長手段によって置き換えられる
ようにする制御手段とを含み、少なくとも他の１つの障
害が重なり合ったドメイン領域内に位置する場合に１つ
のドメインの少なくとも他の１つの障害が、ドメインの
うちの他のドメインに結合された冗長手段によって置き
換えられる。
【００３４】本発明の他の実施形態によると、フォール
ト・トレラント・メモリ装置が、複数の一次メモリ・ア
レイと、ドメインのうちの第１のドメインがドメインの
うちの第２のドメインの一部と重なり合った複数のドメ
インと、各ドメインに結合され、各ドメイン内に含まれ
る障害を置き換える冗長手段と、ドメインのうちの１つ
のドメイン内の障害のうちの少なくとも１つの障害が冗
長手段によって置き換えられるようにする制御手段とを
含み、少なくとも１つの他の障害が第１のドメインと第
２のドメインとに共通である部分内に位置する場合に第
１のドメインの少なくとも１つの他の障害がドメインの
うちの第２のドメインに結合された冗長手段によって置
き換えられる。
ト・トレラント・メモリ装置が、複数の一次メモリ・ア
レイと、ドメインのうちの第１のドメインがドメインの
うちの第２のドメインの一部と重なり合った複数のドメ
インと、各ドメインに結合され、各ドメイン内に含まれ
る障害を置き換える冗長手段と、ドメインのうちの１つ
のドメイン内の障害のうちの少なくとも１つの障害が冗
長手段によって置き換えられるようにする制御手段とを
含み、少なくとも１つの他の障害が第１のドメインと第
２のドメインとに共通である部分内に位置する場合に第
１のドメインの少なくとも１つの他の障害がドメインの
うちの第２のドメインに結合された冗長手段によって置
き換えられる。
【００３５】本発明の第３の実施形態によると、フォー
ルト・トレラント・メモリ装置が、可変サイズ・ドメイ
ンのうちの１つの可変サイズ・ドメインの少なくとも一
部が可変サイズ・ドメインのうちの他の可変サイズ・ド
メインと共通していて重なり合ったドメイン領域を形成
する複数の可変サイズ・ドメインと、各ドメインに結合
され、各ドメイン内に含まれる障害を置き換える冗長手
段と、ドメインのうちの１つのドメイン内の障害のうち
の少なくとも１つの障害がドメインに結合された冗長手
段によって置き換えられるようにする制御手段とを含
み、少なくとも１つの他の障害が重なり合ったドメイン
領域内に位置する場合、１つのドメインの少なくとも１
つの他の障害がドメインのうちの他のドメインに結合さ
れた冗長手段によって置き換えられる。
ルト・トレラント・メモリ装置が、可変サイズ・ドメイ
ンのうちの１つの可変サイズ・ドメインの少なくとも一
部が可変サイズ・ドメインのうちの他の可変サイズ・ド
メインと共通していて重なり合ったドメイン領域を形成
する複数の可変サイズ・ドメインと、各ドメインに結合
され、各ドメイン内に含まれる障害を置き換える冗長手
段と、ドメインのうちの１つのドメイン内の障害のうち
の少なくとも１つの障害がドメインに結合された冗長手
段によって置き換えられるようにする制御手段とを含
み、少なくとも１つの他の障害が重なり合ったドメイン
領域内に位置する場合、１つのドメインの少なくとも１
つの他の障害がドメインのうちの他のドメインに結合さ
れた冗長手段によって置き換えられる。
【００３６】本発明の第４の実施形態によると、フォー
ルト・トレラント・メモリ装置が、複数の可変サイズの
重なり合わないドメインと、各ドメインに結合され、各
ドメイン内に含まれる障害を置き換える冗長手段と、ド
メインのうちの１つのドメイン内の障害のうちの少なく
とも１つの障害がドメインに結合された冗長手段によっ
て置き換えられるようにする制御手段とを含む。
ルト・トレラント・メモリ装置が、複数の可変サイズの
重なり合わないドメインと、各ドメインに結合され、各
ドメイン内に含まれる障害を置き換える冗長手段と、ド
メインのうちの１つのドメイン内の障害のうちの少なく
とも１つの障害がドメインに結合された冗長手段によっ
て置き換えられるようにする制御手段とを含む。
【００３７】本発明の第５の実施形態によると、フォー
ルト・トレラント・メモリ装置が、メモリ・アレイと、
各ドメインの少なくとも一部が他のドメインと共通して
いて重なり合ったドメイン領域を形成し、ドメインのう
ちの少なくとも１つが一次アレイの少なくとも２つのア
レイの一部と重なり合っているドメインと、各ドメイン
に結合され、各ドメイン内に含まれる障害を修復する修
復手段と、ドメインのうちの１つのドメイン内の障害の
うちの少なくとも１つの障害をドメインに結合された修
復手段によって修復する修復手段とを含み、少なくとも
１つの他の障害が重なり合ったドメイン領域内に位置す
る場合に前記１つのドメインの前記少なくとも１つの他
の障害がドメインのうちの他のドメインに結合された修
復手段によって修復される。
ルト・トレラント・メモリ装置が、メモリ・アレイと、
各ドメインの少なくとも一部が他のドメインと共通して
いて重なり合ったドメイン領域を形成し、ドメインのう
ちの少なくとも１つが一次アレイの少なくとも２つのア
レイの一部と重なり合っているドメインと、各ドメイン
に結合され、各ドメイン内に含まれる障害を修復する修
復手段と、ドメインのうちの１つのドメイン内の障害の
うちの少なくとも１つの障害をドメインに結合された修
復手段によって修復する修復手段とを含み、少なくとも
１つの他の障害が重なり合ったドメイン領域内に位置す
る場合に前記１つのドメインの前記少なくとも１つの他
の障害がドメインのうちの他のドメインに結合された修
復手段によって修復される。
【００３８】
【発明の実施の形態】可変ドメイン冗長置換（ＶＤＲ
Ｒ）は、冗長オーバーヘッドを低減すると同時に、優れ
た修復可能性を維持する統計的手法である。ｎ個の障害
がｍ個のドメイン全体にランダムに分布している場合、
所与のドメイン内のｘ個の障害を検出する確率Ｐは、以
下のベルヌーイ分布によって求められる。 Ｐ＝nＣx・（１／ｍ）x・（ｍ−１／ｍ）n-x （１）
Ｒ）は、冗長オーバーヘッドを低減すると同時に、優れ
た修復可能性を維持する統計的手法である。ｎ個の障害
がｍ個のドメイン全体にランダムに分布している場合、
所与のドメイン内のｘ個の障害を検出する確率Ｐは、以
下のベルヌーイ分布によって求められる。 Ｐ＝nＣx・（１／ｍ）x・（ｍ−１／ｍ）n-x （１）
【００３９】図３ないし図４に、それぞれｍ＝１６およ
びｍ＝４の場合の、ｎおよびｘに対する所与のドメイン
内の累積障害確率ΣＰを示す。
びｍ＝４の場合の、ｎおよびｘに対する所与のドメイン
内の累積障害確率ΣＰを示す。
【００４０】図５ないし図７に、それぞれ図５のドメイ
ンＡ（ｍ＝１６）、図６のドメインＢ（ｍ＝４）、およ
び図７のドメインＣ（ｍ＝１）の物理構成を示す。１６
個のドメイン内に６４個の障害がランダムに分布してい
る場合、ドメインＡ（ｍ＝１６）におけるゼロ障害の確
率は無視可能なほど低い（２％以下）。各（Ａ）ドメイ
ンには少なくとも１個の障害がある確率がある。より大
きなドメイン、たとえば（Ｂ）（ｍ＝４）に８個未満の
障害しかない確率も同様にきわめて低い（１％以下）。
本発明人等は、６４個の障害のうち３２個の障害を、そ
れぞれ１個および４個の冗長要素（ＲＥ）を有する可変
ドメイン（Ａ）および（Ｂ）によって実質的に修復可能
であると推測した。６４個の障害のうちの残り３２個の
障害は、ドメイン（Ｃ）（ｍ＝１）内の完全柔軟冗長置
換を使用して修復可能である。したがって、より大きな
ドメイン内に含まれたドメインを作成し、そのより大き
なドメインをさらにより大きなドメインの一部として組
み込み、より小さな各ドメインにはない必要な冗長ユニ
ットまたは要素を設けることができる。ランダムに分布
している障害を修復する利点に加えて、ＶＤＲＲ手法
は、保持障害とハード障害を修復することができるので
有利であり、固定ドメイン冗長置換（ＦＤＲＲ）よりも
少ない冗長オーバーヘッドでそれらの結果を達成するこ
とができる。本明細書の従来の技術の項で前述したよう
に、保持障害は通常サブアレイ全体にランダムに分布
し、小さなドメイン（Ａ）で有効に修復することができ
る。一方、ハード障害は、所与のサブアレイに集中する
傾向がある。しかし、ハード障害は数が多く、より大き
なドメイン、たとえば（Ｃ）によって処理した方がよ
い。可変ドメイン（Ａ）、（Ｂ）、および（Ｃ）は重な
り合う。この重なり合いにより、障害のタイプと大きさ
に応じて可能な最善の修復ドメインを選択することがで
きる。
ンＡ（ｍ＝１６）、図６のドメインＢ（ｍ＝４）、およ
び図７のドメインＣ（ｍ＝１）の物理構成を示す。１６
個のドメイン内に６４個の障害がランダムに分布してい
る場合、ドメインＡ（ｍ＝１６）におけるゼロ障害の確
率は無視可能なほど低い（２％以下）。各（Ａ）ドメイ
ンには少なくとも１個の障害がある確率がある。より大
きなドメイン、たとえば（Ｂ）（ｍ＝４）に８個未満の
障害しかない確率も同様にきわめて低い（１％以下）。
本発明人等は、６４個の障害のうち３２個の障害を、そ
れぞれ１個および４個の冗長要素（ＲＥ）を有する可変
ドメイン（Ａ）および（Ｂ）によって実質的に修復可能
であると推測した。６４個の障害のうちの残り３２個の
障害は、ドメイン（Ｃ）（ｍ＝１）内の完全柔軟冗長置
換を使用して修復可能である。したがって、より大きな
ドメイン内に含まれたドメインを作成し、そのより大き
なドメインをさらにより大きなドメインの一部として組
み込み、より小さな各ドメインにはない必要な冗長ユニ
ットまたは要素を設けることができる。ランダムに分布
している障害を修復する利点に加えて、ＶＤＲＲ手法
は、保持障害とハード障害を修復することができるので
有利であり、固定ドメイン冗長置換（ＦＤＲＲ）よりも
少ない冗長オーバーヘッドでそれらの結果を達成するこ
とができる。本明細書の従来の技術の項で前述したよう
に、保持障害は通常サブアレイ全体にランダムに分布
し、小さなドメイン（Ａ）で有効に修復することができ
る。一方、ハード障害は、所与のサブアレイに集中する
傾向がある。しかし、ハード障害は数が多く、より大き
なドメイン、たとえば（Ｃ）によって処理した方がよ
い。可変ドメイン（Ａ）、（Ｂ）、および（Ｃ）は重な
り合う。この重なり合いにより、障害のタイプと大きさ
に応じて可能な最善の修復ドメインを選択することがで
きる。
【００４１】図５ないし図７に示す３つの可変ドメイン
（Ａ）、（Ｂ）、および（Ｃ）は、ベルヌーイ式によっ
て求められる、所与のドメイン内の障害を検出する累積
障害確率を説明しやすいように、互いに分けて図示して
ある。しかし実際には、図８に示すようにこの３つのド
メインはすべて互いに重ね合わされている。重ね合わさ
っていることにより、障害が２つのドメインに共通して
いる場合、１つのドメイン内の冗長回路を使用して他の
ドメイン内の障害を修復することができる。
（Ａ）、（Ｂ）、および（Ｃ）は、ベルヌーイ式によっ
て求められる、所与のドメイン内の障害を検出する累積
障害確率を説明しやすいように、互いに分けて図示して
ある。しかし実際には、図８に示すようにこの３つのド
メインはすべて互いに重ね合わされている。重ね合わさ
っていることにより、障害が２つのドメインに共通して
いる場合、１つのドメイン内の冗長回路を使用して他の
ドメイン内の障害を修復することができる。
【００４２】図９を参照すると、ＶＤＲＲ構成を備えた
２５６Ｍｂ ＤＲＡＭアーキテクチャが図示されてい
る。２５６Ｍｂ ＤＲＡＭチップ１０は、１６個の１６
Ｍｂ一次アレイ１５を含む。各ユニット１５は、アレイ
・ブロック１９と、２５６Ｋｂ冗長ブロック２２と、冗
長制御回路ＲＵＣＮＴ２４とから成り、これらについて
以下で説明する。１６Ｍｂ一次アレイ１９は８，１９２
本（１６×５１２（１Ｍｂブロック当たり））のワード
線（ＷＬ）を有し、１６個の１Ｍｂブロック（サブアレ
イ）を含み、各サブアレイは１Ｍセルを有する。図９の
左側に、一次１６Ｍｂアレイ１９の両端間にわたる３つ
のドメインＡ、Ｂ、およびＣが図示されている。参照番
号１８が付されている最小のドメイン（Ａ）は１Ｍｂサ
ブアレイから成る。参照番号２１が付されているその次
の大きさのドメイン（Ｂ）は４Ｍｂサブアレイから成
り、その境界内に（Ａ）を完全に包含している様子が図
示されている。最後に、参照番号２３が付されているド
メイン（Ｃ）は、１６Ｍｂ一次アレイ１９全体にわたっ
て延び、ドメイン（Ａ）１８と（Ｂ）２１の両方を含
む。
２５６Ｍｂ ＤＲＡＭアーキテクチャが図示されてい
る。２５６Ｍｂ ＤＲＡＭチップ１０は、１６個の１６
Ｍｂ一次アレイ１５を含む。各ユニット１５は、アレイ
・ブロック１９と、２５６Ｋｂ冗長ブロック２２と、冗
長制御回路ＲＵＣＮＴ２４とから成り、これらについて
以下で説明する。１６Ｍｂ一次アレイ１９は８，１９２
本（１６×５１２（１Ｍｂブロック当たり））のワード
線（ＷＬ）を有し、１６個の１Ｍｂブロック（サブアレ
イ）を含み、各サブアレイは１Ｍセルを有する。図９の
左側に、一次１６Ｍｂアレイ１９の両端間にわたる３つ
のドメインＡ、Ｂ、およびＣが図示されている。参照番
号１８が付されている最小のドメイン（Ａ）は１Ｍｂサ
ブアレイから成る。参照番号２１が付されているその次
の大きさのドメイン（Ｂ）は４Ｍｂサブアレイから成
り、その境界内に（Ａ）を完全に包含している様子が図
示されている。最後に、参照番号２３が付されているド
メイン（Ｃ）は、１６Ｍｂ一次アレイ１９全体にわたっ
て延び、ドメイン（Ａ）１８と（Ｂ）２１の両方を含
む。
【００４３】図９の右側には、メモリ・アレイの一部を
形成する２つのセルが図示されており、各セルはＮＭＯ
Ｓデバイス２０とキャパシタ２５とを含む。各ワード線
ＷＬには２，０４８個のＮＭＯＳデバイス２０が結合さ
れている。１Ｍｂブロックには５１２本のＷＬ（すなわ
ち５１２ＷＬ×２，０４８セル）があるが、（１６個の
うちから）特定の１Ｍｂブロックがアクティブにされる
とき１つのＷＬだけが選択される。（注：１６Ｍｂアレ
イ内で８，１９２本のＷＬのうちの１本のＷＬだけがア
クティブである。）キャパシタ２５に蓄えられた容量性
電荷が対応するビット線ＢＬに送られる。ビット線ＢＬ
上の電荷はセンス増幅器２８によって増幅される。増幅
されたビット情報（すなわちデータ）は、対応する列ア
ドレス（図示せず）によって選択され、データ出力回路
（図示せず）に送られる。
形成する２つのセルが図示されており、各セルはＮＭＯ
Ｓデバイス２０とキャパシタ２５とを含む。各ワード線
ＷＬには２，０４８個のＮＭＯＳデバイス２０が結合さ
れている。１Ｍｂブロックには５１２本のＷＬ（すなわ
ち５１２ＷＬ×２，０４８セル）があるが、（１６個の
うちから）特定の１Ｍｂブロックがアクティブにされる
とき１つのＷＬだけが選択される。（注：１６Ｍｂアレ
イ内で８，１９２本のＷＬのうちの１本のＷＬだけがア
クティブである。）キャパシタ２５に蓄えられた容量性
電荷が対応するビット線ＢＬに送られる。ビット線ＢＬ
上の電荷はセンス増幅器２８によって増幅される。増幅
されたビット情報（すなわちデータ）は、対応する列ア
ドレス（図示せず）によって選択され、データ出力回路
（図示せず）に送られる。
【００４４】各１Ｍｂブロック内に冗長ワード線（ＲＷ
Ｌ）を設計する代わりに、各１６Ｍｂ一次アレイ１９に
１２８本のＲＷＬを含む２５６Ｋ冗長ブロックを使用す
る。冗長ブロック２２は６４個のＲＵを含む。例示とし
て、各ＲＵは２本のＲＷＬを含んでいる。固定１Ｍｂド
メインを使用するブロック内置換や単一の固定１６Ｍｂ
ドメインを使用する柔軟冗長置換とは異なり、この６４
個のＲＵは、（Ａ）１Ｍｂ１８、（Ｂ）４Ｍｂ２１、お
よび（Ｃ）１６Ｍｂ２３の３つの可変ドメインに割り当
てられる。１６個のＲＵ（ＲＵ０〜１５）のそれぞれに
は、１個の１ＭＢドメイン（Ａ）（ｍ＝１６）が関連づ
けられ、他の１６個のＲＵ（ＲＵ１６〜３１）が４Ｍｂ
ドメイン（Ｂ）（ｍ＝４）で使用され、残りの３２個の
ＲＵ（ＲＵ３２〜６３）は１６Ｍｂ置換ドメイン（Ｃ）
（ｍ＝１）全体に関連づけられている。３つのドメイン
（Ａ）、（Ｂ）、および（Ｃ）は互いに重なり合うよう
に設計されている。この重なり合いにより、障害のタイ
プに応じて最も有効かつ効率的なドメインを選択するこ
とができ、それによって、ハード障害および保持障害が
あった場合にユニットの修復可能度が向上する。
Ｌ）を設計する代わりに、各１６Ｍｂ一次アレイ１９に
１２８本のＲＷＬを含む２５６Ｋ冗長ブロックを使用す
る。冗長ブロック２２は６４個のＲＵを含む。例示とし
て、各ＲＵは２本のＲＷＬを含んでいる。固定１Ｍｂド
メインを使用するブロック内置換や単一の固定１６Ｍｂ
ドメインを使用する柔軟冗長置換とは異なり、この６４
個のＲＵは、（Ａ）１Ｍｂ１８、（Ｂ）４Ｍｂ２１、お
よび（Ｃ）１６Ｍｂ２３の３つの可変ドメインに割り当
てられる。１６個のＲＵ（ＲＵ０〜１５）のそれぞれに
は、１個の１ＭＢドメイン（Ａ）（ｍ＝１６）が関連づ
けられ、他の１６個のＲＵ（ＲＵ１６〜３１）が４Ｍｂ
ドメイン（Ｂ）（ｍ＝４）で使用され、残りの３２個の
ＲＵ（ＲＵ３２〜６３）は１６Ｍｂ置換ドメイン（Ｃ）
（ｍ＝１）全体に関連づけられている。３つのドメイン
（Ａ）、（Ｂ）、および（Ｃ）は互いに重なり合うよう
に設計されている。この重なり合いにより、障害のタイ
プに応じて最も有効かつ効率的なドメインを選択するこ
とができ、それによって、ハード障害および保持障害が
あった場合にユニットの修復可能度が向上する。
【００４５】図１０に、各１Ｍｂドメインについて４個
のＲＵがある場合（４／１Ｍ）、各４Ｍドメインについ
て１６個のＲＵがある場合（１６／４Ｍ）、１６Ｍドメ
インに６４個のＲＵがある場合（６４／１６Ｍ）の３つ
の場合と、（（Ａ）１／Ｍ＋（Ｂ）４／４Ｍ＋（Ｃ）３
２／１６Ｍ）の組合せにＶＤＲＲを使用する場合につい
て、ランダムに分布した障害の数ｎに対する１６Ｍｂ一
次アレイ１９の歩留まりをシミュレートした図を示す。
１６Ｍｂアレイ当たりのエレメント総数はすべての場合
に同じであることに留意されたい。柔軟ドメイン冗長置
換方式（１６Ｍｂドメイン内に６４個のＲＵ）によって
達成可能な回復可能度と本質的に等しい程度の回復可能
度を、ＶＤＲＲによって達成することができる。
のＲＵがある場合（４／１Ｍ）、各４Ｍドメインについ
て１６個のＲＵがある場合（１６／４Ｍ）、１６Ｍドメ
インに６４個のＲＵがある場合（６４／１６Ｍ）の３つ
の場合と、（（Ａ）１／Ｍ＋（Ｂ）４／４Ｍ＋（Ｃ）３
２／１６Ｍ）の組合せにＶＤＲＲを使用する場合につい
て、ランダムに分布した障害の数ｎに対する１６Ｍｂ一
次アレイ１９の歩留まりをシミュレートした図を示す。
１６Ｍｂアレイ当たりのエレメント総数はすべての場合
に同じであることに留意されたい。柔軟ドメイン冗長置
換方式（１６Ｍｂドメイン内に６４個のＲＵ）によって
達成可能な回復可能度と本質的に等しい程度の回復可能
度を、ＶＤＲＲによって達成することができる。
【００４６】以下に示す表１は、ブロック内置換４／１
Ｍを基準にしたヒューズ数（冗長オーバーヘッドを測定
するための重要なパラメータである）と、９５％の歩留
まりを可能にするための修復可能障害数の比較を示す表
である。４／１Ｍ、１６／４Ｍ、および６４／１６Ｍの
冗長組合せは、それぞれ１Ｍ、４Ｍ、および１６Ｍにつ
いて独立して制御可能な４個、１６個、および６４個の
冗長ユニットが存在することを前提としている。
Ｍを基準にしたヒューズ数（冗長オーバーヘッドを測定
するための重要なパラメータである）と、９５％の歩留
まりを可能にするための修復可能障害数の比較を示す表
である。４／１Ｍ、１６／４Ｍ、および６４／１６Ｍの
冗長組合せは、それぞれ１Ｍ、４Ｍ、および１６Ｍにつ
いて独立して制御可能な４個、１６個、および６４個の
冗長ユニットが存在することを前提としている。
【表１】
【００４７】表１には、ドメイン・サイズに伴ってメモ
リ・アレイの修復可能度は向上するが、必要ヒューズ数
が増える様子が示されている。
リ・アレイの修復可能度は向上するが、必要ヒューズ数
が増える様子が示されている。
【００４８】ＶＤＲＲ構成では、各ドメインに障害が存
在する確率が高いため、小さなドメインに割り当てられ
ているＲＵのうちのいくつかを有効に使用することがで
きる。これらのＲＵのためのドメインがより小さいと、
必要な合計ヒューズ数が少なくなる。したがって、ＶＤ
ＲＲは、柔軟ドメイン冗長置換方式（６４／１６Ｍ）に
よって達成可能な程度と本質的に等しい修復可能度を可
能にすると同時に、使用ヒューズ数が９６個少ない。
在する確率が高いため、小さなドメインに割り当てられ
ているＲＵのうちのいくつかを有効に使用することがで
きる。これらのＲＵのためのドメインがより小さいと、
必要な合計ヒューズ数が少なくなる。したがって、ＶＤ
ＲＲは、柔軟ドメイン冗長置換方式（６４／１６Ｍ）に
よって達成可能な程度と本質的に等しい修復可能度を可
能にすると同時に、使用ヒューズ数が９６個少ない。
【００４９】障害のうちのいくつかが集中している場
合、ＶＤＲＲの利点はさらに大きくなる。これは、本発
明によると、ドメイン（Ｃ）によって集中障害を有効に
修復する事ができると同時に、ランダムに分布した障害
をドメイン（Ａ）および（Ｂ）によってより有効に修復
することができる。
合、ＶＤＲＲの利点はさらに大きくなる。これは、本発
明によると、ドメイン（Ｃ）によって集中障害を有効に
修復する事ができると同時に、ランダムに分布した障害
をドメイン（Ａ）および（Ｂ）によってより有効に修復
することができる。
【００５０】図９の例に戻って参照すると、冗長ユニッ
ト制御回路ＲＵＣＮＴ２４をイネーブルにすると、一次
１６Ｍｂアレイ１９内の８，１９２本のＷＬがすべてデ
ィスエーブルにされる。２５６Ｋｂ冗長ブロック２２内
の１２８本のＲＷＬ（冗長ＷＬ）のうちの１本がアクテ
ィブにされる。ＮＭＯＳデバイス２０とキャパシタ２５
とセンス増幅器２８とを含む冗長組合せ構成の動作は、
デバイス３０とキャパシタ３５とセンス増幅器３８を含
む組合せ構成にも適用される。次に、制御回路の詳細な
動作について説明する。
ト制御回路ＲＵＣＮＴ２４をイネーブルにすると、一次
１６Ｍｂアレイ１９内の８，１９２本のＷＬがすべてデ
ィスエーブルにされる。２５６Ｋｂ冗長ブロック２２内
の１２８本のＲＷＬ（冗長ＷＬ）のうちの１本がアクテ
ィブにされる。ＮＭＯＳデバイス２０とキャパシタ２５
とセンス増幅器２８とを含む冗長組合せ構成の動作は、
デバイス３０とキャパシタ３５とセンス増幅器３８を含
む組合せ構成にも適用される。次に、制御回路の詳細な
動作について説明する。
【００５１】１６個の１Ｍｂブロック内のワード線と、
冗長ブロック２２内のＲＷＬは、それぞれの冗長ユニッ
ト制御回路（ＲＵＣＮＴ）２４によって制御される。こ
れについて図１１を参照しながら詳述する。パフォーマ
ンスを向上させるために、これらの回路は物理的に冗長
ブロック２２の下（すなわちユニット１５の下端）に配
置すれば最も有利である。
冗長ブロック２２内のＲＷＬは、それぞれの冗長ユニッ
ト制御回路（ＲＵＣＮＴ）２４によって制御される。こ
れについて図１１を参照しながら詳述する。パフォーマ
ンスを向上させるために、これらの回路は物理的に冗長
ブロック２２の下（すなわちユニット１５の下端）に配
置すれば最も有利である。
【００５２】図１１に、可変ドメイン冗長制御回路の略
ブロック図を示す。ユニット１５内に含まれる制御回路
は、ワード線デコーダ（ＷＬＤＥＣ）と、冗長ワード線
デコーダ（ＲＷＬＤＥＣ）と、ドメイン（Ａ）の場合は
それぞれ８個のアドレス・ヒューズと１個のマスタ・ヒ
ューズを有するＲＵＣＮＴ０〜１５として示されている
冗長ユニット制御回路（ＲＵＣＮＴ）、ドメイン（Ｂ）
の場合はそれぞれ１０個のアドレス・ヒューズと１個の
マスタ・ヒューズを有するＲＵＣＮＴ１６〜３１として
示されている冗長ユニット制御回路、およびドメイン
（Ｃ）の場合はそれぞれ１２個のアドレス・ヒューズと
１個のマスタ・ヒューズを有するＲＵＮＣＮＴ３２〜６
３として示されている冗長ユニット制御回路と、ワード
線ドライバ（ＷＬＤＲＶ）と、冗長ワード線ドライバ
（ＲＷＬＤＲＶ）と、ワード線ディスエーブル発生回路
（ＷＬＤＩＳＧＥＮ）とを含み、これらはすべて図のよ
うに適切に相互接続されている。本発明のＶＤＲＲ構成
の動作を例示するために、１６Ｍｂ一次アレイ１９（図
９）において、（１６Ｍｂ一次アレイ１９内の８，１９
２本のＷＬのうちの）１本のＷＬまたは（冗長ブロック
２２内の６４本のうちの）１本のＲＷＬがアクティブで
あるものと仮定する。当業者なら、図１１に示す回路に
わずかな変更を加えるだけで、１６Ｍｂユニット１５内
で２本以上のＷＬがアクティブになれるようにすること
ができることが容易にわかるであろう。
ブロック図を示す。ユニット１５内に含まれる制御回路
は、ワード線デコーダ（ＷＬＤＥＣ）と、冗長ワード線
デコーダ（ＲＷＬＤＥＣ）と、ドメイン（Ａ）の場合は
それぞれ８個のアドレス・ヒューズと１個のマスタ・ヒ
ューズを有するＲＵＣＮＴ０〜１５として示されている
冗長ユニット制御回路（ＲＵＣＮＴ）、ドメイン（Ｂ）
の場合はそれぞれ１０個のアドレス・ヒューズと１個の
マスタ・ヒューズを有するＲＵＣＮＴ１６〜３１として
示されている冗長ユニット制御回路、およびドメイン
（Ｃ）の場合はそれぞれ１２個のアドレス・ヒューズと
１個のマスタ・ヒューズを有するＲＵＮＣＮＴ３２〜６
３として示されている冗長ユニット制御回路と、ワード
線ドライバ（ＷＬＤＲＶ）と、冗長ワード線ドライバ
（ＲＷＬＤＲＶ）と、ワード線ディスエーブル発生回路
（ＷＬＤＩＳＧＥＮ）とを含み、これらはすべて図のよ
うに適切に相互接続されている。本発明のＶＤＲＲ構成
の動作を例示するために、１６Ｍｂ一次アレイ１９（図
９）において、（１６Ｍｂ一次アレイ１９内の８，１９
２本のＷＬのうちの）１本のＷＬまたは（冗長ブロック
２２内の６４本のうちの）１本のＲＷＬがアクティブで
あるものと仮定する。当業者なら、図１１に示す回路に
わずかな変更を加えるだけで、１６Ｍｂユニット１５内
で２本以上のＷＬがアクティブになれるようにすること
ができることが容易にわかるであろう。
【００５３】１）待機モード、２）通常アクティブ・モ
ード、および３）可変冗長アクティブ・モードの詳細な
動作について、以下に説明する。
ード、および３）可変冗長アクティブ・モードの詳細な
動作について、以下に説明する。
【００５４】図１２に、図１１で示されているアドレス
ＡＤＤ、ノードＮ、ノードＮＲ、制御線ＷＬＯＮ、ＷＬ
ディスエーブル信号ｂＷＤＩＳ、ＲＷＬＥ、ＷＬ、およ
びＲＷＬの、対応する同じ名前を有する線／ノード上の
最も妥当な信号のタイミング図を示す。
ＡＤＤ、ノードＮ、ノードＮＲ、制御線ＷＬＯＮ、ＷＬ
ディスエーブル信号ｂＷＤＩＳ、ＲＷＬＥ、ＷＬ、およ
びＲＷＬの、対応する同じ名前を有する線／ノード上の
最も妥当な信号のタイミング図を示す。
【００５５】１）ワード待機モード中（すなわちチップ
がイネーブルになっていないとき）、制御線信号ＷＬＯ
Ｎは低（すなわち０）のままであり、それによって、Ｗ
ＬＤＥＣ出力信号Ｎ、ＲＷＬＤＥＣ出力信号ＮＲ、およ
びＲＵＣＮＴ出力信号ＲＷＬＥの状態に関係なく（すな
わち「ドントケア」条件）、ＷＬおよびＲＷＬはすべて
ディスエーブル（すべて０）になる。チップがイネーブ
ルにされると（すなわちアクティブ・モード）、ＷＬま
たはＲＷＬがアクティブになる（ただし両方ともではな
い）。ＷＬがイネーブルにされると（すなわち１）、チ
ップはいわゆる通常アクティブ・モードになる。あるい
は、ＲＷＬがアクティブにされたとき（それによってＷ
Ｌがディスエーブルにされる）、チップは可変冗長アク
ティブ・モードであると言う。
がイネーブルになっていないとき）、制御線信号ＷＬＯ
Ｎは低（すなわち０）のままであり、それによって、Ｗ
ＬＤＥＣ出力信号Ｎ、ＲＷＬＤＥＣ出力信号ＮＲ、およ
びＲＵＣＮＴ出力信号ＲＷＬＥの状態に関係なく（すな
わち「ドントケア」条件）、ＷＬおよびＲＷＬはすべて
ディスエーブル（すべて０）になる。チップがイネーブ
ルにされると（すなわちアクティブ・モード）、ＷＬま
たはＲＷＬがアクティブになる（ただし両方ともではな
い）。ＷＬがイネーブルにされると（すなわち１）、チ
ップはいわゆる通常アクティブ・モードになる。あるい
は、ＲＷＬがアクティブにされたとき（それによってＷ
Ｌがディスエーブルにされる）、チップは可変冗長アク
ティブ・モードであると言う。
【００５６】２）通常アクティブ・モード中は、すべて
の冗長ワード線イネーブル信号ＲＷＬＥは低のままであ
り、ワード線ディスエーブル発生回路ＷＬＤＩＳＧＥＮ
の出力信号（ｂＷＬＤＩＳ）を高（すなわち１）に維持
する。以下に、ＲＷＬＥ信号を発生する回路２４の詳細
な動作について説明する。１６Ｍｂ一次アレイ１９（図
９および図１１）がイネーブルにされると、１３ビット
のアドレス情報がＷＬＤＥＣに送られ、８，１９２個の
ノードのうちの１つのノードＮがイネーブルにされる。
これによって、信号ＷＬＯＮが高に切り替わると８，１
９２本のＷＬのうちの１本のＷＬをアクティブにするこ
とが可能になる。
の冗長ワード線イネーブル信号ＲＷＬＥは低のままであ
り、ワード線ディスエーブル発生回路ＷＬＤＩＳＧＥＮ
の出力信号（ｂＷＬＤＩＳ）を高（すなわち１）に維持
する。以下に、ＲＷＬＥ信号を発生する回路２４の詳細
な動作について説明する。１６Ｍｂ一次アレイ１９（図
９および図１１）がイネーブルにされると、１３ビット
のアドレス情報がＷＬＤＥＣに送られ、８，１９２個の
ノードのうちの１つのノードＮがイネーブルにされる。
これによって、信号ＷＬＯＮが高に切り替わると８，１
９２本のＷＬのうちの１本のＷＬをアクティブにするこ
とが可能になる。
【００５７】３）可変冗長アクティブモード中に、冗長
ワード線のアクティブ化は、ａ）ＲＵＣＮＴとｂ）ＲＷ
ＬＤＥＣとを介する２パス・デコードによって制御され
る。前述のように、２本のＲＷＬを含むＲＵがそれぞれ
のＲＵＣＮＴによって制御される。ＲＵに含まれる各Ｒ
Ｅは代替パスｂ）、すなわちＲＷＬＤＥＣによって制御
される。両方のデコード・パスは並列して機能し、ＲＵ
ＣＮＴおよびＲＷＬＤＥＣの結果の最終デコードは、Ｒ
ＷＬＤＲＶで実施される。次に、可変冗長アクティブ・
モード時の本発明の動作について詳述する。
ワード線のアクティブ化は、ａ）ＲＵＣＮＴとｂ）ＲＷ
ＬＤＥＣとを介する２パス・デコードによって制御され
る。前述のように、２本のＲＷＬを含むＲＵがそれぞれ
のＲＵＣＮＴによって制御される。ＲＵに含まれる各Ｒ
Ｅは代替パスｂ）、すなわちＲＷＬＤＥＣによって制御
される。両方のデコード・パスは並列して機能し、ＲＵ
ＣＮＴおよびＲＷＬＤＥＣの結果の最終デコードは、Ｒ
ＷＬＤＲＶで実施される。次に、可変冗長アクティブ・
モード時の本発明の動作について詳述する。
【００５８】可変冗長アクティブ・モードは典型的には
ＲＵＣＮＴによって検出され、制御線ＷＬＯＮ上に信号
が到着する前にＲＵＣＮＴがそれぞれのＲＷＬＥをアク
ティブにする（この検出フェーズを冗長一致検出フェー
ズと呼ぶ）。この検出によって、ＷＬＤＩＳＧＥＮの出
力にある信号ｂＷＬＤＩＳが強制的に０に切り替わり、
それによって、１６Ｍｂ一次アレイ内のワード線がアク
ティブにならないように阻止される。ＲＵＣＮＴ冗長一
致検出フェーズ中に、少なくとも１つのＲＵ内のＲＥを
選択する代替パスがＲＷＬＤＥＣでデコードされる。そ
れと並行して、それぞれのＲＷＬＤＥＣがアドレス情報
によってアクティブにされ、対応するＮＲが１に切り替
えられる。
ＲＵＣＮＴによって検出され、制御線ＷＬＯＮ上に信号
が到着する前にＲＵＣＮＴがそれぞれのＲＷＬＥをアク
ティブにする（この検出フェーズを冗長一致検出フェー
ズと呼ぶ）。この検出によって、ＷＬＤＩＳＧＥＮの出
力にある信号ｂＷＬＤＩＳが強制的に０に切り替わり、
それによって、１６Ｍｂ一次アレイ内のワード線がアク
ティブにならないように阻止される。ＲＵＣＮＴ冗長一
致検出フェーズ中に、少なくとも１つのＲＵ内のＲＥを
選択する代替パスがＲＷＬＤＥＣでデコードされる。そ
れと並行して、それぞれのＲＷＬＤＥＣがアドレス情報
によってアクティブにされ、対応するＮＲが１に切り替
えられる。
【００５９】前述のように、各ドメイン内のＲＵとし
て、２本のＷＬを２本のＲＷＬに同時に置き換えるもの
と仮定する。１Ｍｂドメイン（Ａ）は５１２本のＷＬを
含み、そのうち２本はＲＵＣＮＴ０〜１５によってサポ
ートされる。したがって、各ＲＵＣＮＴ０〜１５は各１
Ｍｂドメイン（Ａ）内の５１２本のＷＬのうちの２本の
ＷＬをデコードするのに８個のアドレス・ヒューズと１
個のマスタ・ヒューズを必要とする。１６個の１Ｍｂド
メイン（Ａ）のうちの対応する１つのドメインが選択さ
れると、１６個のＲＵＣＮＴ０から１５のうちの１つの
ＲＵＣＮＴだけがアクティブにされる。１６Ｍｂユニッ
ト内の１６個のドメイン（Ａ）のうちの対応する１つの
ドメインは、アドレス９〜１２によって決まる。４Ｍｂ
ドメイン（Ｂ）を制御する各ＲＵＣＮＴ１６〜３１は、
各４Ｍｂドメイン（Ｂ）内の２０４８本のＷＬのうちの
２本をデコードするのに１０個のアドレス・ヒューズと
１個のマスタ・ヒューズを必要とする。対応するドメイ
ン（Ｂ）が選択されると、同じ４Ｍｂドメイン（Ｂ）に
割り当てられている１６個のＲＵＣＮＴ１６〜３１のう
ちの４個のＲＵＣＮＴが同時にアクティブにされる。１
６Ｍｂユニット内の４個の４Ｍｂドメイン（Ｂ）のうち
の対応する１つのドメインは、アドレス１１〜１２によ
って決まる。１６Ｍｂドメイン（Ｃ）を制御する各ＲＵ
ＣＮＴ３２〜６３は、８０９６本のＷＬのうちの２本の
ＷＬをデコードするのに１２個のアドレス・ヒューズと
１個のマスタ・ヒューズを必要とする。ドメイン（Ｃ）
は１６Ｍｂユニット全体を処理するため、ＲＵＣＮＴ３
２〜６３はどのアドレスも使用せずに常にアクティブに
される。アドレス・ヒューズの数とアドレス・デコード
以外は、ＲＵＣＮＴ０〜６３は同じ回路である。
て、２本のＷＬを２本のＲＷＬに同時に置き換えるもの
と仮定する。１Ｍｂドメイン（Ａ）は５１２本のＷＬを
含み、そのうち２本はＲＵＣＮＴ０〜１５によってサポ
ートされる。したがって、各ＲＵＣＮＴ０〜１５は各１
Ｍｂドメイン（Ａ）内の５１２本のＷＬのうちの２本の
ＷＬをデコードするのに８個のアドレス・ヒューズと１
個のマスタ・ヒューズを必要とする。１６個の１Ｍｂド
メイン（Ａ）のうちの対応する１つのドメインが選択さ
れると、１６個のＲＵＣＮＴ０から１５のうちの１つの
ＲＵＣＮＴだけがアクティブにされる。１６Ｍｂユニッ
ト内の１６個のドメイン（Ａ）のうちの対応する１つの
ドメインは、アドレス９〜１２によって決まる。４Ｍｂ
ドメイン（Ｂ）を制御する各ＲＵＣＮＴ１６〜３１は、
各４Ｍｂドメイン（Ｂ）内の２０４８本のＷＬのうちの
２本をデコードするのに１０個のアドレス・ヒューズと
１個のマスタ・ヒューズを必要とする。対応するドメイ
ン（Ｂ）が選択されると、同じ４Ｍｂドメイン（Ｂ）に
割り当てられている１６個のＲＵＣＮＴ１６〜３１のう
ちの４個のＲＵＣＮＴが同時にアクティブにされる。１
６Ｍｂユニット内の４個の４Ｍｂドメイン（Ｂ）のうち
の対応する１つのドメインは、アドレス１１〜１２によ
って決まる。１６Ｍｂドメイン（Ｃ）を制御する各ＲＵ
ＣＮＴ３２〜６３は、８０９６本のＷＬのうちの２本の
ＷＬをデコードするのに１２個のアドレス・ヒューズと
１個のマスタ・ヒューズを必要とする。ドメイン（Ｃ）
は１６Ｍｂユニット全体を処理するため、ＲＵＣＮＴ３
２〜６３はどのアドレスも使用せずに常にアクティブに
される。アドレス・ヒューズの数とアドレス・デコード
以外は、ＲＵＣＮＴ０〜６３は同じ回路である。
【００６０】アドレスＡＤＤ０は対応するＲＵ内の２本
のＲＷＬのうちの１本をデコードするために使用され
る。この１ｂデコードは、ドメイン（Ａ）、（Ｂ）、お
よび（Ｃ）に関係なく、ＲＷＬＤＥＣ内でイネーブルに
される。このパスは、冗長モードであるか通常モードで
あるかを問わず、独立して制御される。ＲＷＬをアクテ
ィブにする最終決定は、ＲＷＬＤＲＶ内のＮＲとＲＷＬ
Ｅのデコード結果によって決まる。ＲＵＣＮＴがＲＵを
アクティブにするパス１と、ＲＷＬＤＥＣが１つのＲＵ
について２本のＲＷＬのうちの１本をデコードするパス
２の、前述の２パス・デコードにより、ＷＬＯＮが高に
切り替わったときにすでに前もってデコードされている
適切なアドレス指定を使用して（速度上の不利を引き起
こさずに）１本のＲＷＬをアクティブにすることが可能
になる。
のＲＷＬのうちの１本をデコードするために使用され
る。この１ｂデコードは、ドメイン（Ａ）、（Ｂ）、お
よび（Ｃ）に関係なく、ＲＷＬＤＥＣ内でイネーブルに
される。このパスは、冗長モードであるか通常モードで
あるかを問わず、独立して制御される。ＲＷＬをアクテ
ィブにする最終決定は、ＲＷＬＤＲＶ内のＮＲとＲＷＬ
Ｅのデコード結果によって決まる。ＲＵＣＮＴがＲＵを
アクティブにするパス１と、ＲＷＬＤＥＣが１つのＲＵ
について２本のＲＷＬのうちの１本をデコードするパス
２の、前述の２パス・デコードにより、ＷＬＯＮが高に
切り替わったときにすでに前もってデコードされている
適切なアドレス指定を使用して（速度上の不利を引き起
こさずに）１本のＲＷＬをアクティブにすることが可能
になる。
【００６１】図１３および図１４に、単一のＲＵ制御回
路ＲＵＣＮＴのブロック図とタイミング図をそれぞれ示
す。この回路は、デコーダ（すなわちＡＮＤゲート）を
駆動する複数のヒューズ・ラッチＦＬＡＴを備える。従
来の固定ドメイン冗長置換（ＦＤＲＲ）制御回路とＶＤ
ＲＲ制御回路ＲＵＣＮＴとの唯一の相違は、各ドメイン
に必要なアドレス・ヒューズの数だけである。そのほか
に、各ＲＵＣＮＴに１つのマスタ・ヒューズＭＦＬＡＴ
も必要である。前述のように、ＲＵＣＮＴは、ドメイン
が選択されたときにだけアクティブになり、ドメインは
ドメイン構成に応じて対応するアドレスによってイネー
ブルにされる。
路ＲＵＣＮＴのブロック図とタイミング図をそれぞれ示
す。この回路は、デコーダ（すなわちＡＮＤゲート）を
駆動する複数のヒューズ・ラッチＦＬＡＴを備える。従
来の固定ドメイン冗長置換（ＦＤＲＲ）制御回路とＶＤ
ＲＲ制御回路ＲＵＣＮＴとの唯一の相違は、各ドメイン
に必要なアドレス・ヒューズの数だけである。そのほか
に、各ＲＵＣＮＴに１つのマスタ・ヒューズＭＦＬＡＴ
も必要である。前述のように、ＲＵＣＮＴは、ドメイン
が選択されたときにだけアクティブになり、ドメインは
ドメイン構成に応じて対応するアドレスによってイネー
ブルにされる。
【００６２】ＲＵＣＮＴをイネーブルにするためには、
マスタ・ヒューズを切断する必要がある。マスタ・ヒュ
ーズが切れない限り、ＭＦＬＡＴ（図１４）の出力ＭＦ
は０のままである。したがって、アドレスに関係なくＡ
ＮＤゲートの出力ＲＷＬＥは０のままである。マスタ・
ヒューズが切れ（ＭＦが１に設定される）、ＲＵＣＮＴ
が対応するアドレス・ビットによってアクティブにされ
ると、ＲＷＬＥがＦＬＡＴの出力すなわちＦＡＤＤの組
合せによって制御される。対応するアドレス入力ＡＤＤ
がプログラムされているヒューズ情報と一致しない場
合、ＦＡＤＤは０に切り替わる。あるいは、対応するＡ
ＤＤがプログラムされているヒューズ情報と一致する場
合、ＦＡＤＤは１に切り替わる。すべてのヒューズ・プ
ログラム・アドレスがＡＤＤ入力値と一致し、ＭＦが切
断された場合にのみ、ＲＷＬＥが強制的に１に切り替え
られる。
マスタ・ヒューズを切断する必要がある。マスタ・ヒュ
ーズが切れない限り、ＭＦＬＡＴ（図１４）の出力ＭＦ
は０のままである。したがって、アドレスに関係なくＡ
ＮＤゲートの出力ＲＷＬＥは０のままである。マスタ・
ヒューズが切れ（ＭＦが１に設定される）、ＲＵＣＮＴ
が対応するアドレス・ビットによってアクティブにされ
ると、ＲＷＬＥがＦＬＡＴの出力すなわちＦＡＤＤの組
合せによって制御される。対応するアドレス入力ＡＤＤ
がプログラムされているヒューズ情報と一致しない場
合、ＦＡＤＤは０に切り替わる。あるいは、対応するＡ
ＤＤがプログラムされているヒューズ情報と一致する場
合、ＦＡＤＤは１に切り替わる。すべてのヒューズ・プ
ログラム・アドレスがＡＤＤ入力値と一致し、ＭＦが切
断された場合にのみ、ＲＷＬＥが強制的に１に切り替え
られる。
【００６３】次に図１５を参照すると、ヒューズ・ラッ
チＦＬＡＴの略図が図示されている。ＦＬＡＴはアドレ
ス−ヒューズ比較器として図示されている。図１６の図
に示すように、ＦＰＵＰおよびＦＰＵＮによるチップの
電源投入フェーズ中に、６０、６５、および６８によっ
て形成されたＣＭＯＳラッチがデバイス８０および８２
によって設定される。電源投入時にヒューズ８３が切断
されない場合、ノードＮ０、Ｎ１、およびＮ２がそれぞ
れ０、１、および０に設定される。あるいは、ヒューズ
８３が切断された場合、ノードＮ０、Ｎ１、およびＮ２
はそれぞれ１、０、および１に設定される。ノードＮ
０、Ｎ１、およびＮ２のこの特定の状態は、ＣＭＯＳラ
ッチ回路６０、６５、および６８にラッチされる。ノー
ドＮ１およびＮ２の状態に応じて、ＣＭＯＳ伝送ゲート
７０と７５のどちらかが開く。ＡＤＤおよび（回路６９
によって反転された）ＡＤＤバーが、それぞれＣＭＯＳ
伝送ゲート７０および７５に結合される。ヒューズが切
断されない限り（すなわち０）、ＦＬＡＴ４７の出力Ｆ
ＡＤＤはＡＤＤバーに従う。ヒューズが切断された場
合、ＦＡＤＤはＡＤＤに従う。ＡＤＤとヒューズの両方
が０または１の場合、ＦＡＤＤは１に切り替わり、その
結果、アドレスとヒューズの一致が検出される。ただ
し、ＡＤＤバーは次のものを表す。
チＦＬＡＴの略図が図示されている。ＦＬＡＴはアドレ
ス−ヒューズ比較器として図示されている。図１６の図
に示すように、ＦＰＵＰおよびＦＰＵＮによるチップの
電源投入フェーズ中に、６０、６５、および６８によっ
て形成されたＣＭＯＳラッチがデバイス８０および８２
によって設定される。電源投入時にヒューズ８３が切断
されない場合、ノードＮ０、Ｎ１、およびＮ２がそれぞ
れ０、１、および０に設定される。あるいは、ヒューズ
８３が切断された場合、ノードＮ０、Ｎ１、およびＮ２
はそれぞれ１、０、および１に設定される。ノードＮ
０、Ｎ１、およびＮ２のこの特定の状態は、ＣＭＯＳラ
ッチ回路６０、６５、および６８にラッチされる。ノー
ドＮ１およびＮ２の状態に応じて、ＣＭＯＳ伝送ゲート
７０と７５のどちらかが開く。ＡＤＤおよび（回路６９
によって反転された）ＡＤＤバーが、それぞれＣＭＯＳ
伝送ゲート７０および７５に結合される。ヒューズが切
断されない限り（すなわち０）、ＦＬＡＴ４７の出力Ｆ
ＡＤＤはＡＤＤバーに従う。ヒューズが切断された場
合、ＦＡＤＤはＡＤＤに従う。ＡＤＤとヒューズの両方
が０または１の場合、ＦＡＤＤは１に切り替わり、その
結果、アドレスとヒューズの一致が検出される。ただ
し、ＡＤＤバーは次のものを表す。
【数１】
【００６４】回路ＦＬＡＴ（図１５）内には回路ＭＦＬ
ＡＴ（またはマスタＦＬＡＴ）が含まれており、これを
該当するタイミング曲線（図１６）と共に示す。ＦＰＵ
ＰおよびＦＰＵＮによるチップの電源投入フェーズ中
に、６０、６５、および６８によって形成されたＣＭＯ
Ｓラッチが図に示すように設定される。電源投入中にヒ
ューズ８３が切断されない場合、Ｎ０、Ｎ１、およびＮ
２（ＭＦとも呼ぶ）がそれぞれ０、１、０に切り替わ
る。ＭＦが０の場合、ＲＵＣＮＴ（図１３）内のＡＮＤ
ゲートがディスエーブルにされる。それに対して、ヒュ
ーズ８３が切断された場合は、電源投入時にＮ０、Ｎ
１、およびＮ２（ＭＦとも呼ぶ）がそれぞれ１、０、１
に切り替わり、ＭＦが１の間、それによってＲＵＣＮＴ
（図１３）内のＡＮＤゲートがイネーブルにされる。
ＡＴ（またはマスタＦＬＡＴ）が含まれており、これを
該当するタイミング曲線（図１６）と共に示す。ＦＰＵ
ＰおよびＦＰＵＮによるチップの電源投入フェーズ中
に、６０、６５、および６８によって形成されたＣＭＯ
Ｓラッチが図に示すように設定される。電源投入中にヒ
ューズ８３が切断されない場合、Ｎ０、Ｎ１、およびＮ
２（ＭＦとも呼ぶ）がそれぞれ０、１、０に切り替わ
る。ＭＦが０の場合、ＲＵＣＮＴ（図１３）内のＡＮＤ
ゲートがディスエーブルにされる。それに対して、ヒュ
ーズ８３が切断された場合は、電源投入時にＮ０、Ｎ
１、およびＮ２（ＭＦとも呼ぶ）がそれぞれ１、０、１
に切り替わり、ＭＦが１の間、それによってＲＵＣＮＴ
（図１３）内のＡＮＤゲートがイネーブルにされる。
【００６５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６６】（１）可変ドメイン置換構成を備えるフォ
ールト・トレラント・メモリ装置であって、一次メモリ
・アレイと、ドメインのうちの少なくとも１つのドメイ
ンが前記一次アレイのうちの少なくとも２つの一次アレ
イの一部と重なり合う、重なり合ったドメイン領域を形
成するように他のドメインと共通する部分を有するドメ
インと、前記各ドメインに結合され、前記各ドメイン内
に含まれる障害を置き換える冗長手段と、前記ドメイン
のうちの１つのドメイン内の前記障害のうちの少なくと
も１つの障害が、前記１つのドメインに結合された前記
冗長手段に置き換えられるようにする制御手段とを含
み、前記重なり合ったドメイン領域内に少なくとも１つ
の他の障害が位置する場合、前記１つのドメインの前記
少なくとも１つの他の障害が前記ドメインのうちの他の
ドメインに結合された前記冗長手段によって置き換えら
れるメモリ装置。 （２）前記メモリ装置が、ＤＲＡＭ、ＳＲＡＭ、ＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡＭ、お
よびＣＡＭから成るグループから選択される、上記
（１）に記載のフォールト・トレラント・メモリ装置。 （３）前記冗長手段が冗長制御回路によって制御され
る、上記（１）に記載のフォールト・トレラント・メモ
リ装置。 （４）前記冗長制御回路が、比較器に結合されたマスタ
・ヒューズを含むマスタ・ヒューズ・ラッチと、各ヒュ
ーズ・ラッチが複数のヒューズと比較器とを有し、アド
レス線によって制御され、冗長ワード線ドライバとワー
ド線ディスエーブル回路とをイネーブルにする信号を発
生するゲート手段にそれぞれ結合された複数のヒューズ
・ラッチとをさらに含む、上記（３）に記載のフォール
ト・トレラント・メモリ装置。 （５）前記制御手段が、ワード線ディスエーブル回路に
よって制御されるワード線ドライバに結合された少なく
とも１つのワード線と、前記少なくとも１つのワード線
ドライバに結合され、結合がアドレス線によって行われ
る、少なくとも１つのワード線デコーダと、冗長ワード
線ドライバに結合された少なくとも１つの冗長ワード線
と、前記冗長ワード線デコーダのうちの１つの冗長ワー
ド線デコーダによって制御される少なくとも１つの冗長
ワード線ドライバに結合され、前記結合がアドレス線に
よって行われる少なくとも１つの冗長ワード線デコーダ
と、前記冗長ワード線ドライバをイネーブルにし、前記
ワード線ディスエーブル回路をイネーブルにし、前記ワ
ード線ディスエーブル回路がさらに前記ワード線のうち
の対応する１つのワード線を抑止する、少なくとも１つ
の可変ドメイン冗長制御回路とをさらに含む、上記
（１）に記載のフォールト・トレラント・メモリ装置。 （６）前記冗長ワード線ドライバが複数の冗長ワード線
をそれぞれ制御し、前記ワード線ドライバが複数の前記
ワード線をそれぞれ制御する、上記（５）に記載のフォ
ールト・トレラント・メモリ装置。 （７）前記ワード線ディスエーブル回路が前記少なくと
も１つの冗長制御回路によって制御される、上記（５）
に記載のフォールト・トレラント・メモリ装置。 （８）前記少なくとも１つの冗長制御回路がＡＮＤゲー
トである、上記（５）に記載のフォールト・トレラント
・メモリ装置。 （９）各一次メモリ・アレイが複数のメモリ要素を有す
る一次メモリ・アレイと、可変ドメイン冗長ユニットの
うちの少なくとも１つの可変ドメイン冗長ユニットが各
前記一次メモリ・アレイに結合され、各可変ドメイン冗
長ユニットが複数の冗長要素を有する可変ドメイン冗長
ユニットと、制御手段が各前記一次メモリ・アレイ内の
障害要素が前記冗長ユニットに置き換えられるようにす
る制御手段とを含む、フォールト・トレラント・メモリ
装置。 （１０）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、各前記アレイ内に含まれる前記ドメインのうちの少
なくとも２つのドメインを有するドメインと、各前記ド
メインに結合され、各前記ドメイン内に含まれた障害を
置き換える冗長手段と、前記ドメインのうちの１つのド
メイン内の前記障害のうちの少なくとも１つの障害が、
前記ドメインに結合された前記冗長手段に置き換えられ
るようにする制御手段とを含むメモリ装置。 （１１）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、複数のドメインと、一
次メモリ・アレイのうちの少なくと１つの一次メモリ・
アレイ全体にわたって延びる前記ドメインのうちの少な
くとも１つのドメインを有し、各前記ドメインの少なく
とも一部が他のドメインと共通していて重なり合ったド
メイン領域を形成する、一次メモリ・アレイと、各前記
ドメインに結合され、各前記ドメイン内に含まれる障害
を置き換える冗長手段と、前記ドメインのうちの１つの
ドメイン内の前記障害のうちの少なくとも１つの障害が
前記ドメインに結合された前記冗長手段に置き換えられ
るようにする制御手段とを含み、少なくとも１つの他の
障害が前記重なり合ったドメイン領域内に位置する場
合、前記１つのドメインの前記少なくとも１つの他の障
害が前記ドメインのうちの他のドメインに結合された前
記冗長手段によって置き換えられる、フォールト・トレ
ラント・メモリ装置。 （１２）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、前記ドメインのうちの第１のドメインが前記ドメイ
ンのうちの第２のドメインの一部と重なり合うドメイン
と、各前記ドメインに結合され、各前記ドメイン内に含
まれる障害を置き換える冗長手段と、前記ドメインのう
ちの１つのドメイン内の前記障害のうちの少なくとも１
つの障害が前記ドメインに結合された前記冗長手段に置
き換えられるようにする制御手段とを含み、少なくとも
１つの他の障害が前記第１のドメインと前記第２のドメ
インとに共通する部分内に位置する場合、前記第１のド
メインの前記少なくとも１つの他の障害が前記ドメイン
のうちの前記第２のドメインに結合された前記冗長手段
によって置き換えられる、メモリ装置。 （１３）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、重なり合ったドメイン
領域を形成するように可変サイズ・ドメインのうちの他
の可変サイズ・ドメインと共通する可変サイズ・ドメイ
ンのうちの１つの可変サイズ・ドメインの一部を有する
可変サイズ・ドメインと、各前記ドメインに結合され、
各前記ドメイン内に含まれる障害を置き換える冗長手段
と、前記ドメインのうちの１つのドメイン内の前記障害
のうちの少なくとも１つの障害が前記ドメインに結合さ
れた前記冗長手段で置き換えられるようにする制御手段
とを含み、少なくとも１つの他の障害が前記重なりあっ
たドメイン領域内に位置する場合、前記１つのドメイン
の前記少なくとも１つの他の障害が前記ドメインのうち
の他のドメインに結合された前記冗長手段によって置き
換えられる、メモリ装置。 （１４）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、可変サイズの重なり合
わないドメインと、各前記ドメインに結合され、各前記
ドメイン内に含まれる障害を置き換える冗長手段と、前
記ドメインのうちの１つのドメイン内の前記障害のうち
の少なくとも１つの障害が前記ドメインに結合された前
記冗長手段によって置き換えられるようにする制御手段
とを含むメモリ装置。 （１５）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、各ドメインの少なくとも一部が他のドメインと共通
していて重なり合ったドメイン領域を形成し、前記ドメ
インの少なくとも１つのドメインが前記一次アレイのう
ちの少なくとも２つの一次アレイの一部と重なり合う、
前記一次メモリ・アレイ内に含まれるドメインと、各前
記ドメインに結合され、各前記ドメイン内に含まれる障
害を置き換える冗長手段と、前記ドメインのうちの１つ
のドメイン内の前記障害のうちの少なくとも１つのドメ
インが前記ドメインに結合された前記冗長手段に置き換
えられるようにする制御手段とを含み、少なくとも１つ
の他の障害が前記重なり合うドメイン領域内に位置する
場合に、前記１つのドメインの前記少なくとも１つの他
の障害が前記ドメインのうちの他のドメインに結合され
た前記冗長手段によって置き換えられる、メモリ装置。 （１６）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、複数のドメインと、一
次メモリ・アレイのうちの少なくとも２つのメモリ・ア
レイの一部の全体にわたって延びる前記ドメインのうち
の第１のドメインと、前記一次アレイのうちの１つの一
次アレイ内に完全に含まれる前記ドメインのうちの少な
くとも第２のドメインとを有し、前記第１および第２の
ドメインの少なくとも一部が互いに共通していて重なり
合うドメイン領域を形成している、一次メモリ・アレイ
と、各前記ドメインに結合され、各前記ドメイン内に含
まれる障害を置き換える冗長手段と、前記ドメインのう
ちの１つのドメイン内の前記障害のうちの少なくとも１
つの障害が前記ドメインに結合された前記冗長手段に置
き換えられるようにする制御手段とを含み、少なくとも
１つの他の障害が前記重なり合うドメイン領域内に位置
する場合に、前記１つのドメインの前記少なくとも１つ
の他の障害が前記ドメインのうちの他のドメインに結合
された前記冗長手段によって置き換えられる、メモリ装
置。 （１７）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、ドメインのうちの他のドメイン内に完全に含まれて
重なり合うドメイン領域を形成する前記ドメインのうち
の少なくとも１つのドメインを有する可変サイズ・ドメ
インと、各前記ドメインに結合され、各前記ドメイン内
に含まれる障害を置き換える冗長手段と、前記ドメイン
のうちの１つのドメイン内の前記障害のうちの少なくと
も１つの障害が前記ドメインに結合された前記冗長手段
に置き換えられるようにする制御手段とを含み、前記重
なり合うドメインの少なくとも１つの他の障害が前記ド
メインのうちの他のドメインに結合された前記冗長手段
によって置き換えられる、メモリ装置。 （１８）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、他のドメインと共通して
いて重なり合うドメイン領域を形成する各前記ドメイン
の少なくとも一部を有し、前記ドメインのうちの少なく
とも１つのドメインが前記一次アレイのうちの少なくと
も２つの一次アレイの一部と重なり合うドメインと、各
前記ドメインに結合され、各前記ドメイン内に含まれる
障害を修復する修復手段と、前記ドメインのうちの１つ
のドメイン内の前記障害のうちの少なくとも１つの障害
を前記ドメインに結合された前記修復手段によって修復
する修復手段とを含み、少なくとも１つの他の障害が前
記重なり合うドメイン領域に位置する場合に、前記１つ
のドメインの前記少なくとも１つの他の障害が前記ドメ
インのうちの少なくとも１つに結合された前記修復手段
によって置き換えられるメモリ装置。 （１９）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、少なくとも２つのドメイ
ンが各前記アレイ内に含まれる、複数のドメインと、各
前記ドメインに結合され、各前記ドメイン内に含まれる
障害を修復する修復手段と、前記ドメインのうちの１つ
のドメイン内の前記障害のうちの少なくとも１つの障害
が前記ドメインに結合された前記修復手段によって修復
されるようにする制御手段とを含むメモリ装置。 （２０）可変ドメイン修復構成を備えるメモリ装置であ
って、複数のドメインと、一次メモリ・アレイのうちの
少なくとも１つの一次メモリ・アレイ全体にわたって延
びる前記ドメインのうちの１つのドメインと、他のドメ
インと共通していて重なり合うドメイン領域を形成する
各前記ドメインの少なくとも一部とを有する一次メモリ
・アレイと、各前記ドメインに結合され、各前記ドメイ
ン内に含まれる障害を修復する修復手段と、前記ドメイ
ンのうちの１つのドメイン内の前記障害のうちの少なく
とも１つの障害が前記ドメインに結合された前記修復手
段によって修復されるようにする制御手段とを含み、少
なくとも１つの他の障害が前記重なり合うドメイン領域
内に位置する場合に、前記１つのドメインの前記少なく
とも１つの他の障害が前記ドメインのうちの他のドメイ
ンに結合された前記修復手段によって修復されるメモリ
装置。 （２１）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、ドメインのうちの第１の
ドメインが前記ドメインのうちの第２のドメインの一部
と重なり合う、複数のドメインと、各前記ドメインに結
合され、前記ドメイン内に含まれる障害を修復する修復
手段と、前記ドメインのうちの少なくとも１つのドメイ
ン内の前記障害のうちの少なくとも１つの障害が前記ド
メインに結合された前記修復手段によって修復されるよ
うにする制御手段と、少なくとも１つの他の障害が前記
ドメインのうちの前記第１のドメインと前記第２のドメ
インとに共通する部分内に位置する場合、前記第１のド
メインの前記少なくとも１つの他の障害が前記ドメイン
のうちの前記第２のドメインに結合された前記修復手段
によって修復されるメモリ装置。 （２２）可変ドメイン修復構成を備えるメモリ装置であ
って、可変サイズ・ドメインのうちの他のドメインに共
通していて重なり合うドメイン領域を形成する前記可変
ドメインのうちの１つの可変ドメインの少なくとも一部
を有する可変サイズ・ドメインと、各前記ドメインに結
合され、各前記ドメイン内に含まれる障害を修復する修
復手段と、前記ドメインのうちの１つのドメイン内の前
記障害のうちの少なくとも１つの障害が前記ドメインに
結合された前記修復手段によって修復されるようにする
制御手段とを含み、少なくとも１つの他の障害が前記重
なり合うドメイン領域内に位置する場合に、前記１つの
ドメインの前記少なくとも１つの他の障害が、前記ドメ
インのうちの他のドメインに結合された前記修復手段に
よって修復されるメモリ装置。 （２３）可変ドメイン修復構成を備えるメモリ装置であ
って、可変サイズの重なり合わないドメインと、各前記
ドメインに結合され、各前記ドメイン内に含まれる障害
を修復する修復手段と、前記ドメインのうちの１つのド
メイン内の前記障害のうちの少なくとも１つの障害が前
記ドメインに結合された前記修復手段によって修復され
るようにする制御手段とを含むメモリ装置。 （２４）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、他のドメインと共通して
いて重なり合うドメイン領域を形成する各ドメインの少
なくとも一部を有し、前記ドメインのうちの少なくとも
１つが前記一次アレイのうちの少なくとも２つの一次ア
レイの一部と重なり合う、前記一次メモリ・アレイのう
ちの１つの一次メモリ・アレイ内に含まれるドメイン
と、各前記ドメインに結合され、各前記ドメイン内に含
まれる障害を修復する修復手段と、前記ドメインのうち
の１つのドメイン内の前記障害のうちの少なくとも１つ
の障害が前記ドメインに結合された前記修復手段によっ
て修復されるようにする制御手段とを含み、少なくとも
１つの他の障害が前記重なり合うドメイン領域内に位置
する場合に、前記１つのドメインの前記少なくとも１つ
の他の障害が前記ドメインのうちの他のドメインに結合
された前記修復手段によって修復されるメモリ装置。 （２５）可変ドメイン修復構成を備えるメモリ装置であ
って、複数のドメインと、一次メモリ・アレイのうちの
少なくとも２つのメモリ・アレイの一部の全体にわたっ
て延びる前記ドメインのうちの第１のドメインと、前記
一次アレイのうちの１つの一次アレイ内に完全に含まれ
る前記ドメインのうちの少なくとも第２のドメインとを
有し、前記第１および第２のドメインの少なくとも一部
が互いに共通していて重なり合うドメイン領域を形成し
ている、一次メモリ・アレイと各前記ドメインに結合さ
れ、各前記ドメイン内に含まれる障害を修復する修復手
段と、前記ドメインのうちの１つのドメイン内の前記障
害のうちの少なくとも１つの障害が前記ドメインに結合
された前記冗長手段に修復されるようにする制御手段と
を含み、少なくとも１つの他の障害が前記重なり合うド
メイン領域内に位置する場合に、前記１つのドメインの
前記少なくとも１つの他の障害が前記ドメインのうちの
他のドメインに結合された前記修復手段によって修復さ
れるメモリ装置。 （２６）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、ドメインのうちの他のド
メイン内に完全に含まれて重なり合うドメイン領域を形
成する前記ドメインのうちの少なくとも１つのドメイン
を有する可変サイズ・ドメインと、各前記ドメインに結
合され、各前記ドメイン内に含まれる障害を修復する修
復手段と、前記ドメインのうちの１つのドメイン内の前
記障害のうちの少なくとも１つの障害が前記ドメインに
結合された前記冗長手段に修復されるようにする制御手
段とを含み、前記重なり合うドメインの少なくとも１つ
の他の障害が前記ドメインのうちの他のドメインに結合
された前記修復手段によって修復されるメモリ装置。
ールト・トレラント・メモリ装置であって、一次メモリ
・アレイと、ドメインのうちの少なくとも１つのドメイ
ンが前記一次アレイのうちの少なくとも２つの一次アレ
イの一部と重なり合う、重なり合ったドメイン領域を形
成するように他のドメインと共通する部分を有するドメ
インと、前記各ドメインに結合され、前記各ドメイン内
に含まれる障害を置き換える冗長手段と、前記ドメイン
のうちの１つのドメイン内の前記障害のうちの少なくと
も１つの障害が、前記１つのドメインに結合された前記
冗長手段に置き換えられるようにする制御手段とを含
み、前記重なり合ったドメイン領域内に少なくとも１つ
の他の障害が位置する場合、前記１つのドメインの前記
少なくとも１つの他の障害が前記ドメインのうちの他の
ドメインに結合された前記冗長手段によって置き換えら
れるメモリ装置。 （２）前記メモリ装置が、ＤＲＡＭ、ＳＲＡＭ、ＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡＭ、お
よびＣＡＭから成るグループから選択される、上記
（１）に記載のフォールト・トレラント・メモリ装置。 （３）前記冗長手段が冗長制御回路によって制御され
る、上記（１）に記載のフォールト・トレラント・メモ
リ装置。 （４）前記冗長制御回路が、比較器に結合されたマスタ
・ヒューズを含むマスタ・ヒューズ・ラッチと、各ヒュ
ーズ・ラッチが複数のヒューズと比較器とを有し、アド
レス線によって制御され、冗長ワード線ドライバとワー
ド線ディスエーブル回路とをイネーブルにする信号を発
生するゲート手段にそれぞれ結合された複数のヒューズ
・ラッチとをさらに含む、上記（３）に記載のフォール
ト・トレラント・メモリ装置。 （５）前記制御手段が、ワード線ディスエーブル回路に
よって制御されるワード線ドライバに結合された少なく
とも１つのワード線と、前記少なくとも１つのワード線
ドライバに結合され、結合がアドレス線によって行われ
る、少なくとも１つのワード線デコーダと、冗長ワード
線ドライバに結合された少なくとも１つの冗長ワード線
と、前記冗長ワード線デコーダのうちの１つの冗長ワー
ド線デコーダによって制御される少なくとも１つの冗長
ワード線ドライバに結合され、前記結合がアドレス線に
よって行われる少なくとも１つの冗長ワード線デコーダ
と、前記冗長ワード線ドライバをイネーブルにし、前記
ワード線ディスエーブル回路をイネーブルにし、前記ワ
ード線ディスエーブル回路がさらに前記ワード線のうち
の対応する１つのワード線を抑止する、少なくとも１つ
の可変ドメイン冗長制御回路とをさらに含む、上記
（１）に記載のフォールト・トレラント・メモリ装置。 （６）前記冗長ワード線ドライバが複数の冗長ワード線
をそれぞれ制御し、前記ワード線ドライバが複数の前記
ワード線をそれぞれ制御する、上記（５）に記載のフォ
ールト・トレラント・メモリ装置。 （７）前記ワード線ディスエーブル回路が前記少なくと
も１つの冗長制御回路によって制御される、上記（５）
に記載のフォールト・トレラント・メモリ装置。 （８）前記少なくとも１つの冗長制御回路がＡＮＤゲー
トである、上記（５）に記載のフォールト・トレラント
・メモリ装置。 （９）各一次メモリ・アレイが複数のメモリ要素を有す
る一次メモリ・アレイと、可変ドメイン冗長ユニットの
うちの少なくとも１つの可変ドメイン冗長ユニットが各
前記一次メモリ・アレイに結合され、各可変ドメイン冗
長ユニットが複数の冗長要素を有する可変ドメイン冗長
ユニットと、制御手段が各前記一次メモリ・アレイ内の
障害要素が前記冗長ユニットに置き換えられるようにす
る制御手段とを含む、フォールト・トレラント・メモリ
装置。 （１０）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、各前記アレイ内に含まれる前記ドメインのうちの少
なくとも２つのドメインを有するドメインと、各前記ド
メインに結合され、各前記ドメイン内に含まれた障害を
置き換える冗長手段と、前記ドメインのうちの１つのド
メイン内の前記障害のうちの少なくとも１つの障害が、
前記ドメインに結合された前記冗長手段に置き換えられ
るようにする制御手段とを含むメモリ装置。 （１１）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、複数のドメインと、一
次メモリ・アレイのうちの少なくと１つの一次メモリ・
アレイ全体にわたって延びる前記ドメインのうちの少な
くとも１つのドメインを有し、各前記ドメインの少なく
とも一部が他のドメインと共通していて重なり合ったド
メイン領域を形成する、一次メモリ・アレイと、各前記
ドメインに結合され、各前記ドメイン内に含まれる障害
を置き換える冗長手段と、前記ドメインのうちの１つの
ドメイン内の前記障害のうちの少なくとも１つの障害が
前記ドメインに結合された前記冗長手段に置き換えられ
るようにする制御手段とを含み、少なくとも１つの他の
障害が前記重なり合ったドメイン領域内に位置する場
合、前記１つのドメインの前記少なくとも１つの他の障
害が前記ドメインのうちの他のドメインに結合された前
記冗長手段によって置き換えられる、フォールト・トレ
ラント・メモリ装置。 （１２）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、前記ドメインのうちの第１のドメインが前記ドメイ
ンのうちの第２のドメインの一部と重なり合うドメイン
と、各前記ドメインに結合され、各前記ドメイン内に含
まれる障害を置き換える冗長手段と、前記ドメインのう
ちの１つのドメイン内の前記障害のうちの少なくとも１
つの障害が前記ドメインに結合された前記冗長手段に置
き換えられるようにする制御手段とを含み、少なくとも
１つの他の障害が前記第１のドメインと前記第２のドメ
インとに共通する部分内に位置する場合、前記第１のド
メインの前記少なくとも１つの他の障害が前記ドメイン
のうちの前記第２のドメインに結合された前記冗長手段
によって置き換えられる、メモリ装置。 （１３）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、重なり合ったドメイン
領域を形成するように可変サイズ・ドメインのうちの他
の可変サイズ・ドメインと共通する可変サイズ・ドメイ
ンのうちの１つの可変サイズ・ドメインの一部を有する
可変サイズ・ドメインと、各前記ドメインに結合され、
各前記ドメイン内に含まれる障害を置き換える冗長手段
と、前記ドメインのうちの１つのドメイン内の前記障害
のうちの少なくとも１つの障害が前記ドメインに結合さ
れた前記冗長手段で置き換えられるようにする制御手段
とを含み、少なくとも１つの他の障害が前記重なりあっ
たドメイン領域内に位置する場合、前記１つのドメイン
の前記少なくとも１つの他の障害が前記ドメインのうち
の他のドメインに結合された前記冗長手段によって置き
換えられる、メモリ装置。 （１４）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、可変サイズの重なり合
わないドメインと、各前記ドメインに結合され、各前記
ドメイン内に含まれる障害を置き換える冗長手段と、前
記ドメインのうちの１つのドメイン内の前記障害のうち
の少なくとも１つの障害が前記ドメインに結合された前
記冗長手段によって置き換えられるようにする制御手段
とを含むメモリ装置。 （１５）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、各ドメインの少なくとも一部が他のドメインと共通
していて重なり合ったドメイン領域を形成し、前記ドメ
インの少なくとも１つのドメインが前記一次アレイのう
ちの少なくとも２つの一次アレイの一部と重なり合う、
前記一次メモリ・アレイ内に含まれるドメインと、各前
記ドメインに結合され、各前記ドメイン内に含まれる障
害を置き換える冗長手段と、前記ドメインのうちの１つ
のドメイン内の前記障害のうちの少なくとも１つのドメ
インが前記ドメインに結合された前記冗長手段に置き換
えられるようにする制御手段とを含み、少なくとも１つ
の他の障害が前記重なり合うドメイン領域内に位置する
場合に、前記１つのドメインの前記少なくとも１つの他
の障害が前記ドメインのうちの他のドメインに結合され
た前記冗長手段によって置き換えられる、メモリ装置。 （１６）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、複数のドメインと、一
次メモリ・アレイのうちの少なくとも２つのメモリ・ア
レイの一部の全体にわたって延びる前記ドメインのうち
の第１のドメインと、前記一次アレイのうちの１つの一
次アレイ内に完全に含まれる前記ドメインのうちの少な
くとも第２のドメインとを有し、前記第１および第２の
ドメインの少なくとも一部が互いに共通していて重なり
合うドメイン領域を形成している、一次メモリ・アレイ
と、各前記ドメインに結合され、各前記ドメイン内に含
まれる障害を置き換える冗長手段と、前記ドメインのう
ちの１つのドメイン内の前記障害のうちの少なくとも１
つの障害が前記ドメインに結合された前記冗長手段に置
き換えられるようにする制御手段とを含み、少なくとも
１つの他の障害が前記重なり合うドメイン領域内に位置
する場合に、前記１つのドメインの前記少なくとも１つ
の他の障害が前記ドメインのうちの他のドメインに結合
された前記冗長手段によって置き換えられる、メモリ装
置。 （１７）可変ドメイン置換構成を備えるフォールト・ト
レラント・メモリ装置であって、一次メモリ・アレイ
と、ドメインのうちの他のドメイン内に完全に含まれて
重なり合うドメイン領域を形成する前記ドメインのうち
の少なくとも１つのドメインを有する可変サイズ・ドメ
インと、各前記ドメインに結合され、各前記ドメイン内
に含まれる障害を置き換える冗長手段と、前記ドメイン
のうちの１つのドメイン内の前記障害のうちの少なくと
も１つの障害が前記ドメインに結合された前記冗長手段
に置き換えられるようにする制御手段とを含み、前記重
なり合うドメインの少なくとも１つの他の障害が前記ド
メインのうちの他のドメインに結合された前記冗長手段
によって置き換えられる、メモリ装置。 （１８）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、他のドメインと共通して
いて重なり合うドメイン領域を形成する各前記ドメイン
の少なくとも一部を有し、前記ドメインのうちの少なく
とも１つのドメインが前記一次アレイのうちの少なくと
も２つの一次アレイの一部と重なり合うドメインと、各
前記ドメインに結合され、各前記ドメイン内に含まれる
障害を修復する修復手段と、前記ドメインのうちの１つ
のドメイン内の前記障害のうちの少なくとも１つの障害
を前記ドメインに結合された前記修復手段によって修復
する修復手段とを含み、少なくとも１つの他の障害が前
記重なり合うドメイン領域に位置する場合に、前記１つ
のドメインの前記少なくとも１つの他の障害が前記ドメ
インのうちの少なくとも１つに結合された前記修復手段
によって置き換えられるメモリ装置。 （１９）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、少なくとも２つのドメイ
ンが各前記アレイ内に含まれる、複数のドメインと、各
前記ドメインに結合され、各前記ドメイン内に含まれる
障害を修復する修復手段と、前記ドメインのうちの１つ
のドメイン内の前記障害のうちの少なくとも１つの障害
が前記ドメインに結合された前記修復手段によって修復
されるようにする制御手段とを含むメモリ装置。 （２０）可変ドメイン修復構成を備えるメモリ装置であ
って、複数のドメインと、一次メモリ・アレイのうちの
少なくとも１つの一次メモリ・アレイ全体にわたって延
びる前記ドメインのうちの１つのドメインと、他のドメ
インと共通していて重なり合うドメイン領域を形成する
各前記ドメインの少なくとも一部とを有する一次メモリ
・アレイと、各前記ドメインに結合され、各前記ドメイ
ン内に含まれる障害を修復する修復手段と、前記ドメイ
ンのうちの１つのドメイン内の前記障害のうちの少なく
とも１つの障害が前記ドメインに結合された前記修復手
段によって修復されるようにする制御手段とを含み、少
なくとも１つの他の障害が前記重なり合うドメイン領域
内に位置する場合に、前記１つのドメインの前記少なく
とも１つの他の障害が前記ドメインのうちの他のドメイ
ンに結合された前記修復手段によって修復されるメモリ
装置。 （２１）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、ドメインのうちの第１の
ドメインが前記ドメインのうちの第２のドメインの一部
と重なり合う、複数のドメインと、各前記ドメインに結
合され、前記ドメイン内に含まれる障害を修復する修復
手段と、前記ドメインのうちの少なくとも１つのドメイ
ン内の前記障害のうちの少なくとも１つの障害が前記ド
メインに結合された前記修復手段によって修復されるよ
うにする制御手段と、少なくとも１つの他の障害が前記
ドメインのうちの前記第１のドメインと前記第２のドメ
インとに共通する部分内に位置する場合、前記第１のド
メインの前記少なくとも１つの他の障害が前記ドメイン
のうちの前記第２のドメインに結合された前記修復手段
によって修復されるメモリ装置。 （２２）可変ドメイン修復構成を備えるメモリ装置であ
って、可変サイズ・ドメインのうちの他のドメインに共
通していて重なり合うドメイン領域を形成する前記可変
ドメインのうちの１つの可変ドメインの少なくとも一部
を有する可変サイズ・ドメインと、各前記ドメインに結
合され、各前記ドメイン内に含まれる障害を修復する修
復手段と、前記ドメインのうちの１つのドメイン内の前
記障害のうちの少なくとも１つの障害が前記ドメインに
結合された前記修復手段によって修復されるようにする
制御手段とを含み、少なくとも１つの他の障害が前記重
なり合うドメイン領域内に位置する場合に、前記１つの
ドメインの前記少なくとも１つの他の障害が、前記ドメ
インのうちの他のドメインに結合された前記修復手段に
よって修復されるメモリ装置。 （２３）可変ドメイン修復構成を備えるメモリ装置であ
って、可変サイズの重なり合わないドメインと、各前記
ドメインに結合され、各前記ドメイン内に含まれる障害
を修復する修復手段と、前記ドメインのうちの１つのド
メイン内の前記障害のうちの少なくとも１つの障害が前
記ドメインに結合された前記修復手段によって修復され
るようにする制御手段とを含むメモリ装置。 （２４）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、他のドメインと共通して
いて重なり合うドメイン領域を形成する各ドメインの少
なくとも一部を有し、前記ドメインのうちの少なくとも
１つが前記一次アレイのうちの少なくとも２つの一次ア
レイの一部と重なり合う、前記一次メモリ・アレイのう
ちの１つの一次メモリ・アレイ内に含まれるドメイン
と、各前記ドメインに結合され、各前記ドメイン内に含
まれる障害を修復する修復手段と、前記ドメインのうち
の１つのドメイン内の前記障害のうちの少なくとも１つ
の障害が前記ドメインに結合された前記修復手段によっ
て修復されるようにする制御手段とを含み、少なくとも
１つの他の障害が前記重なり合うドメイン領域内に位置
する場合に、前記１つのドメインの前記少なくとも１つ
の他の障害が前記ドメインのうちの他のドメインに結合
された前記修復手段によって修復されるメモリ装置。 （２５）可変ドメイン修復構成を備えるメモリ装置であ
って、複数のドメインと、一次メモリ・アレイのうちの
少なくとも２つのメモリ・アレイの一部の全体にわたっ
て延びる前記ドメインのうちの第１のドメインと、前記
一次アレイのうちの１つの一次アレイ内に完全に含まれ
る前記ドメインのうちの少なくとも第２のドメインとを
有し、前記第１および第２のドメインの少なくとも一部
が互いに共通していて重なり合うドメイン領域を形成し
ている、一次メモリ・アレイと各前記ドメインに結合さ
れ、各前記ドメイン内に含まれる障害を修復する修復手
段と、前記ドメインのうちの１つのドメイン内の前記障
害のうちの少なくとも１つの障害が前記ドメインに結合
された前記冗長手段に修復されるようにする制御手段と
を含み、少なくとも１つの他の障害が前記重なり合うド
メイン領域内に位置する場合に、前記１つのドメインの
前記少なくとも１つの他の障害が前記ドメインのうちの
他のドメインに結合された前記修復手段によって修復さ
れるメモリ装置。 （２６）可変ドメイン修復構成を備えるメモリ装置であ
って、一次メモリ・アレイと、ドメインのうちの他のド
メイン内に完全に含まれて重なり合うドメイン領域を形
成する前記ドメインのうちの少なくとも１つのドメイン
を有する可変サイズ・ドメインと、各前記ドメインに結
合され、各前記ドメイン内に含まれる障害を修復する修
復手段と、前記ドメインのうちの１つのドメイン内の前
記障害のうちの少なくとも１つの障害が前記ドメインに
結合された前記冗長手段に修復されるようにする制御手
段とを含み、前記重なり合うドメインの少なくとも１つ
の他の障害が前記ドメインのうちの他のドメインに結合
された前記修復手段によって修復されるメモリ装置。
【図１】従来技術のＦＤＲＲブロック内置換方式を備え
るメモリの略図であり、メモリの様々なセクション内の
障害行を、それぞれの対応するセクション内の障害行を
置き換えるＲＥによって修復する様子を示す図である。
るメモリの略図であり、メモリの様々なセクション内の
障害行を、それぞれの対応するセクション内の障害行を
置き換えるＲＥによって修復する様子を示す図である。
【図２】メモリの一端に集中させたＲＥのアレイを使用
してメモリ内の任意の場所の障害行を選択的に置き換え
る、従来技術のＦＤＲＲ柔軟冗長置換方式を備えるメモ
リの略図である。
してメモリ内の任意の場所の障害行を選択的に置き換え
る、従来技術のＦＤＲＲ柔軟冗長置換方式を備えるメモ
リの略図である。
【図３】合計障害数ｎおよびドメイン数ｍに対して、ド
メイン内の少なくともｘ個の障害を検出する累積障害確
率ΣＰを示す図である。
メイン内の少なくともｘ個の障害を検出する累積障害確
率ΣＰを示す図である。
【図４】合計障害数ｎおよびドメイン数ｍに対して、ド
メイン内の少なくともｘ個の障害を検出する累積障害確
率ΣＰを示す図である。
メイン内の少なくともｘ個の障害を検出する累積障害確
率ΣＰを示す図である。
【図５】本発明の好ましい実施形態による、ドメインＡ
によって処理されるメモリ・アレイを示す略図である。
によって処理されるメモリ・アレイを示す略図である。
【図６】本発明の好ましい実施形態による、ドメインＢ
によって処理されるメモリ・アレイを示す略図である。
によって処理されるメモリ・アレイを示す略図である。
【図７】本発明の好ましい実施形態による、ドメインＣ
によって処理されるメモリ・アレイを示す略図である。
によって処理されるメモリ・アレイを示す略図である。
【図８】本発明の好ましい実施形態による、図５、図
６、および図７に示す３つのドメインＡ、Ｂ、Ｃを互い
に重ね合わせた略図である。
６、および図７に示す３つのドメインＡ、Ｂ、Ｃを互い
に重ね合わせた略図である。
【図９】ＶＤＲＲ構成を２５６Ｍｂ ＤＲＡＭに適用す
る様子を示す略図である。
る様子を示す略図である。
【図１０】１Ｍｂドメイン内の４個のＲＵのブロック内
置換を使用するＦＤＲＲのシミュレートした信頼性を示
し、その次に、４Ｍｂドメイン内の１６個のＲＵのＦＤ
ＲＲブロック内置換の信頼性と、６４Ｍｂドメイン内の
６４個のＲＵの柔軟置換を使用したＦＤＲＲと、（Ａ）
１Ｍｂドメイン内の１個のＲＵ、（Ｂ）４Ｍｂドメイン
内の４個のＲＵ、および（Ｃ）１６Ｍｂドメイン内の３
２個のＲＵの可変ドメインを使用するＶＤＲＲの信頼性
とを示す図である。
置換を使用するＦＤＲＲのシミュレートした信頼性を示
し、その次に、４Ｍｂドメイン内の１６個のＲＵのＦＤ
ＲＲブロック内置換の信頼性と、６４Ｍｂドメイン内の
６４個のＲＵの柔軟置換を使用したＦＤＲＲと、（Ａ）
１Ｍｂドメイン内の１個のＲＵ、（Ｂ）４Ｍｂドメイン
内の４個のＲＵ、および（Ｃ）１６Ｍｂドメイン内の３
２個のＲＵの可変ドメインを使用するＶＤＲＲの信頼性
とを示す図である。
【図１１】本発明による、ＶＤＲＲ構成に適応する制御
回路を示す図である。
回路を示す図である。
【図１２】図１１に示すＶＤＲＲ構成に適応するタイミ
ング図である。
ング図である。
【図１３】本発明による冗長ユニット制御回路を示す略
ブロック図である。
ブロック図である。
【図１４】図１３のブロック図に適応するタイミング図
である。
である。
【図１５】メモリ内の障害要素を置換する、図１１およ
び図１３に示す回路によって制御される、アドレス・ヒ
ューズ・ラッチ構成ＦＬＡＴとマスタ・ヒューズ・ラッ
チ構成ＭＦＬＡＴを示す図である。
び図１３に示す回路によって制御される、アドレス・ヒ
ューズ・ラッチ構成ＦＬＡＴとマスタ・ヒューズ・ラッ
チ構成ＭＦＬＡＴを示す図である。
【図１６】図１５に示す配置構成に適応するタイミング
図である。
図である。
１０ ＤＲＡＭ １５ 一次アレイ １９ アレイ・ブロック ２２ 冗長ブロック ２４ 冗長制御回路 ２５ キャパシタ ２８ センス増幅器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キリハタ・トシアキ アメリカ合衆国12603 ニューヨーク州ポ ーキープシー ミスティ・リッジ・サーク ル 10 (72)発明者 ゲーブリエル・ダニエル アメリカ合衆国11432 ニューヨーク州ジ ャマイカ・エステーツ エイティース・ロ ード 185−39 (72)発明者 ジャン・マーク・ドルテュ アメリカ合衆国05403 バーモント州サウ スバーリントン ナンバー901 ハーバ ー・ビュー・ロード 33 (72)発明者 カール・ペーター・プフェッフェル ドイツ ディー−85635 ホーエンキルヒ ェン ドロッセル・シュトラーセ 25エイ
Claims (26)
- 【請求項１】可変ドメイン置換構成を備えるフォールト
・トレラント・メモリ装置であって、 一次メモリ・アレイと、 ドメインのうちの少なくとも１つのドメインが前記一次
アレイのうちの少なくとも２つの一次アレイの一部と重
なり合う、重なり合ったドメイン領域を形成するように
他のドメインと共通する部分を有するドメインと、 前記各ドメインに結合され、前記各ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が、前記１つのドメインに結
合された前記冗長手段に置き換えられるようにする制御
手段とを含み、 前記重なり合ったドメイン領域内に少なくとも１つの他
の障害が位置する場合、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記冗長手段によって置き換えられる
メモリ装置。 - 【請求項２】前記メモリ装置が、ＤＲＡＭ、ＳＲＡＭ、
ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡ
Ｍ、およびＣＡＭから成るグループから選択される、請
求項１に記載のフォールト・トレラント・メモリ装置。 - 【請求項３】前記冗長手段が冗長制御回路によって制御
される、請求項１に記載のフォールト・トレラント・メ
モリ装置。 - 【請求項４】前記冗長制御回路が、 比較器に結合されたマスタ・ヒューズを含むマスタ・ヒ
ューズ・ラッチと、 各ヒューズ・ラッチが複数のヒューズと比較器とを有
し、アドレス線によって制御され、冗長ワード線ドライ
バとワード線ディスエーブル回路とをイネーブルにする
信号を発生するゲート手段にそれぞれ結合された複数の
ヒューズ・ラッチとをさらに含む、請求項３に記載のフ
ォールト・トレラント・メモリ装置。 - 【請求項５】前記制御手段が、 ワード線ディスエーブル回路によって制御されるワード
線ドライバに結合された少なくとも１つのワード線と、 前記少なくとも１つのワード線ドライバに結合され、結
合がアドレス線によって行われる、少なくとも１つのワ
ード線デコーダと、 冗長ワード線ドライバに結合された少なくとも１つの冗
長ワード線と、 前記冗長ワード線デコーダのうちの１つの冗長ワード線
デコーダによって制御される少なくとも１つの冗長ワー
ド線ドライバに結合され、前記結合がアドレス線によっ
て行われる少なくとも１つの冗長ワード線デコーダと、 前記冗長ワード線ドライバをイネーブルにし、前記ワー
ド線ディスエーブル回路をイネーブルにし、前記ワード
線ディスエーブル回路がさらに前記ワード線のうちの対
応する１つのワード線を抑止する、少なくとも１つの可
変ドメイン冗長制御回路とをさらに含む、請求項１に記
載のフォールト・トレラント・メモリ装置。 - 【請求項６】前記冗長ワード線ドライバが複数の冗長ワ
ード線をそれぞれ制御し、前記ワード線ドライバが複数
の前記ワード線をそれぞれ制御する、請求項５に記載の
フォールト・トレラント・メモリ装置。 - 【請求項７】前記ワード線ディスエーブル回路が前記少
なくとも１つの冗長制御回路によって制御される、請求
項５に記載のフォールト・トレラント・メモリ装置。 - 【請求項８】前記少なくとも１つの冗長制御回路がＡＮ
Ｄゲートである、請求項５に記載のフォールト・トレラ
ント・メモリ装置。 - 【請求項９】各一次メモリ・アレイが複数のメモリ要素
を有する一次メモリ・アレイと、 可変ドメイン冗長ユニットのうちの少なくとも１つの可
変ドメイン冗長ユニットが各前記一次メモリ・アレイに
結合され、各可変ドメイン冗長ユニットが複数の冗長要
素を有する可変ドメイン冗長ユニットと、 制御手段が各前記一次メモリ・アレイ内の障害要素が前
記冗長ユニットに置き換えられるようにする制御手段と
を含む、フォールト・トレラント・メモリ装置。 - 【請求項１０】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 一次メモリ・アレイと、 各前記アレイ内に含まれる前記ドメインのうちの少なく
とも２つのドメインを有するドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
た障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が、前記ドメインに結合され
た前記冗長手段に置き換えられるようにする制御手段と
を含むメモリ装置。 - 【請求項１１】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 複数のドメインと、 一次メモリ・アレイのうちの少なくと１つの一次メモリ
・アレイ全体にわたって延びる前記ドメインのうちの少
なくとも１つのドメインを有し、各前記ドメインの少な
くとも一部が他のドメインと共通していて重なり合った
ドメイン領域を形成する、一次メモリ・アレイと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段に置き換えられるようにする制御手段とを
含み、 少なくとも１つの他の障害が前記重なり合ったドメイン
領域内に位置する場合、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記冗長手段によって置き換えられ
る、フォールト・トレラント・メモリ装置。 - 【請求項１２】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 一次メモリ・アレイと、 前記ドメインのうちの第１のドメインが前記ドメインの
うちの第２のドメインの一部と重なり合うドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段に置き換えられるようにする制御手段とを
含み、 少なくとも１つの他の障害が前記第１のドメインと前記
第２のドメインとに共通する部分内に位置する場合、前
記第１のドメインの前記少なくとも１つの他の障害が前
記ドメインのうちの前記第２のドメインに結合された前
記冗長手段によって置き換えられる、メモリ装置。 - 【請求項１３】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 重なり合ったドメイン領域を形成するように可変サイズ
・ドメインのうちの他の可変サイズ・ドメインと共通す
る可変サイズ・ドメインのうちの１つの可変サイズ・ド
メインの一部を有する可変サイズ・ドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段で置き換えられるようにする制御手段とを
含み、 少なくとも１つの他の障害が前記重なりあったドメイン
領域内に位置する場合、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記冗長手段によって置き換えられ
る、メモリ装置。 - 【請求項１４】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 可変サイズの重なり合わないドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段によって置き換えられるようにする制御手
段とを含むメモリ装置。 - 【請求項１５】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 一次メモリ・アレイと、 各ドメインの少なくとも一部が他のドメインと共通して
いて重なり合ったドメイン領域を形成し、前記ドメイン
の少なくとも１つのドメインが前記一次アレイのうちの
少なくとも２つの一次アレイの一部と重なり合う、前記
一次メモリ・アレイ内に含まれるドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つのドメインが前記ドメインに結合さ
れた前記冗長手段に置き換えられるようにする制御手段
とを含み、 少なくとも１つの他の障害が前記重なり合うドメイン領
域内に位置する場合に、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記冗長手段によって置き換えられ
る、メモリ装置。 - 【請求項１６】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 複数のドメインと、 一次メモリ・アレイのうちの少なくとも２つのメモリ・
アレイの一部の全体にわたって延びる前記ドメインのう
ちの第１のドメインと、前記一次アレイのうちの１つの
一次アレイ内に完全に含まれる前記ドメインのうちの少
なくとも第２のドメインとを有し、前記第１および第２
のドメインの少なくとも一部が互いに共通していて重な
り合うドメイン領域を形成している、一次メモリ・アレ
イと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段に置き換えられるようにする制御手段とを
含み、 少なくとも１つの他の障害が前記重なり合うドメイン領
域内に位置する場合に、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記冗長手段によって置き換えられ
る、メモリ装置。 - 【請求項１７】可変ドメイン置換構成を備えるフォール
ト・トレラント・メモリ装置であって、 一次メモリ・アレイと、 ドメインのうちの他のドメイン内に完全に含まれて重な
り合うドメイン領域を形成する前記ドメインのうちの少
なくとも１つのドメインを有する可変サイズ・ドメイン
と、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を置き換える冗長手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段に置き換えられるようにする制御手段とを
含み、 前記重なり合うドメインの少なくとも１つの他の障害が
前記ドメインのうちの他のドメインに結合された前記冗
長手段によって置き換えられる、メモリ装置。 - 【請求項１８】可変ドメイン修復構成を備えるメモリ装
置であって、 一次メモリ・アレイと、 他のドメインと共通していて重なり合うドメイン領域を
形成する各前記ドメインの少なくとも一部を有し、前記
ドメインのうちの少なくとも１つのドメインが前記一次
アレイのうちの少なくとも２つの一次アレイの一部と重
なり合うドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害を前記ドメインに結合された
前記修復手段によって修復する修復手段とを含み、 少なくとも１つの他の障害が前記重なり合うドメイン領
域に位置する場合に、前記１つのドメインの前記少なく
とも１つの他の障害が前記ドメインのうちの少なくとも
１つに結合された前記修復手段によって置き換えられる
メモリ装置。 - 【請求項１９】可変ドメイン修復構成を備えるメモリ装
置であって、 一次メモリ・アレイと、 少なくとも２つのドメインが各前記アレイ内に含まれ
る、複数のドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記修復手段によって修復されるようにする制御手段と
を含むメモリ装置。 - 【請求項２０】可変ドメイン修復構成を備えるメモリ装
置であって、 複数のドメインと、 一次メモリ・アレイのうちの少なくとも１つの一次メモ
リ・アレイ全体にわたって延びる前記ドメインのうちの
１つのドメインと、他のドメインと共通していて重なり
合うドメイン領域を形成する各前記ドメインの少なくと
も一部とを有する一次メモリ・アレイと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記修復手段によって修復されるようにする制御手段と
を含み、 少なくとも１つの他の障害が前記重なり合うドメイン領
域内に位置する場合に、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記修復手段によって修復されるメモ
リ装置。 - 【請求項２１】可変ドメイン修復構成を備えるメモリ装
置であって、 一次メモリ・アレイと、 ドメインのうちの第１のドメインが前記ドメインのうち
の第２のドメインの一部と重なり合う、複数のドメイン
と、 各前記ドメインに結合され、前記ドメイン内に含まれる
障害を修復する修復手段と、 前記ドメインのうちの少なくとも１つのドメイン内の前
記障害のうちの少なくとも１つの障害が前記ドメインに
結合された前記修復手段によって修復されるようにする
制御手段と、 少なくとも１つの他の障害が前記ドメインのうちの前記
第１のドメインと前記第２のドメインとに共通する部分
内に位置する場合、前記第１のドメインの前記少なくと
も１つの他の障害が前記ドメインのうちの前記第２のド
メインに結合された前記修復手段によって修復されるメ
モリ装置。 - 【請求項２２】可変ドメイン修復構成を備えるメモリ装
置であって、 可変サイズ・ドメインのうちの他のドメインに共通して
いて重なり合うドメイン領域を形成する前記可変ドメイ
ンのうちの１つの可変ドメインの少なくとも一部を有す
る可変サイズ・ドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記修復手段によって修復されるようにする制御手段と
を含み、 少なくとも１つの他の障害が前記重なり合うドメイン領
域内に位置する場合に、前記１つのドメインの前記少な
くとも１つの他の障害が、前記ドメインのうちの他のド
メインに結合された前記修復手段によって修復されるメ
モリ装置。 - 【請求項２３】可変ドメイン修復構成を備えるメモリ装
置であって、 可変サイズの重なり合わないドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記修復手段によって修復されるようにする制御手段と
を含むメモリ装置。 - 【請求項２４】可変ドメイン修復構成を備えるメモリ装
置であって、 一次メモリ・アレイと、 他のドメインと共通していて重なり合うドメイン領域を
形成する各ドメインの少なくとも一部を有し、前記ドメ
インのうちの少なくとも１つが前記一次アレイのうちの
少なくとも２つの一次アレイの一部と重なり合う、前記
一次メモリ・アレイのうちの１つの一次メモリ・アレイ
内に含まれるドメインと、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記修復手段によって修復されるようにする制御手段と
を含み、 少なくとも１つの他の障害が前記重なり合うドメイン領
域内に位置する場合に、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記修復手段によって修復されるメモ
リ装置。 - 【請求項２５】可変ドメイン修復構成を備えるメモリ装
置であって、 複数のドメインと、 一次メモリ・アレイのうちの少なくとも２つのメモリ・
アレイの一部の全体にわたって延びる前記ドメインのう
ちの第１のドメインと、前記一次アレイのうちの１つの
一次アレイ内に完全に含まれる前記ドメインのうちの少
なくとも第２のドメインとを有し、前記第１および第２
のドメインの少なくとも一部が互いに共通していて重な
り合うドメイン領域を形成している、一次メモリ・アレ
イと各前記ドメインに結合され、各前記ドメイン内に含
まれる障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段に修復されるようにする制御手段とを含
み、 少なくとも１つの他の障害が前記重なり合うドメイン領
域内に位置する場合に、前記１つのドメインの前記少な
くとも１つの他の障害が前記ドメインのうちの他のドメ
インに結合された前記修復手段によって修復されるメモ
リ装置。 - 【請求項２６】可変ドメイン修復構成を備えるメモリ装
置であって、 一次メモリ・アレイと、 ドメインのうちの他のドメイン内に完全に含まれて重な
り合うドメイン領域を形成する前記ドメインのうちの少
なくとも１つのドメインを有する可変サイズ・ドメイン
と、 各前記ドメインに結合され、各前記ドメイン内に含まれ
る障害を修復する修復手段と、 前記ドメインのうちの１つのドメイン内の前記障害のう
ちの少なくとも１つの障害が前記ドメインに結合された
前記冗長手段に修復されるようにする制御手段とを含
み、 前記重なり合うドメインの少なくとも１つの他の障害が
前記ドメインのうちの他のドメインに結合された前記修
復手段によって修復されるメモリ装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| US6773083B2 (en) | 2001-08-29 | 2004-08-10 | Lexmark International, Inc. | Method and apparatus for non-volatile memory usage in an ink jet printer |
| US6879530B2 (en) * | 2002-07-18 | 2005-04-12 | Micron Technology, Inc. | Apparatus for dynamically repairing a semiconductor memory |
| US7379974B2 (en) * | 2003-07-14 | 2008-05-27 | International Business Machines Corporation | Multipath data retrieval from redundant array |
| US20050086424A1 (en) * | 2003-10-21 | 2005-04-21 | Infineon Technologies North America Corp. | Well-matched echo clock in memory system |
| US7272813B2 (en) * | 2004-09-15 | 2007-09-18 | Omnivision Technologies, Inc. | Transparent re-mapping of parallel computational units |
| KR100761849B1 (ko) | 2006-06-28 | 2007-09-28 | 삼성전자주식회사 | 생산비용을 줄일 수 있는 반도체 메모리 장치 |
| US7768847B2 (en) * | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
| US8879295B1 (en) | 2013-08-05 | 2014-11-04 | International Business Machines Corporation | Electronic circuit for remapping faulty memory arrays of variable size |
| US9343185B2 (en) | 2013-09-26 | 2016-05-17 | International Business Machines Corporation | Electronic circuit for fitting a virtual address range to a physical memory containing faulty address |
| JP6360610B1 (ja) * | 2017-11-22 | 2018-07-18 | 力晶科技股▲ふん▼有限公司 | Ｓｒａｍ装置のための冗長回路、ｓｒａｍ装置、及び半導体装置 |
| EP3992972A4 (en) | 2020-09-01 | 2023-07-05 | Changxin Memory Technologies, Inc. | METHOD AND APPARATUS FOR DETERMINING A FAILED BIT REPAIR PATTERN, AND CHIP |
| CN114121129B (zh) * | 2020-09-01 | 2023-09-12 | 长鑫存储技术有限公司 | 失效位元修补方案的确定方法、装置及芯片 |
Family Cites Families (14)
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|---|---|---|---|---|
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| JPH0831279B2 (ja) * | 1990-12-20 | 1996-03-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 冗長システム |
| US5295101A (en) * | 1992-01-31 | 1994-03-15 | Texas Instruments Incorporated | Array block level redundancy with steering logic |
| JP3040625B2 (ja) * | 1992-02-07 | 2000-05-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| EP0636258B1 (de) * | 1992-04-16 | 1996-03-27 | Siemens Aktiengesellschaft | Integrierter halbleiterspeicher mit redundanzeinrichtung |
| US5491664A (en) * | 1993-09-27 | 1996-02-13 | Cypress Semiconductor Corporation | Flexibilitiy for column redundancy in a divided array architecture |
| KR960008825B1 (en) * | 1993-11-18 | 1996-07-05 | Samsung Electronics Co Ltd | Row redundancy circuit and method of semiconductor memory device with double row decoder |
| JP3351595B2 (ja) * | 1993-12-22 | 2002-11-25 | 株式会社日立製作所 | 半導体メモリ装置 |
| US5691945A (en) * | 1995-05-31 | 1997-11-25 | Macronix International Co., Ltd. | Technique for reconfiguring a high density memory |
| US5724295A (en) * | 1995-06-07 | 1998-03-03 | International Business Machines Corporation | Partitioned dynamic memory allowing substitution of a redundant circuit in any partition and using partial address disablement and disablement override |
| JP3557019B2 (ja) * | 1995-11-17 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
| US5831914A (en) * | 1997-03-31 | 1998-11-03 | International Business Machines Corporation | Variable size redundancy replacement architecture to make a memory fault-tolerant |
| US5831913A (en) * | 1997-03-31 | 1998-11-03 | International Business Machines Corporation | Method of making a memory fault-tolerant using a variable size redundancy replacement configuration |
-
1997
- 1997-07-16 US US08/895,061 patent/US5978931A/en not_active Expired - Lifetime
-
1998
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- 1998-07-13 SG SG9801770A patent/SG79234A1/en unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004093089A1 (ja) * | 2003-04-15 | 2004-10-28 | International Business Machines Corporation | ダイナミック型半導体記憶装置 |
| JP4716869B2 (ja) * | 2003-04-15 | 2011-07-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ダイナミック型半導体記憶装置 |
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