JP3836315B2 - 半導体メモリ集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不良セル救済のための冗長回路方式を採用した半導体メモリ集積回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体メモリでは一般に、不良セル救済のために冗長回路方式が採用されている。冗長回路方式では、ノーマルセルアレイに対して冗長セルアレイを用意し、テストの結果ノーマルセルアレイに不良があった場合にこれを冗長セルアレイで置換する。不良セルの置換制御のためには、不良アドレスを記憶し、外部から供給されるアドレスと不良アドレスの一致検出を行って、置換制御信号を出力するような不良アドレス記憶回路が設けられる。不良アドレス記憶回路には通常、ヒューズ回路が用いられ、テストの結果に基づいてヒューズ回路のプログラミングが行われる。
【０００３】
図１３は、その様な冗長回路方式のＤＲＡＭの基本構成を示している。ＤＲＡＭのコア部は、メモリセルアレイ１と、そのワード線ＷＬの選択を行うロウデコーダ２と、ビット線ＢＬの選択を行うカラムデコーダ３により構成される。メモリセルアレイ１は、大容量の場合、図では省略しているが、多くのバンク（或いはサブセルアレイ）に分けられ、各バンク毎に不良セルの置換を行うための冗長セルアレイが設けられる。
【０００４】
不良アドレスを記憶するヒューズ回路４は、複数のヒューズセットＦＳの配列により構成される。図では、不良ワード線の置換制御を行うロウリダンダンシの場合を示しているが、ヒューズ回路４の各ヒューズセットＦＳには、各バンク内の不良ロウアドレスと、その不良ロウをどの冗長セルアレイで置換するかを決定するための情報をプログラミングするヒューズが用意される。ヒューズセットＦＳは、ノーマルセルアレイの活性、非活性を制御する信号ＳＷＬＯＮと、冗長ロウデコーダの活性、非活性を制御する信号ＳＲＤａｃｔを出力する。これらの信号は、それぞれドライバ５，６を介して、ロウデコーダ（冗長ロウデコーダを含む）２に転送される。
【０００５】
【発明が解決しようとする課題】
この様な冗長回路方式のＤＲＡＭにおいて、メモリセルアレイ１の容量が大きいとき、それに応じてヒューズ回路４は大きな面積を占める。具体的に、メモリセルアレイ１の容量が、１バンクにつき１０２４本のワード線と１６本のスペアワード線、２０４８対のビット線で、１６バンク用意されるとすると、ヒューズ回路４としては、例えば５４個のヒューズセットＦＳ＜０＞〜ＦＳ＜５３＞が配列される。
【０００６】
この様な多数のヒューズセットＦＳがメモリセルアレイ１のワード線方向に一列に配置されると、各ヒューズセットＦＳからの信号ＳＷＬＯＮ，ＳＲＤａｃｔは、位置に応じて大きく異なる距離を転送されることになる。各ヒューズセットにはアドレスの一致検出のためにアドレス信号も入るので、アドレス線も長い距離を走ることになる。この結果、配線遅延の影響が大きくなり、具体的にはワード線の選択立ち上げに直接影響し、アクセス時間が増大してしまう。
【０００７】
この発明は、上記事情を考慮してなされたもので、不良アドレス記憶回路のレイアウトを改善して配線遅延によるアクセス時間増大を抑制した半導体メモリ集積回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体メモリ集積回路は、ノーマルセルアレイ及びこのノーマルセルアレイの不良セルを置換するための冗長セルアレイを有するメモリセルアレイと、前記ノーマルセルアレイの不良アドレスを記憶し外部から供給されるアドレスと不良アドレスの一致検出を行って前記ノーマルセルアレイの不良セルを前記冗長セルアレイで置換するための複数の記憶回路セットにより構成される不良アドレス記憶回路とを備え、前記不良アドレス記憶回路を構成する複数の記憶回路セットは、複数段の記憶回路列に分割され、各記憶回路列内の記憶回路セットが第１の方向に、前記複数段の記憶回路列が前記第１の方向と直交する第２の方向に並べられていることを特徴とする。
【０００９】
この発明によると、複数の記憶回路セットからなる不良アドレス記憶回路を複数段の記憶回路列に分割して、これらの記憶回路列を記憶回路セットの配列方向と直交する方向に配列することにより、従来のように複数の記憶回路セットを一列に並べる場合に比べて、各記憶回路セットからメモリセルアレイ領域まで配設される制御信号線の配線遅延を小さいものとすることができる。これにより、冗長回路方式を採用した半導体メモリのアクセス時間の増大を抑制することができる。
【００１０】
メモリセルアレイは例えば、少なくとも二つのセルアレイ領域に分けられ、各セルアレイ領域がノーマルセルアレイとこのノーマルセルアレイの不良セルを置換するための冗長セルアレイとを有するものとする。このとき不良アドレス記憶回路を構成する複数段の記憶回路列は、例えばそれぞれ各セルアレイ領域に対応して、各セルアレイ領域内の不良セル置換を行うものとして配置される。
またこの場合、複数段の記憶回路列の一部の記憶回路セットが、複数のセルアレイ領域の不良セル置換に対応可能とすることもできる。
【００１１】
各記憶回路セットは、具体的には、不良アドレスを記憶するための第１のヒューズ回路と、記憶回路セットの使用の可否を指定するための第２のヒューズ回路と、冗長セルアレイの一つを選択するための第３のヒューズ回路と、第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、この比較器の出力と第２のヒューズ回路の出力の積をとって置換制御信号を出力するための論理ゲートと、この論理ゲートの出力により活性化されて第３のヒューズ回路のデータをデコードしてスペア選択信号を出力するためのデコーダとを備えて構成される。
【００１２】
また、複数のセルアレイ領域に対応可能に設定される一部の記憶回路セットは例えば、不良アドレスを記憶するための第１のヒューズ回路と、複数のセルアレイ領域を指定するための第２のヒューズ回路と、冗長セルアレイの一つを選択するための第３のヒューズ回路と、第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、この比較器の出力と第２のヒューズ回路の各一つずつの出力との積をとって複数のセルアレイ領域に対する各置換制御信号を出力するための複数の論理ゲートと、これらの論理ゲートの出力によりそれぞれ活性化されて第３のヒューズ回路のデータをデコードして対応するセルアレイ領域に対する各スペア選択信号を出力するための複数のデコーダとを備えて構成される。
【００１３】
或いは、複数のセルアレイ領域に対応可能に設定される一部の記憶回路セットは、不良アドレスを記憶するための第１のヒューズ回路と、記憶回路セットの使用の可否を指定するための第２のヒューズ回路と、冗長セルアレイの一つを選択するための第３のヒューズ回路と、第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、この比較器の出力と第２のヒューズ回路の出力の積をとって置換制御信号を出力するための論理ゲートと、この論理ゲートの出力により活性化されて第３のヒューズ回路のデータをデコードしてスペア選択信号を出力するためのデコーダとを有し、且つ、論理ゲート及びデコーダの出力信号配線が、複数のセルアレイ領域のいずれかに対する置換制御信号線及びスペア選択信号線として、マスクオプションにより配設されるように構成することもできる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明をＤＲＡＭを含む半導体集積回路に適用した実施の形態の要部構成を示している。メモリセルアレイ１０は、この実施の形態の場合、上部セルアレイ１０ａと下部セルアレイ１０ｂに分けられ、それぞれが８個のバンクＢＡＮＫ＜０＞〜＜７＞により構成されている。上部セルアレイ１０ａと下部セルアレイ１０ｂとで同じ番号が割り当てられたバンクは、同時に活性化され、プリチャージされる。あるバンクの組が活性化され、その後プリチャージされるとき、そのプリチャージが始まる前に別のバンクの組が活性化されることもあり得る。
【００１５】
図２は、図１の上部セルアレイ１０ａの一つのバンクＢＡＮＫ＜ｉ＞に着目して、具体的な構成を示している。バンクＢＡＮＫ＜ｉ＞は、通常のワード線ＷＬにより構成される範囲のノーマルセルアレイ１１と、不良ワード線を置換するためのスペアワード線ＳＷＬにより構成される冗長セルアレイ１２とから構成される。具体的に一つのバンクＢＡＮＫ＜ｉ＞は、図３に示すように、１０２４本のワード線ＷＬと、１６本のスペアワード線ＳＷＬを含み、これらと交差して配設された２０４８対のビット線ＢＬ，ｂＢＬを含む。ビット線センスアンプは、ビット線ＢＬ，ｂＢＬの両側に交互に配置されて、センスアンプ列１３，１４を構成する。
【００１６】
メモリセルアレイ１０の一辺に沿って、ワード線を選択するロウデコーダ列２０が配置され、他の一辺に沿ってビット線を選択するカラムデコーダ３０が配置されている。ロウデコーダ列２０は、図２に示すように、一つのバンクＢＡＮＫ＜ｉ＞について、２５６個のロウデコーダＲＤ＜０＞〜＜２５５＞と、４個のスペアロウデコーダＳＲＤ＜０＞〜＜３＞により構成される。各ロウデコーダＲＤは、４本のワード線ＷＬを受け持ち、各スペアロウデコーダＳＲＤも４本のスペアワード線ＳＷＬを受け持つことになる。
【００１７】
図１に示すように、不良ロウアドレスの置換制御を行う不良アドレス記憶回路であるヒューズ回路４０は、２段のヒューズ回路列４０ａ，４０ｂにより構成されている。上部のヒューズ回路列４０ａは、上部セルアレイ１０ａの不良ロウアドレスを記憶して、外部から供給されるロウアドレスＲＡ及びバンクアドレスＢＡが入り、これと不良アドレスとの一致検出を行う２７個のヒューズセットＦＳ＜０＞Ｔ〜ＦＳ＜２６＞Ｔにより構成されている。下部のヒューズ回路列４０ｂは、下部セルアレイ１０ｂの不良ロウアドレスを記憶して、外部から供給されるアドレスと不良アドレスとの一致検出を行う２７個のヒューズセットＦＳ＜０＞Ｂ〜ＦＳ＜２６＞Ｂにより構成されている。
【００１８】
即ち、通常一列に配置されているヒューズセットが、この実施の形態の場合は、２分割されて、メモリセルアレイ１０のワード線方向に並ぶ２７個ずつのヒューズセットＦＳからなるヒューズ回路列４０ａ，４０ｂがビット線方向に２段に重ねられた状態にレイアウトされている。
【００１９】
ヒューズ回路列４０ａ，４０ｂの各ヒューズセットは、上述したアドレス一致検出による置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢと、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂを出力する。置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは、不良アドレスでロウデコーダＲＤを非活性にし、代わりにスペアロウデコーダＳＲＤを活性にする信号である。従ってこれらの置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは、中継ドライバ６０ａ，６０ｂによりそれぞれ、相補信号（ＮＷＬＯＮＴ，ＳＷＬＯＮＴ），（ＮＷＬＯＮＢ，ＳＷＬＯＮＢ）に変換されて、上部セルアレイ１０ａ，下部セルアレイ１０ｂのロウデコーダＲＤ，スペアロウデコーダＳＲＤに活性化信号として供給される。
【００２０】
具体的に、上部セルアレイ１０ａについて説明すれば、アドレス一致がない場合には、置換制御信号ｂＳＷＬＯＮＴは“Ｈ”である。アドレス一致が検出されると、置換制御信号ｂＳＷＬＯＮＴは“Ｌ”となり、中継ドライバ６０ａにより、ノーマルセレアレイ１１を非活性にする信号ＮＷＬＯＮＴ＝“Ｌ”と、冗長セルアレイ１２を活性にする信号ＳＷＬＯＮＴ＝“Ｈ”が得られる。下部セルアレイ１０ｂについても同様である。
【００２１】
スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂは、上部セルアレイ１０ａについて図２に具体的に示したように、４個のスペアロウデコーダＳＲＤ＜０：３＞に対応して、アドレス一致が検出されたときに一つのスペアロウデコーダを選択する信号として出力される。このスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂは、それぞれ同相再駆動する中継ドライバ５０ａ，５０ｂを介して、上部セルアレイ１０ａ，下部セルアレイ１０ｂの各バンク内の４個のスペアロウデコーダＳＲＤ＜０：３＞のいずれかを活性化する信号となる。
【００２２】
ヒューズ回路４０の各ヒューズセットは同じように構成される。代表的に、ヒューズ回路列４０ａのヒューズセットＦＳ＜ｊ＞Ｔについて、その構成を示すと、図４のようになる。ヒューズはｆ０−ｆ１３の１４本である。このうち、ヒューズｆ０−ｆ１０の部分は、上部セルアレイ１０ａの不良アドレスを記憶するためのヒューズ回路を構成している。ヒューズｆ１１はこのヒューズセットを使用するか否かを指定するためのヒューズ回路である。残りのヒューズｆ１２とｆ１３は、バンク内の４つのスペアロウデコーダＳＲＤのいずれで置換するかを決定するためのヒューズ回路を構成している。
【００２３】
不良アドレス指定用のヒューズｆ０−ｆ１０のうち、ｆ０−ｆ７は、バンク内の２５６個のロウデコーダのどれを非活性にするかを指定するものであり、残りの３本が８個のバンクＢＡＮＫ＜０＞−＜７＞の一つを選択するアドレス情報を記憶する。
【００２４】
ヒューズはいずれも、プリチャージ用ＰＭＯＳトランジスタＱＰと選択用ＮＭＯＳトランジスタＱＮと共に、電源ＶＣＣと接地ＶＳＳ間に直列接続されている。ヒューズデータは、ＰＭＯＳトランジスタＱＰをオン、ＮＭＯＳトランジスタＱＮをオフとして、プリチャージを行い、ＰＭＯＳトランジスタＱＰをオフ、ＮＭＯＳトランジスタＱＮをオンとして読み出しが行われる。ヒューズが切断されていれば、”Ｈ”が出力され、切断されていなければ”Ｌ”が出力される。
【００２５】
不良アドレス指定用のヒューズｆ０−ｆ１０の出力は、比較器４０１により、ロウアドレスＲＡ＜０＞−ＲＡ＜７＞及びバンクアドレスＢＡ＜０＞−ＢＡ＜２＞との一致検出が行われる。一致が検出されたとき、比較器４０１の出力は、”Ｈ”になるが、ＡＮＤゲート４０２によって、全１１個の比較器４０１の出力とイネーブルヒューズｆ１１の出力の積がある制御パルス期間とられる。従って、入力アドレスとヒューズデータの一致が検出されかつ、このヒューズセットがイネーブルであるときにのみ、ＡＮＤゲート４０２に”Ｈ”の出力が得られる。
【００２６】
他の２６個のヒューズセットからも同様の出力が出され、計２７個の出力信号（すべて”Ｌ”か又は一つだけ”Ｈ”となる）がＮＯＲゲート４０４に入り、置換すべき不良アドレスにおいて、置換制御信号ｂＳＷＯＮＴが得られる。即ち、上部セルアレイ１０ａをアクセスしたとき、置換の必要がある場合に、置換制御信号ｂＳＷＬＯＮＴ＝”Ｌ”が出力される。
【００２７】
ＡＮＤゲート４０２の出力は、デコーダ４０３に活性化信号として入る。デコーダ４０３は、ヒューズｆ１２，ｆ１３のデータをデコードして、４つの出力の一つを”Ｈ”にする。これが、４つのスペアデコーダＳＲＤの一つを選択する信号である。このデコーダ４０３の４出力も他の２６個のヒューズセットにあり、これらの論理和がＯＲゲート４０５によりとられて、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔが発生される。
【００２８】
従って、不良ロウ置換の必要があり、置換制御信号ｂＳＷＬＯＮＴが”Ｌ”になる場合に、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔのいずれか一つが”Ｈ”になり、スペアロウデコーダＳＲＤの選択がなされることになる。
【００２９】
この実施の形態においては、図１に示したように、ヒューズ回路４０を従来のようにワード線方向一列ではなく、ワード線ＷＬと直交する方向に重ねた２段のヒューズ回路列４０ａ，４０ｂとして配置し、それぞれが上部セルアレイ１０ａ，下部セルアレイ１０ｂを担当するようにしている。このような配置を採用することにより、ヒューズ回路４０からロウデコーダ列２０までに配設されるアドレス線、置換制御信号線及びスペア選択信号線の配線長の差が小さくなり、配線遅延によるアクセス時間の増大を抑制することが可能になる。
【００３０】
［実施の形態２］
図５は、別の実施の形態によるＤＲＡＭ部の構成を図１に対応させて示している。近年の半導体メモリの開発においては、同一世代の技術を用いた派生品展開が頻繁に行われる。ある容量のＤＲＡＭを開発すると同時に、その半分の容量のＤＲＡＭを開発するということも行われる。図５の例は、図１のＤＲＡＭの上部セルアレイ１０ａ、下部セルアレイ１０ｂの一方のみ、即ち８個のバンクＢＡＮＫ＜０＞〜＜７＞でメモリセルアレイ１０を構成した例である。
【００３１】
この場合、ヒューズ回路４０も本来半分の容量になっていいはずであるが、ここではヒューズ回路４０は、図１と同じ構成のままとしている。これは、派生品展開の際の設計効率をよくするために、できるだけ手直しを少なくするという配慮に基づく。図１と同様に、ヒューズ回路４０は、上下のヒューズ回路列４０ａ，４０ｂの２段構成として、配線遅延の影響を低減している。上下のヒューズ回路列４０ａ，４０ｂ共に、メモリセルアレイ１０の不良置換を担当することができる。
【００３２】
上部のヒューズ回路列４０ａのヒューズセットＦＳ＜０＞〜ＦＳ＜２６＞からは、置換制御信号ｂＳＷＬＯＮＴとスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔが出力され、下部のヒューズ回路列４０ｂのヒューズセットＦＳ＜２７＞〜ＦＳ＜５３＞からは、置換制御信号ｂＳＷＬＯＮＢとスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂが出力される。各ヒューズセットの構成は、図４に示したものと同じである。
【００３３】
置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは、ＡＮＤゲート８０に入り、積がとられて、中継ドライバ６０に入る。この中継ドライバ６０により、ノーマル置換制御信号ＮＷＬＯＮとスペア置換制御信号ＳＷＬＯＮが発生される。また、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞ＢはＯＲゲート７０を介し、中継ドライバ５０を介して、メモリセルアレイ１０の各バンクの４つのスペアロウデコーダＳＲＤ＜０：３＞に入る。
【００３４】
先の実施の形態と同様に、ヒューズ回路４０は不良アドレスを記憶し、外部から供給されるアドレスと不良アドレスの一致検出を行う。５４個のヒューズセットのいずれかで一致検出がなされると、置換制御信号ｂＳＷＬＯＮＴ又はｂＳＷＬＯＮＢが”Ｌ”になり、また、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂのいずれか一つが”Ｈ”となる。従って、不良アドレスがアクセスされた時に、ノーマル置換制御信号ＮＷＬＯＮが”Ｌ”、スペア置換制御信号ＳＷＬＯＮが”Ｈ”となってロウデコーダが非活性になり、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂにより一つのスペアロウデコーダが活性になる。
【００３５】
不良アドレスがアクセスされた場合以外は、置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは”Ｈ”であり、ノーマル置換制御信号ＮＷＬＯＮが”Ｈ”、スペア置換制御信号ＳＷＬＯＮが”Ｌ”であって、選択したアドレスのロウデコーダがそのまま活性化される。
【００３６】
この実施の形態によると、先の実施の形態と同様に、配線遅延の影響を低減できるという効果が得られるのみならず、先の実施の形態の派生品として簡単な設計で容量の小さいＤＲＡＭを得ることができる。また、先の実施の形態に比べてメモリセルアレイの容量が半分であるが、ヒューズ回路の容量が変わらないため、先の実施の形態に比べて高い救済効率が得られる。
【００３７】
［実施の形態３］
図６は、別の実施の形態によるＤＲＡＭの構成を、図１に対応させて示している。図１と基本構成は同じであり、ヒューズ回路４０もそれぞれ２７個のヒューズセットからなる２段のヒューズ回路列列４０ａ，４０ｂにより構成されている。但し、ヒューズ回路列４０ａ，４０ｂのうち、それぞれ二つずつ、計４個のヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢが、他のヒューズセットと異なり、上部セルアレイ１０ａと下部セルアレイ１０ｂの両方に対応可能とされている。
【００３８】
即ち、ヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢが他のヒューズセットと異なる点は、第１に、ヒューズ回路列４０ａの二つのヒューズセットＦＳ＜０＞ＴＢ，ＦＳ＜１＞ＴＢは、中継ドライバ６０ａに入る上部セルアレイ１０ａのための置換制御信号ｂＳＷＬＯＮＴを出力する端子の他、中継ドライバ６０ｂに入る下部セルアレイ１０ｂのための置換制御信号ｂＳＷＬＯＮＢを出力する端子を有する。同様に、ヒューズ回路列４０ｂの二つのヒューズセットＦＳ＜２＞ＴＢ，ＦＳ＜３＞ＴＢは、中継ドライバ６０ｂに入る下部セルアレイ１０ｂのための置換制御信号ｂＳＷＬＯＮＢを出力する端子の他、中継ドライバ６０ａに入る上部セルアレイ１０ａのための置換制御信号ｂＳＷＬＯＮＴを出力する端子を有する。
【００３９】
第２に、ヒューズ回路列４０ａの二つのヒューズセットＦＳ＜０＞ＴＢ，ＦＳ＜１＞ＴＢは、中継ドライバ５０ａに入る上部セルアレイ１０ａのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔを出力する端子の他、中継ドライバ５０ｂに入る下部セルアレイ１０ｂのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔを出力する端子を有する。同様に、ヒューズ回路列４０ｂの二つのヒューズセットＦＳ＜２＞ＴＢ，ＦＳ＜３＞ＴＢは、中継ドライバ５０ｂに入る下部セルアレイ１０ｂのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂを出力する端子の他、中継ドライバ５０ａに入る上部セルアレイ１０ａのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔを出力する端子を有する。
残りの２５個ずつのヒューズセットは、図４と同様である。
【００４０】
近年、微細化に伴うプロセス上の困難から、メモリセルアレイの上端に欠陥が多いとか、マスクが完璧に作成できない、等の理由により、欠陥の偏在が予想以上の場合が生じる。この場合、平均的な欠陥の発生確率に基づいてメモリセルアレイの上半分と下半分に対応するヒューズセットを十分に設けても、ヒューズセットが不足する事態が生じうる。この実施の形態は、いずれの救済領域にも対応できるヒューズセットを混在させることにより、この様な事態に対処可能としている。
【００４１】
ロウアドレスＲＡやバンクアドレスＢＡがメモリセルアレイ１０の上部セルアレイ１０ａと下部セルアレイ１０ｂに共通の場合に、これらで上部セルアレイ１０ａと下部セルアレイ１０ｂの識別はできない。従って、ヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢにおいては、上部セルアレイ１０ａと下部セルアレイ１０ｂを識別する情報をヒューズデータとして記憶する。
【００４２】
そして、上部セルアレイ１０ａ用としてセットされた場合には、入力アドレスと不良アドレスが一致したときに置換制御信号ｂＳＷＬＯＮＴを”Ｌ”、ｂＳＷＬＯＮＢを”Ｈ”のままとし、上部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔの一つを”Ｈ”とする。このとき、下部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂは”Ｌ”のままである。また下部セルアレイ１０ｂ用としてセットされた場合には、入力アドレスと不良アドレスが一致したときに置換制御信号ｂＳＷＬＯＮＢを”Ｌ”、ｂＳＷＬＯＮＴを”Ｈ”のままとし、下部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂの一つを”Ｈ”とする。このとき、上部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔは”Ｌ”のままである。
【００４３】
図７は具体的に、図６におけるヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢの一つの構成を、先の実施の形態の図４に対応させて示している。ヒューズｆ０〜ｆ１４は、図４に比べて一つ多い。これらのうち、ヒューズｆ０〜ｆ１０は、図４の場合と同様、不良アドレス指定用である。ヒューズｆ１１は、このヒューズセットを上部セルアレイ１０ａ用として指定するためのもの、ヒューズｆ１２は、下部セルアレイ１０ｂ用として指定するためのものである。ヒューズｆ１３，ｆ１４は、４つのスペアロウデコーダの一つを選択する情報を記憶するものである。
【００４４】
そして、不良アドレス一致検出により置換制御信号を出力するためのＡＮＤゲートとしては、比較器４０１の出力とヒューズｆ１１のデータの積をとるＡＮＤゲート４０２−１と、比較器４０１の出力とヒューズｆ１２のデータの積をとるＡＮＤゲート４０２−２とが用意されている。これらのＡＮＤゲート４０２−１，４０２−２の出力は、それぞれ他のヒューズセットの対応する出力と共に、ＮＯＲゲート４０４−１，４０４−２に入り、上部セルアレイ１０ａ，下部セルアレイ１０ｂ用の置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢを出力するようになっている。
【００４５】
そして、ＡＮＤゲート４０２−１の出力により活性化されて、ヒューズｆ１３，ｆ１４のデータをデコードするデコーダ４０３−１と、ＡＮＤゲート４０２−２の出力により活性化されて、ヒューズｆ１３，ｆ１４のデータをデコードするデコーダ４０３−２とが設けられている。これらのデコーダ４０３−１，４０３−２の出力は、それぞれ他のヒューズセットの対応するデコーダ出力と共に、ＯＲゲート４０５−１，４０５−２に入り、上部セルアレイ１０ａ用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，下部セルアレイ１０ｂ用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂを出力するようになっている。
【００４６】
従ってヒューズｆ１１を切断して、このヒューズセットが上部セルアレイ１０ａ用としてセットされた場合には、不良アドレスがアクセスされたとき、置換制御信号ｂＳＷＬＯＮＴが”Ｌ”で、上部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔの一つが”Ｈ”となる。これにより不良ロウの置換制御がなされる。ヒューズｆ１２を切断して下部セルアレイ１０ｂ用としてセットされた場合には、不良アドレスがアクセスされたとき、置換制御信号ｂＳＷＬＯＮＢが”Ｌ”となり、下部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂの一つが”Ｈ”となって、不良ロウの置換制御がなされる。
【００４７】
この実施の形態によると、実施の形態１と同様の効果が得られる他、ヒューズ回路の不良救済範囲が広くなる結果、メモリセルアレイの欠陥の偏在が大きい場合にも救済が可能になり、救済効率の向上が図られる。
【００４８】
[実施の形態４]
図８は、図７のヒューズセットと同様の機能を、一つヒューズを減らして実現する実施の形態である。即ち、図７においては、ヒューズｆ１１，ｆ１２をそれぞれ、上部セルアレイ１０ａ，下部セルアレイ１０ｂに対応させている。これに対して、図８の構成では、一つのヒューズｆ１１を上部セルアレイ１０ａと下部セルアレイ１０ｂとに対応可能とする。
【００４９】
そのために、一つのＡＮＤゲート４０２のＮＯＲゲート４０４−１，４０４−２への接続配線を、実線で示す配線と破線で示す配線とでマスクオプションにより切り換え可能としている。同様に、ＡＮＤゲート４０２の出力により活性化される一つのデコーダ４０３の出力のＯＲゲート４０５−１，４０５−２への接続配線を、実線で示す配線と破線で示す配線とでマスクオプションにより切り換え可能としている。
ヒューズｆ１２とｆ１３とが、４つのスペアロウデコーダの一つを選択する情報を記憶するもので、その出力がデコーダ４０３に入る。
【００５０】
この様に、一つのヒューズセットの異なる救済領域への割り当てを、ヒューズによらず、マスクオプションにより一部の配線接続を変更することで、変更することができる。即ち、ヒューズ、ＡＮＤゲート及びデコーダと一つずつ減らして、図７のヒューズセットと同様の機能を実現することができる。
【００５１】
［実施の形態５］
図９は、別の実施の形態による構成を、図１に対応させて示している。図１の実施の形態では、ヒューズ回路４０は、２段のヒューズ回路列４０ａ，４０ｂが、メモリセルアレイ１０のビット線方向に重ねられ、各段のヒューズセットはワード線方向に配列されている。これに対して、図９では、ヒューズ回路４０の配置を、図１の場合に対して９０°回転させた状態にしている。即ち、ヒューズ回路４０の２段のヒューズ回路列４０ａ，４０ｂは、メモリセルアレイ１０のワード線方向に重ねられ、各段のヒューズセットはビット線方向に配列されている。その他の構成は、図１と同様である。
【００５２】
実際のヒューズ回路のレイアウトは、メモリセルアレイ１０とそのデコード回路部を含むコア回路に対して、周辺回路として、集積回路チップ上で最適決定される。従って、図１とはヒューズ回路列の方向が直交する図９のレイアウトもあり得る。この場合も、ヒューズ回路列を一列ではなく、２段構成とすることにより、ヒューズ回路４０からロウデコーダＲＤまでの配線の遅延を小さくすることができ、先の実施の形態と同様の効果が得られる。
図９に示すヒューズ回路４０のレイアウトは、図６の実施の形態で説明した構成のヒューズ回路４０に対しても同様に適用可能である。
【００５３】
［実施の形態６］
図１０は、更に別の実施の形態による構成を、図１及び図９に対応させて示している。この実施の形態の場合、メモリセルアレイ１０のロウデコーダ列２０とは反対側にヒューズ回路４０を配置している。ヒューズ回路４０の構成及び、メモリセルアレイ１０との関係での配列方向は、図９と同様である。ヒューズ回路４０からの信号線は、上部セルアレイ１０ａと下部セルアレイ１０ｂの間を通過して、ロウデコーダ列２０にまで導かれる。
この場合も、ヒューズ回路列を一列ではなく、２段構成とすることにより、ヒューズ回路４０からロウデコーダＲＤまでの配線の遅延を小さくすることができ、先の実施の形態と同様の効果が得られる。
図１０に示すヒューズ回路４０のレイアウトは、図６の実施の形態で説明した構成のヒューズ回路４０を用いた場合にも同様に適用可能である。
【００５４】
［実施の形態７］
図１１は、更に別の実施の形態による構成を、図１に対応させて示している。この実施の形態の場合、メモリセルアレイ１０は、それぞれが例えば８バンクにより構成された上部セルアレイ１０ａ、中間セルアレイ１０ｂ及び下部セルアレイ１０ｃの３段構成となっている。これに対応して、ヒューズ回路４０は、上部ヒューズ回路列４０ａ、中間ヒューズ回路列４０ｂ及び下部ヒューズ回路列４０ｃの３段構成としている。
【００５５】
各ヒューズ回路列４０ａ，４０ｂ，４０ｃは、それぞれ２７個ずつのヒューズセットＦＳ＜０＞Ｔ〜ＦＳ＜２６＞Ｔ，ＦＳ＜０＞Ｍ〜ＦＳ＜２６＞Ｍ，ＦＳ＜０＞Ｂ〜ＦＳ＜２６＞Ｂにより構成されている。そして、各ヒューズ回路列４０ａ，４０ｂ，４０ｃから得られる置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＭ，ｂＳＷＬＯＮＢは、それぞれ中継ドライバ６０ａ，６０ｂ，６０ｃにより、相補信号に変換されて、上部セルアレイ１０ａ，中間セルアレイ１０ｂ，下部セルアレイ１０ｃのロウデコーダ部に送られる。
【００５６】
同様に、各ヒューズ回路列４０ａ，４０ｂ，４０ｃから得られるスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｍ，ＳＲＤａｃｔ＜０：３＞Ｂは、それぞれ中継ドライバ５０ａ，５０ｂ，５０ｃを介して、上部セルアレイ１０ａ，中間セルアレイ１０ｂ，下部セルアレイ１０ｃのロウデコーダ部に送られる。
【００５７】
この様に、メモリセルアレイ１０の容量が大きくなり、それに伴ってヒューズセット数が多くなる場合には、ヒューズ回路４０を２段構成に限らず、３段構成とすることにより、配線遅延の影響をより効果的に低減することが可能になる。更に、４段以上のヒューズ回路列として構成することも可能である。
【００５８】
［実施の形態８］
図１２は、更に別の実施の形態による構成を、図１に対応させて示している。この実施の形態の場合、メモリセルアレイ１０は、図１と同様に上部セルアレイ１０ａと下部セルアレイ１０ｂにより構成されているが、ヒューズ回路４０を３段のヒューズ回路列４０ａ，４０ｂ，４０ｃにより構成している。
【００５９】
３段のヒューズ回路列４０ａ，４０ｂ，４０ｃは例えば、いずれも２４個のヒューズセットにより構成されるものとする。上段ヒューズ回路列４０ａの２４個のヒューズセットＦＳ＜０＞Ｔ〜ＦＳ＜２３＞Ｔと、中段の半分のヒューズセットＦＳ＜２４＞Ｔ〜ＦＳ＜３５＞Ｔとが、上部セルアレイ１０ａの不良救済用である。中段の残り半分のヒューズセットＦＳ＜０＞Ｂ〜ＦＳ＜１１＞Ｂと、下段ヒューズ回路列４０ｃの２４個のヒューズセットＦＳ＜１２＞Ｔ〜ＦＳ＜３５＞Ｔとが、下部セルアレイ１０ｂの不良救済用である。
【００６０】
即ち、ここまでの実施の形態では、ヒュース回路４０を複数段のヒューズ回路列で構成とする場合に、一段のヒューズ回路列がメモリセルアレイの同じ救済領域に対応するものとしたが、この実施の形態では、一段のヒューズ回路列をメモリセルアレイの異なる救済領域に対応させるようにしている。それ以外は、図１の実施の形態と同様である。
この実施の形態によっても、先の実施の形態と同様の効果が得られる。
【００６１】
以上においては、専らＤＲＡＭを説明したが、この発明はこれに限られるものではなく、ＳＲＡＭ，ＥＥＰＲＯＭ等の他の各種半導体メモリを含む集積回路に同様に適用することが可能である。
【００６２】
【発明の効果】
以上述べたようにこの発明によれば、複数の記憶回路セットからなる不良アドレス記憶回路を複数段の記憶回路列に分割して重ねることにより、従来のように複数の記憶回路セットを一列に並べる場合に比べて、各記憶回路セットからデコード回路に接続される制御信号線の配線遅延を小さいものとすることができる。これにより、冗長回路方式を採用した半導体メモリのアクセス時間の増大を抑制することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図２】同実施の形態の一つのバンクと一つのヒューズ回路列に着目した具体構成を示す図である。
【図３】同実施の形態の一つのバンクの内部構成を示す図である。
【図４】同実施の形態の一つのヒューズセットの構成を示す図である。
【図５】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図６】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図７】図６の実施の形態において複数救済領域に対応させたヒューズ回路の構成を示す図である。
【図８】図７の構成を変形した実施の形態を示す図である。
【図９】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１０】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１１】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１２】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１３】従来のＤＲＡＭのメモリセルアレイとヒューズ回路の関係を示すである。
【符号の説明】
１０…メモリセルアレイ、２０…ロウデコーダ列、３０…カラムデコーダ、４０…ヒューズ回路、４０ａ，４０ｂ…ヒューズ回路列、ＦＳ＜０＞Ｔ〜ＦＳ＜２６＞Ｔ，ＦＳ＜０＞Ｂ〜ＦＳ＜２６＞Ｂ…ヒューズセット、５０ａ，５０ｂ，６０ａ，６０ｂ…中継ドライバ、４０１…比較器、４０２…ＡＮＤゲート、４０３…デコーダ、４０４…ＮＯＲゲート、４０５…ＯＲゲート。
【発明の属する技術分野】
この発明は、不良セル救済のための冗長回路方式を採用した半導体メモリ集積回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体メモリでは一般に、不良セル救済のために冗長回路方式が採用されている。冗長回路方式では、ノーマルセルアレイに対して冗長セルアレイを用意し、テストの結果ノーマルセルアレイに不良があった場合にこれを冗長セルアレイで置換する。不良セルの置換制御のためには、不良アドレスを記憶し、外部から供給されるアドレスと不良アドレスの一致検出を行って、置換制御信号を出力するような不良アドレス記憶回路が設けられる。不良アドレス記憶回路には通常、ヒューズ回路が用いられ、テストの結果に基づいてヒューズ回路のプログラミングが行われる。
【０００３】
図１３は、その様な冗長回路方式のＤＲＡＭの基本構成を示している。ＤＲＡＭのコア部は、メモリセルアレイ１と、そのワード線ＷＬの選択を行うロウデコーダ２と、ビット線ＢＬの選択を行うカラムデコーダ３により構成される。メモリセルアレイ１は、大容量の場合、図では省略しているが、多くのバンク（或いはサブセルアレイ）に分けられ、各バンク毎に不良セルの置換を行うための冗長セルアレイが設けられる。
【０００４】
不良アドレスを記憶するヒューズ回路４は、複数のヒューズセットＦＳの配列により構成される。図では、不良ワード線の置換制御を行うロウリダンダンシの場合を示しているが、ヒューズ回路４の各ヒューズセットＦＳには、各バンク内の不良ロウアドレスと、その不良ロウをどの冗長セルアレイで置換するかを決定するための情報をプログラミングするヒューズが用意される。ヒューズセットＦＳは、ノーマルセルアレイの活性、非活性を制御する信号ＳＷＬＯＮと、冗長ロウデコーダの活性、非活性を制御する信号ＳＲＤａｃｔを出力する。これらの信号は、それぞれドライバ５，６を介して、ロウデコーダ（冗長ロウデコーダを含む）２に転送される。
【０００５】
【発明が解決しようとする課題】
この様な冗長回路方式のＤＲＡＭにおいて、メモリセルアレイ１の容量が大きいとき、それに応じてヒューズ回路４は大きな面積を占める。具体的に、メモリセルアレイ１の容量が、１バンクにつき１０２４本のワード線と１６本のスペアワード線、２０４８対のビット線で、１６バンク用意されるとすると、ヒューズ回路４としては、例えば５４個のヒューズセットＦＳ＜０＞〜ＦＳ＜５３＞が配列される。
【０００６】
この様な多数のヒューズセットＦＳがメモリセルアレイ１のワード線方向に一列に配置されると、各ヒューズセットＦＳからの信号ＳＷＬＯＮ，ＳＲＤａｃｔは、位置に応じて大きく異なる距離を転送されることになる。各ヒューズセットにはアドレスの一致検出のためにアドレス信号も入るので、アドレス線も長い距離を走ることになる。この結果、配線遅延の影響が大きくなり、具体的にはワード線の選択立ち上げに直接影響し、アクセス時間が増大してしまう。
【０００７】
この発明は、上記事情を考慮してなされたもので、不良アドレス記憶回路のレイアウトを改善して配線遅延によるアクセス時間増大を抑制した半導体メモリ集積回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体メモリ集積回路は、ノーマルセルアレイ及びこのノーマルセルアレイの不良セルを置換するための冗長セルアレイを有するメモリセルアレイと、前記ノーマルセルアレイの不良アドレスを記憶し外部から供給されるアドレスと不良アドレスの一致検出を行って前記ノーマルセルアレイの不良セルを前記冗長セルアレイで置換するための複数の記憶回路セットにより構成される不良アドレス記憶回路とを備え、前記不良アドレス記憶回路を構成する複数の記憶回路セットは、複数段の記憶回路列に分割され、各記憶回路列内の記憶回路セットが第１の方向に、前記複数段の記憶回路列が前記第１の方向と直交する第２の方向に並べられていることを特徴とする。
【０００９】
この発明によると、複数の記憶回路セットからなる不良アドレス記憶回路を複数段の記憶回路列に分割して、これらの記憶回路列を記憶回路セットの配列方向と直交する方向に配列することにより、従来のように複数の記憶回路セットを一列に並べる場合に比べて、各記憶回路セットからメモリセルアレイ領域まで配設される制御信号線の配線遅延を小さいものとすることができる。これにより、冗長回路方式を採用した半導体メモリのアクセス時間の増大を抑制することができる。
【００１０】
メモリセルアレイは例えば、少なくとも二つのセルアレイ領域に分けられ、各セルアレイ領域がノーマルセルアレイとこのノーマルセルアレイの不良セルを置換するための冗長セルアレイとを有するものとする。このとき不良アドレス記憶回路を構成する複数段の記憶回路列は、例えばそれぞれ各セルアレイ領域に対応して、各セルアレイ領域内の不良セル置換を行うものとして配置される。
またこの場合、複数段の記憶回路列の一部の記憶回路セットが、複数のセルアレイ領域の不良セル置換に対応可能とすることもできる。
【００１１】
各記憶回路セットは、具体的には、不良アドレスを記憶するための第１のヒューズ回路と、記憶回路セットの使用の可否を指定するための第２のヒューズ回路と、冗長セルアレイの一つを選択するための第３のヒューズ回路と、第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、この比較器の出力と第２のヒューズ回路の出力の積をとって置換制御信号を出力するための論理ゲートと、この論理ゲートの出力により活性化されて第３のヒューズ回路のデータをデコードしてスペア選択信号を出力するためのデコーダとを備えて構成される。
【００１２】
また、複数のセルアレイ領域に対応可能に設定される一部の記憶回路セットは例えば、不良アドレスを記憶するための第１のヒューズ回路と、複数のセルアレイ領域を指定するための第２のヒューズ回路と、冗長セルアレイの一つを選択するための第３のヒューズ回路と、第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、この比較器の出力と第２のヒューズ回路の各一つずつの出力との積をとって複数のセルアレイ領域に対する各置換制御信号を出力するための複数の論理ゲートと、これらの論理ゲートの出力によりそれぞれ活性化されて第３のヒューズ回路のデータをデコードして対応するセルアレイ領域に対する各スペア選択信号を出力するための複数のデコーダとを備えて構成される。
【００１３】
或いは、複数のセルアレイ領域に対応可能に設定される一部の記憶回路セットは、不良アドレスを記憶するための第１のヒューズ回路と、記憶回路セットの使用の可否を指定するための第２のヒューズ回路と、冗長セルアレイの一つを選択するための第３のヒューズ回路と、第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、この比較器の出力と第２のヒューズ回路の出力の積をとって置換制御信号を出力するための論理ゲートと、この論理ゲートの出力により活性化されて第３のヒューズ回路のデータをデコードしてスペア選択信号を出力するためのデコーダとを有し、且つ、論理ゲート及びデコーダの出力信号配線が、複数のセルアレイ領域のいずれかに対する置換制御信号線及びスペア選択信号線として、マスクオプションにより配設されるように構成することもできる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明をＤＲＡＭを含む半導体集積回路に適用した実施の形態の要部構成を示している。メモリセルアレイ１０は、この実施の形態の場合、上部セルアレイ１０ａと下部セルアレイ１０ｂに分けられ、それぞれが８個のバンクＢＡＮＫ＜０＞〜＜７＞により構成されている。上部セルアレイ１０ａと下部セルアレイ１０ｂとで同じ番号が割り当てられたバンクは、同時に活性化され、プリチャージされる。あるバンクの組が活性化され、その後プリチャージされるとき、そのプリチャージが始まる前に別のバンクの組が活性化されることもあり得る。
【００１５】
図２は、図１の上部セルアレイ１０ａの一つのバンクＢＡＮＫ＜ｉ＞に着目して、具体的な構成を示している。バンクＢＡＮＫ＜ｉ＞は、通常のワード線ＷＬにより構成される範囲のノーマルセルアレイ１１と、不良ワード線を置換するためのスペアワード線ＳＷＬにより構成される冗長セルアレイ１２とから構成される。具体的に一つのバンクＢＡＮＫ＜ｉ＞は、図３に示すように、１０２４本のワード線ＷＬと、１６本のスペアワード線ＳＷＬを含み、これらと交差して配設された２０４８対のビット線ＢＬ，ｂＢＬを含む。ビット線センスアンプは、ビット線ＢＬ，ｂＢＬの両側に交互に配置されて、センスアンプ列１３，１４を構成する。
【００１６】
メモリセルアレイ１０の一辺に沿って、ワード線を選択するロウデコーダ列２０が配置され、他の一辺に沿ってビット線を選択するカラムデコーダ３０が配置されている。ロウデコーダ列２０は、図２に示すように、一つのバンクＢＡＮＫ＜ｉ＞について、２５６個のロウデコーダＲＤ＜０＞〜＜２５５＞と、４個のスペアロウデコーダＳＲＤ＜０＞〜＜３＞により構成される。各ロウデコーダＲＤは、４本のワード線ＷＬを受け持ち、各スペアロウデコーダＳＲＤも４本のスペアワード線ＳＷＬを受け持つことになる。
【００１７】
図１に示すように、不良ロウアドレスの置換制御を行う不良アドレス記憶回路であるヒューズ回路４０は、２段のヒューズ回路列４０ａ，４０ｂにより構成されている。上部のヒューズ回路列４０ａは、上部セルアレイ１０ａの不良ロウアドレスを記憶して、外部から供給されるロウアドレスＲＡ及びバンクアドレスＢＡが入り、これと不良アドレスとの一致検出を行う２７個のヒューズセットＦＳ＜０＞Ｔ〜ＦＳ＜２６＞Ｔにより構成されている。下部のヒューズ回路列４０ｂは、下部セルアレイ１０ｂの不良ロウアドレスを記憶して、外部から供給されるアドレスと不良アドレスとの一致検出を行う２７個のヒューズセットＦＳ＜０＞Ｂ〜ＦＳ＜２６＞Ｂにより構成されている。
【００１８】
即ち、通常一列に配置されているヒューズセットが、この実施の形態の場合は、２分割されて、メモリセルアレイ１０のワード線方向に並ぶ２７個ずつのヒューズセットＦＳからなるヒューズ回路列４０ａ，４０ｂがビット線方向に２段に重ねられた状態にレイアウトされている。
【００１９】
ヒューズ回路列４０ａ，４０ｂの各ヒューズセットは、上述したアドレス一致検出による置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢと、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂを出力する。置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは、不良アドレスでロウデコーダＲＤを非活性にし、代わりにスペアロウデコーダＳＲＤを活性にする信号である。従ってこれらの置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは、中継ドライバ６０ａ，６０ｂによりそれぞれ、相補信号（ＮＷＬＯＮＴ，ＳＷＬＯＮＴ），（ＮＷＬＯＮＢ，ＳＷＬＯＮＢ）に変換されて、上部セルアレイ１０ａ，下部セルアレイ１０ｂのロウデコーダＲＤ，スペアロウデコーダＳＲＤに活性化信号として供給される。
【００２０】
具体的に、上部セルアレイ１０ａについて説明すれば、アドレス一致がない場合には、置換制御信号ｂＳＷＬＯＮＴは“Ｈ”である。アドレス一致が検出されると、置換制御信号ｂＳＷＬＯＮＴは“Ｌ”となり、中継ドライバ６０ａにより、ノーマルセレアレイ１１を非活性にする信号ＮＷＬＯＮＴ＝“Ｌ”と、冗長セルアレイ１２を活性にする信号ＳＷＬＯＮＴ＝“Ｈ”が得られる。下部セルアレイ１０ｂについても同様である。
【００２１】
スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂは、上部セルアレイ１０ａについて図２に具体的に示したように、４個のスペアロウデコーダＳＲＤ＜０：３＞に対応して、アドレス一致が検出されたときに一つのスペアロウデコーダを選択する信号として出力される。このスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂは、それぞれ同相再駆動する中継ドライバ５０ａ，５０ｂを介して、上部セルアレイ１０ａ，下部セルアレイ１０ｂの各バンク内の４個のスペアロウデコーダＳＲＤ＜０：３＞のいずれかを活性化する信号となる。
【００２２】
ヒューズ回路４０の各ヒューズセットは同じように構成される。代表的に、ヒューズ回路列４０ａのヒューズセットＦＳ＜ｊ＞Ｔについて、その構成を示すと、図４のようになる。ヒューズはｆ０−ｆ１３の１４本である。このうち、ヒューズｆ０−ｆ１０の部分は、上部セルアレイ１０ａの不良アドレスを記憶するためのヒューズ回路を構成している。ヒューズｆ１１はこのヒューズセットを使用するか否かを指定するためのヒューズ回路である。残りのヒューズｆ１２とｆ１３は、バンク内の４つのスペアロウデコーダＳＲＤのいずれで置換するかを決定するためのヒューズ回路を構成している。
【００２３】
不良アドレス指定用のヒューズｆ０−ｆ１０のうち、ｆ０−ｆ７は、バンク内の２５６個のロウデコーダのどれを非活性にするかを指定するものであり、残りの３本が８個のバンクＢＡＮＫ＜０＞−＜７＞の一つを選択するアドレス情報を記憶する。
【００２４】
ヒューズはいずれも、プリチャージ用ＰＭＯＳトランジスタＱＰと選択用ＮＭＯＳトランジスタＱＮと共に、電源ＶＣＣと接地ＶＳＳ間に直列接続されている。ヒューズデータは、ＰＭＯＳトランジスタＱＰをオン、ＮＭＯＳトランジスタＱＮをオフとして、プリチャージを行い、ＰＭＯＳトランジスタＱＰをオフ、ＮＭＯＳトランジスタＱＮをオンとして読み出しが行われる。ヒューズが切断されていれば、”Ｈ”が出力され、切断されていなければ”Ｌ”が出力される。
【００２５】
不良アドレス指定用のヒューズｆ０−ｆ１０の出力は、比較器４０１により、ロウアドレスＲＡ＜０＞−ＲＡ＜７＞及びバンクアドレスＢＡ＜０＞−ＢＡ＜２＞との一致検出が行われる。一致が検出されたとき、比較器４０１の出力は、”Ｈ”になるが、ＡＮＤゲート４０２によって、全１１個の比較器４０１の出力とイネーブルヒューズｆ１１の出力の積がある制御パルス期間とられる。従って、入力アドレスとヒューズデータの一致が検出されかつ、このヒューズセットがイネーブルであるときにのみ、ＡＮＤゲート４０２に”Ｈ”の出力が得られる。
【００２６】
他の２６個のヒューズセットからも同様の出力が出され、計２７個の出力信号（すべて”Ｌ”か又は一つだけ”Ｈ”となる）がＮＯＲゲート４０４に入り、置換すべき不良アドレスにおいて、置換制御信号ｂＳＷＯＮＴが得られる。即ち、上部セルアレイ１０ａをアクセスしたとき、置換の必要がある場合に、置換制御信号ｂＳＷＬＯＮＴ＝”Ｌ”が出力される。
【００２７】
ＡＮＤゲート４０２の出力は、デコーダ４０３に活性化信号として入る。デコーダ４０３は、ヒューズｆ１２，ｆ１３のデータをデコードして、４つの出力の一つを”Ｈ”にする。これが、４つのスペアデコーダＳＲＤの一つを選択する信号である。このデコーダ４０３の４出力も他の２６個のヒューズセットにあり、これらの論理和がＯＲゲート４０５によりとられて、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔが発生される。
【００２８】
従って、不良ロウ置換の必要があり、置換制御信号ｂＳＷＬＯＮＴが”Ｌ”になる場合に、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔのいずれか一つが”Ｈ”になり、スペアロウデコーダＳＲＤの選択がなされることになる。
【００２９】
この実施の形態においては、図１に示したように、ヒューズ回路４０を従来のようにワード線方向一列ではなく、ワード線ＷＬと直交する方向に重ねた２段のヒューズ回路列４０ａ，４０ｂとして配置し、それぞれが上部セルアレイ１０ａ，下部セルアレイ１０ｂを担当するようにしている。このような配置を採用することにより、ヒューズ回路４０からロウデコーダ列２０までに配設されるアドレス線、置換制御信号線及びスペア選択信号線の配線長の差が小さくなり、配線遅延によるアクセス時間の増大を抑制することが可能になる。
【００３０】
［実施の形態２］
図５は、別の実施の形態によるＤＲＡＭ部の構成を図１に対応させて示している。近年の半導体メモリの開発においては、同一世代の技術を用いた派生品展開が頻繁に行われる。ある容量のＤＲＡＭを開発すると同時に、その半分の容量のＤＲＡＭを開発するということも行われる。図５の例は、図１のＤＲＡＭの上部セルアレイ１０ａ、下部セルアレイ１０ｂの一方のみ、即ち８個のバンクＢＡＮＫ＜０＞〜＜７＞でメモリセルアレイ１０を構成した例である。
【００３１】
この場合、ヒューズ回路４０も本来半分の容量になっていいはずであるが、ここではヒューズ回路４０は、図１と同じ構成のままとしている。これは、派生品展開の際の設計効率をよくするために、できるだけ手直しを少なくするという配慮に基づく。図１と同様に、ヒューズ回路４０は、上下のヒューズ回路列４０ａ，４０ｂの２段構成として、配線遅延の影響を低減している。上下のヒューズ回路列４０ａ，４０ｂ共に、メモリセルアレイ１０の不良置換を担当することができる。
【００３２】
上部のヒューズ回路列４０ａのヒューズセットＦＳ＜０＞〜ＦＳ＜２６＞からは、置換制御信号ｂＳＷＬＯＮＴとスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔが出力され、下部のヒューズ回路列４０ｂのヒューズセットＦＳ＜２７＞〜ＦＳ＜５３＞からは、置換制御信号ｂＳＷＬＯＮＢとスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂが出力される。各ヒューズセットの構成は、図４に示したものと同じである。
【００３３】
置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは、ＡＮＤゲート８０に入り、積がとられて、中継ドライバ６０に入る。この中継ドライバ６０により、ノーマル置換制御信号ＮＷＬＯＮとスペア置換制御信号ＳＷＬＯＮが発生される。また、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞ＢはＯＲゲート７０を介し、中継ドライバ５０を介して、メモリセルアレイ１０の各バンクの４つのスペアロウデコーダＳＲＤ＜０：３＞に入る。
【００３４】
先の実施の形態と同様に、ヒューズ回路４０は不良アドレスを記憶し、外部から供給されるアドレスと不良アドレスの一致検出を行う。５４個のヒューズセットのいずれかで一致検出がなされると、置換制御信号ｂＳＷＬＯＮＴ又はｂＳＷＬＯＮＢが”Ｌ”になり、また、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂのいずれか一つが”Ｈ”となる。従って、不良アドレスがアクセスされた時に、ノーマル置換制御信号ＮＷＬＯＮが”Ｌ”、スペア置換制御信号ＳＷＬＯＮが”Ｈ”となってロウデコーダが非活性になり、スペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｂにより一つのスペアロウデコーダが活性になる。
【００３５】
不良アドレスがアクセスされた場合以外は、置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢは”Ｈ”であり、ノーマル置換制御信号ＮＷＬＯＮが”Ｈ”、スペア置換制御信号ＳＷＬＯＮが”Ｌ”であって、選択したアドレスのロウデコーダがそのまま活性化される。
【００３６】
この実施の形態によると、先の実施の形態と同様に、配線遅延の影響を低減できるという効果が得られるのみならず、先の実施の形態の派生品として簡単な設計で容量の小さいＤＲＡＭを得ることができる。また、先の実施の形態に比べてメモリセルアレイの容量が半分であるが、ヒューズ回路の容量が変わらないため、先の実施の形態に比べて高い救済効率が得られる。
【００３７】
［実施の形態３］
図６は、別の実施の形態によるＤＲＡＭの構成を、図１に対応させて示している。図１と基本構成は同じであり、ヒューズ回路４０もそれぞれ２７個のヒューズセットからなる２段のヒューズ回路列列４０ａ，４０ｂにより構成されている。但し、ヒューズ回路列４０ａ，４０ｂのうち、それぞれ二つずつ、計４個のヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢが、他のヒューズセットと異なり、上部セルアレイ１０ａと下部セルアレイ１０ｂの両方に対応可能とされている。
【００３８】
即ち、ヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢが他のヒューズセットと異なる点は、第１に、ヒューズ回路列４０ａの二つのヒューズセットＦＳ＜０＞ＴＢ，ＦＳ＜１＞ＴＢは、中継ドライバ６０ａに入る上部セルアレイ１０ａのための置換制御信号ｂＳＷＬＯＮＴを出力する端子の他、中継ドライバ６０ｂに入る下部セルアレイ１０ｂのための置換制御信号ｂＳＷＬＯＮＢを出力する端子を有する。同様に、ヒューズ回路列４０ｂの二つのヒューズセットＦＳ＜２＞ＴＢ，ＦＳ＜３＞ＴＢは、中継ドライバ６０ｂに入る下部セルアレイ１０ｂのための置換制御信号ｂＳＷＬＯＮＢを出力する端子の他、中継ドライバ６０ａに入る上部セルアレイ１０ａのための置換制御信号ｂＳＷＬＯＮＴを出力する端子を有する。
【００３９】
第２に、ヒューズ回路列４０ａの二つのヒューズセットＦＳ＜０＞ＴＢ，ＦＳ＜１＞ＴＢは、中継ドライバ５０ａに入る上部セルアレイ１０ａのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔを出力する端子の他、中継ドライバ５０ｂに入る下部セルアレイ１０ｂのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔを出力する端子を有する。同様に、ヒューズ回路列４０ｂの二つのヒューズセットＦＳ＜２＞ＴＢ，ＦＳ＜３＞ＴＢは、中継ドライバ５０ｂに入る下部セルアレイ１０ｂのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂを出力する端子の他、中継ドライバ５０ａに入る上部セルアレイ１０ａのためのスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔを出力する端子を有する。
残りの２５個ずつのヒューズセットは、図４と同様である。
【００４０】
近年、微細化に伴うプロセス上の困難から、メモリセルアレイの上端に欠陥が多いとか、マスクが完璧に作成できない、等の理由により、欠陥の偏在が予想以上の場合が生じる。この場合、平均的な欠陥の発生確率に基づいてメモリセルアレイの上半分と下半分に対応するヒューズセットを十分に設けても、ヒューズセットが不足する事態が生じうる。この実施の形態は、いずれの救済領域にも対応できるヒューズセットを混在させることにより、この様な事態に対処可能としている。
【００４１】
ロウアドレスＲＡやバンクアドレスＢＡがメモリセルアレイ１０の上部セルアレイ１０ａと下部セルアレイ１０ｂに共通の場合に、これらで上部セルアレイ１０ａと下部セルアレイ１０ｂの識別はできない。従って、ヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢにおいては、上部セルアレイ１０ａと下部セルアレイ１０ｂを識別する情報をヒューズデータとして記憶する。
【００４２】
そして、上部セルアレイ１０ａ用としてセットされた場合には、入力アドレスと不良アドレスが一致したときに置換制御信号ｂＳＷＬＯＮＴを”Ｌ”、ｂＳＷＬＯＮＢを”Ｈ”のままとし、上部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔの一つを”Ｈ”とする。このとき、下部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂは”Ｌ”のままである。また下部セルアレイ１０ｂ用としてセットされた場合には、入力アドレスと不良アドレスが一致したときに置換制御信号ｂＳＷＬＯＮＢを”Ｌ”、ｂＳＷＬＯＮＴを”Ｈ”のままとし、下部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂの一つを”Ｈ”とする。このとき、上部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔは”Ｌ”のままである。
【００４３】
図７は具体的に、図６におけるヒューズセットＦＳ＜０＞ＴＢ〜ＦＳ＜３＞ＴＢの一つの構成を、先の実施の形態の図４に対応させて示している。ヒューズｆ０〜ｆ１４は、図４に比べて一つ多い。これらのうち、ヒューズｆ０〜ｆ１０は、図４の場合と同様、不良アドレス指定用である。ヒューズｆ１１は、このヒューズセットを上部セルアレイ１０ａ用として指定するためのもの、ヒューズｆ１２は、下部セルアレイ１０ｂ用として指定するためのものである。ヒューズｆ１３，ｆ１４は、４つのスペアロウデコーダの一つを選択する情報を記憶するものである。
【００４４】
そして、不良アドレス一致検出により置換制御信号を出力するためのＡＮＤゲートとしては、比較器４０１の出力とヒューズｆ１１のデータの積をとるＡＮＤゲート４０２−１と、比較器４０１の出力とヒューズｆ１２のデータの積をとるＡＮＤゲート４０２−２とが用意されている。これらのＡＮＤゲート４０２−１，４０２−２の出力は、それぞれ他のヒューズセットの対応する出力と共に、ＮＯＲゲート４０４−１，４０４−２に入り、上部セルアレイ１０ａ，下部セルアレイ１０ｂ用の置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＢを出力するようになっている。
【００４５】
そして、ＡＮＤゲート４０２−１の出力により活性化されて、ヒューズｆ１３，ｆ１４のデータをデコードするデコーダ４０３−１と、ＡＮＤゲート４０２−２の出力により活性化されて、ヒューズｆ１３，ｆ１４のデータをデコードするデコーダ４０３−２とが設けられている。これらのデコーダ４０３−１，４０３−２の出力は、それぞれ他のヒューズセットの対応するデコーダ出力と共に、ＯＲゲート４０５−１，４０５−２に入り、上部セルアレイ１０ａ用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，下部セルアレイ１０ｂ用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂを出力するようになっている。
【００４６】
従ってヒューズｆ１１を切断して、このヒューズセットが上部セルアレイ１０ａ用としてセットされた場合には、不良アドレスがアクセスされたとき、置換制御信号ｂＳＷＬＯＮＴが”Ｌ”で、上部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔの一つが”Ｈ”となる。これにより不良ロウの置換制御がなされる。ヒューズｆ１２を切断して下部セルアレイ１０ｂ用としてセットされた場合には、不良アドレスがアクセスされたとき、置換制御信号ｂＳＷＬＯＮＢが”Ｌ”となり、下部用のスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｂの一つが”Ｈ”となって、不良ロウの置換制御がなされる。
【００４７】
この実施の形態によると、実施の形態１と同様の効果が得られる他、ヒューズ回路の不良救済範囲が広くなる結果、メモリセルアレイの欠陥の偏在が大きい場合にも救済が可能になり、救済効率の向上が図られる。
【００４８】
[実施の形態４]
図８は、図７のヒューズセットと同様の機能を、一つヒューズを減らして実現する実施の形態である。即ち、図７においては、ヒューズｆ１１，ｆ１２をそれぞれ、上部セルアレイ１０ａ，下部セルアレイ１０ｂに対応させている。これに対して、図８の構成では、一つのヒューズｆ１１を上部セルアレイ１０ａと下部セルアレイ１０ｂとに対応可能とする。
【００４９】
そのために、一つのＡＮＤゲート４０２のＮＯＲゲート４０４−１，４０４−２への接続配線を、実線で示す配線と破線で示す配線とでマスクオプションにより切り換え可能としている。同様に、ＡＮＤゲート４０２の出力により活性化される一つのデコーダ４０３の出力のＯＲゲート４０５−１，４０５−２への接続配線を、実線で示す配線と破線で示す配線とでマスクオプションにより切り換え可能としている。
ヒューズｆ１２とｆ１３とが、４つのスペアロウデコーダの一つを選択する情報を記憶するもので、その出力がデコーダ４０３に入る。
【００５０】
この様に、一つのヒューズセットの異なる救済領域への割り当てを、ヒューズによらず、マスクオプションにより一部の配線接続を変更することで、変更することができる。即ち、ヒューズ、ＡＮＤゲート及びデコーダと一つずつ減らして、図７のヒューズセットと同様の機能を実現することができる。
【００５１】
［実施の形態５］
図９は、別の実施の形態による構成を、図１に対応させて示している。図１の実施の形態では、ヒューズ回路４０は、２段のヒューズ回路列４０ａ，４０ｂが、メモリセルアレイ１０のビット線方向に重ねられ、各段のヒューズセットはワード線方向に配列されている。これに対して、図９では、ヒューズ回路４０の配置を、図１の場合に対して９０°回転させた状態にしている。即ち、ヒューズ回路４０の２段のヒューズ回路列４０ａ，４０ｂは、メモリセルアレイ１０のワード線方向に重ねられ、各段のヒューズセットはビット線方向に配列されている。その他の構成は、図１と同様である。
【００５２】
実際のヒューズ回路のレイアウトは、メモリセルアレイ１０とそのデコード回路部を含むコア回路に対して、周辺回路として、集積回路チップ上で最適決定される。従って、図１とはヒューズ回路列の方向が直交する図９のレイアウトもあり得る。この場合も、ヒューズ回路列を一列ではなく、２段構成とすることにより、ヒューズ回路４０からロウデコーダＲＤまでの配線の遅延を小さくすることができ、先の実施の形態と同様の効果が得られる。
図９に示すヒューズ回路４０のレイアウトは、図６の実施の形態で説明した構成のヒューズ回路４０に対しても同様に適用可能である。
【００５３】
［実施の形態６］
図１０は、更に別の実施の形態による構成を、図１及び図９に対応させて示している。この実施の形態の場合、メモリセルアレイ１０のロウデコーダ列２０とは反対側にヒューズ回路４０を配置している。ヒューズ回路４０の構成及び、メモリセルアレイ１０との関係での配列方向は、図９と同様である。ヒューズ回路４０からの信号線は、上部セルアレイ１０ａと下部セルアレイ１０ｂの間を通過して、ロウデコーダ列２０にまで導かれる。
この場合も、ヒューズ回路列を一列ではなく、２段構成とすることにより、ヒューズ回路４０からロウデコーダＲＤまでの配線の遅延を小さくすることができ、先の実施の形態と同様の効果が得られる。
図１０に示すヒューズ回路４０のレイアウトは、図６の実施の形態で説明した構成のヒューズ回路４０を用いた場合にも同様に適用可能である。
【００５４】
［実施の形態７］
図１１は、更に別の実施の形態による構成を、図１に対応させて示している。この実施の形態の場合、メモリセルアレイ１０は、それぞれが例えば８バンクにより構成された上部セルアレイ１０ａ、中間セルアレイ１０ｂ及び下部セルアレイ１０ｃの３段構成となっている。これに対応して、ヒューズ回路４０は、上部ヒューズ回路列４０ａ、中間ヒューズ回路列４０ｂ及び下部ヒューズ回路列４０ｃの３段構成としている。
【００５５】
各ヒューズ回路列４０ａ，４０ｂ，４０ｃは、それぞれ２７個ずつのヒューズセットＦＳ＜０＞Ｔ〜ＦＳ＜２６＞Ｔ，ＦＳ＜０＞Ｍ〜ＦＳ＜２６＞Ｍ，ＦＳ＜０＞Ｂ〜ＦＳ＜２６＞Ｂにより構成されている。そして、各ヒューズ回路列４０ａ，４０ｂ，４０ｃから得られる置換制御信号ｂＳＷＬＯＮＴ，ｂＳＷＬＯＮＭ，ｂＳＷＬＯＮＢは、それぞれ中継ドライバ６０ａ，６０ｂ，６０ｃにより、相補信号に変換されて、上部セルアレイ１０ａ，中間セルアレイ１０ｂ，下部セルアレイ１０ｃのロウデコーダ部に送られる。
【００５６】
同様に、各ヒューズ回路列４０ａ，４０ｂ，４０ｃから得られるスペア選択信号ＳＲＤａｃｔ＜０：３＞Ｔ，ＳＲＤａｃｔ＜０：３＞Ｍ，ＳＲＤａｃｔ＜０：３＞Ｂは、それぞれ中継ドライバ５０ａ，５０ｂ，５０ｃを介して、上部セルアレイ１０ａ，中間セルアレイ１０ｂ，下部セルアレイ１０ｃのロウデコーダ部に送られる。
【００５７】
この様に、メモリセルアレイ１０の容量が大きくなり、それに伴ってヒューズセット数が多くなる場合には、ヒューズ回路４０を２段構成に限らず、３段構成とすることにより、配線遅延の影響をより効果的に低減することが可能になる。更に、４段以上のヒューズ回路列として構成することも可能である。
【００５８】
［実施の形態８］
図１２は、更に別の実施の形態による構成を、図１に対応させて示している。この実施の形態の場合、メモリセルアレイ１０は、図１と同様に上部セルアレイ１０ａと下部セルアレイ１０ｂにより構成されているが、ヒューズ回路４０を３段のヒューズ回路列４０ａ，４０ｂ，４０ｃにより構成している。
【００５９】
３段のヒューズ回路列４０ａ，４０ｂ，４０ｃは例えば、いずれも２４個のヒューズセットにより構成されるものとする。上段ヒューズ回路列４０ａの２４個のヒューズセットＦＳ＜０＞Ｔ〜ＦＳ＜２３＞Ｔと、中段の半分のヒューズセットＦＳ＜２４＞Ｔ〜ＦＳ＜３５＞Ｔとが、上部セルアレイ１０ａの不良救済用である。中段の残り半分のヒューズセットＦＳ＜０＞Ｂ〜ＦＳ＜１１＞Ｂと、下段ヒューズ回路列４０ｃの２４個のヒューズセットＦＳ＜１２＞Ｔ〜ＦＳ＜３５＞Ｔとが、下部セルアレイ１０ｂの不良救済用である。
【００６０】
即ち、ここまでの実施の形態では、ヒュース回路４０を複数段のヒューズ回路列で構成とする場合に、一段のヒューズ回路列がメモリセルアレイの同じ救済領域に対応するものとしたが、この実施の形態では、一段のヒューズ回路列をメモリセルアレイの異なる救済領域に対応させるようにしている。それ以外は、図１の実施の形態と同様である。
この実施の形態によっても、先の実施の形態と同様の効果が得られる。
【００６１】
以上においては、専らＤＲＡＭを説明したが、この発明はこれに限られるものではなく、ＳＲＡＭ，ＥＥＰＲＯＭ等の他の各種半導体メモリを含む集積回路に同様に適用することが可能である。
【００６２】
【発明の効果】
以上述べたようにこの発明によれば、複数の記憶回路セットからなる不良アドレス記憶回路を複数段の記憶回路列に分割して重ねることにより、従来のように複数の記憶回路セットを一列に並べる場合に比べて、各記憶回路セットからデコード回路に接続される制御信号線の配線遅延を小さいものとすることができる。これにより、冗長回路方式を採用した半導体メモリのアクセス時間の増大を抑制することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図２】同実施の形態の一つのバンクと一つのヒューズ回路列に着目した具体構成を示す図である。
【図３】同実施の形態の一つのバンクの内部構成を示す図である。
【図４】同実施の形態の一つのヒューズセットの構成を示す図である。
【図５】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図６】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図７】図６の実施の形態において複数救済領域に対応させたヒューズ回路の構成を示す図である。
【図８】図７の構成を変形した実施の形態を示す図である。
【図９】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１０】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１１】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１２】他の実施の形態によるＤＲＡＭの要部構成を示す図である。
【図１３】従来のＤＲＡＭのメモリセルアレイとヒューズ回路の関係を示すである。
【符号の説明】
１０…メモリセルアレイ、２０…ロウデコーダ列、３０…カラムデコーダ、４０…ヒューズ回路、４０ａ，４０ｂ…ヒューズ回路列、ＦＳ＜０＞Ｔ〜ＦＳ＜２６＞Ｔ，ＦＳ＜０＞Ｂ〜ＦＳ＜２６＞Ｂ…ヒューズセット、５０ａ，５０ｂ，６０ａ，６０ｂ…中継ドライバ、４０１…比較器、４０２…ＡＮＤゲート、４０３…デコーダ、４０４…ＮＯＲゲート、４０５…ＯＲゲート。
Claims (8)
- ノーマルセルアレイ及びこのノーマルセルアレイの不良セルを置換するための冗長セルアレイを有するメモリセルアレイと、
前記ノーマルセルアレイの不良アドレスを記憶し外部から供給されるアドレスと不良アドレスの一致検出を行って前記ノーマルセルアレイの不良セルを前記冗長セルアレイで置換するための複数の記憶回路セットにより構成される不良アドレス記憶回路とを備え、
前記不良アドレス記憶回路を構成する複数の記憶回路セットは、複数段の記憶回路列に分割され、各記憶回路列内の記憶回路セットが第１の方向に、前記複数段の記憶回路列が前記第１の方向と直交する第２の方向に並べられている
ことを特徴とする半導体メモリ集積回路。 - 前記メモリセルアレイは、少なくとも二つのセルアレイ領域に分けられ、各セルアレイ領域がノーマルセルアレイとこのノーマルセルアレイの不良セルを置換するための冗長セルアレイとを有し、且つ
前記不良アドレス記憶回路を構成する複数段の記憶回路列は、それぞれ前記各セルアレイ領域に対応して、各セルアレイ領域内の不良セル置換を行うものとして配置されている
ことを特徴とする請求項１記載の半導体メモリ集積回路。 - 前記複数段の記憶回路列の一部の記憶回路セットが、複数のセルアレイ領域の不良セル置換に対応可能とされている
ことを特徴とする請求項２記載の半導体メモリ集積回路。 - 前記第１の方向は、前記メモリセルアレイのワード線方向であり、前記第２の方向は、前記メモリセルアレイのビット線方向である
ことを特徴とする請求項１記載の半導体メモリ集積回路。 - 前記第１の方向は、前記メモリセルアレイのビット線方向であり、前記第２の方向は、前記メモリセルアレイのワード線方向である
ことを特徴とする請求項１記載の半導体メモリ集積回路。 - 前記各記憶回路セットは、
不良アドレスを記憶するための第１のヒューズ回路と、
記憶回路セットの使用の可否を指定するための第２のヒューズ回路と、
前記冗長セルアレイの一つを選択するための第３のヒューズ回路と、
前記第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、
この比較器の出力と前記第２のヒューズ回路の出力の積をとって置換制御信号を出力するための論理ゲートと、
この論理ゲートの出力により活性化されて前記第３のヒューズ回路のデータをデコードしてスペア選択信号を出力するためのデコーダとを有する
ことを特徴とする請求項１記載の半導体メモリ集積回路。 - 前記一部の記憶回路セットは、
不良アドレスを記憶するための第１のヒューズ回路と、
前記複数のセルアレイ領域を指定するための第２のヒューズ回路と、
前記冗長セルアレイの一つを選択するための第３のヒューズ回路と、
前記第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、
この比較器の出力と前記第２のヒューズ回路の各一つずつの出力との積をとって前記複数のセルアレイ領域に対する各置換制御信号を出力するための複数の論理ゲートと、
これらの論理ゲートの出力によりそれぞれ活性化されて前記第３のヒューズ回路のデータをデコードして対応するセルアレイ領域に対する各スペア選択信号を出力するための複数のデコーダとを有する
ことを特徴とする請求項３記載の半導体メモリ集積回路。 - 前記一部の記憶回路セットは、
不良アドレスを記憶するための第１のヒューズ回路と、
記憶回路セットの使用の可否を指定するための第２のヒューズ回路と、
前記冗長セルアレイの一つを選択するための第３のヒューズ回路と、
前記第１のヒューズ回路の出力と外部から供給されるアドレスとの一致検出を行う比較器と、
この比較器の出力と第２のヒューズ回路の出力の積をとって置換制御信号を出力するための論理ゲートと、
この論理ゲートの出力により活性化されて前記第３のヒューズ回路のデータをデコードしてスペア選択信号を出力するためのデコーダとを有し、且つ、
前記論理ゲート及びデコーダの出力信号配線は、複数のセルアレイ領域のいずれかに対する置換制御信号線及びスペア選択信号線として、マスクオプションにより配設される
ことを特徴とする請求項３記載の半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000349602A JP3836315B2 (ja) | 2000-11-16 | 2000-11-16 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000349602A JP3836315B2 (ja) | 2000-11-16 | 2000-11-16 | 半導体メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002157896A JP2002157896A (ja) | 2002-05-31 |
| JP3836315B2 true JP3836315B2 (ja) | 2006-10-25 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000349602A Expired - Fee Related JP3836315B2 (ja) | 2000-11-16 | 2000-11-16 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3836315B2 (ja) |
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|---|---|
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