JP3112018B2

JP3112018B2 - 冗長メモリを有する半導体記憶装置

Info

Publication number: JP3112018B2
Application number: JP01242125A
Authority: JP
Inventors: 隆志秋岡; 勇治横山; 厚平石; 将弘岩村; 裕小林; 辰美山内; 茂高橋; 光一本橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 2000-11-27
Anticipated expiration: 2015-11-27
Also published as: JPH03105799A; US5787043A; KR910007000A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は冗長メモリ装置及び欠陥メモリ救済方式に関
する。

〔従来の技術〕

MOSメモリの集積度が大きくなるにつれてその製造工
程に於ける欠陥により良品歩留りの低下がますます問題
となつている。不良メモリセルがたつた一つあつてもそ
のメモリ全体の有用性が損なわれるから、メモリ容量が
大きくなるにつれて歩留りは低くなつている。

メモリの歩留りを上げるには個々のメモリセルに欠陥
があつても、そのセルを他の余分に設けておいた予備の
冗長メモリセルによつて置き換えることによつてメモリ
としての歩留りを上げるという技術が知られている。

上記技術に関連するものとして、例えば特開昭57−74
899号公報および特開昭63−37900号公報に記載のものが
挙げられる。

〔発明が解決しようとする課題〕

このような従来技術の問題点は、メモリ容量が大きく
なると冗長メモリセルにアクセスする場合にはそのアク
セス時間が長くなつてしまうと言うことである。

具体的には、従来技術では例えば第２図に示す様に欠
陥メモリセルアドレスと、入力アドレスの一致検出を一
度に行なつていた。第２図において、１はアドレス入力
バツフア、２はＸ系デコーダ、４はメモリセルアレー、
５はＹ系デコーダ、７は冗長メモリセルアレー、８はア
ドレスデコード信号、９は欠陥アドレス一致検出回路、
10は冗長セル用Ｙ系デコーダ、符号11は冗長メモリセル
をアクセスする場合の通常メモリセルのアクセス抑止信
号、符号12は冗長メモリセルをアクセスする信号であ
る。第２図ではメモリ全体の構成のうち、デコーダに関
係する部分のみの概念図を記してあり、センスアンプ、
出力バツフア等のメモリ構成に必要な部分は省略してあ
る。アドレス入力バツフア１はメモリ外部からのアドレ
ス信号（Ａ）からメモリ内部のデコード処理に必要な正
と逆の２つの信号８（a,）を作る機能を持つ。デコー
ダの構成に依つてはアドレス入力バツフア１の中にプリ
デコーダ段（デコーダ論理の初段）が入り、アドレスデ
コード信号８にプリデコード後の信号が含まれる場合も
あり得る。

欠陥アドレス一致検出回路９の機能は、その中にプロ
グラムされた欠陥メモリセルのアドレスとアドレスデコ
ード信号を作ることである。欠陥アドレス一致検出回路
９は、例えば特開昭63−37900号の第１図，第５図に示
された照合回路及びコラムデコード活性化回路を合わせ
た機能を持つ。すなわち、本願第２図に示すように、ア
ドレスデコーダ信号をアドレス入力バツフア１から受け
取り、それが事前にプログラムされた欠陥メモリアドレ
スと一致するかどうかを検出し、もし一致するならば通
常メモリセルのアクセス抑止信号11を活性化して通常メ
モリセルのアクセスを中止し、冗長メモリアクセス信号
12を活性化して冗長メモリセルのアクセスに切り換え
る。

アクセス抑止信号11と冗長メモリアクセス信号12の２
つの信号は、特にメモリ容量が大型化し、入力アドレス
の本数が多くなればなるほどその論理が複雑となり高速
化が難しくなるという問題点を有する。

すなわち、メモリ容量が大きくなると冗長メモリセル
にアクセスする場合には、そのアクセス時間が長くなつ
てしまうという問題があつた。

本発明の目的は、高速動作可能な冗長メモリ装置また
欠陥メモリ救済方式を提供するにある。

〔課題を解決するための手段〕

上記目的を達成する本発明の特徴は、メモリを複数ブ
ロツクに分割したメモリマツトとし、それぞれのメモリ
マツト毎に、少なくとも欠陥メモリセルへのアクセス抑
止信号を発生する手段を有する冗長メモリ装置および、
その手段を用いる欠陥メモリ救済方式である。

本発明の上記特徴および上記以外の特徴は、以下の記
載により、さらに説明される。

〔作用〕

上記欠陥メモリセル検出用プログラム回路はその受け
持つメモリマツトのブロツクの中だけにアクセス抑止信
号、そのために、必要なのはブロツク内をアドレスする
ためのアドレス信号のみあれば良い。したがつてプログ
ラム回路内で処理すべき入力本数が減少し、アクセス抑
止（禁止）信号がデコーダのより後段に入力出来る様に
なり、論理の段数が減少する。

このことにより、欠陥メモリセル検出用プログラム回
路の論理ゲート段数が減し、論理ゲートが簡略化出来、
高速化が可能となる。したがつて高速動作可能な冗長メ
モリ装置および欠陥メモリ救済方式が可能となる。

〔実施例〕

［実施例１］以下、本発明の一実施例を第１図により説明する。本
実施例では説明の簡単化のために、メモリセルアレー４
部分を２つのブロツク（又はメモリマツトと称す）に分
割してある。実際の一般的な大容量メモリではこのブロ
ツク数が16から32程度に多くなつて来ており、将来的に
は多ビツト同時出力のメモリ等ではこの分割数はさらに
32から64,72以上となることも考えられる。本発明の実
施例で述べる事柄は基本的にブロツク分割数が増えても
同様に適用可能である。

第１図では、アドレスバツフア１より出力されるアド
レス信号８は、各ブロツクのメモリマツト（メモリセル
アレー４）の所定ビツト（メモリセル）のアドレスを指
定する。Ｘデコーダ２およびＹデコーダの前段に設けら
れた（欠陥メモリセルの位置がプログラムされた）冗長
プログラム回路６に入力される。欠陥メモリセルのアド
レスが入力されると、冗長プログラム回路６より、欠陥
メモリセルアクセス抑止信号が、Ｙデコーダ５へ入力さ
れる。（Ｘデコーダ２およびＹデコーダ５へ入力しても
よい）。これにより欠陥メモリセルのあるカラム又はビ
ツトへのアクセスが抑止される。また、冗長プログラム
回路６では冗長メモリセルアレー７を選択する冗長メモ
リセルアレーアクセス信号が発生し、欠陥メモリの救済
が行なわれる。

第１図に示した実施例が第２図に示した従来技術と異
なるのは不良検出プログラム回路６が各ブロツクごとに
設けられているということである。第２図に示した一致
検出プログラム回路９はＹ系のアドレス情報の上位ビツ
ト情報を第12図（ａ）のように、すべて用いる。これに
対して本実施例の冗長プログラム回路６は自分のブロツ
ク内のみにアドレスするため、アドレス情報のうちブロ
ツクの選択を受け持つビツトの情報はどのマツトの冗長
プログラム回路を活性にするかで与えられるため必要な
くなり、すなわち、第12図（ｂ）に示すように、アドレ
ス情報のビツト数を減少でき、信号処理のための、論理
段数が減少しそれが高速化につながつている。

本実施例においても、アドレス信号８はアドレスバツ
フア１からの出力であり、a,の正，負の信号を表す
が、アドレスバツフア１がプリデコード段（デコーダの
１段目）を含んでもよく、その場合はアドレス信号８は
プリデコード済のアドレス信号を表す。

第３図に第１図におけるＹデコーダ５と冗長プログラ
ム回路６の部分の論理構成を示す。この例ではメモリセ
ルアレー４のＹ方向の幅（カラム数）を４ビツトとし
た。実際のメモリのように、Ｙ方向の幅がもつと大きく
ても本実施例の説明はほぼ同様となる。

実際には、メモリセルアレーのＹ方向カラム数は16か
ら256あるいはそれ以上になる場合がある。例えばＹ方
向カラム数が128の場合は、128本のカラムから１本を選
択するために７ビツトの情報が必要であり、a₁,₁,a₂,
₂,a₃,₃,a₄,₄,a₅,₅,a₆,₆,a₇,_７の14個の信
号を入力する。

アドレス信号８は正負のアドレス信号からなり、これ
を１段目のANDゲート20と２段目のANDゲート21によつて
デコードする。ブロツク選択信号22はこのブロツクの選
択を表す信号である。ANDゲート20−１はブロツク選択
信号22を発生するゲートで各ブロツクに対応して１つず
つ設ける。すなわち第３図の中でa₁,a₂の２ビツトの情
報はブロツク内のアドレス（Ｙ方向の巾は２ビツトであ
るから、２ビツトで表わすことができる）を表わし、
a₃,a₄,a₅の３ビツトは複数（ここでは2³＝８）のブロツ
クの中の１つを選択する情報である。

プログラムヒユーズ回路24へは、ブロツク内のアドレ
スの情報のみをプログラムすればよいから、入力本数を
減らすことができる。どのブロツク（メモリマツト）を
選択したかは、ブロツク（マツト）選択信号22のa₃,a₄,
a₅（₃,₄,_５）を取込むことによつて得られる。

符号24はプログラムヒユーズ回路を表わしている。そ
の機能は、左からくる２本の入力端子24−1,24−２のど
ちらか一つと右側の出力端子24−３をプログラムによつ
てつなげることである。このプログラムは通常レーザー
によつて切断可能な素子を含み、その切断のしかたによ
つて左側の端子のどちらを右側の端子につなぐかあるい
はどちらもつながないかをプログラムできる。そのプロ
グラムはメモリの最初の動作テストの後に実施される。
もしそのメモリの欠陥数が救済可能な欠陥数以下の場合
はテストの後、レーザーで適当なヒユーズを切断するこ
とにより欠陥メモリセルをアクセスせずに冗長メモリセ
ルをアクセスするようにプログラムすることになる。こ
の実施例のばあいは、冗長（予備）メモリセルアクセス
信号12は欠陥メモリセルアクセス抑止信号11の論理否定
と、ブロツク選択信号のANDをとつた信号となつてお
り、ANDゲート23は冗長メモリ選択用の２段目のANDゲー
トである。

具体的な欠陥メモリの救済法を以下に説明する。第３
図の通常メモリセルアレーのうちの最も上側のカラムに
例えば欠陥が含まれていたとする。このカラムは、アド
レス信号a₁がhigh、a₂がhighの場合に選択される。一般
に欠陥メモリセルの救済のためには、（１）欠陥メモリ
セルのアクセス禁止、と（２）予備メモリセルアレー中
の冗長メモリセルのアクセス実行を行なう必要がある
が、欠陥メモリセルアクセス抑止信号11はこの２つの機
能を両方とも担つている。まずプログラムヒユーズ回路
24を適切にプログラムすることにより、信号端子24−１
と24−３及び、24−４と24−６を結ぶ。このことによ
り、欠陥メモリセルアクセス抑止信号11はa₁及びa₂がhi
ghとなつた時のみLowなる。信号11は通常メモリセルア
レーにつながるANDゲート21に入力されているため、欠
陥カラムが選ばれた時のみ通常のメモリセルアレーのア
クセスを禁止する。また欠陥メモリセルアクセス抑止信
号11の反転信号によつて信号12がhighとなり、冗長メモ
リ選択が実行される。

なお、本実施例では、冗長メモリセルアレーは１カラ
ムのみを含んでいるが、そのカラム数が２以上になつて
も基本的に同様な論理構成が可能である。すなわち、他
のアドレスデコード信号８を用いて複数の冗長メモリセ
ルアレーのうちの１カラムを選択すればよい。

また、複数の冗長メモリアレーカラムを用いてブロツ
ク内の複数の欠陥と対応させることができる。この場合
はブロツク内に複数カラムにわたる欠陥があつてもメモ
リを救済出来ることになる。

第４図にプログラムヒユーズ回路24の構成の詳細を示
す。プログラムヒユーズ回路24は、第３図の同回路24と
対応している。以下この動作を説明する。プログラムヒ
ユーズ30は、レーザー等で素子形成後に切断が可能な部
分であり、切断しなければ下側の長ゲートMOS31と比較
してずつと低抵抗でありその間のノードをVCC側に固定
することができる。この情報はインバータ33を用いて形
成されるラツチ回路によつて安定に記憶される。ブロツ
ク24内のどのヒユーズも切断される前はトランスフアー
ゲートMOS34のNMOSにもPMOSにもこれらをONさせる電圧
は印加されない。MOS35のゲート端子は上述と同様な論
理によりYCCが印加されMOS35はONしている。従つてブロ
ツク24の右側端子は接地端子に短絡される。

例えばブロツク24の左上の端子24−１と右の端子24−
３を導通させたい時はMOS35をコントロールするヒユー
ズ30と、左上の端子につながるトランスフアーゲートを
コントロールするヒユーズ30を切断することによつて実
現できる。

第４図の例では入力端子が２本のみだつたのでブロツ
ク32は２つで十分だつたが、一般にはもつと入力数が増
えてもその分だけブロツク32を増やすだけでその中の１
本と右側の端子を短絡させることができる。すなわち、
ブロツク32の数は、入力端子（例えば24−1,24−２）の
本数と等しい。

なお、本実施例は出力バツフアよりの出力が１ビツト
出力のメモリにも、あるいはそれが多ビツト同時出力の
メモリにも同様に適用できる。

多ビツト同時出力の場合には、各ブロツクが１つの出
力に対応する構成が可能である。この場合は各ブロツク
はそれぞれ独立したセンスアンプとライトアンプを持
つ。また、Ｘデコーダ２は左右のメモリブロツクで共通
のものとなる。

１つのメモリセルブロツクから複数の出力を出す構成
も可能であり、この場合は複数のセンスアンプと複数の
ライトアンプが１つのブロツク中に存在すれば良い。

多ビツト出力を複数のメモリセルブロツクに分けて出
す前者は、同時出力に用いるメモリセルブロツクすべて
のワード線をON出来る、すなわち消費電力の制限がより
ゆるい場合に適する。Ｘ系デコーダの論理が簡単に出
来、より高速化するのに適している。

多ビツトを１つのメモリブロツクから出力する後者の
場合は以下の応用に適する。すなわち、よりメモリに対
する消費電力の制限がきびしく、複数ブロツクにわたつ
てワード線をONさせるとメモリセル保持電流が大きくな
りすぎる場合は、多ビツトを１つのメモリブロツクから
出力する方式をとらざるを得ない。

［実施例２］第５図で本発明の第２の実施例を説明する。

本実施例が実施例１と異なるのは、冗長メモリセルア
レー７が全部のメモリセルブロツクではないが、１つ又
は複数のメモリセルブロツクの中に集中していることで
ある。

第５図左側の冗長メモリセルアレーを含まないメモリ
セルブロツクを通常ブロツク、右側のメモリセルブロツ
クすなわち冗長メモリセルアレーを含むブロツクを冗長
ブロツクと呼ぶ。

通常メモリセルアレーに欠陥メモリセルがあつた場合
それは通常ブロツクの冗長プログラム回路６によつて検
出し、通常ブロツクのアクセスを欠陥メモリセルアクセ
ス抑止信号11により禁止する。それと同時に冗長ブロツ
クのメモリをアクセスするために冗長メモリセルアクセ
ス信号12を発生する。

本実施例によれば、冗長メモリセルアレー７を全メモ
リブロツクに含ませなくてもよく、冗長メモリセルアレ
ーの占める面積を減少でき、通常のメモリセルアレー面
積の増大を可能とできる。

［実施例３］第６図によつて本発明の他の実施例を説明する。

本実施例でも実施例２の場合と同様に冗長メモリアレ
ー７は通常メモリブロツク60aになく、冗長メモリブロ
ツク601にのみ存在する。ただ実施例２の場合と異なる
のは冗長メモリセルアレーの選択用プログラム回路72
が、メモリアクセス禁止信号11を発生するプログラムブ
ロツク71とは別に設けられていることである。

この構成をとることの効果は、以下のことがある。す
なわち、実施例２の構成で特にメモリセルアレーの分割
ブロツク数が増えた場合、冗長メモリセルアレー７の選
択のための論理が複雑になると言うことである。本実施
例の構成によるとプログラム回路72を、それの駆動する
冗長メモリセルアレー７の近くに設けやすいため、高速
化しやすくなる。

本実施例の場合も一般にはメモリブロツクは２つ以上
あつてもよく、また冗長ブロツクも２つ以上あつてよ
い。

また、冗長メモリアレー７は１カラムのみとは限ら
ず、複数カラムを含んでよい。その時、冗長メモリ選択
プログラム回路72は本図の様にアドレスデコード信号８
の下位ビツト情報を用いれば良い。冗長メモリセルアレ
ー７の複数のカラムをメモリ内の複数の欠陥ビツトアド
レスに対応させることも簡単に出来、その時は複数の欠
陥の救済が可能となる。

［実施例４］第７図にメモリセルアレー４およびその直接周辺回路
2,5および６を８ブロツク分割した場合の構成例を示
す。

それぞれのブロツクを１ビツト入出力に対応させると
各ブロツクには最低１組のセンスアンプ及びライトアン
プが必要となる（図示せず）が、同時に８ビツトの入出
力が可能となる。

それぞれのブロツク内の欠陥メモリセル含むカラムは
各ブロツクにある冗長メモリセルアレー７によつて置き
かえて救済する。

また、それぞれのブロツクを２ビツトの入出力に対応
させることも可能で、この場合は各ブロツクには最低２
組のセンスアンプ及びライトアンプが必要となる。この
時、第７図の場合にはトータルで16（２×８）ビツトの
出力を同時に行なえることになる。また、この時も欠陥
メモリセルを含むカラムの救済はブロツク内に設けた冗
長セルアレーにて各ブロツク毎に行なえば良い。

本実施例は、各ブロツクの入出力が１ビツト,2ビツト
には限らず、もつと多入出力としても同様に有効であ
る。

Ｘ系（ワード線）は、ブロツク内で入出力に必要な部
分のサブワード線をONさせると、消費電力がより節約で
きる。その場合は、Ｙ系のアドレス情報も、Ｘ系デコー
ダに供給してやれば良い。

本実施例によれば、多ビツト入出力構成を持つメモリ
において、各ブロツク毎に、冗長プログラム回路および
冗長メモリセルアレー７を設けているので高速な冗長性
を有するメモリ装置（冗長メモリ装置）が実現できる。

［実施例５］第８図にフアンアウトが大きい場合でも高速動作可能
なデコーダの構成例を示す。

数が多く平行に配列されたNANDゲート２で、共通して
入力される信号（例えば、BLK,▲▼）は、その駆
動ゲートから見た場合の論理的なfan out数は大変大き
くなる。これはゲートの高速化のためには悪影響があ
る。そこで、本デコーダ論理ゲートの特徴は第８図
（ａ）の様に、共通の入力端子の入力を少数のMOS等の
素子で受けて駆動ゲートの負荷を軽くした。これは論理
的には第８図（ｂ）に示す論理構成となる。

本実施例によれば、入力のfan outは大きくても高速
に動作する並列なNANDゲートが得られる。

第８図の実施例のデコーダは、実施例２で示すような
場合（アクセス抑止信号11が入力されるデコーダ２のよ
うにfan outが大きい場合）であつても高速な動作が可
能である。

［実施例６］第９図を用いて、本発明技術による冗長デコーダと、
従来技術を用いた冗長デコーダの相違を述べる。第９図
（ａ）（ｃ）は従来技術による冗長メモリデコーダの構
成例、第９図（ｂ）（ｄ）は本実施例の冗長メモリデコ
ーダの構成例である。

第９図（ａ）（ｃ），第９図（ｂ）（ｄ）は共にカラ
ムデコーダを表わしている。７ビツトの情報により、12
8カラムの中から１カラムを選択する。

８個のANDゲート40と16個のANDゲート42の出力が128
個ANDゲート41の入力に接続される。ANDゲート41の出力
信号はメモリセルアレーに向い、１本のメモリセルカラ
ムを選択する。符号43はアクセス抑止信号を発生するNA
NDゲート（第３図のNANDゲート24−７に対応する）であ
るが、その出力信号は第９図（ａ）（ｂ）の場合はデコ
ーダの１段目のゲートであるANDゲート42に入力されて
おり、第９図（ｂ）（ｄ）の場合にはデコーダの２段目
のゲートであるANDゲート41に入力される。ANDゲート44
はメモリブロツク選択のゲートであり、２ビツト入力の
場合、2²ブロツク＝４ブロツクの構成に対応できる。

冗長メモリセルをアクセスする場合には欠陥メモリセ
ルのアクセスを抑止するため、NANDゲート43の出力をLo
wにすることが必要であるが、第９図（ａ），（ｃ）の
従来技術の場合には、NANDゲート43とANDゲート42が直
列なためNANDゲート43の遅延時間がANDゲート42、ANDゲ
ート41の遅延時間に加えられることになり、全体の遅延
時間がその分増加する。しかし第９図（ｂ），（ｄ）の
場合には、NANDゲート43はANDゲート42と並列になつて
いるため、NANDゲート43の遅延時間はトータルの遅延時
間を増加させない。

このことにより、本構成がメモリアクセスの高速化を
可能にしている。

［実施例７］第10図は、１部のメモリブロツクのみに冗長メモリセ
ルを含む（すなわち、全てのメモリブロツクに冗長メモ
リセルを含むわけではない）場合のカラムデコーダの構
成例である。すなわち、第６図におけるＹデコーダ５と
冗長プログラム回路（照合回路）71と冗長メモリ選択プ
ログラム回路72の構成を示した図である。

本図ではメモリブロツクは16分割されており、16メモ
リブロツクのうちの１つが選択される。この選択を行な
うのがNANDゲート49とNORゲート50である。すなわちNAN
Dゲート49に入力される4bitの情報によつて16個のメモ
リブロツクの内のどれが選択されるかを決める。NANDゲ
ート49とNORゲート50の回路ブロツク70は各メモリブロ
ツクに１つずつある。選択されているメモリブロツクに
ある回路ブロツク70の出力のみが“H"になつて２段目の
デコーダ41に伝達される。

通常メモリセル４の他の冗長メモリセル７を含むメモ
リブロツクを「冗長メモリブロツク601」と呼び、通常
メモリセルのみで冗長メモリを含まないメモリブロツク
を「通常メモリブロツク602」と呼ぶ。

符号61は通常メモリブロツク602とＹデコーダ（5,6）
の構成を示す回路ブロツクであり、符号62は冗長メモリ
ブロツク601のＹデコーダ（5,6,13）の構成を示す回路
ブロツクである。

符号71は、欠陥メモリセル７のアクセス禁止信号発生
回路（欠陥アドレス照合回路）ブロツクである。回路ブ
ロツク71も回路ブロツク70と同様に各メモリブロツク
（第６図の601,602）に１つずつあり、欠陥メモリセル
のアドレスが入力されると、出力を“L"にすることによ
り、そのメモリブロツク中の通常メモリセルを非選択に
する機能を持つている。

符号48はプログラム素子であり、左の４つの入力48−
１と右の出力48−２の接続関係を変化させることにより
欠陥メモリセルの位置に対応してプログラムを可能とし
ている。プログラム素子48は、第４図に示したプログラ
ムヒユーズ回路24によつて実現できる。

符号72は第６図に示す冗長メモリ選択プログラム回路
72に対応するものであり、冗長メモリブロツク601のみ
にあり、冗長メモリセル選択信号発生回路（欠陥アドレ
ス照合回路）とも称する。冗長メモリセル選択信号発生
回路72も、冗長メモリブロツク601の１個につき１個ず
つある。冗長メモリセル選択信号発生回路72の機能は、
入力されたアドレスが欠陥メモリセルのアドレスである
かどうかを判断し、もしこれが欠陥メモリセルのアドレ
スであつたら、冗長メモリセル選択信号発生回路72の出
力72−１は“H"となり、冗長メモリセル選択用NADゲー
ト54へ入力される。冗長メモリセル選択用ANDゲート54
では、１段目NADゲート46の出力と出力72−１のANDをと
る。そのANDが‘H'の場合、冗長メモリセル選択信号線5
5が活性化され、その結果として、冗長メモリセルが選
択される。

冗長メモリセル選択信号発生回路72がアクセス禁止信
号発生回路71と異なる点は、その出力の“H",“L₁"が異
なること、すなわち冗長メモリセル選択信号発生回路72
の出力は欠陥メモリアドレスが入力された時“H"にな
り、アクセス禁止信号発生回路71の出力は欠陥メモリア
ドレスの時、“L"になる点である。

アクセス禁止信号発生回路71と冗長メモリセル選択信
号発生回路72の第２の相異点は、その入力の情報量であ
る。アクセス禁止信号発生回路71は各メモリブロツク毎
に設けられているため、そのアドレスの指定は、メモリ
ブロツク内のアドレス情報（第12図（ｂ）に示された情
報）のみを入力すれば良い。しかし、冗長メモリセル選
択信号発生回路72は各メモリマツトごとにあるわけでは
ないので、その冗長メモリセルがおきかえる欠陥セルが
どのメモリブロツクに含まれるかと言う情報すなわちメ
モリブロツクのアドレスの情報も入力する必要がある。
すなわち第12図（ａ）の情報を入力しなければならな
い。

また、本構成例では、アクセス抑止信号発生ゲート43
が、他の論理ゲート46,47と並列に動作するため、アク
セス抑止信号発生回路の遅延時間が全体の遅延時間の増
加につながらないという効果がある。

第11図は、メモリ装置の全体説明図である。アドレス
バツフア１は、入力されたアドレス入力50に基づいてア
ドレス信号へ変換しＸデコーダ２およびＹデコーダ５へ
伝達する。入力されたアドレス信号に基づいて、Ｘデコ
ーダ２によつてワード線が選択され、かつＹデコーダ５
によつてデータ線が選択されることにより、メモリセル
アレー中の所定のメモリセルが選択され、センスアンプ
を介して出力バツフア52へ伝達され、出力データ53とし
て出力される。

このメモリ装置に対して、上述した本発明の実施例の
構成を適用することによつて、高速動作可能な冗長メモ
リ装置が得られる。

本発明の冗長メモリ装置及び冗長メモリ装置の方式
は、第11図に示したような単体の半導体メモリ装置のみ
ならず、例えば、中央演算ユニツト（CPU）を含み欠陥
救済の必要な半導体メモリ装置を含むマイクロプロセツ
サ等においても用いられる。

〔発明の効果〕

本発明によれば、冗長メモリセルアレーへのアクセス
を高速とできるので、高速動作可能な冗長メモリ装置を
得ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示す図、第２図
は従来の欠陥救済技術による冗長メモリの構成を示す
図、第３図は本発明のプログラム回路部の詳細を示す
図、第４図はヒユーズ回路部の詳細を示す図、第５図は
本発明の第２の実施例の構成を示す図、第６図は本発明
の第３の実施例の構成を示す図、第７図は本発明の第４
の実施例の構成を示す図、第８図は本発明の第５の実施
例の構成を示す図、第９図は従来のデコーダ回路及び本
発明のデコーダ回路を示す図、第10図は第６図の周辺回
路の具体的構成図、第11図は一般のメモリ装置の全体構
成概略図、第12図はアドレス情報の一例を示す図であ
る。１……入力バツフア、２……Ｘデコーダ、４……メモリ
セルアレー、５……Ｙデコーダ、６……冗長プログラム
回路、７……冗長メモリセルアレイ、８……アドレス信
号、12,55……冗長メモリセルアクセス信号、21,41……
２段目ANDゲート、24……プログラムヒユーズ回路、71
……アクセス禁止信号発生回路、72……冗長メモリセル
選択信号発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者平石厚茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者岩村将弘茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者小林裕茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者山内辰美茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者高橋茂茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者本橋光一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体設計開発センタ内 (56)参考文献特開昭63−160095（ＪＰ，Ａ) 特開昭58−68296（ＪＰ，Ａ) 特開昭61−999（ＪＰ，Ａ) 特開昭62−250600（ＪＰ，Ａ) 特開昭61−168051（ＪＰ，Ａ) 特開昭56−77997（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】データを保持するための複数のメモリセル
アレイと、上記メモリセルアレイごとに設けられ上記メモリセルア
レイの欠陥の生じた部分を代替する冗長メモリセルアレ
イと、上記メモリセルアレイごとに設けられ、第１段目の論理
ゲートと上記第１段目の論理ゲートよりも上記メモリセ
ルアレイ側の第２段目の論理ゲートとを有し、入力され
たアドレスによってアクセスを検出した場合、そのメモ
リセルアレイ内のデータの書き込みまたは読み出し位置
を指定するデコーダと、上記メモリセルアレイごとに設けられ、そのメモリセル
アレイの欠陥アドレスを保持し、入力されたアドレスと
上記欠陥アドレスとの一致を検出し、一致すれば、アク
セス抑止信号を上記第２段目の論理ゲートに入力して上
記デコーダによるそのメモリセルへのアクセスを停止
し、上記入力されたアドレスを対応する冗長メモリセル
アレイのアドレスに変換し、その冗長メモリセルアレイ
へのアクセスを行う冗長メモリセルアレイアクセス信号
を出力して上記冗長メモリセルアレイをアクセスする冗
長プログラム回路部とを有し、上記メモリセルアレイごとに、対応するデコーダと冗長
プログラム部、及びそのメモリセルアレイを含むブロッ
クが選択されたか否かを表す選択信号を発生する選択信
号発生手段が設けられ、各メモリセルアレイに対応するデコーダ及び冗長プログ
ラム回路部は、対応する上記選択信号発生手段が発生す
る選択信号に基づいて動作することを特徴とする冗長メ
モリを有する半導体記憶装置。
【請求項２】請求項１において、上記冗長メモリセルア
レイは上記メモリセルアレイごとに複数設けられること
を特徴とする冗長メモリを有する半導体記憶装置。
【請求項３】請求項１または２において、上記冗長プロ
グラム回路部は、上記欠陥アドレスを保持するプログラ
ム素子を有することを特徴とする冗長メモリを有する半
導体記憶装置。