JPH07192491A - 半導体メモリ装置のロー冗長方法及びそのための回路 - Google Patents
半導体メモリ装置のロー冗長方法及びそのための回路Info
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- JPH07192491A JPH07192491A JP6284712A JP28471294A JPH07192491A JP H07192491 A JPH07192491 A JP H07192491A JP 6284712 A JP6284712 A JP 6284712A JP 28471294 A JP28471294 A JP 28471294A JP H07192491 A JPH07192491 A JP H07192491A
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- G11C29/702—Masking faults in memories by using spares or by reconfiguring by replacing auxiliary circuits, e.g. spare voltage generators, decoders or sense amplifiers, to be used instead of defective ones
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
Abstract
(57)【要約】
【目的】 ダブルローデコーダを採用した半導体メモリ
装置について、冗長効率が高く歩留りを向上させ得るロ
ー冗長回路を提供する。 【構成】 ヒューズボックス４６、４８は、メモリセル
アレイブロック３２の両側に配置されたスペアローデコ
ーダ４２、４４に対し１つずつ設けられ、それぞれメイ
ンローデコーダ３８、４０に入力されるローアドレス信
号をすべて入力とし、ヒューズによる冗長プログラムで
不良該当アドレス指定時にスペアローデコーダを動作さ
せる制御信号ＲＥＤ１、ＲＥＤ２を出力する。ロー冗長
制御回路５０は、制御信号ＲＥＤ１、ＲＥＤ２に応じて
メインローデコーダの動作抑止を行うと共にスペアロー
デコーダを動作可能とする。従来ではローデコーダ３８
のワード線５２Ａ、５２Ｂ及び５６Ａ、５６Ｂの両方が
短絡不良の場合、スペアローデコーダ４４を使用するこ
とができず冗長を行えなかったが、本発明によると、ス
ペアローデコーダ４２、４４を両方とも動作させて冗長
を行え冗長効率が向上する。
装置について、冗長効率が高く歩留りを向上させ得るロ
ー冗長回路を提供する。 【構成】 ヒューズボックス４６、４８は、メモリセル
アレイブロック３２の両側に配置されたスペアローデコ
ーダ４２、４４に対し１つずつ設けられ、それぞれメイ
ンローデコーダ３８、４０に入力されるローアドレス信
号をすべて入力とし、ヒューズによる冗長プログラムで
不良該当アドレス指定時にスペアローデコーダを動作さ
せる制御信号ＲＥＤ１、ＲＥＤ２を出力する。ロー冗長
制御回路５０は、制御信号ＲＥＤ１、ＲＥＤ２に応じて
メインローデコーダの動作抑止を行うと共にスペアロー
デコーダを動作可能とする。従来ではローデコーダ３８
のワード線５２Ａ、５２Ｂ及び５６Ａ、５６Ｂの両方が
短絡不良の場合、スペアローデコーダ４４を使用するこ
とができず冗長を行えなかったが、本発明によると、ス
ペアローデコーダ４２、４４を両方とも動作させて冗長
を行え冗長効率が向上する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特
に、ダブルローデコーダ（double row decoder）を備え
た半導体メモリ装置におけるロー冗長方法とそのための
回路に関するものである。
に、ダブルローデコーダ（double row decoder）を備え
た半導体メモリ装置におけるロー冗長方法とそのための
回路に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ等のダイナミック型のメモリ装
置は、ＳＲＡＭやＲＯＭ等のメモリ装置に比べ集積度の
面で有利なため、４倍程度先立って大容量化が進んでい
る。現段階のＤＲＡＭでは、６４Ｍ（Ｍ＝２20）乃至２
５６Ｍ級の開発が行われているが、その容量は今後ます
ます増加していくことが予想される。
置は、ＳＲＡＭやＲＯＭ等のメモリ装置に比べ集積度の
面で有利なため、４倍程度先立って大容量化が進んでい
る。現段階のＤＲＡＭでは、６４Ｍ（Ｍ＝２20）乃至２
５６Ｍ級の開発が行われているが、その容量は今後ます
ます増加していくことが予想される。
【０００３】このように容量を増加させる反面、ある程
度のサイズのチップ内に各構成素子を集積化しなければ
ならないので、各構成素子のサイズ、配線幅等はより縮
小されている。そして、これに合わせて電源電圧のレベ
ルも素子保護のため低められてきている。このような条
件を満たした製品の製造は実際に非常に困難なもとなっ
てきており、改善すべき各種問題点が発生している。そ
のうちの重要なものの１つは、サブミクロン級にまで縮
小されることに伴うメモリセルの不良やワード線等の短
絡による不良の発生率が高くなることである。この不良
発生率は集積度に比例して増加していき、歩留りの大幅
な低下という結果を招く。
度のサイズのチップ内に各構成素子を集積化しなければ
ならないので、各構成素子のサイズ、配線幅等はより縮
小されている。そして、これに合わせて電源電圧のレベ
ルも素子保護のため低められてきている。このような条
件を満たした製品の製造は実際に非常に困難なもとなっ
てきており、改善すべき各種問題点が発生している。そ
のうちの重要なものの１つは、サブミクロン級にまで縮
小されることに伴うメモリセルの不良やワード線等の短
絡による不良の発生率が高くなることである。この不良
発生率は集積度に比例して増加していき、歩留りの大幅
な低下という結果を招く。
【０００４】また他にも、メモリセルの選択を行うため
のローデコーダに関する問題がある。この問題を以下詳
しく説明する。
のローデコーダに関する問題がある。この問題を以下詳
しく説明する。
【０００５】ＤＲＡＭのメモリセルは、１つのストレー
ジキャパシタと１つのアクセストランジスタとから構成
される。そしてワード線によりアクセストランジスタを
ＯＮ／ＯＦＦさせてキャパシタへの書込／読出を制御す
る。したがって、ローデコーダには、多数のアクセスト
ランジスタを駆動できるように１本のワード線につき１
つのワード線ドライバが設けられる。そのため、大容量
化すればするほどワード線ドライバ、すなわちローデコ
ーダの占める面積は大きくなる。つまり、大容量化が進
むほどローデコーダの集積に関する設計は難くなってく
る。
ジキャパシタと１つのアクセストランジスタとから構成
される。そしてワード線によりアクセストランジスタを
ＯＮ／ＯＦＦさせてキャパシタへの書込／読出を制御す
る。したがって、ローデコーダには、多数のアクセスト
ランジスタを駆動できるように１本のワード線につき１
つのワード線ドライバが設けられる。そのため、大容量
化すればするほどワード線ドライバ、すなわちローデコ
ーダの占める面積は大きくなる。つまり、大容量化が進
むほどローデコーダの集積に関する設計は難くなってく
る。
【０００６】このようなローデコーダの集積問題を解決
するために、ダブルローデコーダの技術が提示されてい
る。これは、ワード線を選択するローデコーダをメモリ
セルアレイの両側に配置するようにした技術である。例
えば、１つの単位メモリセルアレイの片側に第１ワード
線群を選択する第１ローデコーダを設置し、そしてメモ
リセルの反対側に第１ワード線に隣接した第２ワード線
群を選択する第２ローデコーダを設置するようにしてい
る。このような配置方法によれば、ワード線のピッチを
より小さくすることができ、またワード線ドライバを構
成するトランジスタを形成するための面積を相対的に増
やすことができるので、集積度の向上を図れるという利
点がある。
するために、ダブルローデコーダの技術が提示されてい
る。これは、ワード線を選択するローデコーダをメモリ
セルアレイの両側に配置するようにした技術である。例
えば、１つの単位メモリセルアレイの片側に第１ワード
線群を選択する第１ローデコーダを設置し、そしてメモ
リセルの反対側に第１ワード線に隣接した第２ワード線
群を選択する第２ローデコーダを設置するようにしてい
る。このような配置方法によれば、ワード線のピッチを
より小さくすることができ、またワード線ドライバを構
成するトランジスタを形成するための面積を相対的に増
やすことができるので、集積度の向上を図れるという利
点がある。
【０００７】ところが、ダブルローデコーダを採用した
場合、メモリセルやワード線短絡による不良が発生した
際の冗長効率があまりよくないという問題がある。集積
度が増してワード線ピッチが小さくなるほどワード線短
絡の発生率は増加するので、より高集積化されるメモリ
装置ではこの点を改善しておかなければならない。これ
について具体的に説明する。
場合、メモリセルやワード線短絡による不良が発生した
際の冗長効率があまりよくないという問題がある。集積
度が増してワード線ピッチが小さくなるほどワード線短
絡の発生率は増加するので、より高集積化されるメモリ
装置ではこの点を改善しておかなければならない。これ
について具体的に説明する。
【０００８】図１０は、ダブルローデコーダを採用した
メモリ装置のロー冗長についての説明図である。同図に
示すのは、この分野でよく知られたヒューズボックスを
使用して冗長を行う構成のもので、ヒューズボックス内
のヒューズ切断により内部アドレスのデコーディングを
制御して冗長を行う技術である。
メモリ装置のロー冗長についての説明図である。同図に
示すのは、この分野でよく知られたヒューズボックスを
使用して冗長を行う構成のもので、ヒューズボックス内
のヒューズ切断により内部アドレスのデコーディングを
制御して冗長を行う技術である。
【０００９】セルアレイ領域３０内に多数のメモリセル
アレイブロック２Ａ、２Ｂ、……、２Ｃが形成されてお
り、各メモリセルアレイブロックは、メインメモリセル
アレイ４Ａ、４Ｂ、……、４Ｃとスペアメモリセルアレ
イ６Ａ、６Ｂ、……６Ｃとを有している。
アレイブロック２Ａ、２Ｂ、……、２Ｃが形成されてお
り、各メモリセルアレイブロックは、メインメモリセル
アレイ４Ａ、４Ｂ、……、４Ｃとスペアメモリセルアレ
イ６Ａ、６Ｂ、……６Ｃとを有している。
【００１０】ここで、スペアローデコーダ１２Ａは２本
のスペアワード線２６Ａ、２６Ｂを備え、スペアローデ
コーダ１４Ａは２本のスペアワード線２８Ａ、２８Ｂを
備えると仮定する（その他も同様とする）。すなわち、
各スペアローデコーダ１２Ａ、１４Ａで、それぞれメイ
ンローデコーダ８Ａ、１０Ａにより選択されるメインワ
ード線の２本ずつの冗長を行えると仮定する。この場
合、例えばメインローデコーダ８Ａに接続されたメイン
ワード線２０Ａ、２０Ｂが短絡したとすると、メインロ
ーデコーダ８Ａに対するローアドレス信号を入力とする
ヒューズボックス１６Ａの対応するヒューズを切断する
ことにより内部アドレスのデコーディングを制御するこ
とで、メインワード線２０Ａ、２０Ｂは、スペアローデ
コーダ１２Ａに接続されたスペアワード線２６Ａ、２６
Ｂに置換えられ、救済される。また、メインローデコー
ダ１０Ａに接続されたメインワード線２２Ａ、２２Ｂが
短絡したとすると、メインローデコーダ１０Ａに対する
ローアドレス信号を入力とするヒューズボックス１８Ａ
の対応するヒューズを切断することにより内部アドレス
のデコーディングを制御することで、メインワード線２
２Ａ、２２Ｂは、スペアローデコーダ１４Ａに接続され
たスペアワード線２８Ａ、２８Ｂに置換えられ、救済さ
れる。このような冗長は、他のメモリセルアレイブロッ
クでも同様に行われる。
のスペアワード線２６Ａ、２６Ｂを備え、スペアローデ
コーダ１４Ａは２本のスペアワード線２８Ａ、２８Ｂを
備えると仮定する（その他も同様とする）。すなわち、
各スペアローデコーダ１２Ａ、１４Ａで、それぞれメイ
ンローデコーダ８Ａ、１０Ａにより選択されるメインワ
ード線の２本ずつの冗長を行えると仮定する。この場
合、例えばメインローデコーダ８Ａに接続されたメイン
ワード線２０Ａ、２０Ｂが短絡したとすると、メインロ
ーデコーダ８Ａに対するローアドレス信号を入力とする
ヒューズボックス１６Ａの対応するヒューズを切断する
ことにより内部アドレスのデコーディングを制御するこ
とで、メインワード線２０Ａ、２０Ｂは、スペアローデ
コーダ１２Ａに接続されたスペアワード線２６Ａ、２６
Ｂに置換えられ、救済される。また、メインローデコー
ダ１０Ａに接続されたメインワード線２２Ａ、２２Ｂが
短絡したとすると、メインローデコーダ１０Ａに対する
ローアドレス信号を入力とするヒューズボックス１８Ａ
の対応するヒューズを切断することにより内部アドレス
のデコーディングを制御することで、メインワード線２
２Ａ、２２Ｂは、スペアローデコーダ１４Ａに接続され
たスペアワード線２８Ａ、２８Ｂに置換えられ、救済さ
れる。このような冗長は、他のメモリセルアレイブロッ
クでも同様に行われる。
【００１１】このような方式において、メインローデコ
ーダ８Ａに接続されたメインワード線２０Ａ、２０Ｂ及
び２４Ａ、２４Ｂがそれぞれ短絡したとすると、２対の
うち１対はスペアワード線２６Ａ、２６Ｂにより救済し
得るが、もう１対のワード線は、すでにスペアワード線
２６Ａ、２６Ｂを使用しているので救済できない。すな
わち、ダブルローデコーダを採用した従来のメモリ装置
においては、片側のメインローデコーダで発生した不良
ワード線数が対応するスペアローデコーダで救済できる
ワード線数以上となる場合、他方のメインローデコーダ
に対応するスペアローデコーダのスペアワード線に余裕
があっても冗長を行えない。大容量化が進んで集積度が
高まるにつれて短絡不良等の発生率は増加する傾向にあ
るため、歩留りを向上させるうえでもこのような冗長効
率の向上は非常に重要である。
ーダ８Ａに接続されたメインワード線２０Ａ、２０Ｂ及
び２４Ａ、２４Ｂがそれぞれ短絡したとすると、２対の
うち１対はスペアワード線２６Ａ、２６Ｂにより救済し
得るが、もう１対のワード線は、すでにスペアワード線
２６Ａ、２６Ｂを使用しているので救済できない。すな
わち、ダブルローデコーダを採用した従来のメモリ装置
においては、片側のメインローデコーダで発生した不良
ワード線数が対応するスペアローデコーダで救済できる
ワード線数以上となる場合、他方のメインローデコーダ
に対応するスペアローデコーダのスペアワード線に余裕
があっても冗長を行えない。大容量化が進んで集積度が
高まるにつれて短絡不良等の発生率は増加する傾向にあ
るため、歩留りを向上させるうえでもこのような冗長効
率の向上は非常に重要である。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、ダブルローデコーダを採用した半導体メモリ装置
について、冗長効率が高く歩留りを向上させ得るロー冗
長方法とそのための回路を提供することにある。具体的
には、片側のメインローデコーダにおいて不良の発生し
たワード線を、他方のメインデコーダに対応したスペア
ローデコーダのスペアワード線で冗長できるようなロー
冗長方法とそのための回路を提供するものである。
的は、ダブルローデコーダを採用した半導体メモリ装置
について、冗長効率が高く歩留りを向上させ得るロー冗
長方法とそのための回路を提供することにある。具体的
には、片側のメインローデコーダにおいて不良の発生し
たワード線を、他方のメインデコーダに対応したスペア
ローデコーダのスペアワード線で冗長できるようなロー
冗長方法とそのための回路を提供するものである。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、各メモリセルアレイブロックの両側
に配置された第１及び第２メインローデコーダと、これ
らメインローデコーダに対応させて設けた第１及び第２
スペアローデコーダと、を有する半導体メモリ装置のロ
ー冗長方法について、該当メモリセルアレイブロックに
対するすべてのローアドレス信号を第１ヒューズボック
スへ入力し、該第１ヒューズボックス内のローアドレス
信号入力経路に設けたヒューズを切断することで冗長プ
ログラムを行って不良該当アドレス信号の入力時に第１
スペアローデコーダへ制御信号を出力する第１過程と、
該当メモリセルアレイブロックに対するすべてのローア
ドレス信号を第２ヒューズボックスへ入力し、該第２ヒ
ューズボックス内のローアドレス信号入力経路に設けた
ヒューズを切断することで冗長プログラムを行って不良
該当アドレス信号の入力時に第２スペアローデコーダへ
制御信号を出力する第２過程と、第１及び第２ヒューズ
ボックスの制御信号をロー冗長制御回路により組合せ、
その結果を第１及び第２メインローデコーダに出力して
動作制御すると共に第１及び第２スペアローデコーダに
出力して動作制御する第３過程と、を含む方法とするこ
とを特徴とする
るために本発明は、各メモリセルアレイブロックの両側
に配置された第１及び第２メインローデコーダと、これ
らメインローデコーダに対応させて設けた第１及び第２
スペアローデコーダと、を有する半導体メモリ装置のロ
ー冗長方法について、該当メモリセルアレイブロックに
対するすべてのローアドレス信号を第１ヒューズボック
スへ入力し、該第１ヒューズボックス内のローアドレス
信号入力経路に設けたヒューズを切断することで冗長プ
ログラムを行って不良該当アドレス信号の入力時に第１
スペアローデコーダへ制御信号を出力する第１過程と、
該当メモリセルアレイブロックに対するすべてのローア
ドレス信号を第２ヒューズボックスへ入力し、該第２ヒ
ューズボックス内のローアドレス信号入力経路に設けた
ヒューズを切断することで冗長プログラムを行って不良
該当アドレス信号の入力時に第２スペアローデコーダへ
制御信号を出力する第２過程と、第１及び第２ヒューズ
ボックスの制御信号をロー冗長制御回路により組合せ、
その結果を第１及び第２メインローデコーダに出力して
動作制御すると共に第１及び第２スペアローデコーダに
出力して動作制御する第３過程と、を含む方法とするこ
とを特徴とする
【００１４】このようなロー冗長方法を可能とするロー
冗長回路は、メモリセルアレイブロックに対するローア
ドレス信号をすべて入力とし、各ローアドレス信号の入
力経路に設けたヒューズの切断により冗長プログラムを
行うようにされ、不良該当アドレス信号の入力時に第１
スペアローデコーダに制御信号を出力する第１ヒューズ
ボックスと、メモリセルアレイブロックに対するローア
ドレス信号をすべて入力とし、各ローアドレス信号の入
力経路に設けたヒューズの切断により冗長プログラムを
行うようにされ、不良該当アドレス信号の入力時に第２
スペアローデコーダに制御信号を出力する第２ヒューズ
ボックスと、第１及び第２ヒューズボックスによる各制
御信号を受け、これに応答して第１及び第２メインロー
デコーダを非活性化すると共に第１及び第２スペアロー
デコーダを動作可能とする冗長制御信号を発生するロー
冗長制御回路と、を備える構成とする。
冗長回路は、メモリセルアレイブロックに対するローア
ドレス信号をすべて入力とし、各ローアドレス信号の入
力経路に設けたヒューズの切断により冗長プログラムを
行うようにされ、不良該当アドレス信号の入力時に第１
スペアローデコーダに制御信号を出力する第１ヒューズ
ボックスと、メモリセルアレイブロックに対するローア
ドレス信号をすべて入力とし、各ローアドレス信号の入
力経路に設けたヒューズの切断により冗長プログラムを
行うようにされ、不良該当アドレス信号の入力時に第２
スペアローデコーダに制御信号を出力する第２ヒューズ
ボックスと、第１及び第２ヒューズボックスによる各制
御信号を受け、これに応答して第１及び第２メインロー
デコーダを非活性化すると共に第１及び第２スペアロー
デコーダを動作可能とする冗長制御信号を発生するロー
冗長制御回路と、を備える構成とする。
【００１５】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図面中の同じ部分には可
能な限り同じ符号を付している。以下の説明において、
メインローデコーダ、スペアローデコーダ、ワード線ブ
ースティング信号発生回路、ヒューズボックス等の特定
詳細を本発明のより全般的な理解を助けるために示して
いるが、本発明はそれらに限定されるものではないこと
は当然である。
参照して詳細に説明する。尚、図面中の同じ部分には可
能な限り同じ符号を付している。以下の説明において、
メインローデコーダ、スペアローデコーダ、ワード線ブ
ースティング信号発生回路、ヒューズボックス等の特定
詳細を本発明のより全般的な理解を助けるために示して
いるが、本発明はそれらに限定されるものではないこと
は当然である。
【００１６】ここで使用される“メイン（main）”は
『正規』あるいは『主』の意味合いで用いられ、例えば
メインメモリセルアレイはノーマルメモリセルアレイと
も呼ばれ、正規のメモリセルをマトリックス状に配列し
たセルアレイである。また、“スペア（spare ）”は
『補助』あるいは『余分』の意味をもつものとする。
『正規』あるいは『主』の意味合いで用いられ、例えば
メインメモリセルアレイはノーマルメモリセルアレイと
も呼ばれ、正規のメモリセルをマトリックス状に配列し
たセルアレイである。また、“スペア（spare ）”は
『補助』あるいは『余分』の意味をもつものとする。
【００１７】図１に、ダブルローデコーダを採用した半
導体メモリ装置において本発明によるロー冗長方法を適
用した場合の一例をブロック図で示す。同図は、メモリ
装置に存在する多数のメモリセルアレイブロックの中の
１つを代表的に示しており、このようなメモリセルアレ
イブロックは、仕様に従って特定の方向に、あるいは行
と列方向に多数形成される。勿論、メモリセルアレイ内
に存在するワード線の数は同図の本数に限られるもので
はなく多数存在している。
導体メモリ装置において本発明によるロー冗長方法を適
用した場合の一例をブロック図で示す。同図は、メモリ
装置に存在する多数のメモリセルアレイブロックの中の
１つを代表的に示しており、このようなメモリセルアレ
イブロックは、仕様に従って特定の方向に、あるいは行
と列方向に多数形成される。勿論、メモリセルアレイ内
に存在するワード線の数は同図の本数に限られるもので
はなく多数存在している。
【００１８】このメモリ装置は、メインメモリセルアレ
イ３４及びスペアメモリセルアレイ３６からなるメモリ
セルアレイブロック３２と、メインメモリセルアレイ３
４のメインワード線５２Ａ、５２Ｂ、５６Ａ、５６Ｂを
接続する第１メインローデコーダ３８と、メインワード
線５２Ａ、５２Ｂ、５６Ａ、５６Ｂとインタリーブ（in
terleave）配列されたメインワード線５４Ａ、５４Ｂ、
５８Ａ、５８Ｂを接続する第２メインローデコーダ４０
と、スペアメモリセルアレイ３６のスペアワード線６０
Ａ、６０Ｂを接続する第１スペアローデコーダ４２と、
スペアメモリセルアレイ３６のスペアワード線６２Ａ、
６２Ｂを接続する第２スペアローデコーダ４４と、を備
えている。
イ３４及びスペアメモリセルアレイ３６からなるメモリ
セルアレイブロック３２と、メインメモリセルアレイ３
４のメインワード線５２Ａ、５２Ｂ、５６Ａ、５６Ｂを
接続する第１メインローデコーダ３８と、メインワード
線５２Ａ、５２Ｂ、５６Ａ、５６Ｂとインタリーブ（in
terleave）配列されたメインワード線５４Ａ、５４Ｂ、
５８Ａ、５８Ｂを接続する第２メインローデコーダ４０
と、スペアメモリセルアレイ３６のスペアワード線６０
Ａ、６０Ｂを接続する第１スペアローデコーダ４２と、
スペアメモリセルアレイ３６のスペアワード線６２Ａ、
６２Ｂを接続する第２スペアローデコーダ４４と、を備
えている。
【００１９】そしてさらに、アドレス信号を受け、その
入力経路に設けたヒューズの切断により、不良該当のア
ドレス信号が発生した場合に制御信号ＲＥＤ１を第１ス
ペアローデコーダ４２に出力する第１ヒューズボックス
４６と、同様にしてヒューズの切断により制御信号ＲＥ
Ｄ２を第２スペアローデコーダ４４に出力する第２ヒュ
ーズボックス４８と、第１ヒューズボックス４６及び第
２ヒューズボックス４８による各制御信号ＲＥＤ１、Ｒ
ＥＤ２を入力として組合せ、その入力レベルに応答して
第１スペアローデコーダ４２及び第２スペアローデコー
ダ４４に冗長制御信号φＲＲＥを出力するロー冗長制御
回路５０と、をデコーディング部に備えている。
入力経路に設けたヒューズの切断により、不良該当のア
ドレス信号が発生した場合に制御信号ＲＥＤ１を第１ス
ペアローデコーダ４２に出力する第１ヒューズボックス
４６と、同様にしてヒューズの切断により制御信号ＲＥ
Ｄ２を第２スペアローデコーダ４４に出力する第２ヒュ
ーズボックス４８と、第１ヒューズボックス４６及び第
２ヒューズボックス４８による各制御信号ＲＥＤ１、Ｒ
ＥＤ２を入力として組合せ、その入力レベルに応答して
第１スペアローデコーダ４２及び第２スペアローデコー
ダ４４に冗長制御信号φＲＲＥを出力するロー冗長制御
回路５０と、をデコーディング部に備えている。
【００２０】その特徴を簡単に述べておくと、第１ヒュ
ーズボックス４６及び第２ヒューズボックス４８による
制御信号ＲＥＤ１、ＲＥＤ２の入力組合せにより、ロー
冗長制御回路５０が第１スペアローデコーダ４２及び第
２スペアローデコーダ４４の両方を動作可能にする冗長
制御信号φＲＲＥを出力し、これによる制御で、メイン
ワード線に不良が発生したとき、そのメインワード線が
第１、第２メインローデコーダ３８、４０のどちらに接
続されたものであっても両方のスペアローデコーダ４
２、４４での冗長が行えるようになっている。例えば、
第１メインローデコーダ３８に接続されたメインワード
線５２Ａ、５２Ｂ及び５６Ａ、５６Ｂに不良が発生した
ときに、第１ヒューズボックス４６、第２ヒューズボッ
クス４８のヒューズ切断情報に対応してロー冗長制御回
路５０から冗長制御信号φＲＲＥを発生することによ
り、第２スペアローデコーダ４４に接続されたスペアワ
ード線６２Ａ、６２Ｂでも冗長を行えるようになってい
る。その逆も同様である。
ーズボックス４６及び第２ヒューズボックス４８による
制御信号ＲＥＤ１、ＲＥＤ２の入力組合せにより、ロー
冗長制御回路５０が第１スペアローデコーダ４２及び第
２スペアローデコーダ４４の両方を動作可能にする冗長
制御信号φＲＲＥを出力し、これによる制御で、メイン
ワード線に不良が発生したとき、そのメインワード線が
第１、第２メインローデコーダ３８、４０のどちらに接
続されたものであっても両方のスペアローデコーダ４
２、４４での冗長が行えるようになっている。例えば、
第１メインローデコーダ３８に接続されたメインワード
線５２Ａ、５２Ｂ及び５６Ａ、５６Ｂに不良が発生した
ときに、第１ヒューズボックス４６、第２ヒューズボッ
クス４８のヒューズ切断情報に対応してロー冗長制御回
路５０から冗長制御信号φＲＲＥを発生することによ
り、第２スペアローデコーダ４４に接続されたスペアワ
ード線６２Ａ、６２Ｂでも冗長を行えるようになってい
る。その逆も同様である。
【００２１】このような冗長を可能とするデコーディン
グ部の具体的回路例について次に説明する。
グ部の具体的回路例について次に説明する。
【００２２】図２に示すのは、図１に示したヒューズボ
ックス４６（又は４８）の回路例である。同図には、説
明の便宜上、６個のローアドレス信号ＲＡｉ、ＲＡ（ｉ
＋１）、ＲＡ（ｉ＋２）、ＲＡ（ｉ＋３）、ＲＡ（ｉ＋
４）、ＲＡ（ｉ＋５）とその反転信号が入力されるもの
示しているが、この回路に入力されるアドレス信号数
は、１つのメインメモリセルアレイ３４に含まれるすべ
てのメインワード線数に対応したものとなる。ここで
は、便宜上、図２に示したローアドレス信号ＲＡｉ／バ
ーＲＡｉ、ＲＡ（ｉ＋１）／バーＲＡ（ｉ＋１）、ＲＡ
（ｉ＋２）／バーＲＡ（ｉ＋２）、ＲＡ（ｉ＋３）／バ
ーＲＡ（ｉ＋３）、ＲＡ（ｉ＋４）／バーＲＡ（ｉ＋
４）、ＲＡ（ｉ＋５）／バーＲＡ（ｉ＋５）の組合せか
ら、図１に示したメインメモリセルアレイ３４内のメイ
ンワード線を選択できるものとする。
ックス４６（又は４８）の回路例である。同図には、説
明の便宜上、６個のローアドレス信号ＲＡｉ、ＲＡ（ｉ
＋１）、ＲＡ（ｉ＋２）、ＲＡ（ｉ＋３）、ＲＡ（ｉ＋
４）、ＲＡ（ｉ＋５）とその反転信号が入力されるもの
示しているが、この回路に入力されるアドレス信号数
は、１つのメインメモリセルアレイ３４に含まれるすべ
てのメインワード線数に対応したものとなる。ここで
は、便宜上、図２に示したローアドレス信号ＲＡｉ／バ
ーＲＡｉ、ＲＡ（ｉ＋１）／バーＲＡ（ｉ＋１）、ＲＡ
（ｉ＋２）／バーＲＡ（ｉ＋２）、ＲＡ（ｉ＋３）／バ
ーＲＡ（ｉ＋３）、ＲＡ（ｉ＋４）／バーＲＡ（ｉ＋
４）、ＲＡ（ｉ＋５）／バーＲＡ（ｉ＋５）の組合せか
ら、図１に示したメインメモリセルアレイ３４内のメイ
ンワード線を選択できるものとする。
【００２３】ＰＭＯＳトランジスタ５２、ＮＭＯＳトラ
ンジスタ５８、６０、ヒューズ５４、インバータ６２、
６４は、ヒューズボックスの動作をエネーブルさせるた
めの回路である。これに入力される信号ＲＳＴはリセッ
ト信号で、冗長動作をエネーブルさせる信号である。例
えば、不良ワード線が発生するとリセット信号ＲＳＴの
印加及びマスタヒューズ５４の切断により冗長動作がエ
ネーブルされる。
ンジスタ５８、６０、ヒューズ５４、インバータ６２、
６４は、ヒューズボックスの動作をエネーブルさせるた
めの回路である。これに入力される信号ＲＳＴはリセッ
ト信号で、冗長動作をエネーブルさせる信号である。例
えば、不良ワード線が発生するとリセット信号ＲＳＴの
印加及びマスタヒューズ５４の切断により冗長動作がエ
ネーブルされる。
【００２４】ローアドレス信号ＲＡｉ／バーＲＡｉ〜Ｒ
Ａ（ｉ＋５）／バーＲＡ（ｉ＋５）の各入力各経路に
は、トランスファゲート７０、７２、……、９２のチャ
ネルが形成され、またトランスファゲート７０、７２、
……、９２の各ソース端子には、不良の発生したアドレ
ス情報に従って切断されるヒューズｆ１、ｆ２、……、
ｆ１２が接続されている。例えば、ローアドレス信号Ｒ
Ａｉが不良該当アドレスであると、ローアドレス信号バ
ーＲＡｉの入力経路にあるヒューズｆ２を切断する。し
たがって、不良該当のアドレス信号ＲＡｉはＮＡＮＤゲ
ート１２０を経てＮＯＲゲート１３４に入力され、その
結果、制御信号ＲＥＤ１（又はＲＥＤ２）が発生され
る。このヒューズボックスの回路構成における要点は、
ローウアドレス信号がメインメモリセルアレイ３４内の
すべてのワード線を選択できる数だけ入力されることに
あり、それ以外の回路構成は通常の技術であるので詳細
な説明は省略する。
Ａ（ｉ＋５）／バーＲＡ（ｉ＋５）の各入力各経路に
は、トランスファゲート７０、７２、……、９２のチャ
ネルが形成され、またトランスファゲート７０、７２、
……、９２の各ソース端子には、不良の発生したアドレ
ス情報に従って切断されるヒューズｆ１、ｆ２、……、
ｆ１２が接続されている。例えば、ローアドレス信号Ｒ
Ａｉが不良該当アドレスであると、ローアドレス信号バ
ーＲＡｉの入力経路にあるヒューズｆ２を切断する。し
たがって、不良該当のアドレス信号ＲＡｉはＮＡＮＤゲ
ート１２０を経てＮＯＲゲート１３４に入力され、その
結果、制御信号ＲＥＤ１（又はＲＥＤ２）が発生され
る。このヒューズボックスの回路構成における要点は、
ローウアドレス信号がメインメモリセルアレイ３４内の
すべてのワード線を選択できる数だけ入力されることに
あり、それ以外の回路構成は通常の技術であるので詳細
な説明は省略する。
【００２５】尚、図１を参照すると、第１スペアローデ
コーダ４２又は第２スペアローデコーダ４４には、対と
してスペアワード線が接続されているが、これは、ロー
冗長の場合、隣接するメインワード線の短絡による不良
の救済が主になるなためである。したがって、図２に示
すヒューズボックスの構成でも、１本のメインワード線
のみを選択するローアドレス信号に対する構成は不要と
してもよい。すなわち、対となるワード線を選択できる
ローアドレス信号の入力でよい。
コーダ４２又は第２スペアローデコーダ４４には、対と
してスペアワード線が接続されているが、これは、ロー
冗長の場合、隣接するメインワード線の短絡による不良
の救済が主になるなためである。したがって、図２に示
すヒューズボックスの構成でも、１本のメインワード線
のみを選択するローアドレス信号に対する構成は不要と
してもよい。すなわち、対となるワード線を選択できる
ローアドレス信号の入力でよい。
【００２６】図３は、ロー冗長制御回路５０の回路例を
示す。図２に示すような多数のヒューズボックスの出力
信号ＲＥＤ１、ＲＥＤ２、……、ＲＥＤｎを入力として
論理演算するＮＯＲゲート１４０を用い、冗長制御信号
φバーＲＲＥを出力する構成である。出力される冗長制
御信号φバーＲＲＥは、インバータ（図６の１７４）を
通じて冗長制御信号φＲＲＥとして第１スペアローデコ
ーダ４２及び第２スペアローデコーダ４４に供給され
る。この回路を図１に示した構成に当てはめると、ＮＯ
Ｒゲート１４０は、制御信号ＲＥＤ１、ＲＥＤ２を入力
とする２入力ＮＯＲゲートとされる。
示す。図２に示すような多数のヒューズボックスの出力
信号ＲＥＤ１、ＲＥＤ２、……、ＲＥＤｎを入力として
論理演算するＮＯＲゲート１４０を用い、冗長制御信号
φバーＲＲＥを出力する構成である。出力される冗長制
御信号φバーＲＲＥは、インバータ（図６の１７４）を
通じて冗長制御信号φＲＲＥとして第１スペアローデコ
ーダ４２及び第２スペアローデコーダ４４に供給され
る。この回路を図１に示した構成に当てはめると、ＮＯ
Ｒゲート１４０は、制御信号ＲＥＤ１、ＲＥＤ２を入力
とする２入力ＮＯＲゲートとされる。
【００２７】図４は、メインローデコーダ３８（又は４
０）におけるメインワード線ドライバの回路例を示す。
デコーディングされたローアドレス信号ＤＲＡｉｊ、Ｄ
ＲＡｋｌ、ＤＲＡｍｎの入力組合せによりメインワード
線（ＷＬ）を選択する回路構成である。これは良く知ら
れた回路構成で、例えば、本出願人により１９９３年８
月１１日付で韓国出願された特許出願第９３−１５１４
号『半導体メモリ装置のワード線駆動回路』に詳しく開
示されている。このようなメインローデコーダがメイン
メモリセルアレイ３４の両側に配置されてダブルローデ
コーダを構成する。
０）におけるメインワード線ドライバの回路例を示す。
デコーディングされたローアドレス信号ＤＲＡｉｊ、Ｄ
ＲＡｋｌ、ＤＲＡｍｎの入力組合せによりメインワード
線（ＷＬ）を選択する回路構成である。これは良く知ら
れた回路構成で、例えば、本出願人により１９９３年８
月１１日付で韓国出願された特許出願第９３−１５１４
号『半導体メモリ装置のワード線駆動回路』に詳しく開
示されている。このようなメインローデコーダがメイン
メモリセルアレイ３４の両側に配置されてダブルローデ
コーダを構成する。
【００２８】図５は、スペアローデコーダ４２（又は４
４）におけるスペアワード線ドライバの回路例を示す。
図４に示したメインローデコーダ３８（又は４０）の構
成と比較すると入力信号が異なるのみで、回路構成は同
様である。制御信号ＲＥＤ１（又はＲＥＤ２）はヒュー
ズボックス４６（又は４８）から出力される信号であ
り、信号φＲＲＥはロー冗長制御回路５０から出力され
る冗長制御信号φバーＲＲＥをインバータ１７４（図
６）で反転させた信号である。また、信号φＸＲＳはス
ペアワード線（ＳＷＬ）をリセットするための信号であ
る。トランジスタ１６０Ａに入力される信号ＲφバーＸ
ｉは、スペアワード線への電圧供給を可能とするための
スペアワード線ブースティング（boosting）信号であ
る。
４）におけるスペアワード線ドライバの回路例を示す。
図４に示したメインローデコーダ３８（又は４０）の構
成と比較すると入力信号が異なるのみで、回路構成は同
様である。制御信号ＲＥＤ１（又はＲＥＤ２）はヒュー
ズボックス４６（又は４８）から出力される信号であ
り、信号φＲＲＥはロー冗長制御回路５０から出力され
る冗長制御信号φバーＲＲＥをインバータ１７４（図
６）で反転させた信号である。また、信号φＸＲＳはス
ペアワード線（ＳＷＬ）をリセットするための信号であ
る。トランジスタ１６０Ａに入力される信号ＲφバーＸ
ｉは、スペアワード線への電圧供給を可能とするための
スペアワード線ブースティング（boosting）信号であ
る。
【００２９】図６に示すのは、図５に示すスペアワード
線ブースティング信号ＲφバーＸｉを発生するスペアワ
ード線ブースティング信号発生回路の例で、最下位（Ｌ
ＳＢ；least significant bits）ローアドレス信号ＲＡ
０、バーＲＡ０と冗長制御信号φバーＲＲＥとの組合せ
により動作するようにした回路である。冗長制御信号φ
バーＲＲＥはインバータ１７４を通じて反転され冗長制
御信号φＲＲＥとなる。そして、インバータ１７２を介
したローアドレス信号バーＲＡ０及び冗長制御信号φＲ
ＲＥがＮＡＮＤゲート１７８を通じて論理演算されて出
力され、これに応答して第１レベル変換回路１９３から
第１スペアワード線ブースティング信号ＲφバーＸ０が
出力される。また、インバータを介したローアドレス信
号ＲＡ０及び冗長制御信号φＲＲＥがＮＡＮＤゲート１
９４を通じ論理演算されて出力され、これに応答して第
２レベル変換回路２１１から第２スペアワード線ブース
ティング信号ＲφバーＸ１が出力される。第１レベル変
換回路１９３から出力される第１スペアワード線ブース
ティング信号ＲφバーＸ０は、図５のような第１スペア
ローデコーダ４２に出力される。そして、第２レベル変
換回路２１１から出力される第２スペアワード線ブース
ティング信号ＲφバーＸ１は、図５のような第２スペア
ローデコーダ４４に出力される。
線ブースティング信号ＲφバーＸｉを発生するスペアワ
ード線ブースティング信号発生回路の例で、最下位（Ｌ
ＳＢ；least significant bits）ローアドレス信号ＲＡ
０、バーＲＡ０と冗長制御信号φバーＲＲＥとの組合せ
により動作するようにした回路である。冗長制御信号φ
バーＲＲＥはインバータ１７４を通じて反転され冗長制
御信号φＲＲＥとなる。そして、インバータ１７２を介
したローアドレス信号バーＲＡ０及び冗長制御信号φＲ
ＲＥがＮＡＮＤゲート１７８を通じて論理演算されて出
力され、これに応答して第１レベル変換回路１９３から
第１スペアワード線ブースティング信号ＲφバーＸ０が
出力される。また、インバータを介したローアドレス信
号ＲＡ０及び冗長制御信号φＲＲＥがＮＡＮＤゲート１
９４を通じ論理演算されて出力され、これに応答して第
２レベル変換回路２１１から第２スペアワード線ブース
ティング信号ＲφバーＸ１が出力される。第１レベル変
換回路１９３から出力される第１スペアワード線ブース
ティング信号ＲφバーＸ０は、図５のような第１スペア
ローデコーダ４２に出力される。そして、第２レベル変
換回路２１１から出力される第２スペアワード線ブース
ティング信号ＲφバーＸ１は、図５のような第２スペア
ローデコーダ４４に出力される。
【００３０】図７は、図４に示したメインローデコーダ
３８（又は４０）に対するワード線ブースティング信号
φバーＸｉを発生するワード線ブースティング信号発生
回路の例を示す。この回路は、図６に示したレベル変換
回路１９３（２１１）と同様の回路構成を利用したもの
で、メモリセルアレイブロックを選択するブロック選択
信号ＢＬＳＩ、冗長制御信号φバーＲＲＥ、及びデコー
ディングされたローアドレス信号ＤＲＡ０１をＮＡＮＤ
ゲート２１２で論理演算して駆動される。この回路によ
り出力される信号φバーＸｉは、第１メインローデコー
ダ３８又は第２メインローデコーダ４０に備えられる図
４のようなメインワード線ドライバのワード線ブーステ
ィング信号φバーＸｉとして供給される。
３８（又は４０）に対するワード線ブースティング信号
φバーＸｉを発生するワード線ブースティング信号発生
回路の例を示す。この回路は、図６に示したレベル変換
回路１９３（２１１）と同様の回路構成を利用したもの
で、メモリセルアレイブロックを選択するブロック選択
信号ＢＬＳＩ、冗長制御信号φバーＲＲＥ、及びデコー
ディングされたローアドレス信号ＤＲＡ０１をＮＡＮＤ
ゲート２１２で論理演算して駆動される。この回路によ
り出力される信号φバーＸｉは、第１メインローデコー
ダ３８又は第２メインローデコーダ４０に備えられる図
４のようなメインワード線ドライバのワード線ブーステ
ィング信号φバーＸｉとして供給される。
【００３１】図８は、図７に示した回路の入力信号の１
つであるブロック選択信号ＢＬＳＩを供給するブロック
選択信号発生回路の回路例を示す。同図に示すように、
デコーディングされたローアドレス信号ＤＲＡ９〜ＤＲ
Ａ１２が供給されるが、これは、このローアドレス信号
ＤＲＡ９〜ＤＲＡ１１が、供給されるローアドレス信号
のうちで図１に示すメモリセルアレイブロック３２を選
択するアドレスに該当するからである。すなわち、メモ
リセルアレイブロック３２を選択するのがローアドレス
信号ＤＲＡ１１〜ＤＲＡ１４であれば、入力されるの
は、それらローアドレス信号ＤＲＡ１１〜ＤＲＡ１４と
なる。また、冗長制御信号φバーＲＲＥがＮＡＮＤゲー
ト２３２に供給されるが、これは、冗長時にＮＡＮＤゲ
ート２３２の出力をディスエーブルとし、メインローデ
コーダ３８、４０をディスエーブルとするためである。
つであるブロック選択信号ＢＬＳＩを供給するブロック
選択信号発生回路の回路例を示す。同図に示すように、
デコーディングされたローアドレス信号ＤＲＡ９〜ＤＲ
Ａ１２が供給されるが、これは、このローアドレス信号
ＤＲＡ９〜ＤＲＡ１１が、供給されるローアドレス信号
のうちで図１に示すメモリセルアレイブロック３２を選
択するアドレスに該当するからである。すなわち、メモ
リセルアレイブロック３２を選択するのがローアドレス
信号ＤＲＡ１１〜ＤＲＡ１４であれば、入力されるの
は、それらローアドレス信号ＤＲＡ１１〜ＤＲＡ１４と
なる。また、冗長制御信号φバーＲＲＥがＮＡＮＤゲー
ト２３２に供給されるが、これは、冗長時にＮＡＮＤゲ
ート２３２の出力をディスエーブルとし、メインローデ
コーダ３８、４０をディスエーブルとするためである。
【００３２】以上の図２〜図８を参照して、図１に示し
たメモリセルアレイブロック３２にける冗長動作を説明
する。この例の冗長においては、第１ヒューズボックス
４６及び第２ヒューズボックス４８に対し、それぞれ各
メインローデコーダを区別できるように、メインメモリ
セルアレイ３４のメインワード線を指定するすべてのロ
ーアドレス信号を入力し、プログラムできるようにされ
ている。そして、ロー冗長の実行に際して第１メインロ
ーデコーダ３８及び第２メインローデコーダ４０を両方
ともディスエーブルとし、第１スペアローデコーダ４２
及び第２スペアローデコーダ４４を両方ともエネーブル
させることが可能となっている。
たメモリセルアレイブロック３２にける冗長動作を説明
する。この例の冗長においては、第１ヒューズボックス
４６及び第２ヒューズボックス４８に対し、それぞれ各
メインローデコーダを区別できるように、メインメモリ
セルアレイ３４のメインワード線を指定するすべてのロ
ーアドレス信号を入力し、プログラムできるようにされ
ている。そして、ロー冗長の実行に際して第１メインロ
ーデコーダ３８及び第２メインローデコーダ４０を両方
ともディスエーブルとし、第１スペアローデコーダ４２
及び第２スペアローデコーダ４４を両方ともエネーブル
させることが可能となっている。
【００３３】メインメモリセルアレイ３４のメインワー
ド線５２Ａ、５２Ｂ及び５６Ａ、５６Ｂに不良が発生し
たとする。この場合、例えば第１ヒューズボックス４６
でメインワード線５２Ａ、５２Ｂのアドレスに対応する
ヒューズｆ１〜ｆ１２のいずれかを切断し、そして第２
ヒューズボックス４８で、メインワード線５６Ａ、５６
Ｂのアドレスに対応するヒューズｆ１〜ｆ１２のいずれ
かを切断し、プログラムしておく。したがって、メイン
ワード線５２Ａ、５２Ｂに該当するローアドレス信号が
入力されると第１ヒューズボックス４６から制御信号Ｒ
ＥＤ１が出力され、メインワード線５６Ａ、５６Ｂに該
当するローアドレス信号が入力されると第２ヒューズボ
ックス４８から制御信号ＲＥＤ２が出力される。そし
て、第１ヒューズボックス４６による制御信号ＲＥＤ１
は第１スペアローデコーダ４２へ、第２ヒューズボック
ス４８による制御信号ＲＥＤ２は第２スペアローデコー
ダ４４へ供給される。
ド線５２Ａ、５２Ｂ及び５６Ａ、５６Ｂに不良が発生し
たとする。この場合、例えば第１ヒューズボックス４６
でメインワード線５２Ａ、５２Ｂのアドレスに対応する
ヒューズｆ１〜ｆ１２のいずれかを切断し、そして第２
ヒューズボックス４８で、メインワード線５６Ａ、５６
Ｂのアドレスに対応するヒューズｆ１〜ｆ１２のいずれ
かを切断し、プログラムしておく。したがって、メイン
ワード線５２Ａ、５２Ｂに該当するローアドレス信号が
入力されると第１ヒューズボックス４６から制御信号Ｒ
ＥＤ１が出力され、メインワード線５６Ａ、５６Ｂに該
当するローアドレス信号が入力されると第２ヒューズボ
ックス４８から制御信号ＲＥＤ２が出力される。そし
て、第１ヒューズボックス４６による制御信号ＲＥＤ１
は第１スペアローデコーダ４２へ、第２ヒューズボック
ス４８による制御信号ＲＥＤ２は第２スペアローデコー
ダ４４へ供給される。
【００３４】制御信号ＲＥＤ１又は制御信号ＲＥＤ２が
発生されると、ロー冗長制御回路５０ではＮＯＲ演算を
行うので、制御信号ＲＥＤ１、ＲＥＤ２のどちらかが論
理１であれば冗長制御信号φバーＲＲＥが発生（論理
０）される。これにより、図８のブロック選択信号発生
回路がディスエーブルされる。したがって、ブロック選
択信号ＢＬＳＩをＮＡＮＤゲート２１２の入力として動
作する図７のメインワード線ブースティング信号発生回
路もディスエーブルされる。その結果、メインローデコ
ーダ３８、４０に供給されるメインワード線ブースティ
ング信号φバーＸｉがすべてディスエーブルで入力され
るので、メインローデコーダ３８、４０はディスエーブ
ル、つまり動作抑止される。
発生されると、ロー冗長制御回路５０ではＮＯＲ演算を
行うので、制御信号ＲＥＤ１、ＲＥＤ２のどちらかが論
理１であれば冗長制御信号φバーＲＲＥが発生（論理
０）される。これにより、図８のブロック選択信号発生
回路がディスエーブルされる。したがって、ブロック選
択信号ＢＬＳＩをＮＡＮＤゲート２１２の入力として動
作する図７のメインワード線ブースティング信号発生回
路もディスエーブルされる。その結果、メインローデコ
ーダ３８、４０に供給されるメインワード線ブースティ
ング信号φバーＸｉがすべてディスエーブルで入力され
るので、メインローデコーダ３８、４０はディスエーブ
ル、つまり動作抑止される。
【００３５】一方、図６のスペアワード線ブースティン
グ信号発生回路は、冗長制御信号φバーＲＲＥを受けて
ローアドレス信号ＲＡ０、バーＲＡ０との組合せから、
第１スペアワード線ブースティング信号ＲφバーＸ０、
第２スペアワード線ブースティング信号ＲφバーＸ１を
発生する。つまり、スペアワード線ブースティング信号
ＲφバーＸ０、ＲφバーＸ１は、不良の発生したメイン
ワード線がメインローデコーダ３８、４０のどちらに属
しているかに関係なく発生できる。そして発生されたス
ペアワード線ブースティング信号ＲφバーＸ０、Ｒφバ
ーＸ１が図５のスペアワード線ドライバに入力される
と、制御信号ＲＥＤ１又は制御信号ＲＥＤ２の入力があ
った方のスペアワード線ドライバによりスペアワード線
が駆動され、冗長が行われる。
グ信号発生回路は、冗長制御信号φバーＲＲＥを受けて
ローアドレス信号ＲＡ０、バーＲＡ０との組合せから、
第１スペアワード線ブースティング信号ＲφバーＸ０、
第２スペアワード線ブースティング信号ＲφバーＸ１を
発生する。つまり、スペアワード線ブースティング信号
ＲφバーＸ０、ＲφバーＸ１は、不良の発生したメイン
ワード線がメインローデコーダ３８、４０のどちらに属
しているかに関係なく発生できる。そして発生されたス
ペアワード線ブースティング信号ＲφバーＸ０、Ｒφバ
ーＸ１が図５のスペアワード線ドライバに入力される
と、制御信号ＲＥＤ１又は制御信号ＲＥＤ２の入力があ
った方のスペアワード線ドライバによりスペアワード線
が駆動され、冗長が行われる。
【００３６】このように、第１、第２ヒューズボックス
４６、４８及びロー冗長制御５０により第１、第２スペ
アローデコーダ４２、４４をメインローデコーダ３８、
４０から独立させて使用できるため、冗長効率が向上し
歩留りが上がる。
４６、４８及びロー冗長制御５０により第１、第２スペ
アローデコーダ４２、４４をメインローデコーダ３８、
４０から独立させて使用できるため、冗長効率が向上し
歩留りが上がる。
【００３７】図９Ａ〜Ｃを用いて本実施例における冗長
効率の向上を説明する。図９Ａは、従来同様の冗長を行
う場合で、第１メインローデコーダ３８のメインワード
線で発生した不良を第１スペアローデコーダ４２で冗長
し、第２メインローデコーダ４０のメインワード線で発
生した不良を第２スペアローデコーダ４４で冗長するこ
とが可能なことを示している。図９Ｂは、第１メインロ
ーデコーダ３８のメインワード線で発生した２か所の短
絡不良を、第１スペアローデコーダ４２及び第２スペア
ローデコーダ４４で冗長することが可能なことを示して
いる。図９Ｃは、第２メインローデコーダ４０のメイン
ワード線で発生した２か所の短絡不良を、第１スペアロ
ーデコーダ４２及び第２スペアローデコーダ４４で冗長
することが可能なことを示している。。
効率の向上を説明する。図９Ａは、従来同様の冗長を行
う場合で、第１メインローデコーダ３８のメインワード
線で発生した不良を第１スペアローデコーダ４２で冗長
し、第２メインローデコーダ４０のメインワード線で発
生した不良を第２スペアローデコーダ４４で冗長するこ
とが可能なことを示している。図９Ｂは、第１メインロ
ーデコーダ３８のメインワード線で発生した２か所の短
絡不良を、第１スペアローデコーダ４２及び第２スペア
ローデコーダ４４で冗長することが可能なことを示して
いる。図９Ｃは、第２メインローデコーダ４０のメイン
ワード線で発生した２か所の短絡不良を、第１スペアロ
ーデコーダ４２及び第２スペアローデコーダ４４で冗長
することが可能なことを示している。。
【００３８】
【発明の効果】以上述べてきたように本発明によれば、
不良の発生したワード線を、そのワード線が接続された
メインローデコーダに対応したスペアローデコーダ以外
のスペアローデコーダも使用して冗長を行えるため、ロ
ー冗長効率が向上する。したがって、より高集積化され
るメモリ装置においても歩留りを上げられるようにな
る。
不良の発生したワード線を、そのワード線が接続された
メインローデコーダに対応したスペアローデコーダ以外
のスペアローデコーダも使用して冗長を行えるため、ロ
ー冗長効率が向上する。したがって、より高集積化され
るメモリ装置においても歩留りを上げられるようにな
る。
【図１】本発明によるロー冗長回路の概略を示すブロッ
ク図。
ク図。
【図２】図１のヒューズボックス４６（４８）の構成例
を示す回路図。
を示す回路図。
【図３】図１のロー冗長制御回路５０の構成例を示す回
路図。
路図。
【図４】図１のメインローデコーダ３８（４０）の構成
例を示す回路図。
例を示す回路図。
【図５】図１のスペアローデコーダ４２（４４）の構成
例を示す回路図。
例を示す回路図。
【図６】図５の回路入力されるスペアワード線ブーステ
ィング信号ＲφバーＸｉを発生する回路の構成例を示す
回路図。
ィング信号ＲφバーＸｉを発生する回路の構成例を示す
回路図。
【図７】図４の回路に入力されるメインワード線ブース
ティング信号φバーＸｉを発生する回路の構成例を示す
回路図。
ティング信号φバーＸｉを発生する回路の構成例を示す
回路図。
【図８】図７の回路に入力されるブロック選択信号ＢＬ
ＳＩを発生する回路の構成例を示す回路図。
ＳＩを発生する回路の構成例を示す回路図。
【図９】本発明によるロー冗長についての説明図。
【図１０】従来におけるロー冗長回路を示すブロック
図。
図。
３２ メモリセルアレイブロック ３４ メインメモリセルアレイ ３６ スペアメモリセルアレイ ３８ 第１メインローデコーダ ４０ 第２メインローデコーダ ４２ 第１スペアローデコーダ ４４ 第２スペアローデコーダ
Claims (9)
- 【請求項１】 各メモリセルアレイブロックの両側に配
置された第１及び第２メインローデコーダと、これらメ
インローデコーダに対応させて設けた第１及び第２スペ
アローデコーダと、を有する半導体メモリ装置のロー冗
長回路であって、 メモリセルアレイブロックに対するローアドレス信号を
すべて入力とし、各ローアドレス信号の入力経路に設け
たヒューズの切断により冗長プログラムを行うようにさ
れ、不良該当アドレス信号の入力時に第１スペアローデ
コーダに制御信号を出力する第１ヒューズボックスと、 メモリセルアレイブロックに対するローアドレス信号を
すべて入力とし、各ローアドレス信号の入力経路に設け
たヒューズの切断により冗長プログラムを行うようにさ
れ、不良該当アドレス信号の入力時に第２スペアローデ
コーダに制御信号を出力する第２ヒューズボックスと、 第１及び第２ヒューズボックスによる各制御信号を受
け、これに応答して第１及び第２メインローデコーダを
非活性化すると共に第１及び第２スペアローデコーダを
動作可能とする冗長制御信号を発生するロー冗長制御回
路と、を備えることを特徴とするロー冗長回路。 - 【請求項２】 第１メインローデコーダについて発生し
たワード線不良を、第２ヒューズボックスの冗長プログ
ラムで第２スペアローデコーダを用いて冗長できるよう
になっている請求項１記載のロー冗長回路。 - 【請求項３】 第２メインローデコーダについて発生し
たワード線不良を、第１ヒューズボックスの冗長プログ
ラムで第１スペアローデコーダを用いて冗長できるよう
になっている請求項１記載のロー冗長回路。 - 【請求項４】 ロー冗長制御回路が第１及び第２ヒュー
ズボックスによる制御信号を入力とするＮＯＲゲートで
構成される請求項１記載のロー冗長回路。 - 【請求項５】 各メモリセルアレイブロックの両側に配
置された第１及び第２メインローデコーダと、これらメ
インローデコーダに対応させて設けた第１及び第２スペ
アローデコーダと、を有する半導体メモリ装置のロー冗
長方法において、 該当メモリセルアレイブロックに対するすべてのローア
ドレス信号を第１ヒューズボックスへ入力し、該第１ヒ
ューズボックス内のローアドレス信号入力経路に設けた
ヒューズを切断することで冗長プログラムを行って不良
該当アドレス信号の入力時に第１スペアローデコーダへ
制御信号を出力する第１過程と、 該当メモリセルアレイブロックに対するすべてのローア
ドレス信号を第２ヒューズボックスへ入力し、該第２ヒ
ューズボックス内のローアドレス信号入力経路に設けた
ヒューズを切断することで冗長プログラムを行って不良
該当アドレス信号の入力時に第２スペアローデコーダへ
制御信号を出力する第２過程と、 第１及び第２ヒューズボックスの制御信号をロー冗長制
御回路により組合せ、その結果を第１及び第２メインロ
ーデコーダに出力して動作制御すると共に第１及び第２
スペアローデコーダに出力して動作制御する第３過程
と、を含むことを特徴とするロー冗長方法。 - 【請求項６】 第１メインローデコーダでのワード線不
良を、第２ヒューズボックスの冗長プログラムにより第
２スペアローデコーダで冗長する過程を更に含む請求項
５記載のロー冗長方法。 - 【請求項７】 第２メインローデコーダでのワード線不
良を、第１ヒューズボックスの冗長プログラムにより第
１スペアローデコーダで冗長する過程を更に含む請求項
５記載のロー冗長方法。 - 【請求項８】 ロー冗長制御回路でＮＯＲ演算を行うよ
うにした請求項５記載のロー冗長方法。 - 【請求項９】 メモリセルアレイブロックの両側にメイ
ンローデコーダ及びスペアローデコーダをそれぞれ配置
するダブルローデコーダを採用したメモリ装置におい
て、 各スペアローデコーダに対し１つずつ設けられ、それぞ
れメインローデコーダに入力されるローアドレス信号を
すべて入力とし、これらローアドレス信号の入力経路に
設けたヒューズにより冗長プログラムを行うことで不良
該当アドレスの指定時に対応するスペアデコーダを動作
させる制御信号を出力するヒューズボックスと、ヒュー
ズボックスから出力される制御信号に応じて、各メイン
ローデコーダの動作抑止を行うと共に各スペアローデコ
ーダを動作可能とするロー冗長制御回路と、からなるロ
ー冗長回路を備えたことを特徴とするメモリ装置。
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|---|---|---|---|
| KR93024667A KR960008825B1 (en) | 1993-11-18 | 1993-11-18 | Row redundancy circuit and method of semiconductor memory device with double row decoder |
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