JPH0877776A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0877776A
JPH0877776A JP6212436A JP21243694A JPH0877776A JP H0877776 A JPH0877776 A JP H0877776A JP 6212436 A JP6212436 A JP 6212436A JP 21243694 A JP21243694 A JP 21243694A JP H0877776 A JPH0877776 A JP H0877776A
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memory cell
circuit
fuse
column
redundant
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JP6212436A
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Yoshiaki Tawara
良昭 田原
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
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  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【目的】 消費電流が小さな半導体記憶装置を提供す
る。 【構成】 不良なワード線ＷＬとスペアワード線ＳＷＬ
との置換を電源電位Ｖｃｃおよび接地電位ＧＮＤでプロ
グラムするためのヒューズ回路１０を２つのヒューズ１
５，１６で構成する。電源電位Ｖｃｃを選択するときは
ヒューズ１６を切断し、接地電位ＧＮＤを選択するとき
はヒューズ１５を切断する。したがって、電源電位Ｖｃ
ｃと接地電位ＧＮＤの間に電流が流れることがない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、不良なメモリセル行または列と冗長メモリセ
ル行または列との置換を行なうための冗長回路を備えた
半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、スタティックランダムアクセ
スメモリ（以下「ＳＲＡＭ」という）やダイナミックラ
ンダムアクセスメモリ（以下「ＤＲＡＭ」という）のよ
うな半導体記憶装置は、製造における歩留りを向上させ
るため、冗長回路を備えている。製造された半導体記憶
装置内のメモリ部分に欠陥が存在するとき、そのメモリ
部分は冗長回路の機能により救済される。この発明は、
一般にＳＲＡＭやＤＲＡＭのような半導体記憶装置に適
用可能であるが、以下の記載では、この発明が一例とし
てＳＲＡＭに適用される場合について説明する。
【０００３】図１４は従来のＳＲＡＭの構成を示す一部
省略した回路ブロック図である。図１４を参照して、こ
のＳＲＡＭは、メモリセルアレイ５０および冗長メモリ
セルアレイ５２を含む。メモリセルアレイ５０と冗長メ
モリセルアレイ５２には、複数のビット線対ＢＬ，／Ｂ
Ｌが共通に設けられる。メモリセルアレイ５０にはビッ
ト線対ＢＬ，／ＢＬと交差して複数（ｕ×ｉ本）のワー
ド線ＷＬ１〜ＷＬｕｉが設けられ、ビット線対ＢＬ，／
ＢＬとワード線ＷＬ１〜ＷＬｕｉの各交点にメモリセル
５１が設けられる。ワード線ＷＬ１〜ＷＬｕｉは、ｉ本
ずつグループ化されている。冗長メモリセルアレイ５２
にはビット線対ＢＬ，／ＢＬと交差して複数（ｎ本）の
スペアワード線ＳＷＬ１〜ＳＷＬｎが設けられ、ビット
線対ＢＬ，／ＢＬとスペアワード線ＳＷＬ１〜ＳＷＬｎ
の各交点に冗長メモリセル５３が設けられる。
【０００４】また、このＳＲＡＭは、ビット線対ＢＬ，
／ＢＬの一方端に設けられたビット線負荷回路５４と、
ビット線対ＢＬ，／ＢＬの他方端に設けられたカラム選
択ゲート５５および読出／書込回路５６と、外部カラム
アドレス信号ＣＡに応答してカラムゲート５５を駆動さ
せるための入力バッファ５７、カラムアドレスプリデコ
ーダ群５８およびカラムデコーダ群５９を含む。
【０００５】さらに、このＳＲＡＭは、ワード線ＷＬ１
〜ＷＬｕｉの一方端に設けられたロウデコーダ群６０
と、スペアワード線ＳＷＬ１〜ＳＷＬｎの一方端に設け
られた冗長ロウデコーダ群６１と、外部ロウアドレス信
号ＲＡを受ける入力バッファ６２と、入力バッファ６２
を介して与えられたロウアドレス信号ＲＡをプリデコー
ド信号Ａ１〜Ａｍに変換してロウデコーダ群６０および
冗長ロウデコーダ群６１に与えるロウアドレスプリデコ
ーダ群６３とを含む。ロウデコーダ群６０は、それぞれ
が一方のワード線ＷＬ１〜ＷＬｕｉに対応して設けられ
た複数（ｕ×ｉ個）のロウデコーダＤ１１〜Ｄｕｉを含
む。ロウデコーダＤ１１〜Ｄｕｉは、ワード線ＷＬ１〜
ＷＬｕｉに対応してｉ個ずつグループ化されている。
【０００６】プリデコード信号Ａ１〜Ａｍはｔ＋１個の
グループに分割されている。たとえば最初のグループは
ｉ個の信号Ａ１〜Ａｉを含む。各グループから１つの信
号だけが各ロウデコーダＤ１１〜Ｄｕｉに入力される。
たとえばロウデコーダＤ１１には、最初のグループの信
号Ａ１と、次のグループの信号ａ１１１と、次のグルー
プの信号ａ１１２と、・・・、最後のグループの信号ａ
１１ｔとが入力される。ロウデコーダＤ１１は、これら
の信号Ａ１，ａ１１１，ａ１１２，…，ａ１１ｔがすべ
て「Ｈ」レベル（選択レベル）になったときにワード線
ＷＬ１を「Ｈ」レベルに立上げる。
【０００７】冗長ロウデコーダ群６１は、それぞれが１
本のスペアワード線ＳＷＬ１〜ＳＷＬｎに対応して設け
られた複数（ｎ個）の冗長ロウデコーダＳＤ１′〜ＳＤ
ｎ′を含む。
【０００８】図１５は冗長ロウデコーダＳＤ１′の構成
を示す回路ブロック図、図１６は図１５のアドレスプロ
グラム回路７０．１の構成を示す回路ブロック図、図１
７は図１６のヒューズ回路８０の構成を示す回路図であ
る。図１５のイネーブル回路７１は図１７で示すヒュー
ズ回路８０と同じである。
【０００９】図１７を参照して、ヒューズ回路８０は、
電源ライン１０１とノードＮ９０の間に接続されたヒュ
ーズ９０と、ノードＮ９０と接地電位ライン１０２の間
に並列に接続されたキャパシタ９１、高抵抗素子９２お
よびＮチャネルＭＯＳトランジスタ９３と、ノードＮ９
０とＮチャネルＭＯＳトランジスタ９３のゲートの間に
接続されたインバータ９４とを含む。インバータ９４の
出力がヒューズ回路８０の出力ｆとなる。
【００１０】ヒューズ９０が切断されない場合は、ヒュ
ーズ９０を介してキャパシタ９１が充電され、ノードＮ
９０は「Ｈ」レベル（電源電位Ｖｃｃ）になる。したが
って、インバータ９４が「Ｌ」レベル（接地電位ＧＮ
Ｄ）を出力し、応じてＮチャネルＭＯＳトランジスタ９
３が遮断状態となり、ノードＮ９０は「Ｈ」レベルに保
持される。
【００１１】逆に、ヒューズ９０が切断された場合は、
キャパシタ９１の電荷が高抵抗素子９２を介して放電さ
れノードＮ９０は「Ｌ」レベルになる。したがって、イ
ンバータ９４は「Ｈ」レベルを出力し、応じてＮチャネ
ルＭＯＳトランジスタ９３が導通状態になりノードＮ９
０は「Ｌ」レベルに保持される。
【００１２】アドレスプログラム回路７０．１は、図１
６に示すように、ヒューズ回路８０、インバータ８１お
よびトランスファゲート８２を含み、トランスファゲー
ト８２は、導通電極が互いに接続されたＰチャネルＭＯ
Ｓトランジスタ８３およびＮチャネルＭＯＳトランジス
タ８４を含む。ヒューズ回路８０の出力ｆは、インバー
タ８１を介してＰチャネルＭＯＳトランジスタ８３のゲ
ートに入力されるとともに、ＮチャネルＭＯＳトランジ
スタ８４のゲートに直接入力される。トランスファゲー
ト８２の一方導通電極にプリデコード信号Ａ１が入力さ
れ、トランスファゲート８２の他方導通電極から出力さ
れる信号がアドレスプログラム回路７０．１の出力信号
ＲＥＤＡ１となる。
【００１３】ヒューズ９０が切断されておらずヒューズ
回路８０の出力ｆが「Ｌ」レベルのときはトランスファ
ゲート８２が遮断状態になり、プリデコード信号Ａ１は
トランスファゲート８２によって阻止される。したがっ
て、この場合アドレスプログラム回路７０．１の出力Ｒ
ＥＤＡ１はフローティング状態になる。
【００１４】逆に、ヒューズ９０が切断されてヒューズ
回路８０の出力ｆが「Ｈ」レベルであるときはトランス
ファゲート８２が導通状態になり、プリデコード信号Ａ
１はトランスファゲート８２を通過する。したがって、
この場合アドレスプログラム回路７０．１の出力ＲＥＤ
Ａ１はプリデコード信号Ａ１のレベルに等しくなる。他
のアドレスプログラム回路７０．２〜７０．ｍも同様で
ある。
【００１５】冗長ロウデコーダＳＤ１′は、図１５に示
すようにアドレスプログラム回路７０．１〜７０．ｍ、
イネーブル回路７１、ＮＡＮＤゲート７２およびインバ
ータ７３を含む。アドレスプログラム回路７０．１〜７
０．ｍは、それぞれ１つのプリデコード信号Ａ１〜Ａｍ
を受ける。アドレスプログラム回路７０．１〜７０．ｍ
は、プリデコード信号Ａ１〜Ａｍに対応してｔ＋１個の
グループに分割されており、各グループのアドレスプロ
グラム回路７０．１〜７０．ｉ；…の出力ノードが共通
接続されている。ＮＡＮＤゲート７２は、グループ化さ
れたアドレスプログラム回路７０．１〜７０．ｉ；…の
出力と、イネーブル回路７１の出力ｆとを受ける。ＮＡ
ＮＤゲート７２の出力ノードは、インバータ７３を介し
てスペアワード線ＳＷＬ１に接続される。
【００１６】メモリセルアレイ５０のすべてのメモリセ
ル５１が正常でありスペアワード線ＳＷＬ１が使用され
ない場合は、ヒューズ９０は切断されず、イネーブル回
路７１およびヒューズ回路８０の出力ｆは「Ｌ」レベル
に固定される。ヒューズ回路８０の出力ｆが「Ｌ」レベ
ルに固定されるのでアドレスプログラム回路７０．１〜
７０．ｍのトランスファゲート８２が遮断状態になって
アドレスプログラム回路７０．１〜７０．ｍの出力ＲＥ
ＤＡ１〜ＲＥＤＡｍがフローティング状態になるが、イ
ネーブル回路７１の出力ｆが「Ｌ」レベルに固定される
ので冗長ロウデコーダＳＤ１′〜ＳＤｍ′の出力は
「Ｌ」レベルに固定される。したがって、プリデコード
信号Ａ１〜Ａｍがいかなる値になってもスペアワード線
ＳＷＬ１が選択されることはない。
【００１７】一方、たとえばワード線ＷＬ１が不良なメ
モリセル５１に接続されており、このワード線ＷＬ１を
スペアワード線ＳＷＬ１と置換する場合は、不良なワー
ド線ＷＬ１を指定するプリデコード信号Ａ１〜Ａｍに対
応するアドレスプログラム回路７０．１，…のヒューズ
回路８０のヒューズ９０と、イネーブル回路７１のヒュ
ーズ９０とを切断する。ヒューズ９０が切断されたイネ
ーブル回路７１およびヒューズ回路８０の出力ｆは
「Ｈ」レベルとなり、アドレスプログラム回路７０．
１，…のトランスファゲート８２は導通状態になる。し
たがって、不良なワード線ＷＬ１を指定するプリデコー
ド信号Ａ１〜Ａｍがロウアドレスプリデコーダ群６３か
ら出力されると、ヒューズ９０が切断されたすべてのア
ドレスプログラム回路７０．１，…の出力ＲＥＤＡ１，
…が「Ｈ」レベルとなり、冗長ロウデコーダＳＤ１′の
出力が「Ｈ」レベルになる。他の冗長ロウデコーダＳＤ
２′〜ＳＤｎ′も同様である。
【００１８】なお、不良なワード線ＷＬ１に対応するロ
ウデコーダＤ１１を非活性化させるためのヒューズもあ
るが、これについての説明は省略される。
【００１９】次に、図１４〜図１７で示したＳＲＡＭの
動作について説明する。ワード線ＷＬ１とスペアワード
線ＳＷＬ１との置換がプログラムされている場合の読出
動作について説明する。
【００２０】ビット線負荷回路５４がビット線対ＢＬ，
／ＢＬを所定の電位にプリチャージする。ロウアドレス
プリデコーダ群６３は、入力バッファ６２を介して与え
られた外部ロウアドレス信号ＲＡをプリデコードしてプ
リデコード信号Ａ１〜Ａｍを出力する。
【００２１】プリデコード信号Ａ１〜Ａｍが正常なワー
ド線ＷＬ２〜ＷＬｕｉを指定するものである場合は、そ
のプリデコード信号Ａ１〜Ａｍに対応するロウデコーダ
Ｄ１２〜Ｄｕｉがそのワード線ＷＬ２〜ＷＬｕｉを
「Ｈ」レベルに立上げる。
【００２２】また、プリデコード信号Ａ１〜Ａｍが不良
なワード線ＷＬ１を指定するものである場合は、ロウデ
コーダＤ１１がワード線ＷＬ１を「Ｈ」レベルに立上げ
る代わりに、冗長ロウデコーダＳＤ１′がスペアワード
線ＳＷＬ１を「Ｈ」レベルに立上げる。
【００２３】ワード線ＷＬ２〜ＷＬｕｉまたはスペアワ
ード線ＳＷＬ１が「Ｈ」レベルに立上げられると、その
ワード線ＷＬ２〜ＷＬｕｉまたはスペアワード線ＳＷＬ
１に接続されたメモリセル５１または冗長メモリセル５
３が活性化され、メモリセル５１または冗長メモリセル
５３のデータが電位差としてビット線対ＢＬ，／ＢＬに
現われる。一方、入力バッファ５７、カラムアドレスプ
リデコーダ群５８およびカラムデコーダ群５９は、外部
カラムアドレス信号ＣＡに応答してカラムゲート５５を
駆動させ、外部カラムアドレス信号ＣＡに応じたカラム
のビット線対ＢＬ，／ＢＬと読出／書込回路５６とを接
続させる。読出／書込回路５６は、ビット線対ＢＬ，／
ＢＬの電位差を増幅しデータ信号Ｄｏとして出力する。
書込動作については逆を考えればよい。
【００２４】図１８は従来の他のＳＲＡＭの要部を示す
一部省略した回路ブロック図である。図１４〜図１７で
は不良なワード線ＷＬと置換するためのスペアワード線
ＳＷＬを備えたＳＲＡＭについて説明したが、ここでは
不良なビット線対ＢＬ，／ＢＬと置換するためのスペア
ビット線対（図示せず）を備えたＳＲＡＭについて説明
する。ＳＲＡＭの全体構成は、図１４で示したＳＲＡＭ
においてロウとカラム、ワード線とビット線対が入れ替
わっただけで同様であるので説明は省略される。
【００２５】図１８を参照して、このＳＲＡＭは、互い
に交差して配置されたビット線対ＢＬ，／ＢＬおよびワ
ード線ＷＬと、ビット線対ＢＬ，／ＢＬとワード線ＷＬ
の各交点に配置されたメモリセル５１と、ビット線対Ｂ
Ｌ，／ＢＬの一方端に設けられたビット線負荷回路１１
１と、ビット線対ＢＬ，／ＢＬの他方端に設けられたカ
ラム選択ゲート１１２とを含む。
【００２６】ビット線負荷回路１１１は、ビット線対Ｂ
Ｌ，／ＢＬの一方端と電源電位ライン１０１の間にそれ
ぞれ接続されたＮチャネルＭＯＳトランジスタ１０３，
１０４と、電源電位ライン１０１と接地電位ライン１０
２の間に直列接続されたヒューズ１０７および高抵抗素
子１０８を含む。ヒューズ１０７と高抵抗素子１０８の
接続ノードＮ１０７は、ＮチャネルＭＯＳトランジスタ
１０３，１０４のゲートに接続される。
【００２７】カラム選択ゲート１１２は、ビット線対Ｂ
Ｌ，／ＢＬの他方端と図示しない読出／書込回路の間に
それぞれ接続されたＮチャネルＭＯＳトランジスタ１０
５，１０６と、その一方端にカラム選択信号ＣＯＬが入
力されその他方端がノードＮ１０９に接続されるヒュー
ズ１０９と、ノードＮ１０９と接地電位ライン１０２々
に接続された抵抗１１０とを含む。ノードＮ１０９はＮ
チャネルＭＯＳトランジスタ１０５，１０６のゲートに
接続される。
【００２８】ビット線対ＢＬ，／ＢＬに接続されたメモ
リセル５１が正常であるときはヒューズ１０７，１０９
は切断されず、高抵抗素子１０８，１１０により、ノー
ドＮ１０７は「Ｈ」レベルに固定され、ノードＮ１０９
はカラム選択信号ＣＯＬと同じレベルになる。したがっ
て、ＮチャネルＭＯＳトランジスタ１０３，１０４は常
に導通状態になり、ビット線対ＢＬ，／ＢＬはＮチャネ
ルＭＯＳトランジスタ１０３，１０４を介して電源電位
Ｖｃｃにプリチャージされる。また、ＮチャネルＭＯＳ
トランジスタ１０５，１０６はカラム選択信号ＣＯＬが
「Ｈ」レベルになったことに応じて導通状態になり、カ
ラム選択信号ＣＯＬが「Ｌ」レベルになったことを応じ
て遮断状態になる。したがって、ビット線対ＢＬ，／Ｂ
Ｌはカラム選択信号ＣＯＬが「Ｈ」レベルになったとき
のみ図示しない読出／書込回路に接続される。
【００２９】一方、ビット線対ＢＬ，／ＢＬに接続され
たメモリセル５１が不良であるときはヒューズ１０７，
１０５が切断され、ノードＮ１０７，Ｎ１０９は「Ｌ」
レベルに固定される。したがって、ＮチャネルＭＯＳト
ランジスタ１０３〜１０６は常に遮断状態になり、ビッ
ト線対ＢＬ，／ＢＬはフローティング状態（非選択状
態）になる。
【００３０】なお、このＳＲＡＭには不良なビット線対
ＢＬ，／ＢＬに対応するカラム選択信号ＣＯＬをスペア
ビット線対に対応するカラム選択ゲートに入力させるた
めのヒューズ回路もあるが、これについての説明は省略
される。
【００３１】
【発明が解決しようとする課題】しかし、図１４〜図１
７で示したＳＲＡＭにおいては、ヒューズ９０が切断さ
れていないときには、ヒューズ９０および高抵抗素子９
２を介して電源電位ライン１０１から接地電位ライン１
０２に電流ｉA （μＡ）が流れ、冗長ロウデコーダＳＤ
１′〜ＳＤｍ′の数またはプリデコード信号Ａ１〜Ａｍ
の数に比例して消費電流が増加するという問題があっ
た。
【００３２】また、図１８で示したＳＲＡＭにおいて
は、ヒューズ１０７，１０９が切断されていないときに
は、高抵抗素子１０８，１０９に電流ｉB ，ｉC が流
れ、ビット線対ＢＬ，／ＢＬの数または同一のカラム選
択信号ＣＯＬに接続されるカラム選択ゲート１１２の数
に比例して消費電流が増加するという問題があった。
【００３３】それゆえに、この発明の主たる目的は、消
費電流が小さな半導体記憶装置を提供することである。
【００３４】
【課題を解決するための手段】この発明の半導体記憶装
置は、行列状に配列された複数のメモリセルを含むメモ
リセルアレイ、前記メモリセルアレイの複数のメモリセ
ル行または列のうちの不良なメモリセル行または列と置
換するための複数の冗長メモリセル行または列を含む冗
長メモリセルアレイ、それぞれの一方または他方が切断
されることによって第１または第２の電位を選択するた
めの複数のヒューズ対を含み、前記第１および第２の電
位によって前記不良なメモリセル行または列と前記冗長
メモリセル行または列との置換をプログラムするための
プログラム回路、および前記プログラム回路のプログラ
ムに基づいて前記不良なメモリセル行または列と前記冗
長メモリセル行または列との置換を行なうための冗長回
路を備えたことを特徴としている。
【００３５】また、前記プログラム回路は、前記メモリ
セルアレイのすべてのメモリセル行または列が正常であ
るときに切断されることによって前記複数のヒューズ対
への前記第１または第２の電位の供給を遮断するための
第１のヒューズを含むこととしてもよい。
【００３６】また、前記プログラム回路は、前記メモリ
セルアレイに不良なメモリセル行または列が１つでもあ
るときに互いにボンディングされることによって前記複
数のヒューズ対に前記第１または第２の電位を供給する
ための電極対を含むこととしてもよい。
【００３７】また、前記プログラム回路の複数のヒュー
ズ対は、それぞれが前記冗長メモリセル行または列に対
応する複数のグループに分割され、前記プログラム回路
は、各冗長メモリセル行または列に対応して設けられ、
対応する冗長メモリセル行または列が使用されないとき
に切断されることによってその冗長メモリセル行または
列に対応するグループのヒューズ対への前記第１または
第２の電位の供給を遮断するための第２のヒューズを含
むこととしてもよい。
【００３８】また、前記冗長回路は、前記プログラム回
路のプログラムに基づいて前記不良なメモリセル行また
は列を指定する行または列アドレス信号を選択的に通過
させるゲート回路と、前記ゲート回路を通過した前記行
または列アドレス信号に応答して対応の冗長メモリセル
行または列を選択する第１の選択回路とを含むこととし
てもよい。
【００３９】また、前記冗長回路は、前記プログラム回
路のプログラムに基づいて、前記不良なメモリセル行ま
たは列を非選択状態に固定するための第２の選択回路を
含むこととしてもよい。
【００４０】
【作用】この発明の半導体記憶装置にあっては、ヒュー
ズ対のうちの一方または他方のヒューズを切断すること
によってプログラム用の第１または第２の電位を選択す
るようにしたので、１本のヒューズを切断するか否かに
より第１または第２の電位を選択していた従来のよう
に、ヒューズを介して第１の電位と第２の電位との間に
電流が流れることがない。したがって、消費電流の低減
化を図ることができる。
【００４１】また、メモリセルアレイのすべてのメモリ
セル行または列が正常であるときに切断されることによ
って複数のヒューズ対への第１または第２の電位の供給
を遮断するための第１のヒューズを設ければ、メモリセ
ルアレイのすべてのメモリセル行または列が正常である
ときは第１のヒューズのみを切断すればよくヒューズ対
を切断する必要がないので、簡単にプログラムすること
ができる。
【００４２】また、メモリセルアレイに不良なメモリセ
ル行または列が１つでもあるときに互いにボンディング
されることによって複数のヒューズ対に第１または第２
の電位を供給するための電極対を設ければ、メモリセル
アレイのすべてのメモリセル行または列が正常であると
きはヒューズを切断する必要もないし電極対をボンディ
ングする必要もないので、簡単かつ確実にプログラムす
ることができる。
【００４３】また、複数のヒューズ対をそれぞれ冗長メ
モリセル行または列に対応する複数のグループに分割し
ておき、対応する冗長メモリセル行または列が使用され
ないときに切断されることによって、その冗長メモリセ
ル行または列に対応するグループのヒューズ対への第１
または第２の電位の供給を遮断するための第２のヒュー
ズを設ければ、使用する冗長メモリセル行または列用の
ヒューズ対と、使用しない冗長メモリセル行または列用
の第２のヒューズだけを切断すればよく、簡単にプログ
ラムすることができる。
【００４４】また、冗長回路は、プログラム回路のプロ
グラムに基づいて不良なメモリセル行または列を指定す
る行または列アドレス信号を選択的に通過させるゲート
回路と、ゲート回路を通過した行または列アドレス信号
に応答して対応の冗長メモリセル行または列を選択する
第１の選択回路とを含むこととすれば、冗長回路を簡単
に構成できる。
【００４５】また、冗長回路に、プログラム回路のプロ
グラムに基づいて、不良なメモリセル行または列を非選
択状態に固定するための第２の選択回路を含めれば、不
良なメモリセル行または列と冗長メモリセル行または列
との置換を確実に行なうことができる。
【００４６】
【実施例】
［実施例１］図１はこの発明の第１実施例によるＳＲＡ
Ｍの要部を示す一部省略した回路ブロック図、図２は図
１の冗長ロウデコーダＳＤ１の構成を示す一部省略した
回路ブロック図、図３は図２のアドレスプログラム回路
５．１の構成を示す回路ブロック図、図４は図３のヒュ
ーズ回路１０の構成を示す回路図である。図２のイネー
ブル回路６は図４で示すヒューズ回路１０と同じであ
る。ＳＲＡＭの全体構成は図１４で示したＳＲＡＭと同
じであるので説明は省略される。
【００４７】図４を参照して、ヒューズ回路１０は、入
力ノード１０ａと出力ノード１０ｂの間に接続されたヒ
ューズ１５と、出力ノード１０ｂと接地電位ライン１０
２の間に接続されたヒューズ１６とを含む。出力ノード
１０ｂの電位がヒューズ回路１０の出力ｆとなる。
【００４８】一方のヒューズ１５だけが切断された場合
は、出力ノード１０ｂはヒューズ１６を介して接地さ
れ、ヒューズ回路１０の出力ｆは「Ｌ」レベルに固定さ
れる。
【００４９】他のヒューズ１６だけが切断された場合
は、出力ノード１０ｂはヒューズ１５を介して入力ノー
ド１０ａに接続される。後述するが、この場合は、入力
ノード１０ａには電源電位Ｖｃｃが与えられるので、ヒ
ューズ回路１０の出力ｆは「Ｈ」レベルに固定される。
【００５０】ヒューズ１５，１６が２つとも切断されな
い場合は、これも後述するが入力ノード１０ａがフロー
ティング状態にされるので、ヒューズ回路１０の出力ｆ
が「Ｌ」レベルに固定される。なお、ヒューズ１５，１
６が２つとも切断される場合はない。
【００５１】アドレスプログラム回路５．１は、図３に
示すように、ヒューズ回路１０、インバータ１１および
トランスファゲート１２を含み、トランスファゲート１
２は導通電極が互いに接続されたＰチャネルＭＯＳトラ
ンジスタ１３およびＮチャネルＭＯＳトランジスタ１４
を含む。ヒューズ回路１０の入力ノード１０ａは、アド
レスプログラム回路５．１の電源入力ノード５．１ａと
なる。ヒューズ回路１０の出力ｆは、インバータ１１を
介してＰチャネルＭＯＳトランジスタ１３のゲートに入
力されるとともに、ＮチャネルＭＯＳトランジスタ１４
のゲートに直接入力される。トランスファゲート１２の
一方導通電極にはプリデコード信号Ａ１が入力され、ト
ランスファゲート１２の他方導通電極に現われる信号が
アドレスプログラム回路５．１の出力信号ＲＥＤＡ１と
なる。
【００５２】一方のヒューズ１５だけが切断され、ある
いはヒューズ１５，１６が２つとも切断されておらずヒ
ューズ回路１０の出力ｆが「Ｌ」レベルのときはトラン
スファゲート１２が遮断状態になり、プリデコード信号
Ａ１はトランスファゲート１２によって阻止される。し
たがって、アドレスプログラム回路５．１の出力ＲＥＤ
Ａ１はフローティング状態となる。
【００５３】他方のヒューズ１６だけが切断されてヒュ
ーズ回路１０の出力ｆが「Ｈ」レベルのときはトランス
ファゲート１２が導通状態になり、プリデコード信号Ａ
１はトランスファゲート１２を通過する。したがって、
アドレスプログラム回路５．１の出力ＲＥＤＡ１はプリ
デコード信号Ａ１のレベルに等しくなる。他のアドレス
プログラム回路５．２〜５．ｍも同様である。
【００５４】冗長ロウデコーダＳＤ１は、図２に示すよ
うに、アドレスプログラム回路５．１〜５．ｍ、イネー
ブル回路６、ＮＡＮＤゲート７およびインバータ８を含
む。アドレスプログラム回路５．１〜５．ｍは、それぞ
れ１つのプリデコード信号Ａ１〜Ａｍを受ける。アドレ
スプログラム回路５．１〜５．ｍの電源入力ノード５．
１ａ〜５．ｍａは共通接続されるとともに、冗長ロウデ
コーダＳＤ１の電源入力ノードＮ２．１に接続される。
アドレスプログラム回路５．１〜５．ｍは、プリデコー
ド信号Ａ１〜Ａｍに対応してｔ＋１個のグループに分割
されており、各グループのアドレスプログラム回路５．
１〜５．ｉ；…の出力ノードは共通接続されている。Ｎ
ＡＮＤゲート７は、グループ化されたアドレスプログラ
ム回路５．１〜５．ｉ；…の出力と、イネーブル回路６
の出力ｆとを受ける。ＮＡＮＤゲート７の出力ノード
は、インバータ８を介してスペアワード線ＳＷＬ１に接
続される。
【００５５】メモリセルアレイ５０のすべてのメモリセ
ル５１が正常でありスペアワード線ＳＷＬ１が使用され
ない場合は、電源入力ノードＮ２．１がフローティング
状態にされヒューズ１５，１６が２つとも切断されず、
イネーブル回路６およびヒューズ回路１０の出力ｆは
「Ｌ」レベルに固定される。ヒューズ回路１０の出力ｆ
が「Ｌ」レベルに固定されるのでアドレスプログラム回
路５．１〜５．ｍのトランスファゲート１２が遮断状態
になってアドレスプログラム回路５．１〜５．ｍの出力
ＲＥＤＡ１〜ＲＥＤＡｍがフローティング状態になる
が、イネーブル回路６の出力ｆが「Ｌ」レベルに固定さ
れるので冗長ロウデコーダＳＤ１の出力は「Ｌ」レベル
に固定される。したがって、プリデコード信号Ａ１〜Ａ
ｍがいかなる値になってもスペアワード線ＳＷＬ１〜Ｓ
ＷＬｎが選択されることはない。
【００５６】一方、たとえばワード線ＷＬ１が不良なメ
モリセル５１に接続されており、このワード線ＷＬ１を
スペアワード線ＳＷＬ１と置換する場合は、電源入力ノ
ードＮ２．１に電源電位Ｖｃｃが与えられ、かつ不良な
ワード線ＷＬ１を指定するプリデコード信号Ａ１〜Ａｍ
に対応するアドレスプログラム回路５．１，…のヒュー
ズ回路１０のヒューズ１６と、イネーブル回路６のヒュ
ーズ１６とが切断される。ヒューズ１６が切断されたイ
ネーブル回路６およびヒューズ回路１０の出力ｆは
「Ｈ」レベルとなり、アドレスプログラム回路５．１，
…のトランスファゲート１２は導通状態になる。したが
って、不良なワード線ＷＬ１を指定するプリデコード信
号Ａ１〜Ａｍがロウアドレスプリデコーダ群６３から出
力されると、ヒューズ１６が切断されたすべてのアドレ
スプログラム回路５．１，…の出力ＲＥＤＡ１，…が
「Ｈ」レベルとなり、冗長ロウデコーダＳＤ１の出力は
「Ｈ」レベルになる。他の冗長ロウデコーダＳＤ２〜Ｓ
Ｄｎも同様である。
【００５７】冗長ロウデコーダ群１は、図１に示すよう
に、冗長ロウデコーダＳＤ１〜ＳＤｎと、ヒューズ２．
１〜２．ｎとを含む。ヒューズ２．１〜２．ｎの一方端
はそれぞれ冗長ロウデコーダＳＤ１〜ＳＤｎの電源入力
ノードＮ２．１〜Ｎ２．ｎに接続され、ヒューズ２．１
〜２．ｎの他方端は共通接続されるとともに、冗長ロウ
デコーダ群１の電源入力ノードＮ３に接続される。
【００５８】また、このＳＲＡＭは、ヒューズ３および
ボンディングパッド４を含む。ヒューズ３は、ボンディ
ングパッド４と冗長ロウデコーダ群１の電源入力ノード
Ｎ３の間に接続される。ボンディングパッド４は、電源
電位Ｖｃｃが外部から与えられる電源ピン（図示せず）
にボンディングされる。
【００５９】メモリセルアレイ５０のすべてのメモリセ
ル５１が正常でありスペアワード線ＳＷＬ１〜ＳＷＬｎ
が全く使用されない場合は、ヒューズ３が切断され冗長
ロウデコーダ群１の電源入力ノードＮ３がフローティン
グ状態にされる。したがって、すべての冗長ロウデコー
ダＳＤ１〜ＳＤｎの電源入力ノードＮ２．１〜Ｎ２．ｎ
がフローティング状態にされ冗長ロウデコーダＳＤ１〜
ＳＤｎの出力は「Ｌ」レベルに固定される。なお、この
場合は、ヒューズ３の以外のヒューズ２．１〜２．ｎ，
１５，１６は全く切断されない。
【００６０】一方、たとえばワード線ＷＬ１が不良なメ
モリセル５１に接続されており、このワード線ＷＬ１を
スペアワード線ＳＷＬ１と置換する場合は、ヒューズ
２．２〜２．ｎが切断され、冗長ロウデコーダＳＤ２〜
ＳＤｎの電源入力ノードＮ２．２〜Ｎ２．ｎがフローテ
ィング状態にされ、冗長ロウデコーダＳＤ２〜ＳＤｎが
非活性化される。
【００６１】また、上述のとおり冗長ロウデコーダＳＤ
１において、不良なワード線ＷＬ１を指定するプリデコ
ード信号Ａ１〜Ａｍに対応するアドレスプログラム回路
５．１，…のヒューズ回路１０のヒューズ１６と、イネ
ーブル回路６のヒューズ１６が切断される。したがっ
て、不良なワード線ＷＬ１を指定するプリデコード信号
Ａ１〜Ａｍがロウアドレスプリデコーダ群６３から出力
されると、冗長ロウデコーダＳＤ１によってスペアワー
ド線ＳＷＬ１が「Ｈ」レベルに立上げられる。なお、こ
の場合は、ヒューズ２．２〜２．ｎと、冗長ロウデコー
ダＳＤ１の該当するヒューズ１６以外のヒューズ３，
２．１，１６は全く切断されない。ＳＲＡＭ全体の動作
については図１４〜図１７で示したＳＲＡＭと同じであ
るので説明は省略される。
【００６２】この実施例においては、電源電位Ｖｃｃが
印加されるボンディングパッド４と接地電位ライン１０
２の間に複数のヒューズ３，２．１〜２．ｎ，１５，１
６が接続されており、スペアワード線ＳＷＬ１〜ＳＷＬ
ｎの使用の有無に関係なくヒューズ３，２．１〜２．
ｎ，１５，１６のうちの少なくとも１つが必ず切断され
るので、電源電位Ｖｃｃと接地電位ＧＮＤの間にヒュー
ズ３，２．１〜２．ｎ，１５，１６を介して電流が流れ
ることはない。したがって、スペアワード線ＳＷＬ１〜
ＳＷＬｎが使用されない場合、ヒューズ９０を介して電
源電位Ｖｃｃから接地電位ＧＮＤに電流ｉA が流れてい
た従来のＳＲＡＭに比べ消費電流を小さくすることがで
きる。
【００６３】また、スペアワード線ＳＷＬ１〜ＳＷＬｎ
が使用されない場合に切断され冗長ロウデコーダＳＤ１
〜ＳＤｎへの電源電位Ｖｃｃの供給を遮断するためのヒ
ューズ２．１〜２．ｎ，３を設けたので、簡単かつ迅速
にプログラムすることができる。
【００６４】また、ヒューズ回路１０を２つのヒューズ
１５，１６のみで構成したので、ヒューズ９０、キャパ
シタ９１、高抵抗素子９２、ＮチャネルＭＯＳトランジ
スタ９３およびインバータ９４でヒューズ回路８０を構
成していた従来に比べ、ヒューズ回路のレイアウト面積
を小さくすることができる。
【００６５】なお、図５に示すように、図１におけるヒ
ューズ３を除去するとともに、メモリセルアレイ５０に
不良なメモリセル５１が全くなくスペアワード線ＳＷＬ
１〜ＳＷＬｎを使用しない場合はボンディングパッド４
を電源ピンにボンディングしないようにしてもよい。
【００６６】この改良例によれば、メモリセルアレイ５
０に不良なメモリセル５１が全くない場合はヒューズを
全く切断する必要もないし、ボンディングパッド４をボ
ンディングする必要もない。したがって、図１に示した
ＳＲＡＭにおいてヒューズ３の切断不良による歩留りの
低下が生ずることがない。
【００６７】ただし、この改良例ではボンディングパッ
ド４のボンディングを行なう前に、ボンディングする必
要がないＳＲＡＭとボンディングする必要があるＳＲＡ
Ｍとを分別しておく必要がある。図１で示したＳＲＡＭ
ではすべてのＳＲＡＭのボンディングパッド４をボンデ
ィングするので分別する作業が省けるというメリットが
ある。
【００６８】［実施例２］図６はこの発明の第２実施例
によるＳＲＡＭのアドレスプログラム回路２１．１の構
成を示す回路ブロック図、図７は図６のヒューズ回路２
２の構成を示す回路図、図８はイネーブル回路２３の構
成を示す回路図である。アドレスプログラム回路２１．
１は図２および図３のアドレスプログラム回路５．１に
相当し、ヒューズ回路２２は図３および図４のヒューズ
回路１０に相当し、イネーブル回路２３は図２のイネー
ブル回路６に相当するものである。
【００６９】このＳＲＡＭが第１実施例のＳＲＡＭと異
なる点は、電源電位Ｖｃｃと接地電位ＧＮＤとが反転さ
れている点である。すなわちボンディングパッド４は接
地電位ＧＮＤが与えられる接地ピン（図示せず）にボン
ディングされ、ヒューズ回路２２およびイネーブル回路
２３のヒューズ１６は電源電位ライン１０１に接続され
る。
【００７０】この結果、ヒューズ回路２２は図２および
図４のヒューズ回路１０と逆の電位を出力するので、ア
ドレスプログラム回路２１．１においてヒューズ回路２
２の出力ｇはインバータ１１を介してＮチャネルＭＯＳ
トランジスタ１４のゲートに入力されるとともに、Ｎチ
ャネルＭＯＳトランジスタ１３のゲートに直接入力され
る。また、イネーブル回路２３においてはヒューズ１５
と１６の接続ノードＮ１６と出力ノードＮ２３ｂの間に
インバータ２４が設けられ、イネーブル回路２３の出力
／ｇはヒューズ回路２２の出力ｇを反転したものとな
る。他の構成やヒューズ３，２．１〜２．ｎ，１５，１
６の切断方法は第１実施例のＳＲＡＭと同様であるので
説明は省略される。
【００７１】この実施例においても、第１実施例のＳＲ
ＡＭと同様の効果が得られる。 ［実施例３］図９はこの発明の第３実施例によるＳＲＡ
Ｍの要部の構成を示す一部省略した回路ブロック図、図
１０は図９のメモリセルブロック３０．１の構成を示す
回路ブロック図、図１１は図１０のビット線負荷回路３
４．１の構成を示す回路図、図１２は図１０のカラム選
択ゲート３５．１の構成を示す回路図である。ビット線
負荷回路３４．１およびカラム選択ゲート３５．１は、
図１８のビット線負荷回路１１１およびカラム選択ゲー
ト１１２に相当するものである。
【００７２】図９を参照して、このＳＲＡＭはメモリセ
ルアレイ３０、ヒューズ３２およびボンディングパッド
３３を含み、メモリセルアレイ３０は複数（ｋ個）のメ
モリセルブロック３０．１〜３０．ｋと複数（ｋ本）の
ヒューズ３１．１〜３１．ｋとを含む。
【００７３】各メモリセルブロック３０．１〜３０．ｋ
の接地ノード３０．１ａ，３０．１ｂ；３０．２ａ，３
０．２ｂ；…；３０．ｋａ，３０．ｋｂは、それぞれヒ
ューズ３１．１〜３１．ｋを介してメモリセルアレイ３
０の接地ノードＮ３２に接続される。メモリセルアレイ
３０の接地ノードＮ３２はヒューズ３２を介してボンデ
ィングパッド３３に接続され、ボンディングパッド３３
は接地電位ＧＮＤが与えられる接地ピン（図示せず）に
ボンディングされる。
【００７４】メモリセルブロック３０．１は、図１０に
示すように、各々が複数のメモリセル５１に接続された
複数対（ｑ対）のビット線対ＢＬ１，／ＢＬ１；ＢＬ
２，／ＢＬ２；…；ＢＬｑ，／ＢＬｑと、各ビット線対
ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２；…；ＢＬｑ，／
ＢＬｑの一方端に設けられたビット線負荷回路３４．１
〜３４．ｑと、各ビット線対ＢＬ１，／ＢＬ１；ＢＬ
２，／ＢＬ２；…；ＢＬｑ，／ＢＬｑの他方端に設けら
れたカラム選択ゲート３５．１〜３５．ｑとを含む。ビ
ット線周辺回路３４．１〜３４．ｑの接地ノード３４．
１ａ〜３４．ｑａは共通接続されるとともにメモリセル
ブロック３０．１の接地ノード３０．１ａに接続され
る。カラム選択ゲート３５．１〜３５．ｑの接地ノード
３５．１ａ〜３５．ｑａは共通接続されるとともにメモ
リセルブロック３０．１の接地ノード３０．１ｂに接続
される。他のメモリセルブロック３０．２〜３０．ｋも
同様である。
【００７５】ビット線負荷回路３４．１は、図１１に示
すようにビット線対ＢＬ１，／ＢＬ１の一方端と電源電
位ライン１０１の間にそれぞれ接続されたＮチャネルＭ
ＯＳトランジスタ４０，４１と、電源電位ライン１０１
と接地ノード３４．１ａの間に直列接続されたヒューズ
４２および高抵抗素子４３を含む。ヒューズ４２と高抵
抗素子４３の接続ノードＮ４２は、ＮチャネルＭＯＳト
ランジスタ４０，４１のゲートに接続される。
【００７６】カラム選択ゲート３５．１は、図１２に示
すように、ビット線対ＢＬ１，／ＢＬ１の他方端と図示
しない読出／書込回路の間にそれぞれ接続されたＮチャ
ネルＭＯＳトランジスタ４４，４５と、その一方端にカ
ラム選択信号ＣＯＬが入力されその他方端がノードＮ４
６に接続されるヒューズ４６と、ノードＮ４６と接地ノ
ード３５．１ａの間に接続された高抵抗素子４７とを含
むノードＮ４６はＮチャネルＭＯＳトランジスタ４４，
４５のゲートに接続される。図１１および図１２におい
て、ビット線対ＢＬ１，／ＢＬ１に接続されたメモリセ
ル５１が正常であるときはヒューズ４２，４６は切断さ
れない。後述するが、このとき接地ノード３４．１ａ，
３５．１ａは接地されるか、フローティング状態にされ
る。いずれの場合も高抵抗素子４３，４７により、ノー
ドＮ４２は「Ｈ」レベルに固定され、ノードＮ４０はカ
ラム選択信号ＣＯＬと同じレベルになる。したがって、
ＮチャネルＭＯＳトランジスタ４０，４１は常に導通状
態になり、ビット線対ＢＬ１，／ＢＬ１はＮチャネルＭ
ＯＳトランジスタ４０，４１を介して電源電位Ｖｃｃに
プリチャージされる。また、ＮチャネルＭＯＳトランジ
スタ４４，４５はカラム選択信号ＣＯＬが「Ｈ」レベル
になったことに応じて導通状態になり、カラム選択信号
ＣＯＬが「Ｌ」レベルになったことに応じて遮断状態に
なる。したがって、ビット線対ＢＬ１，／ＢＬ１はカラ
ム選択信号ＣＯＬが「Ｈ」レベルになったときのみ図示
しない読出／書込回路に接続される。
【００７７】一方、ビット線対ＢＬ１，／ＢＬ１に接続
されたメモリセル５１が不良であるときはヒューズ４
２，４６が切断される。後述するが、このとき接地ノー
ド３４．１ａ，３５．１ａは接地されるので、ノードＮ
４２，Ｎ４６は「Ｌ」レベルに固定される。したがっ
て、ＮチャネルＭＯＳトランジスタ４０，４１，４４，
４５は常に遮断状態になり、ビット線対ＢＬ１，／ＢＬ
１はフローティング状態（非選択状態）になる。他のビ
ット線対ＢＬ２，／ＢＬ２；…；ＢＬｑ，／ＢＬｑも同
様である。
【００７８】次に、図９〜図１２で示したＳＲＡＭの動
作について説明する。メモリセルアレイ３０のすべての
メモリセル５１が正常であり、ビット線対ＢＬ，／ＢＬ
を非選択状態に固定する必要がないときは、ヒューズ３
２のみが切断され、すべてのビット線対ＢＬ，／ＢＬの
ビット線周辺回路３４．１〜３４．ｑおよびカラム選択
ゲート３５．１〜３５．ｑの接地ノード３４．１ａ〜３
４．ｑａおよび３５．１ａ〜３５．ｑａがフローティン
グ状態にされる。したがって、すべてのビット線対Ｂ
Ｌ，／ＢＬは、対応のカラム選択信号ＣＯＬによって選
択状態にされる。
【００７９】一方、たとえばメモリセルブロック３０．
１のビット線対ＢＬ１，／ＢＬ１に接続されたメモリセ
ル５１が不良であるときは、不良なビット線対ＢＬ１，
／ＢＬ１のビット線周辺回路３４．１およびカラム選択
ゲート３５．１のヒューズ４２，４６と、他のメモリセ
ルブロック３０．２〜３０．ｋ用のヒューズ３１．２〜
３０．ｋだけが切断される。
【００８０】これにより、不良なビット線対ＢＬ１，／
ＢＬ１は非選択状態に固定される。また、メモリセルブ
ロック３０．２〜３０．ｋのすべてのビット線対ＢＬ，
／ＢＬのビット線周辺回路およびカラム選択ゲートの接
地ノードがフローティング状態にされ、メモリセルブロ
ック３０．２〜３０．ｋのすべてのビット線対ＢＬ，／
ＢＬは対応のカラム選択信号ＣＯＬによって選択状態に
される。また、メモリセルブロック３０．１の正常なビ
ット線対ＢＬ２，／ＢＬ２；…；ＢＬｑ，／ＢＬｑ用の
ビット線負荷回路３４．２〜３４．ｑおよびカラム選択
ゲート３５．２〜３５．ｑの接地ノード３４．２ａ〜３
４．ｑａおよび３５．２ａ〜３５．ｑａが接地され、ビ
ット線対ＢＬ２，／ＢＬ２〜ＢＬｑ，／ＢＬｑは対応の
カラム選択信号ＣＯＬによって選択状態にされる。
【００８１】この実施例においては、上述のように構成
したので、メモリセルアレイ３０に不良なメモリセル５
１が全くないときは、ヒューズ３２を切断することによ
り電源電位Ｖｃｃと接地電位ＧＮＤを完全に切り離すこ
とができ、電源電位Ｖｃｃと接地電位ＧＮＤの間にヒュ
ーズを介して電流が流れるのを防止することができる。
【００８２】また、不良なメモリセル５１があるときで
も、そのメモリセル５１を含むメモリセルブロック（た
とえば３０．１）では、従来と同様に電流が消費される
が、不良なメモリセル５１を含まないメモリセルブロッ
ク（たとえば３０．２〜３０．ｋ）では電流の消費を完
全になくすことができる。また、メモリセルブロック３
０．１〜３０．ｋの数を増やすほど消費電流を低減でき
るという効果がある。
【００８３】なお、図１１および図１２で示した高抵抗
素子４３，４７をヒューズで置換してもよい。ただし、
その場合は不良なメモリセル５１が存在するメモリセル
ブロックのビット線周辺回路およびカラム選択ゲートの
一方のヒューズをすべて切断する必要があり、切断する
ヒューズの数が増大するという欠点を含む。
【００８４】また、図１３に示すように、図９における
ヒューズ３２を除去するとともに、メモリセルアレイ５
０に不良なメモリセル５１が全くなくビット線対ＢＬ，
／ＢＬを非選択状態に固定する必要がない場合はボンデ
ィングパッド３３を接地ピンにボンディングしないよう
にしてもよい。
【００８５】この改良例によれば、メモリセルアレイ５
０に不良なメモリセル５１が全くない場合はヒューズを
全く切断する必要もないし、ボンディングパッド３３を
ボンディングする必要もない。したがって、図９〜図１
２で示したＳＲＡＭにおいてヒューズ３２の切断不良に
よる歩留りの低下が生じることがない。
【００８６】ただし、この改良例ではボンディングパッ
ド３３のボンディングを行なう前に、ボンディングする
必要がないＳＲＡＭとボンディングする必要があるＳＲ
ＡＭとを分別しておく必要がある。図９〜図１２で示し
たＳＲＡＭではすべてのＳＲＡＭのボンディングパッド
３３をボンディングするので、分別する作業が省けると
いうメリットがある。
【００８７】
【発明の効果】以上のように、この発明の半導体記憶装
置にあっては、ヒューズ対のうちの一方または他方のヒ
ューズを切断することによってプログラム用の第１また
は第２の電位を選択するようにしたので、１本のヒュー
ズを切断するか否かにより第１または第２の電位を選択
していた従来のように、ヒューズを介して第１の電位と
第２の電位の間に電流が流れることがない。したがっ
て、消費電流の低減化を図ることができる。
【００８８】また、メモリセルアレイのすべてのメモリ
セル行または列が正常であるときに切断されることによ
って複数のヒューズ対への第１または第２の電位の供給
を遮断するための第１のヒューズを設ければ、メモリセ
ルアレイのすべてのメモリセル行または列が正常である
ときは第１のヒューズのみを切断すればよくヒューズ対
を切断する必要がないので、簡単にプログラムすること
ができる。
【００８９】また、メモリセルアレイに不良なメモリセ
ル行または列が１つでもあるときに互いにボンディング
されることによって複数のヒューズ対に第１または第２
の電位を供給するための電極対を設ければ、メモリセル
アレイのすべてのメモリセル行または列が正常であると
きはヒューズを切断する必要もないし電極対をボンディ
ングする必要もないので、簡単かつ確実にプログラムす
ることができる。
【００９０】また、複数のヒューズ対をそれぞれが冗長
メモリセル行または列に対応する複数のグループに分割
しておき、対応する冗長メモリセル行または列が使用さ
れないときに切断されることによって、その冗長メモリ
セル行または列に対応するグループのヒューズへの第１
または第２の電位の供給を遮断するための第２のヒュー
ズを設ければ、使用する冗長メモリセル行または列用の
ヒューズ対と、使用しない冗長メモリセル行または列用
の第２のヒューズだけを切断すればよく、簡単にプログ
ラムすることができる。
【００９１】また、冗長回路は、プログラム回路のプロ
グラムに基づいて不良なメモリセル行または列を指定す
る行または列アドレス信号を選択的に通過させるゲート
回路と、ゲート回路を通過した行または列アドレス信号
に応答して対応の冗長メモリセル行または列を選択する
第１の選択回路とを含むこととすれば、冗長回路を簡単
に構成できる。
【００９２】また、冗長回路にプログラム回路のプログ
ラムに基づいて不良なメモリセル行または列を非選択状
態に固定するための第２の選択回路を設ければ、不良な
メモリセル行または列と冗長メモリセル行または列との
置換を確実に行なうことができる。
【図面の簡単な説明】
【図１】 この発明の第１実施例によるＳＲＡＭの要部
を示す一部省略した回路ブロック図である。
【図２】 図１に示したＳＲＡＭの冗長ロウデコーダの
構成を示す一部省略した回路ブロック図である。
【図３】 図２で示した冗長ロウデコーダのアドレスプ
ログラム回路の構成を示す回路ブロック図である。
【図４】 図３に示したアドレスプログラム回路のヒュ
ーズ回路の構成を示す回路図である。
【図５】 図１に示したＳＲＡＭの改良例を示す回路ブ
ロック図である。
【図６】 この発明の第２実施例によるＳＲＡＭの冗長
ロウデコーダのアドレスプログラム回路の構成を示す回
路ブロック図である。
【図７】 図６に示したアドレスプログラム回路のヒュ
ーズ回路の構成を示す回路図である。
【図８】 図６に示したＳＲＡＭのイネーブル回路の構
成を示す回路図である。
【図９】 この発明の第３実施例によるＳＲＡＭの要部
を示す一部省略した回路ブロック図である。
【図１０】 図９に示したＳＲＡＭのメモリセルブロッ
クの構成を示す一部省略した回路ブロック図である。
【図１１】 図１０に示したメモリセルブロックのビッ
ト線負荷回路の構成を示す回路図である。
【図１２】 図１０に示したメモリセルブロックのカラ
ム選択ゲートの構成を示す回路図である。
【図１３】 図９に示したＳＲＡＭの改良例を示す回路
ブロック図である。
【図１４】 従来のＳＲＡＭの構成を示す一部省略した
回路ブロック図である。
【図１５】 図１４に示したＳＲＡＭの冗長ロウデコー
ダの構成を示す一部省略した回路ブロック図である。
【図１６】 図１５に示した冗長ロウデコーダのアドレ
スプログラム回路の構成を示す回路ブロック図である。
【図１７】 図１６に示したアドレスプログラム回路の
ヒューズ回路の構成を示す回路図である。
【図１８】 従来の他のＳＲＡＭの要部を示す一部省略
した回路ブロック図である。
【符号の説明】
１ 冗長ロウデコーダ群、２．１〜２．ｎ，３，１５，
１６，３１．１〜３１．ｋ，３２，４２，４６ ヒュー
ズ、４，３３ ボンディングパッド、５．１〜５．ｍ，
２１．１ アドレスプログラム回路、６，２３ イネー
ブル回路、７ＮＡＮＤゲート、８，１１，２４ インバ
ータ、１０，２２ ヒューズ回路、１２ トランスファ
ゲート、１３ ＰチャネルＭＯＳトランジスタ、１４，
４０，４１，４４，４５ ＮチャネルＭＯＳトランジス
タ、３０，５０ メモリセルアレイ、３０．１〜３０．
ｋ メモリセルブロック、３４．１〜３４．ｑ ビット
線負荷回路、３５．１〜３５．ｑ カラム選択ゲート、
４３，４７ 高抵抗素子、５１ メモリセル、５２ 冗
長メモリセルアレイ、５３ 冗長メモリセル、Ａ１〜Ａ
ｍ プリデコード信号、ＳＤ１〜ＳＤｎ 冗長ロウデコ
ーダ、ＳＷＬ１〜ＳＷＬｎ スペアワード線、ＷＬ ワ
ード線、ＢＬ，／ＢＬ ビット線。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列された複数のメモリセルを
    含むメモリセルアレイ、 前記メモリセルアレイの複数のメモリセル行または列の
    うちの不良なメモリセル行または列と置換するための複
    数の冗長メモリセル行または列を含む冗長メモリセルア
    レイ、 それぞれの一方または他方が切断されることによって第
    １または第２の電位を選択するための複数のヒューズ対
    を含み、前記第１および第２の電位によって前記不良な
    メモリセル行または列と前記冗長メモリセル行または列
    との置換をプログラムするためのプログラム回路、およ
    び前記プログラム回路のプログラムに基づいて前記不良
    なメモリセル行または列と前記冗長メモリセル行または
    列との置換を行なうための冗長回路を備えたことを特徴
    とする、半導体記憶装置。
  2. 【請求項２】 前記プログラム回路は、前記メモリセル
    アレイのすべてのメモリセル行または列が正常であると
    きに切断されることによって前記複数のヒューズ対への
    前記第１または第２の電位の供給を遮断するための第１
    のヒューズを含むことを特徴とする、請求項１に記載の
    半導体記憶装置。
  3. 【請求項３】 前記プログラム回路は、前記メモリセル
    アレイに不良なメモリセル行または列が１つでもあると
    きに互いにボンディングされることによって前記複数の
    ヒューズ対に前記第１または第２の電位を供給するため
    の電極対を含むことを特徴とする、請求項１または２に
    記載の半導体記憶装置。
  4. 【請求項４】 前記プログラム回路の複数のヒューズ対
    は、それぞれが前記冗長メモリセル行または列に対応す
    る複数のグループに分割され、 前記プログラム回路は、各冗長メモリセル行または列に
    対応して設けられ、対応する冗長メモリセル行または列
    が使用されないときに切断されることによってその冗長
    メモリセル行または列に対応するグループのヒューズ対
    への前記第１または第２の電位の供給を遮断するための
    第２のヒューズを含むことを特徴とする、請求項１ない
    し３に記載の半導体記憶装置。
  5. 【請求項５】 前記冗長回路は、 前記プログラム回路のプログラムに基づいて前記不良な
    メモリセル行または列を指定する行または列アドレス信
    号を選択的に通過させるゲート回路と、 前記ゲート回路を通過した前記行または列アドレス信号
    に応答して対応の冗長メモリセル行または列を選択する
    第１の選択回路とを含むことを特徴とする、請求項１な
    いし４のいずれかに記載の半導体記憶装置。
  6. 【請求項６】 前記冗長回路は、前記プログラム回路の
    プログラムに基づいて、前記不良なメモリセル行または
    列を非選択状態に固定するための第２の選択回路を含む
    ことを特徴とする、請求項１ないし５のいずれかに記載
    の半導体記憶装置。
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