JPH0262800A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0262800A JPH0262800A JP63214222A JP21422288A JPH0262800A JP H0262800 A JPH0262800 A JP H0262800A JP 63214222 A JP63214222 A JP 63214222A JP 21422288 A JP21422288 A JP 21422288A JP H0262800 A JPH0262800 A JP H0262800A
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- JP
- Japan
- Prior art keywords
- redundant
- word line
- line
- defective
- circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000002950 deficient Effects 0.000 claims abstract description 35
- 241000272470 Circus Species 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路の冗長回路に関し、特に冗長ワ
ード線または冗長ディジット線を選択する回路を有する
冗長回路に関する。
ード線または冗長ディジット線を選択する回路を有する
冗長回路に関する。
図に示すように冗長ワード線または冗長ディジット線の
特性を調べることなく、ヒユーズ１の切断によって不良
セルを含むワード線を冗長ワード線に、または不良セル
を含むディジット線を冗長ディジット線に置換をするよ
うになっていた。
特性を調べることなく、ヒユーズ１の切断によって不良
セルを含むワード線を冗長ワード線に、または不良セル
を含むディジット線を冗長ディジット線に置換をするよ
うになっていた。
［発明が解決しようとする問題点コ
上述した従来の冗長回路は第４図に示すように、冗長ワ
ード線またはディジット線の特性を調べることなくヒユ
ーズ１の切断によって不良セルを含むワード線を冗長ワ
ード線に、または不良セルを含むディジット線を冗長デ
ィジット線に置換をするようになっているので、冗長ワ
ード線または冗長ディジット線が不良メモリセルを含ん
でいる場合には救済の目的で用いる冗長ワード線または
冗長ディジット線の有効性がなくなるという欠点がある
。
ード線またはディジット線の特性を調べることなくヒユ
ーズ１の切断によって不良セルを含むワード線を冗長ワ
ード線に、または不良セルを含むディジット線を冗長デ
ィジット線に置換をするようになっているので、冗長ワ
ード線または冗長ディジット線が不良メモリセルを含ん
でいる場合には救済の目的で用いる冗長ワード線または
冗長ディジット線の有効性がなくなるという欠点がある
。
［従来の技術］
従来、この種の冗長回路は例えば第３図、第４［発明の
従来技術に対する相違点コ 上述した従来の冗長回路に対し、本発明はヒュ−ズの切
断によって不良セルを含むワード線を冗長ワード線に、
または不良セルを含むディジット線は冗長ディジット線
に置換を行う前に、冗長ワード線または冗長ディジット
線の特性を調べ、不良メモリセルを含まない冗長ワード
線または冗長ディジット線を選択するという相違点を有
する。
従来技術に対する相違点コ 上述した従来の冗長回路に対し、本発明はヒュ−ズの切
断によって不良セルを含むワード線を冗長ワード線に、
または不良セルを含むディジット線は冗長ディジット線
に置換を行う前に、冗長ワード線または冗長ディジット
線の特性を調べ、不良メモリセルを含まない冗長ワード
線または冗長ディジット線を選択するという相違点を有
する。
［問題点を解決するための手段および作用コ本発明の要
旨は不良ワード線救済を目的とする冗長回路を有する半
導体集積回路において、ボンディングパッドに与えられ
た冗長ワード線または冗長ディジット線を活性化させる
信号により冗長ワード線または冗長ディジット線を選択
する回路を含むことである。したがって、本発明の冗長
回路はチップ検査時にボンディングパッドに外部から信
号を注入して冗長ワード線または冗長ディジット線を活
性化し、冗長ワード線またはディジット線を検査するこ
とにより、不良メモリセルを含まない冗長ワード線また
は冗長ディジット線を置換ワード線または置換ディジッ
ト線として選択する回路を有している。
旨は不良ワード線救済を目的とする冗長回路を有する半
導体集積回路において、ボンディングパッドに与えられ
た冗長ワード線または冗長ディジット線を活性化させる
信号により冗長ワード線または冗長ディジット線を選択
する回路を含むことである。したがって、本発明の冗長
回路はチップ検査時にボンディングパッドに外部から信
号を注入して冗長ワード線または冗長ディジット線を活
性化し、冗長ワード線またはディジット線を検査するこ
とにより、不良メモリセルを含まない冗長ワード線また
は冗長ディジット線を置換ワード線または置換ディジッ
ト線として選択する回路を有している。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例のアドレス選択回路および
冗長回路のブロック図である。第１図において冗長メモ
リ活性回路１１．１２は各々冗長ワード線８，９をワー
ド線１０に置き換えて用いる際の冗長ワード線活性化信
号を生成する回路であり、プログラム回路１３．１４は
不良メモリセルを含むワード線を各々冗長ワード線８，
９で置き換えて用いる際にどのワード線を置き換えるか
の情報をプログラムする回路である。第１図の回路は以
下のように動作する。ワード線１０に接続されているメ
モリセルがすべて良品である場合には、Ｘデコーダ出力
を入力とするワード線デコーダの出力の反転信号により
ワード線１０が選択される。ワード線１０の中に不良メ
モリセルを含むワード線が存在する場合には、そのワー
ド線を冗長ワード線８，９て置き換えるのであるが、実
際に置き換える前にボンディングパッド１５．１６に外
部から信号を注入し冗長ワード線８，９に不良メモリセ
ルが存在しないかどうかを調べる。この時プログラム回
路１３．１４はまだプログラムされていない状態である
が、この状態で冗長メモリ活性化信号が高レベルとなる
とアドレスの”０″が置き換えられるように設定される
。従ってボンディングパッド１５．１６に外部から信号
を注入してメモリのテストを行うと、アドレス”０″の
ワード線の代わりに冗長ワード線８，９が選ばれた状態
でテストされることになる。この時ボンディングパッド
１５．１６から信号を注入しないでワード線１０のみて
テストした時の不良メモリセル以外のメモリセルが不良
にならなければ冗長ワード線８，９には不良メモリセル
が存在しないことになる。よって冗長ワード線８，９を
不良メモリセルを含むワード線１０と置き換えることに
より、そのチップを良品として救済できる。しかしなが
らボンディングパッド１５．１６から信号を注入してテ
ストした時に不良メモリセルがワード線１０のみてテス
トした時以外に表れたならば、冗長ワード線８，９は不
良メモリセルを含むことになる。よってその時の冗長ワ
ード線８，９は救済の目的で使用できないことを実際に
不良メモリセルを含むワード線１０を冗長ワード線８，
９に置き換える前に知ることができる。
冗長回路のブロック図である。第１図において冗長メモ
リ活性回路１１．１２は各々冗長ワード線８，９をワー
ド線１０に置き換えて用いる際の冗長ワード線活性化信
号を生成する回路であり、プログラム回路１３．１４は
不良メモリセルを含むワード線を各々冗長ワード線８，
９で置き換えて用いる際にどのワード線を置き換えるか
の情報をプログラムする回路である。第１図の回路は以
下のように動作する。ワード線１０に接続されているメ
モリセルがすべて良品である場合には、Ｘデコーダ出力
を入力とするワード線デコーダの出力の反転信号により
ワード線１０が選択される。ワード線１０の中に不良メ
モリセルを含むワード線が存在する場合には、そのワー
ド線を冗長ワード線８，９て置き換えるのであるが、実
際に置き換える前にボンディングパッド１５．１６に外
部から信号を注入し冗長ワード線８，９に不良メモリセ
ルが存在しないかどうかを調べる。この時プログラム回
路１３．１４はまだプログラムされていない状態である
が、この状態で冗長メモリ活性化信号が高レベルとなる
とアドレスの”０″が置き換えられるように設定される
。従ってボンディングパッド１５．１６に外部から信号
を注入してメモリのテストを行うと、アドレス”０″の
ワード線の代わりに冗長ワード線８，９が選ばれた状態
でテストされることになる。この時ボンディングパッド
１５．１６から信号を注入しないでワード線１０のみて
テストした時の不良メモリセル以外のメモリセルが不良
にならなければ冗長ワード線８，９には不良メモリセル
が存在しないことになる。よって冗長ワード線８，９を
不良メモリセルを含むワード線１０と置き換えることに
より、そのチップを良品として救済できる。しかしなが
らボンディングパッド１５．１６から信号を注入してテ
ストした時に不良メモリセルがワード線１０のみてテス
トした時以外に表れたならば、冗長ワード線８，９は不
良メモリセルを含むことになる。よってその時の冗長ワ
ード線８，９は救済の目的で使用できないことを実際に
不良メモリセルを含むワード線１０を冗長ワード線８，
９に置き換える前に知ることができる。
第２図は冗長メモリ活性回路１１．１２の一例である。
従来例で説明した第４図と比較すればわかるように第２
図では第４図の２個のインバータのうち、ボンディング
パッド１５（１６）に近いインバータを２人力ＮＯＲ回
路１３としている。
図では第４図の２個のインバータのうち、ボンディング
パッド１５（１６）に近いインバータを２人力ＮＯＲ回
路１３としている。
そして、その２人力のうちの一方にはボンディングパッ
ド１５（１６）と抵抗２が接続されている。
ド１５（１６）と抵抗２が接続されている。
この回路はボンディングパッド１５（１Ｂ）に外部から
信号を注入しないときは、２人力ＮＯＲ回路１３のボン
ディングパッドに接続されている入力端子が抵抗２によ
って接地電位に固定されるため、従来例と同様な動作を
する。しかし、ボンディングパッド１５（１６）に外部
から高レベルを注入すると、２人力ＮＯＲ回路１３の出
力は低しベルとなり、インバータ５の出力は高レベルと
なるわけて、これによりヒユーズ１を切らなくとも冗長
ワード線活性化信号を活性することができる。
信号を注入しないときは、２人力ＮＯＲ回路１３のボン
ディングパッドに接続されている入力端子が抵抗２によ
って接地電位に固定されるため、従来例と同様な動作を
する。しかし、ボンディングパッド１５（１６）に外部
から高レベルを注入すると、２人力ＮＯＲ回路１３の出
力は低しベルとなり、インバータ５の出力は高レベルと
なるわけて、これによりヒユーズ１を切らなくとも冗長
ワード線活性化信号を活性することができる。
第５図は本発明の第２実施例の選択系を含めた冗長回路
のブロック図である。冗長ワード線デコーダ５１をボン
ディングパッド１５．１６と冗長メモリ活性回路５２〜
５５との間に用いることでボンディングパッド数ｎに対
して２ｎの冗長メモリ活性回路５２〜５５を選択できる
利点がある。つまり第５図においてボンディングパッド
１５に高レベル、ボンディングパッド１６に低レベルを
人力するとワード線１０は非選択となり冗長ワード線８
が選択される。以下同様にボンディングパッド１５が高
レベル、ボンディングパッド１６が高レベル時は冗長ワ
ード線９が選択され、ボンディングパッド１５が低レベ
ル、ボンディングパッド１６が高レベル時は冗長ワード
線１１が選択され、ボンディングパッド１５が低レベル
、ボンディングパッド１６が低レベル時は冗長ワード線
１２が選択される。
のブロック図である。冗長ワード線デコーダ５１をボン
ディングパッド１５．１６と冗長メモリ活性回路５２〜
５５との間に用いることでボンディングパッド数ｎに対
して２ｎの冗長メモリ活性回路５２〜５５を選択できる
利点がある。つまり第５図においてボンディングパッド
１５に高レベル、ボンディングパッド１６に低レベルを
人力するとワード線１０は非選択となり冗長ワード線８
が選択される。以下同様にボンディングパッド１５が高
レベル、ボンディングパッド１６が高レベル時は冗長ワ
ード線９が選択され、ボンディングパッド１５が低レベ
ル、ボンディングパッド１６が高レベル時は冗長ワード
線１１が選択され、ボンディングパッド１５が低レベル
、ボンディングパッド１６が低レベル時は冗長ワード線
１２が選択される。
［発明の効果］
以上説明したように、本発明は冗長メモリ活性回路内の
ヒユーズを切断することで不良セルを含むワード線は冗
長ワード線に、または不良セルを含むディジット線は冗
長ディジット線に置換を行う前にボンディングパッドに
信号を与えることで冗長ワード線またはディジット線の
特性を調べることにより、不良セルを含む冗長ワード線
または不良セルを含む冗長ディジット線への置換を事前
に防止し、不良セルを含むワード線は不良セルを含まな
い冗長ワードにまたは不良セルを含むディジット線は不
良セルを含まない冗長ディジット線に有効な置換ができ
る効果がある。
ヒユーズを切断することで不良セルを含むワード線は冗
長ワード線に、または不良セルを含むディジット線は冗
長ディジット線に置換を行う前にボンディングパッドに
信号を与えることで冗長ワード線またはディジット線の
特性を調べることにより、不良セルを含む冗長ワード線
または不良セルを含む冗長ディジット線への置換を事前
に防止し、不良セルを含むワード線は不良セルを含まな
い冗長ワードにまたは不良セルを含むディジット線は不
良セルを含まない冗長ディジット線に有効な置換ができ
る効果がある。
第１図は本発明の第１実施例を示すブロック図、第２図
は第１実施例の冗長メモリ活性回路の回路図、第３図は
従来の選択系を含めた冗長回路のブロック図、第４図は
従来例の冗長メモリ活性回路の回路図、第５図は第２実
施例を示すブロック図である。 １ ・ ・ ・ ・ ・ ２ ・ ・ ・ ・ ・ ３ ・ ・ ・ ・ ・ ４ ・ ・ ・ ・ ・ ５ ・ ・ ・ ・ − ７ ・ ・ ・ ・ ・ ８、 ９． １１゜ １０ ・ ・ ・ − １３，１４・ ５１ ・ ・ ・ ・ ５２〜５５ ・
は第１実施例の冗長メモリ活性回路の回路図、第３図は
従来の選択系を含めた冗長回路のブロック図、第４図は
従来例の冗長メモリ活性回路の回路図、第５図は第２実
施例を示すブロック図である。 １ ・ ・ ・ ・ ・ ２ ・ ・ ・ ・ ・ ３ ・ ・ ・ ・ ・ ４ ・ ・ ・ ・ ・ ５ ・ ・ ・ ・ − ７ ・ ・ ・ ・ ・ ８、 ９． １１゜ １０ ・ ・ ・ − １３，１４・ ５１ ・ ・ ・ ・ ５２〜５５ ・
Claims (1)
- 不良ワード線救済を目的とする冗長回路を有する半導体
集積回路において、ボンディングパッドに与えられた冗
長ワード線または冗長ディジット線を活性化させる信号
により冗長ワード線または冗長ディジット線を選択する
回路を含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214222A JPH0262800A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214222A JPH0262800A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262800A true JPH0262800A (ja) | 1990-03-02 |
Family
ID=16652228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214222A Pending JPH0262800A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262800A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04238199A (ja) * | 1991-01-22 | 1992-08-26 | Nec Ic Microcomput Syst Ltd | 冗長アドレス選択回路 |
| US5579266A (en) * | 1994-09-06 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
-
1988
- 1988-08-29 JP JP63214222A patent/JPH0262800A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04238199A (ja) * | 1991-01-22 | 1992-08-26 | Nec Ic Microcomput Syst Ltd | 冗長アドレス選択回路 |
| US5579266A (en) * | 1994-09-06 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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