JPH0135440B2 - - Google Patents

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JPH0135440B2
JPH0135440B2 JP56156040A JP15604081A JPH0135440B2 JP H0135440 B2 JPH0135440 B2 JP H0135440B2 JP 56156040 A JP56156040 A JP 56156040A JP 15604081 A JP15604081 A JP 15604081A JP H0135440 B2 JPH0135440 B2 JP H0135440B2
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JP
Japan
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programming
signal
line
redundant
address signal
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Shii Horumusubii Aran
Jei Suhoo Uiriamu
Kotsukonen Kimu
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Intel Corp
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Intel Corp
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Publication date
Application filed by Intel Corp filed Critical Intel Corp
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Publication of JPH0135440B2 publication Critical patent/JPH0135440B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Hardware Redundancy (AREA)

Description

【発明の詳細な説明】 本発明は、とくにワンチツプ・メモリに用いる
冗長回路の分野に関するものである。
システム・レベルでは信頼度を高くするため、
およびチツプ・レベルでは生産歩留りを向上させ
るために冗長メモリ回路を用いることが良く知ら
れている。たとえば、チツプ・レベル冗長性につ
いては、米国特許第4047163号と、IBM J.Res.
Develop.24巻５号、1980年５月号所載の「生産
性向上のためのRAM上の可融性冗長アドレスの
回路実現（Circuit Implementation of Fusible
Redundant Addresses on RAMs For
Productivity Enhancement）」と題するフイツ
ツジエラルド（Fitzgerald）およびトーマ
（Thoma）の論文を参照されたい。
冗長セルを有するあるメモリにおいては、ウエ
ハーのプローブ試験中に異常のあるセルがまず識
別され、それからヒユーズがとばされ冗長セルの
選択を行えるようにしている。ある場合、とくに
ダイナミツクRAMとEPROMにおいては、チツ
プをパツケージした後で冗長セルを選択すること
が好ましい。その理由は、チツプがパツケージさ
れた後で異常なセルが最初に検出されることがし
ばしばだからである。以下の説明からわかるよう
に、本発明は、チツプがパツケージされた後で冗
長セルの選択を行える冗長装置を提供するもので
ある。重要なことは、欠陥のあるセルを交換する
ために冗長セルを永久的に選択するプログラミン
グ作業に余分のパツケージピンを必要としないこ
とである。
パツケージ・レベルで冗長プログラミングが可
能である場合に起る１つの問題は、ユーザーが意
図しないのに回路をプログラムすることである。
そのような意図しないプログラミングのために、
たとえば故障している冗長線をユーザーが永久的
に選択させられたり、その他の問題をひき起した
りする。本発明は、プログラミング回路の動作を
永久に不能にして、ユーザーが意図しないのにプ
ログラミングをしたり、再プログラミングとする
ことを阻止する機構を提供するものである。
本発明の改良した冗長装置は、行線のようなア
レイ中の第１の線を選択するために第１のアドレ
ス信号が用いられ、ビツト線のような第２の線を
選択するために第２のアドレス信号が用いられ
る。本発明の改良された装置は冗長行線を含む。
所定の行アドレス信号をメモリが受けた時に、冗
長行線を選択するためにプログラム可能な復号要
素が含まれる。それらの行アドレス信号は故障し
ている行線のアドレスに対応する。本発明の装置
は第２の線（たとえばビツト線）のためのアドレ
ス信号を受ける選択要素を含む。この選択要素は
プログラミング動作中にプログラム可能な復号要
素を選択し、それ以上のプログラミングを阻止す
る機構を含む。このようにして、アレイ中の故障
線が冗長線に置き換えられると、それ以後の意図
しないプログラミングは永久に禁止される。
冗長行が選択されると、関連しない全ての行の
選択は行われなくなる。
この装置は上記のように冗長行のために用いる
ことができ、または行アドレスでプログラム可能
な復号要素を選択することにより冗長列のために
用いることができる。
この明細書ではMOSメモリにおいて冗長線
（および関連するセル）の選択を可能にする装置
を開示する。以下の説明においては、本発明を完
全に理解できるように、アドレス構成のような特
定のものを数多く詳しく説明してあるが、それら
は本発明の実施には不要であることが当業者には
明らかであろう。他の例では、本発明を不必要に
詳しく説明して理解をあいまいにすることがない
ように、周知の回路はブロツク図で示してある。
本発明の冗長装置はランダム・アクセス・メモ
リ（RAM）と、電気的にプログラム可能な読出
し専用メモリ（EPROM）およびその他のメモリ
に使用できる。第１〜３図に示す回路はEPROM
とくに浮動ゲート・メモリ装置のためのものであ
る。そのようなEPROMはメモリ・セルのプログ
ラミングのために約20V（Vpp）の電位を使用す
る。この高い電位は本発明の冗長回路のプログラ
ミング中にヒユーズをとばすためにも用いられ
る。それらのメモリの非記憶プログラミング中は
VppはVcc電位に保たれる（このVccは、この明細
書で説明する実施例で用いられるｎチヤンネル電
界効果トランジスタでは約5Vである）。Vpp電位
を有しないRAMおよびその他のメモリの場合に
は、ヒユーズのプログラミング中にVccができる
だけ高く（メモリの素子に損傷を与えることなし
に）される。たとえば、ｎチヤンネルMOS素子
の場合には9Vにされる。この値はヒユーズをと
ばすのに十分な電位である。
この明細書で説明している実施例においては、
冗長回路は、プログラミングを行うために選択的
にとばされる（開かれる）複数のポリシリコンを
含む。それらのヒユーズの電気抵抗値は約150オ
ームで、とばすには約30mAの電流を必要とす
る。ヒユーズを10ミリ秒の時間でとばすためには
約9Vで十分である。それらのヒユーズは米国特
許第3792319号に開示されている。
以下、図面を参照して本発明を詳細に説明す
る。
説明のために、第１図ではメモリは２本の冗長
（余分の）行線を含むと仮定している。行線はメ
モリ・アレイ中の異常のあるセルと交換するため
に用いられるメモリ・セルを含む。冗長行Ａが、
ノアゲート１５として示されている通常の復号器
により選択される。このノアゲートの出力（線１
０）が冗長行Ａを選択する。同様に、冗長行Ｂに
対しては復号器１６が冗長行Ｂ（線１１）を選択
する「正常な」復号器（アレイ中の行を選択す
る）は復号器１２，１３と同一のものにできる。
行１２，１３をそれぞれ選択するそのような復号
器１７，１８も第１図に示されている。復号器１
７，１８と他の全ての正常行復号器は行アドレス
信号とそれらの信号の補数信号（A5〜A13および
それぞれの補数として示されている）の種々の組
合わせを受ける。正常行デコーダ１７，１８は冗
長行復号器１５，１６からの出力信号も入力信号
として受ける。したがつて、線１０は復号器１
７，１８の入力端子に結合され、同様に線１６が
復号器１７，１８の入力端子に結合される。冗長
行ＡまたはＢが選択されたとすると、アレイ中の
全ての正常行の選択は行われない。これにより、
故障を起しているある正常行のアドレスがメモリ
に加えられた時にその行の選択が阻止される。各
冗長行復号器はバツフア２１〜２６のようなプロ
グラム可能なバツフアから入力信号を受ける。
（バツフア２１の詳細が第３図に示されている。）
各冗長行復号器のためのこれらの同一の各バツフ
アは異なる行アドレス信号とその補数を受ける。
たとえば、バツフア２１が信号A5と5を受け、
バツフア２２が信号A6と6を受け、同様に復号
器１６のためのバツフア２４が信号A5と5を受
けるなどである。復号器１５に組合わされている
バツフアは信号Aも受け、復号器１６に組合わ
されているデコーダは信号Bも受ける。それら
の信号により、プログラミング目的のために１つ
の復号器に組合わされているバツフアを選択でき
る。それらの信号の発生については、第２図を参
照して後で説明することにする。
異常のある行がアレイ中で見つかると、その異
常のある行のアドレスを認識するようにバツフア
２１〜２３（またはバツフア２４〜２６）がプロ
グラムされ、このアドレスを受けると全ての低レ
ベル信号を復号器１５へ与える。そのために（線
２８上の信号が低レベルであるとすると）異常の
ある行の代りに行Ａを選択する高レベルの出力が
線１０へ与えられる。十分な数の冗長行があるも
のとすると、アレイ中の異常のある各行は冗長行
で置き換えられる。
異常のある行がないか、異常のある行より冗長
行が多ければ、使用されていない冗長行の選択を
阻止することが必要である。たとえば、アレイ中
に異常のある行がないものと仮定する、したがつ
て、行１０はアドレスにより選択されないと仮定
する。復号器１５に結合されている線２８上の信
号は行Ａの選択を阻止する。線２８はヒユーズ３
１を介してVppに結合されるとともに、エンハン
ス型トランジスタ２９とデプリーシヨン型トラン
ジスタ３０の並列組合わせを介して接地される。
トランジスタ２９は比較的大きく、導通状態にな
るとヒユーズ３１をとばすのに十分な大きさの電
流をVppから流す。トランジスタ２９のゲートは
信号RAを受ける。この信号は復号器１５に組合
わされているバツフア２１〜２３のプログラミン
グ中に高レベルにされる。それらのバツフアがプ
ログラムされていないとすると（行Ａを使用しな
いことを意味する）、トランジスタ２９は決して
導通状態にならない。したがつて、ヒユーズ３１
はそのまま放置され、線２８には正電位が常に結
合されたままである。その正電位は冗長復号器１
５からの高レベル出力を阻止する。
一方、冗長行Ａを使用するものとすると、プロ
グラミングのためにバツフア２１〜２３が用いら
れる。信号RAが高レベルの時はヒユーズ３１が
とばされるから、線２８がトランジスタ３０を通
じて接地される。そのために線２８に現れる低レ
ベル信号により、バツフア２１〜２３に適切なア
ドレスが与えられた時に復号器１５を選択でき
る。
復号器１６は同様な信号を線３３から受けるた
めに線３３に結合される。線３３はヒユーズを介
してVppに結合される。信号RBが高レベルの時に
そのヒユーズはとばされる。同様に、冗長行線に
組合わされているプログラム可能な回路が「Ｒ」
信号を受ける回路を含む。
ある冗長行の選択の後ではその冗長行は異常の
あるセルを含むからその冗長行は放棄すべきであ
ることがわかる。ここで説明している実施例では
用いられないが、第１図の破線３７で囲まれてい
るような回路を各冗長行復号器に結合して、選択
された冗長行の選択を解除することができる。線
３６に与えられる「冗長無視」信号は復号器１６
の永久的な選択解除を行う。MOS素子３８を制
御するRDS信号が第２のアドレス信号から発生
され、信号が後で説明するRA信号の発生と同
様にして発生される。
線３６がトランジスタ４０，４１で構成されて
いるインバータに結合される。トランジスタ４１
のゲートはヒユーズ４２を介してVppへ結合され
る。このヒユーズはトランジスタ３８，３９の並
列組合わせを介して接地される。ヒユーズ４２が
放置されるとすると、トランジスタ４１は導通状
態となつて線３６はアース電位に保たれる。この
ために復号器１６は正常に動作できる。一方、行
Ｂが選択されたが異常があることがわかつたとす
ると、トランジスタ３８のゲートに信号（RDS）
が与えられてヒユーズ４２がとばされる。そのた
めにトランジスタ４１は導通状態にならなくなる
から、線３６は永久に高レベル状態に保たれる。
（線３６はトランジスタ４０を介してVccにクラン
プされている。）そのために冗長線の選択が阻止
され、異常のある行線に代わる別の冗長行線を選
択できるようになる。
本発明では冗長回路をプログラミングするため
に、Ｙ線アドレス（すなわち、ビツト線アドレ
ス）がプログラム可能なバツフア群を選択するた
めに用いられる。これにより余分なパツケージ・
ピンを用いることなしに選択できることになる。
プログラミングのために求められるＹ線アドレ
ス・ビツトの数は、メモリ中の冗長線の数の関数
である。たとえば、メモリに４本の冗長線が含ま
れているとすると、プログラミングのために各バ
ツフア群を選択するには２つのアドレスビツトが
必要である。しかし、この実施例では、冗長行の
プログラミング回路を永久に動作不能（修理禁
止）にするためには、別のプログラミング・アド
レスを与えるために１つの付加アドレス・ビツト
が用いられる。
２つの冗長行が示されているここで説明してい
る実施例のためには、第２図に信号Ay0，Ay1
（およびそれらの補数）として示されている２つ
のアドレス信号を必要とする。それらの各アドレ
ス信号の異なる組合わせが各ノアゲート４６，４
７，４８に結合されて、それら２つのＹアドレス
信号の異なる組合わせにより各ゲートを個々に選
択できるようにしている。たとえば、信号Ay0，
Ay1が低レベルであつたとすると、ゲート４６を
選択できる。ゲート４６，４７，４８は信号CEx
（線６１）も入力として受ける。ゲート４６，４
７は入力として信号RIも受ける。
信号（チツプ可能化）はその正常な機能に
加えて、インバータ６３へも結合される。インバ
ータ６３の出力端子はインバータ６４へ結合さ
れ、インバータ６４の出力端子はインバータ６５
へ結合される。インバータ６５の出力端子（線６
１）には信号CExが現れる。インバータ６３は低
い比のインバータである。すなわち、デプリーシ
ヨン型トランジスタは高い幅―長さチヤンネル比
を有し、エンハンス型トランジスタのチヤンネル
の幅―長さ比は低い。インバータ６３から低レベ
ルの出力を得るためには、信号はその正常な
5V電位より高くしなければならない。したがつ
て、冗長回路のプログラミングを開始するために
は、信号を5V以上（たとえば9V）にする。そ
のためにインバータ６３の出力は低レベルとな
り、インバータ６４の出力は高レベルとなり、イ
ンバータ６５の出力は低レベルとなる。信号CEx
が低レベルであると、ゲート４６，４７，４８の
他の入力が低レベルであれば、それらのゲートの
出力は高レベルとなる。このメモリの正常な動作
中は信号CExは高レベルで、プログラミングは阻
止される。しかし、後で説明するように信号
が5V以上にされても、プログラミングが意図に
反して行われることがないように他の手段をとる
こともできる。
最初、プログラミング作業中はゲート４８の出
力は低く保たれる。そのためにトランジスタ５３
は導通を阻止され、トランジスタ５７のゲートを
ヒユーズ５５を介してVppに結合する。したがつ
て、線５９がアース電位にクランプされて低レベ
ルの入力をゲート４６，４７へ与える。それか
ら、適切なＹアドレスによりゲート４６を選択で
きる。そのために信号RAは高レベルにされ、イ
ンバータ５０により信号RA が低レベルにされる。
再び第１図を参照して、信号RAが高レベル、RB
が低レベルであると、バツフア２１〜２３を後述
するようにプログラムでき、ヒユーズ３１がとば
される。
次に、信号Ay0が低レベル、Ay1が高レベルで
あるとゲート４７が開かれて、信号RBが高レベ
ルにされ、この高レベル信号はインバータ５１に
より低レベル信号RB にされる。そのためにプロ
グラム可能なバツフア２４〜２６のプログラミン
グが可能となる。
それらのバツフアがプログラムされた後で、信
号0，1が低レベルにされてゲート４８の出
力を高レベルにする。そのためにトランジスタ５
３が導通状態になりヒユーズ５５がとばされる。
それによりトランジスタ５７のゲートがトランジ
スタ５４を介してアース電位にクランプされ、修
理禁止信号がトランジスタ５６を通じてVccにク
ランプされる。そうすると、ゲート４６，４７の
出力は決して高レベルにならず、プログラム可能
なバツフアは再びプログラムすることはできなく
なる。それによつて、信号が高レベルになつ
たとしても、ユーザーが意図しないのにバツフア
がプログラミングされるという事態は避けられる
ことになる。もちろん、希望する全てのプログラ
ミングが完了するまでは、ゲート４８が高レベル
の出力を発生しないようにプログラミング作業中
に注意せねばならない。
次に、第１図のバツフア２１のような典型的な
プログラム可能なバツフアが示されている第３図
を参照する。このバツフアはトランジスタ６９の
ゲートとトランジスタ８１のドレインに信号A5
を受ける。トランジスタ７０のゲートに信号
が与えられる。トランジスタ６９，７０はトラン
ジスタ７２のゲートを接地させる。このゲートは
デプリーシヨン型トランジスタ６８を介してVpp
（またはVccへも結合される。第３図に示されてい
るバツフアのプログラミング中に、信号RAが低
レベル（すなわち、プログラミングのためにバツ
フアが選択されている）で、信号A5も低レベル
であるとすると、トランジスタ７２が導通状態に
なつているから、ヒユーズ７１がとばされる。そ
の場合には、トランジスタ７３が回路点７４をア
ース電位にクランプする。
回路点７４がアース電位になると、トランジス
タ７５，７６で構成されているインバータが高レ
ベルの出力を線７７を介して零しきい値素子８１
のゲートへ与えるとともに、トランジスタ７８，
７９で構成されているインバータ７８，７９へも
与えられる。この高レベル出力のためにトランジ
スタ８０のゲートが接地される。したがつてトラ
ンジスタ８０は導通状態とならないが、トランジ
スタ８１は導通状態となつてヒユーズをとばす。
メモリの動作中に信号A5が高レベルであるとす
ると、信号T5が高レベルとなる。一方、信号5
が高レベルであると信号T5は低レベルとなる。
このように、信号A5が低レベルの時のみ信号T5
は低レベルとなる。
プログラミング中に信号A5が高レベルである
とすると、トランジスタ６９が導通状態となつて
トランジスタ７２が導通状態となることを阻止す
る。プログラミングの後は、回路点７４はヒユー
ズ７１を介して永久に高レベルに保たれる。この
ために次のインバータ段の出力が高レベルとなる
からトランジスタ８０は導通状態となる。トラン
ジスタ８０が導通状態になると、信号T5は信号
Ａ5に追従するようになる。
あるメモリとくにRAMにおいてはVppは用い
られない。その場合には、プログラム可能なバツ
フアのために１段少い反転段が用いられる。次に
第４図を参照して、トランジスタ９１がアドレス
信号「Ａ」を再び受け、トランジスタ９２が信号
Ｒを受ける。そのためにトランジスタ９０，９２
がいずれも導通状態でないと、トランジスタ９４
のゲートがトランジスタ９０を介して再び高レベ
ルに引きあげられる。そのために、第３図のヒユ
ーズ７１と同様にヒユーズ９３がとばされる。ヒ
ユーズ９３がとばされると回路点１０１がトラン
ジスタ９５を介してアース電位まで引き下げられ
る。回路点１０１が低レベルであると、トランジ
スタ９９は導通状態にならず、トランジスタ９６
がトランジスタ９８のゲートを高レベルにして線
１００を信号Axに追従させる。一方、ヒユーズ
がそのまま放置されたとすると、回路点１０１は
高レベルであるからトランジスタ９９は導通状態
にされ、トランジスタ９８のゲートをアース電位
にするから、トランジスタ９８は導通状態になる
ことを阻止される。したがつて、線１０１は信号
Axに追従することになる。
ここで、アレイ中に異常のある行が見くかつた
か、ある行に沿つて異常のあるセルが見つかり、
その行のアドレスA5〜A13が全て２進の１である
と仮定する。また、異常のある行に置き換えるた
めに冗長行Ａをプログラムすると仮定する。そう
すると、信号Ay0，Ay1が低レベルにされて信号
RAを高レベルにし、ヒユーズ３１をとばしバツ
フア２１〜２３のプログラミングを行えるように
する。全てのバツフア２１〜２３（およびアドレ
スA7〜A12に対応するその他のバツフア）の出力
が、A5〜A13が高レベルの時に低レベルになるよ
うに、それらのバツフアがプログラムされる。第
３図に示すバツフアの場合には、このようなプロ
グラムを行うには信号T5が信号5に追従するこ
と、すなわち、トランジスタ８０が導通状態にな
ることを必要とする。トランジスタ８０が導通状
態にするには前記したようにヒユーズをそのまま
にしておく必要がある。このことは、プログラミ
ング中にバツフア内のヒユーズがとばされないよ
うに信号A5〜A13が高レベルに保たれることも意
味する。
各冗長復号器のプログラミング中は、全てのア
ドレス線A5〜A13は最初は高レベルに保たれてヒ
ユーズがとばされることを阻止する。それから１
度に１つのヒユーズをとばす必要が生じた時は、
信号が１度に１つずつ低レベルにされる。これに
より、チツプ上の回路が過大電流により損傷を受
けることが防止される。より簡単にするには、行
アドレスを全て「１」状態から、１度にアドレス
１ビツトずつ異常のある行のアドレスへ変えるこ
とである。
使用する各冗長行線に対して正しいＹアドレス
が与えられて、その行線に関連するバツフアのプ
ログラミングを行えるようにする。それから、正
しいＹアドレスにより修理禁止ヒユーズ５５がと
ばされてそれ以上プログラミングが行われること
を阻止する。
以上、ワンチツプ・メモリ用の冗長装置につい
て説明した。冗長回路のプログラミングには余分
のピンを必要とせず、チツプをパツケージした後
でそのようなプログラミングを行うことができ
る。プログラミングが完了すると、プログラミン
グ回路の動作を不能にして、意図しないプログラ
ミングを防ぐ。
【図面の簡単な説明】
第１図は冗長行復号器と、それらの復号器の正
常行復号器への結合、および本発明の冗長装置に
関連するその他の回路の全体的な構成を示すブロ
ツク図、第２図はプログラミングのためにある特
定のプログラム可能な復号器の選択に用いられる
回路のブロツク回路図、第３図は本発明に用いら
れるプログラム可能なバツフアのブロツク回路
図、第４図は第３図のバツフアの別の実施例のブ
ロツク回路図である。 １５，１６，１７，１８……復号器、２１〜２
６……バツフア、３１，４２，５５……ヒユー
ズ、４６，４７，４８……ノアゲート、６３，６
４，６５……インバータ。

Claims (1)

  1. 【特許請求の範囲】 １ 第１のアドレス信号により選択される第１の
    線と、第２のアドレス信号により選択される第２
    の線とを含むメモリにおける改良した冗長装置で
    あつて、複数の第１の冗長線と、前記第１のアド
    レス信号のうちの所定の１つの信号を認識するよ
    うにプログラムされ、前記所定の１つの信号を受
    けた時に前記第１の冗長線を選択するプログラム
    可能な復号器要素と、前記第２のアドレス信号の
    少くとも一部を受けるために接続され、前記プロ
    グラミング中に前記プログラム可能な要素を選択
    し、かつある信号を受けた時に前記復号器要素の
    プログラミングを不能にする選択要素とを備え、
    それにより前記メモリは前記冗長線を使用するた
    めにプログラムされ、それから意図しないプログ
    ラミングを阻止するようにプログラムされること
    を特徴とするメモリ冗長装置。 ２ 特許請求の範囲の第１項に記載の装置であつ
    て、前記選択要素は前記ある信号を受けた時にヒ
    ユーズをとばすことを特徴とする装置。 ３ 特許請求の範囲の第２項に記載の装置であつ
    て、前記ある信号は所定の第２のアドレスである
    ことを特徴とする装置。 ４ 特許請求の範囲の第３項に記載の装置であつ
    て、前記復号器要素は選択的にとばすことができ
    るポリシリコン・ヒユーズを含むことを特徴とす
    る装置。 ５ 特許請求の範囲の第４項に記載の装置であつ
    て、前記復号器要素における前記ポリシリコン・
    ヒユーズのとばしと、放置とにより前記第１のア
    ドレス信号の真の信号、または前記第１のアドレ
    ス信号の前記真の信号の補数のいずれかが選択可
    能にされることを特徴とする装置。 ６ 特許請求の範囲の第５項に記載の装置であつ
    て、前記冗長線のうちの故障している線の選択を
    行わないための要素を含むことを特徴とする装
    置。 ７ 第１のアドレス信号を受けるために結合され
    る複数のアレイ復号器と、それらのアレイ復号器
    により選択される複数のアレイ線を含むメモリに
    おける改良された冗長装置であつて、複数の冗長
    線と、それらの冗長線のうちの１本を選択する時
    に前記アレイ線の選択を阻止するように前記アレ
    イ復号器に結合され、前記冗長線を選択する複数
    の冗長復号器と、前記第１のアドレス信号を受け
    るために結合され、所定の第１のアドレス信号を
    前記冗長復号器へ与えるようにプログラミングす
    るためのプログラム可能なゲート要素と、第２の
    アドレス信号を受けるために結合され、前記ゲー
    ト要素の前記プログラミング中に前記ゲート要素
    を選択する選択要素と、前記第２のアドレス信号
    を受けるために結合され、所定の第２のアドレス
    信号により作動させられ、前記ゲート要素の前記
    プログラミングを阻止する修理禁止要素とを備
    え、それにより故障線を前記冗長線で置き換える
    ように前記メモリをプログラムでき、それから前
    記メモリの意図しないプログラミングを禁止でき
    ることを特徴とするメモリ冗長装置。 ８ 特許請求の範囲の第７項に記載の装置であつ
    て、前記ゲート要素は選択的にとばされるポリシ
    リコン・ヒユーズを含むことを特徴とする装置。 ９ 特許請求の範囲の第８項に記載の装置であつ
    て、前記ポリシリコン・ヒユーズをとばすことに
    より、前記第１のアドレス信号のうちの真と補数
    の信号の選択を制御することを特徴とする装置。 １０ 特許請求の範囲の第７項に記載の装置であ
    つて、前記修理禁止要素は前記プログラミングの
    前記禁止のためにとばされるポリシリコン・ヒユ
    ーズを含むことを特徴とする装置。 １１ 特許請求の範囲の第７項に記載の装置であ
    つて、前記冗長線のうち故障している線の選択を
    行わない要素を含むことを特徴とする装置。
JP56156040A 1980-09-30 1981-09-30 Memory redundancy device Granted JPS57133600A (en)

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