JPS6177946A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して有効な技術に関し１例えば。

予備のメモリ列もしくはメモリ行と冗長回路を備えた半
導体記憶装置に利用して有効な技術に関する。

［背景技術］ ＲＡＭ　（ランダム・アクセス・メモリ）のような半導
体記憶装ににおいては、メモリアレイの大容量化が進む
に従って、不良ビットあるいはワード線の断線もしくは
短絡等のワード線不良による歩留まりの低下が間層とな
る。そこで、メモリアレイ内の不良ビットやワード線不
良を有する列または行を、別個に用意された予備のメモ
リ列またはメモリ行と置き換えることにより、不良ビッ
トやワード線不良を救済する冗長回路を設け１歩留まり
の向上を図ることが提案されている。

このような冗長回路構成の一方式として、本発明者は、
不良ビットを含むメモリ行もしくはメモリ行のアドレス
（以下不良アドレスと称する）を設定する手段と、設定
された不良アドレスと入力されたアドレスとを比較する
アドレス比較回路を設け、両者が一致したときは、正規
のメモリ列もしくはメモリ行に代えて、予備のメモリ列
もしくはメモリ行を選択する方式を開発した。

第１図は、その概略構成を示すものである。

すなわち、■は外部から入力されるアドレス信号Ａｘｉ
に基づいて内部アドレス信号ａｘｉ、ａｘ１を形成する
アトレイバッファ、２はこのアドレスバッファ１から供
給される内部アドレス信号ａｘｉ、ａｘｉに基づいてア
ドレス信号をデコードするデコーダである。また、３は
内部に不良アドレス設定手段を有するアドレス比較回路
で、アドレスバッファ１から供給される内部アドレス信
号ａｘｉ、ａｘｉと、予めその内部に設定された不良ア
ドレスとを比較し、両者が完全に一致したときに一致信
号φｓｊを出力する０選択信号形成回路４は、この一致
信号φｓｊがそれに供給されると、予備のメモリ行を選
択する冗長選択信号φｘｓｊを出力する。このとき、選
択信号φｘｉｊは出力されない、不良アドレスのメモリ
行と置き換えられるべき予備メモリ行と対応されたワー
ド線ドライバ５Ｓは、冗長選択信号φｘｓｊによって駆
動される。その結果、予備メモリ行のワード線が選択さ
れる。

アドレスの一致が検出されない場合には、信号φｘｓｊ
は出力されない、この場合には、選択信号形成回路４か
ら選択信号φｘｓｊが出力される。

このときには、デコーダ２によって選択されたワード線
ドライバ５が駆動される。その結果、正規のワード線が
選択される。

ところで、上記のようなアドレス比較方式の冗長回路に
あっては、予備のメモリ行を選択する場合はもちろん正
規のメモリ行を選択する場合にも必ずアドレスバッファ
ｌの出力に対してアドレスの比較動作が実行される。そ
のため、このアドレスの比較に要する時間だけアクセス
タイムが遅くなるという問題点がある。

［発明の目的］ この発明の目的は、冗長回路を備えた半導体記憶装置に
おけるアクセスタイムを短くすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
１本明細書の記述および添附図面から明かになるであろ
う。

〔発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、この発明は、アドレスバッファの出力は比較
的長い配線によってアドレスデコーダに供給されるので
負荷が大きくなり、そのためアドレスバッファは最終段
の負荷駆動能力が大きくなるように設計されるが、アド
レス比較回路に供給される内部アドレス信号はそれほど
大きな駆動能力を必要としないことに着目して、アドレ
スバッファの前段からアドレスに関する信号を取り出し
てアドレス比較回路に供給することによって、アドレス
比較回路から出力される判定信号の出力タイミングを早
くさせるようにして、メモリの高速化を図るという上記
目的を達成するものである。

［実施例１］ 第２図は本発明を周辺ＣＭＯＳ型のダイナミックＲＡＭ
に適用した場合の第１の実施例を示す。

図において、ｌａ、ｌｂは外部からマルチプレクス方式
で供給されるアドレス信号Ａｘｉ、Ａｙｉを受けて、内
部相補アドレス信号ａｘｉ＋　ａｘ　　　。

〒およびａｙ　ｉ、ａｙ　ｉをそれぞれ形成するロウア
ドレスバッファとカラムアドレスバッファである。また
、２ａ、２ｂは、上記ロウアドレスバッファ１ａとカラ
ムアドレスバッファｌｂから供給される内部相補アドレ
ス信号ａｘｉ、ａｘｉとａｙｉ、ａｙｉを受けて、ワー
ド線選択信号とデータ線選択信号をそれぞれ形成するた
めのロウアドレスデコーダとカラムアドレスデコーダで
ある。

ロウアドレスデコーダ２ａで形成されたワード線選択信
号はワード線ドライバ５に供給され、アドレスＡｘｉに
対応されたワード線ドライバを選択し駆動可能にする。

また、上記カラムアドレスデコーダ２ｂで形成されたデ
ータ線選択信号はメモリアレイ６内の各データ線ごとに
設けられたカラムスイッチ７に供給される。

メモリアレイ６は、記憶用キャパシタとアドレス選択用
ＭＯ５ＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
で構成された公知の１ＭＯ３型のメモリセルがマトリッ
クス状に配置されてなる。このメモリアレイ６内の各デ
ータ線ごとにセンスアンプと上記カラムスイッチ７、が
設けられており。

カラムアドレスデコーダ２ｂから出力される選択信号に
よってオンされたカラムスイッチ７を介して、アドレス
Ａｙｉに対応された一本のデータ線のデータがセンスア
ンプによって増幅され、メインアンプ９に供給される。

メモリアレイ６から読み出されたデータは、メインアン
プ９で増幅され、出カバソファ１０によって入出力用端
子１１に出力される。また、書込み時には、入出力用端
子１１に供給されているデータが入力バッファ１２に取
り込まれ、アドレスデコーダ２ａ、２ｂによって選択さ
れているメモリアレイ６内のメモリセルに書き込まれる
ようにされている。

一方、上記メモリアレイ６の一側には、予備のメモリ行
６ｓが設けられている。予備メモリ行６Ｓは１本でもよ
いが、この実施例では複数本設けられている。

３は内部に欠陥ビットや断線等の欠陥を有する不良ワー
ド線のアドレスを記憶可能な不良アドレス記憶手段を備
え、外部から入力されるアドレス信号と内部に記憶され
ている不良アドレスとを比較し、入力されたアドレスが
不良アドレスと一致するか否かを検出するアドレス比較
回路である。

このアドレス比較回路３には、ヒユーズのようなプログ
ラム素子を有し、このプログラム素子を切断しもしくは
抵抗値を変えることによって５不良アドレスを設定でき
るようにされた公知のアドレス記憶手段と同一構成のも
のが内蔵されている。

そして、入力されたアドレスを１ビツトごとに不良アド
レスと比較して、すべてのビットが設定された不良アド
レスのビットと一致すると、ロウレベルの判定信号φｓ
ｊを出力するようにされている。

しかも、この実施例では、上記アドレス比較回路３に対
して、ロウアドレスバッファｌａの最終段の出力ではな
く、ロウアドレスバッファ１ａの前段から、アドレス信
号Ａｘｉがレベル変換された相補アドレス信号ａｘｉ’
、ａｘビが取り出されて供給されるようにされている。

アドレス比較回路３は、この相補アドレス信号ａｘｉ’
、ａｘｉ′に基づいて不良アドレスとの比較を行なう。

つまり、この実施例では、特に制限されないが、ロウア
ドレスバッファ１ａが、第３図に示すように、カスケー
ド接続された複数個のＣＭＯＳインバータＩＶ１〜ＩＶ
フによって構成されている。　。

そして、上記ＣＭＯＳインバータＩＶ、〜ＩＶ７のうち
最も駆動能力の大きなインバータＩｖ６とＩＶ、の出力
が内部相補アドレス信号ａｘｉ、ａ書として、前記ロウ
アドレスデコーダ２ａに供給されている。これに対し、
上記アドレス比較回路３には、ロウアドレスバッファｌ
ａの前段のインバータ■ｖ３とＩＶ、の出力が取り出さ
れて相補アドレス信号ａｘｉ’＋ａｘｉ’として供給さ
れるようにされている。

上記の場合、ロウアドレスバッファ１ａの最終段のイン
バータＩＶ６．ＩＶフには、比較的長い配線を介してロ
ウアドレスデコーダ２ａが接続されるため、最終段のイ
ンバータＩＶ、、ＩＶフは比較的大きな駆動能力を必要
とする。しかし、アドレス比較回路３には、上記のよう
な駆動能力の大きなインバータＩＶ、、、ＩＶフの出力
を供給する必要がない。そのため、上記のごとく、ロウ
アドレスバッファ１ａの前段のインバータ■ｖ３とＩＶ
４の出力をアドレス比較回路３に供給させることができ
る。

しかして、インバータＩ■３とＩＶ４の出力は。

インバータ■■６とＩＶ７の出力に比べて駆動能力が低
いが、アドレス信号Ａｘｉに対する遅延は小さい。その
ため、インバータＩＶ６とＩＶ、の出力ａｘｉ、ａｘｉ
をアドレス比較回路３の入力信号とする場合に比べて、
第４図に示すように判定信号φｓｊの変化が早くなり１
選択信号φｘｓｊ、φｘｉｊの出力も早くなる。選択信
号φｘｓｊが出力されるとそのときデコーダ２ａによっ
て選択されているワード線ドライバ５が駆動され、また
選択信号φｘｉｊが出力されると予備のワード線ドライ
バ５ｓが駆動され、予備メモリ行が選択される。その結
果、メモリのアクセスタイムが短縮される。

なお、上記実施例では、ワード線と並行に予備のメモリ
行６ｓを設けて、不良ビット等を含むメモリ行を予備の
メモリ行６Ｓと置き換えるようにしているが、データ線
と並行に予備のメモリ列およびセンスアンプを設けて、
不良ビット等を含むデータ線を予備のメモリ列で置き換
えたり、あるいは予備のメモリ行とともに予備のメモリ
列をも設けるようにしてもよい。

また、上記実施例では、外部から供給されるＲＡＳ（ロ
ウアドレス・ストローブ）信号やＣＡＳ（カラムアドレ
ス・ストローブ）信号に基づいて適当な内部制御信号を
形成し、この内部制御信号によってアドレスバッファｌ
ａ、ｌｂを動作させて、マルチプレクス方式で入力され
る信号Ａｘｉ。

Ａｙｉを取り込んだり、選択信号形成回路４から出力さ
れる選択信号φｘｉｊ、φｘｓｊのタイミングを図るよ
うにされている。

［実施例２］ 次に本発明の第２の実施例を、第５図〜第７図を用いて
説明する。

周辺０ＭＯ３型のダイナミックＲＡＭでは、デコーダ回
路が例えば第５図に示すように、内部アドレス信号ａｘ
ｉ、（ａマＴ）が印加されるＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
１１　Ｑ　２＋　Ｑ　３＋・・・・が直列接続されて構
成される。そして、タイミング信号φによってプリチャ
ージされてから、すへての入力ａｘｉ（ａｘｉ）がハイ
レベルになることにより、選択されるデコーダの出力の
みがロウレベルにされる。

そのため、消費電力がＮＭＯ３型Ｏ３−ダに比べて非常
に少なくなる。ところが、上記ＣＭＯ５型Ｏ５−ダでは
、Ｎチャンネル型ＭＯＳＦＥＴＱＩ。

Ｑ２＋・・・・が直列に接続されているため、ノードｎ
０の電荷の引き抜き速度が遅くなってアクセス時間が長
くなるおそれがある。

そこで、この実施例では、第６図に示すように、アドレ
スデコーダ２の前段にプリデコーダ１３を設け、予め一
対の内部アドレス信号ａｘｉ、ａｘｊ　（ａｘｉ、ａｘ
ｊ）をデコードすることにより得られた信号ａｘｉｊを
メインデコーダ２の入力信号とする。これにより、メイ
ンデコーダ２への入力数を半減させて、直列接続される
ＭＯＳＦＥＴの数を減らし、デコーダの出力の立下がり
を速くさせるようにされている。

上記プリデコーダ１３の回路構成としては、例えば第７
図に示すような構成例が考えられる。

一方、この実施例では、プリデコーダ１３の出力ａｘｉ
ｊをアドレス比較回路３の入力信号とする代わりに、ア
ドレスバッファｌから出力される内部相補アドレス信号
ａｘｉ、ａｘｉがアドレス比較回路３の入力信号とされ
ている。その結果。

プリデコーダ１３の出力ａｘｉｊを入力信号とする場合
に比べて、アドレス比較回路３から出力される判定信号
φｓｊの変化のタイミングが速くされ、これによってア
クセスタイムが短縮される。

［実施例３］ 第８図および第９図には、本発明の第３の実施例が示さ
れている。

この実施例では、上記第２の実施例と同様にプリデコー
ダ１３が設けられ、アドレスバッファｌａの出力ａｘｉ
＋　ａｘｉがアドレス比較回路３０入力信号とされてい
る。そしてアドレス比較回路３から出力される判定信号
φＳが、プリデコーダ１３からの信号ａｘｉ３とともに
複数個の予備メモリ行の中から一つを選択するための冗
長デコーダ１４に供給され、この冗長デコーダ１４の出
力によって予備メモリ行のワード線を駆動する予備ワー
ド線ドライバ５Ｓが選択されるようにされている。

また、判定信号φＳをインバータ１５によって反転した
信号φＳが、正規の各アドレスデコーダ２ａに供給され
、判定信号φＳがハイレベルのときは、すべてのデコー
ダ出力を強制的にハイレベルに固定して正規のワード線
ドライバ５が選択されないようにされている。

つまり、各アドレスデコーダ２ａｉおよび冗長デコーダ
１４は、第９図に示すようにプリデコーダ１３からの出
力ａｘｉｊが印加されるＭＯ３ＦＥＴＱＩ　、Ｑ２　、
・・・・に、アドレス比較回路３がら出力される判定信
号φＳもしくはその反転信号φＳが印加されるＭＯ５Ｆ
ＥＴＱｏが直列に接続されて構成されている。そのため
、入力アドレスＡｘｉと設定された不良アドレスとが一
致したときに、アドレス比較回路３の出力（判定信号）
φＳがハイレベルに変化されると、冗長デコーダ１４が
動作されて選択信号φｘｓが形成されて予備ワード線ド
ライバ５ｓが選択され、駆動信号φＸによって駆動され
て予備メモリ行（６ｓ）が選択さ九る。

一方１判定信号φＳがハイレベルにされると。

正規のアドレスデコーダ２ａｉに設けられているＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏがオフされるため、すべてのデ
コーダ２ａｉの出力レベルが固定されて、正規のワード
線ドライバ５が選択されなくなる。

しかしながら、入力アドレスと不良アドレスとが一致せ
ずロウレベルの判定信号φＳが出力されると、冗長デコ
ーダ１４は動作されず、正規のデコーダ２ａｉが動作状
態にされ、プリデコーダ１３からの出力ａｉｊに対応し
た一つのデコーダ２ａｉから選択信号が出力される。そ
して、この選択信号によって正規のワード線ドライバ５
が選択され、駆動信号φＸによってワード線ドライバ５
が動作されて一本のワード線が選択レベルにされる。

この実施例においても、前実施例２と同様に。

プリデコーダ１３の出力をアドレス比較回路３の入力信
号とした場合に比べて判定信号の形成が早くされて、ア
クセスタイムが短縮される。

［効果コ （１）不良アドレス設定手段とアドレス比較回路等から
なる冗長回路を備えたダイナミックＲＡＭにおいて、複
数段に構成されたアドレスバッファの前段から出力を取
り出してアドレス比較回路に供給するようにしたので、
アドレス比較回路から出力される判定信号の出力タイミ
ングが早（なるという作用によって１選択信号の立上が
りが早くなり、アクセスタイムが短縮され、読出しが高
速化されるという効果がある。

（２）アドレスデコーダの前にプリデコーダが設けられ
、かつ冗長回路を有するようにされたダイナミックＲＡ
Ｍにおいて、プリデコーダ前段のアドレスバッファの出
力をアドレス比較回路に供給するようにしたので、アド
レス比較回路から出力される判定信号の出力タイミング
が早くなるという作用によって、選択信号の立上がりが
早くなり、アクセスタイムが短縮され、読出しが高速化
されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
、ＣＭＯＳ型のダイナミックＲＡＭに適用したものが示
されているが。

アドレスバッファが複数段に構成されているものあるい
はアドレスデコーダの前にプリデコーダを有するように
されたものであれば完全ＮＭＯＳ型のダイナミックＲＡ
Ｍにも適用することが可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックＲＡＭ
に適用したものについて説明したが、それに限定される
ものでなく、スタティックＲＡＭその他冗長回路を備え
たすべての半導体記憶装置に利用できるものである。

【図面の簡単な説明】

第１図は冗長回路を備えた半導体記憶装置のアクセス系
の一構成例を示すブロック図。 第２図は本発明を冗長回路を備えたダイナミックＲＡＭ
に適用した場合の一実施例を示すプロッり図、 第３図はアドレスバッファの一構成例を示す回″ｔ１１
図。 第４図はアドレス比較回路から出力される判定信号およ
びワード線選択信号のタイミングを示すタイミングチャ
ート、 第５図はアドレスデコーダの一例を示す回路図。 第６図は本発明の第２の実施例を示す要部のブロック構
成図。 第７図はプリデコーダの一例を示す回路図。 第８図は本発明の第３の実施例を示す要部のブロック構
成図。 第９図はその具体的な構成例を示す回路構成図である。 ｌ、ｌａ、ｌｂ・・・・アトレイバッファ、２，２ａ、
２ｂ・・・・アドレスデコーダ、３・・・・アドレス比
較回路、４・・・・選択信号形成回路、５・・・・ワー
ド線ドライバ、５ｓ・・・・予備ワード線ドライバ、６
・・・・メモリアレイ、６ｓ・・・・予備メモリ行、７
・・・・カラムスイッチ、９・・・・メインアンプ、１
０・・・・出力バッファ、１１・・・・入出力端子、１
２・・・・入カバソファ、１３−・・プリデコーダ、１
４・・・・冗長デコーダ、１５・・・・インバータ、ａ
ｘｉ、ａｘｉ・・・・内部相補アドレス信号、φＳ、φ
ｓｊ・・・・判定信号、φＸ　！　Ｊ　＋φｘｓｉｊ・
・・・選択信号。

Claims (1)

1. 【特許請求の範囲】 １、予備のメモリ行もしくはメモリ列と、不良アドレス
   を設定するための手段およびこれに設定された不良アド
   レスと入力アドレスとを比較するアドレス比較回路を有
   し、入力アドレスが不良アドレスと一致した場合には予
   備のメモリ行もしくはメモリ列を選択する冗長回路を備
   えた半導体記憶装置において、アドレスデコーダに供給
   される内部アドレス信号の形成段よりも前の信号形成段
   において形成された信号が上記アドレス比較回路に供給
   されるようにされてなることを特徴とする半導体記憶装
   置。 ２、アドレスバッファが２段以上に構成されているもの
   において、アドレスバッファ前段の出力信号が上記アド
   レス比較回路に供給されるようにされてなることを特徴
   とする特許請求の範囲第１項記載の半導体記憶装置。 ３、アドレスデコーダの前段にプリデコーダが設けられ
   ているものにおいて、プリデコーダ前段のアドレスバッ
   ファの出力信号が上記アドレス比較回路に供給されるよ
   うにされてなることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。