JP2580128B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、予備メモリアレイを内蔵するRAM（ランダム・アク
セス・メモリ）に利用して有効な技術に関するものであ
る。

〔従来の技術〕

ダイナミック型RAM等の半導体記憶装置においては、
予めメモリアレイに予備のメモリアレイを用意し、欠陥
メモリセルが発見された場合にその予備メモリアレイに
切り換えるいわゆる欠陥ビット救済が行われ、製品歩留
りの向上が図られる。このため、半導体記憶装置内に、
メモリアレイの不良アドレスを記憶しメモリのアドレス
指定に際して与えられるアドレス信号とこの不良アドレ
スを比較し、不良アドレスが指定された場合にそのアド
レスを予備メモリアレイのアドレスに切り換えるための
冗長アドレス切り換え回路が設けられる。

このような冗長アドレス切り換え回路を備えるダイナ
ミック型RAMについては、例えば日経マグロウヒル社発
行の1980年７月21日付『日経エレクトロニクス』の189
頁〜201頁に記載されている。

〔発明が解決しようとする問題点〕

上記のような冗長アドレス切り換え回路を有するダイ
ナミック型RAM等では、第４図に示すように、例えば外
部から制御信号として供給されるロウアドレスストロー
ブ信号▲▼の立ち下がりを検出してＸアドレス信
号AX0〜AXiがアドレスバッファに取り込まれ、ワード線
選択タイミング信号φｘのハイレベルによってＸアドレ
ス信号AX0〜AXiに指定されるワード線が選択状態とされ
る。もしこのワード線に欠陥メモリセルが結合されてい
る場合、同図に点線で示すように、予備メモリアレイに
切り換えるためのアドレス切り換え信号φraがハイレベ
ルとなり、予備のワード線WR0〜WR3が選択状態とされ
る。また、アドレス切り換え信号φraのハイレベルによ
って、ワード線選択タイミング信号φｘ又はφx00〜φx
11がロウレベルとされ、欠陥メモリアレイを含むワード
線の選択動作が禁止される。

しかしながら、アドレス切り換え信号φraは、冗長ア
ドレス切り換え回路によるアドレス比較動作の遅れ等に
より、ワード線選択タイミング信号φｘに遅れてハイレ
ベルとなる。一方、センスアンプを動作状態にするため
のタイミング信号φpa1′及びφpa2′は、ロウアドレス
ストローブ信号▲▼の立ち下がり及びワード線選
択タイミング信号φｘの立ち上がりに引き続いて固定的
な時間関係をもって形成される。したがって、上記のよ
うに欠陥メモリセルが結合されるワード線が指定され、
予備ワード線への切り換えが行われた場合、予備ワード
線が選択状態とされてからセンスアンプが動作状態にさ
れるまでの時間が短くなってしまう。このため、予備ワ
ード線に結合されるメモリセルの蓄積電荷による相補デ
ータ線のレベルチャージが充分行われないうちにセンス
アンプが動作状態とされ、読み出し動作マージンが低下
して、最悪の場合誤動作が生じてしまう。ダイナミック
型RAM等の半導体記憶装置には、このタイミング信号φp
a1′及びφpa2′のように、予備メモリアレイへの切り
換えが通常のタイミングより遅れて行われることによっ
て、タイミング信号として正常に機能しえなくなる場合
が多く、せっかくの冗長アドレス切り換え回路による欠
陥ビット救済が結果的に効果のないものとなる。

この発明の目的は、予備メモリアレイに切り換え時の
動作の安定化を図った半導体記憶装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
不良アドレスが指定され予備メモリアレイに切り換えら
れる場合に、それ以降に形成される所定の内部タイミン
グ信号を所定時間遅延させるものである。

〔作用〕

上記した手段によれば、予備メモリアレイへの切り換
えが通常のタイミングより遅れて行われるのにともなっ
て、その後の動作タイミングを制御する内部タイミング
信号も遅れて形成されるため、予備メモリアレイに切り
換え時の動作マージンが改善され、半導体記憶装置とし
ての動作安定化を図ることができる。

〔実施例〕

第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各回
路素子は、公知のCMOS（相補型MOS）集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。同図にお
いて、チャンネル（バックゲート）部に矢印が付加され
たMOSFETはＰチャンネル型であり、矢印の付加されない
ＮチャンネルMOSFETと区別される。

この実施例のダイナミック型RAMには、特に制限され
ないが、４本の予備ワード線WR0〜WR3が用意される。ま
た、欠陥メモリセルが結合される不良ワード線のアドレ
スを記憶し、外部から供給されるＸアドレス信号AX0〜A
Xiとこの不良アドレスを比較し、一致した場合に予備ワ
ード線に切り換えるための制御を行う冗長アドレス切り
換え回路RACが設けられる。この冗長アドレス切り換え
回路RACによって、予備メモリアレイへのアドレス切り
換えが行われると、冗長アドレス切り換え回路RACから
タイミング制御回路TCにアドレス切り換え信号φraが供
給され、以降形成されるタイミング信号が所定の時間遅
延される。これにより、予備メモリアレイ切り換え時の
読み出し動作等の動作マージンが確保され、誤動作の防
止が図られている。

さらに、この実施例のダイナミック型RAMではアドレ
スマルチプレクス方式が採られ、Ｘアドレス信号とＹア
ドレス信号が同一の外部端子を介して供給される。ま
た、リフレッシュアドレスを内蔵するカウンタによって
自律的に指定するための自動リフレッシュ機能を有す
る。このため、自動リフレッシュ動作モードにおいて、
リフレッシュするワード線を指定するためのリフレッシ
ュアドレスカウンタREFCと、このリフレッシュアドレス
カウンタREFCにより形成されるロウアドレス信号と外部
から供給されるロウアドレス信号とを切り換え選択する
ためのアドレスマルチプレクサAMXが設けられる。

第２図において、特に制限されないが、メモリアレイ
Ｍ−ARYは２交点方式とされ、第２図の水平方向に配置
されるｎ＋１組の相補データ線D0・▲▼〜Dn・▲
▼と、垂直方向に配置されるｍ＋１本のワード線W0〜
Wm及び欠陥ビット救済用の４本の予備ワード線WR0〜WR3
が設けられる。これらの相補データ線とワード線の交点
には、（ｍ＋５）×（ｎ＋１）個のメモリセルが配置さ
れる。それぞれの相補データ線には、相補データ線D0・
▲▼及びDn・▲▼に代表して示されるように、
アドレス選択用MOSFETQmと情報記憶用キャパシタCsとか
らなるｍ＋５個のメモリセルが、所定の規則性をもって
それぞれ結合される。

各相補データ線の非反転信号線及び反転信号線の間に
は、MOSFETQ7及びQ8に代表されるスイッチMOSFETからな
るプリチャージ回路PCが設けられる。これらのスイッチ
MOSFETのゲートは共通接続され、後述するタイミング制
御回路TCから、ダイナミック型RAMの非動作状態におい
てハイレベルとされ動作状態においてロウレベルとされ
るタイミング信号φpcが供給される。これにより、タイ
ミング信号φpcがハイレベルとされるダイナミック型RA
Mの非動作状態において、スイッチMOSFETQ7〜Q8がオン
状態となり、相補データ線の両信号線を短絡して電源電
圧Vccの約1/2のようなハーフプリチャージレベルとす
る。このため、各相補データ線の両信号線のレベルは、
このハーフプリチャージレベルからハイレベル又はロウ
レベルに向かって変化され、読み出し動作が高速化され
る。

センスアンプSAは、ｎ＋１個の単位回路USAにより構
成される。各単位回路USAは、第２図に例示的に示され
るように、ＰチャンネルMOSFETQ3,Q4及びＮチャンネルM
OSFETQ5,Q6からなるCMOSラッチ回路で構成され、その入
出力ノードが対応する相補データ線D0・▲▼〜Dn・
▲▼にそれぞれ結合される。また、上記センスアン
プSAの単位回路には、特に制限されないが、並列形態の
ＰチャンネルMOSFETQ1,Q2を介して電源電圧Vccが供給さ
れ、並列形態のＮチャンネルMOSFETQ13,Q14を介して回
路の接地電圧が供給される。これらの駆動MOSFETQ1,Q2
及びMOSFETQ13,Q14は、同じメモリマット内に設けられ
る単位回路に対して共通に用いられる。すなわち、同じ
メモリマットに含まれるセンスアンプ単位回路USAのＰ
チャンネルMOSFETQ1,Q2とＮチャンネルMOSFETQ13,Q14の
ソースは、共通ソース線PS及びNSにそれぞれ共通説続さ
れる。

上記MOSFETQ1,Q13のゲートには、センスアンプSAを活
性化させるための相補タイミング信号φpa1,▲▼
が供給され、MOSFETQ2,Q14のゲートには、上記相補タイ
ミング信号φpa1,▲▼よりやや遅れて形成される
相補タイミング信号φpa2,▲▼が供給される。こ
れにより、センスアンプSAの動作は２段階に行われる。
すなわち、相補タイミング信号▲▼，φpa1が
供給される第１段階において、比較的小さいコンダクタ
ンスを持つようにされるMOSFETQ1及びQ13がオン状態と
なり、その電流制限作用によって、メモリセルから対応
する相補データ線に与えられる微小読み出し電圧は不所
望なレベル変動を受けることなく増幅される。上記セン
スアンプSAの増幅動作によって相補データ線の電位差が
ある程度大きくされた後、相補タイミング信号φpa2,▲
▼が供給される。これにより、比較的大きなコ
ンダクタンスを持つMOSFETQ2,Q14がオン状態となる。セ
ンスアンプSAの増幅動作は、MOSFETQ2,Q14がオン状態に
なることによって速くされ、相補データ線のレベルは急
速にハイレベル又はロウレベルに推移する。このよう
に、センスアンプSAの増幅動作を２段階に分けて行わせ
ることによって、相補データ線の不所望なレベル変化を
防止しつつ、データの高速読み出しを行うことができ
る。

相補データ線は、上記センスアンプSAの反対側におい
て、カラムスイッチCSWを構成するスイッチMOSFETに結
合される。カラムスイッチCSWは、代表として示されるM
OSFETQ9,Q10及びQ11,Q12に代表されるようなｎ＋１組の
スイッチMOSFETにより構成され、指定された相補データ
線と共通相補データ線CD・▲▼を選択的に結合させ
る。これらのスイッチMOSFETQ9,Q10〜Q11,Q12のゲート
はそれぞれ共通接続され、カラムデコーダCDCRによって
形成されるデータ線選択信号Y0〜Ynが供給される。

一方、メモリアレイＭ−ARYの同じ行に配置されるメ
モリセルのアドレス選択用MOSFETQmのゲートは、対応す
るワード線W0〜Wm又は予備ワード線WR0〜WR3に結合され
る。ワード線W0〜Wmは、二次デコーダRDCR2に結合され
そのうちの一本が選択・指定される。また、予備ワード
線WR0〜WR3は、後述する冗長アドレス切り換え回路RAC
によって選択・指定される。

ロウアドレスバッファRADBは、アドレス信号入力端子
A0〜Aiを介してロウアドレスストローブ信号▲▼
の立ち下がりに同期して供給されるＸアドレ信号AX0〜A
Xiを受け、これらの外部アドレス信号と同相の内部アド
レス信号ar0〜ariと逆相の内部アドレス信号▲▼
〜▲▼からなる相補内部アドレス信号（以下、こ
れらを合わせてar0〜ariとして表す）を形成する。これ
らの相補内部アドレス信号ar0〜ariは、アドレスマルチ
プレクサAMXの一方の入力端子に供給される。

アドレスマルチプレクサAMXの他方の入力端子には、
リフレッシュアドレスカウンタREFCからリフレッシュア
ドレス信号cx0〜cxiが供給される。またアドレスマルチ
プレクサAMXには、その切り換え信号として、自動リフ
レッシュ動作モードにおいてハイレベルとされるタイミ
ング信号φrefがタイミング制御回路TCから供給され
る。アドレスマルチプレクサAMXは、タイミング信号φr
efがロウレベルとされる通常の読み出しあるいは書き込
み動作モードにおいて、ロウアドレスバッファRADBから
供給される相補内部アドレス信号ar0〜ariを選択し、相
補内部アドレス信号ax0〜axiとする。また、タイミング
信号φrefがハイレベルとされる自動リフレッシュ動作
モードにおいて、リフレッシュアドレスカウンタREFCか
ら供給されるリフレッシュアドレス信号cx0〜cxiを選択
し、相補内部アドレス信号ax0〜axiとする。アドレスマ
ルチプレクサAMXの出力信号とされるこれらの相補内部
アドレス信号ax0〜axiは、ロウアドレスデコーダ及び冗
長アドレス切り換え回路RACに入力される。

特に制限されないが、ロウアドレスデコーダは２段構
造とされ、プリデコーダRDCR1と二次デコーダRDCR2との
組み合わせによって構成される。プリデコーダRDCR1
は、下位２ビットの相補内部アドレス信号ax0及びax1を
デコードして、タイミング制御回路TCから供給されるタ
イミング信号φｘに同期した４つのワード線選択タイミ
ング信号φx00ないしφx11（図示されない）を形成す
る。これらのワード線選択タイミング信号は、下位２ビ
ットを除く相補内部アドレス信号ax2〜axiをデコードす
る二次デコーダRDCR2によって形成される共通選択信号
と組み合わされることによって、Ｘアドレス信号AX0〜A
Xiに指定される一本のワード線を選択するためのワード
線選択信号（W0〜Wm）が形成される。このように、ロウ
アドレスデコーダをプリデコーダRDCR1と二次デコーダR
DCR2による２段構造とすることによって、二次デコーダ
RDCR2のピッチ（間隔）とワード線のピッチを合わすこ
とができ、半導体基板上のレイアウトを効率的に行うこ
とができる。

カラムアドレスバッファCADBは、アドレス信号入力端
子A0〜Aiを介して、カラムアドレスストローブ信号▲
▼の立ち下がりに同期して供給されるＹアドレス信
号AY0〜AYiを受け、これらの外部アドレス信号と同相の
内部アドレス信号ay0〜ayiと逆相のアドレス信号▲
▼〜▲▼から成る相補内部アドレス信号（以
下、これらを合わせてay0〜ayiのように表す）を形成す
る。相補内部アドレス信号ay0〜ayiは、カラムアドレス
デコーダCDCRに供給される。

カラムアドレスデコーダCDCRは、上記カラムアドレス
バッファCADBから供給される相補内部アドレス信号ay0
〜ayiをデコードし、タイミング制御回路TCから供給さ
れるデータ線選択タイミング信号φｙに同期したデータ
線選択信号Y0〜Ynを形成し、カラムスイッチCSWに供給
する。

前述のように、カラムスイッチCSWによって指定され
た相補データ線が選択的に接続される共通相補データ線
CD・▲▼は、上記センスアンプSAと同様な回路構成
とされるメインアンプMAの入力端子に結合されるととも
に、データ入力バッファDIBの出力端子に結合される。
メインアンプMAの出力端子は、さらにデータ出力バッフ
ァDOBの入力端子に結合される。

メインアンプMAは、タイミング制御回路TCから供給さ
れるタイミング信号φmaのハイレベルによって動作状態
とされ、選択されたメモリセルから相補共通データ線CD
・▲▼を介して入力される読み出しデータをさらに
増幅し、データ出力バッファDOBに伝達する。

データ出力バッファDOBは、ダイナミック型RAMの読み
出し動作モードにおいて、タイミング制御回路TCから供
給されるタイミング信号φｒのハイレベルによって動作
状態とされ、上記メインアンプMAの出力信号をデータ出
力端子Doutに出力する。ダイナミック型RAMの非動作状
態あるいは書き込み動作モードにおいては、データ出力
バッファDOBの出力はハイインピーダンス状態とされ
る。

データ入力バッファDIBは、ダイナミック型RAMの書き
込み動作モードにおいて、タイミング信号φｗのハイレ
ベルによって動作状態とされ、データ入力端子Dinから
供給される書き込みデータを相補書き込み信号とし、相
補共通データ線CD・▲▼に供給する。ダイナミック
型RAMの非動作状態あるいは読み出し動作モードにおい
ては、データ入力バッファDIBの出力はハイインピーダ
ンス状態とされる。

リフレッシュアドレスカウンタREFCは、ダイナミック
型RAMの自動リフレッシュ動作モードにおいて動作し、
タイミング制御回路TCから供給されるタイミング信号φ
ｃを計数して、リフレッシュするワード線を指定するた
めのリフレッシュアドレス信号を形成し、アドレスマル
チプレクサAMXに供給する。

冗長アドレス切り換え回路RACは、欠陥メモリセルが
結合されるワード線のアドレスを記憶するためのアドレ
ス記憶回路と、記憶される不良アドレスとアドレスマル
チプレクサAMXから供給されるロウアドレス信号を比較
するためのアドレス比較回路から構成される。これらの
アドレス記憶回路とアドレス比較回路は、予備ワード線
WR0〜WR3に対応してそれぞれ設けられる。

冗長アドレス切り換え回路RACのアドレス記憶回路
は、特に制限されないが、ポリシリコンを用いたヒュー
ズ手段によって不良アドレスを記憶する。これらのヒュ
ーズ手段は、ダイナミック型RAMの製品検査において欠
陥メモリセルが発見されたワード線のアドレスに対応し
て、選択的に切断される。アドレス比較回路は、各予備
ワード線ごとに与えられた不良アドレスと、アドレスマ
ルチプレクサAMXから供給される相補内部アドレス信号a
x0〜axiをビットごとに比較し、両アドレスが全ビット
一致するとアドレス切り換え信号φraをハイレベルとす
る。また、不良アドレスと相補内部アドレス信号ax0〜a
xiが一致したアドレス比較回路に対応する予備ワード線
WR0〜RW3をハイレベルとし、選択状態とする。

アドレス切り換え信号φraは、タイミング制御回路TC
に供給されるとともにプリデコーダRDCR1に供給され
る。タイミング制御回路TCでは、このアドレス切り換え
信号φraのハイレベルによって、以降形成される所定の
タイミング信号を所定の時間遅延させて形成する。ま
た、プリデコーダRDCR1では、アドレス切り換え信号φr
aのハイレベルによって、ワード線選択タイミング信号
φx00〜φx11が強制的にロウレベルとされ、相補内部ア
ドレス信号ax0〜axiによるワード線の選択動作が中止さ
れる。

タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号RAS、カラムアド
レスストローブ信号CAS及びライトイネーブル信号WEに
よって上記各種のタイミング信号を形成し、各回路に供
給する。これらのタイミング信号のうちのいくつかは、
後述するように、冗長アドレス切り換え回路RACから供
給されるアドレス切り換え信号φraがハイレベルとされ
ることによって、所定の時間遅延されて形成される。

第１図には、第２図のタイミング制御回路TCのうちタ
イミング信号φpa1及びφpa2を形成するためのタイミン
グ発生回路TCA1及びTCA2の一実施例の回路図が示されて
いる。この実施例のダイナミック型RAMには、第１図と
同様なタイミング発生回路が、予備ワード線へのアドレ
ス切り換えが通常のタイミングより遅れて行われること
が問題となるような内部タイミング信号に対応して複数
個設けられる。

第１図において、冗長アドレス切り換え回路RACから
供給されるアドレス切り換え信号φraは、タイミング発
生回路TCA1のナンドゲート回路NAG1（第１のナンドゲー
ト回路）の一方の入力端子に供給される。また、アドレ
ス切り換え信号φraのインバータ回路N1による反転信号
は、ナンドゲート回路NAG3（第３のナンドゲート回路）
の一方の入力端子に供給される。これらのナンドゲート
回路NAG1及びNAG3の他方の入力端子には、タイミング制
御回路TCの図示されないタイミング発生回路によって形
成されるタイミング信号φpa1′が供給される。このタ
イミング信号φpa1′は、Ｘアドレス信号AX0〜AXiによ
るワード線の選択動作が終了し、上述のセンスアンプSA
の第１段階の増幅動作を開始しうるタイミングでハイレ
ベルとされる。このタイミング信号φpa1′は、ロウア
ドレスストローブ信号RASの立ち上がり及びワード線選
択タイミング信号φｘの立ち上がりに対し、固定的な時
間関係をもって形成される。

ナンドゲート回路NAG1の出力信号は、反転遅延回路DL
1の入力端子に供給される。反転遅延回路DL1は、例えば
奇数段のCMOSインバータ回路により構成され、ナンドゲ
ート回路NAG1の出力信号をその設定時間Td1だけ遅延さ
せた反転信号を出力する。この反転遅延回路DL1の出力
信号は、ナンドゲート回路NAG2（第２のナンドゲート回
路）の一方の入力端子に供給される。ナンドゲート回路
NAG2の他方の入力端子には、上記タイミング信号φpa
1′が供給される。

ナンドゲート回路NAG2の出力信号は、さらにナンドゲ
ート回路NAG4（第４のナンドゲート回路）の一方の入力
端子に供給される。このナンドゲート回路NAG4の他方の
入力端子には、上記ナンドゲート回路NAG3の出力信号が
供給される。また、ナンドゲート回路NAG4の出力信号
は、前述のタイミング信号φpa1とされ、その反転信号
▲▼とともに、センスアンプSAを駆動するため
のパワースイッチMOSFETQ1及びQ13のゲートに供給され
る。

以上のことから、アドレス切り換え信号φraがロウレ
ベルとされる通常のワード線選択においては、インバー
タ回路N1によるアドレス切り換え信号φraの反転信号が
ハイレベルとなり、タイミング信号φpa1′のハイレベ
ルによってナンドゲート回路NAG3の出力信号がロウレベ
ルとなる。これにより、ナンドゲート回路NAG4の出力信
号すなわちタイミング信号φpa1が有効レベルを示すハ
イレベルとされる。すなわち、タイミング信号φpa1′
のハイレベルは、選択されることなくタイミング信号φ
pa1として伝達される。一方、不良アドレスが指定され
予備ワード線WR0〜WR3のいずれかが代わって選択状態と
される場合、アドレス切り代え信号φraのハイレベルと
タイミング信号φpa1′のハイレベルによってナンドゲ
ート回路NAG1の出力信号がロウレベルとなる。このロウ
レベルは、反転遅延回路DL1によってその設定時間Td1だ
け遅延され反転されて、ナンドゲート回路NAG2に伝達さ
れる。ナンドゲート回路NAG2の他方の入力端子には上記
タイミング信号φpa1′が入力されているため、ナンド
ゲート回路NAG2の出力信号はタイミング信号φpa1′に
時間Td1だけ遅れてロウレベルとなる。このナンドゲー
ト回路NAG2の出力信号のロウレベルにより、ナンドゲー
ト回路NAG4の出力信号すなわちタイミング信号φpa1は
ハイレベルとされる。すなわち、タイミング信号φpa
1′のハイレベルは、反転遅延回路DL1の設定時間Td1だ
け遅延され、タイミング信号φpa1として伝達される。
なお、ナンドゲート回路NAG2の他方の入力端子に供給さ
れるタイミング信号φpa1′のロウレベルへの立ち下が
りにより、タイミング信号φpa1はタイミング信号φpa
1′に遅れることなくロウレベルに立ち下げられる。

第１図において、タイミング発生回路TCA2は上記タイ
ミング発生回路TCA1と全く同様な回路構成とされ、上記
タイミング発生回路TCA1のナンドゲート回路NAG1がナン
ドゲート回路NAG5に、ナンドゲート回路NAG2がナンドゲ
ート回路NAG6に、ナンドゲート回路NAG3がナンドゲート
回路NAG7に、ナンドゲート回路NAG4がナンドゲート回路
NAG8に、また反転遅延回路DL1が反転遅延回路DL2にそれ
ぞれ対応して機能する。タイミング発生回路TCA2は、タ
イミング制御回路TCの図示されない他のタイミング発生
回路によって形成されるタイミング信号φpa2′によっ
て、センスアンプSAの駆動MOSFETに供給されるタイミン
グ信号φpa2を形成する。タイミング信号φpa2′は、タ
イミング発生回路TCA1の場合と同様に、通常のＸアドレ
ス信号AX0〜AXiによるワード線選択においては、ほとん
ど遅延されることなくタイミング信号φpa2として伝達
される。また、予備ワード線WR0〜WR3が選択状態とされ
るアドレス切り換え時には、タイミング信号φpa2′は
反転遅延回路DL2の設定時間Td2だけ遅延され、タイミン
グ信号φpa2として伝達される。タイミング信号φpa2及
びその反転信号φpa2は、上述のセンスアンプSAの駆動M
OSFETQ2及びQ14に供給される。

第３図には、この発明が適用されたダイナミック型RA
Mのワード線選択動作の一実施例のタイミング図が示さ
れている。同図において、点線で示される動作は、欠陥
メモリセルが結合される不良アドレスのワード線が指定
されることによって代わって予備ワード線WR0〜WR3のい
ずれかが選択状態とされる場合を示している。

第３図において、ダイナミック型RAMは、ロウアドレ
スストローブ信号▲▼のハイレベルからロウレベ
ルへの立ち上がりによって起動される。外部端子A0〜Ai
には、このロウアドレスストローブ信号▲▼の立
ち下がりに先立って、Ｘアドレス信号AX0〜AXiが供給さ
れる。

ダイナミック型RAM内では、ロウアドレスストローブ
信号▲▼の立ち下がりを検出して、Ｘアドレス信
号AX0〜AXiがロウアドレスバッファRADBに取り込まれ、
アドレスマルチプレクサAMXを経て、相補内部アドレス
信号ax0〜axiとしてプリデコーダRDCR1及び二次デコー
ダRDCR2に伝達される。プリデコーダRDCR1及び二次デコ
ーダRDCR2によるデコード動作が終了するタイミングで
タイミング信号φｘが形成され、さらにワード線選択タ
イミング信号φx00〜φx11が形成される。これにより、
Ｘアドレス信号AX0〜AXiに指定されるワード線が選択状
態とされる。

タイミング信号φｘにやや遅れて、タイミング信号φ
pa1及びφpa2が形成され、センスアンプSAによるメモリ
セルからの微小読み出し信号の２階増幅動作が開始され
る。

ここで、Ｘアドレス信号AX0〜AXiによって指定される
ワード線に欠陥メモリセルが含まれる場合、冗長アドレ
ス切り換え回路RACによってアドレス切り換え信号φra
が形成される。このアドレス切り換え信号φraのハイレ
ベルによって、プリデコーダRDCR1の出力信号すなわち
ワード線選択タイミング信号φx00〜φx11はロウレベル
とされ、Ｘアドレス信号AX0〜AXiによって指定されるワ
ード線の選択動作は中止される。また、アドレス切り換
え信号φraのハイレベルにより、タイミング制御回路TC
の第２図に示したタイミング発生回路TCA1及びTCA2で
は、タイミング信号φpa1及びφpa2が反転遅延回路DL1
及びDL2の設定時間Td1及びTd2だけそれぞれ遅延されて
形成される。

このことから、アドレス切り換え信号φraが、冗長ア
ドレス切り換え回路RACのアドレス比較動作等によって
遅延され、予備ワード線WR0〜WR3が比較的遅れて選択状
態とされるにもかかわらず、センスアンプSAを活性化す
るためのタイミング信号φpa1及びφpa2が同程度の時間
遅れて形成されるため、予備ワード線WR0〜WR3に結合さ
れるメモリセルの蓄積電荷による相補データ線のレベル
チャージは充分行われる。したがって、これらの予備ワ
ード線に結合されるメモリセルからの記憶データ読み出
しはその動作マージンが向上され、誤読み出し動作を防
止できるものである。

以上の本実施例に示されるように、この発明を予備メ
モリアレイと冗長アドレス切り換え回路を有するダイナ
ミック型RAM等の半導体記憶装置に適用することによ
り、次のような効果が得られる。すなわち、 （１）不良アドレスが指定され予備メモリアレイに切り
換えられる場合に、それ以降に形成される所定の内部タ
イミング信号を所定時間遅延して形成させることで、予
備メモリアレイへの切り換えが通常のタイミングより遅
れて行われるのにもとなってその後の動作タイミングを
制御する内部タイミング信号も遅れて形成されるため、
予備メモリアレイに切り換え時の動作マージンが改善さ
れ、誤動作を防止できるという効果が得られる。

（２）上記（１）項により、欠陥ビット救済等の半導体
記憶装置の動作を安定化することができ、その製品歩留
りを向上させることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
のダイナミック型RAMでは、ロウアドレスすなわちワー
ド線に予備メモリアレイを設けているが、カラムアドレ
スすなわち相補データ線又はワード線と相補データ線の
両方に予備メモリアレイを設けるものとしてもよい。ま
た、第２図のタイミング発生回路TCA1及びTCA2の反転遅
延回路DL1及びDL2は、CMOSインバータ回路を用いたもの
なく、他の遅延回路により構成されるものであってもよ
いし、各タイミング発生回路の回路構成は、特に第１図
の例に制限されるものではない。さらに、第２図に示し
たダイナミック型RAMはのブロック構成は、例えばメモ
リアレイを複数のメモリマットにより構成したり、同時
に複数ビットの書き込み又は読み出しができるようにす
る等、種々の実施形態を採りうるものである。

以上の説明では主として本願発明者等によってなされ
た発明をその背景となった利用分野である予備メモリア
レイと冗長アドレス切り換え回路を有するダイナミック
型RAMに適用した場合について説明したが、それに限定
されるものではなく、たとえば、同様なダイナミック型
RAMの、他の各種の内部タイミング信号についても適用
できるし、スタティック型RAM等の各種の半導体記憶装
置にも適用できる。本発明は、少なくとも予備メモリア
レイと冗長アドレス切り換え回路を有し内部タイミング
信号によってその動作が制御される半導体記憶装置に広
く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、不良アドレスが指定され予備メモリア
レイに切り換えられる場合に、それ以降に形成される所
定の内部タイミング信号を所定時間遅延して形成させる
ことで、予備メモリアレイへの切り換えが通常のタイミ
ングより遅れて行われるのにともなってその後の動作タ
イミングを制御する内部タイミング信号も遅れて形成さ
れるため、予備メモリアレイに切り換え時の動作マージ
ンが改善され、欠陥ビット救済時の半導体記憶装置の動
作を安定化することができ、その製品歩留りを向上させ
ることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
タイミング制御回路の一部の一実施例を示す回路図、 第２図は、第１図のタイミング制御回路を含むダイナミ
ック型RAMの一実施例を示すブロック図、 第３図は、第２図のダイナミック型RAMの欠陥ビット救
済時の動作を説明するためのタイミング図、 第４図は、従来のダイナミック型RAMの欠陥ビット救済
時の動作を説明するためのタイミング図である。 TC……タイミング制御回路、TCA1,TCA2……タイミング
発生回路、N1……インバータ回路、NAG1〜NAG8……ナン
ドゲート回路、DL1,DL2……反転遅延回路 RAC……冗長アドレス切り換え回路RAC、Ｍ−ARY……メ
モリアレイ、PC……プリチャージ回路、SA……センスア
ンプ、USA……センスアンプ単位回路、CSW……カラムス
イッチ、RDCR1,RDCR2……ロウアドレスデコーダ、CDCR
……カラムアドレスデコーダ、RADB……ロウアドレスバ
ッファ、CADB……カラムアドレスバッファ、AMX……ア
ドレスマルチプレクサ、MA……メインアンプ、DOB……
データ出力バッファ、DIB……データ入力バッファ、REF
C……リフレッシュカウンタ。 Cs……情報蓄積用キャパシタ、Qm……アドレス選択MOSF
ET、Q1〜Q4、ＰチャンネルMOSFET、Q5〜Q14……Ｎチャ
ンネルMOSFET。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−48898（ＪＰ，Ａ) 特開 昭59−203299（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のメモリセルを含むメモリアレイと、 アドレス信号を受けて前記メモリアレイ内の対応される
   メモリセルを選択するためのワード線選択信号を形成す
   るアドレスデコーダと、 前記メモリアレイ内の欠陥メモリセルのアドレスに対応
   して選択される予備メモリアレイと、 制御信号により活性化され、前記メモリアレイ及び前記
   予備メモリアレイ内の指定されたメモリセルからデータ
   線に読み出された信号を増幅するためのセンスアンプ
   と、 前記欠陥メモリセルのアドレスを記憶し、メモリセルの
   選択に際して前記指定アドレスと前記欠陥メモリセルの
   アドレスとを比較して一致した場合に上記アドレスデコ
   ーダに対してアドレス切り換え信号を発生するととも
   に、前記予備メモリアレイのメモリセルを選択するため
   のワード線選択信号を形成する冗長アドレス切り換え回
   路と、 を備え、 前記センスアンプは、前記メモリアレイが選択される際
   には第１のタイミングで変化する第１の制御信号により
   活性化され、前記予備メモリアレイが選択される際には
   前記第１のタイミングよりも所定の時間遅れたタイミン
   グで変化する第２の制御信号により活性化されることを
   特徴とする半導体記憶装置。