JPH08130449A - 電圧制御型遅延回路およびそれを用いた内部クロック発生回路 - Google Patents

電圧制御型遅延回路およびそれを用いた内部クロック発生回路

Info

Publication number
JPH08130449A
JPH08130449A JP6268683A JP26868394A JPH08130449A JP H08130449 A JPH08130449 A JP H08130449A JP 6268683 A JP6268683 A JP 6268683A JP 26868394 A JP26868394 A JP 26868394A JP H08130449 A JPH08130449 A JP H08130449A
Authority
JP
Japan
Prior art keywords
transistor
voltage
circuit
current
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6268683A
Other languages
English (en)
Inventor
Hisashi Iwamoto
久 岩本
Yasuhiro Konishi
康弘 小西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP6268683A priority Critical patent/JPH08130449A/ja
Priority to US08/527,968 priority patent/US5731727A/en
Publication of JPH08130449A publication Critical patent/JPH08130449A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 電源電圧の変動に応じて遅延時間が増大また
は減少する電圧制御型遅延回路を提供する。 【構成】 バイアス発生回路７０のＭＯＳトランジスタ
７３にＭＯＳトランジスタ１０４を並列に接続し、電源
電位Ｖｃｃを分圧抵抗１０２，１０３で分圧してＭＯＳ
トランジスタ１０４のゲートに与える。電源電位Ｖｃｃ
が下がると、ＭＯＳトランジスタ１０４に流れる電流Ｉ
ｂが減少し、ＭＯＳトランジスタ７１に流れるＩｃが減
少する。電源電位Ｖｃｃが下がったとき、クロック信号
の振幅が小さくなって遅延時間可変素子８０．１〜８
０．Ｋの遅延時間が短くなる要因と、遅延時間可変素子
８０．１〜８０．Ｋに流れる電流Ｉｃが減少して遅延時
間が長くなる要因とが相殺され、遅延時間の変動が小さ
く抑えられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電圧制御型遅延回路お
よびそれを用いた内部クロック発生回路に関し、特に、
制御電圧に応じた時間だけ入力信号を遅延させて出力す
る電圧制御型遅延回路、および外部クロック信号に同期
して内部クロック信号を生成する内部クロック発生回路
に関する。
【０００２】
【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと称す。）は高
速化されてきているものの、その動作速度は依然マイク
ロプロセッサ（以下、ＭＰＵと称す。）の動作速度に追
随することができない。このため、ＤＲＡＭのアクセス
タイムおよびサイクルタイムがボトルネックとなり、シ
ステム全体の性能が低下するということがよく言われ
る。近年高速ＭＰＵのための主記憶としてクロック信号
に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲ
ＡＭ；以下、ＳＤＲＡＭと称す。）を用いることが提案
されている。以下、ＳＤＲＡＭについて説明する。
【０００３】図３は従来のＳＤＲＡＭの主要部の構成を
機能的に示すブロック図である。図３においては、×８
ビット構成のＳＤＲＡＭの１ビットの入出力データに関
連する機能的部分の構成が示される。データ入出力端子
ＤＱｉに関連するアレイ部分は、バンク＃１を構成する
メモリアレイ１ａとバンク＃２を構成するメモリアレイ
１ｂを含む。
【０００４】バンク＃１のメモリアレイ１ａに対して
は、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレ
イ１ａの対応の行を選択する複数のロウデコーダを含む
Ｘデコーダ群２ａと、列アドレス信号Ｙ３〜Ｙｋをデコ
ードしてメモリアレイ１ａの対応の列を選択する列選択
信号を発生する複数のコラムデコーダを含むＹデコーダ
群４ａと、メモリアレイ１ａの選択された行に接続され
るメモリセルのデータを検知し増幅するセンスアンプ群
６ａとが設けられる。
【０００５】Ｘデコーダ群２ａは、メモリアレイ１ａの
各ワード線に対応して設けられるロウデコーダを含む。
アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコーダが
選択状態となり、選択状態とされたロウデコーダに対し
て設けられたワード線が選択状態となる。
【０００６】Ｙデコーダ群４ａは、メモリアレイ１ａの
列選択線それぞれに対して設けられるコラムデコーダを
含む。１本の列選択線は、８対のビット線を選択状態と
する。Ｘデコーダ群２ａおよびＹデコーダ群４ａによ
り、メモリアレイ１ａにおいて８ビットのメモリセルが
同時に選択状態とされる。Ｘデコーダ群２ａおよびＹデ
コーダ群４ａはそれぞれバンク指定信号Ｂ１により活性
化されるように示される。
【０００７】バンク＃１には、さらに、センスアンプ群
６ａにより検知増幅されたデータを伝達するとともに書
込みデータをメモリアレイ１ａの選択されたメモリセル
へ伝達するための内部データ伝達線（グローバルＩＯ
線）のバスＧＩＯが設けられる。グローバルＩＯ線バス
ＧＩＯは同時に選択された８ビットのメモリセルと同時
にデータの授受を行なうために８対のグローバルＩＯ線
を含む。
【０００８】データ読出しのために、バンク＃１におい
てグローバルＩＯ線バスＧＩＯ上のデータをプリアンプ
活性化信号φＰＡ１に応答して活性化されて増幅するプ
リアンプ群８ａと、プリアンプ群８ａで増幅されたデー
タを格納するためのリード用レジスタ１０ａと、リード
用レジスタ１０ａに格納されたデータを順次出力するた
めの出力バッファ１２ａとが設けられる。
【０００９】プリアンプ群８ａおよびリード用レジスタ
１０ａは、８対のグローバルＩＯ線に対応してそれぞれ
８ビット幅の構成を備える。リード用レジスタ１０ａ
は、レジスタ活性化信号φＲｒ１に応答してプリアンプ
群８ａの出力するデータをラッチしかつ順次出力する。
【００１０】出力バッファ１２ａは、出力イネーブル信
号φＯＥ１に応答して、リード用レジスタ１０ａから順
次出力される８ビットのデータをデータ入出力端子ＤＱ
ｉへ伝達する。図３においては、データ入出力端子ＤＱ
ｉを介してデータ入力およびデータ出力が行なわれるよ
うに示される。このデータ入力およびデータ出力は別々
の端子を介して行なわれる構成であってもよい。
【００１１】データの書込みを行なうために、入力バッ
ファ活性化信号φＤＢ１に応答して活性化され、データ
入出力端子ＤＱｉに与えられた入力データから内部書込
みデータを生成する１ビット幅の入力バッファ１８ａ
と、レジスタ活性化信号φＲｗ１に応答して活性化さ
れ、入力バッファ１８ａから伝達された書込みデータを
順次（ラップアドレスに従って）格納するライト用レジ
スタ１６ａと、書込みバッファ活性化信号φＷＢ１に応
答して活性化され、ライト用レジスタ１６ａに格納され
たデータを増幅してグローバルＩＯ線対バスＧＩＯへ伝
達するライトバッファ群１４ａとが設けられる。
【００１２】ライトバッファ群１４ａおよびライト用レ
ジスタ１６ａはそれぞれ８ビット幅を有する。
【００１３】バンク＃２も同様に、メモリアレイ１ｂ、
Ｘデコーダ群２ｂ、Ｙデコーダ群４ｂ、センスアンプ活
性化信号φＳＡ２に応答して活性化されるセンスアンプ
群６ｂ、プリアンプ活性化信号φＰＡ２に応答して活性
化されるプリアンプ群８ｂ、レジスタ活性化信号φＲｒ
２に応答して活性化されるリード用レジスタ１０ｂ、出
力イネーブル信号φＯＥ２に応答して活性化される出力
バッファ１２ｂ、バッファ活性化信号φＷＢ２に応答し
て活性化されるライトバッファ群１４ｂ、レジスタ活性
化信号φＲｗ２に応答して活性化されるライト用レジス
タ１６ｂ、およびバッファ活性化信号φＤＢ２に応答し
て活性化される入力バッファ１８ｂを含む。
【００１４】バンク＃１の構成とバンク＃２の構成は同
一である。リード用レジスタ１０ａおよび１０ｂならび
にライト用レジスタ１６ａおよび１６ｂを設けることに
より１つのデータ入出力端子ＤＱｉに対し高速のクロッ
ク信号に同期してデータの入出力を行なうことが可能と
なる。
【００１５】バンク＃１および＃２に対する各制御信号
については、バンク指定信号Ｂ１およびＢ２に従ってい
ずれか一方のバンクに対する制御信号のみが発生され
る。
【００１６】図３に示す機能ブロック２００が各データ
入出力端子に対して設けられる。×８ビット構成のＳＤ
ＲＡＭの場合、機能ブロック２００を８個含む。
【００１７】バンク＃１およびバンク＃２をほぼ同一構
成とし、バンク指定信号Ｂ１およびＢ２により一方のみ
を活性化することにより、バンク＃１および＃２は互い
にほぼ完全に独立して動作することが可能となる。
【００１８】データ読出し用のレジスタ１０ａおよび１
０ｂとデータ書込み用のレジスタ１６ａおよび１６ｂと
別々に設けるとともにそれぞれバンク＃１および＃２に
対して設けることにより、データ読出しおよび書込みの
動作モード切換え時およびバンク切換え時においてデー
タが衝突することがなく、正確なデータの読出しおよび
書込みを実行することができる。
【００１９】バンク＃１および＃２をそれぞれ独立に駆
動するための制御系として、第１の制御信号発生回路２
０、第２の制御信号発生回路２２およびクロックカウン
タ２３が設けられる。
【００２０】第１の制御信号発生回路２０は、外部から
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号
ｅｘｔ．／ＯＥ、外部書込みイネーブル信号（書込み許
可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをた
とえばシステムクロックである外部クロック信号ＣＬＫ
に同期して取込み、内部制御信号φｘａ、φｙａ、φ
Ｗ、φＯ、φＲ、およびφＣを発生する。
【００２１】第２の制御信号発生回路２２は、バンク指
定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φ
ＲおよびφＣとクロック信号ＣＬＫに応答してバンク＃
１および＃２をそれぞれ独立に駆動するための制御信
号、すなわち、センスアンプ活性化信号φＳＡ１、φＳ
Ａ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライ
トバッファ活性化信号φＷＢ１、φＷＢ２、入力バッフ
ァ活性化信号φＤＢ１、φＤＢ２、および出力バッファ
活性化信号φＯＥ１、φＯＥ２を発生する。
【００２２】ＳＤＲＡＭはさらに、周辺回路として、内
部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．
／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信
号ｘ０〜ｘｊとバンク選択信号Ｂ１およびＢ２を発生す
るＸアドレスバッファ２４と、内部制御信号φｙａに応
答して活性化され、列選択線を指定するための列選択信
号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット
線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ
２と、バンク指定信号Ｂ１およびＢ２を発生するＹアド
レスバッファ２６と、ラップアドレスＷＹ０〜ＷＹ７と
リード用レジスタ１０ａおよび１０ｂを制御するための
レジスタ駆動用信号φＲｒ１およびφＲｒ２ならびにラ
イト用レジスタ１６ａおよび１６ｂを駆動するための制
御信号φＲｗ１およびφＲｗ２を発生するレジスタ制御
回路２８を含む。
【００２３】レジスタ制御回路２８へは、またバンク指
定信号Ｂ１およびＢ２が与えられ、選択されたバンクに
対してのみレジスタ駆動用信号が発生される。
【００２４】図４は、このようなＳＤＲＡＭにおいて連
続して８ビットのデータ（８×８の合計６４ビット）を
書込みまたは読出す動作を行なうときの外部信号の状態
を示すタイミングチャートである。
【００２５】ＳＤＲＡＭにおいては、たとえばシステム
クロックである外部からのクロック信号ＣＬＫの立上が
りエッジで外部からの制御信号（ロウアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、アドレス信号Ａｄｄなど）が取込まれる。アドレス
信号Ａｄｄは、時分割的に多重化された行アドレス信号
Ｘと列アドレス信号Ｙを含む。
【００２６】まず、データ読出動作について説明する。
サイクル１におけるクロック信号ＣＬＫの立上がりエッ
ジにおいて、ロウアドレスストローブ信号／ＲＡＳが活
性状態の「Ｌ」レベル、コラムアドレスストローブ信号
／ＣＡＳおよびライトイネーブル信号／ＷＥが「Ｈ」レ
ベルであれば、そのときのアドレス信号Ａｄｄが行アド
レス信号Ｘとして取込まれる。
【００２７】次いで、サイクル４におけるクロック信号
ＣＬＫの立上がりエッジにおいて、コラムアドレススト
ローブ信号／ＣＡＳが活性状態である「Ｌ」レベルにあ
れば、そのときのアドレス信号Ａｄｄが列アドレスＹと
して取込まれる。この取込まれた行アドレス信号Ｘａお
よび列アドレス信号Ｙｂに従ってＳＤＲＡＭ内において
行および列の選択動作が実施される。ロウアドレススト
ローブ信号／ＲＡＳが「Ｌ」レベルに立下ってから所定
のクロック期間（図４においては６クロックサイクル）
が経過した後、最初のデータｂ０が出力される。以後、
クロック信号ＣＬＫの立下がりに応答してデータｂ１〜
ｂ７が出力される。
【００２８】書込動作においては、行アドレス信号Ｘｃ
の取込はデータ読出時と同様である。すなわち、サイク
ル１６におけるクロック信号ＣＬＫの立上がりエッジに
おいてロウアドレスストローブ信号／ＲＡＳが活性状態
の「Ｌ」レベル、コラムアドレスストローブ信号／ＣＡ
Ｓおよびライトイネーブル信号／ＷＥが「Ｈ」レベルで
あれば、そのときのアドレス信号Ａｄｄが行アドレス信
号Ｘｃとして取込まれる。サイクル１９におけるクロッ
ク信号ＣＬＫの立上がりエッジにおいてコラムアドレス
ストローブ信号／ＣＡＳおよびライトイネーブル信号／
ＷＥがともに活性状態の「Ｌ」レベルであれば、列アド
レス信号Ｙｄが取込まれるとともに、そのときに与えら
れていたデータｄ０が最初の書込データとして取込まれ
る。この信号／ＲＡＳおよび／ＣＡＳの立下がりエッジ
に応答してＳＤＲＡＭ内部において行および列選択動作
が実行される。クロック信号ＣＬＫに同期して順次入力
データｄ１〜ｄ７が取込まれ、順次メモリセルにこの入
力データが書込まれる。
【００２９】上述のように、ＳＤＲＡＭはクロック信号
ＣＬＫの立上がりエッジで信号／ＲＡＳ、信号／ＣＡ
Ｓ、アドレス、データなどを取込んで動作するので、信
号／ＲＡＳ、信号／ＣＡＳなどに同期してアドレスやデ
ータなどを取込み動作していた従来のＤＲＡＭに比べて
アドレスなどのスキュー（タイミングのずれ）によるデ
ータ入出力のマージンを確保せずに済み、サイクルタイ
ムを高速化できるという利点を有する。また、システム
によっては、連続した数ビットにアクセスする頻度が高
い場合があり、この連続アクセスタイムを高速にするこ
とによって、平均アクセスタイムをスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）に匹敵させることができ
る。
【００３０】ところで、ＳＤＲＡＭにおいて、さらなる
高速動作を実現するためにはクロック信号ＣＬＫからの
アクセス時間を短くする必要がある。そこで、ディレイ
ロックドループ（以下、ＤＬＬと称す。）回路をチップ
内部に搭載して外部クロック信号ｅｘｔ．ＣＬＫより立
上がり位相が進んだ内部クロック信号ｉｎｔ．ＣＬＫを
発生させ、その内部クロック信号ｉｎｔ．ＣＬＫの立上
がりエッジに応答してデータの入出力などを行なうこと
が提案された。
【００３１】図５は従来のＤＬＬ回路の構成を示すブロ
ック図である。図５を参照して、このＤＬＬ回路は、ク
ロックバッファ３１，３６、位相比較器３２、チャージ
ポンプ３３、ループフィルタ３４および電圧制御ディレ
イ回路３５を含む。
【００３２】クロックバッファ３１は、図６に示すよう
に、直列接続されたＭ個（Ｍは正の整数である。）のイ
ンバータ３１．１〜３１．Ｍを含み、外部クロック信号
ｅｘｔ．ＣＬＫを増幅してクロック信号ＥＣＬＫを出力
する。クロック信号ＥＣＬＫは位相比較器３２および電
圧制御ディレイ回路３５に与えられる。インバータ３
１．１〜３１．Ｍのシンボルの大きさは、各インバータ
３１．１〜３１．Ｍの負荷駆動能力の大きさを表わして
おり、インバータ３１．１〜３１．Ｍの負荷駆動能力は
出力端に向かって徐々に増大している。後段のインバー
タ３１．２〜３１．Ｍの負荷駆動能力は前段のインバー
タ３１．１〜３１．Ｍ−１の３〜４倍程度に設定され
る。インバータ３１．１〜３１．Ｍの数Ｍは位相比較器
３２および電圧制御ディレイ回路３５の容量に応じて設
定される。
【００３３】クロックバッファ３６は、図７に示すよう
に、直列接続されたＮ個（Ｎは正の整数である。）のイ
ンバータ３６．１〜３６．Ｎを含み、電圧制御ディレイ
回路３５の出力ＥＣＬＫ′を増幅して内部クロック信号
ｉｎｔ．ＣＬＫおよびクロック信号ＲＣＬＫを出力す
る。内部クロック信号ｉｎｔ．ＣＬＫは、上述のとおり
ＳＤＲＡＭに供給される。クロック信号ＲＣＬＫは位相
比較器３２に与えられる。クロックバッファ３６を構成
するインバータ３６．１〜３６．Ｎの負荷駆動能力も、
クロックバッファ３１と同様に、出力端に向かって徐々
に増大している。インバータ３６．１〜３６．Ｎの数Ｎ
は負荷容量の大きさに応じて設定される。クロック信号
ＲＣＬＫを出力するインバータ（図では３６．４）は、
外部クロック信号ｅｘｔ．ＣＬＫと内部クロック信号ｉ
ｎｔ．ＣＬＫの位相差が所定の値になるように選択され
る。
【００３４】次に、図５で示した位相比較器３２につい
て説明する。図８は位相比較器３２の構成を示す回路図
である。図において、この位相比較器３２は、インバー
タ４０〜４４、２入力ＮＡＮＤゲート４５〜５０、３入
力ＮＡＮＤゲート５１，５２および４入力ＮＡＮＤゲー
ト５３を含む。
【００３５】インバータ４０はクロックバッファ３１か
らのクロック信号ＥＣＬＫを受ける。インバータ４１は
クロックバッファ３６からのクロック信号ＲＣＬＫを受
ける。ＮＡＮＤゲート４５は、インバータ４０の出力と
ＮＡＮＤゲート５１の出力を受け、信号φ１を出力す
る。ＮＡＮＤゲート４６は、ＮＡＮＤゲート４５，４７
の出力を受け、信号φ２を出力する。ＮＡＮＤゲート４
７はＮＡＮＤゲート４６，５３の出力を受け、ＮＡＮＤ
ゲート４８はＮＡＮＤゲート４９，５３の出力を受け
る。ＮＡＮＤゲート４９はＮＡＮＤゲート４８，５０の
出力を受け、信号φ３を出力する。ＮＡＮＤゲート５０
は、インバータ４１の出力とＮＡＮＤゲート５２の出力
を受け、信号φ４を出力する。
【００３６】ＮＡＮＤゲート５３は、ＮＡＮＤゲート４
５，４６，４９，５０からの信号φ１〜φ４を受け、リ
セット信号ＲＥＳを出力する。ＮＡＮＤゲート５１は、
ＮＡＮＤゲート４５，４６，５３から信号φ１，φ２，
ＲＥＳを受け、インバータ４２，４３を介してアップ信
号ＵＰを出力する。ＮＡＮＤゲート５２は、ＮＡＮＤゲ
ート４９，５０，５３から信号φ３，φ４，ＲＥＳを受
け、インバータ４４を介してダウン信号ＤＯＷＮを出力
する。
【００３７】図９は、クロック信号ＥＣＬＫ、クロック
信号ＲＣＬＫ、２入力ＮＡＮＤゲート４５の出力（すな
わち信号φ１）、２入力ＮＡＮＤゲート５０の出力（す
なわち信号φ４）、４入力ＮＡＮＤゲート５３の出力
（すなわちリセット信号ＲＥＳ）、アップ信号／ＵＰお
よびダウン信号ＤＯＷＮの相互の関係を示すタイミング
チャートである。
【００３８】図８および図９を説明に先立ち、まずクロ
ック信号ＥＣＬＫ，ＲＣＬＫのいずれもが「Ｈ」レベル
にある場合を考える。この場合には、ゲート４５，５０
はいずれも必ず「Ｈ」レベルを出力する。仮にゲート４
６，４９の出力が「Ｈ」レベルであった場合には、ゲー
ト５３の出力は「Ｌ」レベルとなり、ゲート４７，４８
の出力は「Ｈ」レベルになって結局ゲート４６，４９の
出力は「Ｌ」レベルとなる。このため、ゲート５１，５
２は、クロック信号ＥＣＬＫ，ＲＣＬＫのいずれもが
「Ｈ」レベルにある限り、常に「Ｈ」レベルを出力する
ことがわかる。このような状態の後、クロック信号ＥＣ
ＬＫ，ＲＣＬＫが「Ｌ」レベルに転じれば、ゲート４
５，５０の出力は「Ｌ」レベルになり、ゲート４６，４
９は「Ｈ」レベルを出力することとなる。
【００３９】この後、図９に示すように、まずクロック
信号ＥＣＬＫが立上がり、次いでクロック信号ＲＣＬＫ
が位相Ｔ１だけ遅れて立上る場合を説明する。クロック
信号ＥＣＬＫの立上がりを受けてゲート４５の出力が
「Ｈ」レベルに転じる。しかし、クロック信号ＲＣＬＫ
は「Ｌ」レベルのままなので、ゲート５０の出力は
「Ｌ」レベルを継続し、ゲート５３の出力が「Ｈ」レベ
ルから変わらない。このため、ゲート５１の出力が
「Ｌ」レベルへと変化する。一方、ゲート５２の出力は
「Ｈ」レベルのまま変化しない。
【００４０】次いでクロック信号ＲＣＬＫが立上ると、
ゲート５０の出力が「Ｈ」レベルに転じ、ゲート５３の
４つの入力がすべて「Ｈ」レベルとなってゲート５３の
出力が「Ｌ」レベルへと遷移する。その結果、ゲート５
１の出力は「Ｌ」レベルから再び「Ｈ」レベルへと変化
し、ゲート５１はクロック信号ＥＣＬＫとクロック信号
ＲＣＬＫの位相差を反映したパルス信号を出力する。一
方、ゲート５２の出力は、ゲート５０の出力が「Ｈ」レ
ベルに変わるのを受けて「Ｌ」レベルに転じるものの、
直後にゲート５３の出力が「Ｌ」レベルへ変化するた
め、直ぐに「Ｈ」レベルに戻る。このためゲート５２
は、クロック信号ＥＣＬＫとクロック信号ＲＣＬＫの位
相差とは無関係の一定の幅のパルス信号を出力する。
【００４１】クロック信号ＲＣＬＫがまず立上がり、次
いでクロック信号ＥＣＬＫが立上る場合は、アップ信号
／ＵＰとダウン信号ＤＯＷＮの関係が逆になるだけで同
様であるので説明は省略される。
【００４２】つまり、位相比較器３２は、図１０に示す
ように、クロック信号ＥＣＬＫの位相がクロック信号Ｒ
ＣＬＫよりも遅れている場合は一定のパルス幅のアップ
信号／ＵＰと位相差に応じたパルス幅のダウン信号ＤＯ
ＷＮを出力し、クロック信号ＥＣＬＫとＲＣＬＫの位相
が一致している場合は同じパルス幅の信号／ＵＰとＤＯ
ＷＮを出力し、クロック信号ＥＣＬＫの位相がクロック
信号ＲＣＬＫよりも進んでいる場合は一定のパルス幅の
ダウン信号ＤＯＷＮと位相差に応じたパルス幅のアップ
信号／ＵＰを出力する。
【００４３】図１１は図５に示したチャージポンプ３３
およびループフィルタ３４の構成を示す回路図である。
図１１を参照して、チャージポンプ３３は電源電位ライ
ン６１と接地電位ライン６２の間に直列接続された定電
流源６３、ＰチャネルＭＯＳトランジスタ６４、Ｎチャ
ネルＭＯＳトランジスタ６５および定電流源６６を含
む。ＰチャネルＭＯＳトランジスタ６４のゲートはアッ
プ信号／ＵＰを受け、ＮチャネルＭＯＳトランジスタ６
５のゲートはダウン信号ＤＯＷＮを受ける。Ｐチャネル
ＭＯＳトランジスタ６４とＮチャネルＭＯＳトランジス
タ６５の接続ノードＮ６４がチャージポンプ３３の出力
ノードとなる。ループフィルタ３４は、チャージポンプ
３３の出力ノードＮ６４と接地電位ライン６２の間に直
列接続された抵抗６７およびキャパシタ６８を含む。
【００４４】次に、図１１に示したチャージポンプ３３
およびループフィルタ３４の動作について説明する。ア
ップ信号／ＵＰおよびダウン信号ＤＯＷＮがともに
「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ
６４が導通状態になり、ＮチャネルＭＯＳトランジスタ
６５が非導通状態になって、電源電位ライン６１→定電
流源６３→ＰチャネルＭＯＳトランジスタ６４→ノード
Ｎ６４→抵抗６７を介してキャパシタ６８に電荷が供給
される。これにより、ノードＮ６４の電圧すなわち制御
電圧ＶＣＯｉｎが徐々に上昇する。
【００４５】逆に、アップ信号／ＵＰおよびダウン信号
ＤＯＷＮがともに「Ｈ」レベルになると、ＰチャネルＭ
ＯＳトランジスタ６４は非導通状態になりＰチャネルＭ
ＯＳトランジスタ６５は導通状態になって、キャパシタ
６８→抵抗６７→ノードＮ６４→ＮチャネルＭＯＳトラ
ンジスタ６５→定電流源６６→接地電位ライン６２の経
路でキャパシタ６８の電荷が流出する。したがって、制
御電圧ＶＣＯｉｎが徐々に下降する。
【００４６】また、アップ信号／ＵＰが「Ｌ」レベルと
なり、ダウン信号ＤＯＷＮが「Ｈ」レベルになるとＭＯ
Ｓトランジスタ６４，６５はともに導通状態となり、ノ
ードＮ６４に流入する電荷量とノードＮ６４から流出す
る電荷量が等しくなり、制御電圧ＶＣＯｉｎは変化しな
い。
【００４７】逆に、アップ信号／ＵＰが「Ｈ」レベルと
なりダウン信号ＤＯＷＮが「Ｌ」レベルになるとＭＯＳ
トランジスタ６４，６５がともに非導通状態となり、ノ
ードＮ６４がフローティング状態となり制御電圧ＶＣＯ
ｉｎは変化しない。
【００４８】つまり、チャージポンプ３３およびループ
フィルタ３４の出力である制御電圧ＶＣＯｉｎは、クロ
ック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも
遅れている場合は徐々に下降し、クロック信号ＥＣＬＫ
とＲＣＬＫの位相が一致している場合は変化せず、クロ
ック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも
進んでいる場合は徐々に上昇する。
【００４９】図１２は図５に示した電圧制御ディレイ回
路３５の構成を示す一部省略した回路図である。図１２
を参照して、この電圧制御ディレイ回路３５は、バイア
ス発生回路７０と、直列接続されたＫ個（Ｋは正の整数
である。）の遅延時間可変素子８０．１〜８０．Ｋを含
む。
【００５０】バイアス発生回路７０は、ＰチャネルＭＯ
Ｓトランジスタ７１，７２とＮチャネルＭＯＳトランジ
スタ７３，７４を含む。ＰチャネルＭＯＳトランジスタ
７１およびＮチャネルＭＯＳトランジスタ７３は電源電
位ライン６１と接地電位ライン６２の間に直列接続され
る。ＰチャネルＭＯＳトランジスタ７２とＮチャネルＭ
ＯＳトランジスタ７４は電源電位ライン６１と接地電位
ライン６２の間に直列接続される。ＰチャネルＭＯＳト
ランジスタ７１，７２のゲートは共通接続されるととも
にＰチャネルＭＯＳトランジスタ７１のドレインに接続
される。すなわち、ＰチャネルＭＯＳトランジスタ７１
と７２はカレントミラー回路を構成する。ＮチャネルＭ
ＯＳトランジスタ７３のゲートは制御電圧ＶＣＯｉｎを
受ける。ＮチャネルＭＯＳトランジスタ７４のゲートは
そのドレインに接続される。
【００５１】ＮチャネルＭＯＳトランジスタ７３には制
御電圧ＶＣＯｉｎに応じて増減する電流Ｉａが流れる。
ＭＯＳトランジスタ７３と７１は直列接続され、ＭＯＳ
トランジスタ７１と７２はカレントミラー回路を構成
し、ＭＯＳトランジスタ７２と７４は直列接続されてい
るので、４つのＭＯＳトランジスタ７１〜７４には同じ
電流Ｉａが流れる。ただし、ＭＯＳトランジスタ７１と
７２のトランジスタサイズは同一であるものとする。
【００５２】遅延時間可変素子８０．１は、電源電位ラ
イン６１と接地電位ライン６２の間に直列接続されたＰ
チャネルＭＯＳトランジスタ８１．１，８２．１および
ＮチャネルＭＯＳトランジスタ８３．１，８４．１を含
む。ＰチャネルＭＯＳトランジスタ８１．１のゲート
は、バイアス発生回路７０のＰチャネルＭＯＳトランジ
スタ７２のゲートに接続される。ＭＯＳトランジスタ８
２．１，８３．１のゲートは共通接続され、ＭＯＳトラ
ンジスタ８２．１，８３．１はインバータ８０．１ａを
構成する。ＮチャネルＭＯＳトランジスタ８４．１のゲ
ートは、バイアス発生回路７０のＮチャネルＭＯＳトラ
ンジスタ７４のゲートに接続される。他の遅延時間可変
素子８０．２〜８０．Ｋも同様である。インバータ８
０．１ａ〜８０．Ｋａは直列接続される。インバータ８
０．１ａはクロック信号ＥＣＬＫを受け、インバータ８
０．Ｋａがクロック信号ＥＣＬＫ′を出力する。
【００５３】次に、図１２に示した電圧制御ディレイ回
路３５の動作について説明する。ＰチャネルＭＯＳトラ
ンジスタ８１．１〜８１．ＫのゲートはともにＰチャネ
ルＭＯＳトランジスタ７２のゲートに接続され、Ｎチャ
ネルＭＯＳトランジスタ８４．１〜８４．Ｋのゲートは
ともにＮチャネルＭＯＳトランジスタ７４のゲートに接
続されているので、各遅延時間可変素子８０．１〜８
０．Ｋにも制御電圧ＶＣＯｉｎに応じた電流Ｉａが流れ
る。
【００５４】制御電圧ＶＣＯｉｎが増大して電流Ｉａが
増大すると、各インバータ８０．１ａ〜８０．Ｋａの反
転時間が短くなり、電圧制御ディレイ回路３５の遅延時
間が短くなる。
【００５５】また、制御電圧ＶＣＯｉｎが減少して電流
Ｉａが減少すると、各インバータ８０．１ａ〜８０．Ｋ
ａの反転時間が長くなり、電圧制御ディレイ回路３５の
遅延時間が長くなる。
【００５６】次に、図５に示したＤＬＬ回路の動作につ
いて説明する。クロック信号ＲＣＬＫの位相がクロック
信号ＥＣＬＫよりも遅れている場合は、位相比較器３２
はクロック信号ＥＣＬＫとＲＣＬＫの位相差に応じたパ
ルス幅のアップ信号／ＵＰと、所定のパルス幅のダウン
信号ＤＯＷＮを出力する。応じてチャージポンプ３３が
ループフィルタ３４に電荷を供給し、これにより制御電
圧ＶＣＯｉｎが上昇し、電圧制御ディレイ回路３５の遅
延時間が短くなる。したがって、クロック信号ＲＣＬＫ
の位相が進み、クロック信号ＥＣＬＫとＲＣＬＫの位相
差は小さくなる。
【００５７】逆に、クロック信号ＲＣＬＫの位相がクロ
ック信号ＥＣＬＫよりも進んでいる場合は、位相比較器
３２はクロック信号ＲＣＬＫとＥＣＬＫの位相差に応じ
たパルス幅のダウン信号ＤＯＷＮと、所定のパルス幅の
アップ信号／ＵＰを出力する。応じてループフィルタ３
４からチャージポンプ３３に電荷が流出し、これにより
制御電圧ＶＣＯｉｎが下降し電圧制御ディレイ回路３５
の遅延時間が長くなる。したがって、クロック信号ＲＣ
ＬＫの位相が遅れ、クロック信号ＲＣＬＫとＥＣＬＫの
位相差が小さくなる。
【００５８】このような過程を繰返し、ついにはクロッ
ク信号ＲＣＬＫとＥＣＬＫの位相が一致する。このとき
図１３に示すように、外部クロック信号ｅｘｔ．ＣＬＫ
に比べて所望の値だけ位相が進んだ内部クロック信号ｉ
ｎｔ．ＣＬＫがクロックバッファ３６から出力される。
【００５９】
【発明が解決しようとする課題】しかしながら、従来の
ＤＬＬ回路は、電源電位Ｖｃｃが緩慢に変化する電源ノ
イズには追随できるが、電源電位Ｖｃｃが数十ｎｓｅｃ
から数百ｎｓｅｃで急激に変化する電源ノイズには追随
することはできないという欠点を有していた。
【００６０】たとえば電源電位Ｖｃｃが急激に下がった
場合について説明する。この場合、電源電位Ｖｃｃが下
がっても制御電圧ＶＣＯｉｎがすぐには変化しないの
で、電圧制御ディレイ回路３５のインバータ８０．１ａ
〜８０．Ｋａに流れる電流は変化しない。しかし、電源
電位Ｖｃｃが下がるとクロック信号ＥＣＬＫ，ＥＣＬ
Ｋ′，ＲＣＬＫの振幅が小さくなるのでインバータ８
０．１ａ〜８０．Ｋａの反転時間が小さくなる。したが
って、電圧制御ディレイ回路３５の遅延時間が短くな
る。
【００６１】一方、電源電位Ｖｃｃが下がると、クロッ
クバッファ３１，３６を構成するインバータの駆動能力
が下がるため、クロックバッファ３１，３６における遅
延時間は長くなる。
【００６２】したがって、電圧制御ディレイ回路３５に
おける遅延時間の変動とクロックバッファ３１，３６に
おける遅延時間の変動とが相殺されない限り、クロック
信号ＥＣＬＫとＲＣＬＫの位相が一致しなくなり、ＤＬ
Ｌ回路が同期状態から外れる。
【００６３】上述のＳＤＲＡＭにおいては、センスアン
プの動作時に大電流が流れ、電源電位Ｖｃｃが数十ｎｓ
ｅｃで変化する電源ノイズが生じる。したがって、ＳＤ
ＲＡＭに従来のＤＬＬ回路を搭載すると、センスアンプ
の動作時にＤＬＬ回路が同期状態から外れ、ＳＤＲＡＭ
の動作が不安定になる。
【００６４】それゆえに、この発明の第１の目的は、電
源電圧の変動に応じて遅延時間が増大または減少する電
圧制御型遅延回路を提供することである。
【００６５】また、この発明の第２の目的は、電源電圧
が変動しても同期状態から外れることがない内部クロッ
ク発生回路を提供することである。
【００６６】
【課題を解決するための手段】この発明の電圧制御型遅
延回路は、制御電圧に応じた時間だけ入力信号を遅延さ
せて出力する電圧制御型遅延回路であって、前記制御電
圧をその入力電極に受け、該入力電圧に応じた値の電流
を流す第１のトランジスタ、前記第１のトランジスタと
直列接続された第２のトランジスタ、電源電圧の変動に
応じた値だけ前記第２のトランジスタに流れる電流を増
加または減少させるための電流制御回路、および前記第
２のトランジスタに流れる電流に応じた時間だけ前記入
力信号を遅延させて出力する遅延回路を備えたことを特
徴としている。
【００６７】また、前記電流制御回路は、前記第１のト
ランジスタと並列接続され、前記第２のトランジスタに
流れる電流を分流させるための第３のトランジスタと、
前記電源電圧を降圧して前記第３のトランジスタの入力
電極に与える第１の降圧手段とを含むこととしてもよ
い。
【００６８】また、前記電流制御回路は、前記第２のト
ランジスタと並列接続され、前記第１のトランジスタに
流れる電流を分流させるための第４のトランジスタと、
前記電源電圧を降圧して前記第４のトランジスタの入力
電極に与える第２の降圧手段とを含むこととしてもよ
い。
【００６９】また、前記遅延回路は、直列接続され、か
つ各々の遅延時間が前記第２のトランジスタに流れる電
流に応じて変化する複数の遅延時間可変素子を含むこと
としてもよい。
【００７０】また、この発明の内部クロック発生回路
は、外部クロック信号に同期して内部クロック信号を生
成する内部クロック発生回路であって、前記外部クロッ
ク信号と前記内部クロック信号を受け、該２つのクロッ
ク信号の位相差に応じた制御電圧を出力する制御電圧発
生回路、前記制御電圧をその入力電極に受け、該入力電
圧に応じた値の電流を流す第１のトランジスタ、前記第
１のトランジスタと直列接続された第２のトランジス
タ、電源電圧の変動に応じた値だけ前記第２のトランジ
スタに流れる電流を増加または減少させるための電流制
御回路、および前記第２のトランジスタに流れる電流に
応じた時間だけ前記外部クロック信号を遅延させ前記内
部クロック信号として出力する遅延回路を備えたことを
特徴としている。
【００７１】
【作用】この発明の電圧制御型遅延回路にあっては、電
源電圧の変動に応じた値だけ遅延回路の制御電流を増加
または減少させるので、電源電圧の変動に応じて遅延時
間を増大または減少させることができる。
【００７２】また、電流制御回路は、第１のトランジス
タと並列接続され、電源電圧に応じた電流Ｉｂを流す第
３のトランジスタを含むこととすれば、第１のトランジ
スタに流れる制御電圧に応じた電流Ｉａに第３のトラン
ジスタに流れる電流Ｉｂを加算した電流Ｉｃ＝Ｉａ＋Ｉ
ｂを第２のトランジスタに流すことができる。したがっ
て、たとえば電源電圧が下降したときに制御電流Ｉｃを
小さくして遅延時間を増大させることができる。
【００７３】また、電流制御回路は、第２のトランジス
タと並列接続され、電源電圧に応じた電流Ｉｄを流す第
４のトランジスタを含むこととすれば、第１のトランジ
スタに流れる制御電圧に応じた電流Ｉａから第４のトラ
ンジスタに流れる電流Ｉｄを減算した電流Ｉｅ＝Ｉａ−
Ｉｄを第２のトランジスタに流すことができる。したが
って、たとえば電源電圧が下降したときに制御電流Ｉｅ
を大きくして遅延時間を減少させることができる。
【００７４】また、遅延回路は、直列接続され、かつ各
々の遅延時間が第２のトランジスタに流れる電流に応じ
て変化する複数の遅延時間可変素子を含むこととすれ
ば、遅延回路を容易に構成できる。
【００７５】また、この発明の内部クロック発生回路に
あっては、電源電圧の変動に応じた値だけ遅延回路の制
御電流を増加または減少させるので、電源電圧の変動に
応じて遅延回路の遅延時間を増大または減少させること
ができる。したがって、電源電圧の変動による遅延回路
以外の回路の遅延時間の変化を遅延回路の遅延時間の変
化によって相殺することができ、電源電圧の変動による
同期状態から外れることを防止することができる。
【００７６】
【実施例】
［実施例１］図１は、この発明の第１実施例によるＤＬ
Ｌ回路の電圧制御ディレイ回路１００の構成を示す一部
省略した回路図である。図１を参照して、この電圧制御
ディレイ回路１００が図１２で示した電圧制御ディレイ
回路３５と異なる点は、電流制御回路１０１が新たに設
けられている点である。
【００７７】電流制御回路１０１は、分圧抵抗１０２，
１０３およびＮチャネルＭＯＳトランジスタ１０４を含
む。分圧抵抗１０２，１０３は電源電位ライン６１と接
地電位ライン６２の間に直列接続される。ＮチャネルＭ
ＯＳトランジスタ１０４は、ＮチャネルＭＯＳトランジ
スタ７３と並列に接続される。ＮチャネルＭＯＳトラン
ジスタ１０２のゲートは、分圧抵抗１０２と１０３の接
続ノードＮ１０２に接続される。
【００７８】飽和領域で動作するＭＯＳトランジスタの
ドレイン電流ＩD は、一般に次式で表わされる。
【００７９】ＩD ∝（ＶSG−Ｖｔｈ）2 ただし、ＶSGはゲート・ソース間電圧、ＶｔｈはＭＯＳ
トランジスタのしきい値電圧である。
【００８０】したがって、ＭＯＳトランジスタ７３に流
れる電流Ｉａは（ＶＣＯｉｎ−Ｖｔｈ）2 に比例し、Ｍ
ＯＳトランジスタ１０４に流れる電流Ｉｂは（Ｖａ−Ｖ
ｔｈ）2 に比例する。ここでＶａはノードＮ１０２の電
位である。ＭＯＳトランジスタ７１に流れる電流Ｉｃは
ＩａとＩｂの和（Ｉｃ＝Ｉａ＋Ｉｂ）である。この電流
Ｉｃがミラーされて遅延時間可変素子８０．１〜８０．
Ｋに流れる。
【００８１】次に、センスアンプの動作などによってＳ
ＤＲＡＭの電源電位Ｖｃｃが下がったときの動作を説明
する。電源電位Ｖｃｃが下がってもチャージポンプ３３
およびループフィルタ３４はすぐには応答できないの
で、制御電圧ＶＣＯｉｎが変化せずＭＯＳトランジスタ
７３に流れる電流Ｉａは変化しない。そのため、もし今
回新たに付加したＭＯＳトランジスタ１０４がないと、
その電流Ｉａがそのまま遅延時間可変素子８０．１〜８
０．Ｋにミラーされ、電源電位Ｖｃｃが変動しても遅延
時間可変素子８０．１〜８０．Ｋに流れる電流は変動し
ない。一方、電源電位Ｖｃｃが下がるため、遅延時間可
変素子８０．１〜８０．Ｋが伝達するクロック信号の振
幅が小さくなる。そのため遅延時間可変素子８０．１〜
８０．Ｋの遅延時間は短くなる。しかしながら、この実
施例の電圧制御ディレイ回路１００では、電源電位Ｖｃ
ｃの降下に応じてＭＯＳトランジスタ１０４のゲート電
圧Ｖａが下がり、ＭＯＳトランジスタ１０４に流れる電
流Ｉｂが減少する。また、ＭＯＳトランジスタ７１に流
れる電流ＩｃはＩａとＩｂの和（Ｉｃ＝Ｉａ＋Ｉｂ）で
あるので、電源電位Ｖｃｃが降下するとＭＯＳトランジ
スタ７１に流れる電流Ｉｃが減少する。さらに、電流Ｉ
ｃは遅延時間可変素子８０．１〜８０．Ｋにミラーされ
るので、遅延時間可変素子８０．１〜８０．Ｋに流れる
電流Ｉｃが減少することになる。そのため電源電位Ｖｃ
ｃが下がったとき、クロック信号の振幅が小さくなって
遅延時間可変素子８０．１〜８０．Ｋの遅延時間が短く
なる要因と、遅延時間可変素子８０．１〜８０．Ｋに流
れる電流が少なくなって遅延時間可変素子８０．１〜８
０．Ｋの遅延時間が長くなる要因が相殺される。したが
って、電源電位Ｖｃｃが変動しても電圧制御ディレイ回
路１００の遅延時間の変動は小さく抑えられ、ＳＤＲＡ
Ｍは安定に動作する。
【００８２】［実施例２］ＤＬＬ回路全体でクロック信
号の遅延を考慮する場合、電圧制御ディレイ回路３５だ
けでなく、クロックバッファ３１，３６の遅延時間も考
慮する必要がある。クロックバッファ３１，３６は図６
および図７で示したように、通常は直列接続された複数
のインバータで構成される。したがって、電源電位Ｖｃ
ｃが変動するとクロックバッファ３１，３６の遅延時間
も変動する。たとえば電源電位Ｖｃｃが下がると、クロ
ックバッファ３１，３６を構成するインバータの駆動能
力が下がるため、クロックバッファ３１，３６の遅延時
間は長くなる。ＤＬＬ回路全体の遅延時間は電圧制御デ
ィレイ回路３５とクロックバッファ３１，３６の和にな
るので全体では電源電位Ｖｃｃが降下したときに遅延時
間が長くなることがある。そのときには電圧制御ディレ
イ回路３５の遅延時間を短くしなければならない。この
実施例では、電源電位Ｖｃｃの降下時に遅延時間を短く
することができる電圧制御ディレイ回路１１０を実現す
る。
【００８３】図２は、この発明の第２実施例によるＤＬ
Ｌ回路の電圧制御ディレイ回路１１０の構成を示す一部
省略した回路図である。図２を参照して、この電圧制御
ディレイ回路１１０が図１２で示した電圧制御ディレイ
回路３５と異なる点は電流制御回路１１１が新たに設け
られている点である。
【００８４】電圧制御回路１１１は、分圧抵抗１１２，
１１３およびＰチャネルＭＯＳトランジスタ１１４を含
む。分圧抵抗１１２，１１３は電源電位ライン６１と接
地電位ライン６２の間に直列接続される。ＰチャネルＭ
ＯＳトランジスタ１１４は、ＮチャネルＭＯＳトランジ
スタ７１と並列に接続される。ＰチャネルＭＯＳトラン
ジスタ１１４のゲートは、分圧抵抗１１２と１１３の接
続ノードＮ１１２に接続される。
【００８５】ＭＯＳトランジスタ７３に流れる電流Ｉａ
は（ＶＣＯｉｎ−Ｖｔｈ）2 に比例する。ＭＯＳトラン
ジスタ１１４に流れる電流Ｉｄは（Ｖｃｃ−Ｖｂ−Ｖｔ
ｈ） 2 に比例する。ここでＶｂはノードＮ１１２の電位
である。ＭＯＳトランジスタ７１に流れる電流ＩｅはＩ
ａとＩｄの差（Ｉｅ＝Ｉａ−Ｉｄ）である。この電流Ｉ
ｅがミラーされて遅延時間可変素子８０．１〜８０．Ｋ
に流れる。
【００８６】次に、センスアンプの動作などによって電
源電位Ｖｃｃが下がったときの動作を説明する。電源電
位Ｖｃｃが下がってもチャージポンプ３３およびループ
フィルタ３４はすぐには応答できないので、制御電圧Ｖ
ＣＯｉｎは変化せずＭＯＳトランジスタ７３に流れる電
流Ｉａは変化しない。ＭＯＳトランジスタ１１４に流れ
る電流Ｉｄはゲート電圧が下がるため減少する。ＭＯＳ
トランジスタ７１に流れる電流ＩｅはＩａとＩｄの差
（Ｉｅ＝Ｉａ−Ｉｄ）であるので、電源電位Ｖｃｃが下
降するとＭＯＳトランジスタ７１に流れる電流Ｉｅは増
加する。電流Ｉｅは遅延時間可変素子８０．１〜８０．
Ｋにミラーされるので、遅延時間可変素子８０．１〜８
０．Ｋに流れる電流Ｉｅは増加することになる。そのた
め電源電位Ｖｃｃが下がったときの電圧制御ディレイ回
路１１０の遅延時間は、従来の電圧制御ディレイ回路３
５に比べてさらに短縮される。したがって、電源電位Ｖ
ｃｃが下降してクロックバッファ３１，３６の遅延時間
が長くなっても、ＤＬＬ回路全体の遅延時間は変化せ
ず、ＳＤＲＡＭは安定に動作する。
【００８７】
【発明の効果】以上のように、この発明の電圧制御型遅
延回路にあっては、電源電圧の変動に応じた値だけ遅延
回路の制御電流を増加または減少させるので、電源電圧
の変動に応じて遅延時間を増大または減少させることが
できる。
【００８８】また、電流制御回路は、第１のトランジス
タと並列接続され、電源電圧に応じた電流Ｉｂを流す第
３のトランジスタを含むこととすれば、第１のトランジ
スタに流れる制御電圧に応じた電流Ｉａに第３のトラン
ジスタに流れる電流Ｉｂを加算した電流Ｉｃ＝Ｉａ＋Ｉ
ｂを第２のトランジスタに流すことができる。したがっ
て、たとえば電源電圧が下降したときに制御電流Ｉｃを
小さくして遅延時間を増大させることができる。
【００８９】また、電流制御回路は、第２のトランジス
タと並列接続され、電源電圧に応じた電流Ｉｄを流す第
４のトランジスタを含むこととすれば、第１のトランジ
スタに流れる制御電圧に応じた電流Ｉａから第４のトラ
ンジスタに流れる電流Ｉｄを減算した電流Ｉｅ＝Ｉａ−
Ｉｄを第２のトランジスタに流すことができる。したが
って、たとえば電源電圧が下降したときに制御電流Ｉｅ
を大きくして遅延時間を減少させることができる。
【００９０】また、遅延回路は、直列接続され、かつ各
々の遅延時間が第２のトランジスタに流れる電流に応じ
て変化する複数の遅延時間可変素子を含むこととすれ
ば、遅延回路を容易に構成できる。
【００９１】また、この発明の内部クロック発生回路に
あっては、電源電圧の変動に応じた値だけ遅延回路の制
御電流を増加または減少させるので、電源電圧の変動に
応じて遅延回路の遅延時間を増大または減少させること
ができる。したがって、電源電圧の変動による遅延回路
以外の回路の遅延時間の変化を遅延回路の遅延時間の変
化によって相殺することができ、電源電圧の変動により
同期状態から外れることを防止することができる。
【図面の簡単な説明】
【図１】 この発明の第１実施例によるＤＬＬ回路の電
圧制御ディレイ回路の構成を示す一部省略した回路図で
ある。
【図２】 この発明の第２実施例によるＤＬＬ回路の電
圧制御ディレイ回路の構成を示す一部省略した回路図で
ある。
【図３】 従来のＳＤＲＡＭの主要部の構成を機能的に
示すブロック図である。
【図４】 図３に示したＳＤＲＡＭの動作を示すタイミ
ングチャートである。
【図５】 従来のＤＬＬ回路の構成を示すブロック図で
ある。
【図６】 図５に示したＤＬＬ回路のクロックバッファ
３１の構成を示す一部省略した回路図である。
【図７】 図５に示したＤＬＬ回路のクロックバッファ
３６の構成を示す一部省略した回路図である。
【図８】 図５に示したＤＬＬ回路の位相比較器の構成
を示す回路図である。
【図９】 図８に示した位相比較器の動作を示すタイミ
ングチャートである。
【図１０】 図８に示した位相比較器の動作を示すタイ
ミングチャートである。
【図１１】 図５に示したＤＬＬ回路のチャージポンプ
およびループフィルタの構成を示す回路図である。
【図１２】 図５に示したＤＬＬ回路の電圧制御ディレ
イ回路の構成を示す一部省略した回路図である。
【図１３】 図５に示したＤＬＬ回路の動作を示すタイ
ミングチャートである。
【符号の説明】
３１，３６ クロックバッファ、３２ 位相比較器、３
３ チャージポンプ、３４ ループフィルタ、３５，１
００，１１０ 電圧制御ディレイ回路、３１．１〜３
１．Ｍ，３６．１〜３６．Ｎ，４０〜４４，８０．１ａ
〜８０．Ｋａ インバータ、４５〜５３ ＮＡＮＤゲー
ト、６３，６５ 定電流源、６４，７１，７２，８１．
１〜８１．Ｋ，８２．１〜８２．Ｋ，１１４ Ｐチャネ
ルＭＯＳトランジスタ、６５，７３，７４，８３．１〜
８３．Ｋ，８４．１〜８４．Ｋ，１０４ ＮチャネルＭ
ＯＳトランジスタ、６７，１０２，１０３，１１２，１
１３抵抗、６８ キャパシタ、７０ バイアス発生回
路、８０．１〜８０．Ｋ 遅延時間可変素子、１０１，
１１１ 電流制御回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 制御電圧に応じた時間だけ入力信号を遅
    延させて出力する電圧制御型遅延回路であって、 前記制御電圧をその入力電極に受け、該入力電圧に応じ
    た値の電流を流す第１のトランジスタ、 前記第１のトランジスタと直列接続された第２のトラン
    ジスタ、 電源電圧の変動に応じた値だけ前記第２のトランジスタ
    に流れる電流を増加または減少させるための電流制御回
    路、および前記第２のトランジスタに流れる電流に応じ
    た時間だけ前記入力信号を遅延させて出力する遅延回路
    を備えたことを特徴とする、電圧制御型遅延回路。
  2. 【請求項２】 前記電流制御回路は、 前記第１のトランジスタと並列接続され、前記第２のト
    ランジスタに流れる電流を分流させるための第３のトラ
    ンジスタと、 前記電源電圧を降圧して前記第３のトランジスタの入力
    電極に与える第１の降圧手段とを含むことを特徴とす
    る、請求項１に記載の電圧制御型遅延回路。
  3. 【請求項３】 前記電流制御回路は、 前記第２のトランジスタと並列接続され、前記第１のト
    ランジスタに流れる電流を分流させるための第４のトラ
    ンジスタと、 前記電源電圧を降圧して前記第４のトランジスタの入力
    電極に与える第２の降圧手段とを含むことを特徴とす
    る、請求項１に記載の電圧制御型遅延回路。
  4. 【請求項４】 前記遅延回路は、直列接続され、かつ各
    々の遅延時間が前記第２のトランジスタに流れる電流に
    応じて変化する複数の遅延時間可変素子を含むことを特
    徴とする、請求項１ないし３のいずれかに記載の電圧制
    御型遅延回路。
  5. 【請求項５】 外部クロック信号に同期して内部クロッ
    ク信号を生成する内部クロック発生回路であって、 前記外部クロック信号と前記内部クロック信号を受け、
    該２つのクロック信号の位相差に応じた制御電圧を出力
    する制御電圧発生回路、 前記制御電圧をその入力電極に受け、該入力電圧に応じ
    た値の電流を流す第１のトランジスタ、 前記第１のトランジスタと直列接続された第２のトラン
    ジスタ、 電源電圧の変動に応じた値だけ前記第２のトランジスタ
    に流れる電流を増加または減少させるための電流制御回
    路、および前記第２のトランジスタに流れる電流に応じ
    た時間だけ前記外部クロック信号を遅延させ前記内部ク
    ロック信号として出力する遅延回路を備えたことを特徴
    とする、内部クロック発生回路。
JP6268683A 1994-11-01 1994-11-01 電圧制御型遅延回路およびそれを用いた内部クロック発生回路 Withdrawn JPH08130449A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6268683A JPH08130449A (ja) 1994-11-01 1994-11-01 電圧制御型遅延回路およびそれを用いた内部クロック発生回路
US08/527,968 US5731727A (en) 1994-11-01 1995-09-14 Voltage control type delay circuit and internal clock generation circuit using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6268683A JPH08130449A (ja) 1994-11-01 1994-11-01 電圧制御型遅延回路およびそれを用いた内部クロック発生回路

Publications (1)

Publication Number Publication Date
JPH08130449A true JPH08130449A (ja) 1996-05-21

Family

ID=17461949

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6268683A Withdrawn JPH08130449A (ja) 1994-11-01 1994-11-01 電圧制御型遅延回路およびそれを用いた内部クロック発生回路

Country Status (2)

Country Link
US (1) US5731727A (ja)
JP (1) JPH08130449A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11316620A (ja) * 1997-11-21 1999-11-16 Hyundai Electronics Ind Co Ltd 半導体素子のクロック補償装置
EP1008923A1 (en) * 1996-09-25 2000-06-14 Matsushita Electric Industrial Co., Ltd. Frequency-voltage conversion circuit, delay amount judgement circuit, system having frequency-voltage conversion circuit, method of adjusting input/output characterictics of frequency-voltage conversion circuit, and apparatus for automatically adjusting input/output characteristics of frequency-volt
KR100303776B1 (ko) * 1998-12-30 2001-11-02 박종섭 전압제어 발진기
KR100333576B1 (ko) * 1998-12-11 2002-04-22 가네꼬 히사시 전원투입회로 및 리세트방법
KR100453887B1 (ko) * 1997-07-29 2004-12-17 삼성전자주식회사 링 오실레이터
KR100515032B1 (ko) * 1997-12-30 2005-12-01 삼성전자주식회사 전압 제어 발진기
JP2007074709A (ja) * 2005-08-11 2007-03-22 Semiconductor Energy Lab Co Ltd 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置
WO2007037110A1 (ja) * 2005-09-27 2007-04-05 Advantest Corporation 電子デバイス、負荷変動補償回路、電源装置、及び試験装置
JP2007523507A (ja) * 2003-09-26 2007-08-16 テラダイン・インコーポレーテッド バイアス電流補償回路を有するタイミング発生器及び方法
JP2007265606A (ja) * 2007-05-18 2007-10-11 Fujitsu Ltd 半導体集積回路
US8502611B2 (en) 2005-08-11 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same
JP2015008411A (ja) * 2013-06-25 2015-01-15 株式会社東芝 遅延回路および半導体記憶装置

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3274306B2 (ja) 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
US6292424B1 (en) 1995-01-20 2001-09-18 Kabushiki Kaisha Toshiba DRAM having a power supply voltage lowering circuit
KR100187647B1 (ko) * 1995-12-29 1999-06-01 김주용 지연회로
JP3686174B2 (ja) * 1996-07-30 2005-08-24 株式会社ルネサステクノロジ 半導体集積回路装置
US5990714A (en) * 1996-12-26 1999-11-23 United Microelectronics Corporation Clock signal generating circuit using variable delay circuit
US6163195A (en) * 1998-05-26 2000-12-19 Altera Corporation Temperature compensated delay chain
JP2000077984A (ja) * 1998-08-31 2000-03-14 Nec Corp リングオッシレータと遅延回路
US6294936B1 (en) 1998-09-28 2001-09-25 American Microsystems, Inc. Spread-spectrum modulation methods and circuit for clock generator phase-locked loop
US6144240A (en) * 1999-06-01 2000-11-07 National Semiconductor Corporation Low noise buffer circuit for increasing digital signal transition slew rates
US6320444B1 (en) * 1999-07-15 2001-11-20 Lsi Logic Corporation Initial phase control of an oscillator
JP3590304B2 (ja) * 1999-08-12 2004-11-17 株式会社東芝 アナログ同期回路
US6262616B1 (en) * 1999-10-08 2001-07-17 Cirrus Logic, Inc. Open loop supply independent digital/logic delay circuit
US6313675B1 (en) * 2000-02-21 2001-11-06 Hewlett-Packard Company Delay locked loop driver
KR100422442B1 (ko) * 2000-12-08 2004-03-11 삼성전자주식회사 전류원을 사용한 지연회로
US6529058B2 (en) * 2001-01-11 2003-03-04 Broadcom Corporation Apparatus and method for obtaining stable delays for clock signals
US6522185B2 (en) * 2001-02-28 2003-02-18 Agilent Technologies, Inc. Variable delay CMOS circuit with PVT control
US7135903B2 (en) * 2002-09-03 2006-11-14 Rambus Inc. Phase jumping locked loop circuit
US6952123B2 (en) * 2002-03-22 2005-10-04 Rambus Inc. System with dual rail regulated locked loop
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
US6759881B2 (en) * 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
US6922091B2 (en) * 2002-09-03 2005-07-26 Rambus Inc. Locked loop circuit with clock hold function
US6642761B1 (en) * 2002-05-30 2003-11-04 Etron Technology, Inc. Interface circuit of various clock period between a fast slope signal and a very slow slope, voltage controlled delay cell
US6859082B2 (en) * 2002-10-07 2005-02-22 Agilent Technologies, Inc. Balanced programmable delay element
JP2005117442A (ja) * 2003-10-09 2005-04-28 Renesas Technology Corp 半導体集積回路
US8198951B2 (en) * 2004-06-03 2012-06-12 Silicon Laboratories Inc. Capacitive isolation circuitry
US8441325B2 (en) 2004-06-03 2013-05-14 Silicon Laboratories Inc. Isolator with complementary configurable memory
US8169108B2 (en) * 2004-06-03 2012-05-01 Silicon Laboratories Inc. Capacitive isolator
US7821428B2 (en) * 2004-06-03 2010-10-26 Silicon Laboratories Inc. MCU with integrated voltage isolator and integrated galvanically isolated asynchronous serial data link
US7902627B2 (en) 2004-06-03 2011-03-08 Silicon Laboratories Inc. Capacitive isolation circuitry with improved common mode detector
US7577223B2 (en) * 2004-06-03 2009-08-18 Silicon Laboratories Inc. Multiplexed RF isolator circuit
US7447492B2 (en) 2004-06-03 2008-11-04 Silicon Laboratories Inc. On chip transformer isolator
US7737871B2 (en) 2004-06-03 2010-06-15 Silicon Laboratories Inc. MCU with integrated voltage isolator to provide a galvanic isolation between input and output
US7738568B2 (en) * 2004-06-03 2010-06-15 Silicon Laboratories Inc. Multiplexed RF isolator
US8049573B2 (en) * 2004-06-03 2011-11-01 Silicon Laboratories Inc. Bidirectional multiplexed RF isolator
US7302247B2 (en) 2004-06-03 2007-11-27 Silicon Laboratories Inc. Spread spectrum isolator
US7460604B2 (en) 2004-06-03 2008-12-02 Silicon Laboratories Inc. RF isolator for isolating voltage sensing and gate drivers
US7279949B2 (en) * 2005-02-11 2007-10-09 International Business Machines Corporation Programmable delay element
FR2942680B1 (fr) * 2009-02-27 2011-05-13 Commissariat Energie Atomique Oscillateur a base de series de quatre nanofils
GB0912507D0 (en) 2009-07-17 2009-08-26 Skype Ltd Reducing processing resources incurred by a user interface
US8451032B2 (en) 2010-12-22 2013-05-28 Silicon Laboratories Inc. Capacitive isolator with schmitt trigger
US8643418B2 (en) * 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
KR102074946B1 (ko) 2013-10-30 2020-02-07 삼성전자 주식회사 온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치
US10290608B2 (en) 2016-09-13 2019-05-14 Allegro Microsystems, Llc Signal isolator having bidirectional diagnostic signal exchange
CN109274375A (zh) * 2018-09-05 2019-01-25 东南大学 一种压控延时单元以及高精度时间数字转换器
US11115244B2 (en) 2019-09-17 2021-09-07 Allegro Microsystems, Llc Signal isolator with three state data transmission
KR20240036841A (ko) * 2022-09-14 2024-03-21 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 클럭 분배 네트워크 및 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3676297D1 (de) * 1986-03-12 1991-01-31 Itt Ind Gmbh Deutsche Integrierte isolierschicht-feldeffekttransistor-verzoegerungsleitung fuer digitalsignale.
JPS6324712A (ja) * 1986-07-17 1988-02-02 Toshiba Corp Ｍｏｓ型半導体回路
GB2214017A (en) * 1987-12-22 1989-08-23 Philips Electronic Associated Ring oscillator
JP2635789B2 (ja) * 1989-01-17 1997-07-30 株式会社東芝 信号遅延回路及び該回路を用いたクロック信号発生回路
JPH04172711A (ja) * 1990-11-06 1992-06-19 Mitsubishi Electric Corp 半導体遅延回路
US5072197A (en) * 1991-01-03 1991-12-10 Hewlett-Packard Company Ring oscillator circuit having improved frequency stability with respect to temperature, supply voltage, and semiconductor process variations
US5081428A (en) * 1991-03-29 1992-01-14 Codex Corp. Voltage controlled oscillator having 50% duty cycle clock
JPH0612877A (ja) * 1992-06-18 1994-01-21 Toshiba Corp 半導体集積回路
JPH06152334A (ja) * 1992-11-06 1994-05-31 Mitsubishi Electric Corp リングオシレータおよび定電圧発生回路
US5331295A (en) * 1993-02-03 1994-07-19 National Semiconductor Corporation Voltage controlled oscillator with efficient process compensation
US5352945A (en) * 1993-03-18 1994-10-04 Micron Semiconductor, Inc. Voltage compensating delay element
JP3026474B2 (ja) * 1993-04-07 2000-03-27 株式会社東芝 半導体集積回路

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1008923A4 (en) * 1996-09-25 2009-09-09 Panasonic Corp FREQUENCY-VOLTAGE CONVERSION CIRCUIT, DELAY QUANTITY EVALUATION CIRCUIT, FREQUENCY-VOLTAGE CONVERSION CIRCUIT SYSTEM, METHOD OF ADAPTING CONVERSION CIRCUIT INPUT / OUTPUT CHARACTERISTICS, AND AUTOMATIC ADJUSTMENT DEVICE FOR INPUT / OUTPUT CHARACTERISTICS SAID
EP1008923A1 (en) * 1996-09-25 2000-06-14 Matsushita Electric Industrial Co., Ltd. Frequency-voltage conversion circuit, delay amount judgement circuit, system having frequency-voltage conversion circuit, method of adjusting input/output characterictics of frequency-voltage conversion circuit, and apparatus for automatically adjusting input/output characteristics of frequency-volt
KR100453887B1 (ko) * 1997-07-29 2004-12-17 삼성전자주식회사 링 오실레이터
JPH11316620A (ja) * 1997-11-21 1999-11-16 Hyundai Electronics Ind Co Ltd 半導体素子のクロック補償装置
KR100515032B1 (ko) * 1997-12-30 2005-12-01 삼성전자주식회사 전압 제어 발진기
KR100333576B1 (ko) * 1998-12-11 2002-04-22 가네꼬 히사시 전원투입회로 및 리세트방법
KR100303776B1 (ko) * 1998-12-30 2001-11-02 박종섭 전압제어 발진기
JP2007523507A (ja) * 2003-09-26 2007-08-16 テラダイン・インコーポレーテッド バイアス電流補償回路を有するタイミング発生器及び方法
JP4842131B2 (ja) * 2003-09-26 2011-12-21 テラダイン・インコーポレーテッド バイアス電流補償回路を有するタイミング発生器及び方法
JP2007074709A (ja) * 2005-08-11 2007-03-22 Semiconductor Energy Lab Co Ltd 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置
US8502611B2 (en) 2005-08-11 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same
JP2007096520A (ja) * 2005-09-27 2007-04-12 Advantest Corp 電子デバイス、負荷変動補償回路、電源装置、及び試験装置
US7782075B2 (en) 2005-09-27 2010-08-24 Advantest Corporation Electronic device, load fluctuation compensation circuit, power supply, and test apparatus
WO2007037110A1 (ja) * 2005-09-27 2007-04-05 Advantest Corporation 電子デバイス、負荷変動補償回路、電源装置、及び試験装置
JP4571960B2 (ja) * 2007-05-18 2010-10-27 富士通セミコンダクター株式会社 半導体集積回路
JP2007265606A (ja) * 2007-05-18 2007-10-11 Fujitsu Ltd 半導体集積回路
JP2015008411A (ja) * 2013-06-25 2015-01-15 株式会社東芝 遅延回路および半導体記憶装置

Also Published As

Publication number Publication date
US5731727A (en) 1998-03-24

Similar Documents

Publication Publication Date Title
JPH08130449A (ja) 電圧制御型遅延回路およびそれを用いた内部クロック発生回路
US10373660B1 (en) Apparatuses and methods for duty cycle distortion correction of clocks
JP3888603B2 (ja) クロック生成回路および制御方法並びに半導体記憶装置
JP3592386B2 (ja) 同期型半導体記憶装置
US5946268A (en) Internal clock signal generation circuit including delay line, and synchronous type semiconductor memory device including internal clock signal
US6914798B2 (en) Register controlled DLL for reducing current consumption
US6385127B1 (en) Synchronous semiconductor device and method for latching input signals
US7042260B2 (en) Low power and low timing jitter phase-lock loop and method
US6259288B1 (en) Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit
US6768698B2 (en) Semiconductor memory device with internal clock generation circuit
US6424592B1 (en) Semiconductor integrated circuit having circuit for correcting data output timing
US6351166B2 (en) Semiconductor device with stable and appropriate data output timing
US6687169B2 (en) Semiconductor memory device for providing address access time and data access time at a high speed
US6194916B1 (en) Phase comparator circuit for high speed signals in delay locked loop circuit
JP4031859B2 (ja) 半導体装置
CN111512553A (zh) 用于时钟信号的占空比错误校正的设备和方法
US6504789B2 (en) Semiconductor memory device
US6977848B2 (en) Data output control circuit
US6621316B1 (en) Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
US5940344A (en) Synchronous semiconductor memory device including internal clock signal generation circuit that generates an internal clock signal synchronizing in phase with external clock signal at high precision
GB2341706A (en) Synchronous semiconductor memory device with a clock generating circuit
US6318707B1 (en) Semiconductor integrated circuit device
US6552953B2 (en) High speed signal path and method
JP2000091912A (ja) 半導体装置
JPH10233090A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20020115