近年のメモリ・デバイスは、例えば、100MHzを超える動作速度を達成しており、DLL(Delay Locked Line) 等の技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線による遅れを外からは見えないようにしてアクセス時間の遅れやバラツキを抑える方法が用いられている。このようなDLL技術では、内部出力クロック信号線の負荷による伝搬遅延を見積もるために、ダミーの内部出力クロック配線を設けている。
図1は関連技術としての半導体集積回路の一例を概略的に示すブロック図であり、DLL回路を概略的に示すものである。図1において、参照符号1はクロック入力パッド、5は出力回路、そして、6はデータ出力パッド(DQ)を示している。また、参照符号3は位相比較回路、21および22は位相比較回路3の出力によって遅延時間が可変制御される遅延制御回路(ディレイ制御回路)、41は遅延制御回路21から出力回路5までの間の内部出力クロック配線(リアル配線)、そして、42は前記内部出力クロック配線と同等の配線負荷を有するダミーの内部出力クロック配線(ダミー配線)を示している。ここで、例えば、上記半導体集積回路をSDRAMに適用した場合には、出力回路5およびデータ出力パッド6は、複数個(50〜57、60〜67(DQ0〜DQ7))設けられることになる。
図1に示されるように、DLL回路では、位相比較回路3の一方の入力(遅延制御回路21および22の入力:比較基準信号φext)Aから位相比較回路3の他方の入力(比較対象信号φout)Bまでの遅延がちょうど1クロック分の時間になるように位相比較回路3において2つの入力信号の位相を比較し、その比較結果に応じて遅延制御回路21および22の遅延量の制御が行われる。その結果、実際に使用する出力回路5のクロック入力端Cにおける内部クロック信号の入力クロックAに対する遅延もちょうど1クロック分の時間になり、見かけ上、リアル配線41の伝搬遅延がなくなることになる。
図2は図1の半導体集積回路における遅延制御回路(遅延部)21,22の一構成例を示す回路図であり、同図(a)は1ビット分のディレイ回路の構成を示し、同図(b)は該1ビット分のディレイ回路の動作のタイムチャートを示し、そして、同図(c)は1ビット分のディレイ回路を複数段接続した時の構成およびその動作を説明するものである。
図2(a)に示されるように、1ビット分のディレイ回路は2個のNANDゲート401,402、および、インバータ403を備えて構成される。この1ビット分のディレイ回路の動作を図2(b)を参照して説明すると、入力φEは活性化信号(イネーブル信号)で、高レベル“H”の時にディレイ回路が動作する。図2(b)では、イネーブル信号φEが高レベル“H”になって信号のアクセスが可能になった状態が示されている。なお、図2(b)において、INは1ビット分のディレイ回路への入力信号を示し、また、φNは複数段接続されたディレイ回路のうち隣接する右側のディレイ回路からの信号、OUTは1ビット分のディレイ回路の出力信号、そして、4a−1および4a−2は図2(a)の回路において対応するノードの波形を示している。従って、OUTは左側に隣接する1ビット分のディレイ回路における信号φNに対応する。
信号φNが低レベル“L”の時には、出力信号OUTは常に低レベル“L”になり、また、信号φNが高レベル“H”で信号φEが低レベル“L”の時には、出力信号OUTは高レベル“H”になる。信号φNが高レベル“H”で信号φEが高レベル“H”の時に、入力信号INが低レベル“L”であれば出力信号OUTは高レベル“H”になり、INが高レベル“H”であれば低レベル“L”になる。
図2(a)の回路によれば、イネーブル信号φEが高レベル“H”の状態で入力信号INが立ち上がると、その入力信号は矢印の経路に従って伝播するが、イネーブル信号φEが低レベル“L”の状態では、入力信号INが出力OUTに矢印の経路で伝播しないようになっている。
図2(c)は、図2(a)に示す1ビット分のディレイ回路を複数段カスケード接続した例であり、実際のディレイ回路に相当する。ここで、図2(c)では3段しか描いていないが、実際には多数段接続(例えば、後述するように、150段、或いは、それ以上)されている。また、イネーブル信号φEの信号線は、回路要素毎に、φE−1、φE−2、φE−3のように複数本あり、これらの信号はディレイ制御回路によって制御される。なお、図2(a)〜(c)に示すディレイ制御回路は、図1では遅延制御回路21,22に含めて描かれている。
ここで、図2(c)では、中央の1ビット分のディレイ回路が活性化されており、イネーブル信号φE−2が高レベル“H”になっている。この場合、入力信号INが低レベル“L”から高レベル“H”に変化すると、左端の1ビット分のディレイ回路と右端の1ビット分のディレイ回路のイネーブル信号φE−1およびφE−3は低レベル“L”であるから、太線のように入力信号INはNANDゲート401−1および401−3で止められてしまう。
一方、活性化されている中央の1ビット分のディレイ回路のイネーブル信号φE−2は高レベル“H”であるから、入力信号INはNANDゲート401−2を通過する。右側の1ビット分のディレイ回路の出力信号OUTは高レベル“H”であるから、入力信号INはNANDゲート402−2も通過して、出力信号OUTとして低レベル“L”の信号が伝達されることになる。上記のように、右側の出力信号OUT、すなわち、イネーブル信号φNが低レベル“L”の時には、出力信号OUTは常に低レベル“L”になるので、この低レベル“L”の信号が左側の1ビット分のディレイ回路のNANDゲートおよびインバータに順次伝達され、最終的な出力信号として取り出される。
このように、活性化された1ビット分のディレイ回路を介して、入力信号INは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φEを高レベル“H”にするかにより、ディレイ量を制御することができる。1ビット分のディレイ量は、NANDゲートとインバータの合計の信号伝搬時間で決定され、この時間がDLL回路のディレイ単位時間になり、そして、全体のディレイ時間は、1ビット分のディレイ量に通過する段数を乗じた量になる。
図3は図1の半導体集積回路における遅延制御回路(制御部)の一構成例を示す回路図である。
図3に示されるように、ディレイ制御回路(遅延制御回路21,22)も点線で囲った1ビット分のディレイ制御回路430−2をディレイ回路の段数分接続した構成になっており、各段の出力がディレイ回路の各段のイネーブル信号φEになる。
具体的に、1ビット分のディレイ制御回路430−2は、NANDゲート432−2と、インバータ433−2で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ435−2,438−2;437−2,439−2、および、NORゲート431−2を備えて構成されている。トランジスタ438−2のゲートは、前段の1ビット分のディレイ制御回路のノード5a−2に接続され、また、トランジスタ439−2のゲートは、後段の1ビット分のディレイ制御回路のノード5a−5に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタのゲートには、カウントアップする時のセット信号φSEおよびφSOと、カウントダウンする時のリセット信号φREおよびφROが1ビット置きの回路に供給されている。
図3に示されるように、中央の1ビット分のディレイ制御回路430−2では、トランジスタ435−2のゲートにセット信号φSOが供給され、トランジスタ437−2にリセット信号φROが供給され、また、ディレイ制御回路430−2の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φSEおよびリセット信号φREが供給されている。また、NORゲート431−2には、左側の(前段の)回路のノード5a−1と回路430−2のノード5a−4の信号が入力される構成になっている。なお、φRはディレイ制御回路をリセットする信号で、電源投入後に一時的に低レベル“L”になり、その後は高レベル“H”に固定される。
図4は図3の遅延制御回路の動作を説明するためのタイミング図である。
図4に示されるように、まず、リセット信号φRが一時的に低レベル“L”になり、ノード5a−1,5a−3,5a−5が高レベル“H”、また、5a−2,5a−4,5a−6が低レベル“L”にリットされる。そして、カウントアップする時には、カウントアップ信号(セット信号)φSEおよびφSOが交互に高レベル“H”と低レベル“L”を繰り返す。
セット信号φSEが低レベル“L”から高レベル“H”になると、ノード5a−1は接地されて低レベル“L”になり、また、ノード5a−2は高レベル“H”に変化する。ノード5a−2が高レベル“H”に変化したのを受けて、出力信号(イネーブル信号)φE−1は高レベル“H”から低レベル“L”に変化する。この状態はフリップフロップにラッチされるので、セット信号φSEが低レベル“L”に戻ったとしても、イネーブル信号φE−1は低レベル“L”のままである。そして、ノード5a−1が低レベル“L”に変化したことを受けて、イネーブル信号(出力信号)φE−2が低レベル“L”から高レベル“H”に変化する。ノード5a−2が高レベル“H”に変化したのでトランジスタ438−2はオン状態になり、セット信号φSOが低レベル“L”から高レベル“H”になると、ノード5a−3は接地されて低レベル“L”に、また、ノード5a−4は高レベル“H”に変化する。さらに、ノード5a−4が高レベル“H”に変化したのを受けて、イネーブル信号φE−2は高レベル“H”から低レベル“L”に変化する。この状態はフリップフロップにラッチされるので、セット信号φSOが低レベル“L”に戻ったとしても、イネーブル信号φE−2は低レベル“L”のままである。
そして、ノード5a−3が低レベル“L”に変化したことを受けて、イネーブル信号φE−3が低レベル“L”から高レベル“H”に変化する。図4では、セット信号φSEおよびφSOが1パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φSEおよびφSOが交互に高レベル“H”と低レベル“L”を繰り返せば、出力信号(イネーブル信号)φEが高レベル“H”になる段の位置が順次右側にシフトする。従って、位相比較回路3の比較結果によりディレイ量を増加させる必要がある場合には、交互にセット信号φSEおよびφSOのパルスを入力すればよい。
カウントアップ信号(セット信号)φSEおよびφSOと、カウントダウン信号(リセット信号)φREおよびφROとが出力されない状態、すなわち低レベル“L”である状態が維持されれば、イネーブル信号φEは高レベル“H”になる段の位置は固定される。従って、位相比較回路3の比較結果によりディレイ量を維持する必要がある場合には、信号φSE、φSO、φREおよびφROのパルスを入力しないようにする。
カウントダウンする時には、リセット信号φREおよびφROのパルスを交互に入力すると、カウントアップ時と逆に出力φEが高レベル“H”になる段の位置が順次左側にシフトする。
以上説明したように、図3に示したディレイ制御回路では、パルスを入力することにより、イネーブル信号φEが高レベル“H”になる段の位置を1つずつ移動させることが可能であり、これらのイネーブル信号φEで図2(c)に示したディレイ回路を制御すればディレイ量を1単位ずつ制御することができる。なお、図3に示すディレイ制御回路(制御部)は、図1では、位相比較回路3に含めて描かれている。
図5は図1の半導体集積回路における位相比較回路(位相比較部)の一構成例を示す回路図であり、図6は図5の位相比較回路の動作を説明するためのタイミング図である。
位相比較回路(3)は、図5に示す位相比較部と後述する図7に示す増幅回路部の2つの回路部分で構成されている。
図5において、参照符号φoutおよびφextは、この位相比較回路で比較する出力信号および外部クロック信号を示し、信号φextを基準として信号φoutの位相が判定される。また、φa〜φeは増幅回路に接続される出力信号を示している。
図5に示されるように、位相比較回路3の位相比較部は、2個のNANDゲートで構成されたフリップフロップ回路421並びに422、その状態をラッチするラッチ回路425並びに426、ラッチ回路の活性化信号を生成する回路424、および、外部クロック信号φextの位相許容値を得る1ディレイ分のディレイ回路423を備えて構成されている。
図6(a)は比較対象信号φoutが比較基準信号φextよりも位相が進んでいる場合、すなわち、信号φoutが信号φextより先に低レベル“L”から高レベル“H”になる場合を示している。信号φoutと信号φextが共に低レベル“L”の時には、フリップフロップ回路421および422のノード6a−2、6a−3、6a−4、6a−5は全て高レベル“H”になっている。信号φoutが低レベル“L”から高レベル“H”に変化すると、ノード6a−2および6a−4は共に高レベル“H”から低レベル“L”に変化する。その後、信号φextが低レベル“L”から高レベル“H”になり、また、1ディレイ分遅れてノード6a−1が低レベル“L”から高レベル“H”になるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード6a−2は低レベル“L”、ノード6a−3は高レベル“H”、ノード6a−4は低レベル“L”、そして、ノード6a−5は高レベル“H”を維持する。
一方、信号φextが低レベル“L”から高レベル“H”に変化したのに応じて、回路424の出力信号φaは低レベル“L”から高レベル“H”に変化し、ノード6a−6には、一時的に高レベル“H”になるパルスが印加される。このノード6a−6はラッチ回路425および426のNANDゲートの入力となっているので、該NANDゲートが一時的に活性化されて、フリップフロップ回路421および422の両端の電位状態をラッチ回路425および426に取り込むことになる。最終的には、出力信号φbが高レベル“H”、出力信号φcが低レベル“L”、出力信号φdが高レベル“H”、そして、出力信号φeが低レベル“L”になる。
次に、図6(b)は比較対象信号φoutと比較基準信号φextの位相がほぼ同じで、信号φoutが信号φextとほぼ同時に低レベル“L”から高レベル“H”になる場合を示している。信号φoutの立ち上がり時点とノード6a−1の立ち上がり時点との時間差内に、信号φoutが低レベル“L”から高レベル“H”に変化した時、まず、信号φextが低レベル“L”から高レベル“H”になることによってフリップフロップ421のノード6a−3が低レベル“L”から高レベル“H”に変化する。フリップフロップ422では、ノード6a−1が低レベル“L”のままなので、逆に、ノード6a−4が高レベル“H”から低レベル“L”に変化する。その後、ノード6a−1が高レベル“H”から低レベル“L”に変化するが、フリップフロップ422の状態はすでに決まっているので、何ら変化は生じない。その後、ノード6a−6が一時的に高レベル“H”になるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φbが低レベル“L”、出力信号φcが高レベル“H”、出力信号φdが高レベル“H”、そして、出力信号φeが低レベル“L”になる。
さらに、(c)は比較対象信号φoutが比較基準信号φextよりも位相が遅れており、φoutがφextより後に低レベル“L”から高レベル“H”になる場合を示している。この場合は、φextによって2個のフリップフロップ回路421と422に変化が生じて、6a−3と6a−5が高レベル“H”から低レベル“L”に変化する。そして、最終的には、φbが低レベル“L”、φcが高レベル“H”、φdが低レベル“L”、φeが高レベル“H”になる。
このように、信号(比較基準信号)φextの立ち上がり時間を基準として、信号(比較対象信号)φoutの立ち上がり時間がそれ以前に高レベル“H”になったか、ほぼ同時であったか、或いは、遅れて高レベル“H”になったかを検出することが可能になる。これらの検出結果を出力信号φb、φc、φd、および、φeの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
図7は図1の半導体集積回路における位相比較回路(増幅回路部)の一構成例を示す回路図であり、図8は図7の位相比較回路におけるJKフリップフロップの動作を説明するためのタイミング図である。
図7に示されるように、位相比較回路3の増幅回路部は、JKフリップフロップ427と、NANDゲートおよびインバータで構成される増幅部428との2つの部分を備えて構成されている。JKフリップフロップ427には、図5の位相比較部からの出力信号φaが入力され、信号φaが低レベル“L”であるか高レベル“H”であるかに応じてノード7a−9および7a−11の電位が交互に低レベル“L”と高レベル“H”を繰り返す仕組みになっている。増幅部428は、JKフリップフロップ427の出力信号と、信号φbおよびφdの信号を受けて増幅して出力する。
まず、JKフリップフロップ427の動作を図8のタイミングチャートを参照して説明する。時間T1で、信号φaが高レベル“H”から低レベル“L”に変化すると、ノード7a−1および7a−10が低レベル“L”から高レベル“H”に変化する。一方、ノード7a−1の変化に応じて、ノード7a−5,7a−6および7a−7が変化するが、信号φaが低レベル“L”であるために、ノード7a−8は変化しない。結局、出力(ノード)7a−9は変化せず、出力7a−11のみが低レベル“L”から高レベル“H”になる。次に、時間T2になって、φaが低レベル“L”から高レベル“H”に変化すると、時間T1での動きと逆にノード7a−8は高レベル“H”から低レベル“L”に、7a−10は7a−7が変化しないので変化せず、出力7a−9は低レベル“L”から高レベル“H”に変化し、出力7a−11は変化しない。このように、JKフリップフロップ回路427は、信号φaの動きに応じて出力7a−9および7a−11が交互に高レベル“H”と低レベル“L”を繰り返す動きをする。
図9は図7の位相比較回路における増幅回路部の動作を説明するためのタイミング図(カウントアップ時)であり、図10は図7の位相比較回路における増幅回路部の動作を説明するためのタイミング図(カウント維持時)であり、そして、図11は図7の位相比較回路における増幅回路部の動作を説明するためのタイミング図(カウントダウン時)である。次に、増幅部428の動作を、図9〜図11を参照して説明する。
図9は、比較基準信号φextの立ち上がりに対して、比較対象信号φoutが先に低レベル“L”から高レベル“H”になる場合を示している。この場合の位相比較部からの入力信号は、信号φbが高レベル“H”、信号φcが低レベル“L”、信号φdが高レベル“H”、そして、信号φeが低レベル“L”である。結局、ノード7a−12が高レベル“H”になり、ノード7a−13が低レベル“L”に固定され、セット信号φSOおよびφSEはJKフリップフロップの状態に応じて変化するが、リセット信号φROおよびφREは7a−13が低レベル“L”のために変化しない。
図10は、比較対象信号φoutが比較基準信号φextとほぼ同時に低レベル“L”から高レベル“H”になる場合を示している。この場合の位相比較部からの入力信号は、信号φbが低レベル“L”、信号φcが高レベル“H”、信号φdが高レベル“H”、そして、信号φeが低レベル“L”である。結局、ノード7a−12および7a−13が低レベル“L”に固定され、リセット信号φSOおよびφSEはJKフリップフロップの出力が増幅部に影響することはなく、信号φSO,φSE,φROおよびφREは低レベル“L”に固定されたままになる。
図11は、比較対象信号φoutが比較基準信号φextの立ち上がりに対して遅れて低レベル“L”から高レベル“H”になる場合を示している。この場合の位相比較部からの入力信号は、信号φbが低レベル“L”、信号φcが高レベル“H”、信号φdが低レベル“L”、そして、信号φeが高レベル“H”である。結局、ノード7a−12が低レベル“L”に固定され、ノード7a−13が高レベル“H”に固定され、リセット信号φROおよびφREはJKフリップフロップの状態に応じて変化するが、セット信号φSOおよびφSEはノード7a−12が低レベル“L”のために変化しない。
図13は本発明に係る半導体集積回路の一実施例を概略的に示すブロック回路図である。
図13に示されるように、本実施例(第1実施例)における遅延制御回路21(22)は、位相比較回路31(3)からの電圧制御信号(制御信号)φ1〜φ4に応じて所定の電圧を発生する電圧発生源200、該電圧発生源200の出力電圧が印加されたPチャネル型MOSトランジスタ230、および、縦列接続された複数段(図13では6個)のインバータ221〜226を備えて構成されている。ここで、制御信号φ1〜φ4は、何れか1つの信号が高レベル”H”で他の信号が低レベル”L”になって、該高レベル”H”の制御信号に対応した1つのトランジスタ211〜214だけがオンするようになっている。そして、このオン状態のトランジスタと抵抗210とにより抵抗分割された電圧が電圧発生源200の出力電圧(Vo)として出力されるようになっている。
図13に示されるように、電圧発生源200は、抵抗210および大きさの異なる複数(図13では4個)のNチャネル型MOSトランジスタ211〜214を備えて構成されている。抵抗210の一端は、高電位の電源線(Vcc)に接続され、他端は各トランジスタ211〜214の第1の電極(ドレイン)に共通接続されている。各トランジスタ211〜214の制御電極(ゲート)には、それぞれ位相比較回路31からの制御信号φ1〜φ4が供給され、また、該トランジスタ211〜214の第2の電極(ソース)は低電位の電源線(Vss)に接続されている。
ここで、トランジスタ211〜214は、それぞれ導通抵抗(オン抵抗)が異なるようになっており、具体的に、トランジスタ211のゲート幅を1Wとすると、トランジスタ212,213,214の各ゲート幅は、それぞれ2W,3W,4Wというように等差数列的に順次広くなるように設定されている。これにより、トランジスタ211〜214のオン抵抗をそれぞれR11〜R14とすると、R11>R12>R13>R14の関係が成り立つ。なお、上記トランジスタ211のゲート幅1Wの大きさを小さくして、全体のトランジスタ211〜214の数を増加させれば、回路規模はそれに伴って大きくなるが(図12の関連技術のものよりは、遙に小さい)、遅延時間を調整制御するための分解能が高くなる。
図13に示されるように、トランジスタ230の第1の電極(ドレイン)はインバータ221〜226の高電位の電源側に接続され、第2の電極(ソース)は高電位の電源線(Vcc)に接続され、そして、制御電極(ゲート)には、電圧発生源200の出力電圧が印加されるようになっている。ここで、トランジスタ230は、ゲートに印加される電圧に応じて、縦列接続された複数のインバータ221〜226(遅延ゲート列;インバータ列220)に供給する電流を制御するものであり、具体的に、該トランジスタ230のゲートに印加される電圧が高電位になる程、該トランジスタ230を流れる電流は少なくなる。そして、トランジスタ230を流れる電流が少なくなれば、インバータ列220において、次段のインバータのゲートを充放電するのに要する時間が長くなり(駆動能力が小さくなり)、該インバータ列220による遅延時間が長くなる。
図14は図13の半導体集積回路の動作を説明するためのタイミング図である。
図14において、まず、位相比較回路31からの制御信号(電圧制御信号)φ1〜φ4の内、信号φ1だけが高レベル”H”で他の信号φ2〜φ4が低レベル”L”のとき(TT1)、最もゲート幅が狭く(1W)オン抵抗が大きいトランジスタ211だけがスイッチオンになり、該トランジスタ211のオン抵抗(R11)と抵抗210により抵抗分割された電圧V1が電圧発生源200の出力電圧Voとして出力される。同様に、位相比較回路31からの制御信号の内、各1つの信号φ2,φ3,φ4だけが高レベル”H”のとき(TT2,TT3,TT4)、それぞれトランジスタ213,212,211だけがスイッチオンになり、該各トランジスタのオン抵抗と抵抗210により抵抗分割された電圧V2,V3,V4が電圧発生源200の出力電圧Voとして出力される。
ここで、トランジスタ211〜214のオン抵抗R11〜R14の値は、各トランジスタのゲート幅1W〜4W対応して、R11>R12>R13>R14になっているため、電圧発生源200の出力電圧Voにおける電圧V1〜V4は、V1>V2>V3>V4になっている。そして、Pチャネル型MOSトランジスタ230のゲートに印加される電圧が高電位になる程、該トランジスタ230を流れる電流は少なくなり、その結果、遅延ゲート列(インバータ列)220による遅延時間が大きくなる。なお、図14では、オン抵抗が最も大きいトランジスタ211が選択されたときに、該部入力クロック(ノードAの信号)と遅延要素(リアル配線)41を介して出力される内部クロック(ノードCの信号)の位相が同期する(1周期分遅延する)場合を示している。
以上において、電圧発生源200を構成するトランジスタ211〜214のサイズの違いの程度(各トランジスタ間のオン抵抗の相違の程度)が遅延時間を制御する場合の分解能に関与することになる。この電圧発生源200内のトランジスタ211〜214のサイズの違いおよび該トランジスタの数、或いは、基本になる遅延時間を規定する遅延ゲート列(220)の段数等は、必要に応じて様々に設定することができる。
このように、本発明の第1実施例によれば、まず、電圧発生源200内の異なるオン抵抗を持つ複数のトランジスタを位相比較回路31の出力信号φ1〜φ4で制御することにより、該電圧発生源200の出力電圧Voを調整する。そして、この電圧発生源200の出力電圧Voを、遅延ゲート列(220)に電流を供給するトランジスタ230のゲートに印加することで、遅延ゲート列の遅延時間を制御する。このように、本実施例では、遅延時間の制御が論理ゲートの段数とは無関係に行われるので、回路規模を縮小して回路の占有面積を低減することができ、また、最小分解能もゲート遅延とは無関係に設定することが可能になる。
なお、本発明の半導体集積回路は、例えば、図1に示す回路の位相比較回路3および遅延制御回路21,22に対してそのまま適用することができる。
図15は図13の半導体集積回路における遅延制御回路(制御部)の一構成例を示す回路図であり、前述した図3の回路に対応する。
すなわち、前述した図3に示す回路では、その出力信号(イネーブル信号)φE−1,φE−2,φE−3により遅延時間を与えるゲートの段数を制御しているのに対して、図15に示す本回路では、その出力信号φ1〜φ3により、図13の電圧発生源200におけるトランジスタ211〜214の内の1つのトランジスタを選択して該電圧発生源200の出力電圧Voを制御するようになっている。従って、図15に示す遅延制御回路(制御部)の構成自体は、図3と同様のものとなっている。なお、図15では、制御信号(電圧制御信号)φ1〜φ3を発生する回路のみ描かれているが、図13で使用される制御信号φ4、或いは、さらに多くの制御信号に関しても同様に生成される。
図15に示されるように、ディレイ制御回路(遅延制御回路21,22)は、点線で囲った1ビット分のディレイ制御回路430−2をディレイ回路の段数分接続した構成になっており、各段の出力が図13の電圧発生源200における各トランジスタ211〜213のゲートに供給される制御信号φ1〜φ3に対応している。
具体的に、1ビット分のディレイ制御回路430−2は、NANDゲート432−2と、インバータ433−2で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ435−2,438−2;437−2,439−2、および、NORゲート431−2を備えて構成されている。トランジスタ438−2のゲートは、前段の1ビット分のディレイ制御回路のノード5a−2に接続され、また、トランジスタ439−2のゲートは、後段の1ビット分のディレイ制御回路のノード5a−5に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタのゲートには、カウントアップする時のセット信号φSEおよびφSOと、カウントダウンする時のリセット信号φREおよびφROが1ビット置きの回路に供給されている。
図15に示されるように、中央の1ビット分のディレイ制御回路430−2では、トランジスタ435−2のゲートにセット信号φSOが供給され、トランジスタ437−2にリセット信号φROが供給され、また、ディレイ制御回路430−2の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φSEおよびリセット信号φREが供給されている。また、NORゲート431−2には、左側の(前段の)回路のノード5a−1と回路430−2のノード5a−4の信号が入力される構成になっている。なお、φRはディレイ制御回路をリセットする信号で、電源投入後に一時的に低レベル“L”になり、その後は高レベル“H”に固定される。
図16は図15の遅延制御回路の動作を説明するためのタイミング図である。
図16に示されるように、まず、リセット信号φRが一時的に低レベル“L”になり、ノード5a−1,5a−3,5a−5が高レベル“H”、また、5a−2,5a−4,5a−6が低レベル“L”にリットされる。そして、カウントアップする時には、カウントアップ信号(セット信号)φSEおよびφSOが交互に高レベル“H”と低レベル“L”を繰り返す。
セット信号φSEが低レベル“L”から高レベル“H”になると、ノード5a−1は接地されて低レベル“L”になり、また、ノード5a−2は高レベル“H”に変化する。ノード5a−2が高レベル“H”に変化したのを受けて、出力信号(制御信号)φ1は高レベル“H”から低レベル“L”に変化する。この状態はフリップフロップにラッチされるので、セット信号φSEが低レベル“L”に戻ったとしても、制御信号φ1は低レベル“L”のままである。そして、ノード5a−1が低レベル“L”に変化したことを受けて、制御信号(出力信号)φ2が低レベル“L”から高レベル“H”に変化する。ノード5a−2が高レベル“H”に変化したのでトランジスタ438−2はオン状態になり、セット信号φSOが低レベル“L”から高レベル“H”になると、ノード5a−3は接地されて低レベル“L”に、また、ノード5a−4は高レベル“H”に変化する。さらに、ノード5a−4が高レベル“H”に変化したのを受けて、制御信号φ2は高レベル“H”から低レベル“L”に変化する。この状態はフリップフロップにラッチされるので、セット信号φSOが低レベル“L”に戻ったとしても、制御信号φ2は低レベル“L”のままである。
そして、ノード5a−3が低レベル“L”に変化したことを受けて、制御信号φ3が低レベル“L”から高レベル“H”に変化する。図16では、セット信号φSEおよびφSOが1パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φSEおよびφSOが交互に高レベル“H”と低レベル“L”を繰り返せば、出力信号(制御信号)φ1〜φ3が高レベル“H”になる段の位置が順次右側にシフトする。
従って、位相比較回路31(3)の比較結果によりディレイ量を増加させる必要がある場合には、交互にセット信号φSEおよびφSOのパルスを入力すれば、例えば、制御信号φ3だけが高レベル”H”だったのが、制御信号φ2を介して、制御信号φ1だけが高レベル”H”になり、図13における電圧発生源200の出力電圧Voが高くなる。すなわち、Pチャネル型MOSトランジスタ230のゲート電圧が高くなり、該トランジスタ230を流れる電流が少なくなる。すなわち、遅延ゲート列(インバータ列220)を構成する各ゲート(インバータ)に流れる電流が少なくなって、ゲート入力を充放電する時間が長くなり、その結果、遅延時間が長くなる。
カウントアップ信号(セット信号)φSEおよびφSOと、カウントダウン信号(リセット信号)φREおよびφROとが出力されない状態、すなわち低レベル“L”である状態が維持されれば、制御信号φ1〜φ3は高レベル“H”になる段の位置は固定される。従って、位相比較回路31の比較結果によりディレイ量を維持する必要がある場合には、信号φSE、φSO、φREおよびφROのパルスを入力しないようにする。
カウントダウンする時には、リセット信号φREおよびφROのパルスを交互に入力すると、カウントアップ時と逆に出力φEが高レベル“H”になる段の位置が順次左側にシフトする。
以上説明したように、図15に示したディレイ制御回路では、パルスを入力することにより、制御信号φ(φ1〜φ3)が高レベル“H”になる段の位置を1つずつ移動させることが可能であり、これらの制御信号φ1〜φ3で図13に示した電源発生源200のトランジスタ211〜213を制御すれば遅延ゲート列(インバータ列)220によるディレイ量を制御することができる。なお、図15に示すディレイ制御回路(制御部)は、図1では、位相比較回路3(31)に含めて描かれている。
図17は図13の半導体集積回路における位相比較回路(位相比較部)の一構成例を示す回路図であり、図18は図17の位相比較回路の動作を説明するためのタイミング図である。
位相比較回路(31)は、図15に示す位相比較部と後述する図19に示す増幅回路部の2つの回路部分で構成されている。
図17において、参照符号φoutおよびφextは、この位相比較回路で比較する出力信号および外部クロック信号を示し、信号φextを基準として信号φoutの位相が判定される。また、φa〜φcは増幅回路に接続される出力信号を示している。ここで、図17に示す回路では、上述した図5の回路におけるフリップフロップ回路422、1ディレイ分のディレイ回路423、および、ラッチ回路426は設けられていない。
図17に示されるように、位相比較回路31の位相比較部は、2個のNANDゲートで構成されたフリップフロップ回路421、その状態をラッチするラッチ回路425、および、ラッチ回路の活性化信号を生成する回路424を備えて構成されている。
図18(a)は比較対象信号φoutが比較基準信号φextよりも位相が進んでいる場合、すなわち、信号φoutが信号φextより先に低レベル“L”から高レベル“H”になる場合を示している。信号φoutと信号φextが共に低レベル“L”の時には、フリップフロップ回路421のノード6a−2および6a−3は高レベル“H”になっている。信号φoutが低レベル“L”から高レベル“H”に変化すると、ノード6a−2は高レベル“H”から低レベル“L”に変化する。その後、信号φextが低レベル“L”から高レベル“H”になっても、フリップフロップ回路421の両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード6a−2は低レベル“L”、そして、ノード6a−3は高レベル“H”を維持する。
一方、信号φextが低レベル“L”から高レベル“H”に変化したのに応じて、回路424の出力信号φaは低レベル“L”から高レベル“H”に変化し、ノード6a−6には、一時的に高レベル“H”になるパルスが印加される。このノード6a−6はラッチ回路425のNANDゲートの入力になっているので、該NANDゲートが一時的に活性化されて、フリップフロップ回路421の両端の電位状態をラッチ回路425に取り込むことになる。最終的には、出力信号φbが高レベル“H”、また、出力信号φcが低レベル“L”になる。
次に、図18(b)は比較対象信号φoutが比較基準信号φextよりも位相が遅れており、φoutがφextより後に低レベル“L”から高レベル“H”になる場合を示している。この場合は、φextによってフリップフロップ回路421に変化が生じて、6a−3が高レベル“H”から低レベル“L”に変化する。そして、最終的には、φbが低レベル“L”、そして、φcが高レベル“H”になる。
このように、信号(比較基準信号)φextの立ち上がり時間を基準として、信号(比較対象信号)φoutの立ち上がり時間がそれ以前に高レベル“H”になったか、或いは、遅れて高レベル“H”になったかを検出することが可能になる。これらの検出結果を出力信号φbおよびφcの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
図19は図13の半導体集積回路における位相比較回路(増幅回路部)の一構成例を示す回路図であり、図20は図19の位相比較回路におけるJKフリップフロップの動作を説明するためのタイミング図である。
図19に示されるように、位相比較回路31の増幅回路部は、JKフリップフロップ427と、NANDゲートおよびインバータで構成される増幅部428との2つの部分を備えて構成されている。JKフリップフロップ427には、図17の位相比較部からの出力信号φaが入力され、信号φaが低レベル“L”であるか高レベル“H”であるかに応じてノード7a−9および7a−11の電位が交互に低レベル“L”と高レベル“H”を繰り返す仕組みになている。増幅部428は、JKフリップフロップ427の出力信号と、信号φbおよびφcの信号を受けて増幅して出力する。
まず、JKフリップフロップ427の動作を図20のタイミングチャートを参照して説明する。時間T1で、信号φaが高レベル“H”から低レベル“L”に変化すると、ノード7a−1および7a−10が低レベル“L”から高レベル“H”に変化する。一方、ノード7a−1の変化に応じて、ノード7a−5,7a−6および7a−7が変化するが、信号φaが低レベル“L”であるために、ノード7a−8は変化しない。結局、出力(ノード)7a−9は変化せず、出力7a−11のみが低レベル“L”から高レベル“H”になる。次に、時間T2になって、φaが低レベル“L”から高レベル“H”に変化すると、時間T1での動きと逆にノード7a−8は高レベル“H”から低レベル“L”に、7a−10は7a−7が変化しないので変化せず、出力7a−9は低レベル“L”から高レベル“H”に変化し、出力7a−11は変化しない。このように、JKフリップフロップ回路427は、信号φaの動きに応じて出力7a−9および7a−11が交互に高レベル“H”と低レベル“L”を繰り返す動きをする。
図21は図19の位相比較回路における増幅回路部の動作を説明するためのタイミング図(カウントアップ時)であり、また、図22は図19の位相比較回路における増幅回路部の動作を説明するためのタイミング図(カウントダウン時)である。次に、増幅部428の動作を、図21および図22を参照して説明する。
図21は、比較基準信号φextの立ち上がりに対して、比較対象信号φoutが先に低レベル“L”から高レベル“H”になる場合を示している。この場合の位相比較部からの入力信号は、信号φbが高レベル“H”、また、信号φcが低レベル“L”である。すなわち、セット信号φSOおよびφSEはJKフリップフロップの状態に応じて変化するが、リセット信号φROおよびφREは信号φcが低レベル“L”のために変化しない。
図22は、比較対象信号φoutが比較基準信号φextの立ち上がりに対して遅れて低レベル“L”から高レベル“H”になる場合を示している。この場合の位相比較部からの入力信号は、信号φbが低レベル“L”、また、信号φcが高レベル“H”である。すなわち、リセット信号φROおよびφREはJKフリップフロップの状態に応じて変化するが、セット信号φSOおよびφSEは信号φbが低レベル“L”のために変化しない。
図23は本発明に係る半導体集積回路が適用される一例としてのシンクロナスDRAMの構成を示すブロック図であり、図24は図23のシンクロナスDRAMの動作を説明するためのタイミング図である。
本発明が適用される半導体集積回路の一例としてのシンクロナスDRAM(SDRAM)は、例えば、パイプライン方式が採用され、16M・2バンク・8ビット幅のものとして構成されている。
図23に示されるように、SDRAMは、汎用DRAMのDRAMコア108a、108bの他に、クロックバッファ101、コマンドデコーダ102、アドレスバッファ/レジスタ&バンクアドレスセレクト(アドレスバッファ)103、I/Oデータバッファ/レジスタ104、制御信号ラッチ105a,105b、モードレジスタ106、コラムアドレスカウンタ107a,107bを備えている。ここで、/CS、/RAS、/CAS、/WE端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、/CS、/RAS、/CAS、/WE信号は、制御信号ラッチ105aと105bにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
アドレス信号は、アドレスバッファ103で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ107aおよび107bの初期値として使用される。
クロックバッファ101は、内部クロック生成回路121および出力タイミング制御回路122を備えている。内部クロック生成回路121は、外部クロックCLKから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路122は、前述したようなDLLを適用して正確な遅延制御(位相制御)を行ったクロック信号を発生するためのものである。
I/Oデータバッファ/レジスタ104は、データ入力バッファ13およびデータ出力バッファ5(出力回路50〜57)を備え、DRAMコア108aおよび108bから読み出された信号は、データ出力バッファ5により所定のレベルに増幅され、出力タイミング制御回路122からのクロック信号に従ったタイミングでデータがパッドDQ0〜DQ7を介して出力される。また、入力データに関しても、パッドDQ0〜DQ7から入力されたデータは、データ入力バッファ13を介して取り込まれる。ここで、本発明の半導体集積回路が対象としているリアル配線(RL)は、この出力タイミング制御回路122から各データ出力バッファ5までの配線に対応している。
上記のSDRAMの読み取り動作を図24を参照して説明する。
まず、外部クロックCLKは、このSDRAMが使用されるシステムから供給される信号であり、このCLKの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、又は出力データを出力するように動作する。
SDRAMからデータを読み出す場合、コマンド信号(/CS、/RAS、/CAS、/WE信号)の組み合わせからアクティブ(ACT)コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、SDRAMは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
さらに、ローアドレスに関係した部分の動作時間(tRCD)後に、リードコマンド(Read)とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子(DQ)にデータが出力される。これら一連の動作は汎用DRAMとまったく同じ動作であるが、SDRAMの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送速度は外部クロックの周期になる。
SDRAMでのアクセス時間には3種類あり、いずれもCLKの立ち上がり時点を基準にして定義される。図24において、tRACはローアドレスアクセス時間、tCACはコラムアドレスアクセス時間、tACはクロックアクセス時間を示している。このSDRAMを高速メモリシステムで使用する場合、コマンドを入力してから最初にデータが得られるまでの時間であるtRACやtCACも重要であるが、クロックアクセス時間tACも重要なものである。
図25は図23のシンクロナスDRAMの要部構成を概略的に示すブロック図であり、SDRAMにおけるパイプライン動作を説明するためのもので、一例としてパイプが3段設けられている場合を示している。
SDRAMでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
クロックバッファ101は、図23を参照して説明したように、内部クロック生成回路121および出力タイミング制御回路122を備え、内部クロック生成回路121の出力(通常の内部クロック信号)がパイプ−1およびパイプ−2に供給され、出力タイミング制御回路122の出力(位相制御された内部クロック信号)がパイプ−3の出力回路5(データ出力バッファ:50〜57)に供給されるようになっている。
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ101(内部クロック生成回路121)で生成された内部クロック信号により制御される。
図25に示す例では、パイプ−1において、コラムアドレスバッファ116でアドレス信号を増幅してコラムデコーダ118にアドレス信号を送り、コラムデコーダ118で選択されたアドレス番地に相当するセンスアンプ回路117の情報をデータバスに出力し、データバスの情報をデータバスアンプ119で増幅するまで行われる。また、パイプ−2にはデータバス制御回路120のみが設けられ、パイプ−3はI/Oバッファ104(出力回路5)で構成されている。なお、I/Oバッファ104におけるデータ入力バッファ13は図25では省略されている。
そして、各パイプ内の回路も、クロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並行に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
図26は本発明に係る半導体集積回路における出力回路(データ出力バッファ回路:5,50〜57)の一構成例を示すブロック図である。図25および図26に示されるように、図26におけるData1およびData2は、セルアレイ115から読み出され、センスアンプ117とデータバスアンプ119とデータバス制御回路120を介して出力された記憶データに対応する信号であり、Data1およびData2は、出力データが高レベル“H”の場合には共に低レベル“L”であり、出力データが低レベル“L”の場合には共に高レベル“H”である。なお、出力データが高レベル“H”でも低レベル“L”でもないハイインピーダンス状態(ハイゼット状態)をとることも可能であり、その場合にはデータバス制御回路120において、Data1が高レベル“H”に、Data2が低レベル“L”になるように変換される。信号φoeは、出力タイミング制御回路122(第1の遅延制御回路21)の出力信号(クロック信号)に対応するもので、出力回路5(50〜57)のイネーブル信号として機能するものである。
クロック信号φoeが高レベル“H”になると、Data1とData2の情報がデータ出力パッド6(60〜67)に現出するように動作する。例えば、データ出力パッド6に高レベル“H”を出力する場合を想定すると、クロック信号φoeが低レベル“L”から高レベル“H”に変化し、ノード8a−1が低レベル“L”に、ノード8a−2が高レベル“H”になって、トランスファーゲートがオンしてData1およびData2がノード8a−3および8a−6に伝達される。その結果、ノード8a−5が低レベル“L”に、ノード8a−8が高レベル“H”になると、出力用のPチャンネルトランジスタ81はオンになり、また、Nチャンネルトランジスタ82はオフになって、データ出力パッド6には高レベル“H”の出力が現れることになる。また、クロック信号φoeが低レベル“L”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。
以上の説明では、本発明の半導体集積回路をシンクロナスDRAMとして説明したが、本発明はシンクロナスDRAMに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
図27は本発明に係る半導体集積回路におけるダミーの内部出力クロック配線42(ダミー配線DL)の一構成例を説明するための図である。図27から明らかなように、ダミー配線DLは、例えば、チップ上に形成され、リアル配線(RL)と同じ線幅の配線により形成されている。なお、以下に説明する半導体集積回路モジュールにおけるダミーの内部出力クロック配線242および半導体集積回路システムにおけるダミーの内部出力クロック配線342に関しても、同様に、モジュール上或いは回路基板上にダミー用の配線を設けることになる。なお、このダミー配線の代わりに、所定の値を有する容量素子或いは抵抗素子等を組み合わせて代用することも可能である。
図28は本発明に係る半導体集積回路の他の実施例を概略的に示すブロック回路図である。本実施例では、前述した図13の実施例における電圧発生言200のトランジスタ211〜214の等差的に設定されたゲート幅1W,2W,3W,4Wを、2のべき乗となるように1W,2W,4W,8Wと設定するようになっている。
図28に示されるように、本実施例(第2実施例)における遅延制御回路21(22)は、位相比較回路32(3)からの電圧制御信号(制御信号)φ1〜φ4に応じて所定の電圧を発生する電圧発生源300、該電圧発生源300の出力電圧Voが印加されたPチャネル型MOSトランジスタ330、および、縦列接続された複数段(図28では6個)のインバータ321〜326を備えて構成されている。
電圧発生源300は、抵抗310および大きさの異なる複数(図28では4個)のNチャネル型MOSトランジスタ311〜314を備えて構成されている。抵抗310の一端は、高電位の電源線(Vcc)に接続され、他端は各トランジスタ311〜314の第1の電極(ドレイン)に共通接続されている。各トランジスタ311〜314の制御電極(ゲート)には、それぞれ位相比較回路31からの制御信号φ1〜φ4が供給され、また、該トランジスタ211〜214の第2の電極(ソース)は低電位の電源線(Vss)に接続されている。
ここで、トランジスタ311〜314は、それぞれ導通抵抗(オン抵抗)が異なるようになっており、具体的に、トランジスタ311のゲート幅を1Wとすると、トランジスタ312,313,314の各ゲート幅は、それぞれ2W,4W,8Wというように2のべき乗に順次広くなるように設定されている。そして、本実施例において、制御信号φ1〜φ4は、図13の実施例とは異なり、4ビットのカウンタの出力信号のように高レベル”H”或いは低レベル”L”となるように構成され、該制御信号φ1〜φ4によりスイッチオンになったトランジスタ311〜314のオン抵抗の合成値と抵抗310とにより抵抗分割された電圧が電圧発生源300の出力電圧(Vo)として出力されるようになっている。
すなわち、本実施例においては、全ての制御信号φ1〜φ4が高レベル”H”で全てのトランジスタ311〜314がオン状態になって、電圧発生源300の出力電圧Voが最も低くなる状態から、制御信号φ1だけが高レベル”H”で一番オン抵抗の大きい(一番ゲート幅の狭い)トランジスタ311だけがオン状態になって、電圧発生源300の出力電圧Voが最も高くなる状態までが16段階で制御されるようになっている。このように、本実施例では、電圧発生源300および位相比較回路31の素子数を抑えつつ分解能を上げることが可能になる。
なお、Pチャネル型MOSトランジスタ330および遅延ゲート列320における遅延時間の制御は、前述した図13の実施例と同様である。すなわち、図28に示されるように、トランジスタ330の第1の電極(ドレイン)はインバータ321〜326の高電位の電源側に接続され、第2の電極(ソース)は高電位の電源線(Vcc)に接続され、そして、制御電極(ゲート)には、電圧発生源300の出力電圧が印加されるようになっている。ここで、トランジスタ330は、ゲートに印加される電圧に応じて、縦列接続された複数のインバータ321〜326(遅延ゲート列;インバータ列320)に供給する電流を制御するものであり、具体的に、該トランジスタ330のゲートに印加される電圧が高電位になる程、該トランジスタ330を流れる電流は少なくなる。そして、トランジスタ330を流れる電流が少なくなれば、インバータ列320において、次段のインバータのゲートを充放電するのに要する時間が長くなり(駆動能力が小さくなり)、該インバータ列320による遅延時間が長くなる。
このように、本実施例は、図13の実施例においては、電圧とポインタ(φ1〜φ)との関係が1対1の制御であったのを、電圧発生源300内のトランジスタ311〜314のオン抵抗(導通抵抗)を2のべき乗で設定し、ポインタを2進カウンタで構成することにより、ポインタの数を減らしつつ、細かい分解能で十分な遅延幅が確保することができる。なお、トランジスタのオン抵抗は、ゲート幅の長さに反比例するため、トランジスタ311〜314のオン抵抗を2のべき乗で設定することは、該トランジスタのゲート幅を2のべき乗の逆数で設定することに対応し、結局、トランジスタ311〜314のゲート幅を2のべき乗(1W,2W,4W,8W)で設定うればよいことになる。
図29は図28の半導体集積回路の動作を説明するためのタイミング図である。
図29において、まず、位相比較回路32からの全ての制御信号(電圧制御信号)φ1〜φ4が低レベル”L”のとき(tt1)、全てのトランジスタ311〜314はオフ状態になって、高電位の電源電圧(Vcc:V01)が電圧発生源300の出力電圧Voとして出力される。次に、制御信号φ1だけが高レベル”H”で、他の制御信号φ2〜φ4が低レベル”L”のとき(tt2)、最もゲート幅が狭く(1W)オン抵抗が大きいトランジスタ311だけがスイッチオンになり、該トランジスタ311のオン抵抗と抵抗310により抵抗分割された電圧V02が電圧発生源300の出力電圧Voとして出力される。さらに、制御信号φ1およびφ2が高レベル”H”で、他の制御信号φ3およびφ4が低レベル”L”のとき(tt3)、最もオン抵抗の大きいトランジスタ311および2番目にオン抵抗の大きいトランジスタ312だけがスイッチオンになり、該トランジスタ311および312のオン抵抗を合成したものと抵抗310により抵抗分割された電圧V03が電圧発生源300の出力電圧Voとして出力される。
同様に、位相比較回路32からの制御信号φ1〜φ4が4ビットのカウンタ的に制御され(tt4〜tt16)、高レベル”H”になる制御信号φ1〜φ4に対応したトランジスタ311〜314のオン抵抗を合成したものと抵抗210により抵抗分割された電圧V04〜V16が電圧発生源300の出力電圧Voとして出力される。なお、位相比較回路32からの全ての制御信号φ1〜φ4が高レベル”H”のとき(tt16)、全てのトランジスタ311〜314はスイッチオンになり、これら全てのトランジスタのオン抵抗を合成したもの(最も抵抗値が小さい場合)と抵抗310により抵抗分割された電圧V16が電圧発生源300の出力電圧Voとして出力される。
ここで、トランジスタ311〜314のオン抵抗の値は、2のべき乗に設定された各トランジスタのゲート幅(1W,2W,4W,8W)に応じた(反比例した)値になっているため、それらのオン抵抗を合成したものと抵抗310との抵抗分割により得られる電圧発生源300の出力電圧Vo(電圧V01〜V16)は、V01>V02>V03>V04>V05>V06>V07>V08>V09>V10>V11>V12>V13>V14>V15>V16になっている。そして、Pチャネル型MOSトランジスタ330のゲートに印加される電圧が高電位になる程、該トランジスタ330を流れる電流は少なくなり、そして、遅延ゲート列(インバータ列)320による遅延時間が大きくなる。
以上において、電圧発生源300を構成するトランジスタ311〜314の数、或いは、基本となる遅延時間を規定する遅延ゲート列(320)の段数等は、必要に応じて様々に設定することができる。
このように、本発明の第2実施例によれば、前述した第1実施例よりも、少ない素子数で高い分解能の遅延制御を行うことができる。
図30および図31は図28の半導体集積回路における遅延制御回路(制御部)の一構成例を示す回路図である。ここで、図30(a)は、最もオン抵抗の大きい(最もゲート幅の狭い:1W)のトランジスタ311を制御するための制御信号(電圧制御信号)φ1を生成する回路を示し、また、図30(b)は、2番目にオン抵抗の大きい(2番目にゲート幅の狭い:2W)のトランジスタ312を制御するための制御信号φ2を生成する回路を示している。さらに、図31(a)は、トランジスタ313(ゲート幅:4W)を制御するための制御信号φ3を生成する回路を示し、また、図31(b)は、最もオン抵抗の小さい(最もゲート幅の広い:8W)のトランジスタ314を制御するための制御信号φ4を生成する回路を示している。また、図32は図30および図31の遅延制御回路の動作を説明するためのタイミング図である。
図30(a)に示されるように、制御信号φ1を生成する回路は、5つのインバータ331〜335および2つのトランスファゲート336,337で構成されている。ここで、トランスファゲート336および337は、信号φにより交互にオン/オフを繰り返し、トランスファゲート337は、インバータ332および333で構成されたラッチ回路の出力をインバータ334および335で構成されたラッチ回路へ伝えると共に、トランスファゲート336の入力へフィードバック(N01)するようになっている。そして、インバータ334および335で構成されたラッチ回路の出力が制御信号φ1として出力される。この制御信号φ1は、図32に示されるように、信号φの1周期毎に高レベル”H”および低レベル”L”を繰り返すようになっている。
図30(b)に示されるように、制御信号φ2を生成する回路は、9つのインバータ338〜346および6つのトランスファゲート347〜352で構成され、入力信号として、信号φ,φup,φdnおよび制御信号φ1を受け取って制御信号φ2を生成するようになっている。すなわち、図32に示されるように、信号φupおよびφdnにより選択された一方のトランスファゲート351または352を介して制御信号φ1またはその反転信号がノードN12の信号として伝えられ、該ノードN12の信号により選択された一方のトランスファゲート349または350を介してノードN11の信号が、インバータ341および342で構成されたラッチ回路へ供給される。
次に、図31(a)に示されるように、制御信号φ3を生成する回路は、9つのインバータ353〜361、6つのトランスファゲート362〜367、および、2つの2入力NORゲート368,369で構成され、入力信号として、信号φ,φup,φdnおよび制御信号φ1,φ2を受け取って制御信号φ3を生成するようになっている。また、図31(b)に示されるように、制御信号φ4を生成する回路は、9つのインバータ370〜378、6つのトランスファゲート379〜384、および、2つの3入力NORゲート385,386で構成され、入力信号として、信号φ,φup,φdnおよび制御信号φ1,φ2,φ3を受け取って制御信号φ4を生成するようになっている。ここで、図31(a)と図31(b)との比較から明らかなように、NORゲート368,369(385,386)の入力数以外は同様の構成とされている。
図32に示されるように、図31(a)および図31(b)に示される回路は、NORゲート368または369(385または386)の入力信号φ1,φ2(φ1,φ2、φ3)が全て高レベル”H”のとき、カウントアップ信号φupまたカウントダウン信号φdnにより選択されたトランスファゲート366または367(383または384)を介してノードN22(N32)に伝えられ、該ノードN22(N32)の信号によりトランスファゲート364または365(381または382)を介してノードN21(N31)の信号をインバータ356および357(373および374)で構成されたラッチ回路へ供給され、出力信号φ3(φ4)として出力される。
このように、制御信号(φ2〜φ4)は、カウントアップの場合(信号φupが高レベル”H”で信号φdnが低レベル”L”の場合)、下位の制御信号(φ1〜φ3)が全て高レベル”H”のときに、次のクロックサイクル(φ)で当該制御信号(φ2〜φ4)が高レベル”H”となる。具体的に、例えば、制御信号φ4が低レベル”L”から高レベル”H”に変化するのは、カウントアップの場合、制御信号φ1、φ2,φ3が全て高レベル”H”となっているときの次の信号φの立ち下がり(図32中の参照符号TU)タイミングである。
逆に、制御信号(φ2〜φ4)は、カウントダウンの場合(信号φupが低レベル”L”で信号φdnが高レベル”H”の場合)、下位の制御信号(φ1〜φ3)が全て低レベル”L”のときに、次のクロックサイクルで当該制御信号(φ2〜φ4)が高レベル”H”から低レベル”L”に変化する。具体的に、例えば、制御信号φ4が高レベル”H”から低レベル”L”に変化するのは、カウントダウンの場合、制御信号φ1、φ2,φ3が全て低レベル”L”となっているときの次の信号φの立ち下がり(図32中の参照符号TD)タイミングである。
なお、図30および図31に示す各回路構成は、制御信号φ1〜φ4を生成するための回路の一例であり、他に様々な回路構成を採用することができ、また、図32に示すタイミング図も各回路構成により変化し得るのはいうまでもない。
図33は図28の半導体集積回路における位相比較回路(位相比較部)の一構成例を示す回路図であり、図34は図33の位相比較回路の動作を説明するためのタイミング図である。
位相比較回路32は、前述した第1実施例と同様に、図15に示す位相比較部と後述する図19に示す増幅回路部の2つの回路部分で構成されている。
図33において、参照符号φoutおよびφextは、この位相比較回路で比較する出力信号および外部クロック信号を示し、信号φextを基準として信号φoutの位相が判定される。また、φ,φup,φdnは増幅回路に接続される出力信号を示している。ここで、図33に示す回路においても、図17の回路と同様に、図5の回路におけるフリップフロップ回路422、1ディレイ分のディレイ回路423、および、ラッチ回路426は設けられていない。
図33に示されるように、位相比較回路32の位相比較部は、2個のNANDゲートで構成されたフリップフロップ回路421、その状態をラッチするラッチ回路425、および、ラッチ回路の活性化信号を生成する回路424を備えて構成されている。
図34(a)は比較対象信号φoutが比較基準信号φextよりも位相が進んでいる場合、すなわち、信号φoutが信号φextより先に低レベル“L”から高レベル“H”になる場合を示している。信号φoutと信号φextが共に低レベル“L”の時には、フリップフロップ回路421のノード6a−2および6a−3は高レベル“H”になっている。信号φoutが低レベル“L”から高レベル“H”に変化すると、ノード6a−2は高レベル“H”から低レベル“L”に変化する。その後、信号φextが低レベル“L”から高レベル“H”になっても、フリップフロップ回路421の両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード6a−2は低レベル“L”、そして、ノード6a−3は高レベル“H”を維持する。
一方、信号φextが低レベル“L”から高レベル“H”に変化したのに応じて、回路424の出力信号φは低レベル“L”から高レベル“H”に変化し、ノード6a−6には、一時的に高レベル“H”になるパルスが印加される。このノード6a−6はラッチ回路425のNANDゲートの入力になっているので、該NANDゲートが一時的に活性化されて、フリップフロップ回路421の両端の電位状態をラッチ回路425に取り込むことになる。最終的には、出力信号φupが高レベル“H”、また、出力信号φdnが低レベル“L”になる。
次に、図34(b)は比較対象信号φoutが比較基準信号φextよりも位相が遅れており、φoutがφextより後に低レベル“L”から高レベル“H”になる場合を示している。この場合は、φextによってフリップフロップ回路421に変化が生じて、6a−3が高レベル“H”から低レベル“L”に変化する。そして、最終的には、φupが低レベル“L”、そして、φdnが高レベル“H”になる。
このように、信号(比較基準信号)φextの立ち上がり時間を基準として、信号(比較対象信号)φoutの立ち上がり時間がそれ以前に高レベル“H”になったか、或いは、遅れて高レベル“H”になったかを検出することが可能になる。これらの検出結果を出力信号φupおよびφdnの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
上述の各実施例において、電圧発生源200,300におけるトランジスタは4つ(211〜214,311〜314)として説明し、また、遅延ゲート列220,320におけるインバータは6段(221〜226,321〜326)として説明したが、これらは説明を簡略化するための単なる例であり、様々な数(段数)に設定してもよく、さらに、トランジスタおよび遅延ゲートの構成もnチャネル型MOSトランジスタおよびインバータに限定されるものではない。なお、以上の説明では、メモリ(SDRAM)を例として説明したが、本発明は、他の様々な半導体集積回路に対しても幅広く適用することができるのはいうまでもない。