JPH0823266A - 電圧制御発振装置 - Google Patents

Abstract

(57)【要約】 【目的】 与えられた電源電圧のもとで発振周波数の範
囲を拡張する。 【構成】 ＦＥＴ素子１５には、ＦＥＴ素子６，７，８
が並列に、しかもカレントミラー回路を構成するように
接続されている。ＦＥＴ素子群２３の各ＦＥＴ素子、Ｆ
ＥＴ素子１６、ＦＥＴ素子１５も互いにカレントミラー
回路を構成し、ＦＥＴ素子群２２の各ＦＥＴ素子とＦＥ
Ｔ素子１８は別のカレントミラー回路を構成する。入力
電圧信号Ｖ_Iに応じて電流Ｉ₁が変化し、電流Ｉ₁に比例
する電流Ｉ₃がＦＥＴ素子群２３，２２の各ＦＥＴ素子
を流れる。リングオシレータ２１の発振周波数ｆ_OUTは
電流Ｉ₃に略比例して変化する。制御端子３，４，５に
入力される制御信号に応じて、ＦＥＴ素子６，７，８が
選択的にオン・オフすることにより電流Ｉ₁が変化する
ので、発振周波数ｆ_OUTがより広い範囲にわたって変化
する。 【効果】 与えられた電源電圧のもとで発振周波数の範
囲が拡張される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電圧制御発振装置に
関し、特に、発振周波数の範囲を拡張するための改良に
関する。

【０００２】

【従来の技術】電圧制御発振装置（ボルテージ・コント
ロールド・オシレータ：以下においてＶＣＯと略記す
る）は、入力電圧信号に応じて発振周波数を制御するこ
とが可能な発振装置である。ＶＣＯは、例えば、ＰＬＬ
（フェーズ・ロックド・ループ）回路に組み込まれるこ
とによって、マイクロコンピュータのための高い周波数
のクロック信号を生成する目的などに用いられている。

【０００３】このＰＬＬ回路は、例えば特表昭６１−５
００４０２号公報に開示されるように、ＶＣＯの出力パ
ルスを分周して得られる分周パルス信号と、周波数は低
いが精度の高い外部クロック信号との間で、それらの位
相を比較することによって、分周パルスの周波数が外部
クロック信号の周波数に追随するようにＶＣＯの発振周
波数を制御するものである。そのことによって、外部ク
ロック信号の周波数が一定比率で逓倍され、その結果、
周波数が高くしかも周波数精度の高いマイクロコンピュ
ータに適したクロック信号が得られる。

【０００４】図９は、ＰＬＬに使用される従来のＶＣＯ
の構成を示す回路図である。図９において、２１は同一
構造をなす奇数個のインバータ素子が循環的に接続され
て成るリングオシレータ、２はリングオシレータ２１を
構成する１つのインバータの出力に接続された出力端
子、２３は正電源電位線（第１直流電源電位線）からリ
ングオシレータ２１へと電流を流し込むＰＭＯＳ型のＦ
ＥＴ素子群、そして、２２はリングオシレータ２１から
負電源電位線（接地電位線；第２直流電源電位線）へと
電流を引き抜くＮＭＯＳ型のＦＥＴ素子群である。

【０００５】リングオシレータ２１は発振器として機能
し、反復するパルスを出力する。この出力パルスは出力
端子２を通じて外部へ取り出される。リングオシレータ
２１を構成する各インバータ素子は、互いに直列に接続
されたＰＭＯＳ型のＦＥＴ素子とＮＭＯＳ型のＦＥＴ素
子とで構成されている。

【０００６】ＦＥＴ素子群２２は、リングオシレータ２
１を構成するインバータ素子と同数で互いに同一構造を
なすＦＥＴ素子を有しており、これらの各ＦＥＴ素子の
ソース電極は負電源電位線に接続されるとともに、ドレ
イン電極は各インバータ素子に個別に接続されている。
また、ＦＥＴ素子群２３も、リングオシレータ２１を構
成するインバータ素子と同数で互いに同一構造のＦＥＴ
素子を有しており、これらの各ＦＥＴ素子のソース電極
は正電源電位線に接続されるとともに、ドレイン電極は
各インバータ素子に個別に接続されている。

【０００７】ＶＣＯにはさらに、外部からの入力電圧信
号に応じてこれらのＦＥＴ素子群２２およびＦＥＴ素子
群２３に流れる電流の大きさをを調整する回路部分が備
わっている。すなわち、この回路部分では、ＰＭＯＳ型
のＦＥＴ素子１５、ＮＭＯＳ型のＦＥＴ素子１７、およ
び抵抗素子１９がこの順序で直列に接続されてなる直列
回路が、正電源電位線と負電源電位線の間に介挿されて
いる。また、ＰＭＯＳ型のＦＥＴ素子１６とＮＭＯＳ型
のＦＥＴ素子１８との直列回路が、同じく正電源電位線
と負電源電位線との間に介挿されている。

【０００８】ＦＥＴ素子１５のゲート電極、ＦＥＴ素子
１５のドレイン電極、およびＦＥＴ素子１６のゲート電
極は、互いに接続されており、これらの接続点と負電源
電位線との間には、もう一つの抵抗素子２０が介挿され
ている。また、ＦＥＴ素子１７のゲート電極は入力端子
１に接続されている。

【０００９】さらに、ＦＥＴ素子群２２を構成する各Ｆ
ＥＴ素子のゲート電極はＦＥＴ素子１８のゲート電極に
接続されており、同じくＦＥＴ素子群２３を構成する各
ＦＥＴ素子のゲート電極はＦＥＴ素子１６のゲート電極
に接続されている。また、ＦＥＴ素子１８のゲート電極
は、そのドレイン電極と接続されている。すなわち、Ｆ
ＥＴ素子群２２の各ＦＥＴ素子とＦＥＴ素子１８とは、
互いにカレントミラー回路を構成し、同様に、ＦＥＴ素
子群２３を構成する各ＦＥＴ素子、ＦＥＴ素子１５、お
よびＦＥＴ素子１６は、互いにもう一つのカレントミラ
ー回路を構成している。

【００１０】このＶＣＯは以上のように構成されるの
で、以下のように動作する。入力端子１には、直流の入
力電圧信号Ｖ_Iが入力される。まず、入力電圧信号Ｖ
_Iが、負電源電位線の電位である０ＶからＦＥＴ素子１
７の閾電圧（ＦＥＴがオフからオンへと移行するための
ゲート・ソース間電圧）までの範囲の値であるときに
は、ＦＥＴ素子１７はオフ（遮断）状態となる。このと
き、正電源電位線からＦＥＴ素子１５へと流れる電流Ｉ
₁は、さらに抵抗素子２０を通って負電源電位線へと流
れる。

【００１１】ＦＥＴ素子１５のゲート電極とドレイン電
極とが接続されているので、電流Ｉ ₁の大きさは、抵抗
素子２０の抵抗値とＦＥＴ素子１５の入出力特性（ゲー
ト・ソース間電圧と出力電流の間の関係）によって決定
される。しかしながら、抵抗素子２０の抵抗値はＦＥＴ
素子１５のオン抵抗に比べて十分高い値に設定されるの
で、電流Ｉ₁の大きさは主として抵抗素子２０の抵抗値
によって決定される。

【００１２】さらに、ＦＥＴ素子１５とＦＥＴ素子１６
とはカレントミラー回路を構成するので、正電源電位線
からＦＥＴ素子１６へと、電流Ｉ₁に比例した電流Ｉ₂が
流れる。その比例係数は、ＦＥＴ素子１５とＦＥＴ素子
１６における、チャネル幅Ｗ、チャネル長Ｌによって決
まり、例えばＦＥＴ素子１５とＦＥＴ素子１６の間でそ
れらが互いに同一であれば、電流Ｉ₂は電流Ｉ₁と同一の
大きさとなる。また、ＦＥＴ素子群２３の各ＦＥＴ素子
とＦＥＴ素子１６も、互いにカレントミラー回路を構成
するので、ＦＥＴ素子群２３の各ＦＥＴ素子には電流Ｉ
₂に比例した電流Ｉ₃が流れる。

【００１３】電流Ｉ₂は、さらにＦＥＴ素子１８を通過
して負電源電位線へと流れる。このとき、ＦＥＴ素子１
８のゲート・ソース間電圧は、ＦＥＴ素子１８の入出力
特性と電流Ｉ₂とによって決まる。そして、ＦＥＴ素子
群２２の各ＦＥＴ素子とＦＥＴ素子１８とは、互いにカ
レントミラー回路を構成するので、ＦＥＴ素子群２２の
各ＦＥＴ素子には、電流Ｉ₂に比例した電流Ｉ₃が流れ
る。

【００１４】なお、ＦＥＴ素子群２２の各ＦＥＴ素子と
ＦＥＴ素子群２３の各ＦＥＴ素子とを同一の大きさの電
流Ｉ₃が流れるように、ＦＥＴ素子群２２の各ＦＥＴ素
子とＦＥＴ素子１８との間の電流の比と、ＦＥＴ素子群
２３の各ＦＥＴ素子とＦＥＴ素子１６との間の電流の比
とが互いに同一となるように、それらのＦＥＴ素子にお
けるチャネル幅Ｗ、チャネル長Ｌが設定されている。

【００１５】以上のように、入力電圧信号Ｖ_IがＦＥＴ
素子１７の閾電圧以下の値であるときには、リングオシ
レータ２１を構成する各インバータ素子には、主として
抵抗素子２０の抵抗値で決まる電流Ｉ₃が供給される。

【００１６】つぎに、入力電圧信号Ｖ_IがＦＥＴ素子１
７の閾電圧を超える値であるときには、ＦＥＴ素子１７
がオンするので、電流Ｉ₁は、ＦＥＴ素子１７と抵抗素
子１９との直列回路を流れる電流と抵抗素子２０を流れ
る電流との和となる。ＦＥＴ素子１７を流れる電流の大
きさは、入力電圧信号Ｖ_I、抵抗素子１９の抵抗値、お
よびＦＥＴ素子１７の入出力特性によって決まる。入力
電圧信号Ｖ_Iが高いほどＦＥＴ素子１７を流れる電流は
大きくなる。したがって、ＦＥＴ素子１５を流れる電流
Ｉ₁の大きさは、入力電圧信号Ｖ_Iが上昇すると電流Ｉ₁
も増加する。

【００１７】入力電圧信号Ｖ_Iが閾電圧を超えるときに
は、電流Ｉ₁の大きさは入力電圧信号Ｖ_Iによって感度よ
く変化するのが望ましいので、抵抗素子２０の抵抗値は
抵抗素子１９の抵抗値に比べて十分に高い値に設定され
る。すなわち、電流Ｉ₁の２つの成分の中で、抵抗素子
２０を流れる電流よりもＦＥＴ素子１７を流れる電流が
支配的となるように、抵抗素子１９と抵抗素子２０の抵
抗値がそれぞれ設定されている。したがって、入力電圧
信号Ｖ_IがＦＥＴ素子１７の閾電圧を超えるときには、
電流Ｉ₁は入力電圧信号Ｖ_Iの上昇にともなって、ほぼ直
線的に増加する。

【００１８】入力電圧信号Ｖ_Iが高いほど電流Ｉ₁が大き
くなるので、カレントミラー効果によって、ＦＥＴ素子
群２３、２２の各ＦＥＴ素子を流れる電流Ｉ₃も大きく
なる。すなわち、入力電圧信号Ｖ_IがＦＥＴ素子１７の
閾電圧を超えるときには、リングオシレータ２１を構成
する各インバータ素子には、入力電圧信号Ｖ_Iの高さに
応じた大きさの電流Ｉ₃が供給される。

【００１９】リングオシレータ２１の発振周波数は、主
として、各インバータ素子のゲート容量と各インバータ
素子の間を接続する配線に寄生する配線容量との和、お
よびこれらの容量を充放電するのに供される電流Ｉ₃の
大きさによって決まる。ゲート容量と配線容量は定数で
あるので、発振周波数は主として電流Ｉ₃によって決定
され、しかも略比例する。

【００２０】したがって、入力電圧信号Ｖ_Iが閾電圧を
超えた領域では、発振周波数は入力電圧信号Ｖ_Iの上昇
に対して略直線的に上昇する。図１０は、このＶＣＯに
おいて、正電源電位線の電位すなわち電源電圧が３Ｖで
あるときの入出力特性、すなわち発振周波数ｆ_OUTと入
力電圧信号Ｖ_Iとの関係を示すグラフである。図１０に
示すように、入力電圧信号Ｖ_IがＦＥＴ素子１７の閾電
圧Ｖ_TH以下の大きさであるときには、発振周波数ｆ_OUT
は一定であり、入力電圧信号Ｖ_Iが閾電圧Ｖ_THを超えた
領域では、発振周波数ｆ_OUTは入力電圧信号Ｖ_Iに略直線
的に依存する。このように、このＶＣＯでは入力電圧信
号Ｖ_Iを調節することによって、発振周波数ｆ_OUTすなわ
ち出力端子２から出力されるパルスの周波数を所望の大
きさに設定することが可能である。

【００２１】また、リングオシレータ２１には電流流し
込み側と電流引き抜き側との双方に、ＦＥＴ素子群が接
続され、しかも、上述したようにＦＥＴ素子群２３の各
ＦＥＴ素子を流れる電流とＦＥＴ素子群２２の各ＦＥＴ
素子を流れる電流の大きさが互いに同じになるように、
各ＦＥＴ素子のチャネル幅、チャネル長が設定されてい
るので、出力端子２からは、デューティ比が５０％であ
る理想的なクロックパルスが得られる。また、入力電圧
信号Ｖ_Iにともなって、ＦＥＴ素子群２３の各ＦＥＴ素
子を流れる電流とＦＥＴ素子群２２の各ＦＥＴ素子を流
れる電流の大きさは同じ比率が変化するので、デューテ
ィ比は入力電圧信号Ｖ_Iに依存しない一定となる。

【００２２】

【発明が解決しようとする課題】ところで、図１０に示
されるように、入力電圧信号Ｖ_Iが電源電圧に相当する
３Ｖ付近ないしそれ以上の値であるときでは、発振周波
数ｆ_OUTはもはや入力電圧信号Ｖ_Iに依存しない一定値と
なる。すなわち、発振周波数ｆ_OUTと入力電圧信号Ｖ_Iと
の関係は、略折れ線で表現される。ＶＣＯにおける発振
周波数ｆ_OUTと入力電圧信号Ｖ_Iの関係が略折れ線で表現
されるという事実は、例えば、IEEE JOURNAL OF SOLID-
STATE CIRCUITS VOL.SC-22, NO.2, APRIL 1987 “Des
ign of PLL-Based Clock Generation Circuits"におけ
るFig.10に示されるように、文献上においても裏付けら
れている。

【００２３】したがって、入力電圧信号Ｖ_Iの値は、閾
電圧Ｖ_THから電源電圧までの範囲内で与えられなければ
ならない。しかも、ある程度のマージンをもって動作さ
せる必要があるので、閾電圧Ｖ_THから幾分高い電圧値Ｖ
₁と電源電圧から幾分低い電圧値Ｖ₂が設定され、入力電
圧信号Ｖ_Iの値は、これらの電圧値Ｖ₁から電圧値Ｖ₂ま
での範囲内に制限される。その結果、発振周波数ｆ_OUT
は、図１０に示す動作範囲８１内に制限される。このＶ
ＣＯが組み込まれたＰＬＬでは、入力電圧信号Ｖ_Iがこ
の制限範囲を超えるときには、正常な逓倍動作は保証さ
れない。

【００２４】ＶＣＯが組み込まれたＰＬＬでは、出力さ
れるクロックの周波数の範囲には一定の限界があるが、
この限界は主としてＶＣＯにおける入力電圧信号Ｖ_Iの
値への制限に由来する。近年、電源電圧が低圧化される
傾向にあり、それにともなって、ＶＣＯの入力電圧信号
Ｖ_Iの範囲がますます狭くなり、その結果、ＰＬＬが出
力するクロックパルスの周波数が一層狭くなるという問
題点があった。

【００２５】この発明は、従来の電圧制御発振装置にお
ける上記した問題点を解消するためになされたもので、
与えられた電源電圧のもとで発振周波数の範囲が広く、
そのため、ＰＬＬに組み込まれたときに、周波数の範囲
の広いクロックパルスの出力を可能にする電圧制御発振
装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明にかかる請求項
１に記載の電圧制御発振装置は、奇数個のインバータが
循環的に接続されて成るリングオシレータを備えるとと
もに、当該リングオシレータに流し込む電流および当該
リングオシレータから引き抜く電流を、入力電圧信号に
応答して変化させることによって前記リングオシレータ
の発振周波数を可変とした電圧制御発振装置において、
外部から入力される制御信号に応答して、前記電圧制御
発振装置を構成する少なくとも一部の回路素子の特性を
等価的に可変とすることによって、前記２つの電流の大
きさを、前記制御信号に応じてさらに可変としたことを
特徴とする。

【００２７】この発明にかかる請求項２に記載の電圧制
御発振装置は、入力電圧信号に応じて発振周波数を制御
可能な電圧制御発振装置であって、第１直流電源電位線
に一方主電極が接続され、他方主電極と制御電極とが互
いに接続された第１トランジスタと、前記第１トランジ
スタの他方主電極と第２直流電源電位線の間に介挿さ
れ、制御電極に前記入力電圧信号が入力可能な第２トラ
ンジスタと、前記第１直流電源電位線に一方主電極が接
続され、前記第１トランジスタとカレントミラー回路を
構成する第３トランジスタと、前記第２直流電源電位線
に一方主電極が接続され、制御電極と他方主電極とが互
いに接続されるとともに、当該他方主電極が前記第３ト
ランジスタの他方主電極に接続された第４トランジスタ
と、前記第１直流電源電位線に一方主電極が接続され、
前記第３トランジスタとカレントミラー回路を構成する
奇数個の第５トランジスタと、前記第２直流電源電位線
に一方主電極が接続され、前記第４トランジスタとカレ
ントミラー回路を構成する前記奇数と同数の第６トラン
ジスタと、前記第５トランジスタの他方主電極と前記第
６トランジスタの他方主電極の間に各１が介挿されると
ともに、入力と出力とが循環的に接続されることによっ
てリングオシレータを構成する前記奇数と同数のインバ
ータ素子と、前記第１ないし第６トランジスタのいずれ
かを主トランジスタとし、当該主トランジスタに並列に
接続される１本以上の分岐路と、前記各分岐路毎に介挿
されるとともに、少なくとも導通時には前記主トランジ
スタとカレントミラー回路を構成する従トランジスタ
と、外部から入力される制御信号に応答して、前記分岐
路を選択的に遮断するスイッチ手段と、を備える。

【００２８】この発明にかかる請求項３に記載の電圧制
御発振装置は、請求項２に記載の電圧制御発振装置にお
いて、前記主トランジスタが前記第１または第２トラン
ジスタのいずれかである。

【００２９】この発明にかかる請求項４に記載の電圧制
御発振装置は、請求項２に記載の電圧制御発振装置にお
いて、前記スイッチ手段が、前記制御信号に応答して、
前記従トランジスタの制御電極を、当該従トランジスタ
を遮断させる信号源と前記主トランジスタの制御電極と
のいずれかに選択的に接続する選択手段、を備える。

【００３０】この発明にかかる請求項５に記載の電圧制
御発振装置は、請求項２に記載の電圧制御発振装置にお
いて、前記スイッチ手段が、前記分岐路毎に介挿され、
前記制御信号に応答して導通および遮断するスイッチ素
子、を備える。

【００３１】この発明にかかる請求項６に記載の電圧制
御発振装置は、入力電圧信号に応じて発振周波数を制御
可能な電圧制御発振装置であって、第１直流電源電位線
に一方主電極が接続され、他方主電極と制御電極とが互
いに接続された第１トランジスタと、前記第１トランジ
スタの他方主電極と第２直流電源電位線の間に介挿さ
れ、制御電極に前記入力電圧信号が入力可能な第２トラ
ンジスタと、前記第１直流電源電位線に一方主電極が接
続され、前記第１トランジスタとカレントミラー回路を
構成する第３トランジスタと、前記第２直流電源電位線
に一方主電極が接続され、制御電極と他方主電極とが互
いに接続されるとともに、当該他方主電極が前記第３ト
ランジスタの他方主電極に接続された第４トランジスタ
と、前記第１直流電源電位線に一方主電極が接続され、
前記第３トランジスタとカレントミラー回路を構成する
奇数個の第５トランジスタと、前記第２直流電源電位線
に一方主電極が接続され、前記第４トランジスタとカレ
ントミラー回路を構成する前記奇数と同数の第６トラン
ジスタと、前記第５トランジスタの他方主電極と前記第
６トランジスタの他方主電極の間に各１が介挿されると
ともに、入力と出力とが循環的に接続されることによっ
てリングオシレータを構成する前記奇数と同数のインバ
ータ素子と、前記第２トランジスタと前記第２直流電源
電位線との間に介挿されるとともに、複数の単位抵抗素
子が互いに直列に接続されてなる抵抗素子と、前記制御
信号に応答して前記複数の単位抵抗素子を選択的に短絡
させるスイッチ素子と、を備える。

【００３２】なお、この発明において、「カレントミラ
ー回路」とは、複数のトランジスタが、互いに一定の比
率で電流が流れるように並列に接続された回路構造をい
う。

【００３３】

【作用】請求項１に記載の電圧制御発振装置では、少な
くとも一部の回路素子の特性が制御信号によって等価的
に変わり、そのことによって一定の入力電圧信号の下で
リングオシレータに流し込まれる電流およびリングオシ
レータから引き抜かれる電流の大きさが変わる。その結
果、リングオシレータの発振周波数の範囲が拡大する。

【００３４】請求項２に記載の電圧制御発振装置では、
第１、第３および第５トランジスタが互いにカレントミ
ラー回路を構成し、第４および第６トランジスタが互い
にもう一つのカレントミラー回路を構成する。しかも、
互いに接続される第１および第２トランジスタには同一
の電流が流れ、互いに接続される第３および第４トラン
ジスタにも同一の電流が流れる。

【００３５】したがって、入力電圧信号に応じて変化す
る第２トランジスタを流れる電流に比例した電流が、第
５および第６トランジスタを流れ、これらの一方と他方
が、それぞれリングオシレータへの流し込み電流および
引き抜き電流となる。その結果、入力電圧信号に応じて
リングオシレータの発振周波数が変化する。しかも、流
し込み電流と引き込み電流の双方が同じ比率で変わるの
で、出力パルスのデューティ比は一定に保持される。

【００３６】また、第１〜第６トランジスタの一つであ
る主トランジスタに分岐路が並列に接続され、さらに、
導通時には主トランジスタとカレントミラー回路を構成
する従トランジスタが各分岐路毎に介挿されており、制
御信号に応答して分岐路が選択的に遮断されるので、制
御信号に応答してあたかも主トランジスタにおける入出
力特性が変化したことと等価的な動作をする。このた
め、一定の入力電圧信号の下でリングオシレータに流し
込まれる電流およびリングオシレータから引き抜かれる
電流の大きさが、制御信号に応じて変わる。その結果、
リングオシレータの発振周波数の範囲が拡大する。

【００３７】請求項３に記載の電圧制御発振装置では、
第１または第２トランジスタに従トランジスタが接続さ
れるので、制御信号に応答して第５および第６トランジ
スタを流れる電流の双方が同じ比率で変わる。したがっ
て、リングオシレータの出力パルスのデューティ比を変
えることなく、発振周波数だけが制御信号に応じて変わ
る。

【００３８】請求項４に記載の電圧制御発振装置では、
制御信号に応答して従トランジスタの制御電極が信号源
に接続されると、従トランジスタがオフすることによっ
て、従トランジスタが介挿される分岐路が遮断される。
逆に、従トランジスタの制御電極が主トランジスタの制
御電極に接続されると、分岐路は導通すると同時に従ト
ランジスタと主トランジスタはカレントミラー回路を構
成する。

【００３９】請求項５に記載の電圧制御発振装置では、
分岐路毎に介挿されたスイッチ素子が制御信号に応答し
て動作することによって、分岐路が選択的に遮断され
る。

【００４０】請求項６に記載の電圧制御発振装置は、第
１、第３および第５トランジスタが互いにカレントミラ
ー回路を構成し、第４および第６トランジスタが互いに
もう一つのカレントミラー回路を構成する。しかも、互
いに接続される第１および第２トランジスタには同一の
電流が流れ、互いに接続される第３および第４トランジ
スタにも同一の電流が流れる。

【００４１】したがって、入力電圧信号に応じて変化す
る第２トランジスタを流れる電流に比例した電流が、第
５および第６トランジスタを流れ、これらの一方と他方
が、それぞれリングオシレータへの流し込み電流および
引き抜き電流となる。その結果、入力電圧信号に応じて
リングオシレータの発振周波数が変化する。しかも、入
力電圧信号を変えても、流し込み電流と引き込み電流の
双方が同じ比率で変わるので、出力パルスのデューティ
比は一定に保持される。

【００４２】また、第２トランジスタと負電源電位線の
間に抵抗素子が直列に介挿され、しかも、抵抗素子を構
成する単位抵抗素子が制御信号に応答して選択的に短絡
されるので、制御信号に応答して、あたかも抵抗素子の
抵抗値が変化したことと等価的な動作をする。その結
果、入力電圧信号が一定の下での第１および第２トラン
ジスタを流れる電流が制御信号によってさらに変化す
る。第１および第２トランジスタを流れる電流が変われ
ば、流し込み電流及び引き込み電流も、それにともなっ
て変わる。このため、リングオシレータの発振周波数の
範囲が拡大する。

【００４３】しかも、制御信号に応答して、流し込み電
流と引き抜き電流の双方が同じ比率で変化するので、制
御信号によって発振周波数が変化する際にもリングオシ
レータの出力パルスのデューティ比は不変である。すな
わち、リングオシレータの出力パルスのデューティ比を
変えることなく、発振周波数の範囲が拡張される。

【００４４】

【実施例】

＜第１実施例＞図１は、第１実施例のＶＣＯの構成を示
す回路図である。なお以下の図において、図９に示した
従来装置と同一部分には同一符号を付して、その詳細な
説明を略する。図１に示すように、このＶＣＯは、３個
のＰＭＯＳ型のＦＥＴ素子６，７，８がＦＥＴ素子１５
に並列に接続されている点が、図９に示した従来のＶＣ
Ｏとは特徴的に異なっている。これらのＦＥＴ素子６，
７，８のチャネル幅およびチャネル長は、いずれもＦＥ
Ｔ素子１５と同一に設定されている。

【００４５】また、ＦＥＴ素子６，７，８のゲート電極
と正電源電位線の間には、ＰＭＯＳ型のＦＥＴ素子１
２，１３，１４が、それぞれ個別に介挿されている。さ
らに、ＦＥＴ素子８のゲート電極とＦＥＴ素子１５のゲ
ート電極との間にトランスミッションゲート素子１１が
介挿され、ＦＥＴ素子７のゲート電極とＦＥＴ素子８の
ゲート電極の間にはもう一つのトランスミッションゲー
ト素子１０が介挿されている。そして、ＦＥＴ素子６の
ゲート電極とＦＥＴ素子７のゲート電極の間には、さら
に別のトランスミッションゲート素子９が介挿されてい
る。

【００４６】ＦＥＴ素子１２とトランスミッションゲー
ト素子９は、制御電極３に入力される制御信号に応答し
てオンまたはオフする。同様に、ＦＥＴ素子１３とトラ
ンスミッションゲート素子１０は、制御電極４に入力さ
れる制御信号に応答して動作し、ＦＥＴ素子１４とトラ
ンスミッションゲート素子１１は、制御電極５に入力さ
れる制御信号に応答して動作する。

【００４７】制御端子５に入力される制御信号がハイレ
ベル（以下において、「Ｈ」と略記する）であるときに
は、ＦＥＴ素子１４がオンするとともにトランスミッシ
ョンゲート素子１１がオフする。このため、ＦＥＴ素子
８はオフ状態となる。逆に、制御端子５に入力される制
御信号がロウレベル（以下において、「Ｌ」と略記す
る）であるときには、ＦＥＴ素子１４がオフするととも
にトランスミッションゲート素子１１がオンする。その
結果、ＦＥＴ素子８のゲート電極はＦＥＴ素子１５のゲ
ート電極に短絡される。すなわち、制御端子５に入力さ
れる制御信号がＬであるときには、ＦＥＴ素子８とＦＥ
Ｔ素子１５とはカレントミラー回路を構成するので、Ｆ
ＥＴ素子８にはＦＥＴ素子１５と同じ電流Ｉ₁が流れ
る。

【００４８】同様に、制御端子４に入力される制御信号
がＨであるときには、ＦＥＴ素子１３がオンするととも
にトランスミッションゲート素子１０がオフする。この
ため、ＦＥＴ素子７はオフ状態となる。逆に、制御端子
４に入力される制御信号がＬであるときには、ＦＥＴ素
子１３がオフするとともにトランスミッションゲート素
子１０がオンする。したがって、このとき制御端子５に
もＬが入力されておれば、ＦＥＴ素子７のゲート電極は
ＦＥＴ素子１５のゲート電極に短絡される。すなわち、
制御端子４，５に入力される制御信号がともにＬである
ときには、ＦＥＴ素子７，８，１５は、互いにカレント
ミラー回路を構成するので、各ＦＥＴ素子７，８にはＦ
ＥＴ素子１５と同じ電流Ｉ₁が流れる。

【００４９】制御端子３に入力される制御信号がＨであ
るときには、ＦＥＴ素子１２がオンするとともにトラン
スミッションゲート素子９がオフする。このため、ＦＥ
Ｔ素子６はオフ状態となる。逆に、制御端子３に入力さ
れる制御信号がＬであるときには、ＦＥＴ素子１２がオ
フするとともにトランスミッションゲート素子９がオン
する。したがって、このとき制御端子４，５のいずれに
もＬが入力されておれば、ＦＥＴ素子６のゲート電極は
ＦＥＴ素子１５のゲート電極に短絡される。すなわち、
制御端子３，４，５に入力される制御信号がいずれもＬ
であるときには、ＦＥＴ素子６，７，８，１５は、互い
にカレントミラー回路を構成するので、各ＦＥＴ素子
６，７，８にはＦＥＴ素子１５と同じ電流Ｉ₁が流れ
る。

【００５０】すなわち、制御端子３，４，５に入力され
る制御信号は、（ＨＨＨ）、（ＨＨＬ）、（ＨＬＬ）、
および（ＬＬＬ）の４通りが可能であり、それぞれにお
いて、ＦＥＴ素子６，７，８，１５のうちの１個〜４個
のＦＥＴ素子がオンする。各ＦＥＴ素子６，７，８，１
５を流れる電流Ｉ₁の総和が、入力電圧信号Ｖ_I、ＦＥＴ
素子１７の入出力特性、および抵抗素子１９，２０の抵
抗値で定まるので、ＦＥＴ素子６，７，８のうちでオン
する素子が多いほど、１個の素子を流れる電流Ｉ₁の値
は減少する。

【００５１】ＦＥＴ素子６，７，８のうちの２個がオン
すると、ＦＥＴ素子１５のみがオンする場合に比べて電
流Ｉ₁は略１／２となる。同様に、３個がオンすると電
流Ｉ₁は略１／３となり、４個全てがオンすると電流Ｉ₁
は略１／４となる。電流Ｉ₂および電流Ｉ₃は、電流Ｉ₁
に比例するので、電流Ｉ₁が略１／２、１／３、および
１／４となるのにともなって、電流Ｉ₂および電流Ｉ₃も
同様に略１／２、１／３、および１／４となる。さら
に、発振周波数ｆ_OUTも同様に略１／２、１／３、およ
び１／４となる。

【００５２】図２は、このＶＣＯの入出力特性を示すグ
ラフである。このグラフには、４通りの制御信号に対応
する４本の曲線３０〜３３が描かれている。各曲線３０
〜３３は略折れ線で表される。制御信号が（ＨＨＨ）で
あるときの入出力特性は曲線３０で表される。入力電圧
信号Ｖ_Iは、電圧値Ｖ₁から電圧値Ｖ₂の範囲に制限され
るので、発振周波数ｆ_OUTは動作範囲３４内で可変であ
る。

【００５３】同様に、制御信号が（ＨＨＬ）であるとき
の入出力特性は曲線３１で表され、このとき発振周波数
ｆ_OUTは動作範囲３５内で可変である。また、制御信号
が（ＨＬＬ）であるときの入出力特性は曲線３２で表さ
れ、このとき発振周波数ｆ_OUTは動作範囲３６内で可変
である。さらに、制御信号が（ＬＬＬ）であるときの入
出力特性は曲線３３で表され、このとき発振周波数ｆ
_OUTは動作範囲３７内で可変である。

【００５４】図２に示されるように、動作範囲３４の上
限値を周波数ｆで表すと、動作範囲３５〜３７の上限値
は、それぞれ略１／２ｆ、１／３ｆ、および１／４ｆと
なる。すなわち、動作範囲の上限値は、制御信号が（Ｈ
ＨＨ）であるときに最も高い値が得られる。一方、動作
範囲の下限値は、制御信号が（ＬＬＬ）であるときの動
作範囲３７において最も低い値が得られる。

【００５５】従来のＶＣＯでは、図１０に示したよう
に、動作範囲３５〜３７のうちの一つの動作範囲しか得
られなかった。それに対して、この実施例のＶＣＯで
は、制御信号を適宜切り替えることによって、動作範囲
３７の下限値から動作範囲３５の上限値までの広い範囲
にわたって発振周波数ｆ_OUTを可変とすることができ
る。すなわち、動作範囲が従来のＶＣＯに比べて拡張さ
れている。

【００５６】しかも、制御信号に応答してＦＥＴ素子群
２３の各素子とＦＥＴ素子群２２の各素子を流れる電流
の双方が同じ比率で変わるので、リングオシレータ２１
の出力パルスのデューティ比を変えることなく、発振周
波数ｆ_OUTの動作範囲だけが拡張される。また、ＦＥＴ
素子６，７，８はいずれもＦＥＴ素子１５に直結されて
おり、これらのＦＥＴ素子の間に他の素子、負荷などが
介挿されないので、これらのＦＥＴ素子の中のいずれか
が優先的に飽和状態となることがない。このため、これ
らのＦＥＴ素子６，７，８，１５を流れる電流の大きさ
の間の比例性が良好である。

【００５７】なお、以上の説明では、４つのＦＥＴ素子
６，７，８，１５のゲート電極の間にトランスミッショ
ンゲート素子９，１０，１１が介挿されていたが、３つ
のＦＥＴ素子６，７，８のゲート電極のそれぞれとＦＥ
Ｔ素子１５のゲート電極との間に、トランスミッション
ゲート素子９，１０，１１の各１が個別に介挿されてい
てもよい。このときには、制御信号（ＨＨＬ）の代わり
に（ＬＨＨ）あるいは（ＨＬＨ）を入力することが可能
となり、（ＨＬＬ）の代わりに（ＬＨＬ）あるいは（Ｌ
ＬＨ）を入力することが可能となる。すなわち、ＨとＬ
の任意の組み合わせを制御信号として付与することが可
能となる。

【００５８】また、以上の説明では、ＦＥＴ素子１５に
並列に接続されるＦＥＴ素子は３個であったが、一般に
１個以上のＦＥＴ素子が並列に接続されておれば、従来
のＶＣＯよりも広い動作範囲が得られる。この動作範囲
は、並列に接続されるＦＥＴ素子の個数が大きいほど広
くなる。

【００５９】さらに、以上の説明では、ＦＥＴ素子１５
に並列に接続されるＦＥＴ素子６，７，８は、いずれも
ＦＥＴ素子１５とチャネル幅およびチャネル長が同一で
あったが、一般には、チャネル幅およびチャネル長が異
なるＦＥＴ素子が接続されてもよい。例えば、ＦＥＴ素
子１５の２倍の電流が流れるＦＥＴ素子を接続した場合
には、このＦＥＴ素子を一個だけオンすることによっ
て、電流Ｉ₁は１／３に減少する。その結果、上述のＦ
ＥＴ素子７，８の双方をオンしたと同様の効果が得られ
る。

【００６０】＜第２実施例＞図３は、第２実施例のＶＣ
Ｏの構成を示す回路図である。このＶＣＯは、３つの直
列回路がＦＥＴ素子１７に並列に接続されている点が、
図９に示した従来のＶＣＯとは特徴的に異なっている。
各直列回路は、ＮＭＯＳ型のＦＥＴ素子４０，４１，４
２の各１と、トランスミッションゲート素子９，１０，
１１の各１とがそれぞれ直列に接続されて成る。３つの
ＦＥＴ素子４０，４１，４２のチャネル長およびチャネ
ル幅は、いずれもＦＥＴ素子１７と同一に設定されてい
る。

【００６１】また、各ＦＥＴ素子４０〜４２には、各ト
ランスミッションゲート素子９，１０，１１がそれぞれ
直列に接続されるとともに、ＦＥＴ素子４０，４１，４
２のゲート電極はＦＥＴ素子１７のゲート電極に接続さ
れている。これらのトランスミッションゲート素子９，
１０，１１のオン・オフ動作は、制御端子３，４，５に
入力される制御信号によって決定される。すなわち、制
御端子３に入力される制御信号がＨであればトランスミ
ッションゲート素子９はオンし、逆にＬであればオフす
る。同様に、制御端子４に入力される制御信号のＨ／Ｌ
に応じてトランスミッションゲート素子１０がオン／オ
フし、制御端子５に入力される制御信号のＨ／Ｌに応じ
てトランスミッションゲート素子１１がオン／オフす
る。

【００６２】したがって、制御端子３，４，５に入力さ
れる制御信号が（ＨＨＨ）であるときには、トランスミ
ッションゲート素子９，１０，１１のいずれもがオンと
なる。ＦＥＴ素子４０，４１，４２のゲート電極はＦＥ
Ｔ素子１７のゲート電極に接続されているので、このと
き、ＦＥＴ素子４０，４１，４２はいずれもＦＥＴ素子
１７とカレントミラー回路を構成する。しかも、トラン
スミッションゲート素子９，１０，１１のオン抵抗が十
分に小さいことから、ＦＥＴ素子４０，４１，４２の何
れもがＦＥＴ素子１７に並列に接続される。このため、
ＦＥＴ素子１７のチャネル幅が実質的に略４倍に拡張さ
れたことと等価となる。

【００６３】抵抗素子１９の抵抗値は、ＦＥＴ素子１
７，４０，４１，４２のオン抵抗に比べて十分に低く設
定されている。このため、入力端子１へ入力される入力
電圧信号Ｖ_IがＦＥＴ素子１７の閾電圧Ｖ_TH（＝ＦＥＴ
素子４０，４１，４２の閾電圧Ｖ_TH）を超えるときにＦ
ＥＴ素子１５を流れる電流Ｉ₁は、トランスミッション
ゲート素子９，１０，１１の何れもがオフであるとき、
すなわち制御信号が（ＬＬＬ）である場合に比べて略４
倍となる。

【００６４】同様に、制御端子３，４，５に入力される
制御信号の中の２つがＨであれば、ＦＥＴ素子１７のチ
ャネル幅が３倍に拡張されたことと実質的に等価である
ので、入力電圧信号Ｖ_Iが閾電圧Ｖ_THであるときの電流
Ｉ₁は、制御信号が（ＬＬＬ）である場合に比べて略３
倍となる。また、制御信号の中の１つのみがＨであれ
ば、ＦＥＴ素子１７のチャネル幅が２倍に拡張されたこ
とと実質的に等価であるので、入力電圧信号Ｖ_Iが閾電
圧Ｖ_THであるときの電流Ｉ₁は、制御信号が（ＬＬＬ）
である場合に比べて略２倍となる。電流Ｉ₂および電流
Ｉ₃はいずれも、電流Ｉ₁に比例するので、電流Ｉ₁が略
２倍、３倍、および４倍になると、それにともなって、
電流Ｉ₂および電流Ｉ₃も略２倍、３倍、および４倍とな
る。さらに、発振周波数ｆ_OUTも同様に、略２倍、３
倍、および４倍となる。

【００６５】一方、入力電圧信号Ｖ_Iが閾電圧Ｖ_TH以下
であるときには、ＦＥＴ素子１７，４０，４１，４２は
何れもオフ状態となるので、制御信号をどのように与え
ても、電流Ｉ₁の値は制御信号が（ＬＬＬ）であるとき
と変わりない。したがって、電流Ｉ₂および電流Ｉ₃にも
変化はない。

【００６６】図４は、このＶＣＯの入出力特性を示すグ
ラフである。このグラフには、４通りの制御信号に対応
する４本の曲線３０〜３３が描かれている。そして、各
曲線３０〜３３は、略折れ線で表現される。なお、図４
において、制御信号の組（ＨＨＬ）は（ＨＬＨ）および
（ＬＨＨ）をも代表しており、同様に、制御信号の組
（ＨＬＬ）は（ＬＨＬ）および（ＬＬＨ）をも代表して
いる。

【００６７】制御信号が（ＨＨＨ）であるときの入出力
特性は曲線３０で表される。入力電圧信号Ｖ_Iは、電圧
値Ｖ₁から電圧値Ｖ₂の範囲に制限されるので、発振周波
数ｆ_OUTは動作範囲３４内で可変である。同様に、制御
信号が（ＨＨＬ）であるときの入出力特性は曲線３１で
表され、このとき発振周波数ｆ_OUTは動作範囲３５内で
可変である。また、制御信号が（ＨＬＬ）であるときの
入出力特性は曲線３２で表され、このとき発振周波数ｆ
_OUTは動作範囲３６内で可変である。さらに、制御信号
が（ＬＬＬ）であるときの入出力特性は曲線３３で表さ
れ、このとき発振周波数ｆ_OUTは動作範囲３７内で可変
である。

【００６８】図４に示されるように、動作範囲３４の上
限値を周波数ｆで表すと、動作範囲３５〜３７の上限値
は、それぞれ略３／４ｆ、１／２ｆ、および１／４ｆと
なる。すなわち、動作範囲の上限値は、制御信号が（Ｈ
ＨＨ）であるときに最も高い値が得られる。一方、動作
範囲の下限値は、制御信号が（ＬＬＬ）であるときの動
作範囲３７において最も低い値が得られる。

【００６９】従来のＶＣＯでは、図１０に示したよう
に、動作範囲３５〜３７のうちの一つの動作範囲しか得
られなかった。それに対して、この実施例のＶＣＯで
は、制御信号を適宜切り替えることによって、動作範囲
３７の下限値から動作範囲３５の上限値までの広い範囲
にわたって発振周波数ｆ_OUTを可変とすることができ
る。すなわち、この実施例のＶＣＯにおいても、動作範
囲が従来のＶＣＯに比べて拡張されている。

【００７０】しかも、制御信号に応答してＦＥＴ素子群
２３の各素子とＦＥＴ素子群２２の各素子を流れる電流
の双方が同じ比率で変わるので、リングオシレータ２１
の出力パルスのデューティ比を変えることなく、発振周
波数ｆ_OUTの動作範囲だけが拡張される。また、この実
施例のＶＣＯは、より少ない素子数で簡単に構成できる
という利点がある。

【００７１】なお、以上の説明では、ＦＥＴ素子１７に
並列に接続されるＦＥＴ素子は３個であったが、一般に
１個以上のＦＥＴ素子が並列に接続されておれば、従来
のＶＣＯよりも広い動作範囲が得られる。この動作範囲
は、並列に接続されるＦＥＴ素子の個数が大きいほど広
くなる。

【００７２】さらに、以上の説明では、ＦＥＴ素子１７
に並列に接続されるＦＥＴ素子４０，４１，４２は、い
ずれもＦＥＴ素子１７とチャネル幅およびチャネル長が
同一であったが、一般には、チャネル幅およびチャネル
長が異なるＦＥＴ素子が接続されてもよい。

【００７３】＜第３実施例＞図５は、第３実施例のＶＣ
Ｏの構成を示す回路図である。このＶＣＯは、抵抗素子
１９に直列に３つの抵抗素子４３，４４，４５が接続さ
れ、これらの４個の抵抗素子の間の接続点４６，４７，
４８と負電源電位線との間にトランスミッションゲート
素子１１，１０，９がそれぞれ介挿されている点が、図
９に示した従来のＶＣＯとは特徴的に異なっている。な
お、抵抗素子４３，４４，４５の抵抗値は、抵抗素子１
９の抵抗値と同一に設定されている。

【００７４】これらのトランスミッションゲート素子
９，１０，１１のオン・オフ動作は、制御端子３，４，
５に入力される制御信号によって決定される。すなわ
ち、制御端子３に入力される制御信号がＨであればトラ
ンスミッションゲート素子９はオンし、逆にＬであれば
オフする。同様に、制御端子４に入力される制御信号の
Ｈ／Ｌに応じてトランスミッションゲート素子１０がオ
ン／オフし、制御端子５に入力される制御信号のＨ／Ｌ
に応じてトランスミッションゲート素子１１がオン／オ
フする。

【００７５】トランスミッションゲート素子９，１０，
１１のオン抵抗はいずれも、抵抗素子４３，４４，４５
の抵抗値よりも十分低く設定されている。このため、ト
ランスミッションゲート素子９がオンすると、抵抗素子
４５が短絡され、トランスミッションゲート素子１０が
オンすると、抵抗素子４４，４５がともに短絡され、さ
らに、トランスミッションゲート素子１１がオンする
と、抵抗素子４３，４４，４５の全てが短絡される。

【００７６】したがって、制御端子３，４，５に入力さ
れる制御信号として（ＨＨＨ）、（ＨＨＬ）、（ＨＬ
Ｌ）、および（ＬＬＬ）の４通りが可能であり、ＦＥＴ
素子１７のソース電極と負電源電位線の間の抵抗の大き
さは、それぞれ、略１：２：３：４の比となる。言い替
えると、制御信号が（ＨＨＬ）、（ＨＬＬ）、および
（ＬＬＬ）であるときの、ＦＥＴ素子１７のソース電極
と負電源電位線の間の抵抗の大きさは、制御信号が（Ｈ
ＨＨ）であるときに比べて、それぞれ２倍，３倍，およ
び４倍となる。

【００７７】入力電圧信号Ｖ_IがＦＥＴ素子１７の閾電
圧Ｖ_THを超えるときにＦＥＴ素子１５を流れる電流Ｉ₁
の大きさは、ＦＥＴ素子１７のソース電極と負電源電位
線の間の抵抗の大きさに略反比例する。このため、入力
電圧信号Ｖ_Iが閾電圧Ｖ_THを超えるときの電流Ｉ₁の大き
さは、制御信号が（ＨＨＬ）、（ＨＬＬ）、および（Ｌ
ＬＬ）であるときには、制御信号が（ＨＨＨ）であると
きに比べて、それぞれ略１／２，１／３，および１／４
となる。

【００７８】電流Ｉ₂および電流Ｉ₃はいずれも、電流Ｉ
₁に比例するので、電流Ｉ₁が略１／２、１／３、および
１／４になると、それにともなって、電流Ｉ₂および電
流Ｉ₃も略１／２、１／３、および１／４となる。さら
に、発振周波数ｆ_OUTも同様に、略１／２、１／３、お
よび１／４となる。

【００７９】一方、入力電圧信号Ｖ_Iが閾電圧Ｖ_TH以下
であるときには、ＦＥＴ素子１７はオフ状態となるの
で、制御信号をどのように与えても、電流Ｉ₁の値は制
御信号が（ＨＨＨ）であるときと変わりない。したがっ
て、電流Ｉ₂および電流Ｉ₃、さらに発振周波数ｆ_OUTに
も、制御信号にともなう変化はない。

【００８０】したがって、この実施例のＶＣＯの入出力
特性は、図２のグラフで表される。図２に示されるよう
に、制御信号が（ＨＨＨ）であるときの動作範囲３４の
上限値を周波数ｆで表すと、制御信号が（ＨＨＬ）、
（ＨＬＬ）、および（ＬＬＬ）であるときの動作範囲３
５〜３７の上限値は、それぞれ略１／２ｆ、１／３ｆ、
および１／４ｆとなる。すなわち、動作範囲の上限値
は、制御信号が（ＨＨＨ）であるときに最も高い値が得
られる。一方、動作範囲の下限値は、制御信号が（ＬＬ
Ｌ）であるときの動作範囲３７において最も低い値が得
られる。

【００８１】従来のＶＣＯでは、図１０に示したよう
に、動作範囲３５〜３７のうちの一つの動作範囲しか得
られなかった。それに対して、この実施例のＶＣＯで
は、制御信号を適宜切り替えることによって、動作範囲
３７の下限値から動作範囲３５の上限値までの広い範囲
にわたって発振周波数ｆ_OUTを可変とすることができ
る。すなわち、この実施例のＶＣＯにおいても、動作範
囲が従来のＶＣＯに比べて拡張されている。

【００８２】しかも、制御信号に応答してＦＥＴ素子群
２３の各素子とＦＥＴ素子群２２の各素子を流れる電流
の双方が同じ比率で変わるので、リングオシレータ２１
の出力パルスのデューティ比を変えることなく、発振周
波数ｆ_OUTの動作範囲だけが拡張される。また、従来の
ＶＣＯにトランスミッションゲート素子９，１０，１１
および抵抗素子４３，４４，４５を付加するだけで構成
可能であり、容易かつ安価に構成できるという利点があ
る。

【００８３】なお、以上の説明では、抵抗素子１９に直
列に接続される抵抗素子、およびそれら負電源電位線に
短絡するためのＦＥＴ素子は、それぞれ３個であった
が、一般に１個以上の抵抗素子およびＦＥＴ素子が接続
されておれば、従来のＶＣＯよりも広い動作範囲が得ら
れる。この動作範囲は、接続される抵抗素子およびＦＥ
Ｔ素子の個数が大きいほど広くなる。

【００８４】さらに、以上の説明では、抵抗素子１９に
直列に接続される抵抗素子の抵抗値は、抵抗素子１９の
抵抗値と同一に設定されていた。しかしながら、一般に
は、抵抗素子１９とは異なる抵抗値を有する抵抗素子が
接続されてもよい。

【００８５】＜第４実施例＞図６は、第４実施例のＶＣ
Ｏの構成を示す回路図である。このＶＣＯは、リングオ
シレータ２１を構成するインバータ素子のそれぞれに、
単一のＦＥＴ素子の代わりに、複数個のＦＥＴ素子を備
えるＦＥＴブロック５０、５１が接続されている点が、
図９に示した従来のＶＣＯとは特徴的に異なっている。

【００８６】図７はＦＥＴブロック５０の内部構成を示
す回路図である。図７に示すように、ＦＥＴブロック５
０では、同一のチャネル幅およびチャネル長を有する４
個のＰＭＯＳ型のＦＥＴ素子６４，６５，６６，６７が
互いに並列に接続されている。それらのＦＥＴ素子６
４，６５，６６，６７のソース電極は正電源電位線に接
続され、ドレイン電極は接続点７２を通じてリングオシ
レータ２１を構成するインバータ素子に接続されてい
る。

【００８７】また、ＦＥＴ素子６４のゲート電極は、接
続点７４を通じてＦＥＴ素子１６のゲート電極に接続さ
れている。そして、４個のＦＥＴ素子６４，６５，６
６，６７のゲート電極の間には、トランスミッションゲ
ート素子５５，５６，５７がそれぞれ一個ずつ介挿され
ている。また、各ＦＥＴ素子６５，６６，６７のゲート
電極と正電源電位線の間には、それぞれＰＭＯＳ型のＦ
ＥＴ素子５２，５３，５４が介挿されている。

【００８８】ＦＥＴ素子５２とトランスミッションゲー
ト素子５５は、制御電極３に入力される制御信号に応答
してオンまたはオフする。同様に、ＦＥＴ素子５３とト
ランスミッションゲート素子５６は、制御電極４に入力
される制御信号に応答して動作し、ＦＥＴ素子５４とト
ランスミッションゲート素子５７は、制御電極５に入力
される制御信号に応答して動作する。

【００８９】制御端子３に入力される制御信号がＬであ
るときには、ＦＥＴ素子５２がオンするとともにトラン
スミッションゲート素子５５がオフする。このため、Ｆ
ＥＴ素子６５はオフ状態となる。逆に、制御端子３に入
力される制御信号がＨであるときには、ＦＥＴ素子５２
がオフするとともにトランスミッションゲート素子５５
がオンする。その結果、ＦＥＴ素子６５のゲート電極は
ＦＥＴ素子６４のゲート電極に短絡される。すなわち、
制御端子３に入力される制御信号がＨであるときには、
ＦＥＴ素子６４とＦＥＴ素子６５とはカレントミラー回
路を構成するので、ＦＥＴ素子６５にはＦＥＴ素子６４
と同じ大きさの電流が流れる。

【００９０】同様に、制御端子４に入力される制御信号
がＬであるときには、ＦＥＴ素子５３がオンするととも
にトランスミッションゲート素子５６がオフする。この
ため、ＦＥＴ素子６６はオフ状態となる。逆に、制御端
子４に入力される制御信号がＨであるときには、ＦＥＴ
素子５３がオフするとともにトランスミッションゲート
素子５６がオンする。したがって、このとき制御端子３
にもＨが入力されておれば、ＦＥＴ素子６６のゲート電
極はＦＥＴ素子６４のゲート電極に短絡される。すなわ
ち、制御端子３，４に入力される制御信号がともにＨで
あるときには、ＦＥＴ素子６４，６５，６６は、互いに
カレントミラー回路を構成するので、各ＦＥＴ素子６
５，６６にはＦＥＴ素子６４と同じ大きさの電流が流れ
る。

【００９１】さらに、制御端子５に入力される制御信号
がＬであるときには、ＦＥＴ素子５４がオンするととも
にトランスミッションゲート素子５７がオフする。この
ため、ＦＥＴ素子６７はオフ状態となる。逆に、制御端
子５に入力される制御信号がＨであるときには、ＦＥＴ
素子５４がオフするとともにトランスミッションゲート
素子５７がオンする。したがって、このときに制御端子
３，４のいずれにもＨが入力されておれば、ＦＥＴ素子
６７のゲート電極はＦＥＴ素子６４のゲート電極に短絡
される。すなわち、制御端子３，４，５に入力される制
御信号がいずれもＨであるときには、４個のＦＥＴ素子
６４，６５，６６，６７は、互いにカレントミラー回路
を構成するので、各ＦＥＴ素子６５，６６，６７にはＦ
ＥＴ素子６４と同じ大きさの電流が流れる。

【００９２】すなわち、制御端子３，４，５に入力され
る制御信号は、（ＨＨＨ）、（ＨＨＬ）、（ＨＬＬ）、
および（ＬＬＬ）の４通りが可能であり、それぞれにお
いて、ＦＥＴ素子６４，６５，６６，６７のうちの１個
〜４個のＦＥＴ素子がオンする。ＦＥＴ素子６４は、Ｆ
ＥＴ素子１６とカレントミラー回路を構成するので、Ｆ
ＥＴ素子６４を流れる電流の大きさは、電流Ｉ₂および
電流Ｉ₁に比例する。すなわち、ＦＥＴ素子６４を流れ
る電流は、電流Ｉ₁によって決定される。

【００９３】したがって、ＦＥＴ素子６４，６５，６
６，６７のうちの２個〜４個のＦＥＴ素子がオンするの
に応じて、接続点７２を流出してインバータに供給され
る電流Ｉ₃の値は、ＦＥＴ素子６４のみがオンする場合
に比べて、それぞれ略２倍〜４倍となる。すなわち、制
御信号が（ＨＨＬ）、（ＨＬＬ）、および（ＬＬＬ）で
ある場合には、（ＨＨＨ）である場合に比べて、それぞ
れ略２倍、３倍、および４倍の電流Ｉ₃がインバータに
供給される。

【００９４】図８の回路図に示すように、ＦＥＴブロッ
ク５１は、ＦＥＴブロック５０とは相補的な回路構成を
有している。すなわち、ＦＥＴブロック５０では、同一
のチャネル幅およびチャネル長を有する４個のＮＭＯＳ
型のＦＥＴ素子６８，６９，７０，７１が互いに並列に
接続されている。それらのＦＥＴ素子６８，６９，７
０，７１のソース電極は負電源電位線に接続され、ドレ
イン電極は接続点７３を通じてリングオシレータ２１を
構成するインバータ素子に接続されている。

【００９５】また、ＦＥＴ素子６８のゲート電極は、接
続点７５を通じてＦＥＴ素子１８のゲート電極に接続さ
れている。そして、４個のＦＥＴ素子６８，６９，７
０，７１のゲート電極の間には、トランスミッションゲ
ート素子５８，５９，６０がそれぞれ一個ずつ介挿され
ている。また、各ＦＥＴ素子６９，７０，７１のゲート
電極と負電源電位線の間には、それぞれＮＭＯＳ型のＦ
ＥＴ素子６１，６２，６３が介挿されている。

【００９６】ＦＥＴ素子６１とトランスミッションゲー
ト素子５８は、制御電極３に入力される制御信号に応答
してオンまたはオフする。同様に、ＦＥＴ素子６２とト
ランスミッションゲート素子５９は、制御電極４に入力
される制御信号に応答して動作し、ＦＥＴ素子６３とト
ランスミッションゲート素子６０は、制御電極５に入力
される制御信号に応答して動作する。

【００９７】ＦＥＴブロック５１は、以上のように構成
されるので、ＦＥＴブロック５０と同様に動作する。す
なわち、制御端子３，４，５に入力される制御信号が、
（ＨＨＨ）、（ＨＨＬ）、（ＨＬＬ）、および（ＬＬ
Ｌ）であることに対応して、ＦＥＴ素子６８，６９，７
０，７１のうちの１個〜４個のＦＥＴ素子がオンする。
ＦＥＴ素子６８は、ＦＥＴ素子１８とカレントミラー回
路を構成するので、ＦＥＴ素子６８を流れる電流の大き
さは、電流Ｉ₂および電流Ｉ₁に比例する。すなわち、Ｆ
ＥＴ素子６８を流れる電流は、電流Ｉ₁によって決定さ
れる。

【００９８】したがって、ＦＥＴ素子６８，６９，７
０，７１のうちの２個〜４個のＦＥＴ素子がオンするの
に応じて、接続点７３を通じてインバータから引き抜か
れる電流Ｉ₃の値は、ＦＥＴ素子６８のみがオンする場
合に比べて、それぞれ略２倍〜４倍となる。すなわち、
制御信号が（ＨＨＬ）、（ＨＬＬ）、および（ＬＬＬ）
である場合には、（ＨＨＨ）である場合に比べて、それ
ぞれ略２倍、３倍、および４倍の電流Ｉ₃がインバータ
から引き抜かれる。

【００９９】ＦＥＴブロック５０、５１が以上のように
動作するので、制御信号が（ＨＨＬ）、（ＨＬＬ）、お
よび（ＬＬＬ）である場合には、（ＨＨＨ）である場合
に比べて、発振周波数ｆ_OUTはそれぞれ略２倍、３倍、
および４倍の大きさとなる。したがって、この実施例の
ＶＣＯの入出力特性は、図４のグラフで表される。図４
に示されるように、制御信号が（ＨＨＨ）であるときの
動作範囲３４の上限値を周波数ｆで表すと、制御信号が
（ＨＨＬ）、（ＨＬＬ）、および（ＬＬＬ）であるとき
の動作範囲３５〜３７の上限値は、それぞれ略３／４
ｆ、１／２ｆ、および１／４ｆとなる。すなわち、動作
範囲の上限値は、制御信号が（ＨＨＨ）であるときに最
も高い値が得られる。一方、動作範囲の下限値は、制御
信号が（ＬＬＬ）であるときの動作範囲３７において最
も低い値が得られる。

【０１００】従来のＶＣＯでは、図１０に示したよう
に、動作範囲３５〜３７のうちの一つの動作範囲しか得
られなかった。それに対して、この実施例のＶＣＯで
は、制御信号を適宜切り替えることによって、動作範囲
３７の下限値から動作範囲３５の上限値までの広い範囲
にわたって発振周波数ｆ_OUTを可変とすることができ
る。すなわち、この実施例のＶＣＯにおいても、動作範
囲が従来のＶＣＯに比べて拡張されている。

【０１０１】しかも、制御信号に応答して、リングオシ
レータ２１に流し込まれる電流とリングオシレータ２１
から引き抜かれる電流の双方が同じ比率で変わるので、
リングオシレータ２１の出力パルスのデューティ比を変
えることなく、発振周波数ｆ_OUTの動作範囲だけが拡張
される。また、ＦＥＴブロック５０においてＦＥＴ素子
６５，６６，６７はいずれもＦＥＴ素子６４に直結され
ており、これらのＦＥＴ素子の間に他の素子、負荷など
が介挿されないので、これらのＦＥＴ素子の中のいずれ
かが優先的に飽和状態となることがない。このため、こ
れらのＦＥＴ素子６４，６５，６６，６７を流れる電流
の大きさの間の比例性が良好である。ＦＥＴブロック５
１においても同様のことがいえる。

【０１０２】なお、以上の説明では、ＦＥＴブロック５
０において４つのＦＥＴ素子６４，６５，６６，６７の
ゲート電極の間にトランスミッションゲート素子５５，
５６，５７が介挿されていたが、３つのＦＥＴ素子６
５，６６，６７のゲート電極のそれぞれとＦＥＴ素子６
４のゲート電極との間に、トランスミッションゲート素
子５５，５６，５７の各１が個別に介挿されていてもよ
い。また、ＦＥＴブロック５１においても同様に、３つ
のＦＥＴ素子６９，７０，７１のゲート電極のそれぞれ
とＦＥＴ素子６８のゲート電極との間に、トランスミッ
ションゲート素子５８，５９，６０の各１が個別に介挿
されていてもよい。

【０１０３】ＦＥＴブロック５０，５１の双方がこのよ
うに構成されることによって、制御信号（ＨＨＬ）の代
わりに（ＬＨＨ）あるいは（ＨＬＨ）を入力することが
可能となり、（ＨＬＬ）の代わりに（ＬＨＬ）あるいは
（ＬＬＨ）を入力することが可能となる。すなわち、Ｈ
とＬの任意の組み合わせを制御信号として付与すること
が可能となる。

【０１０４】また、以上の説明では、ＦＥＴブロック５
０、５１において、ＦＥＴ素子６４またはＦＥＴ素子６
８に並列に接続されるＦＥＴ素子は、それぞれ３個であ
ったが、一般に１個以上のＦＥＴ素子が並列に接続され
ておれば、従来のＶＣＯよりも広い動作範囲が得られ
る。この動作範囲は、並列に接続されるＦＥＴ素子の個
数が大きいほど広くなる。

【０１０５】さらに、以上の説明では、ＦＥＴブロック
５０においてＦＥＴ素子６４に並列に接続されるＦＥＴ
素子６５，６６，６７は、いずれもＦＥＴ素子６４とチ
ャネル幅およびチャネル長が同一であったが、一般に
は、チャネル幅およびチャネル長が異なるＦＥＴ素子が
接続されてもよい。例えば、ＦＥＴ素子６４の２倍の電
流が流れるＦＥＴ素子を接続した場合には、このＦＥＴ
素子を一個だけオンすることによって、電流Ｉ₃は３倍
増加する。その結果、上述のＦＥＴ素子６５，６６の双
方をオンしたことと同様の効果が得られる。

【０１０６】また、ＦＥＴブロック５１においても同様
に、ＦＥＴ素子６８に並列に接続されるＦＥＴ素子のチ
ャネル幅およびチャネル長がＦＥＴ素子６８とは異なっ
ていてもよい。

【０１０７】＜その他の実施例＞ （１）以上の各実施例において、抵抗素子１９は設けら
れずに抵抗素子１９の経路が短絡されていてもよい。同
一の回路構成の下では、抵抗素子１９の抵抗値が低いほ
ど、入力電圧信号Ｖ_Iに対する発振周波数ｆ_OUTの感度は
高くなる。抵抗素子１９がの抵抗値がゼロ、すなわち抵
抗素子１９が短絡されているときに、感度は最大とな
る。抵抗素子１９の抵抗値は、抵抗素子２０の抵抗値よ
りも十分低い範囲内で、所望する感度に応じて選択され
る。

【０１０８】（２）以上の各実施例において、もう一つ
の抵抗素子２０は設けられずに抵抗素子２０の経路が開
放されていてもよい。同一の回路構成の下では、抵抗素
子２０の抵抗値が高いほど、発振周波数ｆ_OUTの下限値
が低くなる。抵抗素子２０の抵抗値が無限大、すなわち
抵抗素子２０が開放されているときには、下限値は最小
となる。抵抗素子２０の抵抗値は、抵抗素子１９の抵抗
値よりも十分に高い範囲内で、所望する発振周波数ｆ
_OUTの下限値に応じて選択される。

【０１０９】（３）以上の各実施例において、各ＦＥＴ
素子の代わりに、バイポーラトランジスタなど、他のト
ランジスタを用いてもよい。

【０１１０】

【発明の効果】請求項１に記載の電圧制御発振装置で
は、少なくとも一部の回路素子の特性が制御信号によっ
て等価的に変わり、そのことによって一定の入力電圧信
号の下でリングオシレータに流し込まれる電流およびリ
ングオシレータから引き抜かれる電流の大きさが変わる
ので、リングオシレータの発振周波数の範囲が拡大す
る。

【０１１１】請求項２に記載の電圧制御発振装置では、
制御信号に応答して第１〜第６トランジスタの一つであ
る主トランジスタにおける入出力特性があたかも変化し
たことと等価的な動作をする。このため、一定の入力電
圧信号の下でリングオシレータに流し込まれる電流およ
びリングオシレータから引き抜かれる電流の大きさが、
制御信号に応じて変わる。その結果、リングオシレータ
の発振周波数の範囲が拡大する。

【０１１２】請求項３に記載の電圧制御発振装置では、
第１または第２トランジスタに従トランジスタが接続さ
れるので、制御信号に応答して第５および第６トランジ
スタを流れる電流の双方が同じ比率で変わる。すなわ
ち、第１または第２トランジスタのいずれか一方に従ト
ランジスタを付加するだけの簡単な構成で、リングオシ
レータの出力パルスのデューティ比を変えることなく、
発振周波数だけを制御信号に応じて変えることができ
る。

【０１１３】請求項４に記載の電圧制御発振装置では、
分岐路に従トランジスタ以外の素子を介挿する必要がな
いので、従トランジスタを流れる電流と主トランジスタ
を流れる電流との間の比例性が良好である。

【０１１４】請求項５に記載の電圧制御発振装置では、
制御信号に応答して動作するスイッチ素子が分岐路毎に
介挿されているので、簡単な構成で分岐路の選択的な遮
断が可能である。

【０１１５】請求項６に記載の電圧制御発振装置では、
第２トランジスタと負電源電位線の間に抵抗素子が直列
に介挿され、しかも、抵抗素子を構成する単位抵抗素子
が制御信号に応答して選択的に短絡されるので、制御信
号に応答して、あたかも抵抗素子の抵抗値が変化したこ
とと等価的な動作をする。このため、第１および第２ト
ランジスタを流れる電流の大きさが入力電圧信号だけで
なく制御信号にも応答して変化する。その結果、リング
オシレータの発振周波数の範囲が拡大する。

【０１１６】また、制御信号に応答して、流し込み電流
と引き抜き電流の双方が同じ比率で変化するので、制御
信号によって発振周波数が変化する際にもリングオシレ
ータの出力パルスのデューティ比は不変である。すなわ
ち、単位抵抗素子にスイッチ素子を付加するだけの簡単
な構成で、リングオシレータの出力パルスのデューティ
比を変えることなく、発振周波数の可変な範囲が拡張さ
れる。

【図面の簡単な説明】

【図１】 第１実施例のＶＣＯの回路図である。

【図２】 第１実施例のＶＣＯの入出力特性を示すグラ
フである。

【図３】 第２実施例のＶＣＯの回路図である。

【図４】 第２実施例のＶＣＯの入出力特性を示すグラ
フである。

【図５】 第３実施例のＶＣＯの回路図である。

【図６】 第４実施例のＶＣＯの回路図である。

【図７】 第４実施例のＦＥＴブロックの回路図であ
る。

【図８】 第４実施例のもう一つのＦＥＴブロックの回
路図である。

【図９】 従来のＶＣＯの回路図である。

【図１０】 従来のＶＣＯの入出力特性を示すグラフで
ある。

【符号の説明】

２１ リングオシレータ、Ｖ_I 入力電圧信号、ｆ_OUT
発振周波数、１５ ＦＥＴ素子（第１トランジスタ）、
１７ ＦＥＴ素子（第２トランジスタ）、１６ＦＥＴ素
子（第３トランジスタ）、１８ ＦＥＴ素子（第４トラ
ンジスタ）、１５，１７，６４，６８ ＦＥＴ素子（主
トランジスタ）、６，７，８，４０，４１，４２，６
５，６６，６７，６９，７０，７１ ＦＥＴ素子（従ト
ランジスタ）、９，１０，１１ トランスミッションゲ
ート素子（スイッチ素子）、１９，４３，４４，４５
抵抗素子（単位抵抗素子）。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年９月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】ＶＣＯが組み込まれたＰＬＬでは、出力さ
れるクロックの周波数の範囲には一定の限界があるが、
この限界は主としてＶＣＯにおける入力電圧信号Ｖ_Iの
値への制限に由来する。近年、電源電圧が低圧化される
傾向にあり、それにともなって、ＶＣＯの入力電圧信号
Ｖ_Iの範囲がますます狭くなり、その結果、ＰＬＬが出
力するクロックパルスの周波数範囲が一層狭くなるとい
う問題点があった。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 奇数個のインバータが循環的に接続され
   て成るリングオシレータを備えるとともに、当該リング
   オシレータに流し込む電流および当該リングオシレータ
   から引き抜く電流を、入力電圧信号に応答して変化させ
   ることによって前記リングオシレータの発振周波数を可
   変とした電圧制御発振装置において、 外部から入力される制御信号に応答して、前記電圧制御
   発振装置を構成する少なくとも一部の回路素子の特性を
   等価的に可変とすることによって、前記２つの電流の大
   きさを、前記制御信号に応じてさらに可変としたことを
   特徴とする電圧制御発振装置。
2. 【請求項２】 入力電圧信号に応じて発振周波数を制御
   可能な電圧制御発振装置であって、 第１直流電源電位線に一方主電極が接続され、他方主電
   極と制御電極とが互いに接続された第１トランジスタ
   と、 前記第１トランジスタの他方主電極と第２直流電源電位
   線の間に介挿され、制御電極に前記入力電圧信号が入力
   可能な第２トランジスタと、 前記第１直流電源電位線に一方主電極が接続され、前記
   第１トランジスタとカレントミラー回路を構成する第３
   トランジスタと、 前記第２直流電源電位線に一方主電極が接続され、制御
   電極と他方主電極とが互いに接続されるとともに、当該
   他方主電極が前記第３トランジスタの他方主電極に接続
   された第４トランジスタと、 前記第１直流電源電位線に一方主電極が接続され、前記
   第３トランジスタとカレントミラー回路を構成する奇数
   個の第５トランジスタと、 前記第２直流電源電位線に一方主電極が接続され、前記
   第４トランジスタとカレントミラー回路を構成する前記
   奇数と同数の第６トランジスタと、 前記第５トランジスタの他方主電極と前記第６トランジ
   スタの他方主電極の間に各１が介挿されるとともに、入
   力と出力とが循環的に接続されることによってリングオ
   シレータを構成する前記奇数と同数のインバータ素子
   と、 前記第１ないし第６トランジスタのいずれかを主トラン
   ジスタとし、当該主トランジスタに並列に接続される１
   本以上の分岐路と、 前記各分岐路毎に介挿されるとともに、少なくとも導通
   時には前記主トランジスタとカレントミラー回路を構成
   する従トランジスタと、 外部から入力される制御信号に応答して、前記分岐路を
   選択的に遮断するスイッチ手段と、を備える電圧制御発
   振装置。
3. 【請求項３】 請求項２に記載の電圧制御発振装置にお
   いて、 前記主トランジスタが前記第１または第２トランジスタ
   のいずれかである電圧制御発振装置。
4. 【請求項４】 請求項２に記載の電圧制御発振装置にお
   いて、 前記スイッチ手段が、 前記制御信号に応答して、前記従トランジスタの制御電
   極を、当該従トランジスタを遮断させる信号源と前記主
   トランジスタの制御電極とのいずれかに選択的に接続す
   る選択手段、を備える電圧制御発振装置。
5. 【請求項５】 請求項２に記載の電圧制御発振装置にお
   いて、 前記スイッチ手段が、 前記分岐路毎に介挿され、前記制御信号に応答して導通
   および遮断するスイッチ素子、を備える電圧制御発振装
   置。
6. 【請求項６】 入力電圧信号に応じて発振周波数を制御
   可能な電圧制御発振装置であって、 第１直流電源電位線に一方主電極が接続され、他方主電
   極と制御電極とが互いに接続された第１トランジスタ
   と、 前記第１トランジスタの他方主電極と第２直流電源電位
   線の間に介挿され、制御電極に前記入力電圧信号が入力
   可能な第２トランジスタと、 前記第１直流電源電位線に一方主電極が接続され、前記
   第１トランジスタとカレントミラー回路を構成する第３
   トランジスタと、 前記第２直流電源電位線に一方主電極が接続され、制御
   電極と他方主電極とが互いに接続されるとともに、当該
   他方主電極が前記第３トランジスタの他方主電極に接続
   された第４トランジスタと、 前記第１直流電源電位線に一方主電極が接続され、前記
   第３トランジスタとカレントミラー回路を構成する奇数
   個の第５トランジスタと、 前記第２直流電源電位線に一方主電極が接続され、前記
   第４トランジスタとカレントミラー回路を構成する前記
   奇数と同数の第６トランジスタと、 前記第５トランジスタの他方主電極と前記第６トランジ
   スタの他方主電極の間に各１が介挿されるとともに、入
   力と出力とが循環的に接続されることによってリングオ
   シレータを構成する前記奇数と同数のインバータ素子
   と、 前記第２トランジスタと前記第２直流電源電位線との間
   に介挿されるとともに、複数の単位抵抗素子が互いに直
   列に接続されてなる抵抗素子と、 前記制御信号に応答して前記複数の単位抵抗素子を選択
   的に短絡させるスイッチ素子と、を備える電圧制御発振
   装置。